ov6620 seucam

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SEUCAM(1.0)硬件设计指南
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说明
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1、总体设计
1.1 设计框图
在高速图像处理的设计中，往往主处理器需要进行高速的算法处理，所以系统都采用图
像采集和图像处理分开的方法来协调两者之间的同步， 因此本系统使用 FIFO 芯片
AL4V8M440 作为 OV6620 与 SEP4020 之间的数据缓存，通过设计一定的逻辑电路，使
OV6620 自动地将图像数据写入 FIFO，同时 SEP4020 开始从 FIFO 读出数据。系统设计结
构框图如图 1 所示。
图 1 系统设计结构框图
1.2 OV6620 同步信号时序
OV6620 的同步信号时序如下：垂直同步信号 VSYNC 为两个正脉冲之间扫描一帧的定
时，即完整的一帧图像在两个正脉冲之间；水平同步信号 HREF 扫描该帧图像中各行像素
的定时，即高电平时为扫描一行像素的有效时间；像素同步信号 PCLK 为读取有效像素值
提供同步信号，高电平时输出有效图像数据，若当前图像窗口大小为 320×240，则在 VSYNC
两个正脉冲之间有 240 个 HREF 的正脉冲，即 240 行；在每个 HREF 正脉冲期间有 320 个
PCLK 正脉冲，即每行 320 个像素。这就是 VSYNC、HREF、PCLK 三个同步信号之间的
关系。OV6620 同步信号时序如图 2 所示。
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图 2 OV6620 同步时序图
1.4 AL4V8M440 FIFO 数据自动采集
为了将 OV6620 输出的图像信号自动地存入 FIFO，只需要通过一个“与非门”就能产
生符合 FIFO 要求的写时序，如图 3 所示。将帧同步信号 VSYNC 引入 SEP4020 中断输入
口，复位后 WEE 置 0，“与非门”关闭，输出 1。当 SEP4020 检测到 VSYNC 上跳下跳
后，WEE 输出 1，打开“与非门”。当 OV6620 输出有效像素时，HREF 为高，则 FIFO
的 WE 为低，写输入全部使能（如图 3）。PCLK 高电平时像素数据有效，PCLK 接 WCK，
根据 PCLK 的上升沿，即 WCK 得上升沿，触发 FIFO 锁存 OV6620 输出的图像数据。
WEE
1
HREF
2
U20A
3
WE
SN74F00D
图 3 逻辑同步
1.5 SEP4020 引脚说明
信号名称
类型
被控制芯片及管脚
SEP4020 对应管脚
WRST
输入
AL4V8M440
WRST
GPC7
RRST
输入
AL4V8M440
RRST
GPC6
RCK
输入
AL4V8M440
RCK
GPC4
WEE
输入
AL4V8M440
与 HREF 与非后接 WE
GPA5
FIFO_RESET
输入
AL4V8M440
/RESET
GPC3
HREF
输出
OV6620
HREF
GPA0(EINT0)
SEPVSYNC
输出
OV6620
VSYNC 取反后
GPA1(EINT1)
CAM_RESET
输入
OV6620
PWDN
输入
OV6620
PWDN
GPA4
CAM_SDA
IO
OV6620
SIO-0
GPD3
CAM_SCL
输入
OV6620
SIO-1
GPD4
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RESET
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GPA3
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Y[0..7]
输入
AL4V8M440(1)
YDO[0..7]
GPB[0..7]
UV[0..7]
输入
AL4V8M440(2)
UVO[0..7]
GPB[8..15]
确认：是【
】 否【 】
2、模块分析
2.1 AL4V8M440 分析
2.1.1 AL4V8M440 综述
AL4V8M440 8Mbits (1024K x 8-bit) FIFO 存储器提供了完全相互独立的 8bit 的输入
和输出端口，这使得可以在最大 80MHZ 的速率下进行操作。存储器内建的地址和指针控制
电路使得存储器的接口非常简单易用，这大大减少了设计时间。制造时使用嵌入式高密度存
储整列单元，AL4V8M440 使用具有外扩控制功能的高性能处理技术，包括写掩、读忽略等，
这使得对于 PIP、数字 TV、安全系统和视频摄像应用所使用的非线性以及区域性的读写 FIFO
进行简单操作。扩展的 AL4V8M440 数据总线宽度很可能被多个 AL4V8M440 芯片所并联使
用。为了获得更好的设计弹性，AL4V8M440 的极性控制信号是可选的。读写控制信号，如
读/写使能，输入/输出使能等,可以被置为低电平或高电平通过使/PLRTY 信号分别为高电平
或为低电平。
易用的 44-pin TSOP(II)封装，小封装使得产品设计者保持产品最小化。
2.1.2 AL4V8M440 特性
z
z
z
z
z
z
z
z
z
8Mbits (1024K x 8 bits)组成的 FIFO
独立的 8bit 读/写 端口组成（不同的读/写数据速度可以使用）
最大 读/写 周期：50Mhz 和 80Mhz（2 个速度级别）
输入使能（写掩码 write mask）/ 输出使能（数据忽略 data skipping）控制
可选的控制信号极性
自动刷新
允许 5V 信号输入
3.3V +- 10% 电源供应
标准 44-pin TSOP(II)封装
2.1.3 AL4V8M440 订购信息
AL4V8M440 有两个速度级，AL4V8M440-20 和 AL4V8M440-12，分别工作在 50Mhz
和 80Mhz。这两款都是 3.3V 电源供应并且都是 44-pin 标准的 TSOP-II 封装。
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2.1.4 AL4V8M440 结构框图
AL4V8M440 内部包括一个输入/输出缓存，写数据寄存器，读数据寄存器，1024K x 8
的存储整列和逻辑设计部分，逻辑设计部分可以充分利用地址和控制读/写数据。
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2.1.5 AL4V8M440 管脚定义
管脚定义和描述如下：
写总线信号
管脚名字
管脚序号
输入/输出
类型
描述
DI[7..0]
9,8,7,6,4,3,2,1
输入
DI 管脚输入 8bits 的数据。数据输入由 WCK
时钟同步。数据在 WCK 时钟的上升沿被捕
获。
WE
10
输入
WE 作为输入信号控制 8bit 的输入数据的写
和写指针的操作
IE
11
输入
IE 作为输入信号控制 8bit 输入数据管脚的使
能/关闭。在 WE 使能时，内部的写地址指针
总是在 WCK 的上升沿进行增加，不管此时
IE 是什么电平。
WCK
13
输入
WCK 是输入管脚的写时钟。输入的写数据通
过 WCK 来同步。
WRST
14
输入
复位写地址指针到 0。
说明：对于所有写控制信号（WE,IE 和 WRST）的极性定义，请参考/PLRTY 的定义和“存储
器操作”部分。
读总线信号
管脚名字
管脚序号
输入/输出
类型
描述
DO[7..0]
36,37,38,39,
41,42,43,44
输出
输出 8bit 数据。数据输出由 RCK 时钟同步。
数据输出在 RCK 的上升沿被捕获。
RE
35
输入
控制 8bit 输出数据的读和读指针操作
OE
34
输入
控制 8bit 数据输出管脚的使能/关闭。在使
能 RE 的情况下，不管 OE 是什么电平，内部
读地址指针总是在 RCK 的上升沿增加。
RCK
32
输入
输出数据使用 RCK 进行同步
RRST
31
输入
复位读地址指针到 0
说明：对于所有读控制信号（RE,OE 和 RRST）的极性定义，请参考/PLRTY 的定义和“存储
器操作”部分。
电源/地信号
管脚名字
管脚序号
输入/输出
类型
描述
VDD
5,29,40
-
3.3V+-10%
GND
12,26,33
-
地
AVDD
18
-
内部晶振专用电源. 3.3V+-10%
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AGND
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内部晶振专用地
其他信号
管脚名字
管脚序号
输入/输出
类型
描述
/RESET
27
输入
整体复位信号，自动初始化芯片逻辑单元并
且清除 window 模式寄存器到 0.参考应用手
册提供的复位电路。
/PLRTY
16
输入
给 6 个控制信号（WE,RE,WRST,RRST,IE 和 OE）
选择极性
/PLRTY = VDD 低电平有效
/PLRTY = GND 高电平有效
说明：在存储器操作中，这个管脚必须永远
连接在 VDD 或者 GND。在/PLRTY 没有连接时，
这个管脚有内部的上拉电阻，默认是低电平
有效。在存储器操作期间，/PLRTY 电平改变，
存储器的数据是不可靠地。
TEST
17
输入
只为测试。接地。
NC
15,19,20,21
,23-25,28,30
-
不接或者接地
2.1.6 AL4V8M440 多总线扩展
AL4V8M440 FIFO 存储器可以应用在非常广的多媒体应用中。多个 AL4V8M440 并行
连接提供了扩展的 FIFO 总线宽度。
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2.1.7 AL4V8M440 存储器操作
1 上电复位和初始化
在系统上电过程中，需要一个 200us 的低电平脉冲在/RESET 管脚，这将自动初始化芯
片逻辑单元并且复位 window 模式寄存器为 0。在上电复位之后，使用一个有效地复位脉冲
给 RRST 和 WRST 将复位读/写地址指针到 0。
2 WRST RRST 操作
复位信号可以在任何时候提供，不管 WE,RE 和 OE 的状态。但是，他们依然需要在时
钟输入的参考下满足建立时间和维持时间。当复位信号在关闭时钟时提供，复位操作将不执
行直到时钟再次被使能。
3 控制信号极性选择
AL4V8M440 提供控制信号的极性选择。通过这个特性，应用设计可以在 AL4V8M440
和其他外部器件之间协调控制信号而不需要增加新的逻辑单元。控制信号
（WE,RE,WRST,RRST,IE 和 OE）经过/PLRTY 信号控制。当/PLRTY 拉高时，所有 6 个信号
低电平有效。当/PLRTY 拉低时，所有 6 个信号高电平有效。
4 FIFO 写操作
在 FIFO 写操作期间，8bit 写数据在 WCK 时钟的同步下写入。FIFO 写操作由
WRST,WE,IE 和 WCK 信号控制，它们的不同组合决定了不同的写结果。/PLRTY 决定了这
些信号的有效极性。下面这个表格描述了在不同极性下的写功能。
/PLRTY = VDD
WRST
WE
IE
WCK
功能
L
-
-
↑
写复位。写地址指针指向 0
H
L
L
↑
普通写操作
H
L
H
↑
写地址指针增加，但是没有新的数据写到存储器。老的
数据依然保存在存储器中。（写掩码功能 write mask）
H
H
-
↑
写操作停止。写地址指针也停止。
/PLRTY = GND
WRST
WE
IE
WCK
功能
H
-
-
↑
写复位。写地址指针指向 0
L
H
H
↑
普通写操作
L
H
L
↑
写地址指针增加，但是没有新的数据写到存储器。老的
数据依然保存在存储器中。（写掩码功能 write mask）
L
L
-
↑
写操作停止。写地址指针也停止。
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5 FIFO 读操作
在 FIFO 读操作期间，8bit 写数据在 RCK 时钟的同步下有效。存取时间由 RCK 的上升
沿保证。FIFO 读操作由 RRST,RE,OE 和 RCK 信号控制，它们的不同组合决定了不同的读结
果。/PLRTY 决定了这些信号的有效极性。下面这个表格描述了在不同极性下的读功能。
/PLRTY = VDD
RRST
RE
OE
RCK
功能
L
L
L
↑
复位读。读地址指针指向 0。地址 0 处的数据输出
L
L
H
↑
复位读。读地址指针指向 0。输出高阻。
L
H
L
↑
读地址指针停止。输出数据保持。在 RE 变低之后，读
地址指针指向 0 并且地址 0 处的数据将输出。
L
H
H
↑
读地址指针停止。输出数据保持。在 RE 变低之后，读
地址指针指向 0 并且输出高阻。
H
L
L
↑
普通读操作
H
L
H
↑
读地址指针增加。输出高阻（数据忽略 data skipping）
H
H
L
↑
读地址指针停止。输出数据保持。
H
H
H
↑
读操作停止。读地址指针停止。输出高阻。
/PLRTY = GND
RRST
RE
OE
RCK
功能
H
H
H
↑
复位读。读地址指针指向 0。地址 0 处的数据输出
H
H
L
↑
复位读。读地址指针指向 0。输出高阻。
H
L
H
↑
读地址指针停止。输出数据保持。在 RE 变低之后，读
地址指针指向 0 并且地址 0 处的数据将输出。
H
L
L
↑
读地址指针停止。输出数据保持。在 RE 变低之后，读
地址指针指向 0 并且输出高阻。
L
H
H
↑
普通读操作
L
H
L
↑
读地址指针增加。输出高阻（数据忽略 data skipping）
L
L
H
↑
读地址指针停止。输出数据保持。
L
L
L
↑
读操作停止。读地址指针停止。输出高阻。
说明：当读新的数据时，读操作的地址应该在写操作地址指针后的 192 到 524287 周期之间，
否则输出的新数据是不能保证的。
2.1.8 AL4V8M440 硬件设计指南
设计原理图如下图所示。在这里，使用 2 片 AL4V8M440 并联来构成 16 位的输入/ 输
出 FIFO。根据需要可以只使用这 16 位的某些位。按照芯片提供的参考并联使用设计，将输
入/输出控制信号线并联使用。
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U2
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
R1
R3
R5
R7
WE
PCLK
WRST
GND
R11
0
0
0
0
10
11
13
14
16
17
R12
VDD3V3
GND
2K
5
29
40
2K/NC
Populate R11 or R12 to select control signals polarity
Default: connect R11
12
26
33
BF2
+ C3
10uF
C4
C5
C6
0.1uF 0.1uF 0.1uF
WE
IE
WCK
WRST
PLRTY
TEST
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
RE
OE
RCK
RRST
RESET
44
43
42
41
39
38
37
36
YDO0
YDO1
YDO2
YDO3
YDO4
YDO5
YDO6
YDO7
R2
R4
R6
R8
35
34
32
31
0
0
0
0
GND
GND
RCK
RRST
FIFO_RESET
R10
R9
27
VDD3V3
10
VDD
VDD
VDD
AVDD
GND
GND
GND
AGND
+ C1
10uF
BF1
18
22
2K
VDD3V3
C2
0.1uF
600nH
GND
NC
NC
NC
NC
NC
NC
NC
NC
NC
600nH
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
15
19
20
21
23
24
25
28
30
VDD3V3
1
2
3
4
6
7
8
9
GND
AL4V8M440-20
U3
R13
R15
R17
R19
WE
PCLK
WRST
GND
0
0
0
0
10
11
13
14
16
17
R23
R24
2K
2K/NC
VDD3V3
GND
5
29
40
Populate R23 or R24 to select control signals polarity
Default: connect R23
12
26
33
BF4
600nH
+ C9
10uF
C10
C11
C12
0.1uF 0.1uF 0.1uF
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
WE
IE
WCK
WRST
RE
OE
RCK
RRST
PLRTY
TEST
RESET
44
43
42
41
39
38
37
36
UVDO0
UVDO1
UVDO2
UVDO3
UVDO4
UVDO5
UVDO6
UVDO7
R14
R16
R18
R20
35
34
32
31
0
0
0
0
GND
GND
RCK
RRST
FIFO_RESET
R22
R21
27
VDD3V3
10
VDD
VDD
VDD
AVDD
GND
GND
GND
AGND
BF3
18
22
2K
VDD3V3
C8
0.1uF
+ C7
10uF
600nH
GND
15
19
20
21
23
24
25
28
30
VDD3V3
1
2
3
4
6
7
8
9
NC
NC
NC
NC
NC
NC
NC
NC
NC
UV0
UV1
UV2
UV3
UV4
UV5
UV6
UV7
GND
AL4V8M440-20
图 2、AL4V8M440 设计原理图
1 芯片选型
AL4V8M440 有两个速度级别的芯片，在这里选用 AL4V8M440-A-12-PG-44。12 代表
最高时钟频率为 80MHZ，PG 代表封装为 TSOP(II)，44 代表 44 个 PIN。
2 控制信号极性选择
控制信号（WE,RE,WRST,RRST,IE 和 OE）的极性由/PLRTY 信号控制。当/PLRTY 拉高
时，所有 6 个信号低电平有效。当/PLRTY 拉低时，所有 6 个信号高电平有效。在这里，/ PLRTY
经过上拉电阻拉高，所以 6 个控制信号低电平有效。
3 /RESET 复位信号
/RESET 信号，低电平有效，在这里设计了上电复位电路，上电时自动复位；同时也可
以经 SEP4020 控制 FIFO_RESET 为低电平使其复位。
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4 输入控制信号 WE、WRST、IE、WCK
AL4V8M440 的输入具有自动写入的功能（具体参考 1 总体设计）。IE（写管脚使能）
接低电平，使输入一直有效；WRST（写复位）由 SEP4020 控制；WCK（写时钟）由 OV6620
控制。WE 由 SEP4020 和 OV6620 共同控制，在这里设计了一个与非门来控制，如下图所示：
WEE 由 SEP4020 控制，HREF 由 OV6620 控制，只有这两个信号都为高电平时 WE 才有效。
WEE
1
HREF
2
U20A
3
WE
SN74F00D
5 输出控制信号 RE、RRST、0E、RCK
RE（读使能）
、OE（读管脚使能）都接低电平，使输出一直有效。RCK（读时钟）、RRST
（读复位）都由 SEP4020 控制。
6 16 位数据总线
由两片 AL4V8M440 构成 16 位输入/输出数据总线，
一片 8 位。输入部分：一片接 OV6620
的 Y 通道，一片接 OV6620 的 UV 通道。输出部分：都接 SEP4020 的 GPIO 口。
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2.2 OV6620 分析
2.1.1 OV6620 综述
OV6620(彩色)和 OV6120(黑白色)CMOS 图像传感器是单片视频/图像 摄像头设备，它
在一个小尺寸、单片封装的芯片内部提供了高水平性能。这两个芯片都采用了 352x288 图
像阵列，并能完成高达每秒 60 帧图像捕捉。专有的传感器技术使用了高级算法来取消了固
定模式噪音(FPN),消除拖尾效应，极大地减小了模糊，所有必须的摄像头功能，包括：曝光
控制、伽玛、增益、白平衡、彩色矩阵、窗口等都可以通过 SCCB(Serial Camera Control Bus)
接口进行编程设置。这两个芯片都可以通过编程来提供 4-、8-或者 16-bit 数字图像输出格
式。
2.1.2 OV6620 特性
z
z
z
z
z
z
z
z
z
z
z
z
jimix
101376 像素（352x288）,1/4 棱镜，CIF/QCIF 格式
逐行扫描读出
数据格式：YCrCb 4:2:2, GRB 4:2:2 ,RGB Raw Data(RGB 原始数据)
8/16 bit 视频数据：CCIR601、CCIR656、ZV 端口
宽动态范围，抗模糊，零拖尾效应
电子曝光、增益、白平衡控制
图像增强：亮度、对比度、伽玛、饱和度、锐度、窗口等
内部/外部同步
帧曝光/行曝光选项
5V 工作电压，低电源消耗
— <80 mW 工作功率
— <10uA 节电模式
伽玛校正(0.45/0.55/1.00)
SCCB 可编程（400kb/s）
— 色彩饱和度、亮度、对比度、白平衡、曝光时间、增益
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2.1.3 管脚图和管脚描述
1 管脚图
*说明：UV0-UV7 输出在 0V6120 中不可用。但是相应管脚上的其他功能依然有效。
2 管脚描述
管脚序号
名称
管脚类型
功能/说明
01
SVDD
Vin
阵列电源（+5VDC）
02
RESET
功能
芯片复位，高电平有效
（缺省=0）
03
AGCEN
功能
自动增益控制（AGC）选择
（缺省=0） 0 — 关闭 AGC
1 — 使能 AGC
说明：这个功能在 OV6620/OV6120 被配置成
SCCB 模式时关闭
04
FREX
功能
帧曝光控制（FEC）
（缺省=0） 0 — 关闭 FEC
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1 — 使能 FEC
05
VRCAP2
Vref(2.5V)
阵列参考电压。通过 0.1uF 电容接地
06
ASUB
Vin
模拟衬底电压
07
AGND
Vin
模拟地
08
AVDD
Vin
模拟电源（+5VDC）
09
PWDN
功能
掉电模式选择
（缺省=0） 0 — 正常模式
1 — 掉电模式
10
VRCAP1
N/C
11
VRCAP3
12
SBB
功能
SCCB 使能选择
（缺省=0） 0 — 使能 SCCB
1 — 使能自动控制模式
13
VTO
输出
（Luminance）亮度复合信号输出
14
ADVDD
Vin
模拟电源（+5VDC）
15
ADGND
Vin
模拟信号地
16
VSYNC/CSYS
I/O
垂直同步信号输出。在上电时，作为 CSYS
17
FODD/CLK
I/O
场 FODD 输出或者主时钟输出
18
HREF/VSFRAM
I/O
HREF 输出。在上电时，读作 VSFRAM
19
*UV7/B8
I/O
U 视频组件的输出的 Bit 7。在上电时，作为取
样信号 B8
20
*UV6/ABKEN
I/O
U 视频组件的输出的 Bit 6。在上电时，作为取
样信号 ABKEN
21
*UV5/MIR
I/O
U 视频组件的输出的 Bit 5。在上电时，作为取
样信号 MIR
22
*UV4
I/O
U 视频组件的输出的 Bit 4。
23
*UV3
I/O
U 视频组件的输出的 Bit 3。
24
*UV2/QCIF
I/O
U 视频组件的输出的 Bit 2。在上电时，作为取
样信号 QCIF
25
*UV1/CC656
I/O
U 视频组件的输出的 Bit 1。在上电时，作为取
样信号 CC656
26
*UV0/GAMMA
I/O
U 视频组件的输出的 Bit 0。在上电时，作为取
样信号 GAMMA
27
XCLK1
I
晶振时钟输入
28
XCLK2
O
晶振时钟输出
29
DVDD
Vin
数字电源（+5VDC）
30
DGND
Vin
数字地
31
DOGND
Vin
数字接口输出缓冲接地
32
DOVDD
Vin
数字接口输出缓冲电源（+5VDC）
33
PCLK/PWDB
I/O
PCLK 输出。在上电时，作为取样信号 PWDB
34
Y7/CS0
I/O
Y 视频组件输出 Bit 7。在上电时，作为取样信
号 CS0
35
Y6/CS2
I/O
Y 视频组件输出 Bit 6。在上电时，作为取样信
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内部参考电压。用 0.1uF 电容接地
内部参考电压。用 1uF 电容接地
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号 CS2
36
Y5/SHARP
I/O
Y 视频组件输出 Bit 5。在上电时，作为取样信
号 SHARP
37
Y4/CS1
I/O
Y 视频组件输出 Bit 4。在上电时，作为取样信
号 CS1
38
Y3/RGB
I/O
Y 视频组件输出 Bit 3。在上电时，作为取样信
号 RGB
39
Y2/G2X
I/O
Y 视频组件输出 Bit 2。在上电时，作为取样信
号 G2X
40
Y1
I/O
Y 视频组件输出 Bit 1。
41
Y0/CBAR
I/O
Y 视频组件输出 Bit 0。在上电时，作为取样信
号 CBAR
42
CHSYNC/BW
I/O
CHSYNC 输出。在上电时，作为取样信号 BW
43
DEGND
Vin
解码地
44
DEVDD
Vin
解码电源(+5VDC)
45
SIO-1
I
SCCB 时钟输入
46
SIO-2
I/O
SCCB 数据输入输出
47
MULT
功能
SCCB 从选择
（缺省=0） 0 — 选择单从 ID
1 — 使能多（8 个）从
48
SGND
Vin
阵列地
2.1.3 OV6620 结构框图
OV6620/OV6120 的 CMOS 图像传感器方框图如下，OV6620 传感器包括一个 356 x
292 分辨率的图像阵列，一个模拟信号处理器，双 8 位模/数转换器，模拟视频复用器，数
字数据格式器和视频端口，SCCB 接口和寄存器，数字控制包括时钟模块、曝光和黑白平衡。
OV6620/OV6120 传感器是 1/4-inch CMOS 成像设备。该传感器含有约 101376 像素。
其设计是基于逐行转换的场积累读出机制和同步像素读出机制的电子快门。传感器的色彩过
滤器包括一个按行交替方式的原色 RG / GB 阵列。
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2.1.4 模拟信号产生电路
1 综述
图像被 356 x 292 像素的图像阵列捕获，然后发送到模拟信号处理单元，大部分信号
在该单元处理。这个模块包括各种电路进行色彩分离、矩阵化、自动增益控制、伽玛修正、
色彩校正、色彩平衡、黑色校准、“knee”平滑、光圈校正和控制图片亮度、色度、anti-alias
平滑等。模拟视频信号基于下面的公式：
Y = 0.59G + 0.31R + 0.11B
U = R-Y
V = B-Y
(R,G,B 是每个像素中颜色的基本组成部分)
YCrCb 格式也是支持的，公式如下：
Y = 0.59G + 0.31R + 0.11B
Cr = 0.713 x (R- Y)
Cb = 0.564 x (B -Y)
从模拟信号处理单元输出的 YCrCb/RGB（Raw Data）原始数据被反馈到两个 8 位的
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片上模/数转换器：一个给 Y/RG 通道，一个给 CrCb/B 通道。模数转换器转换后的数据流进
一步交由数字格式器处理。被处理过的信号通过视频多路复用器被发送到数字视频端口，然
后发送到用户所选 16-,8-或者 4-bit 视频数据相对应的输出管脚。
8 位的片上模数转换器可以工作在<=9MHZ 下，完全与像素速率同步。实际的转换速率
被设置为帧速率。模数转换器的黑色电平校准电路确保如下：
— Y/RGB 的黑色电平规格化为 16
— 白色电平的峰值限定在 240 以内
— CrCb 黑色电平是 128
— 峰值/底值是 240/16
— RGB（Raw data）原始数据输出范围是 16/240
(说明：0 和 255 保留用于同步标志)
2 图片处理
电子曝光控制算法基于整个图片的亮度。曝光的目的是最优化“真实”场景，即假设物体
相对于背景是非常亮的。在图片不是非常亮的情况下，可以调整自动曝光控制（AEC）白/
黑比率以满足应用的需要。
附加的片上功能如自动增益控制可提供多达 24dB 的增益。白平衡控制可设置为适合的
色温，同时操作方式可以被编程设置成自动或手动。饱和度，亮度，对比度和锐度都可以单
独调节，以便进一步微调图片的质量和特征。OV6620 图片传感器也提供了对于白平衡率的
控制，用来增加/减弱图片的场红/蓝构成比率。传感器所提供的缺省设置，对于大多数应用
已经足够了。
3 窗口（window）
OV6620/OV6120 的窗口特性允许根据用户应用要求自定义窗口大小。窗口大小设置
(像素)范围从 2 x 2 到 356 x 292，而且可以定位在 356 x 292 边界内的任何位置。需要说
明的是，修改窗口大小或者定位窗口不会改变帧或者数据传输速率。 OV6620/OV6120 改
变 HREF 信号使其和可编程的水平、垂直区域一致。缺省的输出窗口是 352 x 288。
4 变焦视频端口(Zoom Video Port ZV)
OV6620/OV6120 图像传感器包含（ZV）变焦视频功能，它支持标准 ZV 接口时序。提
供的信号包括：VSYNC、CHSYNC、PCLK、16 bit 数据总线：Y[7:0]和 UV[7:0]。在 PCLK
的上升沿数据输出到 ZV 端口。ZV 端口时序见图 2.如下：
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说明：
1、 变焦视频端口输出信号格式包括：
VSYNC ：垂直同步脉冲。
HREF ：水平有效数据输出窗口。
PCLK ： 像素时钟用于同步有效的数据和 CHSYNC 到 ZV 端口。使用 17.73MHz 作
为系统时钟时默认频率为 8.86MHz 时。PCLK 上升沿用于同步 16 bit 数据。
Y[7:0] ：8 位亮度数据总线。
UV[7:0]：8 位色度数据总线。
2 、所有的定时参数见表 13-变焦视频端口交流参数。
5 QCIF 格式
QCIF 格式可以应用在高分辨率图像捕获不需要的情况下。在编程到该模式下，像素率
减少一半。缺省的分辨率是 176 x 144 像素，同时可以用户自定义其他分辨率。参考 表
7-QCIF 数字输出格式（YUV，开始行）和 表 8-QCIF 数字输出格式（RGB 原始数据，开
始行）来获得更多的信息。
6 视频输出
OV6620/0V6120 图像传感器的视频输出端提供了一系列输出格式/标准的选项来满足
许多不同的应用需求。表 2-数字输出格式，如下，指明了可用的输出格式。这些格式用户
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可以经过 SCCB 接口（见 3.1 SCCB 总线协议格式）编程选择。
OV6620/0V6120 支持 CCIR601 和 CCIR656 输出格式如下配置（参见表 3-4:2:2 16bit
格式）：
– 16-bit, 4:2:2 格式
（此模式复合 60/50 Hz 的 CCIR601 时序标准。参见表 3- 16bit 格式）
– 8-bit 数据模式
（此模式下，输出的视频信息是在 Cb Y Cr 顺序下只使用 Y 端口，并且运行两倍
的像素时钟，在此期间 UV 端口是无效的。参见 表 4-4:2:2 8-bit 格式）
– 4-bit nibble 模式
（在此模式下，视频输出数据出现在 Y4-Y7。时钟速率是黑/白模式正常输出速度的
2 倍，是彩色模式正常输出速度的 4 倍。）
– 704 x 288 格式
（在此模式下，OV6620/0V6120 的像素时钟加倍，视频输出顺序是 Y0Y0Y1Y1…
和 U0U0V0V0…见 图 3-像素数据总线（YUV 输出）。）
OV6620/OV6120 提供 VSYNC，HREF ，PCLK ，FODD ，CHSYNC 作为标准输出
视频定时信号。
OV6620/OV6120 图像传感器也可以编程提供 16-bit/8-bit/4-bit 格式的 RGB 原始数据的
视频输出。输出序列与 OV6620 的彩色过滤模式（见图 4-像素数据总线（RGB 输出），如下：
）
相匹配。
– Y 通道输出序列是 G R G R
– UV 通道输出序列是 B G B G
对于 8 位的 RGB 原始数据视频输出出现在 Y 通道（输出序列是 B G R G）而 UV 同道
关闭。
在 RGB 原始数据 CCIR656 模式，OV6620/OV6120 能够确认 SAV(Start of Active Video
有效视频开始)和 EAV(End of Active Video 有效视频结束)来表明 HREF 窗口的开始和结
束。因此，SAV 和 EAV 改变有效像素窗口。8 位的 RGB 原始数据在没有 SAV 和 EAV 的信
息的情况下也可以获取。
OV6620/OV6120 成像在 YUV 输出格式上提供很大的灵活性。这些设备可以编程为标
准的 YUV 4:2:2 格式。这些设备也可以编程为 U V 序列可以交换。当交换时，UV 通道的
16-bit 配置的输出格式变成:
- V U V U …etc.
8-bit 配置的输出格式变成：
- V Y U Y…etc.
OV6620/OV6120 的 8-bit 配置的第三种可用的交换是：
- Y U Y V …etc
OV6620 彩色摄像头可以配置成黑白图像设备。在这种模式下，垂直分辨率大于彩色模
式。视频数据输出在 Y 端口提供（pins 34:41）同时 UV 端口是三态模式。数据（Y/RGB）
的输出速度跟 16-bit 模式时一样的。OV6620/OV6120 的 Y/UV 或者 RGB 输出字节顺序
（MSB 和 LSB）可以翻转。Y7-Y0 缺省设置是 Y7 作为 MSB，Y0 作为 LSB。
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说明：
（“Y”表明该模式/组合被 OV6620/OV6120 所支持。）
1、 在 RGB CCI656 格式下，输出是 8 bit 。SAV 和 EAV 在 HREF 的开始和结束处被
插入，用来同步 Vsync 和 Hsync 的捕获。在此模式下，一个 8-bit 的数据总线配置
（没有 VSYNC 和 CHSYNC）可能被使用。
2、 Y/UV 交换只在 8-bit 模式下有效。Y 通道输出序列是 Y U Y V …
3、 在 YUV 格式，U/V 交换表示 UV 通道输出序列交换。16-bit 是 V U V U…；8-bit
是 V Y U Y…
4、 在 RGB 格式，U/V 交换表示相邻行 B R 输出序列交换。参考 RGB 原始输出数据
格式来获得更多的细节。
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说明：
Tclk 是像素时钟周期。当 OV6620 系统时钟是 17.73MHz，Tclk = 112 ns 在 16-bit 输
出; Tclk = 56 ns 在 8 - bit 输出。Tsu 是 HREF 设置时间，最大为 15ns;Thd 是 HREF 保持
时间，最大为 15ns。
Figure 3. Pixel Data Bus (YUV Output)
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说明：
Tclk 是像素时钟周期。当 OV6620 是 17.73MHz 系统时钟，Tclk = 112ns 在 16-bit 的输
出; Tclk = 56ns 在 8-bit 的输出。Tsu 是 HREF 设置时间，最大为 15ns;Thd 是 HREF 保持
时间，最大为 15ns。
Figure 4. Pixel Data Bus (RGB Output)
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说明：
——Y 通道输出 Y2 Y3 Y6 Y7 Y10 Y11
——UV 通道输出 U2 V3 U6 V7 U10 V11
——每行输出数据数量为 176 像素，每帧图像隔行输出共 144 行
说明：
（1）默认的 RGB 两行输出模式：
——Y 通道输出 G0 R1 G4 R5 G8 R9
——UV 通道输出 B0 G1 B4 G5 B8 G9
——每行输出一半的数据（176 像素），每帧所有行均输出，共 144 行
（2）YG 两行输出模式：
——Y 通道输出 G0 R1 G4 R5 G8 R9
——UV 通道输出 B0 G1 B4 G5 B8 G9
——每行输出一半的数据（176 像素），每帧所有行均输出，共 144 行
（3）QCIF 分辨率数字输出格式：
——Y 通道输出 Y2 Y3 Y6 Y7 Y10 Y11
——UV 通道输出 U2 V3 U6 V7 U10 V11
——每行输出一半的数据（176 像素），每帧所有行均输出，共 144 行
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7 从模式
OV6620/OV6120 传感器可编程运行在从模式下（COMI[6]=1，默认情况下是主模式）。
提供 HSYNC 和 VSYNC 输出信号。
当作为从设备时，外部主设备必须为 OV6620/OV6120 系统提供：
（1）系统时钟 CLK 加至 XCLK1 引脚;
（2）水平同步信号，Hsync ，加至 CHSYNC 引脚，postive assertion;
（3）垂直帧同步信号，Vsync，加至 VSYNC 引脚，postive assertion。
当工作在从模式下，OV6620/OV6120 CHSYNC（引脚 42）和 VSYNC（引脚 16）为三
态输出引脚，可被用来作为输入引脚。为了同步多个设备，OV6620/OV6120 图像传感器使
用外部系统时钟 CLK，来同步外部水平同步信号 HSYNC，然后用来同步外部垂直帧同步信
号 Vsync。见图 5--从模式外部同步时序。
说明：
1、Ths > 6*Tclk; Ths < Tvs <472*Tclk
2、Hsync 周期是 472*CLK
3、Vsync 周时是 625*472*CLK
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4、OV6620 在 1 帧之后将保持未定。
（2nd Vsync）
Figure 5. Slave Mode External Sync Timing
8 帧曝光模式
当扫描方式编程为逐行扫描时，OV6620/OV6120 传感器支持帧曝光模式。外部主设备
通过 FREX（pin 4）设置曝光时间。当 FREX =1 时，OV6620/OV6120 像素阵列快速预充电
（precharged），然后 OV6620/OV6120 设备捕捉图片。当主设备取消 FREX 设定后（FREX =0）
，
视频输出数据流逐行输出到 OV6620/OV6120 的输出端口。
需 要 注 意 的 是 ， FREX 的 设 定 时 间 必 须 足 够 长 ， 以 确 保 完 成 图 像 阵 列 的 预 充 电
（precharged）。
当数据从 OV6620/OV6120 图像传感器输出时，必须注意此时不能让图像阵列曝光。这
可能会影响捕获图像的完整性。机械快门同步于曝光率可用于尽量减少这种状况。帧曝光模
式时序如图 6（帧曝光时序）所示。
9 复位
OV6620/OV6120 图像传感器包括复位引脚（pin 2）
，当此引脚为高电平时，整款芯片复
位。当硬件复位时，OV6620/OV6120 传感器清除所有寄存器或设置为其默认值。也可通过
SCCB 接口实现复位功能。
10 掉电模式
可通过两种方法将 OV6620/OV6120 芯片设置为掉电模式：通过硬件或通过 SCCB 总线。
要通过硬件设置芯片为掉电模式，PWDN 引脚（引脚 9）应接高电平（+5VDC）。在这
种情况下，OV6620/OV6120 内部时钟停止，所有内部寄存器（除 SCCB 寄存器）被复位。
在这模式下，实际电流消耗小于为 10uA 。
要通过 SCCB 总线接口（软件）设置芯片为掉电模式，则内部电路停止工作，但不停
止设备时钟。在这种模式下，实际电流降低到 1mA 之内。
11 OV6620/OV6120 图像传感器的配置
可通过两种方法配置 OV6620/OV6120 以满足特定的应用需求。
上电时，读取 OV6620/OV6120 的某些引脚来确定默认的设置要求（如果有的话）
。一
旦读取外部引脚完成后，芯片将根据指定引脚配置内部寄存器。但并非所有芯片功能可以通
过外部引脚配置。
更灵活、更全面配置 OV6620/OV6120 的方法是利用片上 SCCB 总线软件编程来实现。
SCCB 接口能够访问所有可编程的内部寄存器。OV6620/OV6120 SCCB 接口详细说明及使
用参阅 3.1--SCCB 总线。
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说明：Tpr = 292*4*Tclk, Tclk 是内部的像素周期。在缺省 17.73MHZ 时，Tclk=112us。如果
CLK[5:0]设置了分频系数，Tclk 会相应增加。
Tex 是阵列曝光时间，这个时间由外部主设备决定。
Tin 时间是不确定的，它使用 HSYNC 的上升沿来同步 FREX。Tin < Ths
在 FREX = 0 后，在有效数据输出之前有 8 行的数据输出。Thd = 4*Ths。当 HREF=1 时，有
效数据依次输出。
Tset = Tin + Tpr +Tex。
Tset >Tpr + Tin。
因为 Tin 是不确定的，所以曝光时间设置方法是 Ths(一
行)。
Figure 6. Frame Exposure Timing
2.1.5 OV6620 硬件设计指南
设计原理图如下所示：
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VDD5V
R25 R26
10K 10K
CAM_RESET
AGCEN
FREX
C13
GND
GND
MULT
VDD5V
CAM_SDA
CAM_SCL
0.1uF
VDD5V
GND
0
6
5
4
3
2
1
48
47
46
45
44
43
R29
U4
ov6620
ASUB
VRCAP2
FREX
AGCEN
RESET
SVDD
SGND
MULT
SIO-0
SIO-1
DEVDD
DEGND
GND
7
8
9
10
11
12
13
14
15
16
17
18
C19
C20
SBB
VTO
AVDD5V
AGND
0.1uF 1uF
VSYNC
FODD
HREF
BW/CHSYNC
CBAR/Y0
Y1
G2X/Y2
RGB/Y3
CS1/Y4
SHARP/Y5
CS2/Y6
CS0/Y7
PWDB/PCLK
DOVDD
DGND
42
41
40
39
38
37
36
35
34
33
32
31
CHSYNC
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
PCLK
VDD5V
GND
UV7
UV6
UV5
UV4
UV3
UV2
UV1
UV0
XIN
XOUT
VDD5V
GND
19
20
21
22
23
24
25
26
27
28
29
30
GND
AGND
AVDD
PWDN
VRCAP1
VRCAP3
SBB
VTO
ADVDD
ADGND
VSYNC/CSYS
FODD/CLK
HREF/VSFRAM
*UV7/B8
*UV6/ABKEN
*UV5/MIR
*UV4
*UV3
*UV2/QCIF
*UV1/CCIR656
*UV0/GAMMA
XCLK1
XCLK2
DVDD
DGND
AGND
AVDD5V
PWDN
VDD5V
R27
10/NC
AGCEN
R28
10/NC
FREX
R30
10/NC
SBB
R31
10/NC
MULT
VDD5V
JP2
+ C14
10uF
C15
C16
C17
0.1uF 0.1uF 0.1uF
C18
0.1uF
VTO
1
GND
2
1
2
CON2/NC
GND
AVDD5V
+ C21
10uF
C22
C23
0.1uF 0.1uF
XOUT
R32
XIN
1M
R33
100
AGND
Y1
VDD5V
R34
AVDD5V
C24
20pF
0
AGND
R35
17.734MHZ
C25
20pF
GND
0
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1 芯片选型
在这里选用 OV6620，封装为 PLCC48。
2 复位信号
OV6620/OV6120 包括复位引脚（pin 2）
，当此引脚为高电平时，整款芯片复位。当硬件
复位时，OV6620/OV6120 传感器清除所有寄存器或设置为其默认值。也可通过 SCCB 接口
实现复位功能。这里可以用 SEP4020 来控制，也可以用 SCCB 来控制。
3 掉电模式
可通过两种方法将 OV6620/OV6120 芯片设置为掉电模式：通过硬件或通过 SCCB 总线。
要通过硬件设置芯片为掉电模式，PWDN 引脚（引脚 9）应接高电平（+5VDC）。在这
种情况下，OV6620/OV6120 内部时钟停止，所有内部寄存器（除 SCCB 寄存器）被复位。
在这模式下，实际电流消耗小于为 10uA 。
要通过 SCCB 总线接口（软件）设置芯片为掉电模式，则内部电路停止工作，但不停
止设备时钟。在这种模式下，实际电流降低到 1mA 之内。
这里可以用 SEP4020 来控制，也可以用 SCCB 来控制。
4 几个上电状态选择管脚
RESET、 AGCEN、 FREX、 PWDN、 SBB、 MULT 缺省状态都是 0，具体含义参
考管脚描述。需要说明的是：RESET、和 PWDN 由 SEP4020 控制；AGCEN、FREX、SBB、
MULT 可以分别焊接 R27、R28、R30、R31 来接为 1。如下所示：这几个电阻缺省是不焊
接的。
VDD5V
R27
10/NC
AGCEN
R28
10/NC
FREX
R30
10/NC
SBB
R31
10/NC
MULT
5 晶振
如下所示：采用 17.734MHZ 的无源晶振。
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2009-6-11
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SEUCAM(1.0)硬件设计指南
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XOUT
R32
XIN
1M
R33
100
Y1
C24
20pF
17.734MHZ
C25
20pF
6 输出总线以及控制信号线
OV6620 输出总线总共有 16 位，分别为 Y[0..7]通道和 UV[0..7]通道，都接 AL4V8M440。
控制线包括：VTO、VSYNC 、FODD、 HREF 、PCLK、 CHSYNC。
VTO、CHSYNC 和 FODD 暂时不使用，只是引出。VSYNC、HREF、PCLK 这三个的用法
详见（1 总体设计）。
7 SCCB 总线
SIO-1 和 SIO-2。功能类似于 I2C，但不完全一样，在这里都接上拉电阻后接 SEP4020
的 GPIO 口。
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