CG2

UPC
EPSC
DEPARTAMENT D'ENGINYERIA ELECTRÒNICA
E. T. TELECOMUNICACIONS
1BT4
-
ED
Prof. Francesc J. Sánchez Robert
23/12/2004
Segon Control de Grup. Presentació del control: 17 de gener, classe E14
Publicació de les qualificacions: 21 de gener
Consultes sobre l'examen: DL: 10h–11.30h; 16.30h –18h; DV: 10h–13h
Disseny d’un transmissor d’un port sèrie RS-232 (problema 2.15 de la
col·lecció)
Es vol dissenyar el mòdul transmissor d’un port sèrie RS-232 tal com mostra l’esquema
general de la Fig. 1. Mentre no es transmet, la línia TX està a “1” (marking). Quan rep
l’ordre de començament de transmissió a través del senyal ST (start transmission),
afegeix el bit d’arrencada (start bit) a “0”, desprès serialitza les dades (8 bits), afegeix un
bit de paritat i finalment 1 bit de parada (stop bit) a “1”. Quan acaba informa amb el senyal
ET (end transmission).
ST
ET
TRANSMISSOR
SÈRIE
D[7:0]
TX
cable de transmissió bifilar
RECEPTOR
SÈRIE
D[7:0]
8
8
CLK
19600Hz
CLK
5 -8 data bits
Start
bit
Marking
D0
D1
D2
D3
D4
1-2 stop bits
D5
D6
D7
Marking
Parity Stop
bit
bit
Fig. 1 Bloc d’un sistema transmissor - receptor de dades sèrie i format de les dades d’un
esquema de transmissió asíncrona
a) Proposeu un diagrama de blocs amb els components necessaris per a realitzar el
transmissor i expliqueu com voleu fer la captura i serialització de dades. Podeu
començar a partir de l’esquema de blocs representat a la Fig. 2 format a partir d’una
unitat operativa (UO) que rep el bus de dades i una unitat de control (UC) que es
comunicaria amb el microprocessador.
b) Proposeu el disseny intern de la unitat operativa (UO) amb registres de desplaçament,
generador de paritat parell i altres elements.
TRANSMISSOR SÈRIE
D[7:0]
8
Entrada paral·lel
de dades
ST
ET
(Bus de dades)
UNITAT
OPERATIVA
UNITAT
de
CONTROL
(UC)
(Línies de
control de
la UO)
n
(UO)
TX
Sortida
sèrie
CLR
CLK
19600Hz
Fig. 2 Bloc d’un sistema transmissor de 8-bits, 1 bit addicional de paritat parell, 1 bit
d’arrencada i 1 bit de stop.
c) Dissenya-la amb components comercials dels estudiants durant el curs
d) Proposeu l’arquitectura interna de la UC control com una FSM síncrona canònica de
Moore
e) Dissenyeu la UC usant FF-JK per construir el registre d’estats
f) Feu un parell de cronogrames per verificar el funcionament del transmissor que
acabeu de dissenyar.