Stratix V 器件中的时钟网络和 PLL

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2014.01.10
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本章节介绍了Stratix® V器件中分级时钟网络与锁相环(PLL)的高级特性。Quartus® II软件不需要外部
器件来使能PLL及其功能。
相关链接
Stratix V器件手册:已知问题
列出了对Stratix V器件手册章节规划的更新。
时钟网络
Stratix V器件包括层次化的以下时钟网络:
• 全局时钟(GCLK)网络
• 局域时钟(RCLK)网络
• 外围时钟(PCLK)网络
Stratix V器件中的时钟资源
表4-1: Stratix V器件中的时钟资源
时钟资源
器件
可用的资源数量
时钟输入管脚
全部
48个单端或24个差
分对
GCLK网络
全部
16
RCLK网络
全部
92
时钟资源的来源
CLK[0..23][p,n]管脚
CLK[0..23][p,n]管脚,PLL时
钟输出和逻辑阵列
CLK[0..23][p,n]管脚,PLL时
钟输出和逻辑阵列
© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words
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ISO
9001:2008
Registered
4-2
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时钟网络类型
时钟资源
PCLK网络
器件
可用的资源数量
• Stratix V GS D3和D4
• Stratix V GX A3 (带24个收
发器)
210
• Stratix V GS D5
• Stratix V GX A3 (带36个收
发器),A4,B5和A6
282
• Stratix V GS D6和D8
• Stratix V GT C5和C7
• Stratix V GX A5 and A7
306
• Stratix V E E9和EB
• Stratix V GX A9,AB,B9和
BB
342
时钟资源的来源
DPA时钟输出,PLD收发器接
口时钟,I/O 管脚和逻辑阵列
关于时钟输入管脚连接的详细信息,请参考管脚连接指南。
相关链接
• Stratix V E, GS, and GX Device Family Pin Connection Guidelines
• Stratix V GT Device Family Pin Connection Guidelines
时钟网络类型
全局时钟网络
Stratix V器件提供GCLK,能够驱动整个器件。GCLK可用作功能模块的低偏移时钟源,例如:自适
应逻辑模块(ALM)、数字信号处理(DSP)、嵌入式存储器以及PLL。Stratix V I/O单元(IOE)和内部逻
辑也能够驱动GCLK来创建内部生成的全局时钟和其他的高扇出控制信号,例如:同步或异步清零
与时钟使能信号。
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局域时钟网络
4-3
图4-1: Stratix V器件中的GCLK网络
该图是硅片的顶视图,对应器件封装的反向视图。
GCLK[12..15]
GCLK[0..3]
Q1
Q4
Q2
Q3
GCLK[8..11]
GCLK[4..7]
局域时钟网络
RCLK网络只适用于它们驱动的象限。RCLK网络对包含在单一器件象限中的逻辑提供了最低的时钟
插入延迟和偏移。Stratix V IOE和指定象限中的内部逻辑也能够驱动通过RCLK来创建内部生成的局
域时钟和其他的高扇出控制信号。
图4-2: Stratix V器件中的RCLK网络
该图是硅片的顶视图,对应器件封装的反向视图。
RCLK[0..9]
RCLK[10..19]
RCLK[40..45]
RCLK[46..51]
RCLK[64..70]
RCLK[71..77]
Q1 Q2
Q4 Q3
RCLK[85..91]
RCLK[78..84]
RCLK[58..63]
RCLK[52..57]
RCLK[30..39]
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RCLK[20..29]
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4-4
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外围时钟网络
外围时钟网络
根据布线方向, Stratix V器件提供来自顶部和底部的垂直PCLK,和来自左侧和右侧的水平PCLK。
来自动态相位对齐器(DPA)模块、可编程逻辑器件(PLD)收发器接口时钟、I/O管脚以及内部逻辑的
时钟输出能够驱动PCLK网络。
相比GCLK和RCLK网络,PCLK具有更高的偏移。您可以将PCLK用作信号输入和输出Stratix V器件
的通用布线资源。
图4-3: Stratix V GS D5器件和Stratix V GX A3(带36个收发器)和A4器件的PCLK网络
Horizontal
PCLK[13..26]
Horizontal
PCLK[27..40]
Horizontal
PCLK[41..53]
Vertical
PCLK[27..53]
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Vertical PCLK[143..161]
Q1
Q2
Q4
Q3
Vertical PCLK[72..90]
Horizontal
PCLK[0..12]
Vertical PCLK[54..71]
Vertical
PCLK[0..26]
Vertical PCLK[162..179]
该图是硅片的顶视图,对应器件封装的反向视图。
Vertical
PCLK[117..142]
Horizontal
PCLK[92..101]
Horizontal
PCLK[78..91]
Horizontal
PCLK[64..77]
Horizontal
PCLK[54..63]
Vertical
PCLK[91..116]
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外围时钟网络
4-5
图4-4: Stratix V GX B5和B6器件的PCLK网络
Horizontal
PCLK[16..33]
Horizontal
PCLK[34..49]
Horizontal
PCLK[50..65]
Vertical
PCLK[21..41]
Vertical PCLK[116..128]
Q1
Q2
Q4
Q3
Vertical PCLK[63..75]
Horizontal
PCLK[0..15]
Vertical PCLK[42..62]
Vertical
PCLK[0..20]
Vertical PCLK[129..149]
该图是硅片的顶视图,对应器件封装的反向视图。
Vertical
PCLK[96..115]
Horizontal
PCLK[116..131]
Horizontal
PCLK[98..115]
Horizontal
PCLK[82..97]
Horizontal
PCLK[66..81]
Vertical
PCLK[76..95]
图4-5: Stratix V GT C5和C7器件和Stratix V GX A5和A7器件的PCLK网络
Horizontal
PCLK[17..32]
Horizontal
PCLK[33..48]
Horizontal
PCLK[49..65]
Vertical
PCLK[26..51]
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Vertical PCLK[139..156]
Q1
Q2
Q4
Q3
Vertical PCLK[69..86]
Horizontal
PCLK[0..16]
Vertical PCLK[52..68]
Vertical
PCLK[0..25]
Vertical PCLK[157..173]
该图是硅片的顶视图,对应器件封装的反向视图。
Vertical
PCLK[113..138]
Horizontal
PCLK[115..131]
Horizontal
PCLK[99..114]
Horizontal
PCLK[83..98]
Horizontal
PCLK[66..82]
Vertical
PCLK[87..112]
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外围时钟网络
图4-6: Stratix V GS D3和D4器件Stratix V GX A3(带24个收发器)器件的PCLK网络
Horizontal
PCLK[3..14]
Horizontal
PCLK[15..24]
Horizontal
PCLK[25..29]
Vertical
PCLK[23..45]
Vertical PCLK[118..134]
Q1
Q2
Q4
Q3
Vertical PCLK[62..77]
Horizontal
PCLK[0..2]
Vertical PCLK[46..61]
Vertical
PCLK[0..22]
Vertical PCLK[135..149]
该图是硅片的顶视图,对应器件封装的反向视图。
Vertical
PCLK[98..117]
Horizontal
PCLK[57..59]
Horizontal
PCLK[45..56]
Horizontal
PCLK[35..44]
Horizontal
PCLK[30..34]
Vertical
PCLK[78..97]
图4-7: Stratix V GS D6和D8器件的PCLK网络
Horizontal
PCLK[0..17]
Vertical PCLK[121..138]
Vertical
PCLK[0..23]
Vertical PCLK[139..155]
该图是硅片的顶视图,对应器件封装的反向视图。
Horizontal
PCLK[18..35]
Horizontal
PCLK[54..71]
Vertical
PCLK[24..47]
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Q1
Q2
Q4
Q3
Vertical PCLK[65..82]
Horizontal
PCLK[36..53]
Vertical
PCLK[102..120]
Horizontal
PCLK[135..152]
Horizontal
PCLK[113..134]
Vertical PCLK[48..64]
4-6
Horizontal
PCLK[90..112]
Horizontal
PCLK[72..89]
Vertical
PCLK[83..101]
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每个象限的时钟源
4-7
图4-8: Stratix V E E9和EB器件,和 Stratix V GX A9, AB, BB和B9器件的PCLK网络
Horizontal
PCLK[21..42]
Horizontal
PCLK[43..64]
Horizontal
PCLK[65..83]
Vertical
PCLK[26..51]
Vertical PCLK[138..154]
Q1
Q2
Q4
Q3
Vertical PCLK[71..87]
Horizontal
PCLK[0..20]
Vertical PCLK[52..70]
Vertical
PCLK[0..25]
Vertical PCLK[155..173]
该图是硅片的顶视图,对应器件封装的反向视图。
Vertical
PCLK[113..137]
Horizontal
PCLK[146..167]
Horizontal
PCLK[125..146]
Horizontal
PCLK[103..124]
Horizontal
PCLK[84..102]
Vertical
PCLK[88..112]
每个象限的时钟源
Stratix V器件的每个象限每个脊柱时钟(spine clock)中有 33个部分时钟(SCLK)网络。SCLK网络能够
驱动每个逻辑阵列模块(LAB)行中的6个行时钟,9列I/O时钟以及3个内核参考时钟。SCLK是器件的
内核功能模块、PLL以及I/O接口的时钟源。
在每个时钟连接到每个LAB行的时钟布线之前,脊柱时钟是GCLK、RCLK 和PCLK网络之间的另一
层布线。脊柱时钟的设置是透明的。Quartus II软件根据GCLK、RCLK和PCLK自动对脊柱时钟进行
布线。
下图显示了每个象限中的每个脊柱时钟中的由GCLK、RCLK、PCLK或者PLL反馈时钟网络驱动的
SCLK。GCLK、RCLK、PCLK 和PLL反馈时钟共享同一SCLK布线。要确保设计能在Quartus II软件
中成功布线,时钟资源的总数一定不要超过每一个区域中的SCLK限制。
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时钟域的类型
图4-9: 每个象限的每个脊柱时钟中的层次时钟网络
Clock output from the PLL
that drives into the SCLKs.
GCLK
PLL Feedback Clock
PCLK
RCLK
9
Column I/O clock: clock that drives
the column I/O core registers and I/O interfaces.
2
Core reference clock: clock that feeds
into the PLL as the PLL reference clock.
6
Row clock: clock source to the LAB,
memory blocks, and row I/O interfaces
in the core row.
16
5
88
SCLK
33
23
There are up to 88 PCLKs that
can drive the SCLKs in each
spine clock in the largest device.
There are up to 23 RCLKs that
can drive the SCLKs in each spine
clock in the largest device.
时钟域的类型
本部分介绍了Stratix V器件中的时钟域类型。
全局时钟域(Entire Device Clock Region)
全局时钟域是由源驱动可布线到整个器件的GCLK网络中的信号形成的。源未必是一个时钟信号。
与其它时钟域相比,此时钟域具有最大的延迟,但能够使信号到达器件中的每一个目的地。对于全
局复位和清零信号,或者需要走线到整个器件的时钟,这是一个很好的选择。
局域时钟域(Regional Clock Region)
局域时钟域是由源驱动可以布线到器件的一个象限的RCLK网络中的信号形成的。此时钟域提供了
在一个象限中最低偏移。如果所有信号目的地都在同一象限中,那么局域时钟域是一个很好的选
择。
双局域时钟域(Dual-Regional Clock Region)
双局域时钟域是由时钟源(一个时钟管脚或者PLL输出)驱动两个RCLK网络(每个象限一个)来生成一
个双局域时钟形成的。这一方法使得两个相邻器件象限之间的目的资源能够使用同一个低偏斜时
钟。该信号在一侧的走线有着与RCLK域差不多一样的延迟。内部逻辑也能够驱动双局域时钟网络。
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时钟网络源
4-9
图4-10: Stratix V器件的双局域时钟域
该图是硅片的顶视图,对应器件封装的反向视图。
Clock pins or PLL outputs can
drive half of the device to create
dual-regional clocking regions
for improved interface timing.
时钟网络源
在Stratix V器件中,时钟输入管脚,PLL输出,高速串行接口(HSSI)输出DPA输出,和内部逻辑都能
够驱动GCLK,RCLK和PCLK网络。
专用时钟输入管脚
您可以将专用时钟输入管脚(CLK[0..23][p,n]) 用于高扇出控制信号,例如:异步清零、预置和时
钟使能信号,以及一些需要直接使用GCLK或者RCLK的协议信号。
CLK管脚可以是差分时钟或者单端时钟。当CLK管脚用作单端时钟输入时,只有CLK<#>p管脚具有到
PLL的专用连接。CLK<#>n管脚通过全局或局域时钟网络驱动PLL,并没有到PLL的专用布线路径。
通过全局或局域时钟驱动PLL会导致PLL输入上的更高抖动,并且PLL将无法对全局或局域时钟进行
完全补偿。当使用单端时钟输入驱动PLL时,Altera建议使用CLK<#>p管脚来实现最佳性能。
内部逻辑
您可以使用LAB布线和行时钟驱动每个GCLK,RCLK和水平PCLK 网络,以使内部逻辑可以驱动高
扇出、低偏斜信号。
注意: 内部生成的GCLK,RCLK或者PCLK不能驱动Stratix V PLL。PLL的输入时钟必须来自专用时
钟输入管脚,PLL-fed GCLK或者PLL-fed RCLK。
DPA输出
每个DPA生成一个到内核的PCLK 。
相关链接
High-Speed Differential I/O Interfaces and DPA in Stratix V Devices
提供了关于DPA和HSSI输出的详细信息。
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HSSI输出
HSSI输出
每三个HSSI输出生成到内核的一组6个PCLK。
相关链接
High-Speed Differential I/O Interfaces and DPA in Stratix V Devices
提供了关于DPA和HSSI输出的详细信息。
PLL时钟输出
Stratix V PLL时钟输出能够驱动GCLK以及RCLK网络。
到GCLK和RCLK网络的时钟输入管脚连接
表4-2: Stratix V器件中到GCLK网络的专用时钟输入管脚连接
时钟资源
CLK (p/n管脚)
GCLK[0,1,2,3]
CLK[0,1,2,3,20,21,22,23]
GCLK[4,5,6,7]
CLK[4,5,6,7]
GCLK[8,9,10,11]
CLK[8,9,10,11,12,13,14,15]
GCLK[12,13,14,15]
CLK[16,17,18,19]
表4-3: Stratix V 器件中到RCLK网络的专用时钟输入管脚连接
一个给定的时钟输入管脚能够驱动两个相邻的RCLK网络来创建一个双局域时钟网络。
时钟资源
CLK (p/n管脚)
RCLK[58,59,60,61,62,63,64,68,85,89]
CLK[0]
RCLK[58,59,60,61,62,63,65,69,86,90]
CLK[1]
RCLK[58,59,60,61,62,63,66,70,87,91]
CLK[2]
RCLK[58,59,60,61,62,63,67,88]
CLK[3]
RCLK[20,24,28,30,34,38]
CLK[4]
RCLK[21,25,29,31,35,39]
CLK[5]
RCLK[22,26,32,36]
CLK[6]
RCLK[23,27,33,37]
CLK[7]
RCLK[52,53,54,55,56,57,71,75,78,82]
CLK[8]
RCLK[52,53,54,55,56,57,72,76,79,83]
CLK[9]
RCLK[52,53,54,55,56,57,73,77,80,84]
CLK[10]
RCLK[52,53,54,55,56,57,74,81]
CLK[11]
RCLK[46,47,48,49,50,51,71,75,78,82]
CLK[12]
RCLK[46,47,48,49,50,51,72,76,79,83]
CLK[13]
RCLK[46,47,48,49,50,51,73,77,80,84]
CLK[14]
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时钟输出连接
时钟资源
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CLK (p/n管脚)
RCLK[46,47,48,49,50,51,74,81]
CLK[15]
RCLK[0,4,8,10,14,18]
CLK[16]
RCLK[1,5,9,11,15,19]
CLK[17]
RCLK[2,6,12,16]
CLK[18]
RCLK[3,7,13,17]
CLK[19]
RCLK[40,41,42,43,44,45,64,68,85,89]
CLK[20]
RCLK[40,41,42,43,44,45,65,69,86,90]
CLK[21]
RCLK[40,41,42,43,44,45,66,70,87,91]
CLK[22]
RCLK[40,41,42,43,44,45,67,88]
CLK[23]
时钟输出连接
关于Stratix V PLL到GCLK和RCLK网络的连接,请参考PLL到GCLK和RCLK网络连接电子表格。
相关链接
PLL Connectivity to GCLK and RCLK Networks for Stratix V Devices
时钟控制模块
每个GCLK,RCLK和PCLK网络都有各自的时钟控制模块。时钟控制模块具有以下特性:
• 时钟源选择(动态选择仅用于GCLK)
• 全局时钟多路复用
• 时钟关断(静态或动态时钟使能或禁用仅适用于GCLK和RCLK)
Stratix V器件中的管脚映射
表4-4: 输入时钟管脚、PLL计数器输出和时钟控制模块输入之间的映射。
时钟
驱动
inclk[0]和inclk[1]
Stratix V器件同一侧上的四个专用时钟管脚中的任何管脚。
inclk[2]
Stratix V器件同一侧上的两个中间PLL的PLL计数器C0和C2。
inclk[3]
Stratix V器件同一侧上的两个中间PLL的PLL计数器C1和 C3。
注意: 角落PLL不能用于动态时钟控制选择。
GCLK控制模块
通过静态或动态地使用内部逻辑来驱动多路复用器选择输入,可以为GCLK选择模块选择时钟源。
当动态地选择时钟源时,您可以选择PLL输出(例如C0或者C1),或者选择一组时钟管脚或者PLL输
出。
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RCLK控制模块
图4-11: Stratix V器件的GCLK控制模块
The CLKn pin is not a dedicated
clock input when used as a
single-ended PLL clock input. The
CLKn pin can drive the PLL using
the GCLK.
CLKp
Pins
PLL Counter
Outputs
When the device is in user mode,
you can dynamically control the
clock select signals through
internal logic.
2
2
CLKn
Pin
Internal
Logic
2
CLKSELECT[1..0]
Static Clock
Select
This multiplexer
supports user-controllable
dynamic switching
Enable/
Disable
GCLK
When the device is in user mode, you can
only set the clock select signals through a
configuration file (SRAM object file [.sof] or
programmer object file [.pof]) because the
signals cannot be controlled dynamically.
Internal
Logic
RCLK控制模块
您只能通过使用由Quartus II生成的配置文件(.sof或.pof)中的配置位设置来对RCLK选择模块的时钟
源选择进行静态控制。
图4-12: Stratix V器件的RCLK控制模块
CLKp
Pin
PLL Counter
Outputs
The CLKn pin is not a dedicated
clock input when used as a
single-ended PLL clock input. The
CLKn pin can drive the PLL using
the RCLK.
CLKn
Pin
2
Internal Logic
Static Clock Select
Enable/
Disable
When the device is in user mode,
you can only set the clock select
signals through a configuration file
(.sof or .pof); they cannot be
controlled dynamically.
Internal
Logic
RCLK
通过Quartus II中的ALTCLKCTRL宏功能,您能够对GCLK和RCLK时钟网络多路复用器设置输入时
钟源和clkena信号。
注意: 当使用ALTCLKCTRL宏功能动态选择时钟源时,使用CLKSELECT[0..1]信号选择输入。时钟
管脚的输入驱动多路复用器的inclk[0..1] 端口,而PLL输出驱动inclk[2..3]端口。
相关链接
Clock Control Block (ALTCLKCTRL) Megafunction User Guide
提供了关于ALTCLKCTRL megafunction的详细信息。
PCLK控制模块
要驱动HSSI水平PCLK控制模块,需要选择HSSI输出或者内部逻辑。
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外部PLL时钟输出控制模块
4-13
要驱动DPA水平PCLK,需要选择DPA时钟输出或者内部逻辑。您只能使用DPA时钟输出生成到内
核的垂直PCLK。
图4-13: Stratix V器件的水平PCLK控制模块
HSSI Output or
DPA Clock Output
Internal Logic
Static Clock Select
Horizontal PCLK
外部PLL时钟输出控制模块
通过使用ALTCLKCTRL宏功能够使能或者禁用专用外部时钟输出管脚。
图4-14: Stratix V器件的外部PLL输出时钟控制模块
PLL Counter
Outputs
18
Static Clock Select
Enable/
Disable
Internal
Logic
The clock control block feeds to a multiplexer
within the FPLL_<#>_CLKOUT pin’s IOE. The
FPLL_<#>_CLKOUT pin is a dual-purpose pin.
Therefore, this multiplexer selects either an
internal signal or the output of the clock control
block.
IOE
When the device is in user mode,
you can only set the clock select
signals through a configuration file
(.sof or .pof); they cannot be
controlled dynamically.
Internal
Logic
Static Clock
Select
FPLL_<#>_CLKOUT pin
相关链接
Clock Control Block (ALTCLKCTRL) Megafunction User Guide
提供了关于ALTCLKCTRL megafunction的详细信息。
时钟关断
您可以使用静态和动态方法对GCLK和RCLK时钟网络进行关断。
当一个时钟网络关断时,由该时钟网络驱动的所有逻辑均处于关闭状态,从而降低了器件的总功
耗。通过Quartus II生成的配置文件(.sof或.pof)中的配置位设置,未使用的GCLK,RCLK和PCLK网
络会自动关断。
动态时钟使能或者禁用功能使内部逻辑能够对GCLK和RCLK网络(包括双局域时钟域)进行同步开启
或者关断。此功能独立于PLL,并直接应用于时钟网络。
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时钟使能信号
注意: 您不能动态使能或禁用驱动PLL的GCLK或RCLK网络。
时钟使能信号
如果GCLK或RCLK输出驱动PLL的输入,那么不能使用时钟控制模块的时钟使能和禁用电路。
图4-15: 使用时钟使能和禁用电路的clkena实现
此图显示了时钟控制模块的时钟使能和禁用电路的实现。
The R1 and R2 bypass paths
are not available for the PLL
external clock outputs.
clkena
Clock Select
Multiplexer Output
D
Q
R1
D
Q
R2
GCLK/
RCLK/
FPLL_<#>_CLKOUT
The select line is statically
controlled by a bit setting in
the .sof or .pof.
在时钟网络级支持clkena信号,而不是在PLL输出计数器级。这样即使在没有使用PLL的时侯也能
够关断(gate off)时钟。您也可以使用clkena信号控制来自PLL的专用外部时钟。
图4-16: clkena信号的实例
此图显示了一个时钟输出使能的波形实例。clkena信号同步到时钟输出的下降沿。
Clock Select
Multiplexer Output
Use the clkena signals to
enable or disable the GCLK
and RCLK networks or the
FPLL_<#>_CLKOUT pins.
clkena
AND Gate Output
with R2 Bypassed
(ena Port Registered as
Falling Edge of Input Clock)
AND Gate Output
with R2 Not Bypassed
(ena Port Registered as Double
Register with Input Clock)
Stratix V器件有一个额外的亚稳态寄存器,用于GCLK和RCLK网络的异步使能或者禁用。您可以
在Quartus II中有选择性地旁路这一寄存器。
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Stratix V器件中的时钟网络和PLL
反馈
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Stratix V PLL
4-15
由于与回路相关的计数器不会受到影响,因此PLL能够独立于clkena信号,并保持在锁定状态。这
一特性对于要求低功耗或睡眠模式的应用非常有用。如果系统在重新同步过程中不能承受频率过
冲,那么clkena信号也能够禁用时钟输出。
Stratix V PLL
PLL对器件时钟管理、外部系统时钟管理以及高速I/O接口提供了可靠的时钟管理与合成。
Stratix V器件系列包含小数分频PLL,它能用作小数分频PLL或者整数PLL。Stratix V器件中的输出计
数器专用于支持整数或小数频率合成的每个小数分频PLL。
两个相邻的PLL共享18个C输出计数器。可以对每个PLL分配任意数量的C计数器,只要这两个PLL使
用的总数不超过18。
较大密度的 Stratix V器件提供高达 32 个小数分频PLL。所有的Stratix V小数分频PLL都有相同的内
核模拟结构和功能支持。
表4-5: Stratix V器件中的PLL特性
功能
整数PLL
Yes
分数PLL
Yes
C输出计数器
18
M, N, C计数器大小
(2)
1到512
专用外部时钟输出
4个单端或2个单端和1个差分对
专用时钟输入管脚
4个单端或4个差分对
外部反馈输入管脚
单端或差分对
扩频输入时钟跟踪
Yes (1)
源同步补偿
Yes
直接补偿
Yes
一般补偿
Yes
零延迟缓存补偿
Yes
外部反馈补偿
Yes
LVDS补偿模式
Yes
压控振荡器(VCO)输出驱动DPA时钟
Yes
相移分辨率
(1)
支持
78.125 ps (2)
所提供的输入时钟抖动在输入抖动容限规范内。
最小相移由VCO周期除以8决定。对于度数递增,Stratix V器件能够以至少45°递增所有输出频率。更
小的度数递增的可能性受到频率和分频系数的限制。
Stratix V器件中的时钟网络和PLL
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4-16
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Stratix V器件中的PLL物理计数器
功能
支持
可编程占空比
Yes
断电模式
Yes
Stratix V器件中的PLL物理计数器
小数分频PLL的物理计数器按下面顺序排列:
• 从上到下(up-to-down)
• 从下到上(down-to-up)
图4-17: Stratix V器件的PLL物理计数器定向
该图是硅片的顶视图,对应器件封装的反向视图。
Physical Counter C0
Physical Counter C17
Physical Counter C1
Physical Counter C16
PLL1
PLL0
Physical Counter C8
Physical Counter C9
Physical Counter C9
Physical Counter
C0 to C17
(Up-to-Down
Dequence)
Physical Counter C8
Physical Counter
C17 to C0
(Down-to-Up
Sequence)
PLL0
PLL1
Physical Counter C16
Physical Counter C1
Physical Counter C17
Physical Counter C0
Stratix V器件中的PLL位置
Stratix V器件为收发器通道提供PLL。这些PLL位于FPGA中的一条带状区域。
Stratix V器件中的PLL总数包括PLL带状区域中的PLL。然而,收发器只能使用位于带状区域中的
PLL。
下图显示了小数分频PLL的物理位置。每个索引代表器件中的一个小数分频PLL。小数分频PLL的物
理位置对应于Quartus II Chip Planner中的坐标。
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Stratix V器件中的时钟网络和PLL
反馈
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Stratix V器件中的PLL位置
4-17
图4-18: Stratix V GS D5器件和Stratix V GX A3 (带36个收发器)和A4器件的PLL位置
该图是硅片的顶视图,对应器件封装的反向视图。
CLK[20..23][p,n]
Pins
CLK[16..19][p,n]
Pins
4 Logical Clocks
FRACTIONALPLL_X0_Y100
FRACTIONALPLL_X0_Y91
4
CLK[12..15][p,n]
Pins
4 Logical Clocks
4 Logical Clocks
FRACTIONALPLL_X92_Y96
FRACTIONALPLL_X92_Y87
4
PLL Strip
FRACTIONALPLL_X0_Y77
FRACTIONALPLL_X0_Y68
PLL Strip
4
2
FRACTIONALPLL_X0_Y55
FRACTIONALPLL_X0_Y46
2
FRACTIONALPLL_X0_Y31
FRACTIONALPLL_X0_Y22
4
FRACTIONALPLL_X0_Y10
FRACTIONALPLL_X0_Y1
4
4
CLK0, CLK1, CLK22, and
CLK23 clock pins feed into
fractional PLL
FRACTIONALPLL_X0_Y46
and fractional PLL
FRACTIONALPLL_X0_Y55.
Pins
CLK[0..3][p,n]
反馈
CLK8, CLK9, CLK14, and
CLK15 clock pins feed into
fractional PLL
FRACTIONALPLL_X202_Y46
and fractional PLL
FRACTIONALPLL_X202_Y55.
2
FRACTIONALPLL_X92_Y11
FRACTIONALPLL_X92_Y2
4 Logical Clocks
Stratix V器件中的时钟网络和PLL
FRACTIONALPLL_X202_Y100
FRACTIONALPLL_X202_Y91
4 Logical Clocks
Pins
CLK[4..7][p,n]
FRACTIONALPLL_X202_Y77
FRACTIONALPLL_X202_Y68
2
FRACTIONALPLL_X202_Y55
FRACTIONALPLL_X202_Y46
4
FRACTIONALPLL_X202_Y31
FRACTIONALPLL_X202_Y22
4
FRACTIONALPLL_X202_Y10
FRACTIONALPLL_X202_Y1
4 Logical Clocks
Pins
CLK[8..11][p,n]
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4-18
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Stratix V器件中的PLL位置
图4-19: Stratix V GX B5和B6器件的PLL位置
该图是硅片的顶视图,对应器件封装的反向视图。
CLK[20..23][p,n]
Pins
CLK[16..19][p,n]
Pins
4 Logical Clocks
4 Logical Clocks
CLK[12..15][p,n]
Pins
4 Logical Clocks
PLL Strip
PLL Strip
FRACTIONALPLL_X0_Y109
FRACTIONALPLL_X0_Y100
4
FRACTIONALPLL_X0_Y85
FRACTIONALPLL_X0_Y76
4
FRACTIONALPLL_X90_Y123
FRACTIONALPLL_X90_Y114
CLK8, CLK9, CLK14, and CLK15 clock
pins feed into fractional PLL
FRACTIONALPLL_X197_Y54 and
fractional PLL
FRACTIONALPLL_X197_Y63.
2
FRACTIONALPLL_X0_Y63
FRACTIONALPLL_X0_Y54
2
FRACTIONALPLL_X0_Y39
FRACTIONALPLL_X0_Y30
4
FRACTIONALPLL_X0_Y14
FRACTIONALPLL_X0_Y5
4
CLK0, CLK1, CLK22, and
CLK23 clock pins feed into
fractional PLL
FRACTIONALPLL_X0_Y54
and fractional PLL
FRACTIONALPLL_X0_Y63.
FRACTIONALPLL_X197_Y109
FRACTIONALPLL_X197_Y100
4
FRACTIONALPLL_X197_Y85
FRACTIONALPLL_X197_Y76
2
2
FRACTIONALPLL_X197_Y63
FRACTIONALPLL_X197_Y54
4
FRACTIONALPLL_X197_Y39
FRACTIONALPLL_X197_Y30
4
FRACTIONALPLL_X197_Y14
FRACTIONALPLL_X197_Y5
FRACTIONALPLL_X90_Y11
FRACTIONALPLL_X90_Y2
4 Logical Clocks
Pins
CLK[0..3][p,n]
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4
4 Logical Clocks
Pins
CLK[4..7][p,n]
4 Logical Clocks
Pins
CLK[8..11][p.n]
Stratix V器件中的时钟网络和PLL
反馈
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4-19
Stratix V器件中的PLL位置
图4-20: Stratix V GT C5和C7器件和Stratix V GX A5和A7器件的PLL位置
该图是硅片的顶视图,对应器件封装的反向视图。
CLK[16..19][p,n]
Pins
CLK[20..23][p,n]
Pins
4 Logical Clocks
FRACTIONALPLL_X0_Y122
FRACTIONALPLL_X0_Y113
4
4 Logical Clocks
FRACTIONALPLL_X98_Y118
FRACTIONALPLL_X98_Y109
CLK[12..15][p,n]
Pins
4 Logical Clocks
PLL Strip
PLL Strip
FRACTIONALPLL_X0_Y100
FRACTIONALPLL_X0_Y91
4
FRACTIONALPLL_X0_Y75
FRACTIONALPLL_X0_Y66
4
FRACTIONALPLL_X0_Y53
FRACTIONALPLL_X0_Y44
4
FRACTIONALPLL_X0_Y29
FRACTIONALPLL_X0_Y20
4
FRACTIONALPLL_X0_Y10
4
4
4
4
4
FRACTIONALPLL_X98_Y11
FRACTIONALPLL_X98_Y2
FRACTIONALPLL_X0_Y1
4 Logical Clocks
Pins
CLK[0..3][p,n]
Stratix V器件中的时钟网络和PLL
反馈
FRACTIONALPLL_X210_Y122
FRACTIONALPLL_X210_Y113
4
4 Logical Clocks
Pins
CLK[4..7][p,n]
4
FRACTIONALPLL_X210_Y100
FRACTIONALPLL_X210_Y91
FRACTIONALPLL_X210_Y75
FRACTIONALPLL_X210_Y66
FRACTIONALPLL_X210_Y53
FRACTIONALPLL_X210_Y44
FRACTIONALPLL_X210_Y29
FRACTIONALPLL_X210_Y20
FRACTIONALPLL_X210_Y10
FRACTIONALPLL_X210_Y1
4 Logical Clocks
Pins
CLK[8..11][p,n]
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4-20
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Stratix V器件中的PLL位置
图4-21: Stratix V GS D3和D4器件,和Stratix V GX A3 (带24个收发器)器件的PLL位置
该图是硅片的顶视图,对应器件封装的反向视图。
CLK[20..23][p,n]
CLK[16..19][p,n]
Pins
Pins
4 Logical Clocks
FRACTIONALPLL_X0_Y81
4
4 Logical Clocks
FRACTIONALPLL_X86_Y77
CLK[12..15][p,n]
Pins
4 Logical Clocks
4
FRACTIONALPLL_X86_Y68
FRACTIONALPLL_X0_Y72
FRACTIONALPLL_X185_Y72
PLL Strip
FRACTIONALPLL_X0_Y55
PLL Strip
4
4
FRACTIONALPLL_X0_Y46
FRACTIONALPLL_X0_Y33
4
4
FRACTIONALPLL_X185_Y33
FRACTIONALPLL_X185_Y24
4
FRACTIONALPLL_X86_Y11
4
FRACTIONALPLL_X86_Y2
FRACTIONALPLL_X0_Y1
4 Logical Clocks
Pins
CLK[0..3][p,n]
Altera公司
FRACTIONALPLL_X185_Y55
FRACTIONALPLL_X185_Y46
FRACTIONALPLL_X0_Y24
FRACTIONALPLL_X0_Y10
FRACTIONALPLL_X185_Y81
4 Logical Clocks
Pins
CLK[4..7][p,n]
FRACTIONALPLL_X185_Y10
FRACTIONALPLL_X185_Y1
4 Logical Clocks
Pins
CLK[8..11][p,n]
Stratix V器件中的时钟网络和PLL
反馈
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Stratix V器件中的PLL位置
4-21
图4-22: Stratix V GS D6和D8器件的PLL位置
该图是硅片的顶视图,对应器件封装的反向视图。
CLK[20..23][p,n]
Pins
4 Logical Clocks
FRACTIONALPLL_X0_Y145
CLK[16..19][p,n]
CLK[12..15][p,n]
Pins
Pins
4 Logical Clocks
4
4 Logical Clocks
4
FRACTIONALPLL_X96_Y141
FRACTIONALPLL_X96_Y132
FRACTIONALPLL_X0_Y136
FRACTIONALPLL_X208_Y136
PLL Strip
FRACTIONALPLL_X0_Y112
PLL Strip
4
4
FRACTIONALPLL_X0_Y103
FRACTIONALPLL_X208_Y112
FRACTIONALPLL_X208_Y103
FRACTIONALPLL_X0_Y87
FRACTIONALPLL_X0_Y78
4
4
FRACTIONALPLL_X208_Y87
FRACTIONALPLL_X208_Y78
FRACTIONALPLL_X0_Y65
4
4
FRACTIONALPLL_X208_Y65
FRACTIONALPLL_X0_Y56
FRACTIONALPLL_X0_Y41
FRACTIONALPLL_X208_Y56
4
4
FRACTIONALPLL_X0_Y32
FRACTIONALPLL_X0_Y10
FRACTIONALPLL_X96_Y11
FRACTIONALPLL_X96_Y2
4
4
FRACTIONALPLL_X208_Y10
FRACTIONALPLL_X208_Y1
4 Logical Clocks
Pins
CLK[0..3][p,n]
Stratix V器件中的时钟网络和PLL
FRACTIONALPLL_X208_Y41
FRACTIONALPLL_X208_Y32
FRACTIONALPLL_X0_Y1
反馈
FRACTIONALPLL_X208_Y145
4 Logical Clocks
Pins
CLK[4..7][p,n]
4 Logical Clocks
Pins
CLK[8..11][p,n]
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4-22
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PLL移植指南
图4-23: Stratix V E E9和EB器件,和Stratix V GX A9, AB, B9和BB器件的PLL位置
该图是硅片的顶视图,对应器件封装的反向视图。
CLK[20..23][p,n]
CLK[16..19][p,n]
Pins
Pins
4 Logical Clocks
FRACTIONALPLL_X0_Y170
4
CLK[12..15][p,n]
Pins
4 Logical Clocks
4 Logical Clocks
FRACTIONALPLL_X104_Y166
FRACTIONALPLL_X104_Y157
FRACTIONALPLL_X0_Y161
4
FRACTIONALPLL_X225_Y161
PLL Strip
PLL Strip
FRACTIONALPLL_X0_Y133
FRACTIONALPLL_X0_Y124
4
FRACTIONALPLL_X0_Y108
FRACTIONALPLL_X0_Y99
4
FRACTIONALPLL_X0_Y124,
FRACTIONALPLL_X0_Y133,
FRACTIONALPLL_X225_Y124, and
FRACTIONALPLL_X225_Y133 are not
available for Stratix V E E9 and EB devices,
and Stratix V GX A9 and AB devices.
2
FRACTIONALPLL_X0_Y86
FRACTIONALPLL_X0_Y77
FRACTIONALPLL_X225_Y170
2
FRACTIONALPLL_X0_Y61
FRACTIONALPLL_X0_Y52
4
FRACTIONALPLL_X0_Y38
FRACTIONALPLL_X0_Y29
4
FRACTIONALPLL_X0_Y10
FRACTIONALPLL_X0_Y1
4
4
FRACTIONALPLL_X225_Y133
FRACTIONALPLL_X225_Y124
4
FRACTIONALPLL_X225_Y108
FRACTIONALPLL_X225_Y99
2
CLK0, CLK1, CLK22, and
CLK23 clock pins feed into
fractional PLL
FRACTIONALPLL_X0_Y77
and fractional PLL
FRACTIONALPLL_X0_Y86.
CLK8, CLK9, CLK14, and
CLK15 clock pins feed into
fractional PLL
FRACTIONALPLL_X225_Y77
and fractional PLL
FRACTIONALPLL_X225_Y86.
FRACTIONALPLL_X104_Y11
FRACTIONALPLL_X104_Y2
4 Logical Clocks
Pins
CLK[0..3][p,n]
4 Logical Clocks
Pins
CLK[4..7][p,n]
2
FRACTIONALPLL_X225_Y86
FRACTIONALPLL_X225_Y77
4
FRACTIONALPLL_X225_Y61
FRACTIONALPLL_X225_Y52
4
FRACTIONALPLL_X225_Y38
FRACTIONALPLL_X225_Y29
4
FRACTIONALPLL_X225_Y10
FRACTIONALPLL_X225_Y1
4 Logical Clocks
Pins
CLK[8..11][p,n]
相关链接
PLL移植指南 (第4-22页)
提供了关于 Stratix V GX A5, A7, A9, AB, B9, BB, D6和D8器件之间PLL移植的详细信息。
PLL移植指南
如果您计划在具有48个收发器通道的 Stratix V GX A5,A7,A9,AB,B9,BB,D6和D8器件之间移
植您的设计,并且您的设计需要PLL来同时驱动HSSI和时钟网络(GCLK或RCLK),那么需要使用器
件左侧或右侧上的2个中间PLL。
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Stratix V器件中的时钟网络和PLL
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4-23
小数分频PLL体系结构
表4-6: PLL移植的中间PLL的位置
中间PLL位置
器件系列
成员代码
左侧
右侧
A5
FRACTIONALPLL_X0_Y53,
FRACTIONALPLL_X210_Y53,
A7
FRACTIONALPLL_X0_Y66
FRACTIONALPLL_X210_Y66
AB
FRACTIONALPLL_X0_Y77,
FRACTIONALPLL_X225_Y77,
B9
FRACTIONALPLL_X0_Y86
FRACTIONALPLL_X225_Y86
D6
FRACTIONALPLL_X0_Y65,
FRACTIONALPLL_X208_Y65,
D8
FRACTIONALPLL_X0_Y78
FRACTIONALPLL_X208_Y78
A9
Stratix V GX
BB
相关链接
Stratix V器件中的PLL位置 (第4-16页)
提供了关于到中间PLL的CLKIN管脚连接的详细信息。
小数分频PLL体系结构
图4-24: Stratix V器件的小数分频PLL高级结构图
To DPA Block
For single-ended clock inputs, only the CLK<#>p pin
has a dedicated connection to the PLL. If you use the
CLK<#>n pin, a global or regional clock is used.
Dedicated
Clock Inputs
locked
÷2, ÷4
4
GCLK/RCLK
inclk0
Clock
inclk1 Switchover
Block
÷N
PFD
CP
LF
VCO
8
8
÷2
8
VCO Post Divider
GCLKs
÷C1
÷C2
clkswitch
clkbad0
clkbad1
activeclock
Casade Output
to Adjacent PLL
÷C0
÷C3
Cascade Input
from Adjacent PLL
RCLKs
PLL Output Multiplexer
Lock
Circuit
pfdena
External Clock Outputs
TX Serial Clock
TX Load Enable
FBOUT
÷C17
Dedicated refclk
Delta Sigma
Modulator
÷M
Direct Compensation Mode
ZDB, External Feedback Modes
LVDS Compensation Mode
Source Synchronous, Normal Modes
Only C0, C2, C15, and C17
can drive the TX serial clock
and C1, C3, C14, and C16
can drive the TX load enable.
This FBOUT port is fed by
the M counter in the PLLs.
External Memory
Interface DLL
PMA Clocks
FBIN
DIFFIOCLK Network
GCLK/RCLK Network
小数分频PLL使用
通过配置可以使小数分频PLL运行在整数模式或者增强的小数模式。一个小数分频PLL能够使用高
达18 个输出计数器和全部的外部时钟输出。两个相邻的小数分频PLL共享18个输出计数器。
小数分频PLL可用于:
• 降低电路板上所需要的振荡器数量
• 可以减少FPGA所使用的时钟管脚,因为一个参考时钟可以产生多种不同频率的时钟输出
Stratix V器件中的时钟网络和PLL
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4-24
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PLL级联
• 补偿时钟网络延迟
• 零延迟缓存
• 收发器的发送时钟
PLL级联
Stratix V器件支持两种类型的PLL级联。
PLL到PLL级联
与整数模式下的单一PLL相比,此级联模式合成一个更精确的输出频率。在整数模式下级联两个PLL
可以扩展预缩放计数器N和乘法计数器M的有效范围。
Stratix V器件使用两种类型的输入时钟源。
• adjpllin输入时钟源用于小数分频PLL之间的级联。
• cclk输入时钟源用于小数分频PLL内部的级联。
Altera建议对源(上游)PLL使用低带宽设置,对目的(下游)PLL使用高带宽设置。
计数器输出到计数器输出级联
与单一后缩放计数器 C相比,此级联模式合成更低的频率输出。级联两个C计数器会扩展C计数器的
有效范围。
PLL外部时钟I/O管脚
两个相邻的角落和中间小数分频PLL共享四个两用时钟I/O管脚,以下面组合方式构建:
•
•
•
•
•
四个单端时钟输出
两个单端输出和一个差分时钟输出
四个单端时钟输出和两个单端反馈输入用于支持零延迟缓冲(ZDB)模式
两个单端时钟输出和两个单端反馈输入用于支持单端外部反馈(EFB)模式
一个差分时钟输出和一个差分反馈输入用于差分EFB支持(一次只有两个相邻小数分频PLL中的一
个能够支持差分EFB,而另一个小数分频PLL可用于通用时钟)
注意: Stratix V器件左侧和右侧上的所有小数分频PLL都不支持外部时钟输出。
下图显示PLL上的任意输出计数器(C[0..17] )或 M计数器都能够驱动专用外部时钟输出。因此,一
个计数器或频率能够驱动指定PLL上的全部可用输出管脚。
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Stratix V器件中的时钟网络和PLL
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2014.01.10
4-25
PLL控制信号
图4-25: Stratix V器件中与PLL关联的复用时钟I/O管脚
Fractional PLL0
VCO 0
Fractional PLL1
VCO 1
C0
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
I/O / FPLL_<#>_CLKOUT0/ FPLL_<#>_CLKOUTp/
FPLL_<#>_FB0
EXTCLKOUT[0]
fbin0
EXTCLKOUT[3..0]
20
mux
EXTCLKOUT[1]
I/O / FPLL_<#>CLKOUT1/
FPLL_<#>_CLKOUTn
EXTCLKOUT[2]
I/O / FPLL_<#>_CLKOUT2 /
FPLL<#>_FBp / FPLL_<#>_FB1
4
C14
C15
C16
C17
M0
M1
fbin1
You can feed these clock output pins using any one
of the C[17..0] or M counters. When not used as
external clock outputs, these clock output pins can
be used as
regular user I/Os.
The FPLL_<#>_CLKOUT0, FPLL_<#>_CLKOUT1,
FPLL_<#>_CLKOUT2, and FPLL_<#>_CLKOUT3
pins are single-ended clock output pins.
The FPLL_<#>_CLKOUTp and
FPLL_<#>_CLKOUTn pins are differential output
pins while the FPLL_<#>_FBp and FPLL_<#>_FBn
pins are differential feedback input pins to support
differential EFB only in VCO 1.
EXTCLKOUT[3]
I/O / FPLL_<#>_CLKOUT3 /
FPLL_<#>_FBn
The FPLL_<#>_FB0 and
FPLL_<#>_FB1 pins are single-ended
feedback input pins.
一个单端输出对的每个管脚可以是同相位(in-phase)或者是180°反相位(out-of-shape)。要在一个管脚
对中实现180°反相位管脚,Quartus II要将设计中的一个NOT gate(非门)布置在IOE中。
时钟输出管脚对支持下面的I/O标准:
•
•
•
•
用于管脚对的同一I/O标准
LVDS
差分高速收发器逻辑(HSTL)
差分SSTL
Stratix V PLL能够通过GCLK和RCLK网络驱动输出到任意普通的I/O管脚。如果不需要PLL外部时
钟,那么也能够将专用的时钟输出管脚用作用户I/O管脚。
相关链接
• Stratix V器件中的I/O特性
提供了关于PLL时钟输入和输出管脚所支持的I/O标准的详细信息。
• 零延迟缓存模式 (第4-28页)
• 外部反馈模式 (第4-30页)
PLL控制信号
使用areset信号可以控制PLL操作和重新同步,使用locked信号可以观测PLL的状态。
areset
areset信号是每个PLL 的复位或者重同步输入。器件输入管脚或者内部逻辑能够驱动这些输入信
号。
当areset被驱动为高电平时,PLL计数器复位,对PLL输出清零,使PLL处于失锁状态。VCO恢复为
默认设置。当areset再次被驱动为低电平时,PLL在重新锁定的同时将重新同步到它的输入。
Stratix V器件中的时钟网络和PLL
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locked
每次PLL失锁后必须置位areset信号以保证PLL输入与输出时钟之间的正确相位关系。可以在Quartus
II MegaWizard™ Plug-In Manager中设置PLL失锁 loss-of-lock 后自动复位。
在下面情况下,必须使用areset信号:
• 设计中使能了PLL重配置或者时钟切换功能
• 失锁(loss-of-lock)情况过后,必须维持PLL输入与输出时钟之间的相位关系
注意: 如果上电后PLL的输入时钟没有翻转或者不稳定,那么要在输入时钟变得稳定并在规格范围
内后置位areset信号。
locked
PLL的locked信号输出可以表明下面情况:
• PLL已经锁定到参考时钟。
• PLL时钟输出运行在(在MegaWizard Plug-In Manager中设置的)所需相位和频率上。
锁定检测电路(lock detection circuit)提供了一个到内核逻辑的信号,表明反馈时钟在相位以及频率
上已经锁定到参考时钟。
时钟反馈模式
这一部分介绍以下时钟反馈模式:
•
•
•
•
•
•
源同步模式
LVDS补偿模式
直接补偿模式
普通补偿
ZDB
EFB
每种模式均支持时钟倍频和分频、相移以及可编程占空比。
只有在使用与给定的PLL相对应的专用时钟输入管脚作为时钟源时,输入与输出延迟才会由PLL完
全补偿。
对于下面情况,在Quartus II软件中可能不会完全补偿输入和输出延迟:
• 当GCLK或RCLK网络驱动PLL时
• 当PLL由一个与PLL无关联的专用时钟管脚驱动时
例如,当PLL配置成ZDB模式时,PLL输入由一个相关联的专用时钟输入管脚驱动。 在此配置中,
完全补偿的时钟路径可以实现时钟输入与PLL的一个时钟输出之间的零延迟。然而,如果PLL输入
由一个非专用输入(使用GCLK网络)驱动,那么输出时钟可能不能完全的与输入时钟对齐。
源同步模式
如果数据和时钟同时到达输入管脚,那么到达IOE输入寄存器的数据和时钟端口上时,它们的相位
关系保持不变。使用同一I/O标准,IOE的数据和时钟端口具有相同的缓存延迟。
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LVDS补偿模式
4-27
Altera建议对源数据传输使用源同步模式。
图4-26: 源同步模式的时钟与数据之间的相位关系实例
Data Pin
PLL Reference Clock
at the Input Pin
Data at the Register
Clock at the Register
源同步模式对使用的时钟网络延迟和下述两个路径之间的延迟差进行补偿:
• 数据管脚到IOE寄存器输入
• 时钟输入管脚到PLL相位频率检测器(PFD)的输入
Stratix V PLL能够补偿多个pad-to-input-register路径,例如:数据总线(当设为使用源同步补偿模式
时)。
LVDS补偿模式
LVDS补偿模式的目的是保持在内部串行器/解串器(SERDES)采样寄存器上和外部管脚上所观测到的
数据时钟时序关系相同,但不包括时钟被反转(180°相移)。因此,LVDS补偿模式能够对LVDS时钟
网络的延迟以及下面两个路径之间的延迟差进行很好地补偿:
• 数据pin-to-SERDES采样寄存器
• 时钟输入pin-to-SERDES采样寄存器
输出计数器必须提供180°相移。
图4-27: LVDS补偿模式的时钟与数据之间的相位关系
Data Pin
PLL Reference Clock
at the Input Pin
Data at the Register
Clock at the Register
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直接(Direct)模式
直接(Direct)模式
在直接模式中,PLL不对任何时钟网络进行补偿。由于反馈到PFD的时钟经过更短的路经,因此该
模式提供了更佳的抖动性能。无论是PLL的内部还是外部时钟输出相移都是以PLL输入时钟为基准
的。
图4-28: 直接模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the
Input Pin
The PLL clock outputs
lag the PLL input clocks
depending on routing
delays.
PLL Clock at the
Register Clock Port
External PLL
Clock Outputs
普通补偿模式
普通补偿模式的内部时钟与输入时钟管脚是相位对齐的。在该类模式的连接中,外部时钟输出管脚
有一个相对于时钟输入管脚的相位延迟。Quartus II TimeQuest Timing Analyzer 报告两者之间的相
位差异。在普通补偿模式中,由GCLK或RCLK网络产生的延迟会被完全补偿。
图4-29: 普通补偿模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the Input Pin
PLL Clock at the
Register Clock Port
Dedicated PLL
Clock Outputs
The external clock output
can lead or lag the PLL
internal clock signals.
零延迟缓存模式
在ZDB模式中,外部时钟输出管脚与时钟输入管脚是相位对齐的,实现器件中的零延迟。
在Stratix V器件中,只有中间和角落的PLL支持此模式。
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零延迟缓存模式
4-29
使用此模式时,需要在输入时钟与输出时钟上使用同一I/O标准,以保证输入与输出管脚上的时钟
对齐。您不能在PLL时钟输入或输出管脚上使用差分I/O标准。
要确保ZDB模式clk管脚与外部时钟输出(CLKOUT)管脚之间的相位对齐,需要在您的设计中例化一个
双向I/O管脚。该双向I/O管脚用作连接PLL的fbout和fbin端口的反馈路径。必须始终对该双向I/O
管脚分配一个单端I/O标准。PLL使用此双向I/O 管脚来对从PLL的时钟输出端口到外部时钟输出管
脚的输出延迟进行模拟和补偿。
注意: 为避免使用ZDB模式时的信号反射,不要在该双向I/O管脚上布线。
图4-30: Stratix VPLL中的ZDB模式
C0
C1
C2
C3
C4
C5
C6
inclk
÷N
PFD
CP/LF
VCO 0
EXTCLKOUT[0]
fbin0
Bidirectional
I/O Pin
EXTCLKOUT[1]
C7
C8
C9
C10
fbout0
Multiplexer
20
4
C11
C12
C13
inclk
÷N
PFD
CP/LF
VCO 1
EXTCLKOUT[2]
fbout1
fbin1
C14
Bidirectional
I/O Pin
C15
C16
C17
M0
EXTCLKOUT[3]
M1
图4-31: ZDB模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the Input Pin
The internal PLL clock
output can lead or lag
the external PLL clock
outputs.
PLL Clock at the
Register Clock Port
Dedicated PLL
Clock Outputs
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外部反馈模式
相关链接
PLL外部时钟I/O管脚 (第4-24页)
提供了关于PLL时钟输出的详细信息。
外部反馈模式
在EFB模式中,M计数器 (fbout)的输出(FBOUT)反馈到PLL fbin输入(使用电路板上的走线),成为
反馈环路的一部分。
其中的一个两用外部时钟输出成为此模式的fbin输入管脚,外部反馈输入管脚fbin与时钟输入管脚
相位对齐。对齐这些时钟能够消除器件之间的时钟延迟和偏移。
使用EFB模式时,您必须在输入时钟、反馈输入和输出时钟上使用相同的I/O标准。
在Stratix V器件中,只有在中间和角落的小数分频PLL上支持此模式。
图4-32: Stratix V器件中的EFB模式
C0
C1
C2
C3
C4
C5
C6
fbout[p]
EXTCLKOUT[0]
fbin0
fbout[n]
C7
EXTCLKOUT[1]
fbout0
External board connection for
one differential clock output
and one differential feedback
input for differential EFB
support.
C8
C9
inclk
÷N
PFD
CP/LF
VCO 1
C10 20
C11
Multiplexer
4
External
Board Trace
fbin[p]
C12
C13
EXTCLKOUT[2]
fbin1
EXTCLKOUT[3]
fbout1
C14
C15
C16
C17
M0
M1
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fbin[n]
External board connection for two
single-ended clock outputs and two
single-ended feedback inputs for
single-ended EFB support.
Stratix V器件中的时钟网络和PLL
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普通模式和源同步模式中的多个PLL
4-31
图4-33: EFB模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the
Input Pin
The PLL clock outputs
can lead or lag the fbin
clock input.
PLL Clock at
the Register
Clock Port
Dedicated PLL
Clock Outputs
fbin Clock Input Pin
相关链接
PLL外部时钟I/O管脚 (第4-24页)
提供了关于PLL时钟输出的详细信息。
普通模式和源同步模式中的多个PLL
普通和源同步补偿反馈模式需要GCLK或者 RCLK反馈路径来实现所需的相位关系。用于LVDS补偿
的源同步模式不需要GCLK或者RCLK反馈路径。
GCLK或RCLK网络反馈路径少于器件上的可用PLL。您不能实现那些同时需要器件上所有PLL上的
GCLK或RCLK反馈路径的补偿模式。
当在器件的多个PLL上实现普通补偿或者源同步补偿模式时要遵循下面的指南:
• 在所有的中央PLL上可以同时实现普通补偿或者源同步补偿模式。
• Stratix V器件的左右两侧有两个中间PLL。位于器件每侧上的所有PLL都能够被平均分成2组,如
下图所示。
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4-32
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时钟倍频与分频
图4-34: Stratix V GX A5和A7器件和Stratix V GT C5和C7器件的PLL分组示例
该图是硅片的顶视图,对应器件封装的反向视图。
FRACTIONALPLL_X0_Y122
FRACTIONALPLL_X0_Y113
FRACTIONALPLL_X210_Y122
FRACTIONALPLL_X210_Y113
FRACTIONALPLL_X98_Y118
FRACTIONALPLL_X98_Y109
FRACTIONALPLL_X0_Y91
FRACTIONALPLL_X210_Y100
FRACTIONALPLL_X210_Y91
FRACTIONALPLL_X0_Y75
FRACTIONALPLL_X0_Y66
FRACTIONALPLL_X210_Y75
FRACTIONALPLL_X210_Y66
FRACTIONALPLL_X0_Y100
Middle PLL
FRACTIONALPLL_X0_Y53
FRACTIONALPLL_X0_Y44
FRACTIONALPLL_X210_Y53
FRACTIONALPLL_X210_Y44
FRACTIONALPLL_X0_Y29
FRACTIONALPLL_X0_Y20
FRACTIONALPLL_X210_Y29
FRACTIONALPLL_X210_Y20
FRACTIONALPLL_X0_Y10
FRACTIONALPLL_X98_Y11
FRACTIONALPLL_X98_Y2
FRACTIONALPLL_X210_Y10
FRACTIONALPLL_X210_Y1
FRACTIONALPLL_X0_Y1
根据PLL分组示例,PLL可分成4个不同部分(左上,左下,右上和右下)。这些部分中的PLL可进一
步分成第一和第二组。第一组包含位于每个部分中的2个角落PLL和1个中间PLL。相同部分中的剩
余PLL被分到第二组。对于每个部分,最多可以使用3个PLL以下面组合方式来实现源同步或者普通
补偿模式:
• 第一组中的任意3个PLL
• 第一组中的任意2个PLL和第二组中的1个PLL
表4-7: Stratix V GX A5和A7器件和Stratix V GT C5和C7器件的PLL分组实例
PLL位置
PLL部分
左上
左下
右上
右下
第一组
第二组
FRACTIONALPLL_X0_Y122, FRACTIONALPLL_X0_ FRACTIONALPLL_X0_Y100, FRACTIONALPLL_
Y113, FRACTIONALPLL_X0_Y66
X0_Y91, FRACTIONALPLL_X0_Y75
FRACTIONALPLL_X0_Y53, FRACTIONALPLL_X0_ FRACTIONALPLL_X0_Y44, FRACTIONALPLL_
Y10, FRACTIONALPLL_X0_Y1
FRACTIONALPLL_X210_Y122, FRACTIONALPLL_
X210_Y113, FRACTIONALPLL_X210_Y66
FRACTIONALPLL_X210_Y53, FRACTIONALPLL_
X210_Y10, FRACTIONALPLL_X210_Y1
X0_Y29, FRACTIONALPLL_X0_Y20
FRACTIONALPLL_X210_Y100,
FRACTIONALPLL_X210_Y91,
FRACTIONALPLL_X210_Y75
FRACTIONALPLL_X210_Y44,
FRACTIONALPLL_X210_Y29,
FRACTIONALPLL_X210_Y20
时钟倍频与分频
每个Stratix V PLL均使用M/(N × C)缩放因子对PLL输出端口提供时钟合成。 输入时钟与预缩放因子
(N)相除,然后乘以反馈因子(M)。控制环路驱动VCO以匹配fin × (M/N)。
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Stratix V器件中的时钟网络和PLL
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可编程相移
4-33
Quartus II软件根据输入到ALTERA_PLL宏功能的输入频率、倍频和分频值来自动选择相应的缩放
因子。
VCO后分频器
VCO后分频器插入在VCO之后。当使能VCO后分频器时,该VCO后分频器将VCO频率除以2。当
旁路VCO后分频器时,直接以VCO频率输出而不会分频。
后端缩放计数器C
每一个输出端口都有一个单独的后缩放计数器C,对VCO后分频器的输出进行分频。对于不同频率的
多个PLL输出,VCO的值被设为满足其频率规格的输出频率的最小公倍数。例如,如果一个PLL所
要求的输出频率是33和66 MHz, 那么Quartus II会将VCO设置为660 MHz(33和66 MHz在VCO频率范
围内的最小公倍数)。然后,后缩放计数器C会降低每个输出端口的VCO频率。
预缩放计数器N和乘法计数器M
每个PLL有一个范围从1到512的预缩放计数器 N以及乘法计数器M。由于N计数器的唯一用途是计算
分频,因此该计数器不使用占空比控制。后缩放计数器有一个50%占空比设置。每一个计数器的高
和低电平计数值的范围都是1到256。对设计所选择的高和低电平计数值的和用于选择指定计数器的
分频值。
Delta-Sigma调制器
delta-sigma调制器(DSM)与M乘法计数器一起用于使能PLL运行在小数分频模式。DSM从周期到周期
动态地修改M计数器分频值。不同的M计数器值允许"average"M计数器值是一个非整数值。
小数分频模式
在小数分频模式中,M计数器分频值等于"clock high" 计数,"clock low"计数和小数分频值的和。小数
分频值等于 K/2^X , 其中 K是一个0到 (2^X – 1)之间的整数, X = 8, 16, 24或者32。
整数模式
当PLL运行在整数模式时,M是一个整数值,DSM是禁用的。
相关链接
Altera Phase-Locked Loop (ALTERA_PLL) Megafunction User Guide
提供了关于Quartus II的PLL软件支持的详细信息。
可编程相移
可编程相移特性使PLL能够生成具有固定相位偏移的输出时钟。
PLL的VCO频率决定了相位偏移的精度。最小相位偏移增量为1/8 VCO周期。例如,如果PLL运行
在1000 MHz的VCO频率,那么可以实现125 ps的相位步进。
Quartus II软件根据在用户在宏功能中指定的相移值来自动调整VCO频率。
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4-34
可编程占空比
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可编程占空比
可编程占空比功能使PLL能够生成具有可变占空比的时钟输出。PLL后缩放计数器支持此功能。
占空比的设置是通过后缩放计数器的高/低时间计数设置来实现的。Quartus II软件使用输入频率和
所需倍频/分频比率来确定占空比的选择。
后缩放计数器的值决定了占空比的精度。该精度定义为50%除以后缩放计数器的值。例如,如果C0
计数器是10,则可以以5%的步进选择5%到90%之间的占空比。如果PLL在外部反馈模式下,那么需
要对驱动fbin管脚的计数器设置50%的占空比。
可编程占空比与可编程相移的结合可以生成精确的非重叠时钟。
时钟切换
时钟切换功能使PLL能够在两个参考输入时钟之间进行切换。此功能用于时钟备份或双时钟域的应
用,在此应用中如果前一个时钟停止运行,那么系统就开启备份时钟。当时钟不再翻转时,设计可
以自动进行时钟切换或是根据用户控制信号(clkswitch)进行切换。
Stratix V PLL支持下面时钟切换模式:
• 自动切换(automatic switchover)—时钟检测电路监控当前的参考时钟。如果当前参考时钟停止翻
转,那么该参考时钟会自动在inclk0或者inclk1时钟之间切换。
• 手动时钟切换(manual clock switchover)—使用clkswitch信号控制时钟切换。当clkswitch信号从
逻辑低电平变成逻辑高电平,并保持在高电平至少三个时钟周期时,PLL的参考时钟会从 inclk0
切换到 inclk1, 反之亦然。
• 带手动控制的自动切换(automatic switchover with manual override)—此模式是自动切换和手动时
钟切换的综合。当 clkswitch信号变高时,它将覆盖自动时钟切换功能。只要clkswitch信号为
高, 进一步的切换操作就会被阻止。
自动时钟切换
Stratix V PLL支持一个完全可配置的时钟切换功能。
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自动时钟切换
4-35
图4-35: 自动时钟切换电路结构图
此图显示了内置在PLL中的自动切换电路的结构图。
clkbad[0]
clkbad[1]
activeclock
Clock
Sense
Switchover
State Machine
clksw
Clock Switch
Control Logic
clkswitch
inclk0
N Counter
inclk1
Multiplexer
Out
PFD
refclk
fbclk
当前参考时钟不存在时,时钟检测模块会自动切换到PLL参考的备用时钟。在您的设计中,通过连
接一个时钟到PLL的inclk1端口将其作为备用时钟。
时钟切换电路发出来自PLL的三个状态信号clkbad[0], clkbad[1]和 activeclock在逻辑阵列中实现
定制切换电路。
在自动切换模式中, clkbad[0]和 clkbad[1]信号表明这两个时钟输入的状态。当这两个信号置位
时,时钟检测模块检测到相应时钟输入已经停止翻转。如果inclk0和inclk1之间的频差大于20%,
那么这两个信号无效。
activeclock信号表明两个时钟输入 (inclk0或者 inclk1) 的哪一个被选作PLL的参考时钟。当这两
个时钟输入之间的频差大于20%, activeclock信号是唯一有效的状态信号。
注意: 输入时钟中的毛刺可能会导致输入时钟之间的频差超过20%。
当PLL的当前参考时钟停止翻转时,使用切换电路在inclk0与inclk1之间自动切换。当两个时钟中
的一个无效而另一个有效时,您可以在inclk0与inclk1之间不停地来回切换。
例如,在要求冗余时钟(其频率与参考时钟频率相同)的应用中,切换状态机会生成一个clksw信号,
用于控制多路复用器选择。在此情况下,inclk1变成PLL的参考时钟。
当使用自动时钟切换模式时,必须满足下列要求:
• 当FPGA被配置时,两个时钟输入都必须运行。
• 两个时钟输入的周期差异不能超过20%。
如果当前时钟输入停止翻转,而另一个时钟也没有翻转,那么将不会初始化切换功能,并且
clkbad[0..1]信号是无效的。如果两个时钟输入的频率不同,但它们的周期差在20%以内,那么时
钟检测模块会检测到时钟何时停止翻转。然而,PLL在切换完成后可能会失锁,需要时间重新锁
定。
注意: Altera建议当使用时钟切换时需要通过areset信号对PLL进行复位,以保持PLL输入与输出时
钟之间的相位关系。
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4-36
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带手动控制的自动切换(Automatic Switchover with Manual Override)
图4-36: 时钟丢失检测后的自动切换
此图显示了自动切换模式的切换功能实例波形。在此实例中, inclk0信号保持在低电平。在 inclk0
信号保持在低电平大概两个时钟周期后,时钟检测电路驱高 clkbad[0]信号。由于参考时钟信号没
有翻转,因此切换状态机通过clkswitch信号控制多路复用器,以切换到备用时钟 inclk1。
inclk0
inclk1
muxout
clkbad0
clkbad1
activeclock
Switchover is enabled on the falling
edge of inclk0 or inclk1, depending
on which clock is available. In this
figure, switchover is enabled on the
falling edge of inclk1.
带手动控制的自动切换(Automatic Switchover with Manual Override)
在带手动控制的自动切换模式中,clkswitch信号可用于用户或系统控制的切换情况。此模式可用
于相同频率切换或者不同频率的输入之间的切换。
例如,如果inclk0是66 MHz,inclk1是200 MHz,那么必须使用clkswitch信号控制切换。自动时
钟检测电路不能监控频差大于100% (2×)的时钟输入(inclk0和inclk1)频率。
当时钟源来自背板上的多个板卡,并且需要在各个操作频率之间进行系统控制的切换时,该功能是
非常有用的。
你必须选择备用时钟频率和设置 M, N, C和 K计数器,以便VCO运行在建议的操作频率范围内。如果
指定组合的inclk0和 inclk1频率不能满足这一要求,那么ALTERA_PLL MegaWizard Plug-in Manager
接口将会给予提示。
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手动时钟切换
4-37
图4-37: 使用clkswitch (手动)控制的时钟切换
此图显示一个由clkswitch信号控制的时钟切换波形。在此情况中,两个时钟源都是可用的,并且
inclk0被选作参考时钟; clkswitch信号变高,开始切换流程。在inclk0的下降沿,接收器的参考时
钟 muxout关断(gated off)以防止产生时钟毛刺。在inclk1的下降沿,参考时钟多路复用器将PLL的参
考时钟从 inclk0切换到inclk1。 activeclock信号改变来指示当前驱动PLL的时钟。
inclk0
inclk1
muxout
clkswitch
activeclock
clkbad0
clkbad1
To initiate a manual clock switchover event,
both inclk0 and inclk1 must be running when
the clkswitch signal goes high.
在带手动控制的自动切换模式中,activeclock信号反映了clkswitch信号。由于两个时钟在手动切
换期间仍然可用,因此clkbad信号不会变高。由于切换电路是上升沿敏感的,因此clkswitch信号
的下降沿不会导致电路从inclk1切换回inclk0。当clkswitch信号再次变高,重复整个过程。
只有当目的时钟可用时,clkswitch信号和自动切换才能工作。如果目的时钟不可用,那么状态机
会一直等待,直到该时钟可用。
相关链接
Altera Phase-Locked Loop (ALTERA_PLL) Megafunction User Guide
提供了关于Quartus II的PLL软件支持的详细信息。
手动时钟切换
在手动时钟切换模式中,clkswitch信号控制选择inclk0 还是inclk1作为PLL的输入时钟。默认情
况下选择inclk0。
当clkswitch信号从逻辑低电平跳变到逻辑高电平并保持至少三个inclk周期时,启动一个时钟切换
事件。
你必须将clkswitch信号再拉回到低电平才能执行另一个时钟切换事件。如果不需要另一个时钟切
换事件,那么在初始切换后保持clkswitch处于逻辑高电平的状态。
拉高clkswitch信号至少三个inclk周期以执行另一个切换事件。
如果inclk0和inclk1的频率不同并且一直运行,那么 clkswitch信号最短的高电平时间一定要大于
或等于 inclk0和 inclk1中较低频率的三个时钟周期。
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4-38
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指南
图4-38: Stratix V PLL中的手动时钟切换电路
clkswitch
Clock Switch
Control Logic
inclk0
N Counter
inclk1
muxout
PFD
refclk
fbclk
通过在ALTERA_PLL megafunction中指定切换延迟,您可以延迟时钟切换操作。指定切换延迟时,
clkswitch信号必须保持高电平至少三个inclk周期加上已经指定的延迟周期数以启动时钟切换。
相关链接
Altera Phase-Locked Loop (ALTERA_PLL) Megafunction User Guide
提供了关于Quartus II的PLL软件支持的详细信息。
指南
在Stratix V PLL中实现时钟切换时,需要遵循下面的指导原则:
• 自动时钟切换要求inclk0和inclk0频率偏差保持在20%以内,否则将导致clkbad[0]和clkbad[1]
信号无法正常运行。
• 使用手动时钟切换时,inclk0与inclk1之间的差异能够大于100% (2×)。然而,两个时钟源的频
差和相差都将可能导致PLL失锁。复位PLL保证了输入和输出时钟之间正确的相位关系。
• 当clkswitch信号变高以启动手动时钟切换事件时,inclk0和inclk1都必须运行,否则会导致时
钟切换操作无法正常进行。
• 要求时钟切换功能以及低频率漂移的应用必须使用低带宽PLL。当参考输入时钟变化时,低带宽
PLL要比高带宽PLL反应慢。发生切换时,与高带宽PLL相比,低带宽PLL更慢地传播时钟停止到
输出。然而,要知道低带宽PLL也会增加锁定时间。
• 切换发生后,PLL在一个有限的重同步周期锁定到一个新的时钟。PLL重新锁定所需要的时间取
决于PLL配置。
• 在您的设计中,PLL的输入时钟与输出时钟之间的相位关系是非常重要的。时钟切换完成后要置
位areset至少10 ns。等待锁定的信号变高并且稳定后,再重新使能PLL的输出时钟。
• 下图显示了当前时钟丢失时,VCO频率逐渐下降,然后在VCO锁定到备用时钟时又回升的情况。
图4-39: VCO切换操作频率
Primary Clock Stops Running
Switchover Occurs
∆Fvco
VCO Tracks Secondary Clock
PLL重配置和动态相移
关于PLL重配置和动态相移的更多信息,请参考AN661。
Altera公司
Stratix V器件中的时钟网络和PLL
反馈
SV51005
2014.01.10
文档修订历史
4-39
相关链接
AN661: Implementing Fractional PLL Reconfiguration with ALTERA_PLL and
ALTERA_PLL_RECONFIG Megafunctions
文档修订历史
日期
版本
修订内容
2014年1月
2014.01.10
• 删除了时钟资源,到GCLK和RCLK网络的时钟输入管脚连接和PLL
特性表的初步规划标志。
• 更新了关于双局域时钟域的信息。
• 对PLL位置图中的PLL strip添加了标签。
• 添加了位于strip(条形区域)中的PLL的描述。
• 将VCO后缩放计数器K更新为VCO后分频器。
• 添加了关于PLL级联的信息。
• 添加了关于可编程相移的信息。
• 更新了自动时钟切换模式要求。
2013年5月
2013.05.06
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Stratix V器件中的时钟网络和PLL
反馈
添加了到 Knowledge Base中的已知文档问题的链接。
更新了每个器件象限中的PCLK时钟源。
添加了 Stratix V E器件的PCLK网络资源和图表。
更新了每个象限中每个脊柱时钟的层次时钟网络中的PCLK时钟
源。
更新了时钟网络部分中的PCLK网络。
更新了时钟网络部分中的专用时钟输入管脚。
添加了PLL的C输出计数器的信息。
在PLL功能表中添加了断电模式。
添加了关于PLL物理计数器的信息。
将PLL位置索引从CEN_X<#>_Y<#>, COR_X<#>_Y<#>和 LR_X<#>_Y<#>
更新到 FRACTIONALPLL_X<#>_Y<#>。
删除了输出管脚对对LVPECL I/O标准的支持。
更新了PLL对EFB模式的支持。
更新了PLL输出端口的缩放因子。
更新了小数分频模式PLL的小数分频值。
将全部链接移到相关章节的相关信息部分以便于参考。
重组内容。
Altera公司
4-40
SV51005
2014.01.10
文档修订历史
日期
版本
2012年12月
2012.12.28
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2012年6月
1.4
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2011年11月
1.3
更新了图4-19和图4-28。
2011年5月
1.2
• 根据11.0发布将章节移到卷2。
• 更新了表4–1。
• 更新了图4-3、图4-4、图4-5、图4-6、图4-15、图4-17、图4-18、
图4-20、图4-25和图4-28。
• 更新了“零延迟缓存模式”和“外部反馈模式”部分。
• 添加了“PLL时钟输出”部分。
2010年12月
1.1
对于Quartus II 10.1,此章节的内部没有变更。
2010年7月
1.0
首次发布。
Altera公司
修订内容
添加了注释以表明所示图是硅晶片的顶视图。
添加了PLL物理计数器方位图。
更新了PLL位置图。
删除了关于pfdena PLL控制信号的信息。
删除了关于Quartus II软件中的PLL补偿约束信息。
更新了小数分频模式中PLL的小数分频值。
重组内容并更新模板。
更新了表 4-5和表 4-6。
更新了图 4-6、图 4-8、图 4-20、图 4-22和图 4-33。
更新了表4-1、表4-2和4-3。
更新了图4-3、图4-5、图4-17、图4-18、图4-19和图4-21。
添加了“PLL移植指南”,“在正常模式和源同步模式下实现多
个PLL”, “时钟切换”和“PLL重配置和动态相移”部分。
• 更新了“Stratix V器件中的时钟网络”,“时钟网络源”和“时
钟倍频与分频”部分。
Stratix V器件中的时钟网络和PLL
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