Stratix II GX アーキテクチャ

Stratix II GX アーキテクチャ
3. Stratix II GX アーキテクチャ
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ください。設計の際には、最新の英語版で内容をご確認ください。
SIIGX51003-1.4
ロジック・
アレイ・
ブロック
各ロジック・アレイ・ブロック (LAB) は、8 個のアダプティブ・ロジッ
ク・モジュール (ALM)、キャリー・チェイン、共有演算チェイン、LAB
コントロール信号、ローカル・インタコネクト、およびレジスタ・チェイ
ン接続ラインで構成されています。ローカル・インタコネクトは、同一
LAB 内で ALM 間の信号を転送します。レジスタ・チェイン接続は、ALM
レジスタの出力を LAB 内の隣接する ALM レジスタに転送します。
Quartus® II のコンパイラは、接続されるロジックを 1 つの LAB または隣
接する LAB 内に配置し、ローカル、共有演算チェイン、およびレジスタ・
チェイン接続を使用して、性能と面積効率を向上させます。表 3–1 に、
Stratix® II GX のデバイス・リソースを示します。図 3-1 には、Stratix II GX
の LAB 構造を示します。
表 3–1. Stratix II GX デバイスのリソース
M512 RAM
カラム数 /
ブロック数
M4K RAM
カラム数 /
ブロック数
M-RAM
ブロック数
DSP ブロック
カラム数 /
ブロック数
EP2SGX30
6/202
4/144
1
2/16
49
36
EP2SGX60
7/329
5/255
2
3/36
62
51
EP2SGX90
8/488
6/408
4
3/48
71
68
EP2SGX130
9/699
7/609
6
3/63
81
87
デバイス
Altera Corporation
2006 年 8 月
LAB カラム数 LAB ロウ数
3–1
ロジック・アレイ・ブロック
図 3-1. Stratix II GX の LAB 構造
4QY+PVGTEQPPGEVUQH
8CTKCDNG5RGGF.GPIVJ
#./U
Direct link
interconnect from
adjacent block
Direct link
interconnect from
adjacent block
Direct link
interconnect to
adjacent block
Direct link
interconnect to
adjacent block
.QECN+PVGTEQPPGEV .#$
.QECN+PVGTEQPPGEVKU&TKXGP
HTQO'KVJGT5KFGD[%QNWOPU.#$U
HTQO#DQXGD[4QYU
%QNWOP+PVGTEQPPGEVUQH
8CTKCDNG5RGGF.GPIVJ
LAB インタコネクト
LAB ローカル・インタコネクトは、同一 LAB 内の 8 個の ALM すべて
をドライブできます。LAB ローカル・インタコネクトは、同一 LAB 内
のカラムとロウのインタコネクトおよび ALM 出力によってドライブさ
れます。ダイレクト・リンク・インタコネクトを通して、左側または右
側の隣接 LAB、M512 RAM ブロック、M4K RAM ブロック、M-RAM ブ
ロックまたはデジタル信号処理 (DSP) ブロックが LAB のローカル・イ
ンタコネクトをドライブすることもできます。このダイレクト・リンク
による接続機能は、ロウおよびカラム・インタコネクトの使用が最小限
ですむため、さらに高い性能と柔軟性を提供します。各 ALM は高速ロー
カル・インタコネクトとダイレクト・リンク・インタコネクトを介して、
24 個の ALM をドライブすることができます。
図 3-2 に、ダイレクト・リンク・インタコネクトを示します。
3–2
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-2. ダイレクト・リンク・インタコネクト
Direct link interconnect from
left LAB, TriMatrixTM memory
block, DSP block, or
input/output element (IOE)
Direct link interconnect from
right LAB, TriMatrix memory
block, DSP block, or IOE output
ALMs
Direct link
interconnect
to right
Direct link
interconnect
to left
Local
Interconnect
LAB
LAB コントロール信号
各 LAB には、各 ALM に対するコントロール信号をドライブするための
専用ロジックが内蔵されています。コントロール信号は、一度に最大 11
本のコントロール信号を提供する 3 本のクロック、3 本のクロック・イ
ネーブル、2 本の非同期クリア、同期クリア、非同期プリセット / ロー
ド、および同期ロードの各コントロール信号が含まれます。一般に同期
ロード信号および同期クリア信号は、カウンタを実装する際に使用され
ますが、他のファンクションでも使用することができます。
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2006 年 8 月
3–3
Stratix II GX デバイスハンドブック Volume 1
ロジック・アレイ・ブロック
各 LAB では、3 本のクロック信号と 3 本のクロック・イネーブル信号を
使用できます。ただし、図 3-3 の LAB コントロール信号生成回路に示す
ように、固有のクロック信号は LAB ごとに最大 2 本しか使用できませ
ん。各 LAB のクロック信号とクロック・イネーブル信号はリンクされて
い ま す。例 えば、labclk1 信号を使用する特定の LAB の ALM は、
labclkena1 信号も使用します。クロックの立ち上がりと立ち下がりの
双方のエッジを LAB 内で使用する場合、LAB ワイドのクロック信号を
2 本とも使用します。クロック・イネーブル信号がデアサートされると、
対応する LAB ワイドのクロック信号はオフになります。各 LAB は 2 本
の非同期クリア信号と 1 本の非同期ロード / プリセット信号を使用でき
ます。非同期ロード信号は、非同期ロード・データ入力を High に接続
するとプリセットとしての機能を果たします。非同期ロード / プリセッ
ト信号が使用されている場合、labclkena0 信号は使用できなくなりま
す。
LAB ロウ・クロック [5..0] および LAB ローカル・インタコネクトは、
LAB ワイド・コントロール信号を生成します。MultiTrack™ インタコネ
クトは本質的にスキューが小さくなっています。この低スキューにより、
MultiTrackインタコネクトはデータの他にクロックとコントロール信号
を分配することができます。
図 3-3 に、LAB コントロール信号の生成回路を示します。
3–4
Stratix II GX デバイスハンドブック Volume 1
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Stratix II GX アーキテクチャ
図 3-3. LAB ワイド・コントロール信号
There are two unique
clock signals per LAB.
6
Dedicated Row LAB Clocks
6
6
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
labclk0
labclk1
labclkena0
or asyncload
or labpreset
アダプティブ・
ロジック・
モジュール
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labclk2
labclkena1
labclkena2
labclr1
syncload
labclr0
synclr
Stratix II GX アーキテクチャのロジックの基本的なビルディング・ブロッ
クは ALM です。ALM はロジックを効率的に利用した先進機能を提供し
ます。各 ALM には、2 個の ALUT (Adaptive LUT) 間で分割できる各種
ルックアップ・テーブル(LUT)をベースにしたリソースが含まれてい
ます。2 個の ALUT への最大 8 本の入力により、1 個の ALM で 2 つの
ファンクションの様々な組み合わせを実装できます。この適応性により、
ALM は 4 入力 LUT アーキテクチャとの完全な下位互換性が実現されま
す。1 個の ALM で、最大 6 本の入力を持つ任意のファンクションおよ
び特定の 7 入力ファンクションを実装することも可能です。
3–5
Stratix II GX デバイスハンドブック Volume 1
アダプティブ・ロジック・モジュール
アダプティブ LUT ベースのリソースに加えて、各 ALM には 2 個のプロ
グラマブル・レジスタ、2 個の専用の全加算器、1 本のキャリー・チェイ
ン、1 本の共有演算チェイン、および 1 本のレジスタ・チェインも含ま
れています。これらの専用リソースにより、ALM は様々な演算ファン
クションやシフト・レジスタを効率的に実装することができます。各
ALM は、ローカル、ロウ、カラム、キャリー・チェイン、共有演算チェ
イン、レジスタ・チェイン、およびダイレクト・リンク・インタコネク
トを含むあらゆるタイプのインタコネクトをドライブします。図 3-4 は
Stratix II GX ALM の上位レベルのブロック図を示し、図 3-5 は ALM に
おけるすべての接続の詳細図です。
図 3-4. Stratix II GX ALM の上位レベルのブロック図
carry_in
shared_arith_in
reg_chain_in
To general or
local routing
dataf0
adder0
datae0
D
dataa
datab
datac
datad
Q
To general or
local routing
reg0
Combinational
Logic
adder1
D
Q
datae1
To general or
local routing
reg1
dataf1
To general or
local routing
carry_out
shared_arith_out
3–6
Stratix II GX デバイスハンドブック Volume 1
reg_chain_out
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2006 年 8 月
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2006 年 8 月
dataf1
Local
Interconnect
datab
Local
Interconnect
datae1
dataa
Local
Interconnect
Local
Interconnect
datac
Local
Interconnect
datad
datae0
Local
Interconnect
Local
Interconnect
dataf0
Local
Interconnect
3-Input
LUT
3-Input
LUT
4-Input
LUT
3-Input
LUT
3-Input
LUT
4-Input
LUT
shared_arith_out
shared_arith_in
carry_out
carry_in
VCC
sclr
syncload
reg_chain_out
reg_chain_in
clk[2..0]
aclr[1..0]
ENA
CLRN
PRN/ALD
Q
D
ADATA
ENA
CLRN
PRN/ALD
Q
D
ADATA
asyncload
ena[2..0]
Local
Interconnect
Row, column &
direct link routing
Row, column &
direct link routing
Local
Interconnect
Row, column &
direct link routing
Row, column &
direct link routing
Stratix II GX アーキテクチャ
図 3-5. Stratix II GX の ALM の詳細
3–7
Stratix II GX デバイスハンドブック Volume 1
アダプティブ・ロジック・モジュール
1 個の ALM には 2 個のプログラマブル・レジスタが含まれています。各
レジスタには、データ、クロック、クロック・イネーブル、同期および
非同期クリア、非同期ロード・データ、同期および非同期ロード / プリ
セットの各入力があります。
グローバル信号、汎用 I/O ピン、または任意の内部ロジックでレジスタ
のクロック・コントロール信号とクリア・コントロール信号をドライブ
することができます。汎用 I/O ピンまたは内部ロジックのいずれかが、
クロック・イネーブル、プリセット、非同期ロード、および非同期デー
タをドライブできます。非同期ロード・データ入力は、レジスタ・パッ
キングに使用できる入力と同じ ALM の datae または dataf 入力から
供給されます。組み合わせファンクションを実現するときには、レジス
タがバイパスされ、LUT の出力が ALM の出力を直接ドライブします。
各 ALM には、ローカル、ロウ、およびカラム配線リソースをドライブ
する 2 セットの出力があります。LUT、加算器、またはレジスタ出力は、
これらの出力を個別にドライブできます(図 3-5 を参照)。出力ドライバ
の各セットについて、2 本の ALM 出力がカラム、ロウ、またはダイレ
クト・リンク配線接続をドライブでき、これらの ALM 出力の 1 本はロー
カル・インタコネクト・リソースもドライブできます。これにより、レ
ジスタがある出力をドライブしている状態で、LUT が別の出力をドライ
ブすることが可能になります。この機能はレジスタ・パッキングと呼ば
れ、デバイスの稼働率を向上させます。これはレジスタと組み合わせロ
ジックを全く別の機能として使用できるからです。別の特殊パッキング・
モードでは、レジスタ出力を同一 ALM の LUT にフィードバックさせ
て、レジスタに独自のファン・アウト LUT をパッキングすることができ
ます。これにより、フィッティング機能を向上させる別のメカニズムが
提供されます。また、ALM はラッチされた出力およびラッチされてい
ない出力の両方の LUT 出力もドライブ・アウト可能です。
Stratix II GX ALM の効率および従来のアーキテクチャとの比較について
詳しくは、
「Performance & Logic Efficiency Analysis of Stratix II GX Devices
White Paper」を参照してください。
ALM 動作モード
Stratix II GX の ALM は、次のいずれかのモードで動作することができ
ます。
■
ノーマル・モード
拡張 LUT モード
■ 演算モード
■ 共有演算モード
■
3–8
Stratix II GX デバイスハンドブック Volume 1
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2006 年 8 月
Stratix II GX アーキテクチャ
各モードでは、ALM のリソースがそれぞれ異なる形で使用されます。各
モードで、ALM(図 3-4 参照)への 11 入力(すなわち、LAB ローカル・
インタコネクトからの 8 つのデータ入力、前の ALM または LAB からの
carry-in、前の ALM または LAB からの共有演算チェイン、そしてレジ
スタ・チェイン接続)が異なるデスティネーションに転送され、目的の
ロジック機能を実装します。LAB ワイドの信号として供給可能なも
のは、レジスタへのクロック、非同期クリア、非同期プリセット / ロー
ド、同期クリア、同期ロード、およびクロック・イネーブル・コントロー
ルの各信号です。このような LAB ワイドの信号は、すべての ALM モー
ドで使用できます。LAB ワイド・コントロール信号について詳しくは、
「LAB コントロール信号」の項を参照してください。
Quartus II ソフトウェアおよびサポートされているサードパーティ合成
ツールは、LPM (Library of Parameterized Modules) などのパラメータ
化されたファンクションと併用することによって、カウンタ、加算器、
減算器、および演算ファンクションなどの一般的なファンクションに対
して適切なモードを自動的に選択します。また、必要に応じて、設計者
が特別なファンクションを作成して、各デザインに最適な性能が得られ
る ALM の動作モードを指定することもできます。
ノーマル・モード
ノーマル・モードは、汎用のロジック・アプリケーションや組み合わせ
ファンクションに適しています。このモードでは、LAB ローカル・イン
タコネクトからの最大 8 本のデータ入力が組み合わせロジックの入力に
なります。ノーマル・モードでは、1 個の Stratix II GX ALM に 2 つの
ファンクションを実装するか、あるいは 1 個の ALM に最高 6 入力のファ
ンクションを 1 つ実装できます。ALM は、完全に独立したファンクショ
ンの特定の組み合わせおよび共通の入力を持つファンクションの様々な
組み合わせをサポートできます。図 3-6 に、ノーマル・モードでサポー
トされる LUT の組み合わせを示します。
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3–9
Stratix II GX デバイスハンドブック Volume 1
アダプティブ・ロジック・モジュール
図 3-6. ノーマル・モードの ALM
注 (1)
dataf0
datae0
datac
dataa
4-Input
LUT
combout0
datab
datad
datae1
dataf1
4-Input
LUT
combout1
dataf0
datae0
datac
dataa
datab
5-Input
LUT
combout0
datad
datae1
dataf1
dataf0
datae0
datac
dataa
datab
datad
datae1
dataf1
3-Input
LUT
5-Input
LUT
combout0
5-Input
LUT
combout1
dataf0
datae0
dataa
datab
datac
datad
6-Input
LUT
combout0
dataf0
datae0
dataa
datab
datac
datad
6-Input
LUT
combout0
6-Input
LUT
combout1
datad
datae1
dataf1
combout1
5-Input
LUT
4-Input
LUT
dataf0
datae0
datac
dataa
datab
combout0
combout1
datae1
dataf1
図 3-6 の注:
(1) 図に示すよりも少ない入力を持つファンクションの組み合わせもサポートされます。例えば、4 と 3、3 と
3、3 と 2、5 と 2 などの入力数を持つファンクションの組み合わせがサポートされます。
ノーマル・モードでは、4 入力 LUT アーキテクチャとの完全な下位互換
性が提供されます。1 個の Stratix II GX ALM に、2 つの独立した 4 入力
以下のファンクションを実装できます。さらに、5 入力ファンクション
と入力を共有しない独立した 3 入力ファンクションを実装できます。
3–10
Stratix II GX デバイスハンドブック Volume 1
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Stratix II GX アーキテクチャ
1 個の ALM に 2 つの 5 入力ファンクションをパックするには、これら
のファンクションが最低 2 本の共通入力を持っている必要があります。
共通入力は、dataa および datab です。4 入力ファンクションと 5 入力
ファンクションの組み合わせには、1 本の共通入力(dataa または datab
のいずれか)が必要です。
1 個の ALM に 2 つの 6 入力ファンクションを実装するには、4 本の入力
を共有し、組み合わせファンクションが同じでなければなりません。例え
ば、4 × 2 クロスバー・スイッチ(共通入力と固有選択ラインを持つ 2 個
の 4-to-1 マルチプレクサ)
を 1 個の ALM に実装できます
(図 3-7 を参照)
。
共有入力は dataa、datab、datac、および datad で、固有選択ライン
はfunction0 に対するdatae0 およびdataf0、また function1 に対
する datae1 および dataf1 です。このクロスバー・スイッチは、4 入力
LUT ベースのアーキテクチャにおいて 4 個の LUT を使用します。
図 3-7. 4 × 2 クロスバー・スイッチ例
4 × 2 Crossbar Switch
sel0[1..0]
inputa
inputb
out0
inputc
inputd
Implementation in 1 ALM
dataf0
datae0
dataa
datab
datac
datad
Six-Input
LUT
(Function0)
combout0
Six-Input
LUT
(Function1)
combout1
out1
sel1[1..0]
datae1
dataf1
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3–11
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アダプティブ・ロジック・モジュール
あまり使用されていないデバイスでは、1 個の ALM に収まるファンク
ションは個別の ALM に実装できます。Quartus II のコンパイラは、デザ
インを展開して可能な最高の性能を引き出します。デバイスの使用率が
Quartus II ソフトウェアは自動的に Stratix II GX ALM
高くなり始めると、
の潜在能力を最大限に活用します。Quartus II のコンパイラは、共通入力
を持つファンクションまたは完全に独立したファンクションをを自動的
にサーチし、それらを 1 つの ALM に配置してデバイス・リソースを効率
的に使用します。さらに、設計者は位置アサインメントを設定すること
によって、リソースの使用を手動でコントロールできます。dataa、
datab、datac、datad、および datae0 と dataf0 または datae1 と
dataf1 の入力を利用して、任意の 6 入力ファンクションを実装できま
す。datae0 と dataf0 を使用する場合、出力は register0 にドライブ
されるか、あるいは register0 がバイパスされ、データが出力ドライ
バのトップ・セットを使用してインタコネクトに出力されます(図 3-8 を
参照)
。datae1 と dataf1 を使用する場合、出力は register1 にドラ
イブされるか、register1 をバイパスし出力ドライバのボトム・セット
を使用してインタコネクトにドライブされます。Quartus II のコンパイラ
は、LUT への入力を自動的に選択します。レジスタの非同期ロード・デー
タは ALM の datae または dataf 入力から供給されます。ノーマル・
モードの ALM は、レジスタ・パッキングの機能をサポートします。
図 3-8. ノーマル・モードの 6 入力ファンクション
dataf0
datae0
dataa
datab
datac
datad
注 (1)、(2)
To general or
local routing
6-Input
LUT
datae1
dataf1
(2)
These inputs are available for register packing.
D
Q
To general or
local routing
reg0
D
Q
To general or
local routing
reg1
図 3-8 の注:
(1) datae1とdataf1が6 入力ファンクションの入力として使用される場合、
datae0 と dataf0 はレジスタ・パッキングに使用できます。
(2) 6 入力ファンクションがラッチされない場合、dataf1入力はレジスタ・パッ
キングにしか使用できません。
3–12
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拡張 LUT モード
拡張 LUT モードは、特定の 7 入力ファンクション・セットを実装するの
に使用されます。このセットは、4 入力を共有する任意の 2 つの 5 入力
ファンクションから信号が供給される 2 対 1 マルチプレクサでなければ
なりません。図 3-9 に、拡張 LUT モードを使用してサポートされる 7 入
力ファンクションのテンプレートを示します。このモードでは、7 入力
ファンクションがラッチされない場合は、未使用の 8 番目の入力をレジ
スタ・パッキングに使用できます。図 3-9 に示すテンプレートに適合す
るファンクションは、デザインで自然に生じます。これらのファンクショ
ンは多くの場合、デザインに Verilog HDL または VHDL コードの “ifelse” 文として現れます。
図 3-9. 拡張 LUT モードでサポートされる 7 入力ファンクションのテンプレート
datae0
datac
dataa
datab
datad
dataf0
5-Input
LUT
To general or
local routing
combout0
D
5-Input
LUT
Q
To general or
local routing
reg0
datae1
dataf1
(1)
This input is available
for register packing.
図 3-9 の注:
(1) 7 入力ファンクションがラッチされない場合は、未使用の8 番目の入力をレジスタ・パッキングに使用でき
ます。第 2 のレジスタ reg1 は使用できません。
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3–13
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アダプティブ・ロジック・モジュール
演算モード
演算モードは、加算器、カウンタ、乗算累積器、幅広いパリティ・ファ
ンクション、およびコンパレータの構成に最適です。演算モードの ALM
は、2 個の専用全加算器と共に 2 個の 4 入力 LUT を 2 組使用します。専
用加算器によって、LUT は加算器前ロジックを実行できるため、各加算
器は 2 つの 4 入力ファンクションの出力を加算することができます。4
個の LUT は、dataa および datab 入力を共有します。図 3-10 に示す
ように、キャリー・イン信号は adder0 に供給され、adder0 からのキャ
リー・アウト信号は adder1 の carry-in に供給されます。adder1 から
のキャリー・アウト信号は、LAB 内の次の ALM の adder0 にドライブ
されます。また、演算モードの ALM では、ラッチされた加算器出力と
ラッチされていない加算器出力のいずれか一方、または両方をドライブ・
アウトできます。
図 3-10. 演算モードの ALM
carry_in
adder0
datae0
4-Input
LUT
To general or
local routing
D
dataf0
datac
datab
dataa
Q
To general or
local routing
reg0
4-Input
LUT
adder1
datad
datae1
4-Input
LUT
To general or
local routing
D
4-Input
LUT
Q
To general or
local routing
reg1
dataf1
carry_out
3–14
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Stratix II GX アーキテクチャ
演算モードで動作している間、ALM は組み合わせロジックの出力と加
算器のキャリ出力の同時使用をサポートできます。この動作では加算器
の出力は無視されます。このように加算器と組み合わせロジックの出力
を併用すると、この機能を使用可能なファンクションのリソースが最大
50% 節約されます。このような機能の一例として、図 3-11 に示す条件付
動作があります。この例の等式は次の通りです。
R = (X < Y) ?Y :X
このファンクションを実装するために、
加算器を使用して ‘X’ から ‘Y’ を減
算しています。‘X’ が ‘Y’ より小さい場合、carry_out 信号は ‘1’ になりま
す。carry_out 信号は加算器に送られ、LAB ローカル・インタコネクト
にドライブ・アウトされます。その後、LAB ワイドの syncload 信号に
供給されます。アサートされると、syncload は syncdata 入力を選択
します。この場合、データ ‘Y’ は syncdata 入力をレジスタにドライブし
ます。‘X’ が ‘Y’ より大きいか、または等しい場合、syncload 信号はデア
サートされ、‘X’ がレジスタのデータ・ポートをドライブします。
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3–15
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アダプティブ・ロジック・モジュール
図 3-11. 条件付き動作の例
Adder output
is not used.
ALM 1
X[0]
Comb &
Adder
Logic
Y[0]
X[0]
D
R[0]
To general or
local routing
R[1]
To general or
local routing
R[2]
To general or
local routing
Q
reg0
syncdata
syncload
X[1]
Comb &
Adder
Logic
Y[1]
X[1]
D
Q
reg1
syncload
Carry Chain
ALM 2
X[2]
Y[2]
Comb &
Adder
Logic
X[2]
D
Q
reg0
syncload
Comb &
Adder
Logic
carry_out
To local routing &
then to LAB-wide
syncload
演算モードではクロック・イネーブル、カウンタ・イネーブル、同期アッ
プ / ダウン・コントロール、加算 / 減算コントロール、同期クリア、同
期ロードの各信号も提供されています。クロック・イネーブル、カウン
タ・イネーブル、同期アップ / ダウン・コントロール、および加算 / 減
算コントロール各信号は、LAB ローカル・インタコネクトからのデータ
入力により生成されます。これらのコントロール信号は、ALM 内の 4 つ
の LUT の間で共有される入力に使用できます。同期クリアと同期ロード
のオプション信号は、LAB ワイドの信号であるため、LAB 内のすべての
レジスタに影響を与えます。Quartus II ソフトウェアは、カウンタに使
用されていないレジスタを自動的に他の LAB に配置します。
3–16
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キャリー・チェイン
演算モードまたは共有演算モードにおいて、キャリー・チェインは、専
用加算器間でのキャリー・ファンクションを高速化します。キャリー・
チェインは、LAB 内の最初の ALM または 5 番目の ALM から開始でき
ます。最後のキャリー・アウト信号は ALM に接続され、そこでローカ
ル、ロウ、カラムのいずれかのインタコネクトに供給されます。
Quartus II のコンパイラは、コンパイル中にキャリー・チェイン・ロジッ
クを自動的に作成しますが、設計者がデザインの入力時に手動で作成す
ることもできます。LPM ファンクションなどのパラメータ化されたファ
ンクションは、キャリー・チェインの利点を自動的に活用して、適切な
機能を実現します。Quartus II のコンパイラは、複数の LAB を自動的に
リンクさせることにより、16 個(演算モードまたは共有演算モードでは
8 個)を超える ALM で構成される長いキャリー・チェインを作成しま
す。フィッティング機能を強化するため、長いキャリー・チェインは垂
直に並べ、TriMatrix メモリおよび DSP ブロックへの水平方向の接続を
高速化することができます。キャリー・チェインはカラム全体に延長で
きます。高ファン・イン演算ファンクションが実装されたときにデバイ
ス内の 1 つの小さな領域で配線が密集するのを防ぐために、LAB は次の
LAB に接続する前に LAB の上半分または下半分のいずれかのみを使用
するキャリー・チェインをサポートできます。LAB 内の ALM の残り半
分は、ノーマル・モードでより狭いファン・イン・ファンクションを実
装するのに利用できます。最初の LAB の上から 4 個の ALM を使用する
キャリー・チェインは、カラム内で次の LAB にある上半分の ALM に
キャリー・インします。最初の LAB の下から 4 個の ALM を使用する
キャリー・チェインは、カラム内で次の LAB にある下半分の ALM に
キャリー・インします。LAB カラムは 1 つおきに上半分がバイパス可能
で、他の LAB カラムは下半分がバイパス可能です。キャリー・チェイ
ン・インタコネクトについて詳しくは、
「MultiTrack インタコネクト」の
項を参照してください。
共有演算モード
共有演算モードでは、ALM で 3 入力加算を実装できます。このモード
では、ALM は 4 個の 4 入力 LUT で構成されます。各 LUT は、3 本の入
力の和または 3 本の入力のキャリーのいずれかを計算します。キャリー
計算の出力は、共有演算チェインと呼ぶ専用の接続を使用して、次の加
算器(同じ ALM の adder1 または LAB 内の次の ALM の adder0)に
供給されます。この共有演算チェインは、加算器ツリーの実装に必要な
サメーション・ステージの数を減らすことによって、加算器ツリーの性
能を大幅に向上させることができます。図 3-12 に、共有演算モードの
ALM を示します。
Altera Corporation
2006 年 8 月
3–17
Stratix II GX デバイスハンドブック Volume 1
アダプティブ・ロジック・モジュール
図 3-12. 共有演算モードの ALM
shared_arith_in
carry_in
4-Input
LUT
To general or
local routing
D
datae0
datac
datab
dataa
datad
datae1
Q
To general or
local routing
reg0
4-Input
LUT
4-Input
LUT
To general or
local routing
D
4-Input
LUT
Q
To general or
local routing
reg1
carry_out
shared_arith_out
図 3-12 の注:
(1) 共有演算モードのレジスタ・パッキングに、dataf0 および dataf1 入力を利用できます。
多様なアプリケーションに加算器ツリーが使用されます。例えば、ロジッ
ク・ベースの乗算器での部分積の合計をツリー構造で実装することがで
きます。別の例は、スペクトラム拡散テクノロジを使用して送信された
データを回復またはデスプレッドするために、大きな加算器ツリーを使
用して一定時間内のフィルタされたデータ・サンプルの和をとることが
できる相関器ファンクションです。共有演算モードを使用した 3 ビット
加算動作の例を図 3-13 に示します。部分和 (S[2..0]) および部分キャ
リー (C[2..0]) は LUT を使用して取得でき、結果 (R[2..0]) は専用の
加算器を使用して計算されます。
3–18
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-13. 共有演算モードを使用した 3 ビット加算の例
shared_arith_in = '0'
carry_in = '0'
3-Bit Add Example
ALM Implementation
ALM 1
1st stage add is
implemented in LUTs.
X2 X1 X0
Y2 Y1 Y0
+ Z2 Z1 Z0
2nd stage add is
implemented in adders.
S2 S1 S0
+ C2 C1 C0
R3 R2 R1 R0
Binary Add
Decimal
Equivalents
1 1 0
1 0 1
+ 0 1 0
6
5
+ 2
0 0 1
+ 1 1 0
1
+ 2x6
1 1 0 1
13
3-Input
LUT
S0
R0
X0
Y0
Z0
3-Input
LUT
C0
X1
Y1
Z1
3-Input
LUT
S1
R1
3-Input
LUT
C1
3-Input
LUT
S2
ALM 2
R2
X2
Y2
Z2
3-Input
LUT
C2
3-Input
LUT
'0'
R3
3-Input
LUT
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2006 年 8 月
3–19
Stratix II GX デバイスハンドブック Volume 1
アダプティブ・ロジック・モジュール
共有演算チェイン
専用のキャリー・チェイン配線に加えて、共有演算モードで使用可能な
共有演算チェインにより、ALM は 3 入力の加算を実装できるため、大
きな加算器ツリーや相関器ファンクションを実装するのに必要なリソー
スを大幅に削減できます。共通演算チェインは、LAB 内の最初の ALM
または 5 番目の ALM から開始できます。Quartus II のコンパイラは、
LAB を自動的にリンクさせて、16 個(演算モードまたは共有演算モード
では 8 個)を超える ALM で構成される共有演算チェインを作成します。
フィッティング機能を強化するため、長い共有演算チェインは垂直に並
べ、TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化
することができます。共有演算チェインはカラム全体に延長できます。
キャリー・チェインと同様に、共有演算チェインも上半分または下半分
をバイパス可能です。この機能により、共有演算チェインを LAB 内の
ALM の半分でカスケード接続し、別の半分を幅の狭いファン・イン・
ファンクションに使用できます。LAB カラムは 1 つおきに上半分がバイ
パス可能で、他の LAB カラムは下半分がバイパス可能です。共有演算
チェイン・インタコネクトについて詳しくは、
「MultiTrack インタコネ
クト」の項を参照してください。
レジスタ・チェイン
一般配線出力に加えて、LAB 内の ALM にはレジスタ・チェイン出力が
あります。レジスタ・チェイン配線により、同一 LAB 内のレジスタをカ
スケード接続できます。レジスタ・チェイン・インタコネクトにより、
LAB は LUT を 1 つの組み合わせファンクションに使用したり、レジス
タを別のシフト・レジスタの実装に使用することができます。これらの
リソースは ALM 間の接続を高速化し、同時にローカル・インタコネク
ト・リソースの節約を図ります(図 3-14 を参照)。Quartus II コンパイ
ラは自動的にこれらのリソースを活用して、稼働率とパフォーマンスの
向上を図ります。レジスタ・チェイン・インタコネクトについて詳しく
は、「MultiTrack インタコネクト」の項を参照してください。
3–20
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-14. LAB 内のレジスタ・チェイン
注 (1)
From Previous ALM
Within The LAB
reg_chain_in
To general or
local routing
adder0
D
Q
To general or
local routing
reg0
Combinational
Logic
adder1
D
Q
To general or
local routing
reg1
To general or
local routing
To general or
local routing
adder0
D
Q
To general or
local routing
reg0
Combinational
Logic
adder1
D
Q
To general or
local routing
reg1
To general or
local routing
reg_chain_out
To Next ALM
within the LAB
図 3-14 の注:
(1) 組み合わせロジックまたはアダー・ロジックを使用して、独立したラッチされないファンクションを実装で
きます。
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2006 年 8 月
3–21
Stratix II GX デバイスハンドブック Volume 1
MultiTrack インタコネクト
クリアおよびプリセット・ロジック・コントロール
LAB
レジスタのクリアとロード / プリセット信号を実現するロジックは、
ワイド信号によって制御されます。ALM は非同期クリアおよびプリセッ
ト機能を直接サポートします。レジスタのプリセットは、非同期ロード
を High レベルにすることで達成されます。直接入力の非同期プリセット
では、NOT gate push-back を使用したテクニックは必要ありません。
Stratix II GX デバイスは、同時非同期ロード / プリセット、およびクリア
信号をサポートします。両方の信号が同時にアサートされた場合、非同
期クリア信号が優先されます。各 LAB は最大 2 本のクリア信号と 1 本の
ロード / プリセット信号をサポートします。
Stratix II GX デバイスは、クリアとロード / プリセット・ポートの他に、
デバイス内のすべてのレジスタをリセットするデバイス・ワイドのリ
セット・ピン (DEV_CLRn) を備えています。このピンは、Quartus II ソ
フトウェアでコンパイルを行う前に設定されたオプションによってコン
トロールされます。このデバイス・ワイドのリセット信号は、他のすべ
てのコントロール信号よりも優先されます。
MultiTrack
インタコネクト
Stratix II GX アーキテクチャでは、ALM、TriMatrix メモリ、DSP ブロッ
ク、およびデバイス I/O ピン間の接続は、DirectDrive™ テクノロジによ
る MultiTrack 配線構造によって提供されます。MultiTrack インタコネ
クトは、デザイン・ブロック間およびデザイン・ブロック内の接続に使
用される長さと速度が異なる最適性能の連続配線ラインで構成されま
す。Quartus II のコンパイラは、デザインのクリティカル・パスを自動
的に高速ラインに配置して、デザイン・パフォーマンスを向上させます。
DirectDrive テクノロジは、任意のファンクションに対して、デバイス内
の配置とは無関係に理想的な配線リソース使用量を保証する確定的配線
テクノロジです。MultiTrack インタコネクトおよび DirectDrive テクノ
ロジは、デザインの変更や追加によって一般的に生じる最適化の繰り返
しをなくすことによって、ブロック・ベース・デザインの集積化ステー
ジを簡略化します。
MultiTrack インタコネクトは、一定間隔で配置されたロウとカラムのイ
ンタコネクトで構成されています。すべてのデバイスに対して一定した
長さのリソースを持つ配線構造のため、集積度の異なるデバイスへの移
行時にも予測可能で再現性のある性能を実現します。専用のロウ・イン
タコネクトは、同一ロウ内の LAB、DSP ブロック、および TriMatrix メ
モリに入出力される信号を接続します。
これらのロウのリソースには以下のものがあります。
■
■
LAB と隣接ブロック間のダイレクト・リンク・インタコネクト
4 つのブロックを右または左に横断する R4 インタコネクト
3–22
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
■
デバイスの左右に高速でアクセスするためのR24 ロウ・インタコネクト
ダイレクト・リンク・インタコネクトにより、LAB、DSP ブロック、ま
たは TriMatrix メモリ・ブロックは、左または右に隣接するローカル・
インタコネクトをドライブしてから自分自身に戻すことができ、ロウ・
インタコネクト・リソースを使用することなく、隣接する LAB やブロッ
ク間に高速通信を提供します。
R4 インタコネクトは、ソース LAB の右側または左側の 4 つの LAB か、
3 つの LAB と 1 つの M512 RAM ブロックか、2 つの LAB と 1 つの M4K
RAM ブロック、あるいは 2 つの LAB と 1 つの DSP ブロックのいずれ
かに対応した長さになっています。これらのリソースは、4 つの LAB 領
域内の高速ロウ接続に使用されます。どの LAB にも、左側または右側の
いずれかにドライブする独自の R4 インタコネクトがあります。図 3-15
に、LAB からの R4 インタコネクト接続を示します。
R4 インタコネクトは DSP ブロック、RAM ブロック、およびロウ IOE
をドライブでき、またこれらから R4 インタコネクトをドライブするこ
ともできます。LAB インタフェースの場合、基準となる LAB または隣
接する LAB が R4 インタコネクトをドライブできます。右にドライブす
る R4 インタコネクトの場合、基準となる LAB および右の隣接 LAB が
インタコネクトをドライブできます。左にドライブする R4 インタコネ
クトの場合、基準となる LAB および左の隣接 LAB がインタコネクトを
ドライブできます。R4 インタコネクトは、他の R4 インタコネクトをド
ライブして、ドライブ可能な LAB の範囲を拡張することができます。R4
インタコネクトは、1 つのロウを別のロウに接続するときに C4 および
C16 インタコネクトもドライブ可能です。さらに、R4 インタコネクトは
R24 インタコネクトもドライブできます。
Altera Corporation
2006 年 8 月
3–23
Stratix II GX デバイスハンドブック Volume 1
MultiTrack インタコネクト
図 3-15. R4 インタコネクト接続
注 (1)、(2)、(3)
Adjacent LAB can
Drive onto Another
LAB's R4 Interconnect
C4 and C16
Column Interconnects (1)
R4 Interconnect
Driving Right
R4 Interconnect
Driving Left
LAB
Neighbor
Primary
LAB (2)
LAB
Neighbor
図 3-15 の注:
(1) C4 および C16 インタコネクトは R4 インタコネクトをドライブできます。
(2) このパターンは、LAB ロウ内の各 LAB に対して繰り返されています。
(3) 図 3-15 の LAB は、1 つの LAB あたり 16 の論理出力が可能なことを示しています。
R24 ロウ・インタコネクトは 24 個の LAB に対応した長さになっており、
LAB、TriMatrix メモリ、DSP ブロック、および ロウ IOE 間の長いロウ
接続に対し、最高速のリソースを提供します。R24 ロウ・インタコネク
トは M-RAM ブロックを横切ることができます。R24 ロウ・インタコネ
クトは、4 個の LAB ごとに別のロウまたはカラム・インタコネクトにド
ライブし、LAB ローカル・インタコネクトに直接ドライブすることはあ
りません。R24 ロウ・インタコネクトは、R4 および C4 インタコネクト
を介して LAB ローカル・インタコネクトをドライブします。R24 インタ
コネクトは R24、R4、C16、および C4 インタコネクトをドライブできま
す。カラム・インタコネクトは、ロウ・インタコネクトと類似した機能
を果たしており、LAB、TriMatrix メモリ、DSP ブロック、および IOE
の信号を垂直に配線します。LAB の各カラムに専用のカラム・インタコ
ネクトが使用されます。
これらのカラムのリソースには以下のものがあります。
LAB 内の共有演算チェイン・インタコネクト
LAB 内および LAB 間のキャリー・チェイン・インタコネクト
LAB 内のレジスタ・チェイン・インタコネクト
■ 4 ブロックの距離を上下方向に横断する C4 インタコネクト
■ デバイス内で高速垂直配線を実現する C16 カラム・インタコネクト
■
■
■
3–24
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
Stratix II GX デバイスは LAB 内部のインタコネクト構造を拡張し、共有
演算チェインおよびキャリー・チェインを配線して効率的な演算ファン
クションを実現します。レジスタ・チェイン接続により、1 つの ALM の
レジスタ出力を LAB 内の次の ALM のレジスタ入力に直接接続し、高速
シフト・レジスタを実現できます。これらの ALM 間の接続はローカル・
インタコネクトをバイパスします。Quartus II のコンパイラは、自動的
にこれらのリソースを利用して使用効率と性能を向上させます。図 3-16
に、共有演算チェイン、キャリー・チェイン、およびレジスタ・チェイ
ンのインタコネクトを示します。
図 3-16. 共有演算チェイン、キャリー・チェイン、およびレジスタ・チェインのインタコネクト
Local Interconnect
Routing Among ALMs
in the LAB
Carry Chain & Shared
Arithmetic Chain
Routing to Adjacent ALM
ALM 1
ALM 2
Local
Interconnect
Register Chain
Routing to Adjacent
ALM's Register Input
ALM 3
ALM 4
ALM 5
ALM 6
ALM 7
ALM 8
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2006 年 8 月
3–25
Stratix II GX デバイスハンドブック Volume 1
MultiTrack インタコネクト
C4 インタコネクトは、ソース LAB の上または下にある、4 つの LAB、
M512、または M4K ブロックに対応した長さの配線ラインとなっていま
す。各 LAB には、上または下にドライブする独自の C4 インタコネクト
があります。図 3-17 にカラム内の LAB からの C4 インタコネクト接続
を示します。C4 インタコネクトは、DSP ブロック、TriMatrix メモリ・
ブロック、カラムおよびロウ IOE を含む、全タイプのアーキテクチャ・
ブロックをドライブでき、これらが C4 インタコネクトをドライブする
ことも可能です。LAB インタコネクトの場合、基準となる LAB または
隣接する LAB が与えられた C4 インタコネクトをドライブできます。C4
インタコネクトは、ロウ・インタコネクトをドライブしてカラム間接続
を実現するだけでなく、互いをドライブして範囲を拡張することもでき
ます。
3–26
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-17. C4 インタコネクト接続
注 (1)
C4 Interconnect
Drives Local and R4
Interconnects
up to Four Rows
C4 Interconnect
Driving Up
LAB
Row
Interconnect
Adjacent LAB can
drive onto neighboring
LAB's C4 interconnect
Local
Interconnect
C4 Interconnect
Driving Down
図 3-17 の注:
(1) 各 C4 インタコネクトは、上または下にある 4 本のロウをドライブできます。
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2006 年 8 月
3–27
Stratix II GX デバイスハンドブック Volume 1
MultiTrack インタコネクト
C16 カラム・インタコネクトは 16 個の LAB に対応した長さになってお
り、LAB、TriMatrix メモリ・ブロック、DSP ブロック、および IOE 間
の長いカラム接続に対して最高速のリソースを提供します。C16 インタ
コネクトは M-RAM ブロックを横切ることができ、また 4 個の LAB ご
とにロウおよびカラムのインタコネクトをドライブすることもできま
す。C16 インタコネクトは C4 および R4 インタコネクトを介して LAB
ローカル・インタコネクトをドライブし、LAB ローカル・インタコネク
トを直接ドライブすることはありません。すべてのエンベデッド・ブロッ
クは LAB 間のインタフェースに類似したロジック・アレイと通信しま
す。各ブロック(つまり、TriMatrix メモリ・ブロックおよび DSP ブロッ
ク)はロウおよびカラム・インタコネクトに接続し、ロウおよびカラム・
インタコネクトによってドライブされるローカル・インタコネクト領域
が提供されています。これらのブロックには、隣接する LAB との間で高
速接続を実現するダイレクト・リンク・インタコネクトも提供されてい
ます。すべてのブロックにはロウ LAB クロック labclk[5..0] が供給
されています。
表 3–2 に Stratix II GX デバイスの配線方式を示します。
表 3–2. Stratix II GX デバイスの配線方式
(1/2)
√
ローカル・インタコネクト
√
ダイレクト・リンク・インタ
コネクト
√
R4 インタコネクト
√
3–28
Stratix II GX デバイスハンドブック Volume 1
√
√
√
ロウ IOE
レジスタ・チェイン
カラム IOE
√
DSP ブロック
キャリー・チェイン
M-RAM ブロック
√
M4K RAM ブロック
共有演算チェイン
M512 RAM ブロック
ALM
C16 インタコネクト
C4 インタコネクト
R24 インタコネクト
R4 インタコネクト
ダイレクト・リンク・インタコネクト
ローカル・インタコネクト
レジスタ・チェイン
キャリー・チェイン
ソース
共有演算チェイン
送信先
√
√
√
√
√
√
√
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2006 年 8 月
Stratix II GX アーキテクチャ
表 3–2. Stratix II GX デバイスの配線方式
(2/2)
√
C4 インタコネクト
√
√
C16 インタコネクト
√
√
√
√
√
√
√
M512 RAM ブロック
√
√
√
√
M4K RAM ブロック
√
√
√
M-RAM ブロック
√
√
DSP ブロック
√
√
カラム IOE
√
ロウ IOE
√
Altera Corporation
2006 年 8 月
ロウ IOE
√
√
√
√
√
√
√
カラム IOE
√
√
√
ALM
DSP ブロック
√
M-RAM ブロック
√
M4K RAM ブロック
C16 インタコネクト
√
M512 RAM ブロック
C4 インタコネクト
√
ALM
R24 インタコネクト
R24 インタコネクト
R4 インタコネクト
ダイレクト・リンク・インタコネクト
ローカル・インタコネクト
レジスタ・チェイン
キャリー・チェイン
ソース
共有演算チェイン
送信先
√
√
√
3–29
Stratix II GX デバイスハンドブック Volume 1
TriMatrixメモリ
TriMatrixメモリ
TriMatrix メモリは、M512、M4K、および M-RAM の 3 つのタイプの
RAM ブロックで構成されています。これらのメモリ・ブロックは異な
りますが、これらはすべてトゥルー・デュアル・ポート、シンプル・デュ
アル・ポート、シングル・ポート RAM、ROM、FIFO (First-In First-Out)
バッファなど、様々なタイプのメモリをパリティ付きまたはパリティな
しで実装できます。表 3–3 に、各種 RAM ブロックのサイズと特長を示
します。
表 3–3. TriMatrix メモリの特長 ( 1 / 2 )
メモリの特長
最大性能
M512 RAM ブロック
(32 × 18 ビット )
M4K RAM ブロック
(128 × 36 ビット )
M-RAM ブロック
(4K × 144 ビット )
500 MHz
550 MHz
420 MHz
√
√
トゥルー・デュアル・ポート・
メモリ
シンプル・デュアル・ポート・
メモリ
√
√
√
シングル・ポート・メモリ
√
√
√
シフト・レジスタ
√
√
ROM
√
√
(1)
FIFO バッファ
√
√
√
√
√
パック・モード
バイト・イネーブル
√
アドレス・クロック・
イネーブル
√
√
√
√
パリティ・ビット
√
√
√
混合クロック・モード
√
√
√
メモリ初期化 (.mif)
√
√
シンプル・デュアル・ポート・
メモリの異なる幅のサポート
√
√
√
√
√
トゥルー・デュアル・ポート・
メモリの異なる幅のサポート
パワーアップ時の状態
出力はクリア
出力はクリア
出力は未知
レジスタ・クリア
出力レジスタ
出力レジスタ
出力レジスタ
未知の出力 / 古いデータ
未知の出力
混在ポートにおける書き込み 未知の出力 / 古いデータ
中の読み出し
3–30
Stratix II GX デバイスハンドブック Volume 1
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2006 年 8 月
Stratix II GX アーキテクチャ
表 3–3. TriMatrix メモリの特長 ( 2 / 2 )
M512 RAM ブロック
(32 × 18 ビット )
メモリの特長
構成
512 × 1
256 × 2
128 × 4
64 × 8
64 × 9
32 × 16
32 × 18
M4K RAM ブロック
(128 × 36 ビット )
4K × 1
2K × 2
1K × 4
512 × 8
512 × 9
256 × 16
256 × 18
128 × 32
128 × 36
M-RAM ブロック
(4K × 144 ビット )
64K × 8
64K × 9
32K × 16
32K × 18
16K × 32
16K × 36
8K × 64
8K × 72
4K × 128
4K × 144
表 3–3 の注:
(1) メモリ・ブロック・アドレス・レジスタのセットアップ時間またはホールド時間に違反すると、メモリの
内容が破壊されることがあります。これはリード動作とライト動作の両方に適用されます。
TriMatrix メモリは、アプリケーションを効率的にサポートする3 種類の
メモリ・サイズを提供しています。Quartus II ソフトウェアは、最も効
率的なサイズの組み合わせを使用して、ユーザ定義メモリを自動的にエ
ンベデッド・メモリ・ブロックに分割します。設計者が手動で、特定の
ブロック・サイズ、または複数のブロック・サイズにメモリを割り当て
ることもできます。
M512 RAM ブロック
M512 RAM ブロックはシンプル・デュアル・ポート・メモリ・ブロック
であり、小型の FIFO バッファ、DSP、クロック・ドメイン転送アプリ
ケーションの実装に有用です。各ブロックに 576 RAM ビット(パリ
ティ・ビットを含む)が含まれています。M512 RAM ブロックは以下の
モードでコンフィギュレーションできます。
シンプル・デュアル・ポート RAM
シングル・ポート RAM
■ FIFO ■ ROM ■ シフト・レジスタ
■
■
RAM または ROM としてコンフィギュレーションする場合、設計者は
初期化ファイルを使用してメモリの内容をプリロードすることができま
す。
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2006 年 8 月
3–31
Stratix II GX デバイスハンドブック Volume 1
TriMatrixメモリ
M512 RAM ブロックの入力と出力には異なるクロックが使用可能です。
wren、datain、およびライト・アドレス・レジスタはすべて、ブロック
に供給する 2 つのクロックのうちの 1 つから一緒にクロックされます。
リード・アドレス、rden、および出力レジスタは、ブロックをドライブ
する 2 つのクロックのいずれかによってクロックでき、RAM ブロック
はリード / ライトまたは入力 / 出力クロック・モードで動作できます。
バイパスできるのは出力レジスタだけです。6 本の labclk 信号または
ローカル・インタコネクトは、inclock、outclock、wren、rden、
および outclr 信号をドライブできます。LAB と M512 RAM ブロック
の間にある最先端インタコネクトにより、ALM は wren および rden 信
号と RAM クロック、クロック・イネーブル、非同期クリア信号もコン
トロールできます。図 3-18 に、M512 RAM ブロック・コントロール信
号を生成するロジックを示ます。
図 3-18. M512 RAM ブロックのコントロール信号
Dedicated
Row LAB
Clocks
6
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
outclocken
inclocken
inclock
3–32
Stratix II GX デバイスハンドブック Volume 1
outclock
wren
rden
outclr
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2006 年 8 月
Stratix II GX アーキテクチャ
Stratix II GX デバイス内の RAM ブロックには、ALM およびインタコネ
クトで RAM ブロックをドライブ可能なローカル・インタコネクトがあ
ります。M512 RAM ブロックのローカル・インタコネクトは、隣接する
LAB からの R4、C4 およびダイレクト・リンク・インタコネクトによっ
てドライブされます。M512 RAM ブロックは、ロウ・インタコネクトを
通して左側または右側の LAB と、あるいはカラム・インタコネクトに
よって左側または右側の LAB カラムと通信することができます。M512
RAM ブロックへのダイレクト・リンク入力接続は、左に隣接する LAB
から最大 16 本、右に隣接する LAB からさらに最大 16 本です。M512
RAM 出力は、ダイレクト・リンク・インタコネクトを通して、左側ま
たは右側の LAB にも接続できます。M512 RAM ブロックでは、LAB が
左側にある場合も右側にある場合も LAB とのアクセスは均等で、性能も
同じです。図 3-19 に、M512 RAM ブロックとロジック・アレイ間のイ
ンタフェースを示します。
図 3-19. M512 RAM ブロックの LAB ロウ・インタフェース
C4 Interconnect
Direct link
interconnect
to adjacent LAB
R4 Interconnect
16
Direct link
interconnect
to adjacent LAB
36
dataout
Direct link
interconnect
from adjacent LAB
M4K RAM
Block
Direct link
interconnect
from adjacent LAB
datain
control
signals
byte
enable
clocks
address
6
M4K RAM Block Local
Interconnect Region
Altera Corporation
2006 年 8 月
LAB Row Clocks
3–33
Stratix II GX デバイスハンドブック Volume 1
TriMatrixメモリ
M4K RAM ブロック
M4K RAM ブロックには、トゥルー・デュアル・ポート RAM に対する
サポート機能があります。M4K RAM ブロックは、プロセッサ・コード
の格納、ルック・アップ方式の実装、大容量メモリ・アプリケーション
の実装など、多様なアプリケーション用バッファの実装に使用されます。
各ブロックには 4,608 RAM ビット(パリティ・ビットを含む)が含まれ
ています。M4K RAM ブロックは以下のモードでコンフィギュレーショ
ンできます。
■
■
■
■
■
■
トゥルー・デュアル・ポート RAM
シンプル・デュアル・ポート RAM
シングル・ポート RAM
FIFO ROM シフト・レジスタ
RAM または ROM としてコンフィギュレーションする場合、設計者は
初期化ファイルを使用してメモリの内容をプリロードすることができま
す。
M4K RAMブロックの入力と出力には異なるクロックが使用可能です。
ブ
ロックに供給する 2 つのクロックのいずれかが、M4K RAM ブロック・
レジスタ(renwe、address、byte enable、datain、および output
レジスタ)をクロックできます。バイパスできるのは出力レジスタだけ
です。6 本の labclk 信号またはローカル・インタコネクトは、M4K RAM
ブロックの A または B ポートに対するコントロール信号をドライブでき
ます。ALM は、図 3-20 に示すとおり、clock_a、clock_b、renwe_a、
renwe_b、clr_a、clr_b、clocken_a、および clocken_b 信号もコ
ントロールできます。
3–34
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-20. M4K RAM ブロックのコントロール信号
Dedicated
Row LAB
Clocks
6
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
clocken_b
clock_b
clock_a
clocken_a
renwe_b
renwe_a
aclr_b
aclr_a
隣接する LAB からの R4、C4、およびダイレクト・リンク・インタコネ
クトは、M4K RAM ブロックのローカル・インタコネクトをドライブし
ます。M4K RAM ブロックは、ロウ・リソースを通して左側または右側
の LAB と、あるいはカラム・リソースを通して右側または左側の LAB
カラムと通信することができます。M4K RAM ブロックへのダイレクト・
リンク入力接続は、左に隣接する LAB から最大 16 本、右に隣接する
LAB からさらに最大 16 本が可能です。M4K RAM ブロック出力は、ダ
イレクト・リンク・インタコネクトを通して、左側および右側の LAB に
も接続できます。図 3-21 に、M4K RAM ブロックとロジック・アレイ間
のインタフェースを示します。
Altera Corporation
2006 年 8 月
3–35
Stratix II GX デバイスハンドブック Volume 1
TriMatrixメモリ
図 3-21. M4K RAM ブロックの LAB ロウ・インタフェース
C4 Interconnect
Direct link
interconnect
to adjacent LAB
R4 Interconnect
16
Direct link
interconnect
to adjacent LAB
36
dataout
M4K RAM
Block
Direct link
interconnect
from adjacent LAB
Direct link
interconnect
from adjacent LAB
datain
control
signals
byte
enable
clocks
address
6
M4K RAM Block Local
Interconnect Region
LAB Row Clocks
M-RAM ブロック
最も大きな TriMatrix メモリ・ブロックである M-RAM ブロックは、大
量のデータをチップ上に格納する必要があるアプリケーションに有用で
す。各ブロックに 589,824 RAM ビット(パリティ・ビットを含む)が含
まれています。M-RAM ブロックは以下のモードでコンフィギュレー
ションできます。
トゥルー・デュアル・ポート RAM
シンプル・デュアル・ポート RAM
■ シングル・ポート RAM
■ FIFO ■
■
3–36
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
設計者が初期化ファイルを使用して M-RAM ブロックの内容をイニシャ
ライズすることはできません。M-RAM ブロックの内容はパワーアップ
時にはすべて不定値になっています。M-RAM ブロックでは同期動作し
かサポートされないため、すべての入力がラッチされます。出力レジス
タはバイパスできます。
すべての RAM ブロックと同様に、M-RAM ブロックの入力と出力にも異
なるクロックが使用可能です。ブロックに供給する 2 つのクロックのいず
れかが、M-RAM ブロック・レジスタ(renwe、アドレス、バイト・イネー
ブル、datain、および出力レジスタ)をクロックできます。出力レジスタ
はバイパスできます。6 本の labclk 信号またはローカル・インタコネク
トは、M-RAM ブロックの A および B ポートに対するコントロール信号
ALM は、
clock_a、
clock_b、
をドライブできます。
図 3-22 に示すとおり、
renwe_a、renwe_b、clr_a、clr_b、clocken_a、および clocken_b
信号もコントロールできます。
図 3-22. M-RAM ブロックのコントロール信号
Dedicated
Row LAB
Clocks
6
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
clocken_a
Local
Interconnect
clock_a
renwe_a
aclr_a
clock_b
aclr_b
renwe_b
Local
Interconnect
clocken_b
右側または左側の隣接する LAB からの R4、R24、C4、およびダイレク
ト・リンク・インタコネクトは、M-RAM ブロックのローカル・インタ
コネクトをドライブします。M-RAM ブロックへのダイレクト・リンク
入力接続は、左に隣接する LAB から最大 16 本、右に隣接する LAB から
さらに最大 16 本が可能です。M-RAM ブロック出力は、ダイレクト・リ
ンク・インタコネクトを通して、左側または右側の LAB にも接続できま
す。図 3-23 は、EP2SGX130 デバイスのフロアプラン例と M-RAM イン
タフェースの位置を示します。図 3-24 および 3-25 に、M-RAM ブロッ
クとロジック・アレイ間のインタフェースを示します。
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2006 年 8 月
3–37
Stratix II GX デバイスハンドブック Volume 1
TriMatrixメモリ
図 3-23. EP2SGX130 デバイスと M-RAM インタフェースの位置
注 (1)
M-RAM blocks interface to
LABs on right and left sides for
easy access to horizontal I/O pins
M4K
Blocks
M-RAM
Block
M-RAM
Block
M-RAM
Block
M-RAM
Block
M-RAM
Block
M-RAM
Block
M512
Blocks
DSP
Blocks
LABs
DSP
Blocks
図 3-23 の注:
(1) 図のデバイスは EP2SGX130 です。M-RAM ブロックの数と位置はデバイスごとに異なります。
3–38
Stratix II GX デバイスハンドブック Volume 1
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2006 年 8 月
Stratix II GX アーキテクチャ
図 3-24. M-RAM ブロックの LAB ロウ・インタフェース
Row Unit Interface Allows LAB
Rows to Drive Port A Datain,
Dataout, Address and Control
Signals to and from M-RAM Block
注 (1)
Row Unit Interface Allows LAB
Rows to Drive Port B Datain,
Dataout, Address and Control
Signals to and from M-RAM Block
L0
R0
L1
R1
M-RAM Block
L2
Port A
Port B R2
L3
R3
L4
R4
L5
R5
LAB Interface
Blocks
LABs in Row
M-RAM Boundary
LABs in Row
M-RAM Boundary
図 3-24 の注:
(1) R24 および C16 インタコネクトのみが M-RAM ブロックの境界を横切ります。
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2006 年 8 月
3–39
Stratix II GX デバイスハンドブック Volume 1
TriMatrixメモリ
図 3-25. インタコネクトへの M-RAM ロウ・ユニットのインタフェース
C4 Interconnect
R4 and R24 Interconnects
M-RAM Block
LAB
Up to 16
dataout_a[ ]
16
Up to 28
Direct Link
Interconnects
datain_a[ ]
addressa[ ]
addr_ena_a
renwe_a
byteenaA[ ]
clocken_a
clock_a
aclr_a
Row Interface Block
M-RAM Block to
LAB Row Interface
Block Interconnect Region
3–40
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–4 に、ロウ・ユニット・インタフェース (L0 ∼ L5 および R0 ∼ R5)
へのアドレスおよびコントロール信号入力の接続と共に入力および出力
データ信号の接続を示します。
表 3–4. M-RAM ロウ・インタフェース・ユニットの信号
インタフェース・
ブロック・ユニット
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2006 年 8 月
入力信号
出力信号
L0
datain_a[14..0]
byteena_a[1..0]
dataout_a[11..0]
L1
datain_a[29..15]
byteena_a[3..2]
dataout_a[23..12]
L2
datain_a[35..30]
addressa[4..0]
addr_ena_a
clock_a
clocken_a
renwe_a
aclr_a
dataout_a[35..24]
L3
addressa[15..5]
datain_a[41..36]
dataout_a[47..36]
L4
datain_a[56..42]
byteena_a[5..4]
dataout_a[59..48]
L5
datain_a[71..57]
byteena_a[7..6]
dataout_a[71..60]
R0
datain_b[14..0]
byteena_b[1..0]
dataout_b[11..0]
R1
datain_b[29..15]
byteena_b[3..2]
dataout_b[23..12]
R2
datain_b[35..30]
addressb[4..0]
addr_ena_b
clock_b
clocken_b
renwe_b
aclr_b
dataout_b[35..24]
R3
addressb[15..5]
datain_b[41..36]
dataout_b[47..36]
R4
datain_b[56..42]
byteena_b[5..4]
dataout_b[59..48]
R5
datain_b[71..57]
byteena_b[7..6]
dataout_b[71..60]
3–41
Stratix II GX デバイスハンドブック Volume 1
デジタル信号処理ブロック
TriMatrix メモリについて詳しくは、
「Stratix II GX デバイス・ハンドブッ
ク Volume 2」の「Stratix II GX デバイスの TriMatrix エンベデッド・メ
モリ・ブロック」の章を参照してください。
デジタル信号
処理ブロック
FIR (Finite Impulse Response)
一般的に使用される DSP ファンクションは、
フィルタ、複合 FIR フィルタ、IIR (Infinite Impulse Response) フィルタ、
高速フーリエ変換 (FFT) ファンクション、DCT (Direct Cosine Transform)
ファンクション、相関器などです。これらはすべて、基本的なビルディン
グ・ブロックとして乗算器を使用します。さらに、積和演算や積算演算な
どの特殊演算を必要とするアプリケーションもあります。Stratix II GX デ
バイスは、これらの機能の演算要件を満たすために DSP ブロックを提供
しています。
ALMベースの実装よりも高速かつ効率的にDSP機能を実装するために、
各 Stratix II GX デバイスには 2 ∼ 4 カラムの DSP ブロックがあります。
Stratix II GX デバイスは、1 カラムあたり最大 24 個の DSP ブロックを備
えています(表 3–5 を参照)。各 DSP ブロックは最大で以下をサポート
するようにコンフィギュレーションできます。
8 個の 9 × 9 ビット乗算器
4 個の 18 × 18 ビット乗算器
■ 1 個の 36 × 36 ビット乗算器
■
■
図に示すとおり、Stratix II GX の DSP ブロックは 1 つの DSP ブロック
で 1 つの 36 × 36 ビット乗算器をサポートでき、符号付き、符号なし、ま
たは混在符号乗算の任意の組み合わせに対応します。
図 3-26 に、カラムの 1 つとその周りの LAB ロウを示します。
3–42
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-26. カラム内に配置された DSP ブロック
DSP Block
Column
4 LAB
Rows
Altera Corporation
2006 年 8 月
DSP Block
3–43
Stratix II GX デバイスハンドブック Volume 1
デジタル信号処理ブロック
表 3–5 に、各 Stratix II GX デバイスの DSP ブロック数を示します。DSP
ブロックの乗算器は、コンフィギュレーションに応じて、ブロック内の
加算器/減算器または乗算累積器にオプションで信号を供給できます。
すべての接続とブロックが DSP ブロック内に存在するため、これによっ
て ALM への配線が容易になり、ALM の配線リソースが節約されて性能
が向上します。
表 3–5. Stratix II GX デバイスの DSP ブロック数
デバイス
注 (1)
DSP
9 × 9 乗算器の 18 × 18 乗算器の 36 × 36 乗算器の
ブロック
総数
総数
総数
EP2SGX30
16
128
64
16
EP2SGX60
36
288
144
36
EP2SGX90
48
384
192
48
EP2SGX130
63
504
252
63
表 3–5 の注:
(1) このリストには、1 つのDSP ブロックに収容できるファンクションのみが示
されています。複数の DSP ブロックの場合は、さらに大きな乗算ファンク
ションをサポートできます。
さらに、DSP ブロックの入力レジスタは、FIR フィルタ・アプリケーショ
ン用のシフト・レジスタを効率的に実装でき、また DSP ブロックは Q1.15
フォーマットの丸めと飽和をサポートします。図 3-27 は、18 × 18 ビッ
ト乗算器モードにコンフィギュレーションした DSP ブロックのトップ・
レベルの図を示しています。
3–44
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-27. 18 × 18 ビット・コンフィギュレーションの DSP ブロック図
Optional Serial Shift Register
Inputs from Previous
DSP Block
Multiplier Stage
D
Optional Stage Configurable
as Accumulator or Dynamic
Adder/Subtractor
Q
ENA
CLRN
D
D
ENA
CLRN
Q
Output Selection
Multiplexer
Q
ENA
CLRN
Adder/
Subtractor/
Accumulator
1
D
Q
ENA
CLRN
D
D
ENA
CLRN
Q
Q
ENA
CLRN
Summation
D
Q
ENA
CLRN
D
D
ENA
CLRN
Q
Q
Summation Stage
for Adding Four
Multipliers Together
Optional Output
Register Stage
ENA
CLRN
Adder/
Subtractor/
Accumulator
2
D
Optional Serial
Shift Register
Outputs to
Next DSP Block
in the Column
Q
ENA
CLRN
D
D
ENA
CLRN
Q
ENA
CLRN
Altera Corporation
2006 年 8 月
Q
Optional Pipeline
Register Stage
Optional Input Register
Stage with Parallel Input or
Shift Register Configuration
to MultiTrack
Interconnect
3–45
Stratix II GX デバイスハンドブック Volume 1
デジタル信号処理ブロック
動作モード
DSP ブロックの加算器、減算器、および累算ファンクションには、以下
の 4 つの動作モードがあります。
■
単純な乗算器
乗算累積器
■ 2 乗算器・加算器
■ 4 乗算器・加算器
■
表 3–6 に、各 DSP ブロック・モードで可能な乗算器の数をサイズごとに
示します。これらのモードでは、DSP ブロックによって、FFT、複合 FIR
フィルタ、FIR フィルタ、2D FIR フィルタ、イコライザ、IIR、相関器、
マトリックス乗算、およびその他多数のファンクションを含む、数多く
の DSP アプリケーションを実装できます。DSP ブロックは、同一のブ
ロック内で異なるモードおよび異なる乗算器サイズもサポートします。
例えば、1 個の DSP ブロックの半分で乗算累積器モードの 18 × 18 ビッ
ト乗算器を 1 個実装し、残りの半分で単純な乗算器モードの 9 × 9 ビッ
ト乗算器を 4 個実装することができます。
表 3–6. DSP ブロックあたりの乗算器のサイズおよび構成
DSP ブロックのモード
乗算器
乗算累積器
2 乗算器・加算器
4 乗算器・加算器
9×9
18 × 18
36 × 36
8 個の乗算器と 8 つの積の 4 個の乗算器と 4 つの積の 1 個の乗算器と 1 つの積の
出力
出力
出力
-
2 つの 52 ビット乗算累積
ブロック
4 つの 2 乗算器・加算器 2 つの 2 乗算器・加算器
(2 つの 9 × 9 複素数乗算)(1 つの 18 × 18 複素数乗算)
2 つの 4 乗算器・加算器
3–46
Stratix II GX デバイスハンドブック Volume 1
1 つの 4 乗算器・加算器
-
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
DSP ブロックのインタフェース
Stratix II GX デバイスの DSP ブロック入力レジスタは、同じ DSP ブロッ
クのカラム内でカスケード接続できるシフト・レジスタを生成できます。
DSP ブロック間の専用接続によって、シフト・レジスタ・チェインをカ
スケード接続するためのシフト・レジスタ入力間の高速接続が提供され
ます。ユーザは、4 タップを超える 9 × 9 ビットまたは 18 × 18 ビット FIR
フィルタを実現するために、ALM 内に追加の加算器ステージを実装し、
複数の DSP ブロック内のレジスタをカスケード接続できます。DSP ブ
ロックが 36 × 36 ビットとしてコンフィギュレーションされる場合、加
算器、減算器、または乗算累積器ステージは ALM 内に実装されます。
各 DSP ブロックからシフト・レジスタ・チェインを配線して、DSP ブ
ロックの複数のカラムをカスケード接続することができます。
DSP ブロックは、左側および右側にある 4 本の LAB ロウにインタフェー
スする 4 つのブロック単位に分割されます。各ブロック単位は、36 個の
入力と 36 個の出力を持つ 1 個の完全な 18 × 18 ビット乗算器と考えるこ
とができます。ローカル・インタコネクト領域は各 DSP ブロックに関連
しています。LAB と同様に、このインタコネクト領域には、同一ロウ内
の DSP ブロックの左側または右側にある LAB から出ている 16 本のダイ
レクト・リンク・インタコネクトから信号を供給できます。R4 および
C4 の配線リソースは、DSP ブロックのローカル・インタコネクト領域
にアクセスできます。出力も LAB 出力と同様に機能します。DSP ブロッ
クからの 18 本の出力はダイレクト・リンク・インタコネクトによって左
側の LAB にドライブでき、残りの 18 本はダイレクト・リンク・インタ
コネクトによって右側の LAB にドライブできます。36 個の出力は R4 お
よび C4 配線のインタコネクトにドライブできます。出力は右側または
左側のカラム配線をドライブできます。
図 3-28 および 3-29 に、LAB ロウへの DSP ブロック・インタフェースを
示します。
Altera Corporation
2006 年 8 月
3–47
Stratix II GX デバイスハンドブック Volume 1
デジタル信号処理ブロック
図 3-28. DSP ブロックのインタコネクトのインタフェース
DSP Block
R4, C4 & Direct
Link Interconnects
OA[17..0]
OB[17..0]
R4, C4 & Direct
Link Interconnects
A1[17..0]
B1[17..0]
OC[17..0]
OD[17..0]
A2[17..0]
B2[17..0]
OE[17..0]
OF[17..0]
A3[17..0]
B3[17..0]
OG[17..0]
OH[17..0]
A4[17..0]
B4[17..0]
3–48
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-29. インタコネクトへの DSP ブロックのインタフェース
Direct Link Interconnect
from Adjacent LAB
C4 Interconnect
Direct Link Outputs
to Adjacent LABs
R4 Interconnect
Direct Link Interconnect
from Adjacent LAB
36
DSP Block
Row Structure
36
LAB
LAB
18
16
16
12
Control
36
A[17..0]
B[17..0]
OA[17..0]
OB[17..0]
36
Row Interface
Block
DSP Block to
LAB Row Interface
Block Interconnect Region
36 Inputs per Row
36 Outputs per Row
44 本のコントロール信号で構成されるバスが、DSP ブロック全体に信号
を供給します。これらの信号には、クロック、非同期クリア、クロック・
イネーブル、符号付き/ 符号なしコントロール信号、加算および減算コ
ントロール信号、丸めおよび飽和コントロール信号、アキュムレータ同
期ロードなどが含まれます。クロック信号は LAB ロウのクロックからき
ており、DSP ブロック・インタフェースの特定の LAB ロウから生成さ
れます。コントロール信号、データ入力、およびデータ出力に対する
LAB ロウ・ソースを表 3–7 に示します。
Altera Corporation
2006 年 8 月
3–49
Stratix II GX デバイスハンドブック Volume 1
デジタル信号処理ブロック
DSP ブロックについて詳しくは、
「Stratix II GX デバイス・ハンドブック
Volume 2」の「Stratix II GX デバイスの DSP ブロック」の章を参照して
ください。
表 3–7. DSP ブロックの信号ソースおよび送信先
インタフェースでの
LAB ロウ
生成される
コントロール信号
データ入力
データ出力
0
A1[17..0]
clock0
B1[17..0]
aclr0
ena0
mult01_saturate
addnsub1_round/
accum_round
addnsub1
signa
sourcea
sourceb
OA[17..0]
OB[17..0]
1
clock1
aclr1
ena1
accum_saturate
mult01_round
accum_sload
sourcea
sourceb
mode0
A2[17..0]
B2[17..0]
OC[17..0]
OD[17..0]
2
A3[17..0]
clock2
B3[17..0]
aclr2
ena2
mult23_saturate
addnsub3_round/
accum_round
addnsub3
sign_b
sourcea
sourceb
OE[17..0]
OF[17..0]
3
clock3
aclr3
ena3
accum_saturate
mult23_round
accum_sload
sourcea
sourceb
mode1
A4[17..0]
B4[17..0]
OG[17..0]
OH[17..0]
3–50
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
PLL & クロック・
ネットワーク
Stratix II GX デバイスは、階層的なクロック構造および最先端の機能を
備えた複数の PLL (Phase-Locked Loop) を提供します。enhanced PLL お
よび fast PLL によって実現されるクロック合成の精度と多数のクロッ
ク・リソースを組み合わせることにより、完全なクロック管理ソリュー
ションを提供します。
グローバルおよび階層クロック
Stratix II GX デバイスは、16 の専用グローバル・クロック・ネットワー
ク、32 のリージョナル・クロック・ネットワーク(4 分割されたデバイ
スのそれぞれのエリアにつき 8 本のクロック)を提供します。これらの
クロックは、小さなスキューおよび遅延でデバイス領域ごとに最大 24 個
のクロックを許容できる階層的なクロック構造に編成されています。こ
の階層クロック方式によって、Stratix II GX デバイス内で最大 48 の独立
したクロック・ドメインを提供します。
グローバル・クロック・ネットワークまたはリージョナル・クロック・
ネットワークをドライブする 16 本のクロック専用ピン(CLK[15..0])
があります。4 本のクロック・ピンは、図 3-30 および 3-31 に示すように、
デバイスの各サイドをドライブします。内部ロジックと enhanced および
fast PLL 出力は、グローバル・クロック・ネットワークおよびリージョ
ナル・クロック・ネットワークもドライブできます。各グローバルおよ
びリージョナル・クロックには、クロック・ソースの選択をコントロー
ルし、クロックをダイナミックにイネーブル / ディセーブルすることに
より消費電力を低減するクロック・コントロール・ブロックがあります。
表 3–8 に、グローバルおよびリージョナル・クロックの特長を示します。
表 3–8. グローバルおよびリージョナル・クロックの特長
特長
グローバル・クロック
リージョナル・クロック
1 デバイスあたりの数
16
32
1 エリアあたり
使用可能な数
16
8
ソース
Altera Corporation
2006 年 8 月
クロック・ピン、PLL 出力、 クロック・ピン、PLL 出力、
コア配線、トランシーバ間 コア配線、トランシーバ間
クロック
クロック
ダイナミック・
クロック・ソース選択
√
ダイナミック・イネー
ブル / ディセーブル
√
√
3–51
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
グローバル・クロック・ネットワーク
これらのクロックは、デバイスの 4 つのエリアにクロックを供給してデ
バイス全体をドライブします。グローバル・クロック・ネットワークは、
デバイス内のすべてのリソース(IOE、ALM、DSP ブロック、および全
メモリ・ブロック)に対するクロック・ソースとして使用できます。こ
れらのリソースは、外部ピンから供給されるクロック・イネーブル、同
期クリア、または非同期クリアなどのコントロール信号に使用すること
も可能です。グローバル・クロック・ネットワークは、内部で生成され
るグローバル・クロックや非同期クリア、クロック・イネーブル、ある
いはファンアウトの大きい他のコントロール信号用の内部ロジックでも
ドライブできます。図 3-30 に、グローバル・クロック・ネットワークを
ドライブする 12 本の専用 CLK ピンを示します。
図 3-30. グローバル・クロック
CLK[15..12]
Global Clock [15..0]
CLK[3..0]
Global Clock [15..0]
CLK[11..8]
CLK[7..4]
3–52
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
リージョナル・クロック・ネットワーク
専用の CLK[15..0] 入力ピン、PLL 出力、または内部ロジックによっ
てドライブされる Stratix II GX デバイスの 4 つの各エリアには、8 つの
リージョナル・クロック・ネットワーク RCLK[7..0] があります。リー
ジョナル・クロック・ネットワークは、1 つのエリア内に含まれるロジッ
クに対して、最小のクロック遅延とスキューを実現します。CLK ピンは、
図 3-31 に示すとおり、特定のエリア内の CLK ネットワークを対称的に
ドライブします。
図 3-31. リージョナル・クロック
CLK[15..12]
11 5
7
CLK[3..0]
RCLK
[31..28]
RCLK
[27..24]
RCLK
[3..0]
RCLK
[23..20]
RCLK
[7..4]
RCLK
[19..16]
Stratix II GX
Transceiver
Block
1
2
8
RCLK
[11..8]
Stratix II GX
Transceiver
Block
RCLK
[15..12]
12 6
CLK[7..4]
Altera Corporation
2006 年 8 月
3–53
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
デュアル・リージョナル・クロック・ネットワーク
1 つのソース(CLK ピンまたは PLL 出力)が、隣接するエリア内の 2 つ
のリージョナル・クロック・ネットワーク・ライン(各エリアから 1 つ)
をドライブして、デュアル・リージョナル・クロックを生成できます。
これにより、複数のエリアにまたがるロジックが同じ低スキュー・クロッ
クを利用できます。このクロック信号を全サイドに配線する場合、1 つ
のエリアをドライブするクロック信号と比較して速度はほぼ同じです
が、クロック・スキューはわずかに高くなります。内部ロジック・アレ
イ配線は、デュアル・リージョナル・クロックをドライブできます。トッ
プおよびボトムのクロック・ピンおよび enhanced PLL 出力は、水平方
向のデュアル・リージョナル・クロックをドライブできます。図 3-32 に
示すように、左または右のクロック・ピンおよび fast PLL 出力は垂直方
向のデュアル・リージョナル・クロックをドライブできます。コーナー
PLL はデュアル・リージョナル・クロックをドライブできません。
図 3-32. デュアル・リージョナル・クロック
Clock Pins or PLL Clock Outputs
Can Drive Dual-Regional Network
CLK[15..12]
CLK[3..0]
Clock Pins or PLL Clock
Outputs Can Drive
Dual-Regional Network
CLK[11..8]
PLLs
CLK[15..12]
CLK[3..0]
CLK[11..8]
PLLs
CLK[7..4]
3–54
Stratix II GX デバイスハンドブック Volume 1
CLK[7..4]
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2006 年 8 月
Stratix II GX アーキテクチャ
リソースの結合
各エリア内には、16 本のグローバル・クロック・ラインおよび 8 本の
リージョナル・クロック・ラインで構成される 24 種類のクロック専用リ
ソースがあります。マルチプレクサはこれらのクロックと共に使用され、
LAB ロウ・クロック、カラム IOE クロック、またはロウ IOE クロック
をドライブするバスを形成します。別のマルチプレクサを LAB レベルで
使用して、LAB 内の ALM レジスタに供給する 6 つのロウ・クロックの
うち 3 つを選択します(図 3-33 を参照)。
図 3-33. エリアごとの階層クロック・ネットワーク
Clocks Available
to a Quadrant
or Half-Quadrant
Column I/O Cell
IO_CLK[7..0]
Global Clock Network [15..0]
Clock [23..0]
Lab Row Clock [5..0]
Regional Clock Network [7..0]
Row I/O Cell
IO_CLK[7..0]
IOE クロックには、24 のエリアおよび 1/2 のエリア・クロック・リソー
スから選択された 8 本の I/O クロック信号によってクロックされるロウ
およびカラム・ブロック領域があります。I/O クロック領域に対するエ
リアの関係図を図 3-34 および 3-35 に示します。
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2006 年 8 月
3–55
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
図 3-34. EP2SGX30 デバイス I/O クロック・グループ
IO_CLKA[7..0]
IO_CLKB[7..0]
8
8
I/O Clock Regions
8
24 Clocks in
the Quadrant
24 Clocks in
the Quadrant
IO_CLKH[7..0]
IO_CLKC[7..0]
8
8
IO_CLKG[7..0]
IO_CLKD[7..0]
24 Clocks in
the Quadrant
24 Clocks in
the Quadrant
8
8
8
IO_CLKF[7..0]
3–56
Stratix II GX デバイスハンドブック Volume 1
IO_CLKE[7..0]
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Stratix II GX アーキテクチャ
図 3-35. EP2SGX60、EP2SGX90、および EP2SGX130 デバイスの I/O クロック・グループ
IO_CLKA[7..0]
IO_CLKC[7..0]
IO_CLKB[7..0]
8
8
IO_CLKD[7..0]
8
8
I/O Clock Regions
8
8
IO_CLKE[7..0]
IO_CLKP[7..0]
24 Clocks in the
Quadrant
24 Clocks in the
Quadrant
8
8
IO_CLKF[7..0]
IO_CLKO[7..0]
8
8
IO_CLKN[7..0]
IO_CLKG[7..0]
24 Clocks in the
Quadrant
24 Clocks in the
Quadrant
8
8
IO_CLKH[7..0]
IO_CLKM[7..0]
8
8
IO_CLKL[7..0]
8
IO_CLKK[7..0]
8
IO_CLKJ[7..0]
IO_CLKI[7..0]
設計者は Quartus II ソフトウェアを使用して、クロック入力ピンでグ
ローバル、リージョナル、またはデュアル・リージョナル・クロック・
ネットワークのいずれをドライブするかをコントロールできます。指定
されなかった場合、Quartus II ソフトウェアは自動的にクロック・リソー
スを選択します。
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2006 年 8 月
3–57
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
クロック・コントロール・ブロック
各グローバル・クロック、リージョナル・クロック、および PLL 外部ク
ロック出力には、専用のクロック・コントロール・ブロックがあります。
コントロール・ブロックは以下の 2 つの機能を備えています。
■
クロック・ソースの選択(グローバル・クロックに対してはダイナ
ミック選択)
■ クロックのパワーダウン(ダイナミック・クロック・イネーブル/
ディセーブル)
図 3-36 から 3-38 に、グローバル・クロック、リージョナル・クロック、
および PLL 外部クロック出力のクロック・コントロール・ブロックを示
します。
図 3-36. グローバル・クロック・コントロール・ブロック
CLKp
Pins
PLL Counter
Outputs
CLKSELECT[1..0]
(1)
2
2
CLKn
Pin
2
This multiplexer supports
User-Controllable
Dynamic Switching
Internal
Logic
Static Clock Select (2)
Enable/
Disable
Internal
Logic
GCLK
図 3-36 の注:
(1) これらのクロック選択信号は、デバイスがユーザ・モードで動作しているときに、内部ロジックを通してダ
イナミックにコントロールできます。
(2) これらのクロック選択信号は、コンフィギュレーション・ファイル(SRAM オブジェクト・ファイル (.sof)
またはプログラマ・オブジェクト・ファイル (.pof))を通してのみ設定でき、ユーザ・モードの動作中はダ
イナミックにコントロールすることはできません。
3–58
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Stratix II GX アーキテクチャ
図 3-37. リージョナル・クロック・コントロール・ブロック
CLKp
Pin
PLL Counter
Outputs
CLKn
Pin (2)
2
Internal
Logic
Static Clock Select (1)
Enable/
Disable
Internal
Logic
RCLK
図 3-37 の注:
(1) これらのクロック選択信号は、コンフィギュレーション・ファイル (SOF または POF) を通してのみ設定で
き、ユーザ・モードの動作中はダイナミックにコントロールすることはできません。
(2) デバイスのトップおよびボトムの CLKn ピンのみ、リージョナル・クロック選択への供給に使用されます。
図 3-38. 外部 PLL 出力クロック・コントロール・ブロック
PLL Counter
Outputs (c[5..0])
6
Static Clock Select (1)
Enable/
Disable
Internal
Logic
IOE (2)
Internal
Logic
Static Clock
Select (1)
PLL_OUT
Pin
図 3-38 の注:
(1) これらのクロック選択信号は、コンフィギュレーション・ファイル (SOF または POF) を通してのみ設定で
き、ユーザ・モードの動作中はダイナミックにコントロールすることはできません。
(2) クロック・コントロール・ブロックは、PLL_OUTピンの IOE 内のマルチプレクサに信号を供給します。
PLL_OUTピンは兼用ピンです。したがって、このマルチプレクサは内部信号またはクロック・コントロー
ル・ブロックの出力のいずれかを選択します。
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2006 年 8 月
3–59
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
グローバル・クロック・コントロール・ブロックでは、クロック・ソー
スの選択はスタティックまたはダイナミックにコントロールできます。
設計者には、Quartus II ソフトウェアを使用してコンフィギュレーショ
ン・ファイル (SOF または POF) の特定のコンフィギュレーション・ビット
を設定することにより、クロック・ソースをスタティックに選択するオ
プションがあります。あるいは、内部ロジックを使用してマルチプレク
サ選択入力をドライブすることにより、ダイナミックに選択をコント
ロールすることも可能です。スタティックに選択する場合、クロック・
ソースは選択マルチプレクサのどの入力にも設定できます。クロック・
ソースをダイナミックに選択するとき、ユーザは 2 つの PLL 出力のいず
れか(1 個の PLL からの C0 または C1 出力など)、2 個の PLL(1 個の
PLL の C0/C1 クロック出力または他の PLL の C0/C1 クロック出力な
ど)のいずれか、2 本のクロック・ピン(CLK0 または CLK1 など)のい
ずれか、あるいはクロック・ピンまたは PLL 出力の組み合わせのいずれ
かから選択できます。
リージョナルおよび PLL_OUT クロック・コントロール・ブロックでは、
クロック・ソース選択はコンフィギュレーション・ビットを使用してス
タティックにのみコントロールできます。クロック選択マルチプレクサ
へのいずれの入力も、クロック・ソースとして設定できます。
Stratix II GX クロック・ネットワークは、スタティック手法とダイナミッ
ク手法の両方でディセーブル(パワーダウン)できます。クロック・ネッ
トがパワーダウンされると、クロック・ネットから信号が供給されるす
べてのロジックがオフ状態になり、デバイスの全体的な消費電力が減少
します。グローバルおよびリージョナル・クロック・ネットワークは、
コンフィギュレーション・ファイル(SOF または POF)の設定によりス
タティックにパワーダウンできます。使用されないクロック・ネットワー
クは、Quartus II ソフトウェアで生成されたコンフィギュレーション・
ファイルのコンフィギュレーション・ビット設定により自動的にパワー
ダウンされます。ダイナミック・クロック・イネーブル / ディセーブル
機能により、内部ロジックを GCLK および RCLK ネット、PLL_OUT ピン
で同期してパワーアップ/ダウンをコントロールすることができます。
図 3-36 から 3-38 に示すとおり、この機能は PLL から独立しており、ク
ロック・ネットワークまたは PLL_OUT ピンに直接適用されます。
3–60
Stratix II GX デバイスハンドブック Volume 1
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Stratix II GX アーキテクチャ
enhanced および fast PLL
Stratix II GX デバイスは、最大 4 個の enhanced PLL および 4 個の fast
PLL を使用した堅牢なクロック・マネージメントおよび合成機能を提供
します。これらの PLL によって性能が向上し、最先端のクロック・イン
タフェースおよびクロック周波数合成を提供します。クロック切り換え、
スペクトラム拡散クロッキング、リコンフィギュレーション可能な帯域
幅、位相コントロール、リコンフィギュレーション可能な位相シフトな
ど、Stratix II GX デバイスの enhanced PLL が備えている機能によって、
設計者はクロックとシステムのタイミングを完全にコントロールできま
す。fast PLL は高速差動 I/O をサポートする高速出力だけでなく、逓倍
および位相シフト付き汎用クロックも提供します。enhanced PLL およ
び fast PLL は、Stratix II GX 高速 I/O および最先端クロック・アーキテ
クチャと一体となって動作し、システムの性能と帯域幅の大幅な向上を
実現します。
Quartus II ソフトウェアにより、PLL およびその機能が外部デバイスな
しで使用できます。表 3–9 に、各 Stratix II GX デバイスで使用可能な
PLL とそのタイプを示します。
表 3–9. Stratix II GX デバイスの PLL
注 (1)、(2)
fast PLL
デバイス
1
2
3 (3) 4 (3)
7
EP2SGX30
√
√
EP2SGX60
√
√
√
EP2SGX90
√
√
EP2SGX130
√
√
enhanced PLL
8
9 (3)
10 (3)
5
6
11
12
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
表 3–9 の注:
(1) EP2SGX30C/D および EP2SGX60C/D デバイスには fast PLL が 2 個(PLL 1 および 2)しかありませんが、
これら 2 個の PLL からグローバルおよびリージョナル・クロック・ネットワークへの接続性は図示したも
のと同じです。
(2) fast PLL のエリア内のグローバルまたはリージョナル・クロックは、fast PLL 入力をドライブできます。ピ
ンまたは他の PLL は、グローバルまたはリージョナル・ソースをドライブする必要があります。fast PLL
をドライブする前に内部で生成されたロジックでソースをドライブすることはできません。
(3) Stratix II GX デバイスでは、PLL 3、4、9、および 10 は提供されていません。ただし、Stratix II GX の PLL
の番号方式は、Stratix および Stratix II デバイスと合致しているので、表 3–9 にはこれらの PLL が示され
ています。
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2006 年 8 月
3–61
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
表 3–10 に、Stratix II GX デバイスの enhanced PLL および fast PLL の特
長を示します。
表 3–10. Stratix II GX デバイスの PLL の特長
enhanced PLL
fast PLL
m/(n × ポストスケール・カウンタ)(1)
m/(n × ポストスケール・カウンタ)(2)
最小 125 ps の増分量 (3)、(4)
最小 125 ps の増分量 (3)、(4)
クロック切り換え
√
√ (5)
特長
クロックの逓倍と分周
位相シフト
PLL リコンフィギュレーション
√
√
リコンフィギュレーション
可能な帯域幅
√
√
スペクトラム拡散クロッキング
√
プログラマブル・デューティ・
サイクル
√
√
内部クロック出力数
6
4
外部クロック出力数
3 本の差動 /6 本のシングル・エンド
(6)
フィードバック・クロック
入力数
1 本のシングル・エンドまたは差動
(7)、(8)
表 3–10 の注:
(1) enhanced PLL では、m、n の範囲は 1 ∼ 256 で、ポストスケール・カウンタの範囲は 1 ∼ 512 です(デュー
ティ・サイクル 50%)。
(2) fast PLL では、m およびポストスケール・カウンタの範囲は 1 ∼ 32 です。n カウンタの範囲は 1 ∼ 4 です。
(3) 最小位相シフトは、動作制御発振器(VCO:Voltage Controlled Oscillator)の周期を 8 で除算して求められます。
(4) Stratix II GX デバイスは、すべての出力周波数を最低 45°ずつ微調整できます。周波数および分周パラメー
タによっては、より細かな微調整も可能です。
(5) Stratix II GX の fast PLL は、マニュアル・クロック切り換えのみサポートします。
(6) fast PLL は、任意の I/O ピンに外部クロックとしてドライブできます。高速差動 I/O ピンの場合、デバイ
スはデータ・チャネルを使用して txclkout を生成します。
(7) フィードバック入力が使用されている場合、1 本(またはfBIN が差動の場合は2 本)の外部クロック出力ピ
ンが失われます。
(8) すべての Stratix II GX デバイスに、1 個の PLL につき 1 つのシングル・エンドまたは差動外部フィードバッ
ク入力を持つ enhanced PLL が少なくとも 2 個あります。
図 3-39 に、Stratix II GX デバイスと PLL のフロアプランのトップ・レベ
ル図を示します。
3–62
Stratix II GX デバイスハンドブック Volume 1
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2006 年 8 月
Stratix II GX アーキテクチャ
図 3-39. PLL の位置
CLK[15..12]
FPLL7CLK
7
CLK[3..0]
1
2
11
5
12
6
2..U
FPLL8CLK
8
CLK[7..4]
図 3-40 および 3-41 に、fast PLL 出力およびサイド・クロック・ピンか
らのグローバルおよびリージョナル・クロック接続を示します。デバイ
スの左側にある fast PLL 出力、内部ドライバ、および CLK ピンからグ
ローバルおよびリージョナル・クロックへの接続をそれぞれ表 3–11 およ
び 3–12 に示します。
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2006 年 8 月
3–63
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
図 3-40. センタ・クロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 注 (1)、(2)
C0
CLK0
CLK1
Fast
PLL 1
C1
C2
C3
Logic Array
Signal Input
To Clock
Network
C0
CLK2
CLK3
Fast
PLL 2
C1
C2
C3
RCLK0
RCLK2
RCLK1
RCLK4
RCLK3
RCLK6
RCLK5
RCLK7
GCLK0
GCLK1
GCLK2
GCLK3
図 3-40 の注:
(1) EP2SGX30C/D および EP2SGX60C/D デバイスには、fast PLL が 2 個(PLL 1 および 2)しかありません
が、これら 2 個の PLL からグローバルおよびリージョナル・クロック・ネットワークへの接続性は図示し
たものと同じです。
(2) fast PLL のエリア内のグローバルまたはリージョナル・クロックは fast PLL 入力をドライブできます。ピン
または他の PLL は、グローバルまたはリージョナル・ソースをドライブする必要があります。fast PLL を
ドライブする前に内部で生成されたロジックでソースをドライブすることはできません。
3–64
Stratix II GX デバイスハンドブック Volume 1
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Stratix II GX アーキテクチャ
図 3-41. コーナ・クロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 注 (1)、(2)
RCLK1
RCLK3
RCLK0
RCLK2
RCLK4
RCLK6
C0
Fast
PLL 7
C1
C2
C3
C0
Fast
PLL 8
C1
C2
C3
RCLK5
GCLK0
RCLK7
GCLK2
GCLK1
GCLK3
図 3-41 の注:
(1) コーナーに配置された fast PLL は、グローバルまたはリージョナル・クロック・ネットワークを通してドラ
イブすることも可能です。fast PLL へのグローバルまたはリージョナル・クロック入力は、別の PLL、ピン
でドライブされるグローバルまたはリージョナル・クロック、あるいは内部で生成されるグローバル信号か
らドライブできます。
(2) EP2SGX30C/D および EP2SGX60C/D デバイスは、2 個の fast PLL(1 および 2)しかありません。コーナー
fast PLL は含みません。
RCLK7
RCLK6
RCLK5
√
RCLK4
√
RCLK3
CLK1p
RCLK2
√
RCLK1
√
RCLK0
CLK1
CLK0p
CLK3
CLK0
左側のグローバルおよび
リージョナル・クロック・
ネットワークの接続性
CLK2
表 3–11. 左側のクロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 ( 1 / 3 )
クロック・ピン
CLK2p
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2006 年 8 月
√
√
√
√
√
√
√
√
3–65
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
√
√
RCLK7
√
RCLK6
GCLKDRV3
RCLK5
√
RCLK4
√
RCLK3
GCLKDRV2
RCLK2
√
RCLK1
CLK3
√
CLK3p
RCLK0
CLK2
CLK1
左側のグローバルおよび
リージョナル・クロック・
ネットワークの接続性
CLK0
表 3–11. 左側のクロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 ( 2 / 3 )
√
内部ロジックからのドライバ
GCLKDRV0
√
√
GCLKDRV1
√
√
√
RCLKDRV0
√
√
RCLKDRV1
√
√
RCLKDRV2
√
√
RCLKDRV3
√
RCLKDRV4
√
√
√
RCLKDRV5
√
√
RCLKDRV6
√
√
RCLKDRV7
√
PLL 1 出力
c0
√
√
c1
√
√
√
√
√
c2
√
√
c3
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
PLL 2 出力
c0
√
√
c1
√
√
√
c2
√
√
c3
√
√
c0
√
√
c1
√
√
√
√
√
√
√
√
√
√
√
√
√
PLL 7 出力
c2
√
3–66
Stratix II GX デバイスハンドブック Volume 1
√
√
√
√
√
√
√
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
c3
√
RCLK7
RCLK6
RCLK5
RCLK4
RCLK3
RCLK2
RCLK1
RCLK0
√
CLK3
√
CLK2
CLK1
左側のグローバルおよび
リージョナル・クロック・
ネットワークの接続性
CLK0
表 3–11. 左側のクロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 ( 3 / 3 )
√
PLL 8 出力
c0
√
√
c1
√
√
c2
√
√
c3
√
√
√
√
√
√
√
√
√
√
RCLK23
RCLK22
RCLK21
RCLK20
√
RCLK19
√
RCLK18
√
RCLK17
√
CLK9p
RCLK16
CLK9
CLK8p
CLK11
CLK8
右側のグローバルおよび
リージョナル・クロック・
ネットワークの接続性
CLK10
表 3–12. 右側のクロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 ( 1 / 2 )
クロック・ピン
√
√
√
CLK10p
√
√
CLK11p
√
√
GCLKDRV2
√
√
GCLKDRV3
√
√
√
√
√
√
√
内部ロジックからのドライバ
GCLKDRV0
√
√
GCLKDRV1
√
√
RCLKDRV0
√
√
√
RCLKDRV1
√
RCLKDRV2
RCLKDRV5
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2006 年 8 月
√
√
RCLKDRV3
RCLKDRV4
√
√
√
√
√
√
3–67
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PLL & クロック・ネットワーク
√
RCLKDRV6
√
√
RCLKDRV7
RCLK23
RCLK22
RCLK21
RCLK20
RCLK19
RCLK18
RCLK17
RCLK16
CLK11
CLK10
CLK9
右側のグローバルおよび
リージョナル・クロック・
ネットワークの接続性
CLK8
表 3–12. 右側のクロック・ピンおよび fast PLL 出力からのグローバルおよびリージョナル・
クロックの接続 ( 2 / 2 )
√
PLL 3 出力
c0
√
√
c1
√
√
√
√
√
c2
√
√
c3
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
PLL 4 出力
c0
√
√
c1
√
√
√
c2
√
√
c3
√
√
c0
√
√
c1
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
PLL 9 出力
c2
√
√
c3
√
√
√
√
√
√
√
√
√
√
PLL 10 出力
c0
√
√
c1
√
√
c2
√
√
c3
√
√
√
√
√
√
√
√
図 3-42 に、enhanced PLL 出力とトップおよびボトムの CLK ピンからの
グローバルおよびリージョナル・クロックの接続を示します。
3–68
Stratix II GX デバイスハンドブック Volume 1
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Stratix II GX アーキテクチャ
図 3-42. トップ / ボトムのクロック・ピンおよび enhanced PLL 出力からのグローバルおよびリー
ジョナル・クロックの接続注 (1)、(2)
CLK15
CLK13
CLK12
(2)
(2)
PLL5_FB
CLK14
PLL11_FB
PLL 11
PLL 5
c0 c1 c2 c3 c4 c5
c0 c1 c2 c3 c4 c5
PLL5_OUT[2..0]p
PLL5_OUT[2..0]n
RCLK31
RCLK30
RCLK29
RCLK28
PLL11_OUT[2..0]p
PLL11_OUT[2..0]n
Regional
Clocks
RCLK27
RCLK26
RCLK25
RCLK24
G15
G14
G13
G12
Global
Clocks
Regional
Clocks
G4
G5
G6
G7
RCLK8
RCLK9
RCLK10
RCLK11
RCLK12
RCLK13
RCLK14
RCLK15
PLL6_OUT[2..0]p
PLL6_OUT[2..0]n
PLL12_OUT[2..0]p
PLL12_OUT[2..0]n
c0 c1 c2 c3 c4 c5
c0 c1 c2 c3 c4 c5
PLL 12
PLL 6
PLL12_FB
(2)
CLK4
CLK6
CLK5
CLK7
PLL6_FB
(2)
図 3-42 の注:
(1) EP2SGX30C および EP2SGX30D デバイスには、fast PLL が 2 個(PLL 5 および 6)しかありませんが、こ
れら 2 個の PLL からグローバルおよびリージョナル・クロック・ネットワークへの接続性は図示したもの
と同じです。
(2) デザインでフィードバック入力が使用されている場合、1 本(または FBIN が差動の場合は 2 本)の専用ク
ロック出力ピンが失われます。
Altera Corporation
2006 年 8 月
3–69
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
トップのクロック・ピンおよび enhanced PLL 出力からグローバルおよ
びリージョナル・クロックへの接続を表 3–13 に示します。ボトムのク
ロック・ピンからクロックへの接続を表 3–14 に示します。
√
√
√
√
√
RCLK31
√
CLK15p
RCLK30
√
RCLK29
√
RCLK28
√
CLK14p
RCLK27
√
RCLK26
√
RCLK25
CLK13
√
CLK13p
CLK15
CLK12
CLK12p
CLK14
DLLCLK
トップ・サイドの
グローバルおよび
リージョナル・クロック・
ネットワークの接続性
RCLK24
表 3–13. トップのクロック・ピンおよび enhanced PLL 出力からのグローバルおよび
リージョナル・クロックの接続 ( 1 / 2 )
クロック・ピン
√
√
√
CLK12n
√
√
√
√
√
√
CLK13n
√
√
√
√
CLK14n
√
√
√
√
CLK15n
√
√
√
内部ロジックからのドライバ
√
GCLKDRV0
√
GCLKDRV1
√
GCLKDRV2
√
GCLKDRV3
√
RCLKDRV0
√
√
RCLKDRV1
√
√
RCLKDRV2
√
√
RCLKDRV3
√
RCLKDRV4
√
√
√
RCLKDRV5
√
√
RCLKDRV6
√
√
RCLKDRV7
√
enhanced PLL5 出力
c0
√
√
3–70
Stratix II GX デバイスハンドブック Volume 1
√
√
√
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
√
√
c5
√
√
√
√
√
√
RCLK31
√
RCLK30
√
c4
√
RCLK29
√
RCLK28
√
RCLK27
√
c3
RCLK26
√
RCLK25
√
RCLK24
CLK13
√
c2
CLK15
CLK12
c1
CLK14
トップ・サイドの
グローバルおよび
リージョナル・クロック・
ネットワークの接続性
DLLCLK
表 3–13. トップのクロック・ピンおよび enhanced PLL 出力からのグローバルおよび
リージョナル・クロックの接続 ( 2 / 2 )
√
√
√
√
√
√
√
√
enhanced PLL 11 出力
c0
√
√
c1
√
√
√
√
√
c2
√
√
c3
√
√
√
√
√
√
c4
√
√
√
c5
√
√
√
√
√
√
CLK6p
√
√
√
CLK7p
√
√
√
RCLK15
√
RCLK14
√
RCLK13
√
RCLK12
CLK5p
RCLK11
√
RCLK10
√
RCLK9
CLK5
√
CLK7
CLK4
CLK4p
CLK6
DLLCLK
ボトム・サイドの
グローバルおよび
リージョナル・クロック・
ネットワークの接続性
RCLK8
表 3–14. ボトムのクロック・ピンおよび enhanced PLL 出力からのグローバルおよび
(1/2)
リージョナル・クロックの接続
クロック・ピン
CLK4n
CLK5n
CLK6n
CLK7n
Altera Corporation
2006 年 8 月
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
3–71
Stratix II GX デバイスハンドブック Volume 1
PLL & クロック・ネットワーク
RCLK15
RCLK14
RCLK13
RCLK12
RCLK11
RCLK10
RCLK9
RCLK8
CLK7
CLK6
CLK5
CLK4
ボトム・サイドの
グローバルおよび
リージョナル・クロック・
ネットワークの接続性
DLLCLK
表 3–14. ボトムのクロック・ピンおよび enhanced PLL 出力からのグローバルおよび
(2/2)
リージョナル・クロックの接続
内部ロジックからのドライバ
√
GCLKDRV0
√
GCLKDRV1
√
GCLKDRV2
√
GCLKDRV3
√
RCLKDRV0
√
√
RCLKDRV1
√
√
RCLKDRV2
√
√
RCLKDRV3
√
RCLKDRV4
√
√
√
RCLKDRV5
√
√
RCLKDRV6
√
√
RCLKDRV7
√
enhanced PLL 6 出力
c0
√
√
√
c1
√
√
√
√
c2
√
√
√
c3
√
√
√
c4
√
c5
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
enhanced PLL 12 出力
c0
√
√
c1
√
√
√
√
c2
√
√
c3
√
√
c4
c5
3–72
Stratix II GX デバイスハンドブック Volume 1
√
√
√
√
√
√
√
√
√
√
√
√
√
√
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
enhanced PLL
Stratix II GX デバイスは、高度なクロック・マネージメント機能を備え
た最大 4 個の enhanced PLL を備えています。また、外部クロック・
フィードバック・モード、スペクトラム拡散クロック、およびカウンタ
のカスケード接続をサポートしています。図 3-43 に enhanced PLL のブ
ロック図を示します。
図 3-43. Stratix II GX の enhanced PLL
注 (1)
From Adjacent PLL
VCO Phase Selection
Selectable at Each
PLL Output Port
Clock
Switchover
Circuitry
Post-Scale
Counters
Spread
Spectrum
Phase Frequency
Detector
/c0
INCLK[3..0]
/c1
4
/n
PFD
Charge
Pump
Loop
Filter
8
VCO
6
Global or
Regional
Clock
4
Global
Clocks
8
Regional
Clocks
/c2
/c3
6
I/O Buffers (3)
/c4
/m
(2)
/c5
to I/O or general
routing
Lock Detect
& Filter
FBIN
VCO Phase Selection
Affecting All Outputs
Shaded Portions of the
PLL are Reconfigurable
図 3-43 の注:
(1) 各クロック・ソースは、PLL としてデバイスの同じサイドに物理的に配置されている 4 本のクロック・ピン
のどれからでも供給できます。
(2) フィードバック入力が使用される場合、1 本(または FBIN が差動の場合は 2 本)の外部クロック出力ピン
が失われます。
(3) 各 enhanced PLL には、
3 本の差動外部クロック出力または 6 本のシングル・エンド外部クロック出力があります。
fast PLL
Stratix II GX デバイスは、高速シリアル・インタフェース機能を備えた
最大 4 個の fast PLL を備えています。fast PLL は、高速差動 I/O インタ
フェースを管理する高速出力を提供します。図 3-44 に、fast PLL のブ
ロック図を示します。
Altera Corporation
2006 年 8 月
3–73
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
図 3-44. Stratix II GX デバイスの fast PLL
Global or
regional clock Clock
Switchover
Circuitry 2JCUG
(TGSWGPE[
&GVGEVQT
÷n
4
Clock
Input
8%12JCUG5GNGEVKQP
5GNGEVCDNGCVGCEJ2..
1WVRWV2QTV
PFD
2QUV5ECNG
%QWPVGTU
diffioclk0 load_en0 ÷c0
Charge
Pump
Loop
Filter
VCO
÷k
8
load_en1 ÷c1
diffioclk1 4
Global clocks
÷c2
4
Global or
regional clock 8
Regional clocks
÷c3
÷m
8
to DPA block
5JCFGF2QTVKQPUQHVJG
2..CTG4GEQPHKIWTCDNG
図 3-44 の注:
(1) グローバルまたはリージョナル・クロック入力は、別の PLL からの出力、あるいはピンでドライブされる
グローバルまたはリージョナル・クロックによってドライブできます。内部で生成されるグローバル信号で
ドライブすることはできません。
(2) 高速差動 I/O サポート・モードでは、シリアライザ / デシリアライザ(SERDES)回路にこの高速 PLL ク
ロックが供給されます。Stratix II GX デバイスは、高速差動 I/O サポート・モードでは、各 fast PLL あたり
1 つのデータ転送レートのみサポートします。
(3) この信号は差動 I/O SERDES コントロール信号です。
(4) Stratix II GX の fast PLL は、マニュアル・クロック切り換えのみサポートします。
enhanced PLL および fast PLL について詳しくは、「Stratix II GX デバイ
ス・ハンドブック Volume 2」の「Stratix II GX デバイスの PLL」の章を
参照してください。高速差動 I/O サポートについて詳しくは、
「DPA 搭
載の高速差動 I/O のサポート」の項を参照してください。
I/O 構造
Stratix II GX の IOE は、以下のような多彩な機能を提供します。
■
■
■
■
■
■
■
■
■
■
■
■
■
専用の差動およびシングル・エンド形式の I/O バッファ
3.3 V、64 ビット、66 MHz PCI 仕様に準拠
3.3 V、64 ビット、133 MHz PCI-X 1.0 仕様に準拠
JTAG (Joint Test Action Group) バウンダリ・スキャン・テスト(BST)
のサポート
オンチップ・ドライバ直列終端
差動形式の標準規格用 On-Chip Termination
コンフィギュレーション時のプログラマブル・プルアップ抵抗
出力ドライブ能力コントロール
トライ・ステート・バッファ
バス・ホールド回路
プログラマブル・プルアップ抵抗
プログラマブルな入力および出力遅延
オープン・ドレイン出力
3–74
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
■
■
DQ および DQS I/O ピン
DDR (Double Data Rate) レジスタ
Stratix II GX デバイスの IOE は、1 個の双方向の I/O バッファ、6 個の
レジスタ、および完全な形で組み込まれた双方向のシングル・データ・
レートまたは DDR 転送に対するラッチで構成されています。図 3-45 に、
Stratix II GX の IOE 構造を示します。IOE は 2 個の入力レジスタ(およ
び 1 個のラッチ)、2 個の出力レジスタ、および 2 個の出力イネーブル・
レジスタを備えています。両方の入力レジスタとラッチを使用して DDR
入力を取り込み、両方の出力レジスタを使用して DDR 出力をドライブ
するデザインが可能です。さらに、出力イネーブル (OE) レジスタを高
速の「Clock-to-Output」イネーブル・タイミングに使用することもでき
ます。負のエッジでクロック駆動する OE レジスタは、DDR SDRAM の
インタフェースに使用されます。Quartus II ソフトウェアは、複数の出
力ピンまたは双方向ピンをコントロールする 1 個の OE レジスタを自動
的に複製します。
Altera Corporation
2006 年 8 月
3–75
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
図 3-45. Stratix II GX の IOE 構造
Logic Array
OE Register
OE
D
Q
OE Register
D
Q
Output Register
Output A
D
Q
CLK
Output Register
Output B
D
Q
Input Register
D
Q
Input A
Input B
Input Register
D
Q
Input Latch
D
Q
ENA
IOE は、Stratix II GX デバイス周辺の I/O ブロック内に配置されていま
す。各ロウ I/O ブロックあたり最大 4 個の IOE、各カラム I/O ブロック
あたり最大 4 個の IOE があります。ロウ I/O ブロックは、ロウ、カラ
ム、またはダイレクト・リンク・インタコネクトをドライブします。カ
ラム I/O ブロックは、カラム・インタコネクトをドライブします。
3–76
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-46 に、ロウ I/O ブロックとロジック・アレイの接続方法を示します。
図 3-46. インタコネクトへのロウ I/O ブロックの接続
R4 & R24
Interconnects
C4 Interconnect
I/O Block Local
Interconnect
32 Data & Control
Signals from
Logic Array (1)
32
LAB
Horizontal
I/O Block
io_dataina[3..0]
io_datainb[3..0]
Direct Link
Interconnect
to Adjacent LAB
Direct Link
Interconnect
to Adjacent LAB
io_clk[7:0]
LAB Local
Interconnect
Horizontal I/O
Block Contains
up to Four IOEs
図 3-46 の注:
(1) 32 本のデータおよびコントロール信号は、8 本のデータ出力ライン(各 DDR アプリケーションに 4 本のラ
イン、io_dataouta[3..0] および io_dataoutb[3..0])
、4 本の出力イネーブル信号(io_oe[3..0])
、
4 本 の入 力ク ロック・イ ネーブ ル信 号(io_ce_in[3..0])、4 本 の出 力ク ロック・イネ ーブ ル信 号
(io_ce_out[3..0])、4 本のクロック信号(io_clk[3..0])
、4 本の非同期クリアおよびプリセット信号
(io_aclr/apreset[3..0])、
および4本の同期クリアおよびプリセット信号(io_sclr/spreset[3..0])
で構成されます。
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2006 年 8 月
3–77
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
図 3-47 に、カラム I/O ブロックとロジック・アレイの接続方法を示し
ます。
図 3-47. インタコネクトへのカラム I/O ブロックの接続
32 Data &
Control Signals
from Logic Array (1)
Vertical I/O
Block Contains
up to Four IOEs
Vertical I/O Block
32
IO_dataina[3..0]
IO_datainb[3..0]
io_clk[7..0]
I/O Block
Local Interconnect
R4 & R24
Interconnects
LAB
LAB Local
Interconnect
LAB
LAB
C4 & C16
Interconnects
図 3-47 の注:
(1) 32 本のデータおよびコントロール信号は、8 本のデータ出力ライン(各DDR アプリケーションに4 本のラ
イン、io_dataouta[3..0] および io_dataoutb[3..0])
、4 本の出力イネーブル信号(io_oe[3..0])
、
4 本 の 入 力 ク ロ ッ ク・イ ネ ー ブ ル 信 号(io_ce_in[3..0])、4 本 の 出 力 ク ロ ッ ク・イ ネ ー ブ ル 信 号
(io_ce_out[3..0])、4 本のクロック信号(io_clk[3..0])
、4 本の非同期クリアおよびプリセット信号
(io_aclr/apreset[3..0])、
および 4 本の同期クリアおよびプリセット信号(io_sclr/spreset[3..0])
で構成されます。
3–78
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
各ロウまたはカラム I/O ブロックに供給される 32 本のコントロールお
よびデータ信号があります。これらのコントロールおよびデータ信号は
ロジック・アレイからドライブされます。ロウまたはカラム IOE クロッ
ク io_clk[7..0] は、低スキューで高速のクロック専用配線リソース
を提供します。I/O クロックは、グローバルまたはリージョナル・クロッ
クから生成されます(「PLL & クロック・ネットワーク」の項を参照)。
図 3-48 に I/O ブロックを通る信号パスを示します。
図 3-48. I/O ブロックを通る信号パス
Row or Column
io_clk[7..0]
To Logic
Array
To Other
IOEs
io_dataina
io_datainb
oe
ce_in
io_oe
ce_out
io_ce_in
io_ce_out
Control
Signal
Selection
aclr/apreset
IOE
sclr/spreset
io_aclr
From Logic
Array
clk_in
io_sclr
clk_out
io_clk
io_dataouta
io_dataoutb
各 IOE には、コントロール信号 oe、ce_in、ce_out、aclr/apreset、
sclr/spreset、clk_in、および clk_out に対する独自のコントロー
ル信号選択機能があります。図 3-49 にコントロール信号選択を示しま
す。
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2006 年 8 月
3–79
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
図 3-49. IOE におけるコントロール信号選択
注 (1)
Dedicated I/O
Clock [7..0]
Local
Interconnect
io_oe
Local
Interconnect
io_sclr
Local
Interconnect
io_aclr
Local
Interconnect
io_ce_out
Local
Interconnect
io_ce_in
Local
Interconnect
io_clk
ce_out
clk_out
clk_in
ce_in
sclr/spreset
aclr/apreset
oe
図 3-49 の注:
(1) コントロール信号 ce_in、ce_out、aclr/apreset、sclr/spreset、および oe は、コントロール選択
マルチプレクサが ioe_clk[7..0] 信号によって直接供給されない場合でも、グローバル信号とすること
ができます。ioe_clk 信号は I/O ローカル・インタコネクトをドライブでき、I/O ローカル・インタコネ
クトはコントロール選択マルチプレクサをドライブします。
通常の双方向動作では、入力レジスタは高速セットアップ・タイムを必
要とする入力データに使用できます。入力レジスタは、OE レジスタお
よび出力レジスタとは別の独自のクロック入力およびクロック・イネー
ブルを備えています。出力レジスタは、高速の「Clock-to-Output」遅延
を必要とするデータに使用されます。OE レジスタは、高速の「Clockto-Output」イネーブル・タイミングに使用できます。OE および出力レ
ジスタは、関連 LAB、I/O 専用クロック、カラム・インタコネクト、ロ
ウ・インタコネクトなどからの同じクロック・ソースおよび同じクロッ
ク・イネーブル・ソースを共有します。図 3-50 に、双方向にコンフィ
ギュレーションされた IOE を示します。
3–80
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-50. 双方向 I/O コンフィギュレーションの Stratix II GX IOE
注 (1)
ioe_clk[7..0]
Column, Row,
or Local
Interconnect
oe
OE Register
D
Q
clkout
ENA
CLRN/PRN
ce_out
OE Register
tCO Delay
VCCIO
PCI Clamp (2)
VCCIO
Programmable
Pull-Up
Resistor
aclr/apreset
Chip-Wide Reset
Output Register
D
sclr/spreset
Q
Output
Pin Delay
On-Chip
Termination
Drive Strength Control
ENA
Open-Drain Output
CLRN/PRN
Input Pin to
Logic Array Delay
Input Register
clkin
ce_in
D
Input Pin to
Input Register Delay
Bus-Hold
Circuit
Q
ENA
CLRN/PRN
図 3-50 の注:
(1) IOE に接続されるすべての入力信号は、IOE で反転できます。
(2) オプションの PCI クランプはカラム I/O ピンでのみ使用可能です。
Stratix II GX デバイスの IOE には、入力 IOE レジスタからロジック・ア
レイ・レジスタへの転送、入力ピンからロジック・アレイ・レジスタへ
の転送、または出力 IOE レジスタからピンへの転送を確実に実現するた
めのプログラマブルな遅延機能が提供されています。
Altera Corporation
2006 年 8 月
3–81
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
レジスタを直接ドライブするピンのパスに、0 ns のホールド・タイムを
確保するための遅延が必要になることがありますが、組み合わせ回路の
ロジックを通じてレジスタをドライブするピンのパスに遅延が不要にな
る場合もあります。プログラマブルな遅延機能は、入力ピンからロジッ
ク・アレイおよび IOE 入力レジスタへの遅延を低下させるために存在し
ます。Quartus II のコンパイラは、このような遅延をプログラムして、
0 ns のホールド・タイムを維持しながら、セットアップ・タイムを自動
的に最小限に抑えます。また、プログラマブルな遅延機能によって、出
力レジスタおよび / または出力イネーブル・レジスタに関してレジスタ
からピンまでの遅延を増加させることもできます。プログラマブルな遅
延は、ロジック・アレイ・レジスタから IOE レジスタへの転送用に 0 ns
のホールド・タイムを確保するのには必要なくなりました。Quartus II
のコンパイラは、これら表 3–15 に、Stratix II GX デバイスに対するプロ
グラマブルな遅延機能を示します。
表 3–15. Stratix II GX のプログラマブルな遅延チェイン
プログラマブルな遅延
Quartus II ロジック・オプション
入力ピンからロジック・アレイまでの Input delay from pin to internal cells
遅延
入力ピンから入力レジスタまでの遅延
Input delay from pin to input register
出力ピン遅延
Delay from output register to output pin
出力イネーブル・レジスタ tCO 遅延
Delay to output enable pin
Stratix II GX デバイスの IOE レジスタは、クリアまたはプリセットで同
じ信号ソースを共有します。設計者は、個々の IOE に対するプリセット
またはクリアをプログラムできます。設計者はコンフィギュレーション
完了後の電源投入時に、レジスタの初期値を High または Low に設定す
ることができます。電源投入後のレジスタの初期値が Low に設定された
場合は、非同期クリア信号でレジスタをコントロールすることができま
す。High に設定された場合は、非同期プリセットでレジスタをコント
ロールすることができます。この機能により、電源投入時に別のデバイ
スへのアクティブ Low 入力信号による誤った起動を防止できます。IOE
内の 1 個のレジスタがプリセットまたはクリア信号を使用する場合、そ
の IOE 内のすべてのレジスタはプリセットまたはクリアが必要であれば
同じ信号を使用しなければなりません。さらに、設計者は IOE レジスタ
に同期リセット信号を使用できます。
3–82
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
ダブル・データ・レート I/O ピン
Stratix II GX デバイスは IOE 内に 6 個のレジスタを内蔵し、正と負のク
ロック・エッジの両方でデータを記録することにより DDR のインタ
フェースをサポートします。Stratix II GX デバイスの IOE は、DDR 入
力、DDR 出力、および双方向 DDR モードをサポートします。IOE を
DDR 入力に使用する場合、2 個の入力レジスタは正と負の各エッジで交
互にダブル・レートの入力データを記録します。DDR 入力を取得するた
めに、IOE 内部では入力ラッチも使用されます。ラッチはクロックが
High のときのデータを保持するため、データの両方のビットが同じク
ロック・エッジ(立ち上がりまたは立ち下がり)に同期できます。図 351 に DDR 入力用に構成した IOE を示します。図 3-52 に DDR の入力タ
イミング図を示します。
図 3-51. DDR 入力 I/O コンフィギュレーションの Stratix II GX IOE
注 (1)
ioe_clk[7..0]
Column, Row,
or Local
Interconnect
VCCIO
To DQS Logic
Block (3)
DQS Local
Bus (2)
PCI Clamp (4)
VCCIO
Programmable
Pull-Up
Resistor
On-Chip
Termination
Input Pin to
Input RegisterDelay
sclr/spreset
Input Register
D
Q
clkin
ce_in
ENA
CLRN/PRN
Bus-Hold
Circuit
aclr/apreset
Chip-Wide Reset
Latch
Input Register
D
Q
ENA
CLRN/PRN
D
Q
ENA
CLRN/PRN
図 3-51 の注:
(1) IOE に接続されるすべての入力信号は、IOE で反転できます。
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2006 年 8 月
3–83
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
(2) この信号接続は、専用の DQ ファンクション・ピンでのみ許容されます。
(3) この信号は専用の DQS ファンクション・ピンにのみ使用されます。
(4) オプションの PCI クランプはカラム I/O ピンでのみ使用可能です。
図 3-52. DDR モードでの入力のタイミング図
Data at
input pin
B0
A0
B1
A1
B2
A2
B3
A3
B4
CLK
A0
A1
A2
A3
B0
B1
B2
B3
Input To
Logic Array
DDR 出力に IOE を使用する場合、2 個の出力レジスタは、クロック・
エッジの立ち上がりにより ALM からの 2 つのデータ・パスが記録され
るように構成されます。これらの出力レジスタはクロックによりマルチ
プレクサ化され、×2 のレートで出力ピンをドライブします。1 つの出力
レジスタはクロックが High のときに最初のビットを記録し、別の出力
レジスタはクロックが Low の時に 2 番目のビットを記録します。図 353 に、DDR 出力用に構成された IOE を示します。図 3-54 には、DDR
出力のタイミング図を示します。
3–84
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-53. DDR 出力 I/O コンフィギュレーションの Stratix II GX IOE
注 (1)、(2)
ioe_clk[7..0]
Column, Row,
or Local
Interconnect
oe
OE Register
D
Q
clkout
ENA
CLRN/PRN
OE Register
tCO Delay
ce_out
aclr/apreset
VCCIO
PCI Clamp (3)
Chip-Wide Reset
OE Register
D
VCCIO
Q
sclr/spreset
Used for
DDR, DDR2
SDRAM
ENA
CLRN/PRN
Programmable
Pull-Up
Resistor
Output Register
D
Q
Output
Pin Delay
clk
ENA
CLRN/PRN
Output Register
D
On-Chip
Termination
Drive Strength
Control
Open-Drain Output
Q
ENA
CLRN/PRN
Bus-Hold
Circuit
図 3-53 の注:
(1) IOE に接続されるすべての入力信号は、IOE で反転できます。
(2) トライ・ステート・バッファはアクティブ Low です。DDIO メガファンクションはトライ・ステート・バッ
ファを、OE レジスタ・データ・ポートにインバータを持つアクティブ High として表します。
(3) オプションの PCI クランプはカラム I/O ピンでのみ使用可能です。
Altera Corporation
2006 年 8 月
3–85
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
図 3-54. DDR モードでの出力のタイミング図
CLK
A1
A2
A3
A4
B1
B2
B3
B4
From Internal
Registers
B1
DDR output
A1
B2
A2
B3
A3
B4
A4
Stratix II GX の IOE は、DDR 入力コンフィギュレーションと DDR 出力
コンフィギュレーションを組み合わせることにより、双方向 DDR モー
ドで動作します。負のエッジで記録する OE レジスタは、DDR SDRAM
タイミング要件に適合するために、クロックの立ち下がりエッジまで OE
信号を非アクティブに保持します。
外部 RAM のインタフェース
Stratix II GX デバイスは、各 IOE 内の 6 個の I/O レジスタに加えて、DDR
および DDR2 SDRAM、QDR II SRAM、RLDRAM II、SDR SDRAM など、
外部メモリ・インタフェースにインタフェースするための専用位相シフ
ト回路も内蔵しています。すべての Stratix II GX デバイスにおいて、デ
バイスのトップの I/O バンク(バンク 3 と 4)およびボトムの I/O バン
ク(バンク 7 と 8)は、データ信号とデータ・ストローブ信号を ×4、×8/×9、
×16/×18、または ×32/×36 の DQ バス・モードでサポートします。表 3–16
に各デバイスでサポートされるDQバスおよびDQSバスの数を示します。
表 3–16. DQS および DQ バス・モードのサポート
デバイス
パッケージ
(1/2)
×4 グループ ×8/×9 モードの
数
グループ数
×16/×18 モード
のグループ数
×32/×36 モード
のグループ数
8
4
0
EP2SGX30
780 ピン FineLine BGA
EP2SGX60
780 ピン FineLine BGA
18
8
4
0
1,152 ピン FineLine BGA
36
18
8
4
1,152 ピン FineLine BGA
36
18
8
4
1,508 ピン FineLine BGA
36
18
8
4
EP2SGX90
3–86
Stratix II GX デバイスハンドブック Volume 1
18
注 (1)
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–16. DQS および DQ バス・モードのサポート
デバイス
パッケージ
EP2SGX130 1,508 ピン FineLine BGA
(2/2)
×4 グループ ×8/×9 モードの
数
グループ数
36
18
注 (1)
×16/×18 モード
のグループ数
×32/×36 モード
のグループ数
8
4
表 3–16 の注:
(1) 数値はデバイスが供給されるまでの暫定仕様です。
各 DQS ピンで補正される遅延エレメントは、自動的に入力 DQS 同期化
信号を対応する DQ データ信号のデータ・ウィンドウに整合させます。
DQS 信号は、トップおよびボトム I/O バンク内のローカル DQS バスを
ドライブします。この DQS バスは I/O クロックに対する追加リソース
であり、DQ 入力レジスタを DQS 信号でクロックするのに使用されます。
Stratix II GX デバイスには 2 つの位相シフト・リファレンス回路があり、
デバイスのトップとボトムに 1 つずつ配置されています。トップの回路
は、デバイスのトップにあるすべての DQS ピンに対する補正遅延エレ
メントをコントロールします。ボトムの回路は、デバイスのボトムにあ
るすべての DQS ピンに対する補正遅延エレメントをコントロールしま
す。
各位相シフト・リファレンス回路は、システム基準クロックでドライブ
されます。このクロックは DQS 信号と同じ周波数でなければなりませ
ん。クロック・ピン CLK[15..12]p はデバイスのトップにある位相回
路にクロックを供給し、クロック・ピン CLK[7..4]p はデバイスのボト
ムにある位相回路にクロックを供給します。さらに、PLL クロック出力
は位相シフト・リファレンス回路にもクロックを供給できます。図 3-55
に、デバイスのトップにある各 DQS 遅延シフトの位相シフト・リファ
レンス回路コントロールを示します。デバイスのボトムにもこれと同じ
回路があります。
Altera Corporation
2006 年 8 月
3–87
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
図 3-55. DQS 位相シフト回路
注 (1)、(2)
From PLL 5 (4)
DQSn
Pin
DQS
Pin
DQSn
Pin
DQS
Pin
∆t
∆t
∆t
∆t
to IOE
to IOE
to IOE
CLK[15..12]p (3)
to IOE
DQS
Phase-Shift
Circuitry
DQS
Pin
DQSn
Pin
DQS
Pin
DQSn
Pin
∆t
∆t
∆t
∆t
to IOE
to IOE
to IOE
to IOE
DQS Logic
Blocks
図 3-55 の注:
(1) Stratix II GX デバイスのトップまたはボトムに、最大で18 ペアのDQS ピンとDQSn ピンがあります。DQS
位相シフト回路の右側には最大 10 ペア、左側には最大 8 ペアあります。
(2) t モジュールは DQS ロジック・ブロックを表します。
(3) クロック・ピンCLK[15..12]p はデバイスのトップにある位相回路にクロックを供給し、クロック・ピン
CLK[7..4]p はデバイスのボトムにある位相回路にクロックを供給します。PLL クロック出力を位相シフ
ト回路への基準クロックとして使用することもできます。
(4) PLL 5 はデバイスのトップにあるDQS 位相シフト回路への供給にのみ、PLL 6 はデバイスのボトムにある
DQS 位相シフト回路への供給にのみ使用できます。
これらの専用回路を enhanced PLL のクロックおよび位相シフト機能と
組み合わせることにより、高速メモリへのインタフェースに対する完全
なハードウェア・ソリューションが実現されます。
外部メモリ・インタフェースについて詳しくは、「Stratix II GX デバイ
ス・ハンドブック Volume 2」の「Stratix II GX デバイスの外部メモリ・
インタフェース」の章を参照してください。
プログラマブルなドライブ能力
Stratix II GX デバイスの各 I/O ピンの出力バッファは、特定の標準 I/O
規格に適合させるためのプログラマブルなドライブ能力コントロール機
能が内蔵されています。LVTTL、LVCMOS、SSTL、および HSTL 規格
には、設計者がコントロール可能な複数レベルのドライブ能力がありま
す。Quartus II ソフトウェアで使用されるデフォルト設定は、最大 I/O
性能を達成するために使用される最大電流強度の設定です。すべての標
準 I/O 規格について、最小設定は規格の IOH/IOL を保証する最低ドライ
ブ強度です。最小設定を使用すると、信号のスルー・レート・コントロー
ルにより、システム・ノイズや信号オーバシュートが減少します。
3–88
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–17 に、標準 I/O 規格で設定可能なドライブ能力のコントロールを
示します。
表 3–17. プログラマブルなドライブ能力
注 (1)
カラム I/O ピンに対する
IOH/IOL の設定電流値
(mA)
ロウ I/O ピンに対する
IOH/IOL の設定電流値
(mA)
3.3-V LVTTL
24, 20, 16, 12, 8, 4
12, 8, 4
3.3-V LVCMOS
標準 I/O 規格
24, 20, 16, 12, 8, 4
8, 4
2.5-V LVTTL/LVCMOS
16, 12, 8, 4
12, 8, 4
1.8-V LVTTL/LVCMOS
12, 10, 8, 6, 4, 2
8, 6, 4, 2
1.5-V LVCMOS
8, 6, 4, 2
4, 2
SSTL-2 Class I
12, 8
12, 8
SSTL-2 Class II
24, 20, 16
16
SSTL-18 Class I
12, 10, 8, 6, 4
10, 8, 6, 4
SSTL-18 Class II
20, 18, 16, 8
-
HSTL-18 Class I
12, 10, 8, 6, 4
12, 10, 8, 6, 4
HSTL-18 Class II
20, 18, 16
-
HSTL-15 Class I
12, 10, 8, 6, 4
8, 6, 4
HSTL-15 Class II
20, 18, 16
-
表 3–17 の注:
(1) Quartus II ソフトウェアのデフォルトの電流設定は、各標準I/O 規格に対す
る最大設定になっています。
オープン・ドレイン出力
Stratix II GX デバイスは、各 I/O ピンに対しオプションでオープン・ド
レイン(オープン・コレクタと同等)出力を提供します。このオープン・
ドレイン出力により、複数のデバイスのいずれかでアサートされるシス
テム・レベルのコントロール信号(インタラプト信号やライト・イネー
ブル信号など)を発信します。
バス・ホールド
Stratix II GX デバイスの各 I/O ピンは、オプションでバス・ホールド機
能を提供しています。バス・ホールド回路は、I/O ピンの信号を最後に
ドライブされた状態に保持します。バス・ホールド機能は、次の入力信
号が現れるまで、最後にドライブされた状態にピンを保持するため、バ
スがトライ・ステートになったとき、信号レベルを保持するための外部
プルアップまたはプルダウン抵抗が不要になります。
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2006 年 8 月
3–89
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
バス・ホールド回路は、ノイズによって高周波数スイッチングが予定外
に発生しそうな場合、ドライブされていないピンを入力スレッショルド
電圧から離します。この機能は、設計者が各 I/O ピンに対して個別に選
択できます。バス・ホールド出力のドライブは VCCIO を超えることがな
く、信号のオーバドライブを防ぎます。バス・ホールド機能がイネーブ
ルの場合、プログラマブル・プルアップ・オプションは使用することが
できません。I/O ピンが差動信号用にコンフィギュレーションされてい
るときは、バス・ホールド機能をディセーブルにしてください。
バス・ホールド回路は、約 7 kΩ の公称抵抗値 (RBH) を持つ抵抗を使用
して、信号レベルを最後にドライブされた状態に固定します。この抵抗
を通してドライブされる特定の持続電流、および次にドライブされる入
力レベルの識別に使用されるオーバドライブ電流については、
「Stratix II
GX デバイス・ハンドブック Volume 1」の「DC & スイッチング特性」
の章を参照してください。この情報は、各 VCCIO 電圧レベルについて記
載されています。バス・ホールド回路は、コンフィギュレーション完了
後にのみアクティブになります。ユーザ・モードに移行すると、バス・
ホールド回路はコンフィギュレーションの終了時にピンに与えられた値
をキャプチャします。
プログラマブル・プルアップ抵抗
Stratix II GX デバイスの各 I/O ピンは、ユーザ・モードで使用されるプ
ログラマブル・プルアップ抵抗をオプションで提供します。この機能を
1 本の I/O ピンに対してイネーブルにすると、プルアップ抵抗(通常 25
kΩ)は、出力ピンが存在するバンクの VCCIO レベルに出力を保持します。
最新の標準 I/O 規格のサポート
Stratix II GXデバイスのIOEは、次の標準I/O規格をサポートしています。
■
■
■
■
■
■
■
■
■
■
■
■
■
3.3 V LVTTL/LVCMOS 2.5 V LVTTL/LVCMOS 1.8 V LVTTL/LVCMOS 1.5 V LVCMOS 3.3 V PCI 3.3 V PCI-X mode 1 LVDS LVPECL(入力 / 出力クロックのみ)
差動 1.5 V HSTL Class I および II
差動 1.8 V HSTL Class I および II
差動 SSTL-18 Class I および II
差動 SSTL-2 Class I および II
1.5 V HSTL Class I および II
3–90
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
1.8 V HSTL Class I および II
SSTL-2 Class I および II
■ SSTL-18 Class I および II
■
■
表 3–18 に、Stratix II GX デバイスでサポートされる標準 I/O 規格を表記
します。
表 3–18. Stratix II GX でサポートされる標準 I/O 規格
タイプ
入力リファレンス
電圧 (VREF) (V)
出力電源電圧
(VCCIO) (V)
ボード終端電圧
(VTT) (V)
LVTTL
シングル・エンド
-
3.3
-
LVCMOS
標準 I/O 規格
シングル・エンド
-
3.3
-
2.5 V
シングル・エンド
-
2.5
-
1.8 V
シングル・エンド
-
1.8
-
1.5 V LVCMOS
シングル・エンド
-
1.5
-
3.3 V PCI
シングル・エンド
-
3.3
-
3.3 V PCI-X mode 1
シングル・エンド
-
3.3
-
LVDS
差動
-
2.5 (3)
-
差動
-
3.3
-
HyperTransportテクノロジ 差動
-
2.5 (3)
-
LVPECL (1)
差動 1.5 V HSTL Class I
および II (2)
差動
0.75
1.5
0.75
差動 1.8 V HSTL Class I
および II (2)
差動
0.90
1.8
0.90
差動 SSTL-18 Class I
および II (2)
差動
0.90
1.8
0.90
差動 SSTL-2 Class I
および II (2)
差動
1.25
2.5
1.25
1.2 V HSTL (4)
リファレンス電圧
0.6
1.2
0.6
1.5 V HSTL Class I
および II
リファレンス電圧
0.75
1.5
0.75
1.8 V HSTL Class I
および II
リファレンス電圧
0.9
1.8
0.9
SSTL-18 Class I および II リファレンス電圧
0.90
1.8
0.90
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2006 年 8 月
3–91
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
表 3–18. Stratix II GX でサポートされる標準 I/O 規格
標準 I/O 規格
タイプ
入力リファレンス
電圧 (VREF) (V)
出力電源電圧
(VCCIO) (V)
ボード終端電圧
(VTT) (V)
SSTL-2 Class I および II
リファレンス電圧
1.25
2.5
1.25
表 3–18 の注:
(1) この標準 I/O 規格は、入力および出力カラム・クロック・ピンでのみ利用できます。
(2) この標準 I/O 規格は、I/O バンク 3、4、7、8 の入力クロック・ピンと DQS ピン、そして I/O バンク 9、
10、11、12 の出力クロック・ピンでのみ利用できます。
(3) この標準 I/O 規格を入力および出力カラム・クロック・ピン(I/O バンク 3、4、7、8、9、10、11、およ
び 12)で使用するとき、VCCIO は 3.3 V です。
(4) 1.2 V HSTL は、I/O バンク 4、7 および 8 でのみサポートされます。
Stratix II GX の I/O バンクでサポートされる標準 I/O 規格について詳し
くは、「Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II
& Stratix II GX デバイスで選択可能な標準 I/O 規格」の章を参照してく
ださい。
図 3-56 に示すように、Stratix II GX デバイスは 6 個の I/O バンクと 4 個
の enhanced PLL 外部クロック出力バンクを内蔵しています。デバイス
の左側にある 2 個の I/O バンクには、LVDS 入力および出力のソース・
シンクロナス高速差動 I/O をサポートする回路が含まれています。これ
らのバンクは、PCI ピンまたは PCI-X の I/O ピン、SSTL-18 Class II お
よび HSTL 出力を除き、すべての Stratix II GX 標準 I/O 規格をサポート
します。トップおよびボトムの I/O バンクは、すべてのシングル・エン
ド標準 I/O 規格をサポートします。さらに、enhanced PLL 外部クロッ
ク出力バンクは、SSTL および HSTL に対する差動のサポートなど、ク
ロック出力機能を可能にします。
3–92
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-56. Stratix II GX の I/O バンク
DQS ⋅ 8
PLL7
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
VREF0B3 VREF1B3 VREF2B3 VREF3B3 VREF4B3
Bank 2
VREF0B2 VREF1B2
VREF2B2
VREF3B2 VREF4B2
Bank 3
VREF3B1 VREF4B1
Bank 1
VREF2B1
PLL5
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
VREF0B4 VREF1B4 VREF2B4 VREF3B4 VREF4B4
Transmitter: Bank 13
Receiver: Bank 13
REFCLK: Bank 13
Bank 4
Bank 9
This I/O bank supports LVDS
and LVPECL standards
for input clock operations. Differential HSTL
and differential SSTL standards
are supported for both input
and output operations. (3)
I/O Banks 3, 4, 9, and 11 support all single-ended
I/O standards for both input and output operations.
All differential I/O standards are supported for both
input and output operations at I/O banks 9 and 11.
This I/O bank supports LVDS
and LVPECL standards for input clock
operation. Differential HSTL and
differential SSTL standards are
supported for both input and output
operations. (3)
I/O banks 1 & 2 support LVTTL, LVCMOS,
2.5 V, 1.8 V, 1.5 V, SSTL-2, SSTL-18 class I,
LVDS, pseudo-differential SSTL-2 and pseudo-differential
SSTL-18 class I standards for both input and output
operations. HSTL, SSTL-18 class II,
pseudo-differential HSTL and pseudo-differential
SSTL-18 class II standards are only supported for
input operations. (4)
PLL2
VREF0B1 VREF1B1
PLL11
Bank 11
PLL1
VREF4B8 VREF3B8 VREF2B8 VREF1B8 VREF0B8
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
Bank 12
Bank 10
PLL12
PLL6
Transmitter: Bank 14
Receiver: Bank 14
REFCLK: Bank 14
Transmitter: Bank 15
Receiver: Bank 15
REFCLK: Bank 15
I/O banks 7, 8, 10 and 12 support all single-ended I/O
standards for both input and output operations. All differential
I/O standards are supported for both input and output operations
at I/O banks 10 and 12.
This I/O bank supports LVDS
This I/O bank supports LVDS
and LVPECL standards for input clock operation.
and LVPECL standards for input clock
Differential HSTL and differential
operation. Differential HSTL and differential
SSTL standards are supported
SSTL standards are supported
for both input and output operations. (3)
for both input and output operations. (3)
Bank 8
PLL8
注 (1)、(2)
Transmitter: Bank 16
Receiver: Bank 16
REFCLK: Bank 16
Transmitter: Bank 17
Receiver: Bank 17
REFCLK: Bank 17
Bank 7
VREF4B7 VREF3B7 VREF2B7 VREF1B7 VREF0B7
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
DQS ⋅ 8
図 3-56 の注:
(1) 図 3-56 はシリコン・ダイの上面図で、フリップ・チップ・パッケージの裏面図に相当します。これは参考
図にすぎません。
(2) 個々のデバイスのVREF グループの数は、デバイスのサイズによって異なります。正確なピン配置について
は、ピン・リストおよび Quartus II ソフトウェアを参照してください。
(3) バンク 9 ∼ 12 は、enhanced PLL 外部クロック出力バンクです。
(4) 水平方向のI/O バンクは、高速差動標準 I/O 規格のための SERDES および DPA 回路を搭載しています。差
動標準 I/O 規格について詳しくは、
「Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II GX デ
バイスの高速差動標準 I/O インタフェース」の章を参照してください。
各 I/O バンクには独自の VCCIO ピンがあります。各バンクは異なる
VCCIO レベルを個別にサポートできるため、1 つのデバイスで、1.5 V、
1.8 V、2.5 V、3.3 V のインタフェースをサポートすることができます。
また、各バンクはリファレンス電圧を使用する標準規格(SSTL-2 など)
をサポートするための専用の VREF ピンも備えています。
Altera Corporation
2006 年 8 月
3–93
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
各 I/O バンクは、入力および出力ピンに同じ VCCIO を使用する複数の標
準規格をサポートすることができます。各バンクがサポートできる VREF
電圧レベルは 1 種類です。例えば、VCCIO が 3.3 V の場合、1 つのバンク
で LVTTL、LVCMOS、および 3.3 V PCI の入力と出力をサポートします。
On-Chip Termination(チップ内終端)
Stratix II GX デバイスは、信号の反射を低減し、シグナル・インテグリ
ティを維持するために、差動 (LVDS テクノロジの標準 I/O 規格の場合 )
および直列 On-Chip Termination を提供します。On-Chip Termination
により必要な外部終端抵抗数が減るため、ボード設計が簡略化されます。
終端はパッケージ内に配置できるため、反射を引き起こす原因となる小
さなスタブが除去されます。
Stratix II GX デバイスは以下の 3 つのタイプの終端を提供します。
差動終端 (RD)
キャリブレーションなし直列終端 (RS)
■ キャリブレーション付き直列終端 (RS)
■
■
3–94
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–19 に、I/O バンクごとの Stratix II GX の On-Chip Termination の
サポートを示します。
表 3–19. I/O バンクごとの On-Chip Termination のサポート
On-Chip Termination
標準 I/O 規格のサポート
のサポート
キャリブレーションなし 3.3 V LVTTL
直列終端
3.3 V LVCMOS
Altera Corporation
2006 年 8 月
(1/2)
トップおよびボトム・
バンク (3、4、7、8)
左バンク
(1、2)
√
√
√
√
2.5 V LVTTL
√
√
2.5 V LVCMOS
√
√
1.8 V LVTTL
√
√
1.8 V LVCMOS
√
√
1.5 V LVTTL
√
√
1.5 V LVCMOS
√
√
SSTL-2 Class I および II
√
√
SSTL-18 Class I
√
√
SSTL-18 Class II
√
1.8 V HSTL Class I
√
1.8 V HSTL Class II
√
1.5 V HSTL Class I
√
1.2 V HSTL
√
√
√
3–95
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
表 3–19. I/O バンクごとの On-Chip Termination のサポート
On-Chip Termination
標準 I/O 規格のサポート
のサポート
トップおよびボトム・
バンク (3、4、7、8)
キャリブレーション付き 3.3 V LVTTL
直列終端
3.3 V LVCMOS
差動終端 (1)
(2/2)
左バンク
(1、2)
√
√
2.5 V LVTTL
√
2.5 V LVCMOS
√
1.8 V LVTTL
√
1.8 V LVCMOS
√
1.5 V LVTTL
√
1.5 V LVCMOS
√
SSTL-2 Class I および II
√
SSTL-18 Class I および II
√
1.8 V HSTL Class I
√
1.8 V HSTL Class II
√
1.5 V HSTL Class I
√
1.2 V HSTL
√
LVDS
√
HyperTransport テクノロジ
√
表 3–19 の注:
(1) クロック・ピン CLK1、CLK3、CLK9、CLK11、およびピン FPLL[7..10]CLK は、差動 On-Chip Termination
をサポートしません。クロック・ピン CLK0、CLK2、CLK8、および CLK10 は差動 On-Chip Termination を
サポートしません。トップおよびボトム・バンクのクロック・ピン(CLK[4..7, 12..15])は、差動 OnChip Termination をサポートしません。
差動 On-Chip Termination
Stratix II GX デバイスは、LVDS 規格用の入力レシーバ・バッファに対
して、公称抵抗値 100 Ω による差動 On-Chip Termination をサポートし
ます。LVPECL 入力信号(クロック・ピンでのみサポートされる)には、
外部終端抵抗が必要です。
「Stratix II GX デバイス・ハンドブック Volume
1」の「DC & スイッチング特性」の章の「高速標準 I/O 規格」に示すと
おり、サポートされている差動データ・レートの全範囲で差動 On-Chip
Termination がサポートされています。
3–96
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
差動 On-Chip Termination について詳しくは、
「Stratix II GX デバイス・
ハンドブック Volume 2」の「Stratix II GX デバイスの DPA を使用した
高速差動 I/O インタフェース」の章を参照してください。
差動 On-Chip Termination の精度の仕様について詳しくは、
「Stratix II GX
デバイス・ハンドブック Volume 1」の「DC & スイッチング特性」の章
を参照してください。
キャリブレーションなし直列 On-Chip Termination
Stratix II GX デバイスは、I/O ドライバに伝送線路のインピーダンスに
厳密にマッチングする制御出力インピーダンスを供給するために、ドラ
イバ・インピーダンス・マッチングをサポートしています。その結果、
反射を大幅に低減できます。Stratix II GX デバイスは、シングル・エン
ド標準 I/O 規格に対して、25 および 50 Ω の標準 RS 値により、直列 OnChip Termination をサポートします。マッチング・インピーダンスが選
択されると、電流ドライブ強度は選択不能になります。3–95 ページの
表 3–19 に、キャリブレーションなしの直列 On-Chip Termination をサ
ポートする出力規格のリストを示します。
Stratix II GX デバイスがサポートする直列 On-Chip Termination について詳
しくは、
「Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II
& Stratix II GX デバイスで選択可能な標準 I/O 規格」の章を参照してく
ださい。
キャリブレーションなし On-Chip Termination の精度の仕様について詳
しくは、
「Stratix II GX デバイス・ハンドブック Volume 1」の「DC & ス
イッチング特性」の章を参照してください。
キャリブレーション付き直列 On-Chip Termination
Stratix II GX デバイスは、トップおよびボトム・バンクにおけるカラム
I/O ピンでのキャリブレーション付き直列 On-Chip Termination をサ
ポートします。トップ I/O バンク用に 1 つのキャリブレーション回路と
ボ ト ム I/O バンク用に 1 つの回路があります。各直列 On-Chip
Terminationキャリブレーション回路は、各I/Oバッファの合計インピー
ダンスと、RUP ピンおよび RDN ピンに接続された外部 25 Ω または 50 Ω
抵抗を比較し、それらがマッチングするまでダイナミックにトランジス
タをイネーブルまたはディセーブルします。キャリブレーションは、デ
バイス・コンフィギュレーションの最後に実行されます。キャリブレー
ション回路は、正しいインピーダンスを見つけるとパワーダウンし、ド
ライバ特性の変更を停止します。
Altera Corporation
2006 年 8 月
3–97
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
Stratix II GX がサポートする直列 On-Chip Termination について詳しく
は、「Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II &
Stratix II GXデバイスで選択可能な標準I/O規格」の章を参照してください。
キャリブレーション付き On-Chip Termination の精度の仕様について詳
しくは、
「Stratix II GX デバイス・ハンドブック Volume 1」の「DC & ス
イッチング特性」の章を参照してください。
MultiVolt I/O インタフェース
Stratix II GX アーキテクチャは、MultiVolt™ I/O インタフェース機能を
サポートしており、すべてのパッケージの Stratix II GX デバイスは電源
電圧の異なるシステムとのインタフェースが可能です。Stratix II GX の
VCCINT ピンは、常に 1.2V 電源に接続されている必要があります。VCCINT
ピンのレベルが 1.2 V のとき、入力ピンは、1.5 V、1.8 V、2.5 V、3.3 V
を許容します。VCCIO ピンは、要求される出力レベルに応じて、1.5 V、
1.8 V、2.5 V、3.3 V のいずれかの電源に接続することができます。出力
レベルは電源と同じ電圧のシステムと互換性を持ちます(例えば、VCCIO
ピンが 1.5 V 電源に接続されている場合、出力レベルは 1.5 V のシステム
と互換性があります)。Stratix II GX の VCCPD 電源ピンは、常に 3.3 V の
電源に接続されている必要があります。これらの電源ピンは、出力バッ
ファにプリドライバ電源を供給するために使用され、出力ピンの性能を
強化します。VCCPD ピンは、コンフィギュレーション入力ピンおよび
JTAG 入力ピンにも電源を供給します。
表 3–20 は、Stratix II GX の MultiVolt I/O サポートをまとめたものです。
表 3–20. Stratix II GX の MultiVolt I/O サポート
注 (1)
入力信号 (V)
出力信号 (V)
VCCIO
(V)
1.2
1.5
1.8
2.5
3.3
1.2
1.2
(4)
√ (2)
√ (2)
√ (2)
√ (2)
√ (4)
1.5
(4)
√
√
√ (2)
√ (2)
√ (3)
√
1.8
(4)
√ (2)
√
√ (2)
√ (2)
√ (3)
√ (3)
√
√
√ (3)
√ (3)
√ (3)
√
√
√ (3)
√ (3)
√ (3)
√ (3)
2.5
(4)
√
3.3
(4)
√ (2)
3–98
Stratix II GX デバイスハンドブック Volume 1
1.5
1.8
2.5
3.3 5.0
√
√
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–20 の注:
(1) 入力を VCCIO より高く 4.0 V より低くドライブするには、PCI クランピング・ダイ
オードをディセーブルにし、Quartus IIソフトウェアのAllow LVTTL and LVCMOS
input to overdrive input buffer オプションを選択します。
(2) ピン電流はデフォルト値よりもわずかに高くなることがあります。ドライビング・
デバイスの最大 VOL 電圧および最小 VOH 電圧が該当する Stratix II の最大 VI L およ
び最小 VI H 電圧仕様に違反しないことを確認する必要があります。
(3) VCCIO は、Stratix II デバイスがドライブ・アウトするのに必要な電圧を規定してい
ますが、受信デバイスの電源電圧レベルが異なる場合でも、VCCIO 値が入力の許容
範囲内であれば、Stratix II デバイスにインタフェースできます。
(4) Stratix II GX デバイスは 1.2 V HSTL をサポートしています。1.2 V LVTTL および
1.2 V LVCMOS はサポートしていません。
TDO および nCEO ピンは、それらが存在するバンクの VCCIO によって電
源が供給されます。TDO は I/O バンク 4、nCEO は I/O バンク 7 にあり
ます。理想的には、接続されている任意の 2 本のピンの I/O バッファ用
VCC 電源は、同じ電圧レベルにあります。ただし、マスタ・デバイスの
TDO ピンと nCEO ピンの VCCIO レベル、およびスレーブ・デバイスの
VCCSEL で選択されるコンフィギュレーション電圧レベルによっては、そ
うならない場合もあります。マスタ・デバイスとスレーブ・デバイスは、
チェイン内のどの場所にでも配置できます。マスタは、スレーブ・デバ
イスに対して TDO または nCEO をドライブ・アウトしていることを示し
ます。マルチ・デバイス・パッシブ・コンフィギュレーション方式の場
合、マスタ・デバイスの nCEO ピンは、スレーブ・デバイスの nCE ピン
をドライブします。スレーブ・デバイスの VCCSEL ピンは、nCE に使用
される入力バッファを選択します。VCCSEL がロジック High のときには、
VCCIO でドライブされる 1.8 V/1.5 V バッファを選択します。VCCSEL がロ
ジック Low のときには、VCCPD でドライブされる 3.3 V/2.5 V 入力バッ
ファを選択します。理想的なケースは、マスタ・デバイスの nCEO バン
クの VCCIO を接続されているスレーブ・デバイスの nCE 入力バッファに
対する VCCSEL 設定に一致させることですが、アプリケーションによって
は不可能な場合があります。表 3–21 は、nCEO がすべての電源の組み合
わせに対して、正しく nCE をドライブするためのボード・デザイン推奨
事項を示しています。
Altera Corporation
2006 年 8 月
3–99
Stratix II GX デバイスハンドブック Volume 1
I/O 構造
表 3–21. nCEO および nCE 入力バッファ電源に対するボード・デザイン推奨事項
I/O バンク 7 における Stratix II GX の nCEO VCCIO 電圧レベル
I/O バンク 3 における
nCE 入力バッファ電源 V
CCIO = 3.3 V VCCIO = 2.5 V VCCIO = 1.8 V VCCIO = 1.5 V VCCIO = 1.2 V
VCCSEL High
(VCCI O バンク 3 = 1.5 V)
√(1)、(2)
√ (3)、(4)
√ (5)
√
√
VCCSEL High
(VCCI O バンク 3 = 1.8 V)
√ (1)、(2)
√ (3)、(4)
√
√
必要なレベ
ル・シフタ
√
√ (4)
√ (6)
必要なレベ
ル・シフタ
必要なレベ
ル・シフタ
VCCSEL Low
(VCCPD = 3.3 V)
表 3–21 の注:
(1)
(2)
(3)
(4)
(5)
(6)
入力バッファは 3.3 V を許容します。
nCEO 出力バッファは、VOH (MIN) = 2.4 V に適合します。
入力バッファは 2.5 V を許容します。
nCEO 出力バッファは、VOH (MIN) = 2.0 V に適合します。
入力バッファは 1.8 V を許容します。
外部 250 Ω プルアップ抵抗は必須ではありませんが、ボードの信号レベルが最適でない場合は推奨されます。
JTAG チェインの場合、最初のデバイスの TDO ピンは、チェイン内の 2
番目のデバイスの TDI ピンをドライブします。JTAG 入力 I/O セル (TCK、
TMS、TDI、および TRST) の VCCSEL 入力は、内部で GND にハードワイ
ヤされており、VCCPD で電源供給される 3.3 V/2.5 V 入力バッファを選択
します。理想的なケースは、最初のデバイスの TDO バンクの VCCIO を 2
番目のデバイスの TDI に対する VCCSEL 設定にマッチさせることですが、
アプリケーションによっては不可能な場合があります。表 3–22 に、適切
な JTAG チェイン動作を実現するためのボード・デザインの推奨事項が
記載されています。
3–100
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–22. サポートされる TDO/TDI 電圧の組み合わせ
TDI 入力バッ
ファ電源
デバイス
Stratix II GX
I/O バンク 4 における Stratix II GX TDO の VCCIO 電圧レベル
VCCI O =
3.3 V
VCCI O =
2.5 V
VCCIO =
1.8 V
VCCIO =
1.5 V
VCCIO =
1.2 V
√ (1)
√ (2)
√ (3)
必要なレベ
ル・シフタ
必要なレベ
ル・シフタ
√ (1)
√ (2)
√ (3)
必要なレベ
ル・シフタ
必要なレベ
ル・シフタ
VCC = 2.5 V
√ (1)、(4)
√ (2)
√ (3)
必要なレベ
ル・シフタ
必要なレベ
ル・シフタ
VCC = 1.8 V
√ (1)、(4)
√ (2)、(5)
√
必要なレベ
ル・シフタ
必要なレベ
ル・シフタ
VCC = 1.5 V
√ (1)、(4)
√ (2)、(5)
√ (6)
√
√
常時 VCCPD (3.3 V)
Stratix II GX以外 VCC = 3.3 V
表 3–22 の注:
(1)
(2)
(3)
(4)
(5)
(6)
TDO 出力バッファは、VOH (MIN) = 2.4 V に適合します。
TDO 出力バッファは、VOH (MIN) = 2.0 V に適合します。
外部 250 Ω プルアップ抵抗は必須ではありませんが、ボードの信号レベルが最適でない場合は推奨されます。
入力バッファは 3.3 V を許容する必要があります。
入力バッファは 2.5 V を許容する必要があります。
入力バッファは 1.8 V を許容する必要があります。
DPA 搭載の
高速差動 I/O の
サポート
Stratix II GX デバイスは、最大 1 Gbps の速度で差動標準規格をサポート
する専用回路を内蔵しています。LVDS差動標準I/O規格は、Stratix II GX
デバイスでサポートされています。さらに、トップおよびボトム I/O バ
ンクの入力および出力クロック・ピンで、LVPECL 標準 I/O 規格がサ
ポートされます。
高速差動 I/O 回路は、以下の高速標準 I/O インタコネクト規格およびア
プリケーションをサポートします。
SPI-4 Phase 2 (POS-PHY Level 4) SFI-4 ■ パラレル RapidIO™ 規格
■
■
EP2SGX30 デ バ イ ス に は、2 個 の 専 用 高 速 PLL が あ り、EP2SGX60、
EP2SGX90、および EP2SGX130 デバイスには、基準クロックを逓倍し
て高速差動 SERDES チャネルをドライブするための 4 個の専用高速 PLL
があります。
Altera Corporation
2006 年 8 月
3–101
Stratix II GX デバイスハンドブック Volume 1
DPA 搭載の高速差動 I/O のサポート
表 3–23 から 3–26 に、各 Stratix II GX デバイスで各 fast PLL がクロック
可能なチャネル数を示します。表 3–23 から 3–26 で、各トランスミッタ
またはレシーバの最初の列は、PLL から直接ドライブ可能なチャネル数
を示します。その後の 2 番目の列は、隣接するセンタ fast PLL からクロ
ス・バンク・チャネルが使用された場合に、1 個の fast PLL がドライブ
可能な最大チャネル数を示します。例えば、780 ピン FineLine BGA® の
EP2SGX30 デバイスにおいて、PLL 1 は I/O バンク 1 では最大 16 本のト
ランスミッタ・チャネルをドライブでき、I/O バンク 1 と 2 では最大 29
本のトランスミッタ・チャネルをドライブできます。Quartus II ソフト
ウェアは、レシーバがトランスミッタをドライブしているときに、レシー
バ PLL とトランスミッタ PLL をマージすることも可能です。この場合、
1 個の fast PLL で最大レシーバ・チャネル数と最大トランスミッタ・チャ
ネル数をドライブできます。
表 3–23. EP2SGX30 デバイスの差動チャネル
パッケージ
トランスミッタ /
レシーバ
注 (1)
センタ fast PLL パッケージ
合計チャネル数
780 ピン FineLine BGA トランスミッタ
レシーバ
PLL1
PLL2
29
16
13
31
17
14
センタ fast PLL
コーナ fast PLL
表 3–24. EP2SGX60 デバイスの差動チャネル
パッケージ
780 ピン FineLine BGA
トランスミッタ /
レシーバ
注 (1)
合計チャネル数
PLL2
PLL7
PLL8
トランスミッタ
29
16
13
レシーバ
31
17
14
42
21
21
21
21
42
21
21
21
21
1,152 ピン FineLine BGA トランスミッタ
レシーバ
表 3–25. EP2SGX90 デバイスの差動チャネル
パッケージ
PLL1
トランスミッタ /
レシーバ
1,152 ピン FineLine BGA トランスミッタ
レシーバ
1,508 ピン FineLine BGA トランスミッタ
レシーバ
3–102
Stratix II GX デバイスハンドブック Volume 1
注 (1)
センタ fast PLL コーナ fast PLL
合計チャネル数
PLL1
PLL2
PLL7
PLL8
45
23
22
23
22
47
23
24
23
24
59
30
29
29
29
59
30
29
29
29
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
表 3–26. EP2SGX130 デバイスの差動チャネル
パッケージ
トランスミッタ /
レシーバ
1,508 ピン FineLine BGA トランスミッタ
レシーバ
注 (1)
センタ fast PLL コーナ fast PLL
合計チャネル数
PLL1
PLL2
PLL7
PLL8
71
37
41
37
41
73
37
41
37
41
表 3–23 から 3–26 の注:
(1) レシーバ・チャネルの総数は、データ・チャネルとしてオプションで使用可能な4 個の専用ではないクロッ
ク・チャネルを含みます。
したがって、合計チャネル数は、PLL 1、2、3、4 でアクセス可能なチャ
ネル数と PLL 7、8、11、12 でアクセス可能なチャネル数を加算したも
のではありません。
DPA 搭載の専用回路のサポート
Stratix II GX デバイスは、最大 1 Gbps の LVDS 信号とのソース・シンク
ロナス・インタフェースをサポートします。Stratix II GX デバイスは、低
速または高速クロックに従ってシリアル・チャネルを送信または受信で
きます。
受信デバイスの PLL は、クロックを整数係数 W (W = 1 ∼ 32) で逓倍し
ます。SERDES 係数 J は、レシーバからのデータをパラレル変換するか、
またはシリアル化してトランスミッタに送るためのパラレル・データ幅
を決定します。SERDES 係数 J は 4、5、6、7、8、9、または 10 に設定
でき、PLL クロック逓倍の W 値に等しくする必要はありません。ダイ
ナミック・フェーズ・アライナを使用する設計では、これらの J 係数値
もすべてサポートしています。J 係数が 1 の場合、Stratix II GX デバイス
は SERDES ブロックをバイパスします。J 係数が 2 の場合、Stratix II GX
デバイスは SERDES ブロックをバイパスし、DDR 入力レジスタおよび
出力レジスタが IOE 内で使用されます。図 3-57 は、Stratix II GX トラン
スミッタ・チャネルのブロック図です。
Altera Corporation
2006 年 8 月
3–103
Stratix II GX デバイスハンドブック Volume 1
DPA 搭載の高速差動 I/O のサポート
図 3-57. Stratix II GX トランスミッタ・チャネル
Data from R4, R24, C4, or
direct link interconnect
+
–
10
Local
Interconnect
Up to 1 Gbps
10
Dedicated
Transmitter
Interface
diffioclk
refclk
Fast
PLL
load_en
Regional or
global clock
Stratix II GX の各レシーバ・チャネルには、位相の検出および選択のた
めの DPA ブロック、SERDES、シンクロナイザ、およびデータ・リアラ
イナ回路が含まれています。チャネルの基本的なソース同期動作に影響
を与えずに、DPA をバイパスすることができます。さらに、ロジック・
アレイからのコントロール信号により、DPA ブロックの使用またはブ
ロックのバイパスをダイナミックに切り換えることができます。図 3-58
に、Stratix II GX レシーバ・チャネルのブロック図を示します。
3–104
Stratix II GX デバイスハンドブック Volume 1
Altera Corporation
2006 年 8 月
Stratix II GX アーキテクチャ
図 3-58. Stratix II GX レシーバ・チャネル
Data to R4, R24, C4, or
direct link interconnect
Up to 1 Gbps
+
–
D
Q
Data Realignment
Circuitry
10
data
retimed_data
DPA
Synchronizer
Dedicated
Receiver
Interface
DPA_clk
Eight Phase Clocks
8
diffioclk
refclk
Fast
PLL
load_en
Regional or
global clock
外部ピン、グローバル・クロック、またはリージョナル・クロックは fast
PLL をドライブできます。これにより、SERDES ブロックと外部ピンま
たはそのいずれかをドライブする 2 つの乗算された高速クロック、およ
びロジック・アレイをドライブする低速クロックの最大 3 つのクロック
を出力できます。さらに、VCO からの 8 つの位相シフト・クロックを
DPA 回路に供給できます。fast PLL について詳しくは、
「Stratix II GX デ
バイス・ハンドブック Volume 2」の「Stratix II GX デバイスの PLL」の
章を参照してください。
fast PLL からの 8 つの位相シフト・クロックは DPA ブロックに供給さ
れます。DPA ブロックはシリアル・データ・アイの中心に最も近い位相
を選択して、着信データをサンプリングします。これにより、ソース・
シンクロナス回路は、チャネル間スキューやクロック・チャネル間ス
キューに関係なく、着信データを正確にキャプチャすることができます。
DPA ブロックはシリアル・データの位相に最も近い位相にロックしま
す。位相アラインメントされた DPA クロックが、シンクロナイザにデー
タを書き込むのに使用されます。
シンクロナイザは、DPA ブロックとデータ・リアラインメントおよび
SERDES 回路の間に配置されます。DPA ブロックを利用するすべての
チャネルが、データをサンプリングするのに異なる位相を選択できるた
め、データをデータ・リアラインメントおよび SERDES 回路の高速ク
ロック・ドメインに同期させるには、シンクロナイザが必要です。
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2006 年 8 月
3–105
Stratix II GX デバイスハンドブック Volume 1
DPA 搭載の高速差動 I/O のサポート
POS-PHY 4 およびパラレル RapidIO 規格などの高速ソース・シンクロ
ナス・インタフェースでは、ソース同期クロック・レートはデータ・レー
トの倍数のバイト・レートまたは SERDES レートではありません。ク
ロックはデータ・レートの 1/2 で、1/8 ではないため、ソース同期クロッ
クはバイト境界またはワード境界を提供しません。このため、これらの
プロトコルにはバイト・アラインメントが必要です。Stratix II GX デバ
イスの高速差動 I/O 回路は、ユーザ制御のバイト境界シフトを実現する
専用データ・リアラインメント回路を提供します。これによりデザイン
が単純化され、ALM リソースも節約されます。設計者は ALM ベースの
ステート・マシンを使用して、バイト・アラインメントを示す特定のパ
ターンが検出されるまで、レシーバのバイト境界をシフトさせるための
信号を送ることができます。
fast PLL およびチャネルのレイアウト
レシーバ・チャネルとトランスミッタ・チャネルは、デバイスの左側にあ
る各 I/O バンクが 1 LAB ロウあたり 1 本のレシーバ・チャネルと 1 本の
トランスミッタ・チャネルを持つようにインタリーブされます。図 3-59
EP2SGX30C/D および EP2SGX60C/D デバイスの fast PLL およびチャ
に、
ネルのレイアウトを示します。図 3-60 には、EP2SGX60E、EP2SGX90E/F、
および EP2SGX130G デバイスの fast PLL およびチャネルのレイアウトを
示します。
図 3-59. EP2SGX30C/D および EP2SGX60C/D デバイスの fast PLL およびチャネルのレイアウト
注 (1)
4
LVDS
Clock
DPA
Clock
Quadrant
Quadrant
Quadrant
Quadrant
4
2
Fast
PLL 1
Fast
PLL 2
2
4
LVDS
Clock
DPA
Clock
図 3-59 の注:
(1) 各デバイスがサポートするチャネル数については、表 3–23 を参照してください。
3–106
Stratix II GX デバイスハンドブック Volume 1
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2006 年 8 月
Stratix II GX アーキテクチャ
図 3-60. EP2SGX60E∼EP2SGX130デバイスのfast PLLおよびチャネルのレイアウト
注 (1)
Fast
PLL 7
2
4
LVDS
Clock
DPA
Clock
Quadrant
Quadrant
DPA
Clock
Quadrant
Quadrant
4
2
Fast
PLL 1
Fast
PLL 2
2
4
LVDS
Clock
2
Fast
PLL 8
図 3-60 の注:
(1) 各デバイスがサポートするチャネル数については、表 3–24 ∼ 表 3–26 を参照してください。
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2006 年 8 月
3–107
Stratix II GX デバイスハンドブック Volume 1
DPA 搭載の高速差動 I/O のサポート
3–108
Stratix II GX デバイスハンドブック Volume 1
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