Stratix II Stratix II GX デバイスのコンフィギュレーション

Stratix II Stratix II GX デバイスのコンフィギュレーション
7. Stratix II & Stratix II GX デバイス
のコンフィギュレーション
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考
用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。
SII52007-4.1
はじめに
Stratix® II および Stratix II GX デバイスは、SRAM セルを使用してコン
フィギュレーション・データを格納します。SRAM メモリは揮発性であ
るため、コンフィギュレーション・データは、デバイスに電源が投入さ
れるたびに、Stratix II および Stratix II GX デバイスにダウンロードする
必要があります。Stratix II および Stratix II GX デバイスは、ファースト・
パッシブ・パラレル (FPP)、アクティブ・シリアル (AS)、パッシブ・シ
リアル (PS)、パッシブ・パラレル非同期 (PPA)、および JTAG (Joint Test
Action Group) の 5 種類のコンフィギュレーション手法のいずれか 1 つ
を使用してコンフィギュレーションすることができます。すべてのコン
フィギュレーション手法では、外部コントローラ(MAX® II デバイスま
たはマイクプロセッサなど)またはコンフィギュレーション・デバイス
を使用します。
コンフィギュレーション・デバイス
アルテラのエンハンスド・コンフィギュレーション・デバイス (EPC16、
EPC8、および EPC4) は、高集積デバイス向けのシングル・デバイス・
コンフィギュレーション・ソリューションをサポートし、FPP および PS
コンフィギュレーション手法で使用されます。これらは自身の JTAG イ
ンタフェースを介して ISP に対応します。エンハンスド・コンフィギュ
レーション・デバイスは、コントローラとフラッシュ・メモリの 2 つの
主要ブロックに分かれます。
エンハンスド・コンフィギュレーション・デバイスについて詳し
くは、「コンフィギュレーション・ハンドブック Volume 2」の
「エンハンスド・コンフィギュレーション・デバイス (EPC4、EPC8
& EPC16) データシート」および「アルテラのエンハンスド・コ
ンフィギュレーション・デバイス」の章を参照してください。
アルテラのシリアル・コンフィギュレーション・デバイス (EPCS64、
EPCS16、および EPCS4) は、Stratix II および Stratix II GX デバイス向け
のシングル・デバイス・コンフィギュレーション・ソリューションをサ
ポートしており、AS コンフィギュレーション手法で使用されます。シリ
アル・コンフィギュレーション・デバイスは、低コストでピン数の少な
いコンフィギュレーション・ソリューションを提供します。
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2005 年 12 月
7–1
シリアル・コンフィギュレーション・デバイスについて詳しく
は、「コンフィギュレーション・ハンドブック Volume 2」の
「シリアル・コンフィギュレーション・デバイス (EPCS1、EPCS4、
EPCS16 & EPCS64) データシート」の章を参照してください。
EPC2 コンフィギュレーション・デバイスは、PS コンフィギュレーショ
ン手法向けにコンフィギュレーション・サポートを提供します。EPC2 デ
バイスは自身の JTAG インタフェースを介して ISP に対応します。EPC2
デバイスは、カスケード接続して、大きなコンフィギュレーション・ファ
イルを保持することができます。
EPC2 コンフィギュレーション・デバイスについて詳しくは、
「コ
ンフィギュレーション・ハンドブック Volume 2」の「SRAM ベー
ス LUT デバイス用コンフィギュレーション・デバイス・データ
シート」の章を参照してください。
表 7–1 に示すように、コンフィギュレーション手法を選択するには、
Stratix II または Stratix II GX デバイスの MSEL ピンを High または Low
にドライブします。MSEL ピンは、それらのピンが存在するバンクの
VCCPD 電源で駆動されます。MSEL[3..0] ピンには常時アクティブな
5kΩ の内部プルダウン抵抗があります。POR およびリコンフィギュレー
ション実行中に、ロジック Low およびロジック High とみなすためには、
MSEL ピンは LVTTL VIL および VIH レベルでなければなりません。
不正なコンフィギュレーション手法の検出の問題を回避するため
に、MSEL[] ピンを VCCPD および GND にプルアップ抵抗または
プルダウン抵抗なしで接続してください。MSEL[] ピンをマイク
ロプロセッサや他のデバイスでドライブしてはなりません。
表 7–1. Stratix II および Stratix II GX のコンフィギュレーション手法
(1/2)
MSEL3
MSEL2
MSEL1
MSEL0
ファースト・パッシブ・パラレル(FPP)
0
0
0
0
パッシブ・パラレル非同期 (PPA)
0
0
0
1
パッシブ・シリアル (PS)
0
0
1
0
コンフィギュレーション手法
リモート・システム・アップグレード FPP (1)
0
1
0
0
リモート・システム・アップグレード PPA (1)
0
1
0
1
リモート・システム・アップグレード PPA (1)
0
1
1
0
ファースト AS (40MHz) (2)
1
0
0
0
リモート・システム・アップグレード・ファースト AS
(40MHz) (2)
1
0
0
1
7–2
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–1. Stratix II および Stratix II GX のコンフィギュレーション手法
(2/2)
MSEL3
MSEL2
MSEL1
MSEL0
復元および / またはデザイン・セキュリティ機能が
イネーブルされた FPP(3)
1
0
1
1
復元および / またはデザイン・セキュリティ機能がイネー
ブルされたリモート・システム・アップグレード FPP の
(1)、(3)
1
1
0
0
コンフィギュレーション手法
AS (20 MHz) (2)
1
1
0
1
リモート・システム・アップグレード AS (20 MHz) (2)
1
1
1
0
(4)
(4)
(4)
(4)
JTAG ベースのコンフィギュレーション (5)
表 7–1 の注:
(1) これらの手法では、RUnLU ピンをドライブし、リモート・アップデートまたはローカル・アップデートの
いずれかを指定する必要があります。Stratix II デバイスでのリモート・システム・アップグレードの詳細
については、「Stratix II デバイス・ハンドブック Volume 2」または「Stratix II GX デバイス・ハンド
ブック Volume 2」の「Stratix II & Stratix II GX のリモート・システム・アップグレード」の章を参照して
ください。
EPICS16およびEPCS64デバイスのみです。その他のEPCSデバイスは、
(2) 最大40 MHzの DCLK をサポートするのは、
「Serial Configuration Devices Data Sheet」
を参照してください。
最大20 MHzのDCLKをサポートします。詳しくは、
(3) これらのモードは、MAX II デバイスまたはフラッシュ・メモリ内蔵マイクロプロセッサをコンフィギュ
レーションに使用するときにのみサポートされます。これらのモードでは、ホスト・システムはデータ・
レートの 4 倍の DCLK を出力する必要があります。
(4) MSEL ピンはフローティング状態にしないで、 VCCPD またはグランドに接続してください。 これらのピンは、
生産時に使用される JTAG 以外のコンフィギュレーション手法をサポートします。JTAG コンフィギュレー
ションしか使用しない場合は、MSEL ピンをグランドに接続する必要があります。
(5) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つま
り MSEL ピンの設定は無視されます。
Stratix II および Stratix II GX デバイスは、デザイン・セキュリティ、復
元、およびリモート・システム・アップグレード機能を提供しています。
コンフィギュレーション・ビットストリーム暗号化を使用するデザイン・
セキュリティは、Stratix II および Stratix II GX デバイスで使用可能であ
り、これによりデザインが保護されます。Stratix II および Stratix II GX
デバイスは、圧縮されたコンフィギュレーション・ビットストリームを
受け取り、このデータをリアルタイムで復元し、必要メモリを低減しコ
ンフィギュレーション時間を短縮します。リモート・システム・アップ
グレード機能を使用することによって、Stratix II および Stratix II GX デ
ザインに対して遠隔地からのリアルタイム・システム・アップグレード
を行うことができます。
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2005 年 12 月
7–3
Stratix II デバイスハンドブック Volume 2
表 7–2 および表 7–3 に、それぞれ Stratix II および Stratix II GX デバイス
の圧縮されていないコンフィギュレーション・ファイルのサイズを示し
ます。
表 7–2. Stratix II の復元された .rbf サイズ
注 (1)、(2)
データ・サイズ
( ビット )
データ・サイズ
( メガバイト )
4,721,544
0.590
EP2S30
9,640,672
1.205
EP2S60
16,951,824
2.119
EP2S90
25,699,104
3.212
EP2S130
37,325,760
4.666
EP2S180
49,814,760
6.227
デバイス
EP2S15
表 7–2: の注:
(1) これらの値は最終的なものです。
(2) .rbf:ロウ・バイナリ・ファイル
表 7–3. Stratix II GX の復元された .rbf サイズ
注 (1)、(2)
データ・サイズ
(ビット)
データ・サイズ
(メガバイト)
EP2SGX30C
EP2SGX30D
9,640,672
1.205
EP2SGX60C
EP2SGX60D
EP2SGX60E
16,951,824
2.119
EP2SGX90E
EP2SGX90F
25,699,104
3.212
EP2SGX130G
37,325,760
4.666
デバイス
表 7–3: の注:
(1) これらの値は暫定的なものです。
(2) .rbf:ロウ・バイナリ・ファイル
表 7–2 のデータを使用して、デザインをコンパイルする前のファイル・
サイズを見積もります。16 進(.hex)フォーマットや Tabular Text File
(.ttf)フォーマットなど、異なるコンフィギュレーション・ファイル・
フォーマットではファイル・サイズが異なります。ただし、どのバージョ
ンの Quartus® II ソフトウェアでも、同じデバイスをターゲットとする
デザインでは、復元されたコンフィギュレーション・ファイルは同じサ
イズになります。圧縮率はデザインに依存するため、圧縮を使用してい
る場合、ファイル・サイズはコンパイルごとに異なる可能性があります。
7–4
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
この章では、Stratix II および Stratix II GX デバイスのコンフィギュレー
ション機能について説明し、サポートされているコンフィギュレーショ
ン手法を使用して Stratix II および Stratix II GX デバイスをコンフィギュ
レーションする方法を説明します。この章では、コンフィギュレーショ
ン・ピンの説明と、Stratix II および Stratix II GX デバイスのコンフィ
ギュレーション・ファイル・フォーマットを示します。この章では、一
般的な用語として使用するデバイスには、すべての Stratix II および
Stratix II GX デバイスが含まれます。
デバイス・コンフィギュレーション・オプションの設定またはコンフィ
ギュレーション・ファイルの作成について詳しくは、
「コンフィギュレー
ション・ハンドブック Volume 2」の「ソフトウェア設定」のセクショ
ンを参照してください。
コンフィギュ
レーション機能
Stratix II および Stratix II GX デバイスは、コンフィギュレーション・ファ
イルのストレージを低減するコンフィギュレーション・データ復元、設
計者のデザインを保護するデータ暗号化を使用したデザイン・セキュリ
ティ、および Stratix II および Stratix II GX のデザインを遠隔地からアッ
プデート可能にするリモート・システム・アップグレードを提供します。
表 7–4 に各コンフィギュレーション手法で使用可能なコンフィギュレー
ション機能を示します。
表 7–4. Stratix II および Stratix II GX コンフィギュレーション機能
コンフィギュ
レーション手法
FPP
(1/2)
コンフィギュレーション方法
デザイン・
セキュリティ
復元
リモート・
システム・
アップグレード
MAX II デバイスまたはフラッシュ・メモリ
内蔵マイクロプロセッサ
√(1)
√ (1)
√
√ (2)
√
エンハンスド・コンフィギュレーション・
デバイス
AS
シリアル・コンフィギュレーション・
デバイス
√
√
√ (3)
PS
MAX II デバイスまたはフラッシュ・メモリ
内蔵マイクロプロセッサ
√
√
√
エンハンスド・コンフィギュレーション・
デバイス
√
√
√
ダウンロード・ケーブル
√
√
PPA
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2005 年 12 月
MAX II デバイスまたはフラッシュ・メモリ
内蔵マイクロプロセッサ
√
7–5
Stratix II デバイスハンドブック Volume 2
コンフィギュレーション機能
表 7–4. Stratix II および Stratix II GX コンフィギュレーション機能
コンフィギュ
レーション手法
JTAG
コンフィギュレーション方法
(2/2)
デザイン・
セキュリティ
復元
リモート・
システム・
アップグレード
MAX II デバイスまたはフラッシュ・メモリ
内蔵マイクロプロセッサ
表 7–4 の注:
(1) これらのモードでは、ホスト・システムはデータ・レートの 4 倍の DCLK を送信する必要があります。
(2) Stratix IIおよびStratix II GXデバイスの復元機能が有効でない間、エンハンスド・コンフィギュレーション・
デバイスの復元機能は有効です。
(3) AS コンフィギュレーション手法が使用されているときのみ、リモート・アップデート・モードはサポート
されます。ローカル・アップデート・モードはサポートされていません。
コンフィギュレーション・データ復元
Stratix II および Stratix II GX デバイスは、コンフィギュレーション・メ
モリおよび時間を節約するコンフィギュレーション・データの復元をサ
ポートします。この機能により、圧縮されたコンフィギュレーション・
データをコンフィギュレーション・デバイスまたはその他のメモリに格
納し、この圧縮されたビットストリームを Stratix II および Stratix II GX
デバイスに送信することができます。コンフィギュレーションの間、
Stratix II および Stratix II GX デバイスはリアルタイムでビットストリー
ムを復元し、SRAM セルをプログラムします。
暫定データは、圧縮により通常コンフィギュレーション・ビット
ストリームのサイズが 35 ∼ 55% 縮小することを示しています。
Stratix II および Stratix II GX デバイスは、FPP(MAX II デバイス/マイ
クロプロセッサおよびフラッシュを使用する場合)、AS および PS コン
フィギュレーション手法で復元をサポートしています。復元は PPA コン
フィギュレーション手法または JTAG ベースのコンフィギュレーション
ではサポートされていません。
FPP モードを使用する場合、インテリジェント・ホストはデー
タ・レートの 4 倍の DCLK を供給する必要があります。したがっ
て、コンフィギュレーション・データは、4 つの DCLK サイクル
の間有効でなければなりません。
7–6
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
Stratix II および Stratix II GX デバイスは同じ圧縮アルゴリズムを使用し
ていますが、これらのデバイスでサポートされる復元機能は、エンハン
スド・コンフィギュレーション・デバイス(EPC16、EPC8、および EPC4
デバイス)の復元機能とは異なります。エンハンスド・コンフィギュレー
ション・デバイスのデータ復元機能により、圧縮データを格納し、それ
をターゲット・デバイスに送信する前にビットストリームを復元できま
す。FPP モードの Stratix II および Stratix II GX デバイスをエンハンスド・
コンフィギュレーション・デバイスと共に使用するときは、復元機能は
エンハンスド・コンフィギュレーション・デバイスでのみ使用でき、
Stratix II および Stratix II GX デバイスでは使用できません。
PS モードでは、圧縮されたコンフィギュレーション・データを送信する
とコンフィギュレーション時間が短縮されるため、Stratix II または
Stratix II GX の復元機能を使用します。Stratix II または Stratix II GX デバ
イスとエンハンスド・コンフィギュレーション・デバイスの復元機能の
両方を同時に使用しないでください。圧縮アルゴリズムは再帰的になる
よう意図されておらず、コンフィギュレーション・ファイルをさらに圧
縮する代わりに展開が可能です。
圧縮をイネーブルすると、Quartus II ソフトウェアは圧縮されたコン
フィギュレーション・データを持つコンフィギュレーション・ファイル
を生成します。この圧縮ファイルは、コンフィギュレーション・デバイ
スまたはフラッシュ・メモリで必要な容量を低減し、Stratix II または
Stratix II GX デバイスにビットストリームを送信するのに必要な時間を
短縮します。Stratix II または Stratix II GX デバイスがコンフィギュレー
ション・ファイルを復元するのに必要な時間は、コンフィギュレーショ
ン・データをデバイスに送信するのに必要な時間よりも短くなっていま
す。
Stratix II および Stratix II GX ビットストリームの圧縮をイネーブルする
には、以下の 2 つの方法があります。デザイン・コンパイル前(Compiler
Settings メニュー)とデザイン・コンパイル後(Convert Programming
Files ウィンドウ)です。
プ ロ ジ ェ ク ト の コ ン パ イ ラ 設 定 で 圧 縮 を イ ネ ー ブ ル す る に は、
Assignments メニューで Device を選択し、Settings ウィンドウを表示し
ます。Stratix II または Stratix II GX デバイスを選択した後、Device & Pin
Options ウィンドウを開き、General 設定タブで、Generate compressed
bitstreams のチェックボックスをオンにします(図 7-1 を参照)
。
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2005 年 12 月
7–7
Stratix II デバイスハンドブック Volume 2
コンフィギュレーション機能
図 7-1. コンパイラ設定で Stratix II および Stratix II GX ビットストリー
ムを有効にする
プログラミング・ファイルを Convert Programming Files ウィンドウか
ら作成するときにも、圧縮を有効にすることができます。
1.
Convert Programming Files(File メニュー)をクリックします。
2. プログラミング・ファイル・タイプ(POF、SRAM HEXOUT、RBF、
または TTF)を選択します。
3. POF 出力ファイルの場合は、コンフィギュレーション・デバイスを選
択します。
4. Input files to convert ボックスで、SOF Data を選択します。
7–8
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
5. Add File を選択し、Stratix II または Stratix II GX デバイス SOF を追
加します。
6. SOF Data 領域に追加したファイル名を選択し、Properties をクリッ
クします。
7. Compression チェック・ボックスをオンにします。
複数の Stratix II または Stratix II GX デバイスがカスケード接続されてい
るときに、シリアル・コンフィギュレーション手法を使用している場合
は、チェイン内の各デバイスに対して圧縮機能を選択的に有効にするこ
とができます。図 7-2 に 2 個の Stratix II または Stratix II GX デバイスの
チェインを示します。最初の Stratix II または Stratix II GX デバイスでは、
圧縮がイネーブルされているため、コンフィギュレーション・デバイス
から圧縮されたビット・ストリームを受信します。2 番目の Stratix II ま
たは Stratix II GX デバイスでは、圧縮機能がディセーブルされているの
で非圧縮データを受信します。
マルチ・デバイス FPP コンフィギュレーション・チェインでは、チェイ
ン内のすべての Stratix II または Stratix II GX デバイスは、復元機能をイ
ネーブルまたはディセーブルしておく必要があります。DATA と DCLK の
関係のために、チェイン内の各デバイスに対して圧縮機能を選択的にイ
ネーブルすることはできません。
図 7-2. 同じコンフィギュレーション・ファイル内の圧縮および
非圧縮コンフィギュレーション・データ
Serial Configuration Data
Serial or Enhanced
Configuration
Device
Uncompressed
Configuration
Data
Compressed
Configuration
Data
Decompression
Controller
Stratix II or
Stratix II GX
FPGA
nCE
nCEO
Stratix II or
Stratix II GX
FPGA
nCE
nCEO
N.C.
GND
このセットアップに対して、Quartus II ソフトウェアの Convert
Programming Files ウィンドウ(File メニュー)からプログラミング・
ファイルを生成することができます。
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7–9
Stratix II デバイスハンドブック Volume 2
コンフィギュレーション機能
コンフィギュレーション・ビットストリーム暗号化を使用
したデザイン・セキュリティ
Stratix II および Stratix II GX デバイスは、今日最も高度な暗号化アルゴ
リズムである、高度暗号化標準 (Advanced Encryption Standard、略称:
AES)アルゴリズムを使用してコンフィギュレーション・ビットストリー
ムを復号化する機能を備えた業界初のデバイスです。デザイン・セキュ
リティ機能を使用しているとき、128 ビットのセキュリティ・キーは、
Stratix II または Stratix II GX デバイスに格納されます。デザイン・セキュ
リティ機能がイネーブルされた Stratix II または Stratix II GX デバイスの
コンフィギュレーションを成功させるには、同じ 128 ビットのセキュリ
ティ・キーで暗号化されたコンフィギュレーション・ファイルでコンフィ
ギ ュ レ ー ションする必要があります。 このセキュリティ・キーは、
Stratix II または Stratix II GX デバイスに内蔵された不揮発性メモリに格
納することができます。この不揮発性メモリは、格納のためにバッテリ・
バックなどの外部デバイスは必要としません。
暗号化コンフィギュレーション・ファイルは、非暗号化コンフィ
ギュレーション・ファイルと同じサイズです。パッシブ・シリア
ル (PS)またはアクティブ・シリアル (AS) などのシリアル・コン
フィギュレーション手法を使用するときには、デザイン・セキュ
リティ機能が有効か否かに関係なく、コンフィギュレーション時
間は同じです。デザイン・セキュリティまたは復元機能でファー
スト・パッシブ・パラレル(FPP)手法を使用する場合、4× DCLK
が必要になります。これにより、デザイン・セキュリティと復元
機能が両方ともイネーブルされていない FPGA に比べて、コン
フィギュレーション時間は長くなります。この機能について詳し
くは、アルテラ・アプリケーションにお問い合わせください。
リモート・システム・アップグレード
Stratix II および Stratix II GX デバイスには、リモートおよびローカル・
アップデート機能があります。この機能について詳しくは、
「Stratix II デ
バイス・ハンドブック Volume 2」または「Stratix II GX デバイス・ハン
ドブック Volume 2」の「Stratix II & Stratix II GX のリモート・システ
ム・アップグレード」の章を参照してください。
7–10
Stratix II デバイスハンドブック Volume 2
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Stratix II & Stratix II GX デバイスのコンフィギュレーション
VCCPD ピン
また、Stratix II および Stratix II GX デバイスは、コンフィギュレーショ
ン入力ピンおよび JTAG ピンで 3.3V/2.5V バッファを動作させるために
3.3V に接続されている必要がある新しい電源 VCCPD も提供しています。
VCCSEL がグランドに接続されているとき、VCCPD が、すべての JTAG
入力ピン(TCK、TMS、TDI、および TRST)とコンフィギュレーション・
ピンに印加されます。VCCSEL に影響されるピンについては、表 7–5 を
参照してください。
VCCPD は 100 ms 以内に 0V から 3.3V まで上昇しなければなりま
せん。VCCPD がこの規定時間内に上昇しない場合、Stratix II また
は Stratix II GX デバイスは正しくコンフィギュレーションされま
せん。システムが VCCPD に対して 100 ms 以内の上昇時間を許容
していない場合は、すべての電源が安定するまでnCONFIGをLow
に保持する必要があります。
VCCSEL ピン
VCCSEL ピンにより、VCCIO の(コンフィギュレーション入力が存在す
るバンクの)設定をコンフィギュレーション入力に必要な電圧から独立
させることができます。したがって、VCCIO を選択すると、コンフィギュ
レーション入力にドライブされる VIL および VIH レベルは要因にはなり
ません。
コンフィギュレーション入力ピンおよび PLL_ENA ピン(表 7–5)は、
デュアル・バッファ・デザインになっています。これらのピンには、
3.3V/2.5V 入力バッファと 1.8V/1.5V 入力バッファがあります。VCCSEL
入力ピンは、コンフィギュレーション実行中に使用されるバッファを選
択します。3.3V/2.5V 入力バッファは VCCPD で動作し、1.8V/1.5V 入力
バッファは VCCIO で動作します。コンフィギュレーション実行後、兼用
コンフィギュレーション・ピンは VCCIO ピンで駆動されます。表 7–5 に、
VCCSEL の影響を受けるピンを示します。
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7–11
Stratix II デバイスハンドブック Volume 2
コンフィギュレーション機能
表 7–5. VCCSEL の電圧レベルの影響を受けるピン
ピン
VCCSEL = LOW
(GND に接続 )
VCCSEL = HIGH
(VCCPD に接続 )
3.3/2.5V 入力バッファが選択 1.8/1.5V 入力バッファが選択
( 入力での使用時 ) されている。入力バッファは されている。入力バッファは
VC C P D で駆動されます。
I/O バンクの VC C I O で駆動さ
nCONFIG
れる。
nSTATUS
CONF_DONE
( 入力での使用時 )
DATA[7..0]
nCE
DCLK
( 入力での使用時 )
CS
nWS
nRS
nCS
CLKUSR
DEV_OE
DEV_CLRn
RUnLU
PLL_ENA
VCCSEL は、電源投入時にサンプリングされます。しかしながら、VCCSEL
設定は進行中またはリコンフィギュレーション実行中には変更できませ
ん。VCCSEL 入力は VCCINT で駆動され、常時アクティブな 5kΩ の内部プ
ルダウン抵抗を備えています。
VCCSELは、VCCPDまたはGNDに接続されていなければなりません。
ロジック High は 1.8V/1.5V 入力バッファを選択し、ロジック Low は
3.3V/2.5V 入力バッファを選択します。VCCSEL は、コンフィギュレー
ション・デバイスまたは MAX II デバイス、あるいはフラッシュ・メモ
リ内蔵マイクロプロセッサをドライブするロジック・レベルに適合する
よう設定にしなければなりません。
7–12
Stratix II デバイスハンドブック Volume 2
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Stratix II & Stratix II GX デバイスのコンフィギュレーション
3.3V または 2.5V コンフィギュレーション入力電圧をサポートする必要
がある場合は、VCCSEL を Low に設定します。サポートされている任意
の電圧へのコンフィギュレーション入力を含むバンク VCCIO を設定でき
ます。1.8V または 1.5V のコンフィギュレーション入力電圧をサポートす
る必要がある場合、VCCSEL をロジック High に設定し、コンフィギュ
レーション入力を含むバンクの VCCIO を 1.8V または 1.5V に設定します。
また、VCCSEL は、POR トリップ・ポイントを I/O バンク 3 に設定し
て、コンフィギュレーションを開始する前に、この I/O バンクに適切な
電圧レベルの電源が投入されるようにします。電源投入時には、バンク
3 の VCCINT および VCCIO が POR トリップ・ポイントより高くなるまで、
デバイスは nSTATUS を解放しません。VCCSEL をグランド(ロジック
Low)に設定した場合、バンク 3 の POR トリップ・ポイントが 3.3V/2.5V
信号と一致する電圧に設定されます。これは、これらの I/O バンクの
POR トリップ・ポイントが 1.8V の高さになる可能性があることを意味
します。コンフィギュレーション・バンクのいずれかの VCCIO が 1.8V ま
たは 1.5V に設定されている場合、この I/O バンクに供給される電圧は
POR トリップ・ポイントに到達できず、デバイスはコンフィギュレー
ションを開始できません。
I/O バンク 3 の VCCIO が 1.5V または 1.8V に設定され、使用されている
コンフィギュレーション信号が 3.3V または 2.5V を要求する場合は、
VCCSEL を VCCPD(ロジック High)に設定し、POR トリップ・ポイン
トを低くしてコンフィギュレーションを成功させる必要があります。
表 7–6 に、バンク 3 の VCCIO 設定およびコンフィギュレーション入力信
号電圧に応じた、VCCSEL の設定方法を示します。
表 7–6.
VCCSEL 設定
VCCIO ( バンク 3)
3.3V/2.5V
コンフィギュレーション
入力信号電圧
VCCSEL
3.3V/2.5V
GND
1.8V/1.5V
3.3V/2.5V/1.8V/1.5V
VCCPD
3.3V/2.5V
1.8V/1.5V
サポートされていません。
VCCSEL 信号は、TDO または nCEO を制御しません。コンフィギュレー
ション実行中、これらのピンはピンを持つ I/O バンクに電源を供給する
VCCIO の供給電圧に対応する電圧レベルをドライブ・アウトします。
Altera Corporation
2005 年 12 月
7–13
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
マルチ電圧システムでの TDO および nCEO の使用に関する情報を含む、
マルチ電圧サポートについて詳しくは、
「Stratix II デバイス・ハンドブッ
ク Volume 1」の「Stratix II アーキテクチャ」または「Stratix II GX デバ
イス・ハンドブック Volume 1」の「Stratix II GX アーキテクチャ」の章
を参照してください。
ファースト・
パッシブ・
パラレル・
コンフィギュ
レーション
Stratix II および Stratix II GX デバイスでのファースト・パッシブ・パラ
レル(FPP)コンフィギュレーションは、ますます強まる高速コンフィ
ギュレーション時間の要求に応えるように設計されています。Stratix II
および Stratix II GX デバイスは、1 クロック・サイクルごとにバイト幅
のコンフィギュレーション・データを受信できるように設計されていま
す。表 7–7 に、FFP コンフィギュレーション手法を使用するときの MSEL
ピンの設定を示します。
表 7–7. FPP コンフィギュレーション手法のための Stratix II および Stratix II GX の
MSEL ピンの設定
コンフィギュレーション手法
MSEL3 MSEL2 MSEL1 MSEL0
リモート・システム・アップグレードまたは復元機能やデザイン・
セキュリティ機能を使用していないときの FPP
0
0
0
0
リモート・システム・アップグレード使用時の FPP (1)
0
1
0
0
復元機能またはデザイン・セキュリティ機能がイネーブルされた
FPP (2)
1
0
1
1
リモート・システム・アップグレードおよび復元機能やデザイン・
セキュリティ機能を使用しているときの FPP (1)、(2)
1
1
0
0
表 7–7 の注:
(1) これらの手法では、RUnLU ピンをドライブし、リモート・アップデートまたはローカル・アップデートのいずれかを
指定する必要があります。Stratix II デバイスのリモート・システム・アップグレードについて詳しくは、
「Stratix II デバイス・ハンドブック Volume 2」または「Stratix II GX デバイス・ハンドブック Volume
2」の「Stratix II & Stratix II GX のリモート・システム・アップグレード」の章を参照してください。
(2) これらのモードは、MAX II デバイスまたはフラッシュ・メモリ内蔵マイクロプロセッサをコンフィギュ
レーションに使用するときにのみサポートされます。これらのモードでは、ホスト・システムはデータ・
レートの 4 倍の DCLK を出力する必要があります。
Stratix II および Stratix II GX デバイスの FPP コンフィギュレーション
は、MAX II デバイス、マイクロプロセッサ、またはアルテラのエンハ
ンスド・コンフィギュレーション・デバイスなどのインテリジェント・
ホストを使用して実行できます。
7–14
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
MAX IIデバイスを外部ホストとして使用したFPPコンフィ
ギュレーション
圧縮と外部ホストを使用した FPP コンフィギュレーションは、Stratix II
および Stratix II GX デバイスをコンフィギュレーションする最速の方法
です。FPP コンフィギュレーション手法では、MAX II デバイスは、フラッ
シュ・メモリなどのストレージ・デバイスからStratix IIまたはStratix II GX
デバイスをターゲットとするコンフィギュレーション・データの転送を
制御するインテリジェント・ホストとして使用できます。コンフィギュ
レーション・データは、RBF、HEX、または TTF フォーマットで格納で
きます。MAX II デバイスをインテリジェント・ホストとして使用すると、
データをフラッシュ・メモリからフェッチしてデバイスに送信すると
いったコンフィギュレーション・プロセスを制御するデザインを MAX II
デバイスに格納する必要があります。
Stratix II または Stratix II GX デバイスの復元機能やデザイン・セ
キュリティ機能を使用する場合、外部ホストはデータ・レートの
4 倍の DCLK 周波数を送信できなければなりません。
4× DCLK 信号は、追加ピンの必要がなく、DCLK ピン上で送信されます。
最大 DCLK 周波数は 100 MHz で、これは 200 Mbps の最大データ・レー
トになります。Stratix II または Stratix II GX デバイスの復元機能やデザ
イン・セキュリティ機能を使用しない場合、データ・レートは DCLK 周
波数の 8× になります。
図 7-3 に、シングル・デバイス・コンフィギュレーションでの Stratix II
または Stratix II GX デバイスと MAX II デバイス間のコンフィギュレー
ション・インタフェース接続を示します。
図 7-3. 外部ホストを使用したシングル・デバイス FPP コンフィギュレー
ション
Memory
ADDR DATA[7..0]
VCC (1)
10 kΩ
VCC (1)
10 kΩ
Stratix II or
Stratix II GX Device
MSEL[3..0]
CONF_DONE
GND
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nCEO
N.C.
GND
DATA[7..0]
nCONFIG
DCLK
図 7-3 の注:
(1) デバイスに許容される入力信号を供給する電源に、プルアップ抵抗を接続す
る必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様
に適合する電圧でなければなりません。
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2005 年 12 月
7–15
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
電源投入時には、Stratix II および Stratix II GX デバイスではパワー・オ
ン・リセット(POR)が実行されます。POR 遅延は、PORSEL ピンの設
定によって異なり、PORSEL ピンが Low にドライブされているときに
は、POR 時間は約 100 ms となり、PORSEL が High にドライブされてい
る場合、POR 時間は約 12 ms です。POR 中、デバイスはリセットされ、
nSTATUS を Low に保持し、すべてのユーザ I/O ピンをトライ・ステー
トにします。デバイスが正常に POR を終了すると、すべてのユーザ I/O
ピンは引き続きトライ・ステートに維持されます。電源投入時およびコ
ンフィギュレーション実行中に、nIO_pullup が Low にドライブされ
た場合、ユーザ I/O ピンおよび兼用 I/O ピンはウィーク・プルアップ抵
抗を持ち、(POR 後の)コンフィギュレーション実行前および実行中に
オンになります。nIO_pullup が High にドライブされた場合、ウィー
ク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション実行前および実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、
「Stratix II デバイス・ハン
ドブック」または「Stratix II GX デバイス・ハンドブック」の「DC & ス
イッチング特性」の章を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low の間、デバイスはリセット・ステージになっていま
す。コ ン フ ィギュレーションを開始するには、MAX II デバイスは
nCONFIG ピンを Low から High にドライブする必要があります。
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーション・ピンおよびJTAGピンが存在するバンクのVCCINT、
VCCIO、および VCCPD が適切な電圧レベルでフルに駆動されてい
る必要があります。
nCONFIG が High になると、デバイスはリセットを解除されて、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは、10kΩ の外部
プルアップ抵抗で High にプルアップされます。nSTATUS が解放される
と、デバイスはコンフィギュレーション・データを受信する状態になり、
コンフィギュレーション・ステージが開始されます。nSTATUS が High
にプルされると、MAX II デバイスはコンフィギュレーション・データ
を 1 バイトずつ DATA[7..0] ピンに置きます。
7–16
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
Stratix II および Stratix II GX デバイスは、DATA[7..0] ピンでコ
ンフィギュレーション・データを受信し、クロックは DCLK ピン
で受信されます。データは DCLK の立ち上がりエッジでデバイス
にラッチされます。Stratix II または Stratix II GX デバイスの復元
機能やデザイン・セキュリティ機能を使用している場合、コン
フィギュレーション・データは 4 つの DCLK サイクルごとの立ち
上がりエッジでラッチされます。コンフィギュレーション・デー
タは、ラッチされた後の 3 つの DCLK サイクル中に処理されます。
CONF_DONE が High になるまで、データは継続してターゲット・デバイ
スに送られます。パラレル・コンフィギュレーション(FPP および PPA)
モードでは 1 バイト前に、CONF_DONE ピンが High になります。最終バイ
トはシリアル・コンフィギュレーション(AS および PS)モードに必要で
す。デバイスは、コンフィギュレーション・データの最終バイトの次のバ
10kΩ の外部プルアップ抵抗で High にプルアッ
イトを正しく受信すると、
プされた、
オープン- ドレインCONF_DONEピンを解放します。CONF_DONE
に Low から High の遷移があると、コンフィギュレーションが完了し、デ
バイスの初期化を開始できることを示します。デバイスを初期化するに
は、CONF_DONE ピンに 10kΩ の外部プルアップ抵抗が必要です。
Stratix II および Stratix II GX デバイスでは、初期化クロック・ソースは
内部オシレータ(標準 10 MHz)またはオプションの CLKUSR ピンのい
ずれかです。デフォルトでは、内部オシレータが初期化用のクロック・
Stratix IIまたはStratix II GX
ソースです。内部オシレータを使用する場合、
デバイスは、自身で初期化を正しく実行するのに必要なクロック・サイ
クルを供給します。したがって、内部オシレータが初期化クロック・ソー
スの場合、デバイスにコンフィギュレーション・ファイル全体を送信す
れば、デバイスのコンフィギュレーションおよび初期化に十分対応でき
ます。コンフィギュレーション完了後に、DCLK をデバイスにドライブし
てもデバイス動作に影響はありません。
CLKUSR オプションを使用して、複数のデバイスの初期化を同期させた
り、初期化を遅らせることもできます。Enable user-supplied start-up
clock (CLKUSR) オプションは、Quartus II ソフトウェアの Device & Pin
Options ダイアログ・ボックスの General タブからオンにすることができ
ます。CLKUSR にクロックを供給しても、コンフィギュレーション・プロ
セスには影響はありません。パラレル・コンフィギュレーション(FPP お
よび PPA)モードでは 1 バイト前に、CONF_DONE ピンが High になりま
す。最終バイトはシリアル・コンフィギュレーション(AS および PS)モー
ドに必要です。CONF_DONE ピンが High に遷移した後、tCD2CU の規定時
間後に、CLKUSR がイネーブルされます。この期間の経過後、Stratix II お
よび Stratix II GX デバイスは、正しく初期化を実行してユーザ・モードに
入るために 299 クロック・サイクルを必要とします。Stratix II および
Stratix II GX デバイスは、
100 MHz の CLKUSR fMAX をサポートしています。
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2005 年 12 月
7–17
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
オプションの INIT_DONE ピンが使用可能な場合、初期化の終了と Low
から High への遷移でユーザ・モードの開始を通知します。この Enable
INIT_DONE Output オプションは、Quartus II ソフトウェアの Device
& Pin Options ダイアログ・ボックスの General タブにあります。
INIT_DONE ピンが使用されている場合、このピンは nCONFIG が Low
のとき、およびコンフィギュレーションの初めに、10kΩ の外部プルアッ
プ抵抗によって High になります。INIT_DONE をイネーブルするオプ
ション・ビットが(コンフィギュレーション・データの最初のフレーム
中に)デバイスにプログラムされると、INIT_DONE ピンは Low になり
ます。初期化が完了すると、INIT_DONE ピンは解放され、High にプル
されます。MAX II デバイスは、デバイスがユーザ・モードに入ったこと
を通知するこのLowからHighへの遷移を検出できなければなりません。
初期化が完了すると、デバイスはユーザ・モードに入ります。ユーザ・
モードでは、ユーザ I/O ピンにはウィーク・プルアップ抵抗はなく、デ
ザインで割り当てられたとおり機能します。
コンフィギュレーションの終了時に、DCLK および DATA[7..0] がフ
ローティング状態になったままにならないよう、MAX II デバイスは
High または Low のいずれかボード上で都合の良いレベルにドライブし
なければなりません。DATA[7..0] ピンは、コンフィギュレーション実
行後にユーザ I/O ピンとして使用可能です。Quartus II ソフトウェアで
FPP 手法が選択されたときは、デフォルトにより、これらの I/O ピンは
ユーザ・モードではトライ・ステートになります。Quartus II ソフトウェ
アでこのデフォルト・オプションを変更するには、
「Device & Pin Option」
ダイアログ・ボックスの「Dual-Purpose Pins」タブを選択します。
正しいコンフィギュレーションを得るには、コンフィギュレーション・
クロック(DCLK)速度が規定周波数以下でなければなりません。DCLK
には最大周期はありません。これは DCLK を無期限に中断して、コンフィ
ギュレーションを休止できることを意味します。
Stratix II または Stratix II GX の復元機能やデザイン・セキュリ
ティ機能を使用していて、DCLK を停止する必要がある場合は、
最終データ・バイトが Stratix II または Stratix II GX デバイスに
ラッチされた 3 クロック・サイクル後でのみ停止できます。
DCLK を停止させると、コンフィギュレーション回路は、ラッチされたコ
ンフィギュレーション・データの最終バイトを処理するのに十分なクロッ
ク・サイクルを経過させます。クロックがリスタートしたら、MAX II デ
バイスは最初の DCLK の立ち上がりエッジを送信する前に、DATA[7..0]
ピンにデータを供給しなければなりません。
7–18
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブして、内部で自身をリセットします。
nSTATUS ピンの Low 信号も、MAX II デバイスにエラーがあることを警
告します。Auto-restart configuration after error オプション(Quartus II
ソフトウェアの Device & Pin Options ダイアログ・ボックスの General
タブで選択可能)がオンの場合、デバイスはリセット・タイムアウト期
間(最大 100 µs)後に、nSTATUS を解放します。nSTATUS が解放され、
プルアップ抵抗によって High にプルアップされた後、MAX II デバイス
は nCONFIG に Low のパルスを与えることなく、ターゲット・デバイス
のリコンフィギュレーションを試みることができます。このオプション
がオフになっている場合、MAX II デバイスがコンフィギュレーション・
プロセスを再開するには、nCONFIG に(最低 2 µs の Low パルスで)Low
から High への遷移を生成する必要があります。
MAX II デバイスは、コンフィギュレーションを確実に成功させるため
に、CONF_DONE ピンおよび INIT_DONE ピンを監視することもできま
す。MAX II デバイスは CONF_DONE ピンを監視して、エラーの検出やプ
ログラミングの完了を確認する必要があります。すべてのコンフィギュ
レーション・データが送信されたが、CONF_DONE 信号または INIT_DONE
信号がまだ High になっていない場合、MAX II デバイスはターゲット・
デバイスをリコンフィギュレーションします。
オプションの CLKUSR ピンが使用されているときに、nCONFIG
を Low にプルしてデバイスの初期化中にコンフィギュレーショ
ンを再開する場合は、nSTATUS が Low の間(最大 100 µs)、
CLKUSR がトグルし続けるようにする必要があります。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low から High に
遷移 させ ると、リコンフィギュレーションの開始が実行されます。
nCONFIG ピンは、最低 2 µs の間 Low でなければなりません。nCONFIG
が Low にプルされると、デバイスは nSTATUS と CONF_DONE も Low に
プルし、すべての I/O ピンがトライ・ステートになります。nCONFIG が
ロジック High レベルに復帰し、nSTATUS がデバイスによって解放され
ると、リコンフィギュレーションが開始されます。
図 7-4 に、MAX II デバイスを使用して複数のデバイスをコンフィギュ
レーションする方法を示します。Stratix II または Stratix II GX デバイス
がマルチ・デバイス・コンフィギュレーションのためにカスケード接続
されていることを除き、この回路はシングル・デバイス用 FPP コンフィ
ギュレーション回路に類似しています。
Altera Corporation
2005 年 12 月
7–19
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
図 7-4.
外部ホストを使用したマルチ・デバイス FPP コンフィギュレーション
Memory
ADDR DATA[7..0]
VCC (1) VCC (1)
10 kΩ
10 kΩ
Stratix II or
Stratix II GX Device 1
Stratix II or
Stratix II GX Device 2
MSEL[3..0]
MSEL[3..0]
CONF_DONE
CONF_DONE
GND
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nCEO
GND
nSTATUS
nCE
nCEO
N.C.
GND
DATA[7..0]
DATA[7..0]
nCONFIG
nCONFIG
DCLK
DCLK
図 7-4 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号を供給する電源に接続する必要が
あります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合する電圧でなければなりません。
マルチ・デバイス FPP コンフィギュレーションでは、最初のデバイスの
nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイス
の nCE に接続されます。最後のデバイスの nCE 入力は、前のデバイスか
ら来ており、その nCEO ピンはフローティング状態のままです。最初の
デバイスがマルチ・デバイス・コンフィギュレーション・チェインでコ
ンフィギュレーションを完了した後、その nCEO ピンは Low をドライブ
し、2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイス
のコンフィギュレーション開始を促します。チェイン内の 2 番目のデバ
イスは、1 クロック・サイクル以内にコンフィギュレーションを開始す
るため、データの転送先は MAX II デバイスには分かりません。他のす
べてのコンフィギュレーション・ピン(nCONFIG、nSTATUS、DCLK、
DATA[7..0]、および CONF_DONE) は、チェイン内のすべてのデバイス
に接続されています。コンフィギュレーション信号は、シグナル・イン
テグリティを確実にし、クロック・スキューの問題を回避するために、
バッファリングが必要な場合があります。DCLK および DATA ラインが 4
つのデバイスごとにバッファされるようにします。すべてのデバイスの
CONF_DONE ピンは連結されているため、すべてのデバイスは同時に初
期化され、同時にユーザ・モードに入ります。
すべての nSTATUS および CONF_DONE ピンは連結されており、いずれ
かのデバイスがエラーを検出した場合、コンフィギュレーションはチェ
イン全体を停止させるので、チェイン全体をリコンフィギュレーション
する必要があります。例えば、最初のデバイスが nSTATUS 上でエラーを
示すと、nSTATUS ピンを Low にプルして、チェインをリセットします。
この動作はエラーを検出する単一デバイスに類似しています。
7–20
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
Auto-restart configuration after error オプションがオンになると、デバ
イスはリセット・タイムアウト期間(最大 100 µs)後に nSTATUS ピン
を解放します。すべての nSTATUS ピンが解放され、High にプルされた
後、MAX II デバイスは、nCONFIG に Low のパルスを与えないで、チェ
インのリコンフィギュレーションを試みることができます。このオプ
ションがオフになっている場合、コンフィギュレーション・プロセスを
再開するには、MAX II デバイスは nCONFIG に Low から High の遷移
(最低 2 µs の Low パルス)を生成する必要があります。
マルチ・デバイス FPP コンフィギュレーション・チェインでは、チェイ
ン内のすべての Stratix II または Stratix II GX デバイスは、復元機能やデ
ザイン・セキュリティ機能をイネーブルまたはディセーブルのいずれか
にしておく必要があります。DATA と DCLK の関係のため、復元機能やデ
ザイン・セキュリティ機能をチェイン内の各デバイスに対して選択的に
イネーブルすることはできません。チェインにデザイン・セキュリティ
をサポートしないデバイスが含まれる場合は、シリアル・コンフィギュ
レーション手法を使用します。
システムに同じコンフィギュレーション・データを含む複数のデバイスが
ある場合は、すべてのデバイスの nCE 入力を GND に接続し、nCEO ピン
をフローティング状態のままにします。他のすべてのコンフィギュレー
シ ョ ン・ピ ン(nCONFIG、nSTATUS、DCLK、DATA[7..0]、お よ び
CONF_DONE)は、チェイン内のすべてのデバイスに接続されています。シ
グナル・インテグリティを確実にし、クロック・スキュー問題を回避する
ために、コンフィギュレーション信号にバッファが必要な場合がありま
す。DCLK および DATA ラインが 4 つのデバイスごとにバッファされるよ
うにします。デバイスは同じ集積度とパッケージでなければなりません。
すべてのデバイスは同時にコンフィギュレーションを開始し、同時に完了
します。
図 7-5 に、
Stratix II デバイスと Stratix II GX デバイスの両方が同じコンフィ
ギュレーション・データを受信しているときのマルチ・デバイス FPP コ
ンフィギュレーションを示します。
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2005 年 12 月
7–21
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
図 7-5.
両方のデバイスが同じデータを受信している場合に外部ホストを使用する複数のデバイス
の FPP コンフィギュレーション
Memory
ADDR DATA[7..0]
VCC (1) VCC (1)
10 kΩ
10 kΩ
Stratix II or Stratix II GX
Device
Stratix II or Stratix II GX
Device
MSEL[3..0]
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
GND
MSEL[3..0]
CONF_DONE
GND
nCEO
GND
nSTATUS
nCE
N.C. (2)
nCEO
N.C. (2)
GND
DATA[7..0]
DATA[7..0]
nCONFIG
nCONFIG
DCLK
DCLK
図 7-5 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号を供給する電源に接続されている
必要があります。VCC は、デバイスおよび外部ホスト上のI/OのVIH 仕様に適合する電圧でなければなりません。
(2) 同じコンフィギュレーション・データを複数のデバイスにコンフィギュレーションするとき、Stratix II
および Stratix II GX デバイス両方の nCEO ピンは未接続のままです。
1 つのコンフィギュレーション・チェインを使用して、Stratix デバイス
など、FPP コンフィギュレーションをサポートしている他のアルテラの
デバイスで、Stratix II または Stratix II GX デバイスをコンフィギュレー
ションすることができます。チェイン内のすべてのデバイスが同時にコ
ンフィギュレーションを完了するか、またはすべてのデバイスのうち 1
つのデバイスが通知したエラーによってリコンフィギュレーションが開
始されるように、すべてのデバイスの CONF_DONE ピンおよび nSTATUS
ピンを連結します。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「同一チェイン内の複数のデバイスのコンフィギュ
レーション」を参照してください。
FPP コンフィギュレーション・タイミング
図 7-6 に、MAX II デバイスを外部ホストとして使用するときの、FPP コ
ンフィギュレーションのタイミング波形を示します。この波形は復元機
能およびデザイン・セキュリティ機能がイネーブルされていないときの
タイミングを示します。
7–22
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-6.
FPP コンフィギュレーションのタイミング波形
注 (1)、(2)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (3)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (4)
tCF2CD
tST2CK
tCH tCL
(5)
DCLK
tDH
DATA[7..0]
Byte 0 Byte 1 Byte 2 Byte 3
(5)
Byte n
User Mode
tDSU
User I/O
High-Z
User Mode
INIT_DONE
tCD2UM
図 7-6 の注:
(1) このタイミング波形は、復元機能およびデザイン・セキュリティ機能が使用されていないときに使用しなけ
ればなりません。
(2) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にプルすると、リコンフィギュ
レーション・サイクルが開始されます。
(3) 電源投入時には、Stratix II または Stratix II GX デバイスは、POR 遅延時間の間、nSTATUS を Low に保持します。
(4) 電源投入時、コンフィギュレーション実行前および実行中は、CONF_DONE は Low です。
(5) DCLK はコンフィギュレーション実行後は、フローティング状態のままにしてはなりません。High または Low
のいずれか都合の良いレベルにドライブします。
(6) DATA[7..0] は、コンフィギュレーション実行後にユーザ I/O ピンとして使用可能であり、これらのピンの
状態は兼用ピンの設定によって決まります。
表 7–8 は、復元機能およびデザイン・セキュリティ機能がイネーブルされ
ていないときに、FPP コンフィギュレーションを行うための Stratix II お
よび Stratix II GX デバイスのタイミング・パラメータを定義しています。
表 7–8. Stratix II および Stratix II GX デバイスの FPP タイミング・パラメータ
注 (1)、(2)
シンボル
パラメータ
tPOR
POR 遅延
tCF2CD
nCONFIG Low から CONF_DONE Low
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2005 年 12 月
(1/2)
最小
最大
単位
12
100
ms
800
ns
7–23
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
表 7–8. Stratix II および Stratix II GX デバイスの FPP タイミング・パラメータ
注 (1)、(2)
シンボル
パラメータ
最小
tCF2ST0
nCONFIG Low から nSTATUS Low
tCFG
nCONFIG Low パルス幅
2
tSTATUS
nSTATUS Low パルス幅
10
tCF2ST1
nCONFIG High から nSTATUS High
tCF2CK
nCONFIGHigh から DCLK の最初の立ち上がり
エッジ
tST2CK
nSTATUS Highから DCLK の最初の立ち上がり
エッジ
tDSU
DCLK の立ち上がりエッジ前のデータ・セット
アップ時間
tDH
DCLK の立ち上がりエッジ後のデータ・ホール
ド時間
tCH
DCLK High 時間
tCL
(2/2)
最大
単位
800
ns
µs
100 (3)
µs
100 (3)
µs
100
µs
2
µs
5
ns
0
ns
4
ns
DCLK Low 時間
4
ns
tCLK
DCLK 周期
10
ns
fMAX
DCLK 周波数
100
MHz
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
tCD2UM
CONF_DONE High からユーザ・モード (4)
tC D 2 C U
CONF_DONE High から CLKUSR イネーブル
tC D 2 U M C
CONF_DONE High からユーザ・モード
(CLKUSR オプションがオン)
20
40
ns
40
µs
4 × 最大 DCLK 周期
tC D 2 C U +
(299 × CLKUSR 周期 )
表 7–8 の注:
(1) この情報は暫定仕様です。
(2) これらのタイミング・パラメータは、復元機能およびデザイン・セキュリティ機能が使用されていないと
きに使用しなければなりません。
(3) この値は、ユーザが nCONFIG または nSTATUS Low パルス幅を延長して、コンフィギュレーションを遅延
させない場合に得られます。
(4) 最小値および最大値は、デバイスを起動するためのクロック・ソースとして内部オシレータが選択された
場合にのみ適用されます。
図 7-7 に、MAX II デバイスを外部ホストとして使用するときの、FPP コ
ンフィギュレーションのタイミング波形を示します。この波形は復元機
能やデザイン・セキュリティ機能がイネーブルされているときのタイミ
ングを示します。
7–24
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-7.
復元機能またはデザイン・セキュリティ機能がイネーブルされた場合の FPP コンフィギュ
レーションのタイミング波形
注 (1)、(2)
tCF2ST1
tCFG
tCF2CK
nCONFIG
(3) nSTATUS
tSTATUS
tCF2ST0
(4) CONF_DONE
tCF2CD
tCL
tST2CK
tCH
1
DCLK
2
3
4
1
2
3
4
(6)
1
(6)
Byte 2
(5)
4
tCLK
DATA[7..0]
Byte 0
tDSU
tDH
Byte 1
(5)
User Mode
Byte n
tDH
High-Z
User I/O
User Mode
INIT_DONE
tCD2UM
図 7-7 の注:
(1) このタイミング波形は、復元機能やデザイン・セキュリティ機能が使用されているときに使用しなければな
りません。
(2) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にプルすると、リコンフィギュ
レーション・サイクルが開始されます。
(3) 電源投入時には、Stratix II または Stratix II GX デバイスは、POR 遅延時間の間、nSTATUS を Low に保持します。
(4) 電源投入時、コンフィギュレーション実行前および実行中は、CONF_DONE は Low です。
(5) DCLK はコンフィギュレーション実行後は、
フローティング状態のままにしてはなりません。Highまたは Lowのいず
れか都合の良いレベルにドライブします。
(6) DATA[7..0] は、コンフィギュレーション実行後にユーザ I/O ピンとして使用可能であり、これらのピンの状態は
兼用ピンの設定によって決まります。
(7) 必要な場合、DCLK は Low に保持して休止することができます。DCLK がリスタートしたら、外部ホストは最
初の DCLK の立ち上がりエッジを送信する前に、DATA[7..0] ピンにデータを供給しなければなりません。
表 7–9 は、復元機能やデザイン・セキュリティ機能がイネーブルされて
いるときに、FPP コンフィギュレーションを行うための Stratix II および
Stratix II GX デバイスのタイミング・パラメータを定義しています。
表 7–9. 復元機能またはデザイン・セキュリティ機能がイネーブルされた Stratix II および
Stratix II GX デバイスに対する FPP タイミング・パラメータ ( 1 / 2 )
注 (1)、(2)
シンボル
パラメータ
最小
最大
単位
12
100
ms
nCONFIG Low から CONF_DONE Low
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
800
ns
tCFG
nCONFIG Low パルス幅
tPOR
POR 遅延
tCF2CD
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2005 年 12 月
2
µs
7–25
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
表 7–9. 復元機能またはデザイン・セキュリティ機能がイネーブルされた Stratix II および
Stratix II GX デバイスに対する FPP タイミング・パラメータ ( 2 / 2 )
注 (1)、(2)
シンボル
パラメータ
tSTATUS
nSTATUS Low パルス幅
tCF2ST1
nCONFIG High から nSTATUS High
tCF2CK
nCONFIG Highから DCLK の最初の立ち上がり
エッジ
tST2CK
nSTATUS High から DCLK の最初の立ち上がり
エッジ
tDSU
DCLK の立ち上がりエッジ前のデータ・セット
アップ時間
tDH
DCLK の立ち上がりエッジ後のデータ・ホール
ド時間
最小
最大
単位
10
100 (3)
µs
100 (3)
µs
100
µs
2
µs
5
ns
30
ns
tCH
DCLK High 時間
4
ns
tCL
DCLK Low 時間
4
ns
tCLK
DCLK 周期
10
ns
fMAX
DCLK 周波数
100
MHz
tD ATA
データ・レート
200
Mbps
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
tCD2UM
CONF_DONE High からユーザ・モード (4)
40
µs
tC D 2 C U
CONF_DONE High から CLKUSR イネーブル
tC D 2 U M C
CONF_DONE High からユーザ・モード
(CLKUSR オプションがオン)
20
4 × 最大 DCLK 周期
tC D 2 C U +
(299 × CLKUSR 周期 )
表 7–9 の注:
(1) この情報は暫定仕様です。
(2) これらのタイミング・パラメータは、復元機能およびデザイン・セキュリティ機能が使用されているとき
に使用しなければなりません。
(3) この値は、ユーザが nCONFIG または nSTATUS Low パルス幅を延長して、コンフィギュレーションを遅延さ
せない場合に得られます。
(4) 最小値および最大値は、デバイスを起動するためのクロック・ソースとして内部オシレータが選択された
場合にのみ適用されます。
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「ソフトウェア設定」の章を参照してください。
7–26
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
マイクロプロセッサを使用したFPPコンフィギュレーション
FPP コンフィギュレーション手法では、マイクロプロセッサがフラッ
シュ・メモリなどのストレージ・デバイスからStratix IIまたはStratix II GX
デバイスをターゲットとするコンフィギュレーション・データの転送を
制御することができます。
7–15 ページの「MAX II デバイスを外部ホストとして使用した FPP コン
フィギュレーション」のすべての情報は、マイクロプロセッサを外部ホ
ストとして使用するときにも適用できます。すべてのコンフィギュレー
ションおよびタイミング情報は、このセクションを参照してください。
エンハンスド・コンフィギュレーション・デバイスを使用
した FPP コンフィギュレーション
FPP コンフィギュレーション手法では、エンハンスド・コンフィギュ
レーション・デバイスが Stratix II または Stratix II GX デバイスに、DCLK
サイクルごとに 1 バイトのコンフィギュレーション・データを送信しま
す。コンフィギュレーション・データはコンフィギュレーション・デバ
イスに格納されます。
FPP モードを使用して Stratix II または Stratix II GX デバイス、お
よびエンハンスド・コンフィギュレーション・デバイスをコン
フィギュレーションするときは、エンハンスド・コンフィギュ
レーション・デバイスの復元機能は使用できますが、Stratix II お
よび Stratix II GX の復元機能およびデザイン・セキュリティ機能
は使用できません。
図 7-8 に、シングル・デバイス・コンフィギュレーションでの Stratix II
または Stratix II GX デバイスとエンハンスド・コンフィギュレーション・
デバイス間のコンフィギュレーション・インタフェース接続を示します。
この章の図は、コンフィギュレーション関連ピンおよびコンフィ
ギュレーション・デバイスとデバイス間のコンフィギュレーショ
ン・ピン接続のみ示しています。
PGM[2..0]、EXCLK、PORSEL、A[20..0]、および DQ[15..0] などの
エンハンスド・コンフィギュレーション・デバイスおよびフラッシュ・イ
ンタフェース・ピンについて詳しくは、
「エンハンスド・コンフィギュレー
ション・デバイス (EPC4、EPC8 & EPC16) データシート」を参照してく
ださい。
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2005 年 12 月
7–27
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
図 7-8. エンハンスド・コンフィギュレーション・デバイスを使用した
シングル・デバイスの FPP コンフィギュレーション
VCC (1)
Stratix II or
Stratix II GX
Device
10 kΩ
(3) (3)
nCEO
GND
10 kΩ
Enhanced
Configuration
Device
DCLK
DATA[7..0]
OE (3)
nCS (3)
nINIT_CONF (2)
DCLK
DATA[7..0]
nSTATUS
CONF_DONE
nCONFIG
MSEL[3..0]
VCC (1)
N.C.
nCE
GND
図 7-8 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続
されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、
常時アクティブになっている内部プルアップ抵抗を備えています。これは
nINIT_CONF-nCONFIG ラインで、外部プルアップ抵抗を使用してはならない
ことを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続す
る必要はありません。nINIT_CONF を使用しない場合は、nCONFIG を直接ま
たは抵抗を通して VCC にプルする必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンに
は、内部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗
が使用されている場合、これらのピンには外部プルアップ抵抗を使用しては
なりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵
抗が使用されます。内部プルアップ抵抗をオフにするには、プログラミング・
ファイルの生成時に、Disable nCS and OE pull-ups on configuration device
オプションをチェックします。
エンハンスド・コンフィギュレーション・デバイスの内部プルアアップ
抵抗の値は、
「エンハンスド・コンフィギュレーション・デバイス (EPC4、
EPC8 & EPC16) データシート」に記載されています。
エンハンスド・コンフィギュレーション・デバイスを使用するときには、
デバイスの nCONFIG ピンをエンハンスド・コンフィギュレーション・デ
バイスの nINIT_CONF ピンに接続できます。それによって、INIT_CONF
の JTAG 命令でデバイス・コンフィギュレーションを開始することができ
ます。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要は
ありません。nINIT_CONF を使用しない場合は、nCONFIG を直接または
抵抗を通して VCC にプルする必要があります。nINIT_CONF ピンの内部
プルアップ抵抗は、エンハンスド・コンフィギュレーション・デバイスで
は常時アクティブになっています。これは、nCONFIG を nINIT_CONF に
接続した場合は、外部プルアップ抵抗を使用してはならないことを意味し
ます。
7–28
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
電源投入時には、Stratix II または Stratix II GX デバイスでは POR が実
行されます。POR 遅延は PORSEL ピンの設定によって異なり、PORSEL
ピンが Low にドライブされているときには POR 時間は約 100 ms とな
り、PORSEL が High にドライブされている場合には POR 時間は約 12
ms です。POR 中、デバイスはリセットされ、nSTATUS を Low に保持
し、すべてのユーザ I/O ピンをトライ・ステートにします。コンフィギュ
レーション・デバイスでも電源が安定するまでの POR 遅延が設けられ
ています。エンハンスド・コンフィギュレーション・デバイスの POR 時
間は、PORSEL ピンの設定に応じて、100 ms または 2 ms に設定できま
す。PORSEL ピンが GND に接続されている場合、POR 遅延は 100 ms で
す。PORSEL ピンが VCC に接続されている場合、POR 遅延は 2 ms です。
この間、コンフィギュレーション・デバイスは OE ピンを Low にドライ
ブします。OE ピンはターゲット・デバイスの nSTATUS ピンに接続され
ているため、
このLow信号によってコンフィギュレーションが遅れます。
POR 時間を選択するときには、エンハンスド・コンフィギュレー
ション・デバイスが POR を終了する前にデバイスが確実にパワー
アップを完了するようする必要があります。アルテラは、Stratix II
または Stratix II GX デバイスの場合は 12 ms の POR 時間を使用
し、エンハンスド・コンフィギュレーション・デバイスの場合は
100 ms の POR 時間を使用することを推奨しています。
両方のデバイスは POR を完了すると、オープン・ドレインの OE ピンま
たは nSTATUS ピンを解放し、それによってこのピンはプルアップ抵抗
で High にプルアップされます。デバイスが正常に POR を終了すると、
すべてのユーザ I/O ピンは引き続きトライ・ステートに維持されます。
電源投入時およびコンフィギュレーション実行中に、nIO_pullup が
Low にドライブされた場合、ユーザ I/O ピンおよび兼用 I/O ピンは
ウィーク・プルアップ抵抗を持ち、(POR 後の)コンフィギュレーショ
ン実行前および実行中にオンになります。nIO_pullup が High にドラ
イブされた場合、ウィーク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション実行前および実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値は、
「Stratix II デバイス・ハンドブック」
または「Stratix II GX デバイス・ハンドブック」に記載されています。
電源が適切な動作電圧に達すると、ターゲット・デバイスは nCONFIG
上で Low から High の遷移を検知して、コンフィギュレーション・サイ
クルを開始します。コンフィギュレーション・サイクルは、リセット、コ
ンフィギュレーション、および初期化の 3 つのステージで構成されてい
ます。nCONFIG または nSTATUS が Low の間、デバイスはリセットされ
ています。コンフィギュレーションの開始は、nCONFIG または nSTATUS
ピンを Low に保持すれば遅らせることができます。
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2005 年 12 月
7–29
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーション・ピンおよびJTAGピンが存在するバンクのVCCINT、
VCCIO、および VCCPD が適切な電圧レベルでフルに駆動されてい
る必要があります。
nCONFIG が High になると、デバイスはリセットを解除され nSTATUS
ピンを解放します。このピンはプルアップ抵抗で High にプルアップさ
れます。エンハンスド・コンフィギュレーション・デバイスは、OE ピン
にオプションの内部プルアップ抵抗を備えています。Quartus II ソフト
ウェアでは、Device & Pin Options ダイアログ・ボックスの General タ
ブからこのオプションを設定することができます。この内部プルアップ
抵抗を使用しない場合は、OE-nSTATUS ラインに 10kΩ の外部プルアッ
プ抵抗が必要です。nSTATUS が解放されると、デバイスはコンフィギュ
レーション・データを受信する状態になり、コンフィギュレーション・
ステージが開始されます。
nSTATUS が High にプルされると、コンフィギュレーション・デバイス
Stratix II
の OE ピンも High になり、コンフィギュレーション・デバイスは、
または Stratix II GX デバイスの内部オシレータを使用して、デバイスか
らデータをクロック・アウトします。Stratix II および Stratix II GX デバイ
スは、DATA[7..0] ピンでコンフィギュレーション・データを受信し、
クロックは DCLK ピンで受信されます。1 バイトのデータは DCLK の立ち
上がりエッジでデバイスにラッチされます。
デバイスはすべてのコンフィギュレーション・データを正しく受信する
と、プルアップ抵抗で High にプルアップされたオープン・ドレインの
CONF_DONE ピンを解放します。CONF_DONE は、コンフィギュレーショ
ン・デバイスの nCS ピンに接続されるので、コンフィギュレーション・
デバイスは CONF_DONE が High になるとディセーブルされます。エンハ
ンスド・コンフィギュレーション・デバイスは、nCS ピンにオプション
の内部プルアップ抵抗を備えています。Quartus II ソフトウェアでは、
Device & Pin Options ダイアログ・ボックスの General タブからこのオ
プションを設定することができます。この内部プルアップ抵抗を使用し
ない場合は、nCS-CONF_DONE ラインに 10kΩ の外部プルアップ抵抗が
必要です。CONF_DONE に Low から High の遷移があると、コンフィギュ
レーションが完了し、デバイスの初期化を開始できることを示します。
7–30
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
Stratix II および Stratix II GX デバイスでは、初期化クロック・ソースは内
部オシレータ(標準 10MHz)またはオプションの CLKUSR ピンのいずれ
かです。デフォルトでは、内部オシレータが初期化用のクロック・ソース
です。内部オシレータを使用する場合、Stratix II または Stratix II GX デバ
イスは、自身で初期化を正しく実行するのに必要なクロック・サイクルを
供給します。CLKUSR オプションを使用して、複数のデバイスの初期化を
同期させたり、初期化を遅らせるといった柔軟性を得ることもできます。
Quartus II ソフトウェアで、Device & Pin Options ダイアログ・ボックス
の General タブから Enable user-supplied start-up clock (CLKUSR) オプ
ションをオンにすることができます。CLKUSR にクロックを供給しても、
コンフィギュレーション・プロセスには影響ありません。すべてのコン
フィギュレーション・データが受け入れられ、CONF_DONE が High にな
ると、tCD2CU の規定時間後に、CLKUSR がイネーブルされます。この期間
の経過後、Stratix II および Stratix II GX デバイスは、正しく初期化を実行
してユーザ・モードに入るために 299 クロック・サイクルを必要としま
す。Stratix II および Stratix II GX デバイスは、100 MHz の CLKUSR fMAX を
サポートしています。
オプションの INIT_DONE ピンが使用可能な場合、
初期化の終了と Low か
ら High への遷移でユーザ・モードの開始を通知します。Quartus II ソフト
ウェアでは、Device & Pin Options ダイアログ・ボックスの General タブ
から Enable INIT_DONE Output オプションを利用することができます。
INIT_DONE ピンを使用する場合、nCONFIG が Low のときには、10kΩ の
外部プルアップ抵抗のために、このピンは High になります。INIT_DONE
をイネーブルするためのオプション・ビットがデバイスにプログラムされ
ると(コンフィギュレーション・データの最初のフレームで)
、INIT_DONE
ピンが Low になります。初期化が完了すると、INIT_DONE ピンが解放さ
れ、High にプルされます。ユーザ・モードでは、ユーザ I/O ピンにはウィー
ク・プルアップ抵抗はなく、デザインで割り当てられたとおり機能します。
エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレー
DCLK を Low、
DATA[7..0] を High にドライブします。
ションの終了時に、
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2005 年 12 月
7–31
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブして、内部で自身をリセットします。
nSTATUS ピンは OE に接続されるので、コンフィギュレーション・デバ
イスもリセットされます。Auto-restart configuration after error オプ
ション(Quartus II ソフトウェアの Device & Pin Options ダイアログ・
ボックスの General タブで選択可能)がオンの場合、デバイスはエラー
が 発 生 す る と 自 動 的 に リ コ ン フ ィ ギ ュ レ ー シ ョ ン を 開 始 し ま す。
Stratix II または Stratix II GX デバイスは、リセット・タイムアウト期間
(最大 100 µs)後に、nSTATUS ピンを解放します。nSTATUS ピンが解放
され、プルアップ抵抗で High にプルされると、コンフィギュレーショ
ン・デバイスはチェインをリコンフィギュレーションします。このオプ
ションがオフになっている場合は、外部システムが nSTATUS でエラー
を監視し、nCONFIG に最低 2 µs の Low パルスを生成してコンフィギュ
レーションを再開する必要があります。外部システムは、nCONFIG が
VCC に接続されているのではなく、システムの制御下にある場合は、
nCONFIG にパルスを生成することができます。
また、コンフィギュレーション・デバイスがすべてのデータを送信した
後で、CONF_DONE が High になっていないことを検出した場合、コン
フィギュレーション・デバイスはターゲット・デバイスが正しくコンフィ
ギュレーションされていないものと判断します。エンハンスド・コン
フィギュレーション・デバイスは、最後のコンフィギュレーション・ビッ
トが CONF_DONE に送信されて High 状態に達した後、64 DCLK サイク
ル待ちます。この場合、コンフィギュレーション・デバイスは OE ピンを
Low にプルし、それによってターゲット・デバイスの nSTATUS ピンを
Low にドライブします。Auto-restart configuration after error オプショ
ンがソフトウェアで設定されている場合、ターゲット・デバイスがリセッ
トされ、リセット・タイムアウト期間(最大 100 µs)後に nSTATUS ピ
ンを解放します。nSTATUS ピンがロジック High レベルに戻ると、コン
フィギュレーション・デバイスはデバイスのリコンフィギュレーション
を試みます。
コンフィギュレーション実行後に、CONF_DONE が Low で検知されると、
コンフィギュレーション・デバイスはターゲット・デバイスが正しくコ
ンフィギュレーションされていないものと判断します。したがって、
ユーザ・システムで初期化を遅らせるために CONF_DONE を Low にプル
してはなりません。代わりに、CLKUSR オプションを使用して、同じコ
ンフィギュレーション・チェインにない複数のデバイスの初期化を同期
させる必要があります。同じコンフィギュレーション・チェインのデバ
イスは、CONF_DONE ピンが連結されている場合は一緒に初期化されま
す。
7–32
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
オプションの CLKUSR ピンが使用されていて、デバイスの初期化
中に nCONFIG を Low にプルしてコンフィギュレーションを再開
する場合は、nSTATUS が Low の間(最大 100 µs)、CLKUSR がト
グルし続けるようにする必要があります。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low にプルすると
リコンフィギュレーションを開始できます。nCONFIG ピンは、最低 2 µs
の間 Low でなければなりません。nCONFIG が Low にプルされると、デ
バイスは nSTATUS と CONF_DONE も Low にプルし、すべての I/O ピン
がトライ・ステートになります。CONF_DONE が Low にプルされるので、
コンフィギュレーション・デバイスがアクティブになります。これはデ
バイスが nCS ピンが Low にドライブされたことを検知するためです。
nCONFIG がロジック High レベルに復帰し、nSTATUS がデバイスによっ
て解放されると、リコンフィギュレーションが開始されます。
図 7-9 に、複数の Stratix II または Stratix II GX デバイスを 1 つのエンハ
ンスド・コンフィギュレーション・デバイスでコンフィギュレーション
する方法を示します。Stratix II または Stratix II GX デバイスがマルチ・
デバイス・コンフィギュレーションのためにカスケード接続されている
ことを除き、この回路はシングル・デバイス用コンフィギュレーション・
デバイス回路に類似しています。
図 7-9.
エンハンスド・コンフィギュレーション・デバイスを使用したマルチ・デバイスの
FPP コンフィギュレーション
VCC (1)
VCC (1)
10 kΩ
(3)
(3)
Stratix II or Stratix II GX
Device 2
N.C.
nCEO
MSEL[3..0]
DATA[7..0]
DATA[7..0]
OE (3)
nCS (3)
nSTATUS
GND
CONF_DONE
CONF_DONE
nCONFIG
nCONFIG
nCE
DCLK
DCLK
DATA[7..0]
nSTATUS
GND
Enhanced
Configuration Device
Stratix II or Stratix II GX
Device 1
DCLK
MSEL[3..0]
nCEO
10 kΩ
nINIT_CONF (2)
nCE
GND
図 7-9 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、常時アクティブになっている
内部プルアップ抵抗を備えています。これは nINIT_CONF-nCONFIG ラインで、外部プルアップ抵抗を使用し
てはならないことを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要はありませ
ん。nINIT_CONF を使用しない場合は、nCONFIG を直接または抵抗を通して、VCC にプルアップする必要があ
ります。
Altera Corporation
2005 年 12 月
7–33
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プル
アップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンには外部プルアップ抵抗
を使用してはなりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。
内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pullup resistors on configuration device オプションをチェックします。
エンハンスド・コンフィギュレーション・デバイスをカスケード
接続することはできません。
マルチ・デバイス・コンフィギュレーションを実行するときは、各プロ
ジェクトの SOF からコンフィギュレーション・デバイスの POF を生成
する必要があります。Quartus II ソフトウェアの Convert Programming
Files ウィンドウを使用して、複数の SOF を結合することができます。
マルチ・デバイス・コンフィギュレーション・チェインのためのコンフィ
ギュレーション・ファイルの作成方法について詳しくは、
「コンフィギュ
レーション・ハンドブック」の「ソフトウェア設定」を参照してください。
マルチ・デバイス FPP コンフィギュレーションでは、最初のデバイスの
nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイス
の nCE に接続されます。最後のデバイスの nCE 入力は前のデバイスから
送られ、nCEO ピンはフローティング状態のままです。マルチ・デバイ
ス・コンフィギュレーション・チェインで、最初のデバイスがコンフィ
ギュレーションを完了すると、nCEO ピンで Low をドライブし、2 番目
のデバイスの nCE ピンをアクティブにして、2 番目のデバイスのコン
フィギュレーションを開始するよう促します。他のすべてのコンフィ
ギュレーション・ピン(nCONFIG、nSTATUS、DCLK、DATA[7..0]、お
よび CONF_DONE)は、チェイン内のすべてのデバイスに接続されてい
ます。コンフィギュレーション信号は、シグナル・インテグリティを確
実にし、クロック・スキュー問題を回避するためにバッファリングが必
要な場合があるので特に注意してください。DCLK および DATA ラインが
4 つのデバイスごとにバッファされるようにします。
複数のデバイスをコンフィギュレーションするときは、すべてのデバイ
スが OE ピンまたは nSTATUS ピンを解放するまでコンフィギュレーショ
ンは開始されません。同様に、すべてのデバイスの CONF_DONE ピンが
連結されているため、すべてのデバイスは同時に初期化され、同時にユー
ザ・モードに入ります。
7–34
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
すべての nSTATUS ピンおよび CONF_DONE ピンが連結されているため、
いずれかのデバイスがエラーを検出した場合、コンフィギュレーション
はチェイン全体を停止させるので、チェイン全体をリコンフィギュレー
ションする必要があります。例えば、最初のデバイスが nSTATUS でエ
ラーを示すと、nSTATUS ピンを Low にプルして、チェインをリセット
します。この Low 信号はエンハンスド・コンフィギュレーション・デバ
イスの OE ピンを Low にドライブし、すべてのデバイスの nSTATUS を
Low にドライブします。これによってデバイスはリセット状態に入りま
す。この動作は 1 つのデバイスでエラーを検出するのに似ています。
Auto-restart configuration after error オプションがオンのとき、デバイ
スはエラーが発生すると自動的にリコンフィギュレーションを開始しま
す。デバイスはリセット・タイムアウト期間(最大 100 µs)後に、nSTATUS
ピンを解放します。すべての nSTATUS ピンが解放され High にプルされ
ると、コンフィギュレーション・デバイスはチェインのリコンフィギュ
レーションを試みます。Auto-restart configuration after error オプショ
ンがオフになっている場合は、外部システムが nSTATUS でエラーを監
視し、nCONFIG に最低 2 µs の Low パルスを生成してコンフィギュレー
ションを再開する必要があります。外部システムは、nCONFIG が VCC に
接続されているのではなく、システムの制御下にある場合は、nCONFIG
にパルスを生成することができます。
ユーザ・システムは同じコンフィギュレーション・データを含む複数の
デバイスを持つことができます。このコンフィギュレーション手法をサ
ポートするには、すべてのデバイスの nCE 入力を GND に接続し、nCEO
ピンはフローティング状態のままにしておきます。他のすべてのコン
フィギュレーション・ピン(nCONFIG、nSTATUS、DCLK、DATA[7..0]、
および CONF_DONE)は、チェイン内のすべてのデバイスに接続されて
います。シグナル・インテグリティを確実にし、クロック・スキュー問
題を回避するために、コンフィギュレーション信号にバッファリングが
必要な場合があります。DCLK および DATA ラインが 4 つのデバイスごと
にバッファされるようにします。デバイスは集積度とパッケージが同じ
でなければなりません。すべてのデバイスは同時にコンフィギュレー
ションを開始し、同時に完了します。図 7-10 に、Stratix II デバイスと
Stratix II GX デバイスの両方が同じコンフィギュレーション・データを
受信しているときのマルチ・デバイス FPP コンフィギュレーションを示
します。
Altera Corporation
2005 年 12 月
7–35
Stratix II デバイスハンドブック Volume 2
ファースト・パッシブ・パラレル・コンフィギュレーション
図 7-10. 両方のデバイスが同じデータを受信しているときに、エンハンスド・コンフィギュレーショ
ン・デバイスを使用した複数デバイスの FPP コンフィギュレーション
VCC (1)
VCC (1)
10 kΩ
(3)
(3)
Stratix II or
Stratix II GX Device
(4) N.C.
nCEO
DCLK
DCLK
DATA[7..0]
MSEL[3..0]
nSTATUS
GND
Enhanced
Configuration Device
Stratix II or
Stratix II GX Device
DCLK
MSEL[3..0]
DATA[7..0]
CONF_DONE
CONF_DONE
nCONFIG
nCONFIG
(4) N.C.
nCE
GND
DATA[7..0]
OE (3)
nSTATUS
GND
nCEO
10 kΩ
nCS (3)
nINIT_CONF (2)
nCE
GND
図 7-10 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、常時アクティブになっている
内部プルアップ抵抗を備えています。これは nINIT_CONF-nCONFIG ラインで、外部プルアップ抵抗を使用し
てはならないことを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要はありませ
nCONFIG を直接または抵抗を通して、
VCC にプルする必要があります。
ん。nINIT_CONF を使用しない場合は、
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プルアップ
抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンには外部プルアップ抵抗を使用し
てはなりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。内部プル
アップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pull-ups on
configuration device オプションをチェックします。
(4) 同じコンフィギュレーション・データを複数のデバイスにコンフィギュレーションするときには、両方のデ
バイスの nCEO ピンは接続しないでおきます。
1 つのエンハンスド・コンフィギュレーション・チェインを使用して、
Stratix および Stratix GX デバイスなど、FPP コンフィギュレーションをサ
ポートする他のアルテラ・デバイスで、
複数の Stratix II または Stratix II GX
デバイスをコンフィギュレーションすることができます。チェイン内の
すべてのデバイスが同時にコンフィギュレーションを完了するか、または
すべてのデバイスのうち1つのデバイスが通知したエラーによってリコン
フ ィ ギ ュ レ ー シ ョ ン が 開 始 さ れ る よ う に、す べ て の デ バ イ ス の
CONF_DONE ピンおよび nSTATUS ピンを連結しなければなりません。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「同一チェイン内の複数のデバイスのコンフィギュ
レーション」を参照してください。
7–36
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-11 に、エンハンスド・コンフィギュレーション・デバイスを使用し
た FPP コンフィギュレーション手法のためのタイミング波形を示しま
す。
図 7-11. エンハンスド・コンフィギュレーション・デバイスを使用した Stratix II および Stratix II GX
FPP コンフィギュレーションのタイミング波形
nINIT_CONF or
VCC/nCONFIG
tLOE
OE/nSTATUS
nCS/CONF_DONE
tHC
tCE
tLC
DCLK
DATA[7..0]
Driven High
byte
1
byte
2
byte
n
tOE
User I/O
Tri-State
User Mode
Tri-State
INIT_DONE
tCD2UM (1)
図 7-11 の注:
(1) 初期化クロックは、Stratix II または Stratix II GX デバイスの内部オシレータまたは CLKUSR ピンから供給す
ることができます。
タイミング情報については、「コンフィギュレーション・ハンドブック」
の「エンハンスド・コンフィギュレーション・デバイス (EPC4、EPC8 &
EPC16) データシート」を参照してください。
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「ソフトウェア設定」のセクションを参照してく
ださい。
アクティブ・
シリアル・
コンフィギュ
レーション
(シリアル・
コンフィギュ
レーション・
デバイス)
Altera Corporation
2005 年 12 月
AS コンフィギュレーション手法では、Stratix II および Stratix II GX デ
バイスは、シリアル・コンフィギュレーション・デバイスを使用してコ
ンフィギュレーションされます。これらのコンフィギュレーション・デ
バイスは、シンプルな 4 ピン・インタフェースと小さなフォーム・ファ
クタを特長とする不揮発性メモリを備えた低コスト・デバイスです。こ
れらの特長により、シリアル・コンフィギュレーション・ソリューショ
ン・デバイスは、理想的な低コストのコンフィギュレーション・ソリュー
ションとなります。
7–37
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
シリアル・コンフィギュレーション・デバイスについて詳しくは、
「コン
フィギュレーション・ハンドブック」の「シリアル・コンフィギュレー
ション・デバイス・データシート」を参照してください。
シリアル・コンフィギュレーション・デバイスは、コンフィギュレーショ
ン・データにアクセスするためのシリアル・インタフェースを提供しま
す。デバイス・コンフィギュレーションの間、Stratix IIおよびStratix II GX
デバイスは、シリアル・インタフェースを通してコンフィギュレーショ
ン・データを読み出し、必要に応じてデータを復元し、SRAM セルをコ
ンフィギュレーションします。この手法は、デバイスがコンフィギュ
レーション・インタフェースを制御するため、AS コンフィギュレーショ
ンと呼ばれます。この手法は、コンフィギュレーション・デバイスがイ
ンタフェースを制御する PS コンフィギュレーション手法とは対照的で
す。
Stratix II および Stratix II GX の復元機能およびデザイン・セキュ
リティ機能は、AS モードを使用して Stratix II または Stratix II GX
デバイスをコンフィギュレーションするときに完全に利用できます。
表 7–10 に、AS コンフィギュレーション手法を使用するときの MSEL ピ
ンの設定を示します。
表 7–10. AS コンフィギュレーション手法のための Stratix II および
Stratix II GX の MSEL ピンの設定
コンフィギュレーション手法
MSEL3 MSEL2 MSEL1 MSEL0
ファースト AS (40MHz) (1)
1
0
0
0
リモート・システム・アップグレード・
ファースト AS (40MHz) (1)
1
0
0
1
AS (20 MHz) (1)
1
1
0
1
リモート・システム・アップグレード
AS (20 MHz) (1)
1
1
1
0
表 7–10 の注:
(1) EPCS16 および EPCS64 デバイスのみ最大 40 MHz クロックの DCLK をサポート
し、その他の EPCS デバイスは最大 20 MHz の DCLK をサポートします。詳し
くは、
「シリアル・コンフィギュレーション・デバイス・データシート」を参
照してください。
シリアル・コンフィギュレーション・デバイスは、シリアル・クロック
入力(DCLK)、シリアル・データ出力(DATA)、AS データ入力(ASDI)、
およびアクティブ Low のチップ・セレクト(nCS)の 4 ピン・インタ
フェースを備えています。この 4 ピン・インタフェースは、図 7-12 に示
すとおり、Stratix II および Stratix II GX デバイス・ピンに接続されます。
7–38
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-12. シングル・デバイス AS コンフィギュレーション
VCC (1)
VCC (1)
10 kΩ
10 kΩ
VCC (1)
10 kΩ
Serial Configuration
Device
Stratix II or Stratix II GX FPGA
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
VCC
GND
DATA
DATA0
(3) MSEL3
DCLK
DCLK
(3) MSEL2
nCS
nCSO
(3) MSEL1
ASDI
ASDO
(3) MSEL0
(2)
N.C.
GND
図 7-12 の注:
(1) プルアップ抵抗を 3.3V 電源に接続します。
(2) Stratix II および Stratix II GX デバイスは、ASDO から ASDI までのパスを使用
して、コンフィギュレーション・デバイスを制御します。
(3) EPCS4 デバイスを使用する場合、MSEL[3..0] は 1101 に設定しなければなり
ません。詳しくは、表 7–10 を参照してください。
電源投入時に、Stratix II および Stratix II GX デバイスは POR を実行し
ます。POR 遅延は、PORSEL ピンの設定によって決まります。PORSEL ピ
ンがLowにドライブされているとき、POR時間は約100 msです。PORSEL
が High にドライブされているとき、POR 時間は約 12 ms です。POR の
実行中、デバイスはリセットされ、nSTATUS および CONF_DONE を Low
に保持し、すべてのユーザ I/O ピンをトライ・ステートにします。デバ
イスが正常に POR を終了すると、すべてのユーザ I/O ピンは引き続き
トライ・ステートに維持されます。電源投入時およびコンフィギュレー
ション実行中に、nIO_pullup が Low にドライブされた場合、ユーザ
I/O ピンおよび兼用 I/O ピンはウィーク・プルアップ抵抗を持ち、
(POR
後の)コンフィギュレーション実行前および実行中にオンになります。
nIO_pullup が High にドライブされた場合、ウィーク・プルアップ抵
抗はディセーブルされます。
コンフィギュレーション実行前および実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、
「Stratix II デバイス・ハンド
ブック」および「Stratix II GX デバイス・ハンドブック」の「DC & ス
イッチング特性」の章を参照してください。
Altera Corporation
2005 年 12 月
7–39
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low の間、デバイスはリセットされています。POR の後、
Stratix II および Stratix II GX デバイスが nSTATUS を解放すると、この
ピンは 10kΩ の外部プルアップ抵抗で High にプルアップされ、デバイ
スはコンフィギュレーション・モードに入ります。
コンフィギュレーションを開始するには、
(コンフィギュレーショ
ン・ピンおよび JTAG ピンが存在するバンクの)VCCINT、VCCIO、
および VCCPD 電圧を適切な電圧レベルにします。
Stratix II および Stratix II GX デバイスで生成されるシリアル・クロック
(DCLK) は、コンフィギュレーション・サイクル全体を制御し、シリアル・
インタフェースにタイミングを供給します。Stratix II および Stratix II GX
デバイスは、内部オシレータを使用して DCLK を生成します。MSEL[] ピ
ンを使用して、40MHz または 20MHz オシレータを使用するように選択
できます。
EPCS16 および EPCS64 デバイスのみ最大 40-MHz クロックの
DCLK をサポートし、その他の EPCS デバイスは最大 20-MHz の
DCLK をサポートします。詳しくは、
「シリアル・コンフィギュ
レーション・デバイス・データシート」を参照してください。EPCS4
デバイスは最小の Stratix II (EP2S15) デバイスのみサポートしま
すが、これは SOF 圧縮がイネーブルされている場合だけです。
EPCS1 デバイスはメモリ容量が不十分なため、Stratix II デバイス
はサポートしません。
表 7–11 に、アクティブなシリアル DCLK 出力周波数を示します。
表 7–11. アクティブなシリアル DCLK 出力周波数
オシレータ
最小
標準
最大
注 (1)
単位
40 MHz (2)
20
26
40
MHz
20 MHz
10
13
20
MHz
表 7–11 の注:
(1) これらの値は暫定的なものです。
(2) EPCS16 および EPCS64 デバイスのみ最大 40 MHz クロックの DCLK をサポー
トし、その他の EPCS デバイスは最大 20 MHz の DCLK をサポートします。
詳しくは、
「シリアル・コンフィギュレーション・デバイス・データシート」
を参照してください。
7–40
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
AS およびファースト AS コンフィギュレーション手法の両方で、シリア
ル・コンフィギュレーション・デバイスは DCLK の立ち上がりエッジで
入力およびコントロール信号をラッチし、立ち下がりエッジでコンフィ
ギュレーション・データをドライブ・アウトします。Stratix II および
Stratix II GX デバイスは、DCLK の立ち下がりエッジでコントロール信号
をドライブ・アウトし、DCLK の立ち下がりエッジでコンフィギュレー
ション・データをラッチします。
コンフィギュレーション・モードでは、Stratix II および Stratix II GX デ
バイスが nCSO 出力ピンを Low にドライブすることによって、シリア
ル・コンフィギュレーション・デバイスをイネーブルし、それによって
コンフィギュレーション・デバイスのチップ・セレクト(nCS)ピンが
接続されます。Stratix II および Stratix II GX デバイスは、シリアル・ク
ロック (DCLK) およびシリアル・データ出力 (ASDO) ピンを使用して、オ
ペレーション・コマンドやリード・アドレス信号をシリアル・コンフィ
ギュレーション・デバイスに送信します。コンフィギュレーション・デ
バイスは、データをシリアル・データ出力 (DATA) ピンに供給し、この
ピンは Stratix II および Stratix II GX デバイスの DATA0 入力に接続され
ます。
すべてのコンフィギュレーション・ビットがStratix IIまたはStratix II GX
デバイスで受信されると、オープン・ドレインの CONF_DONE ピンが解
放され、10kΩ の外部抵抗で High にされます。初期化は、CONF_DONE
信号がロジック High レベルに達した後でのみ開始されます。すべての
AS コンフィギュレーション・ピン(DATA0、DCLK、nCSO、および ASDO)
には、常時アクティブな内部ウィーク・プルアップ抵抗があります。コ
ンフィギュレーション後に、これらのピンは入力トライ・ステートとし
て設定され、内部ウィーク・プルアップ抵抗で High にドライブされま
す。デバイスを初期化するには、CONF_DONE ピンに 10kΩ の外部プル
アップ抵抗が必要です。
Altera Corporation
2005 年 12 月
7–41
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
Stratix II および Stratix II GX デバイスでは、初期化クロック・ソースは、
10MHz(標準)の内部オシレータ(アクティブなシリアル内部オシレー
タから独立)またはオプションの CLKUSR ピンのいずれかです。デフォ
ルトでは、内部オシレータが初期化用のクロック・ソースです。内部オ
シレータを使用する場合、Stratix II または Stratix II GX デバイスは、自
身で初期化を正しく実行するのに必要なクロック・サイクルを供給しま
す。CLKUSR オプションを使用して、複数のデバイスの初期化を同期さ
せた り、初期化を遅らせるといった柔軟性を得ることもできます。
Enable user-supplied start-up clock (CLKUSR) オプションは、Quartus II
ソフトウェアの Device & Pin Options ダイアログ・ボックスの General
タブからオンにすることができます。user supplied start-up clock オプ
ションをイネーブルする
イネーブルすると、CLKUSR
ピンが初期化クロック・ソースに
イネーブルする
なります。CLKUSR にクロックを供給しても、コンフィギュレーション・
プロセスには影響ありません。すべてのコンフィギュレーション・デー
タが受け入れられ、CONF_DONE が High になると、600 ns 後に CLKUSR
がイネーブルされます。この期間の経過後、Stratix II および Stratix II GX
デバイスは、正しく初期化を実行してユーザ・モードに入るために 299
クロック・サイクルを必要とします。Stratix II および Stratix II GX デバ
イスは、100MHz の CLKUSR fMAX をサポートしています。
オプションの INIT_DONE ピンが使用可能な場合、初期化の終了と Low
から High への遷移でユーザ・モードの開始を通知します。Quartus II ソ
フトウェアでは、Device & Pin Options ダイアログ・ボックスの General
タブから Enable INIT_DONE Output オプションを利用することができ
ます。INIT_DONE ピンを使用する場合、nCONFIG が Low のときには、
10kΩ の外部プルアップ抵抗のために、このピンは High になります。
INIT_DONE をイネーブルするオプション・ビットが(コンフィギュレー
ション・データの最初のフレーム中に)デバイスにプログラムされると、
INIT_DONE ピンは Low になります。初期化が完了すると、INIT_DONE
ピンは解放され、High になります。この Low から High への遷移は、デ
バイスがユーザ・モードに入ったことを示します。初期化が完了すると、
デバイスはユーザ・モードに入ります。ユーザ・モードでは、ユーザ I/O
ピンにはウィーク・プルアップ抵抗はなく、デザインで割り当てられた
とおり機能します。
7–42
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
コンフィギュレーション実行中にエラーが発生した場合、Stratix II およ
び Stratix II GX デバイスは、nSTATUS 信号を Low にアサートし(デー
タ・フレーム・エラーを示す)、CONF_DONE 信号は Low のままです。
Auto-restart configuration after error オプション(Quartus II ソフトウェ
アの Device & Pin Options ダイアログ・ボックスの General タブで選
択可能)がオンの場合、Stratix II または Stratix II GX デバイスは nCSO
にパルスを生成して、リセット・タイムアウト期間(最大 100 µs)後に、
nSTATUS を解放し、コンフィギュレーションを再試行します。このオプ
ションがオフになっている場合は、システムが nSTATUS でエラーを監
視し、nCONFIG に最低 2 µs の Low パルスを生成してコンフィギュレー
ションを再開する必要があります。
Stratix II または Stratix II GX デバイスがユーザ・モードのとき、nCONFIG
ピンを Low にすることによって、リコンフィギュレーションを開始でき
ます。nCONFIG ピンは、最低 2 µs の間 Low でなければなりません。
nCONFIG が Low にされると、デバイスは nSTATUS と CONF_DONE も
Low にし、すべての I/O ピンがトライ・ステートになります。nCONFIG
が ロ ジ ッ ク High レベルに復帰し、nSTATUS が Stratix II または
Stratix II GX デバイスによって解放されると、リコンフィギュレーショ
ンが開始されます。
1 個のシリアル・コンフィギュレーション・デバイスを使用して、複数の
Stratix II または Stratix II GX デバイスをコンフィギュレーションするこ
とができます。チップ・イネーブル(nCE)およびチップ・イネーブル出
力(nCEO)ピンを使用して、複数の Stratix II または Stratix II GX デバイ
スをカスケード接続することができます。チェイン内の最初のデバイス
では、nCE ピンをグランドに接続しなければなりません。nCEO ピンを
チェイン内の次のデバイスの nCE ピンに接続する必要があります。最初
のデバイスがビット・ストリームからコンフィギュレーション・データ
をすべてキャプチャすると、nCEO ピンを Low にドライブし、チェイン
内の次のデバイスをイネーブルします。最後のデバイスの nCEO ピンは接
続しないでおきます。チェイン内の各デバイスの nCONFIG、nSTATUS、
CONF_DONE、DCLK、および DATA0 ピンは接続されます(図 7-13 を参照)
。
チェイン内のこの最初の Stratix II または Stratix II GX デバイスは、
コンフィ
ギュレーション・マスタであり、チェイン全体のコンフィギュレーション
を制御します。MSEL ピンを接続して、AS コンフィギュレーション手法を
選択する必要があります。残りの Stratix II または Stratix II GX デバイスは、
コンフィギュレーション・スレーブであり、それらの MSEL ピンを接続し
て、PS コンフィギュレーション手法を選択しなければなりません。PS コン
フィギュレーションをサポートするその他のどのアルテラ・デバイスで
も、コンフィギュレーション・スレーブとしてチェインの一部に含めるこ
とができます。図 7-13 にこのセットアップのピン接続を示します。
Altera Corporation
2005 年 12 月
7–43
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
図 7-13. マルチ・デバイス AS コンフィギュレーション
VCC (1)
10 kΩ
VCC (1)
VCC (1)
10 kΩ
10 kΩ
Serial Configuration
Device
Stratix II or Stratix II GX
FPGA Master
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
GND
DATA
DATA0
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
VCC
(2) MSEL3
Stratix II or Stratix II GX
FPGA Slave
nSTATUS
CONF_DONE
nCEO
nCONFIG
nCE
DATA0
(2) MSEL2
DCLK
(2) MSEL1
(2) MSEL0
N.C.
MSEL3
VCC
MSEL2
MSEL1
MSEL0
GND
GND
図 7-13 の注:
(1) プルアップ抵抗を 3.3V 電源に接続します。
(2) EPCS4 デバイスを使用する場合、MSEL[3..0] は 1101 に設定しなければなりません。詳しくは、表 7–10 を
参照してください。
図 7-13 に示すとおり、すべてのターゲット・デバイスの nSTATUS ピン
および CONF_DONE ピンは、まとめて外部プルアップ抵抗に接続されて
います。これらのピンはデバイスではオープン・ドレインの双方向ピン
です。最初のデバイスは、
(コンフィギュレーション・データをすべて受
信した後)nCEO をアサートし、CONF_DONE ピンを解放します。しかし、
チェイン内の後続のデバイスはそれぞれのコンフィギュレーション・
データを受信するまで、この共有 CONF_DONE ラインを Low に維持しま
す。チェイン内のすべてのターゲット・デバイスがそれぞれのコンフィ
ギュレーション・データを受信し、CONF_DONE を解放すると、プルアッ
プ抵抗がこのライン上で High レベルをドライブし、すべてのデバイス
が同時に初期化モードに入ります。
7–44
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
コンフィギュレーション実行中のどの時点でもエラーが発生した場合、
nSTATUS ラインは障害のあるデバイスによって Low にドライブされま
す。Auto-restart configuration after error オプションをイネーブルする
と、リセット・タイムアウト期間(最大 100 µs)後にチェイン全体のリ
コンフィギュレーションが開始されます。Auto-restart configuration
after error オプションがオフの場合、
外部システムは nSTATUS でエラー
を監視し、nCONFIG に Low パルスを生成してコンフィギュレーション
を再開します。外部システムは、nCONFIG が VCC に接続されているので
はなく、システムの制御下にある場合は、nCONFIG にパルスを生成する
ことができます。
Stratix II または Stratix II GX デバイスはカスケード接続できます
が、シリアル・コンフィギュレーション・デバイスはカスケード
接続やチェインで連結することはできません。
コンフィギュレーション・ビット・ストリームのサイズがシリアル・コ
ンフィギュレーション・デバイスの容量を超えた場合は、大きなコンフィ
ギュレーション・デバイスを選択するか、圧縮機能をイネーブルしなけ
ればなりません。 複数のデバイスをコンフィギュレーションするとき、
ビットストリームのサイズは個々のデバイスのコンフィギュレーショ
ン・ビットストリームの合計になります。
1 つのシステムで同じコンフィギュレーション・データを含む複数のデ
バイスを持つことができます。アクティブ・シリアル・チェインでは、シ
リアル・コンフィギュレーション・デバイスに SOF のコピーを 2 つ格納
することによってこれを実現できます。最初のコピーはマスタ Stratix II
または Stratix II GX デバイスをコンフィギュレーションし、2 番目のコ
ピーは残りのすべてのスレーブ・デバイスを同時にコンフィギュレー
ションします。スレーブ・デバイスはすべて集積度とパッケージが同じ
でなければなりません。セットアップは、図 7-13 のようになり、マスタ
はアクティブ・シリアル・モードで、スレーブ・デバイスはパッシブ・
シリアル・モードでセットアップされます。
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2005 年 12 月
7–45
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
4 個の同じ Stratix II または Stratix II GX デバイスを同じ SOF でコンフィ
ギュレーションするには、図 7-14 に示す例のようなチェインをセット
アップすることができます。最初のデバイスはマスタ・デバイスであり、
その MSEL ピンは AS コンフィギュレーションを選択するように設定す
る必要があります。他の 3 つのスレーブ・デバイスは同時コンフィギュ
レーションにセットアップされ、その MSEL ピンは PS コンフィギュレー
ションを選択するように設定する必要があります。マスタ・デバイスか
らの nCEO ピンは、3 つのすべてのスレーブ・デバイスで nCE 入力ピン
をドライブし、DATA ピンおよび DCLK ピンは、4 つのすべてのデバイス
にパラレルに接続されます。最初のコンフィギュレーション・サイクル
中に、マスタ・デバイスは nCEO を High に保持しながら、シリアル・
コンフィギュレーション・デバイスからコンフィギュレーション・デー
タを読み出します。コンフィギュレーション・サイクルの完了後に、マ
スタは nCE を Low にドライブし、コンフィギュレーション・データの
第 2 のコピーを 3 つのスレーブ・デバイスすべてに送信し、それらを同
時にコンフィギュレーションします。
7–46
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-14. デバイスが同じデータを受信するときのマルチ・デバイス AS コンフィギュレーション
Stratix II or Stratix II GX
FPGA Slave
nSTATUS
CONF_DONE
nCONFIG
nCE
VCC (1)
VCC (1)
10 kΩ
N.C.
VCC (1)
DATA0
10 kΩ
nCEO
DCLK
10 kΩ
MSEL3
VCC
MSEL2
MSEL1
MSEL0
GND
Serial Configuration
Device
Stratix II or Stratix II GX
FPGA Master
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
GND
DATA
DATA0
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
Stratix II or Stratix II GX
FPGA Slave
VCC
(2) MSEL3
nSTATUS
CONF_DONE
nCONFIG
nCE
DATA0
(2) MSEL2
DCLK
(2) MSEL1
(2) MSEL0
nCEO
N.C.
MSEL3
VCC
MSEL2
MSEL1
MSEL0
GND
GND
Stratix II or Stratix II GX
FPGA Slave
nSTATUS
CONF_DONE
nCONFIG
nCE
DATA0
DCLK
nCEO
N.C.
MSEL3
VCC
MSEL2
MSEL1
MSEL0
GND
図 7-14 の注:
(1) プルアップ抵抗を 3.3V 電源に接続します。
(2) EPCS4 デバイスを使用する場合、MSEL[3..0] は 1101 に設定しなければなりません。詳しくは、表 7–10 を
参照してください。
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7–47
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
アクティブ・シリアル・コンフィギュレーション時間の
見積もり
アクティブ・シリアル・コンフィギュレーション時間は、シリアル・コ
ンフィギュレーション・デバイスから Stratix II デバイスへのデータ転送
に要する時間によって左右されます。このシリアル・インタフェースは、
Stratix II DCLK 出力でクロック(内部オシレータから生成される)が供
給されます。7–40 ページの表 7–11 に示すとおり、40MHz オシレータの
使用を選択したときの DCLK の最小周波数は、20 MHz(50 ns)です。し
たがって、EP2S15 デバイスの最大コンフィギュレーション時間の見積も
り(5 MBits の非圧縮データ)は以下のとおりです。
RBF サイズ(最小 DCLK 周期 /DCLK サイクルあたり 1 ビット)= 推定
最大コンフィギュレーション時間
5 M ビット × (50 ns / 1 ビット ) = 250 ms
標準コンフィギュレーション時間を見積もるには、表 7–11 に記載した標
準 DCLK 周期を使用します。標準 DCLK 周期が 38.46 ns の場合、標準コン
フィギュレーション時間は 192 ms です。圧縮を有効にすると、Stratix II
または Stratix II GX デバイスに送信されるコンフィギュレーション・デー
タ量が削減され、これによってもコンフィギュレーション時間が短縮さ
れます。平均的に、圧縮によってコンフィギュレーション時間が 50% 短
縮されます。
シリアル・コンフィギュレーション・デバイスのプログラ
ミング
シリアル・コンフィギュレーション・デバイスは、不揮発性のフラッ
シュ・メモリ・ベースのデバイスです。これらのデバイスは、USBBlaster™ または ByteBlaster™ II ダウンロード・ケーブルを使用して、イ
ン・システムでプログラムすることができます。あるいは、APU (Altera
Programming Unit) がサポートされるサードパーティ・プログラマまた
は SRunner ソフトウェア・ドライバ付きマイクロプロセッサを使用して
プログラムできます。
AS プログラミング・インタフェースを介してシリアル・コンフィギュ
レーション・デバイスのイン・システム・プログラミングを実行するこ
とができます。イン・システム・プログラミング中に、ダウンロード・
ケーブルは nCE ピンを High にドライブして、AS インタフェースへの
デバイス・アクセスをディセーブルします。Stratix II および Stratix II GX
デバイスは、nCONFIG が Low レベルになってもリセット状態に保持さ
れます。プログラミングの完了後、ダウンロード・ケーブルが nCE と
nCONFIG を解放するため、プルダウン抵抗とプルアップ抵抗でそれぞれ
GND と VCC をドライブできます。図 7-15 に、シリアル・コンフィギュ
レーション・デバイスへのダウンロード・ケーブルの接続を示します。
7–48
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
USB ブラスタ・ダウンロード・ケーブルについて詳しくは、
「USB-Blaster
USB Port Download Cable Data Sheet」を参照してください。ByteBlaster II
ケーブルについて詳しくは、
「ByteBlaster II Download Cable Data Sheet」を
参照してください。
図 7-15. シリアル・コンフィギュレーション・デバイスの
イン・システム・プログラミング
VCC (1)
10 kΩ
VCC (1)
10 kΩ
VCC (1)
10 kΩ
Stratix II or Stratix II GX FPGA
CONF_DONE
nSTATUS
Serial
Configuration
Device
nCEO
N.C.
nCONFIG
nCE
10 kΩ
VCC
DATA
DATA0
DCLK
DCLK
nCS
nCSO
(3) MSEL1
ASDI
ASDO
(3) MSEL0
(3) MSEL3
(3) MSEL2
GND
Pin 1
VCC (2)
USB Blaster or ByteBlaser II
10-Pin Male Header
図 7-15 の注:
(1) これらのプルアップ抵抗を 3.3 V 電源に接続します。
(2) ByteBlaster II ケーブルの VCC に 3.3V 電源を供給します。
(3) EPCS4 デバイスを使用する場合、MSEL[3..0] は 1101 に設定しなければな
りません。詳しくは、表 7–10 を参照してください。
Quartus II ソフトウェアを APU (Altera programming hardware) および
適切なコンフィギュレーション・デバイス・プログラミング・アダプタ
と共に使用して、シリアル・コンフィギュレーション・デバイスをプロ
グラムすることができます。EPCS1 および EPCS4 デバイスは、8 ピン
SOIC(スモール・アウトライン・インテグレーテッド・サーキット)
パッケージで提供されます。
Altera Corporation
2005 年 12 月
7–49
Stratix II デバイスハンドブック Volume 2
アクティブ・シリアル・コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
製造環境では、いくつかの方法を使用してシリアル・コンフィギュレー
ション・デバイスをプログラムできます。アルテラのプログラミング・
ハードウェアまたは他のサードパーティ・プログラミング・ハードウェ
アを使用して、ブランクのシリアル・コンフィギュレーション・デバイ
スをプリント基板(PCB)に実装する前にプログラムすることができま
す。あるいは、オンボード・マイクロプロセッサを使用し、アルテラが
提供する C ベースのソフトウェア・ドライバを利用して、シリアル・コ
ンフィギュレーション・デバイスをイン・システムでプログラムするこ
とができます。
シリアル・コンフィギュレーション・デバイスは、SRunner を使用した
外部マイクロプロセッサにより、イン・システムでプログラムすること
ができます。SRunner は、異なるエンベデッド・システムにフィットす
るよう簡単にカスタマイズ可能なエンベデッド・シリアル・コンフィギュ
レーション・デバイス・プログラミングを構築するコンフィギュレーショ
ンソフトウェア・ドライバです。SRunner は、ロウ・プログラミング・
データ(.rpd)ファイルを読み込むことができ、シリアル・コンフィギュ
レーション・デバイスに書き込むことができます。SRunner を使用した
シリアル・コンフィギュレーション・デバイスのプログラミング時間は、
Quartus II ソフトウェアでのプログラミング時間に相当します。
SRunnerについて詳しくは、ホワイト・ペーパー「SRunner: An Embedded
Solution for EPCS Programming」、およびアルテラ Web サイト
(www.altera.co.jp)のソース・コードを参照してください。
シリアル・コンフィギュレーション・デバイスのプログラミングについ
て詳しくは、
「コンフィギュレーション・ハンドブック」の「シリアル・
コンフィギュレーション・デバイス (EPCS1 & EPCS4) データシート」を
参照してください。
図 7-16 に、シリアル・コンフィギュレーション・デバイスを使用した
AS コンフィギュレーション手法のためのタイミング波形を示します。
7–50
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-16. AS コンフィギュレーション・タイミング
tPOR
nCONFIG
nSTATUS
CONF_DONE
nCSO
tCL
DCLK
tCH
tH
ASDO
Read Address
tSU
DATA0
bit N
bit N − 1
bit 1
bit 0
tCD2UM (1)
INIT_DONE
User I/O
User Mode
図 7-16 の注:
(1) 初期化クロックは、Stratix II または Stratix II GX デバイスの内部オシレータまたは CLKUSR ピンから供給す
ることができます。
パッシブ・
シリアル・
コンフィギュ
レーション
Stratix II および Stratix II GX デバイスの PS コンフィギュレーションは、
MAX II デバイスやフラッシュ・メモリ内蔵マイクロプロセッサ、アルテ
ラのコンフィギュレーション・デバイス、ダウンロード・ケーブルなど
のインテリジェント・ホストを使用して実行できます。PS 手法では、外
部ホスト(MAX II デバイス、エンベデッド・プロセッサ、コンフィギュ
レーション・デバイス、またはホスト PC)がコンフィギュレーションを
制御します。コンフィギュレーション・データは、DCLK の各立ち上がり
エッジで、
DATA0ピンを介して、
ターゲットのStratix IIまたはStratix II GX
デバイスに送られます。
Stratix II および Stratix II GX の復元機能およびデザイン・セキュ
リティ機能は、
PS モードを使用して Stratix II または Stratix II GX
デバイスをコンフィギュレーションするときに完全に利用できま
す。
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2005 年 12 月
7–51
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
表 7–12 に、PS コンフィギュレーション手法を使用するときの MSEL ピ
ンの設定を示します。
表 7–12. PS コンフィギュレーション手法のための Stratix II および
Stratix II GX の MSEL ピンの設定
コンフィギュレーション手法
MSEL3 MSEL2 MSEL1 MSEL0
PS
0
0
1
0
リモート・システム・アップグレード
使用時の PS(1)
0
1
1
0
表 7–12 の注:
(1) この手法では、RUnLU ピンをドライブし、リモート・アップデートまたはロー
カル・アップデートのいずれかを指定する必要があります。Stratix II デバイ
スのリモート・システム・アップグレードについて詳しくは、
「Stratix II デバ
イス・ハンドブック Volume 2」または「Stratix II GX デバイス・ハンドブッ
ク Volume 2」の「Stratix II & Stratix II GX のリモート・システム・アップ
グレード」の章を参照してください。
MAX II デバイスを外部ホストとして使用した PS コンフィ
ギュレーション
PS コンフィギュレーション手法では、MAX II デバイスは、フラッシュ・
メモリなどのストレージ・デバイスから Stratix II または Stratix II GX デ
バイスをターゲットとするコンフィギュレーション・データの転送を制
御するインテリジェント・ホストとして使用できます。コンフィギュ
レーション・データは、RBF、HEX、または TTF フォーマットで保存で
きます。図 7-17 に、シングル・デバイス・コンフィギュレーションでの
Stratix II または Stratix II GX デバイスと MAX II デバイス間のコンフィ
ギュレーション・インタフェース接続を示します。
7–52
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-17. 外部ホストを使用したシングル・デバイス PS コンフィギュレーション
Memory
ADDR
DATA0
(1) VCC
10 k Ω
VCC (1)
Stratix II or Stratix II GX
Device
10 k Ω
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nCEO
N.C.
MSEL3
GND
DATA0
MSEL2
nCONFIG
MSEL1
DCLK
VCC
MSEL0
GND
図 7-17 の注:
(1) デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCC は、デバイスおよび外部ホス
ト上の I/O の VIH 仕様に適合する電圧でなければなりません。
電源投入時には、Stratix II および Stratix II GX デバイスで POR が実行
されます。POR 遅延は、PORSEL ピンの設定によって異なり、PORSEL
ピンが Low にドライブされているときには、POR 時間は約 100 ms で、
PORSEL が High にドライブされている場合、POR 時間は約 12 ms です。
POR 中、デバイスはリセットされ、nSTATUS を Low に保持し、すべて
のユーザ I/O ピンをトライ・ステートにします。デバイスが正常に POR
を終了すると、すべてのユーザ I/O ピンは引き続きトライ・ステートに
維持されます。電源投入時およびコンフィギュレーション実行中に、
nIO_pullup が Low にドライブされた場合、ユーザ I/O ピンおよび兼
用 I/O ピンはウィーク・プルアップ抵抗を持ち、
(POR 後の)コンフィ
ギュレーション実行前および実行中にオンになります。nIO_pullup が
High にドライブされた場合、ウィーク・プルアップ抵抗はディセーブ
ルされます。
コンフィギュレーション実行前および実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値は、
「Stratix II デバイス・ハンドブック」
または「Stratix II GX デバイス・ハンドブック」に記載されています。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low の間、デバイスはリセットされています。コンフィ
ギュレーションを開始するには、MAX II デバイスは nCONFIG ピンに
Low から High の遷移を生成する必要があります。
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2005 年 12 月
7–53
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーション・ピンおよびJTAGピンが存在するバンクのVCCINT、
VCCIO、および VCCPD が適切な電圧レベルでフルに駆動されてい
る必要があります。
nCONFIG が High になると、デバイスはリセットを解除されて、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは、10kΩ の外部プ
ルアップ抵抗で High にプルアップされます。nSTATUS が解放されると、
デバイスはコンフィギュレーション・データを受信する状態になり、コン
フィギュレーション・ステージが開始されます。nSTATUS が High にプル
されると、MAX II デバイスはコンフィギュレーション・データを 1 ビット
ずつ DATA0 ピンに置かなければなりません。コンフィギュレーション・
データを RBF、HEX、または TTF フォーマットで使用する場合は、各デー
タ・バイトの最下位ビット(LSB)を最初に送信しなければなりません。例
えば、RBF にバイト・シーケンス 02 1B EE 01 FA が含まれている場合、
デバイスに送信する必要があるシリアル・ビットストリームは 01000000 1101-1000 0111-0111 1000-0000 0101-1111 です。
Stratix II および Stratix II GX デバイスは、DATA0 ピンでコンフィギュ
レーション・データを受信し、クロックは DCLK ピンで受信されます。
データは DCLK の立ち上がりエッジでデバイスにラッチされます。
CONF_DONE が High になるまで、データは継続してターゲット・デバイ
スに送られます。デバイスは、すべてのコンフィギュレーション・デー
タを正しく受信すると、10kΩ の外部プルアップ抵抗で High にプルアッ
プされた、オープン・ドレインの CONF_DONE ピンを解放します。
CONF_DONE に Low から High の遷移があると、コンフィギュレーショ
ンが完了し、デバイスの初期化を開始できることを示します。デバイス
を初期化するには、CONF_DONE ピンに 10kΩ の外部プルアップ抵抗が必
要です。
Stratix II および Stratix II GX デバイスでは、初期化クロック・ソースは
内部オシレータ(標準 10 MHz)またはオプションの CLKUSR ピンのい
ずれかです。デフォルトでは、内部オシレータが初期化用のクロック・
ソースです。内部オシレータを使用する場合、
Stratix IIまたはStratix II GX
デバイスは、自身で初期化を正しく実行するのに必要なクロック・サイ
クルを供給します。したがって、内部オシレータが初期化クロック・ソー
スの場合、デバイスにコンフィギュレーション・ファイル全体を送信す
れば、デバイスのコンフィギュレーションおよび初期化に十分対応でき
ます。コンフィギュレーション完了後に、DCLK をデバイスにドライブし
てもデバイス動作に影響はありません。
7–54
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
CLKUSR オプションを使用して、複数のデバイスの初期化を同期させた
り、初期化を遅らせるといった柔軟性を得ることもできます。Quartus II
ソフトウェアで、Device & Pin Options ダイアログ・ボックスの General
タブから Enable user-supplied start-up clock (CLKUSR) オプションを
オンにすることができます。CLKUSR にクロックを供給しても、コンフィ
ギュレーション・プロセスには影響ありません。すべてのコンフィギュ
レーション・データが受け入れられ、CONF_DONE が High になると、
tCD2CU の規定時間後に、CLKUSR がイネーブルされます。この期間の経
過後、Stratix II および Stratix II GX デバイスは、正しく初期化を実行し
てユーザ・モードに入るために 299 クロック・サイクルを必要とします。
Stratix II および Stratix II GX デバイスは、100 MHz の CLKUSR fMAX を
サポートしています。
オプションの INIT_DONE ピンが使用可能な場合、初期化の終了と Low
から High への遷移でユーザ・モードの開始を通知します。Quartus II ソ
フトウェアでは、Device & Pin Options ダイアログ・ボックスの General
タブから Enable INIT_DONE Output オプションを利用することができ
ます。INIT_DONE ピンを使用する場合、nCONFIG が Low のときおよび
コンフィギュレーションの開始時には、10kΩ の外部プルアップ抵抗の
ためにこのピンは High になります。INIT_DONE をイネーブルするため
のオプション・ビットがデバイスにプログラムされると(コンフィギュ
レーション・データの最初のフレームで)、INIT_DONE ピンが Low に
なります。初期化が完了すると、INIT_DONE ピンが解放され、High に
なります。MAX II デバイスは、デバイスがユーザ・モードに入ったこと
を通知するこのLowからHighへの遷移を検出できなければなりません。
初期化が完了すると、デバイスはユーザ・モードに入ります。ユーザ・
モードでは、ユーザ I/O ピンにはウィーク・プルアップ抵抗はなく、デ
ザインで割り当てられたとおり機能します。
コンフィギュレーションの終了時に、DCLK および DATA0 をフローティ
ング状態のままにしないように、MAX II デバイスはボード上での都合
に応じてこれらを High または Low のいずれかにドライブする必要があ
ります。DATA[0] ピンは、コンフィギュレーション実行後にユーザ I/O
ピンとして使用可能です。Quartus II ソフトウェアで PS 手法が選択され
ると、デフォルトによりこの I/O ピンはユーザ・モードではトライ・ス
テートになるため、MAX II デバイスでドライブしなければなりません。
Quartus II ソフトウェアでこのデフォルト・オプションを変更するには、
Device & Pin Options ダイアログ・ボックスの Dual-Purpose Pins タブ
を選択します。
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2005 年 12 月
7–55
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
正しいコンフィギュレーションを得るには、コンフィギュレーション・
クロック(DCLK)速度が規定周波数以下でなければなりません。DCLK
には最大周期はありません。これは DCLK を無期限に中断して、コンフィ
ギュレーションを休止できることを意味します。
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブして、内部で自身をリセットします。
nSTATUS ピンの Low 信号も、MAX II デバイスにエラーがあることを警
告します。Auto-restart configuration after error オプション(Quartus II
ソフトウェアの Device & Pin Options ダイアログ・ボックスの General
タブで選択可能)がオンの場合、Stratix II または Stratix II GX デバイス
はリセット・タイムアウト期間(最大 100 µs)後に、nSTATUS を解放し
ます。nSTATUS が解放され、プルアップ抵抗によって High にプルアッ
プされた後、MAX II デバイスは nCONFIG に Low のパルスを与えるこ
となく、ターゲット・デバイスのリコンフィギュレーションを試みるこ
とができます。このオプションがオフになっている場合、MAX II デバイ
スがコンフィギュレーション・プロセスを再開するには、nCONFIG に
(最低 2 µs の Low パルスで)Low から High への遷移を生成する必要が
あります。
MAX II デバイスは、コンフィギュレーションを確実に成功させるため
に、CONF_DONE ピンおよび INIT_DONE ピンを監視することもできま
す。エラーを検出しプログラミングの完了を確認するために、MAX II デ
バイスは CONF_DONE ピンを監視する必要があります。すべてのコン
フ ィ ギ ュ レーション・データが送信されたが、CONF_DONE または
INIT_DONE 信号がまだ High になっていない場合、MAX II デバイスは
ターゲット・デバイスをリコンフィギュレーションしなければなりませ
ん。
オプションの CLKUSR ピンが使用されているときに、デバイスの
初期化中に nCONFIG を Low にプルしてコンフィギュレーション
を再開する場合は、nSTATUS が Low の間(最大 100 µs)、CLKUSR
がトグルし続けるようにする必要があります。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low から High に
遷移させると、リコンフィギュレーションを開始することができます。
nCONFIG ピンは、最低 2 µs の間 Low でなければなりません。nCONFIG
が Low にされると、デバイスは nSTATUS と CONF_DONE も Low にし、
すべての I/O ピンがトライ・ステートになります。nCONFIG がロジック
High レベルに復帰し、nSTATUS がデバイスによって解放されると、リ
コンフィギュレーションが開始されます。
7–56
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-18 に、MAX II デバイスを使用して複数のデバイスをコンフィギュ
レーションする方法を示します。Stratix II または Stratix II GX デバイス
がマルチ・デバイス・コンフィギュレーションのためにカスケード接続
されていることを除き、この回路はシングル・デバイス用 PS コンフィ
ギュレーション回路に類似しています。
図 7-18. 外部ホストを使用したマルチ・デバイス PS コンフィギュレーション
Memory
ADDR
DATA0
VCC (1)
10 k Ω
VCC (1)
10 k Ω
Stratix II or Stratix II GX
Device 1
Stratix II or Stratix II GX
Device 2
CONF_DONE
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nSTATUS
nCE
nCEO
MSEL3
GND
DATA0
DATA0
VCC
MSEL2
nCONFIG
MSEL1
nCONFIG
MSEL1
DCLK
MSEL0
DCLK
MSEL0
GND
N.C.
MSEL3
VCC
MSEL2
nCEO
GND
図 7-18 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号を供給する電源に接続されている
必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合する電圧でなければなりま
せん。
マルチ・デバイス PS コンフィギュレーションでは、最初のデバイスの
nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイス
の nCE に接続されます。最後のデバイスの nCE 入力は、前のデバイスか
ら来ており、nCEO ピンはフローティング状態のままです。最初のデバイ
スがマルチ・デバイス・コンフィギュレーション・チェインでコンフィ
ギュレーションを完了した後、その nCEO ピンは Low をドライブし、2
番目のデバイスの nCE ピンをアクティブにして、2 番目のデバイスにコ
ンフィギュレーションを開始するよう促します。チェイン内の 2 番目の
デバイスは、1 クロック・サイクル以内にコンフィギュレーションを開
始します。したがって、MAX II デバイスにはデータの転送先は分かりま
せん。他のすべてのコンフィギュレーション・ピン(nCONFIG、nSTATUS、
DCLK、DATA0、および CONF_DONE)は、チェイン内のすべてのデバイ
スに接続されています。シグナル・インテグリティを確実にし、クロッ
ク・スキュー問題を回避するために、コンフィギュレーション信号にバッ
ファリングが必要な場合があります。DCLK および DATA ラインが 4 つの
デバイスごとにバッファされるようにします。すべてのデバイスの
CONF_DONE ピンが連結されているため、すべてのデバイスが同時に初
期化され、同時にユーザ・モードに入ります。
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2005 年 12 月
7–57
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
すべての nSTATUS ピンおよび CONF_DONE ピンが連結されているため、
いずれかのデバイスがエラーを検出した場合、コンフィギュレーション
はチェイン全体を停止させるので、チェイン全体をリコンフィギュレー
ションする必要があります。例えば、最初のデバイスが nSTATUS でエ
ラーを示すと、nSTATUS ピンを Low にプルして、チェインをリセット
します。この動作は 1 つのデバイスでエラーを検出するのに似ています。
Auto-restart configuration after error オプションがオンになると、デバ
イスはリセット・タイムアウト期間(最大 100 µs)後に nSTATUS ピン
を解放します。すべての nSTATUS ピンが解放され、High にプルされた
後、MAX II デバイスは、nCONFIG に Low のパルスを与えないで、チェ
インのリコンフィギュレーションを試みることができます。このオプ
ションがオフになっている場合、コンフィギュレーション・プロセスを
再開するには、MAX II デバイスは nCONFIG に(最低 2 µs の Low パル
スで)Low から High への遷移を生成する必要があります。
ユーザ・システムでは、同じコンフィギュレーション・データを含む複
数のデバイスを持つことができます。このコンフィギュレーション手法
をサポートするには、すべてのデバイスの nCE 入力を GND に接続し、
nCEO ピンはフローティング状態のままにしておきます。他のすべてのコ
ンフィギュレーション・ピン(nCONFIG、nSTATUS、DCLK、DATA0、お
よび CONF_DONE)は、チェイン内のすべてのデバイスに接続されていま
す。シグナル・インテグリティを確実にし、クロック・スキュー問題を回
避するために、コンフィギュレーション信号にバッファリングが必要な
場合があります。DCLK および DATA ラインが 4 つのデバイスごとにバッ
ファされるようにします。デバイスは集積度とパッケージが同じでなけ
ればなりません。すべてのデバイスは同時にコンフィギュレーションを
開始し、同時に完了します。図 7-19 に、Stratix II デバイスと Stratix II GX
デバイスの両方が同じコンフィギュレーション・データを受信している
ときのマルチ・デバイス PS コンフィギュレーションを示します。
7–58
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-19. 両方のデバイスが同じデータを受信するときのマルチ・デバイス PS コンフィギュレーション
Memory
VCC (1)
ADDR
VCC (1)
DATA0
10 k Ω
10 k Ω
Stratix II or Stratix II GX
Device
Stratix II or Stratix II GX
Device
CONF_DONE
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nCEO
MSEL3
GND
DATA0
nSTATUS
nCE
N.C. (2)
VCC
MSEL2
nCEO
N.C. (2)
MSEL3
GND
DATA0
VCC
MSEL2
nCONFIG
MSEL1
nCONFIG
MSEL1
DCLK
MSEL0
DCLK
MSEL0
GND
GND
図 7-19 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号を供給する電源に接続されている
必要があります。VCC は、デバイスおよび外部ホスト上のI/OのVIH 仕様に適合する電圧でなければなりません。
(2) 同じコンフィギュレーション・データを複数のデバイスにコンフィギュレーションするときには、両方のデ
バイスの nCEO ピンは接続しないでおきます。
1 つのコンフィギュレーション・チェインを使用して、Stratix II または
Stratix II GXデバイスを他のアルテラ・デバイスでコンフィギュレーショ
ンすることができます。チェイン内のすべてのデバイスが同時にコン
フィギュレーションを完了するか、またはすべてのデバイスのうち 1 つ
のデバイスが通知したエラーによってリコンフィギュレーションが開始
されるように、すべてのデバイスの CONF_DONE ピンおよび nSTATUS ピ
ンを連結しなければなりません。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスの
コンフィギュレーションについて詳しくは、
「コンフィギュレーション・
ハンドブック」の
「同一チェイン内の複数のデバイスのコンフィギュレー
ション」を参照してください。
PS コンフィギュレーション・タイミング
図 7-20 に、MAX II デバイスを外部ホストとして使用するときの、PS コ
ンフィギュレーションのタイミング波形を示します。
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2005 年 12 月
7–59
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
注 (1)
図 7-20. PS コンフィギュレーション・タイミング波形
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
DATA
Bit 0 Bit 1 Bit 2 Bit 3
Bit n
(4)
tDSU
User I/O
High-Z
User Mode
INIT_DONE
tCD2UM
図 7-20 の注:
(1) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にすると、リコンフィギュレー
ション・サイクルが開始されます。
(2) 電源投入時には、Stratix II または Stratix II GX デバイスは、POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入時、コンフィギュレーション実行前および実行中は、CONF_DONE は Low です。
(4) DCLK はコンフィギュレーション実行後は、フローティング状態のままにしてはなりません。 High または
Low のいずれか都合の良いレベルにドライブします。DATA[0] は、コンフィギュレーション実行後にユーザ
I/O ピンとして使用可能であり、このピンの状態は兼用ピンの設定によって決まります。
表 7–13 に、Stratix II または Stratix II GX デバイスの PS コンフィギュ
レーションのためのタイミング・パラメータを定義します。
表 7–13. Stratix II および Stratix II GX デバイスの PS タイミング・パラメータ ( ÇP / ÇQ )
シンボル
パラメータ
tPOR
POR 遅延
tCF2CD
注 (1)
最小
最大
単位
12
100
ms
nCONFIG Low から CONF_DONE Low
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
800
ns
tCFG
nCONFIG Low パルス幅
2
tSTATUS
nSTATUS Low パルス幅
10
tCF2ST1
nCONFIG High から nSTATUS High
tCF2CK
nCONFIGHighから DCLK の最初の立ち上がり
エッジ
7–60
Stratix II デバイスハンドブック Volume 2
100
µs
100 (2)
µs
100 (2)
µs
µs
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–13. Stratix II および Stratix II GX デバイスの PS タイミング・パラメータ ( ÇQ / ÇQ )
シンボル
tST2CK
パラメータ
nSTATUS High から DCLK の最初の立ち上が
りエッジ
最小
最大
注 (1)
単位
2
µs
tDSU
DCLK の立ち上がりエッジ前のデータ・セット
アップ時間
5
ns
tDH
DCLK の立ち上がりエッジ後のデータ・ホール
ド時間
0
ns
tCH
DCLK High 時間
4
ns
tCL
DCLK Low 時間
4
ns
tCLK
DCLK 周期
10
ns
fMAX
DCLK 周波数
100
MHz
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
tCD2UM
CONF_DONE High からユーザ・モード (3)
40
µs
tC D 2 C U
CONF_DONE High から CLKUSR イネーブル
tC D 2 U M C
CONF_DONE High からユーザ・モード
(CLKUSR オプションがオン)
20
4 × 最大 DCLK 周期
tC D 2 C U +
(299 × CLKUSR 周期 )
表 7–13 の注:
(1) この情報は暫定仕様です。
(2) この値はユーザが nCONFIG または nSTATUS Low パルス幅を延長して、コンフィギュレーションを遅延させ
ない場合に適用できます。
(3) 最小値および最大値は、デバイスを起動するためのクロック・ソースとして内部オシレータが選択された
場合にのみ適用されます。
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」
のVolume 2の「ソフトウェア設定」
を参照してください。
デバイスが入手可能になると、コンフィギュレーションのために MAX II
デバイスを外部ホストとして使用した PS デザイン例が提供されます。
マイクロプロセッサを使用したPSコンフィギュレーション
PS コンフィギュレーション手法では、
マイクロプロセッサがフラッシュ・
メモリなどのストレージ・デバイスから Stratix II または Stratix II GX デ
バイスをターゲットとするコンフィギュレーション・データの転送を制
御することができます。
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2005 年 12 月
7–61
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
マイクロプロセッサを外部ホストとして使用するときには、
「MAX II デ
バイスを外部ホストとして使用した PS コンフィギュレーション」セク
ションに記載されているすべての情報も適用できます。すべてのコンフィ
ギュレーションおよびタイミング情報は、このセクションを参照してく
ださい。
コンフィギュレーション・デバイスを使用した PS コンフィ
ギュレーション
エンハンスド・コンフィギュレーション・デバイスや EPC2 デバイスな
どのアルテラ・コンフィギュレーション・デバイスを 1 つ使用し、シリ
アル・コンフィギュレーション・ビットストリームで Stratix II および
Stratix II GX デバイスをコンフィギュレーションすることができます。
コンフィギュレーション・データは、コンフィギュレーション・デバイ
スに格納されています。図 7-21 に、Stratix II または Stratix II GX デバイ
スとコンフィギュレーション・デバイス間のコンフィギュレーション・
インタフェース接続を示します。
この章の図は、コンフィギュレーション関連ピンおよびコンフィ
ギュレーション・デバイスとデバイス間のコンフィギュレーショ
ン・ピン接続のみ示しています。
エンハンスド・コンフィギュレーション・デバイスおよびフラッシュ・
イ ン タ フ ェー ス・ピン(PGM[2..0]、EXCLK、PORSEL、A[20..0]、
および DQ[15..0])について詳しくは、
「コンフィギュレーション・ハ
ンドブック Volume 2」の「エンハンスド・コンフィギュレーション・デ
バイス (EPC4、EPC8 & EPC16) データシート」の章を参照してください。
7–62
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-21. エンハンスド・コンフィギュレーション・デバイスを使用したシングル・デバイスの
PS コンフィギュレーション
VCC (1)
Stratix II or Stratix II GX
10 kΩ
Device
MSEL2
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
MSEL1
nCEO
MSEL0
nCE
MSEL3
VCC
(3)
VCC (1)
10 kΩ
(3)
Enhanced
Configuration
Device
DCLK
DATA
OE (3)
nCS (3)
nINIT_CONF (2)
N.C.
GND
GND
図 7-21 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、常時アクティブになっている
内部プルアップ抵抗を備えています。これは、nINIT_CONF-nCONFIG ラインでは外部プルアップ抵抗を使用
してはならないことを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要はあり
nCONFIGを直接または抵抗を通してVCC にプルする必要があります。
ません。nINIT_CONFを使用しない場合は、
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プル
アップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンには外部プルアップ抵抗
を使用してはなりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。
内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pullups on configuration device オプションをチェックします。
エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイ
スの内部プルアップ抵抗の値は、
「エンハンスド・コンフィギュレーショ
ン・デバイス (EPC4、EPC8 & EPC16) データシート」または「SRAM
ベース LUT デバイス用コンフィギュレーション・デバイス・データシー
ト」に記載されています。
エンハンスド・コンフィギュレーション・デバイスまたは EPC2 デバイ
スを使用するときには、デバイスの nCONFIG をコンフィギュレーショ
ン・デバイスのnINIT_CONFに接続できます。それによって、INIT_CONF
JTAG 命令でデバイス・コンフィギュレーションを開始することができ
ます。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要
はありません。nINIT_CONF ピンの内部プルアップ抵抗は、エンハンス
ド・コンフィギュレーション・デバイスおよび EPC2 デバイスでは常時
アクティブになっています。これは、nCONFIG を nINIT_CONF に接続
した場合は、外部プルアップ抵抗を使用してはならないことを意味しま
す。
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2005 年 12 月
7–63
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
電源投入時には、Stratix II および Stratix II GX デバイスで POR が実行
されます。POR の遅延は PORSEL ピンの設定によって決まります。
PORSEL ピンが Low にドライブされているとき、POR 時間は約 100 ms
です。PORSEL が High にドライブされているとき、POR 時間は約 12 ms
です。POR の実行中、デバイスはリセットされ、nSTATUS を Low に保
持し、すべてのユーザ I/O ピンをトライ・ステートにします。コンフィ
ギュレーション・デバイスでも電源が安定するまでの POR 遅延が設け
られています。EPC2 デバイスの POR 時間は 200 ms(最大)です。エン
ハンスド・コンフィギュレーション・デバイスの POR 時間は、PORSEL
ピンの設定に応じて、100 ms または 2 ms に設定できます。PORSEL ピン
が GND に接続されている場合、POR 遅延は 100 ms です。PORSEL ピン
が VCC に接続されている場合、POR 遅延は 2 ms です。この間、コン
フィギュレーション・デバイスは OE ピンを Low にドライブします。OE
ピンはターゲット・デバイスの nSTATUS ピンに接続されるため、この
Low 信号によってコンフィギュレーションが遅れます。
POR 時間を選択するときには、エンハンスド・コンフィギュレー
ション・デバイスが POR を終了する前にデバイスが確実にパワー
アップを完了するようする必要があります。アルテラは、Stratix II
または Stratix II GX デバイスの POR 時間を 12 ms に、エンハン
スド・コンフィギュレーション・デバイスの POR 時間を 100 ms
に選択することを推奨しています。
両方のデバイスは POR を完了すると、オープン・ドレインの OE ピンま
たは nSTATUS ピンを解放し、それによってこのピンはプルアップ抵抗
で High にプルアップされます。デバイスが正常に POR を終了すると、
すべてのユーザ I/O ピンは引き続きトライ・ステートに維持されます。
電源投入時およびコンフィギュレーション実行中に、nIO_pullup が
Low にドライブされた場合、ユーザ I/O ピンおよび兼用 I/O ピンは
ウィーク・プルアップ抵抗を持ち、(POR 後の)コンフィギュレーショ
ン実行前および実行中にオンになります。nIO_pullup が High にドラ
イブされた場合、ウィーク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション実行前および実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、
「Stratix II デバイス・ハンド
ブック」および「Stratix II GX デバイス・ハンドブック」の「DC & ス
イッチング特性」の章を参照してください。
電源が適切な動作電圧に達すると、ターゲット・デバイスは nCONFIG 上
で Low から High の遷移を検知して、コンフィギュレーション・サイクル
を開始します。コンフィギュレーション・サイクルは、リセット、コンフィ
ギュレーション、および初期化の 3 つのステージで構成されています。
nCONFIG または nSTATUS が Low の間、デバイスはリセットされていま
す。コンフィギュレーションの開始は、nCONFIG または nSTATUS ピンを
Low に保持すれば遅らせることができます。
7–64
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
コンフィギュレーションを開始するには、
(コンフィギュレーショ
ン・ピンおよび JTAG ピンが存在するバンクの)VCCINT、VCCIO、
および VCCPD 電圧を適切な電圧レベルにします。
nCONFIG が High になると、デバイスはリセットを解除され nSTATUS
ピンを解放します。このピンはプルアップ抵抗で High にプルアップさ
れます。エンハンスド・コンフィギュレーション・デバイスおよび EPC2
デバイスは、OE ピンにオプションの内部プルアップ抵抗を備えていま
す。Quartus II ソフトウェアでは、Device & Pin Options ダイアログ・
ボックスの General タブからこのオプションを設定することができま
す。この内部プルアップ抵抗を使用しない場合は、OE-nSTATUS ライン
に 10 kΩ の外部プルアップ抵抗が必要です。nSTATUS が解放されると、
デバイスはコンフィギュレーション・データを受信する状態になり、コ
ンフィギュレーション・ステージが開始されます。
nSTATUS が High にプルされると、コンフィギュレーション・デバイス
の OE も High になり、コンフィギュレーション・デバイスは、Stratix II
または Stratix II GX デバイスの内部オシレータを使用して、デバイスに
シリアルにデータをクロック・アウトします。Stratix IIおよびStratix II GX
デバイスは、DATA0 ピンでコンフィギュレーション・データを受信し、
クロックは DCLK ピンで受信されます。データは DCLK の立ち上がりエッ
ジでデバイスにラッチされます。
デバイスはすべてのコンフィギュレーション・データを正しく受信する
と、プルアップ抵抗で High にプルアップされたオープン・ドレインの
CONF_DONE ピンを解放します。CONF_DONE は、コンフィギュレーショ
ン・デバイスの nCS ピンに接続されるので、コンフィギュレーション・
デバイスは CONF_DONE が High になるとディセーブルされます。エンハ
ンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスは、
nCS ピンにオプションの内部プルアップ抵抗を備えています。Quartus II
ソフトウェアでは、Device & Pin Options ダイアログ・ボックスの
Generalタブからこのオプションを設定することができます。この内部プ
ルアップ抵抗を使用しない場合は、nCS-CONF_DONE ラインに 10kΩ の外
部プルアップ抵抗が必要です。CONF_DONE に Low から High の遷移があ
ると、コンフィギュレーションが完了し、デバイスの初期化を開始でき
ることを示します。
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2005 年 12 月
7–65
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
Stratix II および Stratix II GX デバイスでは、初期化クロック・ソースは内
部オシレータ(標準 10MHz)またはオプションの CLKUSR ピンのいずれ
かです。デフォルトでは、内部オシレータが初期化用のクロック・ソース
です。内部オシレータを使用する場合、Stratix II または Stratix II GX デバ
イスは、自身で初期化を正しく実行するのに必要なクロック・サイクルを
供給します。CLKUSR オプションを使用して、複数のデバイスの初期化を
同期させたり、初期化を遅らせるといった柔軟性を得ることもできます。
Quartus II ソフトウェアで、Device & Pin Options ダイアログ・ボックス
の General タブから Enable user-supplied start-up clock (CLKUSR) オプ
ションをオンにすることができます。CLKUSR にクロックを供給しても、
コンフィギュレーション・プロセスには影響ありません。すべてのコン
フィギュレーション・データが受け入れられ、CONF_DONE が High にな
ると、tCD2CU の規定時間後に、CLKUSR がイネーブルされます。この期間
の経過後、Stratix II および Stratix II GX デバイスは、正しく初期化を実行
してユーザ・モードに入るために 299 クロック・サイクルを必要としま
す。Stratix II および Stratix II GX デバイスは、100 MHz の CLKUSR fMAX を
サポートしています。
オプションの INIT_DONE ピンが使用可能な場合、
初期化の終了と Low か
ら High への遷移でユーザ・モードの開始を通知します。Quartus II ソフト
ウェアでは、Device & Pin Options ダイアログ・ボックスの General タブ
から Enable INIT_DONE Output オプションを利用することができます。
INIT_DONE ピンを使用する場合、
このピンは nCONFIG が Low のときに、
コンフィギュレーションの最初の時点で、10kΩ の外部プルアップ抵抗の
ために High になります。INIT_DONE をイネーブルするオプション・ビッ
トが(コンフィギュレーション・データの最初のフレーム中に)デバイス
にプログラムされると、INIT_DONE ピンは Low になります。初期化が完
了すると、INIT_DONE ピンは解放され、High になります。この Low から
High への遷移は、デバイスがユーザ・モードに入ったことを示します。
ユーザ・モードでは、ユーザ I/O ピンにはウィーク・プルアップ抵抗はな
く、デザインで割り当てられたとおり機能します。エンハンスド・コンフィ
ギュレーション・デバイスおよび EPC2 デバイスは、コンフィギュレーショ
ンの終了時に、DCLK を Low、DATA0 を High にドライブします。
7–66
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブして、内部で自身をリセットします。
nSTATUS ピンは OE に接続されるので、コンフィギュレーション・デバイ
スもリセットされます。Quartus IIソフトウェアの Device & Pin Options ダ
イアログ・ボックスの General タブで選択可能な Auto-restart configuration
after error オプションがオンの場合、デバイスはエラーが発生すると自動
的にリコンフィギュレーションを開始します。Stratix II および Stratix II GX
デバイスは、リセット・タイムアウト期間(最大 100 µs)後に、nSTATUS
ピンを解放します。nSTATUS ピンが解放され、プルアップ抵抗で High に
されると、コンフィギュレーション・デバイスはチェインをリコンフィ
ギュレーションします。このオプションがオフになっている場合は、外部
システムが nSTATUS でエラーを監視し、nCONFIG に最低 2 µs の Low パ
ルスを生成してコンフィギュレーションを再開する必要があります。外部
システムは、nCONFIG が VCC に接続されているのではなく、システムの
制御下にある場合は、nCONFIG にパルスを生成することができます。
また、コンフィギュレーション・デバイスがすべてのデータを送信した
後で、CONF_DONE が High になっていないことを検出した場合、コン
フィギュレーション・デバイスはターゲット・デバイスが正しくコンフィ
ギュレーションされていないものと判断します。エンハンスド・コン
フィギュレーション・デバイスは、最後のコンフィギュレーション・ビッ
トが CONF_DONE に送信されて High 状態に達した後、64 DCLK サイク
ル待ちます。EPC2 デバイスは 16 DCLK サイクル待機します。この場合、
コンフィギュレーション・デバイスは OE ピンを Low にし、ターゲッ
ト・デバイスの nSTATUS ピンを Low にドライブします。Auto-restart
configuration after errorオプションがソフトウェアで設定されている場
合、ターゲット・デバイスがリセットされて、リセット・タイムアウト
期間(最大 100 µs)後に nSTATUS ピンを解放します。nSTATUS ピンが
ロジック High レベルに戻ると、コンフィギュレーション・デバイスは
デバイスのリコンフィギュレーションを試みます。
コンフィギュレーション実行後に、CONF_DONE が Low で検知されると、
コンフィギュレーション・デバイスはターゲット・デバイスが正しくコ
ンフィギュレーションされていないものと判断します。したがって、
ユーザ・システムで初期化を遅らせるために CONF_DONE を Low にして
はなりません。代わりに、CLKUSR オプションを使用して、同じコンフィ
ギュレーション・チェインにない複数のデバイスの初期化を同期させる
必要があります。同じコンフィギュレーション・チェインのデバイスは、
CONF_DONE ピンが連結されている場合は一緒に初期化されます。
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2005 年 12 月
7–67
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
オプションの CLKUSR ピンを使用していて、デバイスの初期化中
に nCONFIG を Low にしてコンフィギュレーションを再開する場
合は、nSTATUS が Low の間(最大 100 µs)、CLKUSR がトグルし
続けるようにする必要があります。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low にすると、リ
コンフィギュレーションが開始されます。nCONFIG ピンは、最低 2 µs の
間 Low でなければなりません。nCONFIG が Low にされると、デバイス
は nSTATUS と CONF_DONE も Low にし、すべての I/O ピンがトライ・
ステートになります。CONF_DONE が Low にされるので、コンフィギュ
レーション・デバイスがアクティブになります。これはデバイスが nCS
ピンが Low にドライブされたことを検知するためです。nCONFIG がロ
ジック High レベルに復帰し、nSTATUS がデバイスによって解放される
と、リコンフィギュレーションが開始されます。
図 7-22 に、エンハンスド・コンフィギュレーション・デバイスで複数の
デバイスをコンフィギュレーションする方法を示します。この回路は、
Stratix II または Stratix II GX デバイスがマルチ・デバイス・コンフィ
ギュレーションのためにカスケード接続されていることを除いて、シン
グル・デバイスのためのコンフィギュレーション・デバイス回路に似て
います。
図 7-22. エンハンスド・コンフィギュレーション・デバイスを使用したマルチ・デバイス
PS コンフィギュレーション
VCC (1)
10 kΩ
Stratix II or Stratix II GX
Device 2
MSEL3
VCC
MSEL2
MSEL1
MSEL0
N.C.
nCEO
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
MSEL3
MSEL2
MSEL1
MSEL0
nCEO
nCE
10 kΩ
(3)
Enhanced
Configuration
Device
Stratix II or Stratix II GX
Device 1
VCC
(3)
VCC (1)
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
DCLK
DATA
OE (3)
nCS (3)
nINIT_CONF (2)
nCE
GND
GND
GND
図 7-22 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、常時アクティブになっている
内部プルアップ抵抗を備えています。これは、nINIT_CONF-nCONFIG ラインでは外部プルアップ抵抗を使用
してはならないことを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要はあり
ません。nINIT_CONF を使用していない場合は、nCONFIG を直接または抵抗を通して、VCC にプルアップす
る必要があります。
7–68
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プル
アップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンには外部プルアップ抵抗
を使用してはなりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。
内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pullups on configuration device オプションをチェックします。
エンハンスド・コンフィギュレーション・デバイスをカスケード
接続することはできません。
マルチ・デバイス・コンフィギュレーションを実行するときは、各プロ
ジェクトの SOF からコンフィギュレーション・デバイスの POF を生成
する必要があります。Quartus II ソフトウェアの Convert Programming
Files ウィンドウを使用して、複数の SOF を結合することができます。
マルチ・デバイス・コンフィギュレーション・チェインのためのコンフィ
ギュレーション・ファイルの作成方法について詳しくは、
「コンフィギュ
レーション・ハンドブック」の「ソフトウェア設定」の章を参照してく
ださい。
マルチ・デバイス PS コンフィギュレーションでは、最初のデバイスの
nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイスの
nCE に接続されます。最後のデバイスの nCE 入力は、前のデバイスから
来ており、nCEO ピンはフローティング状態のままです。マルチ・デバイ
ス・コンフィギュレーション・チェインで、最初のデバイスがコンフィ
ギュレーションを完了すると、nCEO ピンで Low をドライブし、2 番目
のデバイスの nCE ピンをアクティブにして、
2 番目のデバイスのコンフィ
ギュレーションを開始するよう促します。他のすべてのコンフィギュ
レ ー シ ョ ン・ピ ン(nCONFIG、nSTATUS、DCLK、DATA0、お よ び
CONF_DONE)は、チェイン内のすべてのデバイスに接続されています。
シグナル・インテグリティを確実にし、クロック・スキュー問題を回避
するために、コンフィギュレーション信号にバッファリングが必要な場
合があります。DCLK および DATA ラインが 4 つのデバイスごとにバッ
ファされるようにします。
複数のデバイスをコンフィギュレーションするときは、すべてのデバイ
スが OE ピンまたは nSTATUS ピンを解放するまでコンフィギュレーショ
ンは開始されません。同様に、すべてのデバイスの CONF_DONE ピンが
連結されているため、すべてのデバイスは同時に初期化され、同時にユー
ザ・モードに入ります。
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2005 年 12 月
7–69
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
すべての nSTATUS ピンおよび CONF_DONE ピンが連結されているため、
いずれかのデバイスがエラーを検出した場合、コンフィギュレーション
はチェイン全体を停止させるので、チェイン全体をリコンフィギュレー
ションする必要があります。例えば、最初のデバイスが nSTATUS でエ
ラーを示すと、nSTATUS ピンを Low にして、チェインをリセットしま
す。この Low 信号はエンハンスド・コンフィギュレーション・デバイス
の OE ピンを Low にドライブし、すべてのデバイスの nSTATUS を Low
にドライブします。これによってデバイスはリセット状態に入ります。
この動作は 1 つのデバイスでエラーを検出するのに似ています。
Auto-restart configuration after error オプションがオンのとき、デバイ
スはエラーが発生すると自動的にリコンフィギュレーションを開始しま
す。デバイスはリセット・タイムアウト期間(最大 100 µs)後に、nSTATUS
ピンを解放します。すべての nSTATUS ピンが解放され High にプルされ
ると、コンフィギュレーション・デバイスはチェインのリコンフィギュ
レーションを試みます。Auto-restart configuration after error オプショ
ンがオフになっている場合は、外部システムが nSTATUS でエラーを監
視し、nCONFIG に最低 2 µs の Low パルスを生成してコンフィギュレー
ションを再開する必要があります。外部システムは、nCONFIG が VCC に
接続されているのではなく、システムの制御下にある場合は、nCONFIG
にパルスを生成することができます。
エンハンスド・コンフィギュレーション・デバイスは、最大 8 個のデバ
イスのパラレル・コンフィギュレーションもサポートしています。n ビッ
ト(n = 1、2、4、または 8)の PS コンフィギュレーション・モードに
より、エンハンスド・コンフィギュレーション・デバイスはデバイスま
たはデバイス・チェインを並行してコンフィギュレーションすることが
可能です。さらに、これらのデバイスはアルテラ・デバイスを任意に組
み合わせることができるため、同じデバイス・ファミリや集積度である
必要はありません。ターゲットとなる各デバイスに対して、個別のエン
ハンスド・コンフィギュレーション・デバイス DATA ラインが利用でき
ます。各 DATA ラインは、デバイスのディジー・チェインにもデータを
供給できます。図 7-23 に、エンハンスド・コンフィギュレーション・デ
バイスを使用して複数のデバイスを同時にコンフィギュレーションする
方法を示します。
7–70
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-23. エンハンスド・コンフィギュレーション・デバイスを使用した
マルチ・デバイスの同時 PS コンフィギュレーション
(1) VCC
Stratix II or Stratix II GX
Device 1
N.C.
(3)
(3)
10 kΩ
Enhanced
Configuration
Device
DCLK
DATA0
DCLK
DATA0
DATA1
MSEL1
nSTATUS
CONF_DONE
nCONFIG
MSEL0
nCE
OE (3)
nCEO
MSEL3
VCC
10 kΩ
VCC (1)
MSEL2
DATA[2..6]
nCS (3)
GND
N.C.
VCC
Stratix II or Stratix II GX
Device 2
nCEO
DCLK
DATA0
MSEL3
nSTATUS
MSEL2 CONF_DONE
nCONFIG
MSEL1
nCE
MSEL0
N.C.
Stratix II or Stratix II GX
Device 8
nCEO
DCLK
DATA0
MSEL3
nSTATUS
MSEL2 CONF_DONE
nCONFIG
MSEL1
MSEL0
GND
nINIT_CONF (2)
DATA 7
GND
GND
VCC
GND
nCE
GND
図 7-23 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続
されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、
常時アクティブになっている内部プルアップ抵抗を備えています。これは、
nINIT_CONF-nCONFIGラインでは外部プルアップ抵抗を使用してはならないこ
とを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続する
必要はありません。nINIT_CONF を使用しない場合は、nCONFIG を直接または
抵抗を通して VCC にプルする必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンに
は、内部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗
が使用されている場合、これらのピンには外部プルアップ抵抗を使用しては
なりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵抗
が使用されます。内部プルアップ抵抗をオフにするには、プログラミング・
ファイルの生成時に、Disable nCS and OE pull-ups on configuration device
オプションをチェックします。
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2005 年 12 月
7–71
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
Quartus II ソフトウェアは、n ビットの PS コンフィギュレーション・モー
ドの選択のみ許可します。ここで、n は 1、2、4、または 8 でなければな
りません。ただし、これらのモードを使用して 1 ∼ 8 の任意の個数のデバ
イスをコンフィギュレーションすることができます。n ビットの PS モー
ドを使用して SRAM ベース・デバイスをコンフィギュレーションすると
きには、表 7–14 を使用して最速のコンフィギュレーション時間が得られ
る適切なコンフィギュレーション・モードを選択します。
表 7–14. nビットPSモードを使用した推奨コンフィギュレーション
デバイス数 (1)
推奨コンフィギュレーション・
モード
1
1 ビット PS
2
2 ビット PS
3
4 ビット PS
4
4 ビット PS
5
8 ビット PS
6
8 ビット PS
7
8 ビット PS
8
8 ビット PS
表 7–14 の注:
(1) 各 DATA ラインは、デバイスのデイジー・チェインではなく 1 個のデバイスの
みコンフィギュレーションするものと仮定します。
例えば、3 つのデバイスをコンフィギュレーションする場合は 4 ビット
の PS モードを使用します。DATA0、DATA1、および DATA2 ラインの場
合、対応する SOF データはコンフィギュレーション・デバイスからデバ
イスに送信されます。DATA3 の場合、Quartus II ソフトウェアで対応す
るビット 3 ラインをブランクにすることができます。PCB では、エンハ
ンスド・コンフィギュレーション・デバイスの DATA3 ラインは接続しな
いでおきます。
あるいは、2 個のデバイスを 1 本の DATA ラインにデイジー・チェイン
し、他の DATA ラインでは 1 個ずつデバイスをドライブします。例えば、
2 ビット PS モードを使用して、DATA ビット 0(2 個の EP2S15 デバイ
ス)で 2 個のデバイスをドライブし、DATA ビット 1 で 3 番目のデバイ
ス(EP2S30 デバイス)をドライブします。この 2 ビット PS コンフィギュ
レーション手法ではコンフィギュレーション・フラッシュ・メモリに必
要なスペースは少なくてすみますが、合計のシステム・コンフィギュレー
ション時間が長くなる可能性があります。
7–72
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
1 つのシステムで同じコンフィギュレーション・データを入れた複数のデ
バイスを持つことができます。このコンフィギュレーション手法をサ
ポートするには、すべてのデバイスの nCE 入力を GND に接続し、nCEO
ピンはフローティング状態のままにしておきます。他のすべてのコン
フィギュレーション・ピン(nCONFIG、nSTATUS、DCLK、DATA0、およ
び CONF_DONE)は、チェイン内のすべてのデバイスに接続されています。
シグナル・インテグリティを確実にし、クロック・スキュー問題を回避す
るために、コンフィギュレーション信号にバッファリングが必要な場合が
あります。DCLK および DATA ラインが 4 つのデバイスごとにバッファさ
れるようにします。デバイスは集積度とパッケージが同じでなければな
りません。すべてのデバイスは同時にコンフィギュレーションを開始し、
同時に完了します。図 7-24 に、Stratix II デバイスまたは Stratix II GX デバ
イスが同じコンフィギュレーション・データを受信しているときのマル
チ・デバイス PS コンフィギュレーションを示します。
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2005 年 12 月
7–73
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
図 7-24. 複数デバイスが同じデータを受信する場合のエンハンスド・コンフィギュレーション・デ
バイスを使用したマルチ・デバイス PS コンフィギュレーション
(1) VCC
Stratix II or Stratix II GX
10 KΩ
Device 1
(4) N.C.
nCEO
MSEL1
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
MSEL0
nCE
MSEL3
VCC
MSEL2
GND
(4) N.C.
(3)
10 KΩ
Enhanced
Configuration
Device
DCLK
DATA0
OE (3)
nCS (3)
nINIT_CONF (2)
Stratix II or Stratix II GX GND
Device 2
nCEO
MSEL3
VCC
(3)
VCC (1)
MSEL2
MSEL1
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
nCE
MSEL0
GND
GND
Last Stratix II or Stratix II GX
Device
(4) N.C.
nCEO
MSEL1
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
MSEL0
nCE
MSEL3
VCC
MSEL2
GND
GND
図 7-24 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイスにあり、常時アクティブになっている
内部プルアップ抵抗を備えています。これは、nINIT_CONF-nCONFIG ラインでは外部プルアップ抵抗を使用
してはならないことを意味します。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要はあり
nCONFIGを直接または抵抗を通してVCC にプルする必要があります。
ません。nINIT_CONFを使用しない場合は、
(3) エンハンスド・コンフィギュレーション・デバイスの OE および nCS ピンには、内部プログラマブル・プルアッ
プ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンには外部プルアップ抵抗を使用
してはなりません。Quartus II ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。内部プル
アップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE pull-ups on
configuration device オプションをチェックします。
(4) 同じコンフィギュレーション・データを複数のデバイスにコンフィギュレーションするときには、すべての
デバイスの nCEO ピンは接続しないでおきます。
7–74
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
何個かの EPC2 デバイスをカスケード接続して、複数の Stratix II または
Stratix II GX デバイスをコンフィギュレーションすることができます。
チェイン内の最初のコンフィギュレーション・デバイスがマスタ・コン
フィギュレーション・デバイスで、後続のデバイスはスレーブ・デバイ
スです。マスタ・コンフィギュレーション・デバイスは、DCLK を Stratix II
または Stratix II GX デバイス、およびスレーブ・コンフィギュレーショ
ン・デバイスに送信します。最初の EPC デバイスの nCS ピンは、デバイ
スの CONF_DONE ピンに、nCASC ピンはチェイン内の次のコンフィギュ
レーション・デバイスの nCS に接続されています。最後のデバイスの
nCS 入力は、前のデバイスから来ており、その nCASC ピンはフローティ
ング状態のままです。最初のコンフィギュレーション・デバイスからす
べてのデータが送信されると、コンフィギュレーション・デバイスは
nCASC を Low にドライブし、このピンが次のコンフィギュレーション・
デバイスの nCS をドライブします。コンフィギュレーション・デバイス
は、後続のコンフィギュレーション・デバイスを 1 クロック・サイクル
未満でアクティブにするため、データ・ストリームは中断されません。
エンハンスド・コンフィギュレーション・デバイスをカスケード
接続することはできません。
すべての nSTATUS および CONF_DONE ピンは連結されているため、い
ずれかのデバイスがエラーを検出した場合、マスタ・コンフィギュレー
ション・デバイスはチェイン全体を停止させるので、チェイン全体をリ
コンフィギュレーションする必要があります。例えば、マスタ・コンフィ
ギ ュ レ ー シ ョ ン・デ バ イ ス が コ ン フ ィ ギ ュ レ ー シ ョ ン の 終 了 時 に
CONF_DONE が High になるのを検出しない場合は、OE ピンを Low にプ
ルしてチェイン全体をリセットします。この Low 信号はスレーブ・コン
フィギュレーション・デバイスの OE ピンを Low にドライブし、すべて
のデバイスの nSTATUS を Low にドライブします。これによってデバイ
スはリセット状態に入ります。この動作はコンフィギュレーション・
データでデバイスがエラーを検出することに似ています。
図 7-25 にカスケード接続された EPC2 デバイスを使用して、複数のデバ
イスをコンフィギュレーションする方法を示します。
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2005 年 12 月
7–75
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
図 7-25. カスケード接続された EPC2 デバイスを使用したマルチ・デバイス
PS コンフィギュレーション
VCC (1)
VCC (1)
VCC (1)
(3) 10 kΩ
Stratix II or Stratix II GX
Device 2
MSEL3
VCC
MSEL2
MSEL1
MSEL0
GND
N.C.
nCEO
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
10 kΩ
VCC
MSEL2
MSEL1
MSEL0
nCEO
nCE
GND
10 kΩ (3)
EPC2
Device 1
Stratix II or Stratix II GX
Device 1
MSEL3
(2)
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
EPC2 Device 2
DCLK
DATA
OE (3)
nCS (3)
nCASC
nINIT_CONF (2)
DCLK
DATA
nCS
OE
nINIT_CONF
nCE
GND
図 7-25 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) nINIT_CONF ピン(エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスにのみあり)は、
常時アクティブになっている内部プルアップ抵抗を備えています。これは、nINIT_CONF-nCONFIG ラインで
は外部プルアップ抵抗を使用してはならないことを意味します。この機能を使用しない場合は、nINIT_CONF
ピンを接続する必要はありません。
(3) エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスの OE ピンおよび nCS ピンには、内
部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピン
には外部プルアップ抵抗を使用してはなりません。Quartus II ソフトウェアでは、デフォルトで内部プルアッ
プ抵抗が使用されます。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、
Disable nCS and OE pull-ups on configuration device オプションをチェックします。
エンハンスド・コンフィギュレーション・デバイスまたは EPC2 デバイ
スを使用するときには、デバイスの nCONFIG をコンフィギュレーショ
ン・デバイスの nINIT_CONF に接続でき、それによって INIT_CONF
JTAG 命令でデバイス・コンフィギュレーションを開始することができま
す。この機能を使用しない場合は、nINIT_CONF ピンを接続する必要は
ありません。nINIT_CONF ピンの内部プルアップ抵抗は、エンハンスド・
コンフィギュレーション・デバイスおよび EPC2 デバイスでは常時アク
ティブになっています。これは、nCONFIG を nINIT_CONF に接続した
場合は、外部プルアップ抵抗を使用してはならないことを意味します。複
数の EPC2 デバイスを使用して、Stratix II または Stratix II GX デバイスを
コンフィギュレーションする場合、最初の EPC2 のみ nINIT_CONF ピン
をデバイスの nCONFIG ピンに接続します。
1 つのコンフィギュレーション・チェインを使用して、Stratix II または
Stratix II GXデバイスを他のアルテラ・デバイスでコンフィギュレーショ
ンすることができます。チェイン内のすべてのデバイスが同時にコン
フィギュレーションを完了するか、またはすべてのデバイスのうち 1 つ
のデバイスが通知したエラーによってリコンフィギュレーションが開始
されるように、すべてのデバイスの CONF_DONE ピンおよび nSTATUS ピ
ンを連結しなければなりません。
7–76
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「同一チェイン内の複数のデバイスのコンフィギュ
レーション」の章を参照してください。
図 7-26 に、コンフィギュレーション・デバイスを使用した PS コンフィ
ギュレーション手法のためのタイミング波形を示します。
図 7-26. コンフィギュレーション・デバイスを使用した Stratix II および
Stratix II GX PS コンフィギュレーションのタイミング波形
nINIT_CONF or
VCC/nCONFIG
tPOR
OE/nSTATUS
nCS/CONF_DONE
DCLK
DATA
tDSU
tCL
D0
D1
tCH
tDH
tOEZX
D2
D3
Dn
tCO
User I/O
Tri-State
User Mode
Tri-State
INIT_DONE
t CD2UM (1)
図 7-26 の注:
(1) 初期化クロックは、Stratix II または Stratix II GX デバイスの内部オシレータまたは CLKUSR ピンから供給す
ることができます。
タイミング情報については、「コンフィギュレーション・ハンドブック」
の「エンハンスド・コンフィギュレーション・デバイス (EPC4、EPC8 &
EPC16) データシート」または「SRAM ベース LUT デバイス用コンフィ
ギュレーション・デバイス・データシート」を参照してください。
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法について詳しくは、
「コンフィギュレーショ
ン・ハンドブック」の「ソフトウェア設定」の章を参照してください。
ダウンロード・ケーブルを使用した PS コンフィギュレー
ション
このセクションで使用する「ダウンロード・ケーブル」という用語には、
アルテラの USB-Blaster™ ユニバーサル・シリアル・バス(USB)ポート・
ダウンロード・ケーブル、MasterBlaster™ シリアル /USB 通信ケーブル、
ByteBlaster™ II パラレル・ポート・ダウンロード・ケーブル、および
ByteBlaster MV パラレル・ポート・ダウンロード・ケーブルが含まれます。
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2005 年 12 月
7–77
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
ダウンロード・ケーブルによる PS コンフィギュレーションでは、インテ
リジェント・ホスト(PC など)のストレージ・デバイスから USB Blaster、
MasterBlaster、ByteBlaster II、または ByteBlasterMV ケーブルを介して、
コンフィギュレーション・データをデバイスに転送します。
電源投入時には、Stratix II および Stratix II GX デバイスで POR が実行さ
れます。POR の遅延は PORSEL ピンの設定によって決まります。PORSEL
ピンが Low にドライブされているとき、POR 時間は約 100 ms です。
PORSEL が High にドライブされているとき、POR 時間は約 12 ms です。
POR の実行中、デバイスはリセットされ、nSTATUS を Low に保持し、
すべてのユーザ I/O ピンをトライ・ステートにします。デバイスが正常
に POR を終了すると、すべてのユーザ I/O ピンは引き続きトライ・ス
テートに維持されます。電源投入時およびコンフィギュレーション実行
中に、nIO_pullup が Low にドライブされた場合、ユーザ I/O ピンお
よび兼用 I/O ピンはウィーク・プルアップ抵抗を持ち、
(POR 後の)コ
ン フ ィ ギ ュ レ ー シ ョ ン 実 行 前 お よ び 実 行 中 に オ ン に な り ま す。
nIO_pullup が High にドライブされた場合、ウィーク・プルアップ抵
抗はディセーブルされます。
コンフィギュレーション実行前および実行中にオンになる I/O ピン上の
ウィーク・プルアップ抵抗の値については、
「Stratix II デバイス・ハンド
ブック」および「Stratix II GX デバイス・ハンドブック」の「DC & ス
イッチング特性」の章を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low の間、デバイスはリセットされています。この手法
でコンフィギュレーションを開始するために、ダウンロード・ケーブル
は nCONFIG ピンに Low から High への遷移を発生します。
コンフィギュレーションを開始するには、
(コンフィギュレーショ
ン・ピンおよび JTAG ピンが存在するバンクの)VCCINT、VCCIO、
および VCCPD 電圧を適切な電圧レベルにします。
nCONFIG が High になると、デバイスはリセットを解除されて、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは、10kΩ の外部
プルアップ抵抗で High にプルアップされます。nSTATUS が解放される
と、デバイスはコンフィギュレーション・データを受信する状態になり、
コンフィギュレーション・ステージが開始されます。次に、プログラミン
グ・ハードウェアまたはダウンロード・ケーブルが、コンフィギュレー
ション・データを 1 ビットずつデバイスの DATA0 ピンに置きます。コン
フィギュレーション・データは CONF_DONE が High になるまで、ター
ゲット・デバイスに送られます。デバイスを初期化するには、CONF_DONE
ピンに 10kΩ の外部プルアップ抵抗が必要です。
7–78
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
エラーが発生したときには Quartus II ソフトウェアで手動によってコン
フィギュレーションを再開しなければならないので、ダウンロード・ケー
ブルを使用するときには、Auto-restart configuration after error オプ
ションを設定してもコンフィギュレーション・サイクルには影響を与え
ません。また、Quartus II プログラマとダウンロード・ケーブルを使用
してデバイスをプログラムするとき、Enable user-supplied start-up
clock (CLKUSR) オプションは SOF でディスエーブルされるため、この
オプションがデバイスの初期化に影響を与えることはありません。した
がって、CLKUSR オプションをオンにした場合、Quartus II プログラマ
とダウンロード・ケーブルを使用してデバイスをコンフィギュレーショ
ンするときに、CLKUSR にクロックを供給する必要はありません。図 727 に、USB Blaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV
ケーブルを使用した Stratix II または Stratix II GX デバイスのPS コンフィ
ギュレーションを示します。
図 7-27. USB Blaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケーブルを
使用した PS コンフィギュレーション
VCC (1)
VCC (1)
VCC (1)
10 kΩ
(2)
VCC (1)
Stratix II or Stratix II GX
Device
10 kΩ
MSEL3
VCC
MSEL2
10 kΩ
VCC (1)
10 kΩ
CONF_DONE
nSTATUS
MSEL1
10 kΩ
(2)
MSEL0
GND
nCE
GND
DCLK
DATA0
nCONFIG
nCEO
N.C.
Download Cable
10-Pin Male Header
(PS Mode)
Pin 1
VCC
GND
VIO (3)
Shield
GND
図 7-27 の注:
、ByteBlaster II、または ByteBlasterMV ケーブ
(1) プルアップ抵抗は、USB Blaster、MasterBlaster(VIO ピン)
ルと同じ電源電圧に接続されていなければなりません。
(2) DATA0 および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・
ケーブルだけの場合に限り必要です。これにより、DATA0 および DCLK がコンフィギュレーション実行後に
フローティング状態のままにならないようにしています。例えば、コンフィギュレーション・デバイスも使
用する場合、DATA0 および DCLK のプルアップ抵抗は必要ありません。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO はデバイスの VCCIO と一
致しなければなりません。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を
参照してください。ByteBlasterMV ケーブルではこのピンは接続されていません。USB Blaster および
ByteBlaster II ケーブルでは、このピンはアクティブ・シリアル・プログラミングに使用される場合は nCE
に接続され、それ以外の場合は接続されません。
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2005 年 12 月
7–79
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
ダウンロード・ケーブルを使用して、各デバイスの nCEO ピンを後続の
デバイスの nCE ピンに接続することによって、複数の Stratix II または
Stratix II GX デバイスをコンフィギュレーションすることができます。
最初のデバイスの nCE ピンは GND に接続され、nCEO ピンはチェイン
内の次のデバイスの nCE に接続されます。最後のデバイスの nCE 入力
は、前のデバイスから来ており、nCEO ピンはフローティング状態のま
ま で す。 他のすべてのコンフィギュレーション・ピン(nCONFIG、
nSTATUS、DCLK、DATA0、および CONF_DONE)は、チェイン内のすべ
てのデバイスに接続されています。すべての CONF_DONE ピンがまとめ
て接続されているため、チェイン内のすべてのデバイスは同時に初期化
され、同時にユーザ・モードに入ります。
また、nSTATUS ピンもまとめて接続されているため、いずれかのデバイ
スがエラーを検出すると、チェイン全体でコンフィギュレーションを停
止します。エラーが発生したときには Quartus II ソフトウェアで手動に
よってコンフィギュレーションを再開しなければならないので、Autorestart configuration after error オプションはコンフィギュレーション・
サイクルに影響を与えません。
図 7-28 に、1 本のダウンロード・ケーブルで複数の Stratix II または
Stratix II GX デバイスをコンフィギュレーションする方法を示します。
7–80
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-28. USB Blaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケーブルを
使用したマルチ・デバイス PS コンフィギュレーション
VCC (1)
VCC (1)
10 kΩ
VCC (1)
VCC
Stratix II or Stratix II GX
Device 1
MSEL3
MSEL2
MSEL1
MSEL0
(2)
VCC
VCC (1)
10 kΩ
(2)
Pin 1
VCC
GND
VIO (3)
nCEO
nCE
GND
Download Cable
10-Pin Male Header
(PS Mode)
VCC (1)
10 kΩ
CONF_DONE
nSTATUS
DCLK
GND
10 kΩ
10 kΩ
DATA0
nCONFIG
GND
Stratix II or Stratix II GX
Device 2
MSEL3
MSEL2
MSEL1
MSEL0
CONF_DONE
nSTATUS
DCLK
GND
nCEO
N.C.
nCE
DATA0
nCONFIG
図 7-28 の注:
(1) プルアップ抵抗は、USB Blaster、MasterBlaster(VIO ピン)
、ByteBlaster II、または ByteBlasterMV ケーブ
ルと同じ電源電圧に接続されていなければなりません。
(2) DATA0 および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・
ケーブルだけの場合に限り必要です。これにより、DATA0 および DCLK がコンフィギュレーション実行後に
フローティング状態のままにならないようにしています。例えば、コンフィギュレーション・デバイスも使
用する場合、DATA0 および DCLK のプルアップ抵抗は必要ありません。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO はデバイスの VCCIO と一
致しなければなりません。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を
参照してください。ByteBlasterMV ケーブルではこのピンは接続されていません。USB Blaster および
ByteBlaster II ケーブルでは、このピンはアクティブ・シリアル・プログラミングに使用される場合は nCE
に接続され、それ以外の場合は接続されません。
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2005 年 12 月
7–81
Stratix II デバイスハンドブック Volume 2
パッシブ・シリアル・コンフィギュレーション
ダウンロード・ケーブルを使用して、コンフィギュレーション・デバイ
スも実装されたボード上のデバイスをコンフィギュレーションする場合
は、コンフィギュレーション・デバイスをターゲット・デバイスとケー
ブルから電気的に分離します。コンフィギュレーション・デバイスを分離
する 1 つの方法は、コンフィギュレーション・デバイスとケーブルの間
で選択が可能なマルチプレクサなどのロジックを追加することです。マ
ルチプレクサ・チップにより、nSTATUS および CONF_DONE 信号の双方
向転送が可能です。別の方法は、ケーブルとコンフィギュレーション・デ
バイスの間で 5 つの共通信号(nCONFIG、nSTATUS、DCLK、DATA0、お
よび CONF_DONE)にスイッチを追加することです。さらに別の方法は、
ケーブルを使用してデバイスをコンフィギュレーションするときに、
ボードからコンフィギュレーション・デバイスを取り外すことです。図 729 に、デバイスをコンフィギュレーションするためのコンフィギュレー
ション・デバイスとダウンロード・ケーブルの組み合わせを示します。
図 7-29. ダウンロード・ケーブル&コンフィギュレーション・デバイス回路による
PS コンフィギュレーション
VCC (1)
10 kΩ
VCC (1)
10 kΩ
VCC
Stratix II or Stratix II GX
Device
(4)
MSEL3
MSEL2
MSEL1
MSEL0
(5)
10 kΩ
Pin 1
CONF_DONE
nSTATUS
DCLK
VCC
GND
VIO (2)
GND
nCE
GND
(5)
Download Cable
10-Pin Male Header
(PS Mode)
VCC (1)
DATA0
nCONFIG
nCEO
N.C.
(3)
(3)
(3)
GND
Configuration
Device
(3)
(3)
DCLK
DATA
OE (5)
nCS (5)
nINIT_CONF (4)
図 7-29 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続されている必要があります。
(2) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO はデバイスの VCCIO と一
致しなければなりません。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を
参照してください。ByteBlasterMVケーブルではこのピンは接続されていません。USB BlasterおよびByteBlaster
II ケーブルでは、このピンはアクティブ・シリアル・プログラミングに使用される場合は nCE に接続され、
それ以外の場合は接続されません。
(3) コンフィギュレーション・デバイスが Stratix II または Stratix II GX デバイスに接続されているときは、ダウン
ロード・ケーブルを使用してコンフィギュレーションを実行しないでください。その代わりに、ダウンロー
ド・ケーブルを使用するときにはソケットからコンフィギュレーション・デバイスを取り外すか、ダウンロー
ド・ケーブルとコンフィギュレーション・デバイスの間の 5 つの共通信号にスイッチを配置します。
7–82
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
(4) nINIT_CONF ピン(エンハンスド・コンフィギュレーション・デバイスおよび EPC2 にのみ装備)には、常
時アクティブになっている内部プルアップ抵抗を備えています。これは nINIT_CONF-nCONFIG ラインで、外
部プルアップ抵抗を使用してはならないことを意味します。この機能を使用しない場合は、nINIT_CONF ピ
ンを接続する必要はありません。
(5) エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスの OE ピンおよび nCS ピンには、
内部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピ
ンには外部プルアップ抵抗を使用してはなりません。Quartus II ソフトウェアでは、デフォルトで内部プル
アップ抵抗が使用されます。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、
Disable nCS and OE pull-up resistors on configuration device オプションをチェックします。
USB Blaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケー
ブルについて詳しくは、以下のデータ・シートを参照してください。
USB Blaster USB Port Download Cable Data Sheet
MasterBlaster Serial/USB Communications Cable Data Sheet
■ ByteBlasterII Parallel Port Download Cable Data Sheet
■ ByteBlasterMV Parallel Port Download Cable Data Sheets
■
■
パッシブ・パ
ラレル非同期
コンフィギュ
レーション
パッシブ・パラレル非同期(PPA)コンフィギュレーションでは、マイ
クロプロセッサなどのインテリジェント・ホストを使用して、フラッ
シュ・メモリなどのストレージ・デバイスからターゲットの Stratix II ま
たは Stratix II GX デバイスにコンフィギュレーション・データを転送し
ます。
コンフィギュレーション・データは、RBF、HEX、または TTF フォー
マットで格納できます。ホスト・システムはバイト幅のデータと付随す
るストローブ信号をデバイスに出力します。PPA を使用するときは、
10kΩ のプルアップ抵抗を通して、DCLK ピンを High にプルアップして、
未使用のコンフィギュレーション入力ピンがフローティング状態になる
のを防止します。
PPA モードを使用して Stratix II または Stratix II GX デバイスを
コンフィギュレーションする場合、Stratix II または Stratix II GX
の圧縮機能およびデザイン・セキュリティ機能は使用できません。
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2005 年 12 月
7–83
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
表 7–15 に、PS コンフィギュレーション手法を使用するときの MSEL ピ
ンの設定を示します。
表 7–15. PPA コンフィギュレーション手法のための Stratix II および
Stratix II GX の MSEL ピンの設定
コンフィギュレーション手法
MSEL3 MSEL2 MSEL1 MSEL0
PPA
0
0
0
1
リモート・システム・アップグレード
PPA (1)
0
1
0
1
表 7–15 の注:
(1) この手法では、RUnLU ピンをドライブし、リモート・アップデートまたはロー
カル・アップデートのいずれかを指定する必要があります。Stratix II および
Stratix II GX デバイスのリモート・システム・アップグレードについて詳しく
は、Stratix II デバイス・ハンドブックまたは Stratis II GX デバイス・ハンド
ブックの Volume 2 の「Remote System Upgrades with Stratix II & Stratix II GX
Devices」の章を参照してください。
図 7-30 に、シングル・デバイス PPA コンフィギュレーションのための
デバイスとマイクロプロセッサ間のコンフィギュレーション・インタ
フェース接続を示します。マイクロプロセッサまたはオプションのアド
レス・デコーダは、デバイスのチップ・セレクト・ピン、nCS および CS
を制御できます。アドレス・デコーダにより、マイクロプロセッサは特
定のアドレスにアクセスすることによって Stratix II または Stratix II GX
デバイスを選択できるため、コンフィギュレーション・プロセスが簡略
化されます。コンフィギュレーション実行中および初期化中に、nCS ピ
ンと CS ピンをアクティブに保持します。
7–84
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-30. マイクロプロセッサを使用したシングル・デバイス PPA コンフィギュレーション
Address Decoder
ADDR
VCC (2)
Memory
10 kΩ
VCC (2)
ADDR DATA[7..0]
10 k Ω
Stratix II or Stratix II GX
Device
nCS (1)
CS (1)
CONF_DONE
nSTATUS
nCE
Microprocessor
GND
DATA[7..0]
nWS
nRS
nCONFIG
RDYnBSY
MSEL3
MSEL2
MSEL1
MSEL0
nCEO
VCC
N.C.
GND
VCC (2)
10 kΩ
DCLK
図 7-30 の注:
(1) 使用していない場合、CS ピンは、直接 VCC に接続できます。使用していない場合、nCS ピンは直接 GND に接
続することができます。
(2) デバイスの入力信号に供給する電源に、プルアップ抵抗を接続する必要があります。VCC は、デバイスおよ
び外部ホスト上の I/O の VIH 仕様に適合する電圧でなければなりません。
PPA コンフィギュレーション実行中には、nCS ピンまたは CS ピンのい
ずれかを使用することのみ必要です。したがって、1 つのチップセレクト
入力のみ使用する場合、他の入力はアクティブ状態に接続しておきます。
例えば、nCS はグラウンドに接続し、CS を切り替えてコンフィギュレー
ションを制御できます。デバイスの nCS ピンまたは CS ピンは、デザイ
ンが表 7–16 に記載される tCSSU、tWSP、および tCSH の仕様に適合する場
合は、PPAコンフィギュレーション実行中に切り替えることができます。
電源投入時に、
Stratix II および Stratix II GX デバイスは POR を実行します。
POR 遅延は、PORSEL ピンの設定によって決まります。PORSEL ピンが
Low にドライブされているとき、POR 時間は約 100 ms です。PORSEL が
High にドライブされているとき、POR 時間は約 12 ms です。POR の実行
中、デバイスはリセットされ、nSTATUS を Low に保持し、すべてのユー
ザ I/O ピンをトライ・ステートにします。デバイスが正常に POR を終了す
ると、すべてのユーザ I/O ピンは引き続きトライ・ステートに維持されま
す。電源投入時およびコンフィギュレーション実行中に、nIO_pullup が
Low にドライブされた場合、
ユーザ I/O ピンおよび兼用 I/O ピンはウィー
ク・プルアップ抵抗を持ち、
(POR 後の)コンフィギュレーション実行前
および実行中にオンになります。nIO_pullup が High にドライブされた
場合、ウィーク・プルアップ抵抗はディセーブルされます。
Altera Corporation
2005 年 12 月
7–85
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
コンフィギュレーション実行前および実行中にオンになるI/Oピ
ン上のウィーク・プルアップ抵抗の値については、
「Stratix II デ
バイス・ハンドブック」および「Stratix II GX デバイス・ハンド
ブック」の「DC & スイッチング特性」の章を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、および初期化の 3 つのステージで構成されています。nCONFIG また
は nSTATUS が Low の間、デバイスはリセットされています。コンフィ
ギュレーションを開始するには、マイクロプロセッサは nCONFIG ピン
に Low から High の遷移を発生する必要があります。
コンフィギュレーションを開始するには、
(コンフィギュレーショ
ン・ピンおよび JTAG ピンが存在するバンクの)VCCINT、VCCIO、
および VCCPD 電圧を適切な電圧レベルにします。
nCONFIG が High になると、デバイスはリセットを解除されて、オープ
ン・ドレインの nSTATUS ピンを解放します。このピンは、10kΩ の外部
プルアップ抵抗で High にプルアップされます。nSTATUS が解放される
と、デバイスはコンフィギュレーション・データを受信する状態になり、
コンフィギュレーション・ステージが開始されます。nSTATUS が High
にプルされると、マイクロプロセッサはターゲット・デバイスの nCS ピ
ンを Low に、または CS ピンを High に(あるいはその両方に)アサー
トしなければなりません。次にマイクロプロセッサは、ターゲット・デ
バイスの DATA[7..0] ピンに 8 ビット・コンフィギュレーション・ワー
ド(1 バイト)を置き、nWS ピンに Low のパルスを生成します。
nWS の立ち上がりエッジで、ターゲット・デバイスはコンフィギュレー
ション・データの 1 バイトをラッチし、RDYnBSY 信号を Low にドライ
ブします。この信号はコンフィギュレーション・データのバイトを処理
していることを示します。これにより、マイクロプロセッサは Stratix II
または Stratix II GX デバイスがコンフィギュレーション・データのバイ
トを処理している間に、他のシステム機能を実行することができます。
RDYnBSY が Low の間、Stratix II または Stratix II GX デバイスは内部オ
シレータ(標準 100MHz)を使用して、内部でコンフィギュレーション・
データを処理します。デバイスがコンフィギュレーション・データの次
のバイトを処理できる状態になると、RDYnBSY を High にドライブしま
す。マイクロプロセッサが RDYnBSY をポーリングしたときに High 信号
を検知した場合、マイクロプロセッサはコンフィギュレーション・デー
タの次のバイトをデバイスに送ります。
7–86
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
あるいは、nRS 信号を Low にストローブして、DATA7 に RDYnBSY 信号
を出力させることもできます。RDYnBSY を監視する必要はないため、こ
のピンをマイクロプロセッサに接続する必要はありません。nRS が Low
の間は DATA7 ピンに競合が生じるので、データ・バスにデータをドライ
ブしてはなりません。nRS ピンをコンフィギュレーションの監視に使用
していない場合、このピンは High に接続しておきます。
コンフィギュレーションを簡略化し I/O ポートを保存するために、マイ
クロプロセッサは次のデータ・バイトを送信する前に、tBUSY (max) +
tRDY2WS + tW2SB の合計時間だけ待機することができます。このセット
アップでは、nRS は High に接続しますが、RDYnBSY はマイクロプロ
セッサに接続する必要はありません。tBUSY、tRDY2WS、および tW2SB タイ
ミング仕様は、7–96 ページの表 7–16 に記載されています。
次に、マイクロプロセッサは nSTATUS と CONF_DONE をチェックしま
す。nSTATUS が Low でなく、CONF_DONE が High でない場合、マイク
ロプロセッサは次のデータ・バイトを送信します。ただし、nSTATUS が
Low でなく、すべてのコンフィギュレーション・データが受信された場
合、デバイスは初期化が可能な状態になります。パラレル・コンフィギュ
レーション(FPP および PPA)モードでは 1 バイト前に、CONF_DONE
ピンが High になります。最終バイトはシリアル・コンフィギュレーショ
ン(AS および PS)モードに必要です。CONF_DONE に Low から High の
遷移があると、コンフィギュレーションが完了し、デバイスの初期化を
開始できることを示します。オープン・ドレインの CONF_DONE ピンは、
10kΩ の外部プルアップ抵抗で High にプルアップされます。デバイスを
初期化するには、CONF_DONE ピンに 10kΩ の外部プルアップ抵抗が必要
です。
Stratix II および Stratix II GX デバイスでは、初期化クロック・ソースは内
部オシレータ(通常 10MHz)またはオプションの CLKUSR ピンのいずれ
かです。デフォルトでは、内部オシレータが初期化用のクロック・ソース
です。内部オシレータを使用する場合、Stratix II または Stratix II GX デバ
イスは、自身で初期化を正しく実行するのに必要なクロック・サイクルを
供給します。したがって、内部オシレータが初期化クロック・ソースの場
合、デバイスにコンフィギュレーション・ファイル全体を送信すれば、デ
バイスのコンフィギュレーションおよび初期化に十分対応できます。
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2005 年 12 月
7–87
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
CLKUSR オプションを使用して、複数のデバイスの初期化を同期させた
り、初期化を遅らせるといった柔軟性を得ることもできます。Quartus II
ソフトウェアで、Device & Pin Options ダイアログ・ボックスの General
タブから Enable user-supplied start-up clock (CLKUSR) オプションを
オンにすることができます。CLKUSR にクロックを供給しても、コンフィ
ギュレーション・プロセスには影響はありません。CONF_DONE が High
になった後、tCD2CU で規定される時間後に、CLKUSR がイネーブルされ
ます。この期間の経過後、Stratix II および Stratix II GX デバイスは、正
しく初期化を実行してユーザ・モードに入るために 299 クロック・サイ
クルを必要とします。Stratix II デバイスは、100 MHz の CLKUSR fMAX を
サポートします。
オプションの INIT_DONE ピンが使用可能な場合、初期化の終了と Low
から High への遷移でユーザ・モードの開始を通知します。この Enable
INIT_DONE Output オプションは、Quartus II ソフトウェアの Device
& Pin Options ダイアログ・ボックスの General タブから利用すること
が で き ま す。 INIT_DONE ピンが使用されている場合、このピンは
nCONFIG が Low のとき、およびコンフィギュレーションの初めに、10kΩ
の外部プルアップ抵抗によって High になります。INIT_DONE をイネー
ブルするオプション・ビットが(コンフィギュレーション・データの最
初のフレーム中に)デバイスにプログラムされると、INIT_DONE ピン
は Low になります。初期化が完了すると、INIT_DONE ピンは解放され、
High にプルされます。マイクロプロセッサは、デバイスがユーザ・モー
ドに入ったことを通知するこの Low から High への遷移を検出できなけ
ればなりません。初期化が完了すると、デバイスはユーザ・モードに入
ります。ユーザ・モードでは、ユーザ I/O ピンにはウィーク・プルアッ
プ抵抗はなく、デザインで割り当てられたとおり機能します。
コンフィギュレーションの終了時に、DATA[7..0] をフローティング状
態のままにしないように、マイクロプロセッサはボード上での都合に応
じて、これらを High または Low のいずれかにドライブする必要があり
ます。コンフィギュレーション実行後、nCS、CS、nRS、nWS、RDYnBSY、
および DATA[7..0] ピンは、ユーザ I/O ピンとして使用できます。
Quartus II ソフトウェアでデフォルトとして PPA 手法を選択すると、こ
れらの I/O ピンはユーザ・モードでトライ・ステートになるため、マイ
クロプロセッサでドライブしなければなりません。Quartus II ソフトウェ
アでこのデフォルト・オプションを変更するには、Device & Pin Options
ダイアログ・ボックスの Dual-Purpose Pins タブを選択します。
7–88
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
コンフィギュレーション実行中にエラーが発生した場合、デバイスは
nSTATUS ピンを Low にドライブして、内部で自身をリセットします。
nSTATUS ピンの Low 信号も、マイクロプロセッサにエラーがあること
を警告します。Quartus II ソフトウェアの Device & Pin Options ダイア
ログ・ボックスの General タブで選択可能な Auto-restart configuration
after error オプションがオンの場合、デバイスはリセット・タイムアウ
ト期間(最大 100 µs)後に、nSTATUS を解放します。nSTATUS が解放
され、プルアップ抵抗によって High にプルアップされた後、マイクロ
プロセッサは nCONFIG に Low のパルスを与えることなく、ターゲッ
ト・デバイスのリコンフィギュレーションを試みることができます。こ
のオプションがオフになっている場合、コンフィギュレーション・プロ
セスを再開するには、マイクロプロセッサは nCONFIG に Low から High
の遷移(最低 2 µs の Low パルス)を発生する必要があります。
また、マイクロプロセッサは、コンフィギュレーションが正しく実行さ
れるように、CONF_DONE ピンおよび INIT_DONE ピンを監視すること
もできます。エラーを検出しプログラミングの完了を確認するために、
マイクロプロセッサで CONF_DONE ピンを監視します。マイクロプロ
セッ サが すべてのコンフィギュレーション・データを送信したが、
CONF_DONE または INIT_DONE がまだ High になっていない場合、マイ
クロプロセッサはターゲット・デバイスをリコンフィギュレーションし
なければなりません。
オプションの CLKUSR ピンを使用していて、デバイスの初期化中
に nCONFIG を Low にプルしてコンフィギュレーションを再開す
る場合は、nSTATUS が Low の間(最大 100 µs)、CLKUSR がトグ
ルし続けるようにする必要があります。
デバイスがユーザ・モードのとき、nCONFIG ピンを Low から High に
遷移させるとリコンフィギュレーションを開始できます。nCONFIG ピン
は、最低 2 µs の間 Low でなければなりません。nCONFIG が Low にプ
ルされると、デバイスは nSTATUS と CONF_DONE も Low にプルし、す
べての I/O ピンがトライ・ステートになります。nCONFIG がロジック
High レベルに復帰し、nSTATUS がデバイスによって解放されると、リ
コンフィギュレーションが開始されます。
図 7-31 に、マイクロプロセッサを使用して複数の Stratix II または
Stratix II GX デバイスをコンフィギュレーションする方法を示します。
この回路は、デバイスがマルチ・デバイス・コンフィギュレーション用
にカスケード接続されていることを除いて、シングル・デバイス用 PPA
コンフィギュレーション回路に似ています。
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2005 年 12 月
7–89
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
図 7-31. マイクロプロセッサを使用したマルチ・デバイス PPA コンフィギュレーション
VCC (2)
VCC (2)
10 kΩ
(2) VCC
10 kΩ
10 kΩ
Address Decoder
VCC (2)
ADDR
Memory
10 kΩ
ADDR DATA[7..0]
Stratix II or Stratix II GX
Device 1
DATA[7..0]
nCS (1)
CS (1)
CONF_DONE
nSTATUS
Microprocessor
Stratix II or Stratix II GX
Device 2
nCE
GND
DCLK
nCEO
nWS
nRS
nCONFIG
RDYnBSY
MSEL3
MSEL2
MSEL1
MSEL0
VCC
GND
DATA[7..0]
DCLK
nCS (1)
CS (1)
CONF_DONE
nSTATUS
nCEO
nCE
nWS
MSEL3
nRS
MSEL2
nCONFIG
MSEL1
RDYnBSY
MSEL0
N.C.
VCC
GND
図 7-31 の注:
(1) 使用していない場合、CS ピンは、直接 VCC に接続できます。使用していない場合、nCS ピンは直接 GND に接続
することができます。
(2) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号に供給する電源に接続されている
必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合する電圧でなければなりま
せん。
マルチ・デバイス PPA コンフィギュレーションでは、最初のデバイスの
nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデバイス
の nCE に接続されます。最後のデバイスの nCE 入力は、前のデバイスか
ら来ており、nCEO ピンはフローティング状態のままです。マルチ・デバ
イス・コンフィギュレーション・チェインで、最初のデバイスがコンフィ
ギュレーションを完了すると、nCEO ピンで Low をドライブし、2 番目
のデバイスの nCE ピンをアクティブにして、2 番目のデバイスのコン
フィギュレーションを開始するよう促します。チェイン内の 2 番目のデ
バイスは、1 クロック・サイクル以内にコンフィギュレーションを開始
します。したがって、データの転送先はマイクロプロセッサには分かり
ません。
7–90
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
各デバイスの RDYnBSY ピンはマイクロプロセッサへの独立した入力を
持つことができます。あるいは、マイクロプロセッサのピン数が制限さ
れている場合、すべての RDYnBSY ピンは AND ゲートに入力され、AND
ゲートの出力をマイクロプロセッサに送ることができます。例えば、
PPA コンフィギュレーション・チェイン内に 2 つのデバイスがある場合、
最初のデバイスのコンフィギュレーション実行中には、2 番目のデバイ
スの RDYnBSY ピンは High になります。最初のデバイスが正しくコン
フィギュレーションされると、nCEO を Low にドライブして、チェイン
内の次のデバイスをアクティブにし、RDYnBSY ピンを High にドライブ
します。したがって、RDYnBSY 信号は、コンフィギュレーション実行前
および実行後、ユーザ・モードに入る前に High にドライブされ、コン
フィギュレーション実行中のデバイスが AND ゲートの出力を制御しま
す。
Stratix II および Stratix II GX デバイスが、コンフィギュレーション実行
前および実行後のユーザ・モードに入る前に、競合を回避するために
DATA[7..0] ピンをトライ・ステートにするので、マルチ・デバイス
PPA チェインで nRS 信号を使用することができます。したがって、現在
コンフィギュレーション実行中のデバイスのみがDATA7をアサートする
ことによって、nRS ストローブに応答します。
他のすべてのコンフィギュレーション・ピン(nCONFIG、nSTATUS、
DATA[7..0]、nCS、CS、nWS、nRS、および CONF_DONE)は、チェイ
ン内のすべてのデバイスに接続されています。各デバイスの nCS 入力と
CS 入力は別々のソースからドライブできるので、チェイン内のすべての
デバイスで nCS と CS を連結する必要はありません。シグナル・インテ
グリティを確実にし、クロック・スキュー問題を回避するために、コン
フィギュレーション信号にバッファリングが必要な場合があります。
DATA ラインが 4 つのデバイスごとにバッファされるようにします。すべ
てのデバイスの CONF_DONE ピンが連結されているため、すべてのデバ
イスが同時に初期化され、同時にユーザ・モードに入ります。
すべての nSTATUS ピンおよび CONF_DONE ピンが連結されているため、
いずれかのデバイスがエラーを検出した場合、コンフィギュレーション
はチェイン全体を停止させるので、チェイン全体をリコンフィギュレー
ションする必要があります。例えば、最初のデバイスが nSTATUS でエ
ラーを示すと、nSTATUS ピンを Low にプルして、チェインをリセット
します。この動作は 1 つのデバイスがエラーを検出することに似ていま
す。
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2005 年 12 月
7–91
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
Auto-restart configuration after error オプションがオンになると、デバ
イスはリセット・タイムアウト期間(最大 100 µs)後に nSTATUS ピン
を解放します。すべての nSTATUS ピンが解放され、High にプルされた
後、マイクロプロセッサは nCONFIG に Low パルスを生成しないで、
チェ
インのリコンフィギュレーションを試みることができます。このオプ
ションがオフになっている場合、コンフィギュレーション・プロセスを
再開するには、マイクロプロセッサは nCONFIG に Low から High の遷
移(最低 2 µs の Low パルス)を発生する必要があります。
ユーザ・システムでは、同じコンフィギュレーション・データを含む複
数のデバイスを持つことができます。このコンフィギュレーション手法
をサポートするには、すべてのデバイスの nCE 入力を GND に接続し、
nCEO ピンはフローティング状態のままにしておきます。他のすべての
コンフィギュレーション・ピン(nCONFIG、nSTATUS、DATA[7..0]、
nCS、CS、nWS、nRS、および CONF_DONE)は、チェイン内のすべての
デバイスに接続されています。シグナル・インテグリティを確実にし、ク
ロック・スキュー問題を回避するために、コンフィギュレーション信号
にバッファリングが必要な場合があります。DATA ラインが 4 つのデバイ
スごとにバッファされるようにします。デバイスは集積度とパッケージ
が同じでなければなりません。すべてのデバイスは同時にコンフィギュ
レーションを開始し、同時に完了します。図 7-32 に、両方のデバイスが
同じデータを受信しているときのマルチ・デバイス PPA コンフィギュ
レーションを示します。
7–92
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-32. 両方のデバイスが同じデータを受信するときのマイクロプロセッサを使用したマルチ・デ
バイス PPA コンフィギュレーション
VCC (2)
VCC (2)
10 kΩ
(2) VCC
10 kΩ
10 kΩ
Address Decoder
VCC (2)
ADDR
Memory
10 kΩ
ADDR DATA[7..0]
Stratix II or Stratix II GX
Device
DATA[7..0]
nCS (1)
CS (1)
CONF_DONE
nSTATUS
nCE
GND
DCLK
nCEO
Microprocessor
nWS
nRS
nCONFIG
RDYnBSY
Stratix II or Stratix II GX
Device
MSEL3
MSEL2
MSEL1
MSEL0
N.C. (3)
VCC
GND
GND
DATA[7..0]
DCLK
nCS (1)
CS (1)
CONF_DONE
nSTATUS
nCEO
nCE
nWS
MSEL3
nRS
MSEL2
nCONFIG
MSEL1
RDYnBSY
MSEL0
N.C. (3)
VCC
GND
図 7-32 の注:
(1) 使用していない場合、CS ピンは、直接 VCC に接続できます。使用していない場合、nCS ピンは直接 GND に接続
することができます。
(2) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号に供給する電源に接続されている
必要があります。VCC は、デバイスおよび外部ホスト上のI/OのVIH 仕様に適合する電圧でなければなりません。
(3) 同じコンフィギュレーション・データを複数のデバイスにコンフィギュレーションするときには、両方のデ
バイスの nCEO ピンは接続しないでおきます。
1 つのコンフィギュレーション・チェインを使用して、Stratix、Mercury™、
APEX™ 20K、ACEX® 1K、FLEX® 10KE デバイスなど、PPA コンフィギュ
レーションをサポートしている他のアルテラのデバイスと一緒に、
Stratix II または Stratix II GX デバイスをコンフィギュレーションすること
ができます。チェイン内のすべてのデバイスが同時にコンフィギュレー
ションを完了するか、またはすべてのデバイスのうち 1 つのデバイスが通
知したエラーによってリコンフィギュレーションが開始されるように、す
べてのデバイスの CONF_DONE ピンおよび nSTATUS ピンを連結しなけれ
ばなりません。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「同一チェイン内の複数のデバイスのコンフィギュ
レーション」を参照してください。
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2005 年 12 月
7–93
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
PPA コンフィギュレーション・タイミング
図 7-33 に、マイクロプロセッサを使用した PPA コンフィギュレーショ
ン手法のためのタイミング波形を示します。
図 7-33. nWS を使用した Stratix II および Stratix II GX の PPA コンフィギュレーション・
タイミング波形
注 (1)
tCFG
tCF2ST1
nCONFIG
nSTATUS (2)
CONF_DONE (3)
Byte 0
DATA[7..0]
Byte 1
Byte n − 1
Byte n
(5)
tCSH
(5)
tDSU
(4) CS
tCF2WS
tCSSU
tDH
(5)
(4) nCS
tWSP
(5)
nWS
tRDY2WS
(5)
RDYnBSY
tWS2B
tSTATUS
tBUSY
tCF2ST0
tCF2CD
User I/Os
tCD2UM
High-Z
High-Z
User-Mode
INIT_DONE
図 7-33 の注:
(1) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にプルすると、リコンフィギュ
レーション・サイクルが開始されます。
(2) 電源投入時には、Stratix II および Stratix II GX デバイスは、POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入時、コンフィギュレーション実行前および実行中は、CONF_DONE は Low です。
(4) ユーザは、デザインが tCSSU、tWSP、および tCSH の仕様に適合する場合は、コンフィギュレーション実行中に nCS
または CS を切り替えることができます。
(5) DATA[7..0]、CS、nCS、nWS、nRS、および RDYnBSY は、コンフィギュレーション実行後にユーザ I/O ピ
ンとして使用可能であり、これらのピンの状態は兼用ピンの設定によって決まります。
図 7-34 に、ストローブされた nRS および nWS 信号を使用するときの
PPA コンフィギュレーション手法のタイミング波形を示します。
7–94
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
図 7-34. nRS および nWS を使用した Stratix II および Stratix II GX の
PPA コンフィギュレーション・タイミング波形
注 (1)
tCF2ST1
tCFG
nCONFIG
(2) nSTATUS
tSTATUS
tCF2SCD
(3) CONF_DONE
tCSSU
(5)
(4) nCS
tCSH
(5)
(4) CS
tDH
Byte 0
DATA[7..0]
Byte 1
Byte n
(5)
tDSU
(5)
nWS
tWSP
nRS
tRS2WS
tWS2RS
tCF2WS
(5)
tWS2RS
tRSD7
INIT_DONE
tRDY2WS
User I/O
High-Z
User-Mode
tWS2B
(5)
(6) DATA7/RDYnBSY
tCD2UM
tBUSY
図 7-34 の注:
(1) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にプルすると、リコンフィギュ
レーション・サイクルが開始されます。
(2) 電源投入時には、Stratix II および Stratix II GX デバイスは、POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入時、コンフィギュレーション実行前および実行中は、CONF_DONE は Low です。
(4) ユーザは、デザインが tCSSU、tWSP、および tCSH の仕様に適合する場合は、コンフィギュレーション実行中に nCS
または CS を切り替えることができます。
(5) DATA[7..0] 、CS 、nCS、nWS 、nRS、および RDYnBSY は、コンフィギュレーション実行後にユーザ I/O ピン
として使用可能であり、これらのピンの状態は兼用ピンの設定によって決まります。
(6) DATA7 は双方向ピンです。これはコンフィギュレーション・データ入力の入力および RDYnBSY の状態を示
す出力です。
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7–95
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
表 7–16 に、Stratix II および Stratix II GX デバイスの PPA コンフィギュ
レーションのためのタイミング・パラメータを定義します。
表 7–16. Stratix IIおよびStratix II GXデバイスのPPAタイミング・パラメータ ( 1 / 2 )
シンボル
パラメータ
注(1)
最小
最大
単位
12
100
ms
nCONFIG Low から CONF_DONE Low
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
800
ns
tPOR
POR 遅延
tCF2CD
tCFG
nCONFIG Low パルス幅
2
tSTATUS
nSTATUS Low パルス幅
10
tCF2ST1
nCONFIG High から nSTATUS High
tCSSU
nWS の立ち上がりエッジ前のチップ・セレク
ト・セットアップ時間
tCSH
nWS の立ち上がりエッジ後のチップ・セレク
ト・ホールド時間
tCF2WS
nCONFIG Highから nWS の最初の立ち上がり
エッジ
tST2WS
nSTATUS Highから nWS の最初の立ち上がり
エッジ
tDSU
nWS の立ち上がりエッジ前のデータ・セット
アップ時間
tDH
nWS の立ち上がりエッジ後のデータ・ホール
ド時間
µs
100 (2)
µs
100 (2)
µs
10
ns
0
ns
100
µs
2
µs
10
ns
0
ns
15
ns
tWSP
nWS Low パルス幅
tWS2B
nWS の立ち上がりエッジから RDYnBSY Low
tBUSY
RDYnBSY Low パルス幅
7
tRDY2WS
RDYnBSY の立ち上がりエッジから nWS の
立ち上がりエッジ
15
ns
tWS2RS
nWS の立ち上がりエッジから nRS の立ち
下がりエッジ
15
ns
tRS2WS
nRS の立ち上がりエッジから nWS の立ち
上がりエッジ
15
ns
tRSD7
nRS の立ち下がりエッジから RDYnBSY
信号を伴う DATA7 有効
20
ns
45
ns
20
ns
tR
入力立ち上がり時間
40
ns
tF
入力立ち下がり時間
40
ns
tCD2UM
CONF_DONE High からユーザ・モード (3)
40
µs
7–96
Stratix II デバイスハンドブック Volume 2
20
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–16. Stratix IIおよびStratix II GXデバイスのPPAタイミング・パラメータ ( 2 / 2 )
シンボル
tC D 2 C U
tC D 2 U M C
パラメータ
最小
CONF_DONE High から CLKUSR イネーブル
40
CONF_DONE High からユーザ・モード
(CLKUSR オプションがオン)
最大
注(1)
単位
ns
tC D 2 C U +
(299 × CLKUSR 周期 )
表 7–16 の注:
(1) この情報は暫定仕様です。
(2) この値は、ユーザが nCONFIG または nSTATUS Low パルス幅を延長して、コンフィギュレーションを遅延
させない場合に得られます。
(3) 最小数および最大数は、デバイスを起動するためのクロック・ソースとして内部オシレータを選択した場
合にのみ適用されます。
デバイス・コンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法は、
「コンフィギュレーション・ハンドブッ
ク」の「ソフトウェア設定」の章で詳しく説明しています。
JTAG コンフィ
ギュレーション
JTAG はバウンダリ・スキャン・テストの仕様を開発しました。このバウ
ンダリ・スキャン・テスト (BST) アーキテクチャは、リード間隔の狭い
PCB 上のコンポーネントを効率的にテストする能力を提供します。BST
アーキテクチャでは、物理的なテスト・プローブを使用しないでピンの
接続をテストでき、またデバイスの通常動作中に機能データをキャプ
チャすることができます。JTAG 回路はコンフィギュレーション・データ
をデバイスにシフトするのにも使用できます。Quartus II ソフトウェア
は、Quartus II ソフトウェア・プログラマでダウンロード・ケーブルに
よる JTAG コンフィギュレーションに使用できる SOF を自動的に生成し
ます。
JTAG バウンダリ・スキャン・テストについて詳しくは、以下のドキュ
メントを参照してください。
■ 「Stratix II デバイス・ハンドブック」または「Stratix II GX デバイス・
ハンドブック」の「Stratix II & Stratix II GX デバイスの IEEE 1149.1
(JTAG) バウンダリ・スキャン・テスト」の章を参照してください。
■ Jam プログラミングおよびテスト言語仕様
Stratix II および Stratix II GX デバイスは、JTAG 命令がどのコンフィギュ
レーション・モードよりも優先されるように設計されています。した
がって、JTAG コンフィギュレーションは、他のコンフィギュレーショ
ン・モードが完了するのを待たずに実行することができます。例えば、
PS コンフィギュレーション実行中に Stratix II または Stratix II GX デバ
イスの JTAG コンフィギュレーションを試みた場合、PS コンフィギュ
レーションは終了し、JTAG コンフィギュレーションが開始されます。
Altera Corporation
2005 年 12 月
7–97
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
JTAG ベースのコンフィギュレーション使用時に、Stratix II また
は Stratix II GX デバイスをコンフィギュレーションする場合、
Stratix II および Stratix II GX の復元機能またはデザイン・セキュ
リティ機能は使用できません。
JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の 4
本の専用ピン、および TRST の 1 本のオプション・ピンを使用します。
TCK ピンは内部ウィーク・プルダウン抵抗を備えていますが、TDI ピン、
TMS ピン、および TRST ピンは内部ウィーク・プルアップ抵抗(標準 25
kΩ)を備えています。TDO 出力ピンは I/O バンク 4 の VCCIO で駆動され
ます。JTAG 入力ピンはすべて 3.3-V VCCPD ピンで駆動されます。JTAG
コンフィギュレーション実行中、すべてのユーザ I/O ピンはトライ・ス
テートになります。表 7–17 に各 JTAG ピンの機能を示します。
TDO 出力は I/O バンク 4 の V CCIO 電源で駆動されます。チェイ
ン内のデバイスに複数の電圧を印加する JTAG チェインでの接
続方法に関する推奨事項は、
「Stratix II デバイス・ハンドブック」
または「Stratix II GX デバイス・ハンドブック」の「Stratix II &
Stratix II GX デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャ
ン・テスト」の章を参照してください。
表 7–17. 専用 JTAG ピン
ピン名
(1/2)
ピン・タイプ
説明
TDI
テスト・データ入力。
命令、テストおよびプログラミング・データ用シリアル入力ピン。デー
タは TCK の立ち上がりエッジでシフトされます。ボードに JTAG インタ
フェースが必要ない場合は、このピンを VCC に接続して JTAG 回路をディ
セーブルすることができます。
TDO
テスト・データ出力。
命令、テストおよびプログラミング・データ用シリアル・データ出力ピ
ン。データは TCK の立ち下がりエッジでシフト・アウトされます。この
ピンはデバイスからデータがシフト・アウトされない場合は、トライ・
ステートになります。ボードに JTAG インタフェースが必要ない場合は、
このピンを接続しないでおくと JTAG 回路をディセーブルすることがで
きます。
TMS
テスト・モード・
セレクト
TAP コントローラ・ステート・マシンの遷移を決定するコントロール信
号を供給する入力ピン。ステート・マシン内の遷移は、 TCK の立ち上が
りエッジで発生します。したがって、TCK の立ち上がりエッジより前に、
TMS をセットアップする必要があります。TMS は TCK の立ち上がりエッ
ジで評価されます。ボードに JTAG インタフェースが必要ない場合は、
こ
のピンを VC C に接続して JTAG 回路をディセーブルすることができます。
7–98
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–17. 専用 JTAG ピン
ピン名
TCK
TRST
(2/2)
ピン・タイプ
説明
テスト・クロック入力。 BST 回路へのクロック入力。動作には立ち上がりエッジで行われるもの
と、立ち下がりエッジで行われるものがあります。ボードに JTAG イン
タフェースが必要ない場合は、このピンを GND に接続すると JTAG 回路
をディセーブルできます。
テスト・リセット入力 バウンダリ・スキャン回路を非同期でリセットするアクティブ Low 入力。
(オプション)。
TRST ピンは IEEE Std. 1149.1 に準じたオプションです。ボードに JTAG
インタフェースが必要ない場合は、このピンを GND に接続すると JTAG
回路をディセーブルできます。
JTAG コンフィギュレーション実行中に、USB Blaster、MasterBlaster、
ByteBlaster II、または ByteBlasterMV ダウンロード・ケーブルを介して
PCB 上のデバイスにデータをダウンロードすることができます。ケーブ
ルを使用したデバイスのコンフィギュレーションは、TRST ピンを VCC
に接続しなければならないことを除いて、システム内でのデバイスのプ
ログラミングと同様です。これは、TAP コントローラがリセットされな
いようにするためです。図 7-35 に、シングル Stratix II または Stratix II GX
デバイスの JTAG コンフィギュレーションを示します。
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2005 年 12 月
7–99
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
図 7-35. ダウンロード・ケーブルを使用したシングル・デバイスの JTAG コンフィギュレーション
VCC (1)
10 kΩ
VCC (1)
VCC (1)
VCC (1)
10 kΩ
Stratix II or Stratix II GX
Device
10 kΩ
nCE (4)
GND N.C.
(2)
(2)
(2)
nCE0
nSTATUS
CONF_DONE
nCONFIG
MSEL[3..0]
DCLK
10 kΩ
TCK
TDO
TMS
TDI
Download Cable
10-Pin Male Header
(JTAG Mode)
(Top View)
VCC
TRST
Pin 1
VCC
GND
VIO (3)
1 kΩ
GND
GND
図 7-35 の注:
、ByteBlaster II、または ByteBlasterMV ケーブル
(1) プルアップ抵抗は、USB Blaster、MasterBlaster(VIO ピン)
と同じ電源電圧に接続されていなければなりません。
(2) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG、MSEL[3..0] ピンを接続する必要が
あります。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG を VCC に、MSEL[3..0] をグラン
ドに接続します。DCLK を High または Low のいずれかボード上で都合の良いレベルにプルします。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO はデバイスの VCCIO と一致し
なければなりません。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を参照
してください。ByteBlasterMV ケーブルではこのピンは接続されていません。USB Blaster および ByteBlaster II
ケーブルでは、このピンはアクティブ・シリアル・プログラミングに使用される場合は nCE に接続され、それ
以外の場合は接続されません。
(4) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか Low にドライブする必要があ
ります。
JTAG チェイン内の 1 つのデバイスをコンフィギュレーションするため
に、プログラミング・ソフトウェアは他のすべてのデバイスをバイパス・
モードにします。バイパス・モードでは、デバイスは 1 個のバイパス・
レジスタを通して、内部的に影響を受けることなく、TDI ピンからのプ
ログラミング・データを TDO ピンに渡します。この手法により、プログ
ラミング・ソフトウェアはターゲット・デバイスをプログラムまたは検
証することができます。デバイスにドライブされたコンフィギュレー
ション・データは、1 クロック・サイクル後に TDO ピンに出力されます。
7–100
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
Quartus II ソフトウェアは、完了時に JTAG コンフィギュレーションの
成功を検証します。コンフィギュレーション終了時に、ソフトウェアは
JTAG ポートを介して CONF_DONE の状態をチェックします。Quartus II
がマルチデバイス・チェイン用の(.jam)ファイルを生成すると、それ
にはチェイン内のすべてのデバイスを同時に初期化するための命令が格
納されています。CONF_DONE が High でない場合、Quartus II ソフトウェ
アはコンフィギュレーションが失敗したことを示します。CONF_DONE
が High の場合、ソフトウェアはコンフィギュレーションが成功したこ
とを示します。コンフィギュレーション・ビット・ストリームが JTAG
TDI ポートを介してシリアルに送信された後、TCK ポートに追加の 299
サイクルがクロックされ、デバイスの初期化が実行されます。
Stratix II および Stratix II GX デバイスには、常時 JTAG ピンとして機能
する専用の JTAG ピンがあります。Stratix II デバイスおよび Stratix II GX
デバイスの JTAG テストは、コンフィギュレーション実行前および実行
後だけでなく、コンフィギュレーション実行中にも実行できます。他のデ
バイス・ファミリはコンフィギュレーション実行中の JTAG テストをサ
ポートしていませんが、Stratix II および Stratix II GX デバイスは、コン
フィギュレーションを中断することなく、コンフィギュレーション実行
IDCODE、
中にバイパス、
およびサンプル命令を実行できます。他の JTAG
命令はすべて、最初にコンフィギュレーションを中断し、CONFIG_IO 命
令を使用して I/O ピンを再プログラミングしなければ、発行できません。
CONFIG_IO 命令を使用すると、JTAG ポートを介して I/O バッファをコ
ンフィギュレーションすることができ、この命令を発行するとコンフィ
ギュレーションが中断されます。この命令によって、Stratix II または
Stratix II GX デバイスのコンフィギュレーション実行前、あるいはコン
フィギュレーション・デバイスがコンフィギュレーションを完了するの
を待っている間に、ボード・レベルのテストを実行することができます。
コンフィギュレーションを中断して JTAG テストを完了したら、JTAG
(PULSE_CONFIG 命令)を使用して、または nCONFIG に Low パルスを
与えて、デバイスをリコンフィギュレーションする必要があります。
Stratix II および Stratix II GX デバイスのチップ・ワイドのリセット
(DEV_CLRn)ピンとチップ・ワイドの出力イネーブル(DEV_OE)ピン
は、JTAG バウンダリ・スキャンまたはプログラミング動作に影響を与え
- これらのピンを切り替えても JTAG 動作(通常のバウンダリ・
ません。
スキャン動作以外)に影響を与えません。
Stratix II または Stratix II GX デバイスの JTAG コンフィギュレーション
用ボードの設計時には、専用コンフィギュレーション・ピンを検討して
ください。表 7–18 に、JTAG コンフィギュレーション実行中のこれらの
ピンの接続方法を示します。
Altera Corporation
2005 年 12 月
7–101
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
JTAG デバイス・チェインのプログラミング時には、1 つの JTAG 互換
ヘッダが複数のデバイスに接続されます。JTAG チェイン内のデバイス
数は、ダウンロード・ケーブルのドライブ能力によってのみ制限されま
す。JTAG チェインに 4 つ以上のデバイスが接続されている場合、アルテ
ラは TCK ピン、TDI ピン、および TMS ピンをオン・ボード・バッファ
でバッファすることを推奨しています。
7–102
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
JTAG チェイン・デバイスのプログラミングは、システムに複数のデバ
イスが含まれているとき、または JTAG BST 回路を使用してシステムを
テストするときに理想的です。図 7-36 にマルチ・デバイス JTAG コン
フィギュレーションを示します。
表 7–18. JTAG コンフィギュレーション実行中の専用
コンフィギュレーション・ピンの接続
信号
説明
nCE
チェイン内のすべての Stratix II または Stratix II GX デバイスで
は、nCE をグランドに接続するか、抵抗を通して Low にプルダ
ウンするか、あるいは何らかのコントロール回路でドライブす
ることによって、Low にドライブする必要があります。さらに
マルチ・デバイス FPP、AS、PS、または PPA コンフィギュ
レーション・チェイン内にあるデバイスの場合、 nCE ピンは
JTAG コンフィギュレーション実行中、
またはコンフィギュレー
ション・チェインと同じ順序でコンフィギュレーションされた
JTAG 実行中は GND に接続しなければなりません。
nCEO
チェイン内のすべての Stratix II または Stratix II GX デバイスで
は、 nCEO はフローティング状態にしておくか、または次のデ
バイスの nCE に接続することができます。
MSEL
これらのピンはフローティング状態にしないでください。これ
らのピンは、
生産時に使用されるJTAG以外のコンフィギュレー
ションをサポートします。JTAG コンフィギュレーションしか
使用しない場合は、これらのピンをグランドに接続する必要が
あります。
nCONFIG
VCC に接続して High にドライブする、抵抗を通して High にプ
ルアップする、または何らかのコントロール回路で High にドラ
イブします。
nSTATUS
10kΩ 抵抗を通して VC C にプルアップ 同じ JTAG チェイン内の
複数のデバイスをコンフィギュレーションするときには、各
nSTATUS ピンを個別に VC C にプルアップしなければなりませ
ん。
CONF_DONE 10kΩ 抵抗を通して VC C にプルアップ 同じ JTAG チェイン内の
複数のデバイスをコンフィギュレーションするときには、各
CONF_DONE ピンを個別に VC C にプルアップしなければなりま
せん。CONF_DONE が JTAG コンフィギュレーションの終了時
に High になると、コンフィギュレーションが成功したことを示
します。
DCLK
Altera Corporation
2005 年 12 月
フローティング状態のままにしてはなりません。High または
Low のいずれかボード上で都合の良いレベルにドライブしま
す。
7–103
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
図 7-36. ダウンロード・ケーブルを使用したマルチ・デバイスの JTAG コンフィギュレーション
Download Cable
10-Pin Male Header
(JTAG Mode)
(1) VCC
10 kΩ
(1) VCC
(2)
Pin 1
10 kΩ
VCC
Stratix II or Stratix II GX
Device
(1) VCC
10 kΩ
VCC
(3)
Stratix II or Stratix II GX
Device
(1) VCC
10 kΩ
(1) VCC
Stratix II or Stratix II GX
Device
(1) VCC
10 kΩ
10 kΩ
10 kΩ
nSTATUS
nCONFIG
(2)
nSTATUS
nCONFIG
CONF_DONE
(1) VCC
VIO
(1) VCC
10 kΩ
(2)
nSTATUS
nCONFIG
CONF_DONE
CONF_DONE
(2)
DCLK
(2)
DCLK
(2)
DCLK
(2)
MSEL[3..0]
(2)
MSEL[3..0]
(2)
MSEL[3..0]
nCE (4)
TRST
TDI
TMS
VCC
TDO
TCK
nCE (4)
TRST
TDI
TMS
VCC
TDO
TCK
nCE (4)
TRST
TDI
TMS
TDO
TCK
1 kΩ
図 7-36 の注:
(1) プルアップ抵抗は、USB Blaster、MasterBlaster(VIO ピン)
、ByteBlaster II、または ByteBlasterMV ケーブ
ルと同じ電源電圧に接続されていなければなりません。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG、MSEL[3..0] ピンを接続する必要
があります。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG を VCC に、MSEL[3..0] をグラ
ンドに接続します。DCLK を High または Low のいずれかボード上で都合の良いレベルにプルします。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VI O リファレンス電圧です。VIO はデバイスの VCCIO と一致
しなければなりません。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を参
照してください。ByteBlasterMV ケーブルではこのピンは接続されていません。USB Blaster および ByteBlaster II
ケーブルでは、このピンはアクティブ・シリアル・プログラミングに使用される場合は nCE に接続され、それ
以外の場合は接続されません。
(4) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか Low にドライブする必要があ
ります。
JTAG コンフィギュレーション実行中は、nCE ピンを GND に接続する
か Low にドライブする必要があります。マルチ・デバイス FPP、AS、
PS、および PPA コンフィギュレーション・チェインでは、最初のデバ
イスの nCE ピンは GND に接続され、nCEO ピンはチェイン内の次のデ
バイスの nCE に接続されます。最後のデバイスの nCE 入力は、前のデバ
イスから来ており、nCEO ピンはフローティング状態のままです。さら
に、CONF_DONE 信号および nSTATUS 信号はすべて、マルチ・デバイス
FPP、AS、PS、および PPA コンフィギュレーション・チェインで共有
されるため、コンフィギュレーションが完了するとデバイスは同時に
ユーザ・モードに入ることができます。CONF_DONE 信号と nSTATUS 信
号がすべてのデバイスで共有される場合、JTAG コンフィギュレーショ
ン実行時には、どのデバイスもコンフィギュレーションする必要があり
ます。
7–104
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
JTAG コンフィギュレーションのみ使用する場合には、アルテラは図 7-36
に 示 す と お り 回 路 を 接 続 す る こ と を 推 奨 し て い ま す。こ こ で、
CONF_DONE 信号と nSTATUS 信号はそれぞれ分離されているので、各デ
バイスは個別にユーザ・モードに入ることができます。
マルチ・デバイス・コンフィギュレーション・チェインで、最初のデバ
イスがコンフィギュレーションを完了すると、nCEO ピンで Low をドラ
イブし、2 番目のデバイスの nCE ピンをアクティブにして、2 番目のデ
バイスのコンフィギュレーションを開始するよう促します。したがっ
て、これらのデバイスが JTAG チェインにも含まれる場合は、JTAG コ
ンフィギュレーション実行中に nCE ピンが GND に接続されるか、デバ
イスがコンフィギュレーション・チェインと同じ順序で JTAG コンフィ
ギュレーションされるようにする必要があります。デバイスがマルチ・
デバイス・コンフィギュレーション・チェインと同じ順序で JTAG コン
フィギュレーションされる限り、前のデバイスの nCEO はそのデバイス
が正しく JTAG コンフィギュレーションされると、次のデバイスの nCE
を Low にドライブします。
JTAG をサポートするアルテラの他のデバイスを同じ JTAG チェイン内
に配置して、デバイスのプログラミングとコンフィギュレーションを実
行することができます。
Stratix、Stratix II、Stratix II GX、Cyclone™、および Cyclone II デ
バイスは、JTAG チェイン内の最初の 17 デバイスでなければなり
ません。これらのデバイスはすべて同じ JTAG コントローラを内
蔵しています。Stratix、Stratix II、Stratix II GX、Cyclone、また
は Cyclone II デバイスが 18 番目以降にある場合、そのデバイス
のコンフィギュレーションは失敗します。これが SignalTap® II に
影響を与えることはありません。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「同一チェイン内の複数のデバイスのコンフィギュ
レーション」の章を参照してください。
図 7-37 に、マイクロプロセッサによる Stratix II または Stratix II GX デ
バイスの JTAG コンフィギュレーションを示します。
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2005 年 12 月
7–105
Stratix II デバイスハンドブック Volume 2
パッシブ・パラレル非同期コンフィギュレーション
図 7-37. マイクロプロセッサを使用したシングル・デバイスの
JTAG コンフィギュレーション
VCC (1)
Memory
ADDR
Stratix II or Stratix II GX
Device
10 kΩ
10 kΩ
DATA
nSTATUS
VCC
Microprocessor
VCC (1)
TRST
TDI
TCK
TMS
TDO
CONF_DONE
DCLK
nCONFIG
MSEL[3..0]
nCEO
(2)
(2)
(2)
N.C.
(3) nCE
GND
図 7-37 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容される入力信号に
供給する電源に接続されている必要があります。VCC は、デバイスの I/O の
VIH 仕様に適合するだけの電圧レベルでなければなりません。
(2) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG、
MSEL[3..0] ピンを接続する必要があります。JTAG コンフィギュレーション
のみ使用する場合は、nCONFIG を VCC に、MSEL[3..0] をグランドに接続し
ます。DCLK を High または Low のいずれかボード上で都合の良いレベルにプ
ルします。
(3) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか
Low にドライブする必要があります。
Jam STAPL
Jam STAPL、JEDEC 規格 JESD-71 は、イン・システム・プログラマビリ
ティ(ISP)のための標準ファイル・フォーマットです。Jam STAPL は、
IEEE 1149.1 JTAG インタフェースを使用したプログラマブル・デバイス
のプログラミングまたはコンフィギュレーション、および電子システム
のテストをサポートします。Jam STAPL はライセンス・フリーのオープ
ン・スタンダードです。
Jam Player は、IEEE Std.1149.1 JTAG TAP ステート・マシンを操作する
ためのインタフェースを提供します。
エンベデッド環境での JTAG および Jam STAPL について詳しくは、
「AN
122: Using Jam STAPL for ISP & ICR via an Embedded Processor」を参照し
てください。Jam Player をダウンロードするには、アルテラの Web サイ
ト www.altera.co.jp にアクセスしてください。
7–106
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
デバイス・
コンフィギュ
レーション・
ピン
以下の表に、Stratix II および Stratix II GX デバイスのすべてのコンフィ
ギュレーション関連ピンの接続と機能を示します。表 7–19 に、コンフィ
ギュレーションを成功させるためにボードに正しく接続する必要がある
専用コンフィギュレーション・ピンについて説明します。これらのピン
の何本かはコンフィギュレーション手法に必要ない場合があります。
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
VC C P D
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
すべて
ピン・
タイプ
電力
(1/9)
説明
専用電源ピン。このピンは、 VCCSEL の電圧レベルに影響さ
れる I/O プレドライバ、JTAG 入力ピン、およびコンフィギュ
レーション入力ピンに電源を供給するのに使用されます。
このピンは 3.3V に接続する必要があります。VCCPD は 100 ms
以内に 0V から 3.3V まで上昇しなければなりません。VCCPD が
この規定時間内に上昇しない場合、Stratix II または Stratix II GX
デバイスは正しくコンフィギュレーションされません。システ
ムが VCCPD に対して 100 ms 以内の上昇時間を許容していない
場合は、すべての電源が安定するまで nCONFIG を Low に保持
する必要があります。
VCCSEL
N/A
すべて
入力
PLL_ENA ピンおよびコンフィギュレーション入力ピン、
nCONFIG、DCLK(入力での使用時)、 nSTATUS(入力での
使用時)
、 CONF_DONE(入力での使用時)、 DEV_OE、
DEV_CLRn、DATA[7..0]、RUnLU、nCE、nWS、nRS、CS、
nCS、および CLKUSR で使用する入力バッファを選択する専
用入力。3.3V/2.5V 入力バッファは VCCPD で動作し、1.8V/1.5V
入力バッファは VCCIO で動作します。
VCCSEL 入力バッファには、常時アクティブな 5kΩ の内部プ
ルダウン抵抗があります。VCCSEL 入力バッファは、VCCINT
で動作し、VCCPD またはグランドに組み込まれていなくては
なりません。ロジック High は 1.8V/1.5V 入力バッファを選択
し、ロジック Low は 3.3V/2.5V 入力バッファを選択します。
詳しくは、「VCCSEL ピン」の項を参照してください。
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2005 年 12 月
7–107
Stratix II デバイスハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
PORSEL
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
すべて
ピン・
タイプ
入力
(2/9)
説明
12 msまたは 100 ms のPOR時間を選択する専用入力。ロジッ
ク High(1.5 V、1.8 V、2.5 V、3.3 V)は約 12 ms の POR 時
間を選択し、ロジック Low は約 100 ms の POR 時間を選択
します。
PORSEL 入力バッファは VC C I N T で動作し、常時アクティブな
5kΩ の内部プルダウン抵抗を備えています。PORSEL ピンは、
VC C P D または GND に直接接続されていなければなりません。
nIO_
PULLUP
N/A
すべて
入力
コンフィギュレーション実行前および実行中に、
ユーザ I/O ピ
ンおよび兼用 I/O ピン(nCSO、nASDO、DATA[7..0]、nWS、
nRS 、 RDYnBSY、nCS 、CS、 RUnLU、PGM[] 、CLKUSR 、
INIT_DONE、DEV_OE、DEV_CLR)の内部プルアップ抵抗を
オンまたはオフのいずれにするかを選択する専用入力です。
ロジック High(1.5V、1.8V、2.5V、3.3V)は内部ウィーク・
プルアップ抵抗をオフにし、ロジック Low はオンにします。
nIO-PULLUP 入力バッファは VC C P D で動作し、常時アクティ
ブな 5 kΩ の内部プルダウン抵抗を備えています。
nIO-PULLUP は、VC C P D に直接接続するか、1 kΩ のプルアッ
プ抵抗を使用するか、あるいは直接 GND に接続します。
MSEL
[3..0]
N/A
すべて
入力
Stratix IIおよびStratix II GXデバイスのコンフィギュレーショ
ン手法を設定する 4 ビットのコンフィギュレーション入力で
す。正しい接続は表 7–1 を参照してください。
これらのピンは、VC C P D または GND に配線されていなけれ
ばなりません。
MSEL[3..0] ピンは、常時アクティブな 5 kΩ の内部プルダウ
ン抵抗を備えています。
7–108
Stratix II デバイスハンドブック Volume 2
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2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
コンフィ
ユーザ・ ギュレー
モード
ション
手法
nCONFIG N/A
すべて
ピン・
タイプ
入力
(3/9)
説明
コンフィギュレーション・コントロール入力。ユーザ・モー
ド中にこのピンを Low にプルすると、デバイスはコンフィ
ギュレーション・データを失い、リセット状態に入り、すべ
ての I/O ピンをトライ・ステートにします。このピンをロジッ
ク High レベルに戻すと、リコンフィギュレーションが開始さ
れます。
コンフィギュレーション手法で、エンハンスド・コンフィギュ
レーション・デバイスまたは EPC2 デバイスを使用する場合、
nCONFIG を直接 VC C に接続するか、コンフィギュレーショ
ン・デバイスの nINIT_CONF ピンに接続できます。
nSTATUS N/A
すべて
デバイスは電源投入直後に nSTATUS を Low にドライブし、
双方向
オープン・ POR 時間経過後に解放します。
ドレイン
ステータス出力。コンフィギュレーション実行中にエラーが
発生した場合、 nSTATUS がターゲット・デバイスによって
Low にプルされます。
ステータス入力。外部ソースがコンフィギュレーション実行
中または初期化中に nSTATUS ピンを Low にドライブした場
合、ターゲット • デバイスはエラー状態に入ります。
コンフィギュレーションおよび初期化の実行後に、nSTATUS
を Low にドライブしても、コンフィギュレーションされたデ
バイスには影響ありません。コンフィギュレーション・デバ
イスを使用する場合、 nSTATUS を Low にドライブすると、
コンフィギュレーション・デバイスはデバイスのコンフィ
ギュレーションを試みますが、ユーザ・モードではデバイス
は nSTATUS での遷移を無視するので、リコンフィギュレー
ションを行いません。リコンフィギュレーションを開始する
には、 nCONFIG を Low にプルする必要があります。
エンハンスド・コンフィギュレーション・デバイスおよび
EPC2 デバイスの OE ピンおよび nCS ピンには、内部プログ
ラマブル・プルアップ抵抗(オプション)があります。内部
プルアップ抵抗を使用した場合、これらのピンでは 10 kΩ の
外部プルアップ抵抗を使用してはなりません。
Altera Corporation
2005 年 12 月
7–109
Stratix II デバイスハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
CONF_
DONE
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
すべて
ピン・
タイプ
(4/9)
説明
ステータス出力。コンフィギュレーション実行前および実行
双方向
オープン・ 中に、ターゲット・デバイスは CONF_DONE ピンを Low にド
ドレイン ライブします。すべてのコンフィギュレーション・データを
エラーなしで受信し、初期化サイクルが開始されると、ター
ゲット・デバイスは CONF_DONE を解放します。
ステータス入力。すべてのデータの受信後、 CONF_DONE が
High になると、ターゲット・デバイスは初期化を行いユーザ・
モードに入ります。デバイスを初期化するには、CONF_DONE
ピンに、10kΩ の外部プルアップ抵抗が必要です。
コンフィギュレーションおよび初期化の実行後に、CONF_DONE
を Low にドライブしても、コンフィギュレーションされたデバ
イスには影響ありません。
エンハンスド・コンフィギュレーション・デバイスおよび
EPC2 デバイスの OE および nCS ピンには、内部プログラマ
ブル・プルアップ抵抗(オプション)があります。内部プル
アップ抵抗を使用した場合、これらのピンでは 10 kΩ の外部
プルアップ抵抗を使用してはなりません。
nCE
N/A
すべて
入力
アクティブ Low のチップ・イネーブル。nCE ピンは、Low 信
号でデバイスをアクティブにして、コンフィギュレーション
を可能にします。nCE ピンは、コンフィギュレーション実行
中、初期化中、およびユーザ・モードでは Low に保持する必
要があります。シングル・デバイス・コンフィギュレーショ
ンでは、Low に接続しておきます。マルチ・デバイス・コン
フィギュレーションでは、最初のデバイスの nCE は Low に
接続され、nCEO ピンはチェイン内の次のデバイスの nCE に
接続されます。
デバイスの JTAG プログラミングを成功させるには、nCE ピ
ンも Low に保持する必要があります。
7–110
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
コンフィ
ユーザ・ ギュレー
モード
ション
手法
nCEO
N/A
ASDO
nCSO
ピン・
タイプ
(5/9)
説明
出力
デバイスのコンフィギュレーション完了時に Low をドライブす
る出力。シングル・デバイス・コンフィギュレーションでは、こ
れらのピンはフローティング状態のままです。マルチ・デバイ
ス・コンフィギュレーションでは、このピンは次のデバイスの
nCE ピンに信号を供給します。チェイン内の最後のデバイスの
nCEO は、フローティング状態のままです。nCEO ピンはI/Oバン
ク 7 の VC C I O で駆動されます。チェイン内のデバイスに複数の
電圧を印加するチェインでの nCEO への接続方法に関する推奨
事項は、
「Stratix II デバイス・ハンドブック Volume 1」の
「Stratix II アーキテクチャ」の章または「Stratix II GX デバイ
ス・ハンドブック Volume 1」の「Stratix II GX アーキテクチャ」
の章を参照してください。
AS モード AS
以外での
AS モード
I/O では
N/A。
出力
Stratix II または Stratix II GX デバイスからコンフィギュレー
ション・データを読み出すのに使用される、AS モードのシリ
アル・コンフィギュレーション・デバイスへのコントロール
信号です。
AS モード AS
以外での
AS モード
I/O では
N/A。
出力
Altera Corporation
2005 年 12 月
すべて
AS モードでは、ASDO には常時アクティブな内部プルアップ
抵抗があります。
Stratix II または Stratix II GX デバイスからコンフィギュレー
ション・デバイスをイネーブルする、AS モードのシリアル・
コンフィギュレーション・デバイスへの出力コントロール信
号です。
AS モードでは、nCSO には常時アクティブな内部プルアップ
抵抗があります。
7–111
Stratix II デバイスハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
DCLK
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
ピン・
タイプ
(6/9)
説明
PS および FPP コンフィギュレーションでは、 DCLK は外部
同期コン 入力
フィギュ (PS、FPP) ソースからターゲット・デバイスにデータを送るのに使用さ
レーショ 出力(AS) れるクロック入力です。データは DCLK の立ち上がりエッジ
ン手法
でデバイスにラッチされます。
(PS、
FPP、AS)
AS モードでは、DCLK はコンフィギュレーション・インタ
フェースにタイミングを供給する Stratix II または Stratix II GX
デバイスからの出力です。AS モードでは、 DCLK には常時ア
クティブな内部プルアップ抵抗(標準 25 kΩ)があります。
PPA モードでは、 DCLK ピンはフローティング状態にならな
いよう High の VCC に接続する必要があります。
コンフィギュレーション実行後、このピンはトライ・ステー
トになります。コンフィギュレーション・デバイスを使用す
る手法では、コンフィギュレーション実行後に DCLK は Low
にドライブされます。コントロール・ホストを使用する手法
では、DCLK は High または Low のうち都合の良いレベルにド
ライブしなければなりません。コンフィギュレーション実行
後にこのピンを切り替えても、コンフィギュレーションされ
たデバイスには影響ありません。
DATA0
I/O
PS、FPP、 入力
PPA、AS
データ入力。シリアル・コンフィギュレーション・モードで
は、ビット・ワイドのコンフィギュレーション・データがター
ゲット・デバイスの DATA0 ピンに送られます。
このピンの VI H および VI L レベルは、このピンが存在する I/O
バンクの VC C I O によって決まります。
AS モードでは、 DATA0 には常時アクティブな内部プルアッ
プ抵抗があります。
コンフィギュレーション実行後は、DATA0 はユーザ I/O ピン
として使用可能であり、このピンの状態は兼用ピン
兼用ピンの設定に
兼用ピン
よって決まります。
コンフィギュレーション実行後は、EPC1 および EPC1441 デ
バイスはこのピンをトライ・ステートにし、エンハンスド・
コンフィギュレーションおよび EPC2 デバイスはこのピンを
High にドライブします。
7–112
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
DATA
[7..1]
コンフィ
ユーザ・ ギュレー
モード
ション
手法
I/O
ピン・
タイプ
パラレル・ 入力
コンフィ
ギュレー
ション手法
(FPP およ
び PPA)
(7/9)
説明
データ入力。ビット・ワイドのコンフィギュレーション・デー
タが DATA[7..0] のターゲット・デバイスに送られます。
このピンの VI H および VI L レベルは、このピンが存在する I/O
バンクの VC C I O によって決まります。
シリアル・コンフィギュレーション手法では、これらのピン
はコンフィギュレーション実行中にはユーザ I/O ピンとして
機能し、トライ・ステートになります。
PPA
また は
FPP
コン フ ィギ ュ レー シ ョン 実 行後 は、
DATA[7..1]はユーザI/Oピンとして使用可能であり、これら
のピンの状態は兼用ピン
兼用ピンの設定によって決まります。
兼用ピン
DATA7
I/O
PPA
双方向
PPA コンフィギュレーション手法では、 DATA7 ピンは nRS
信号が Low にストローブされた後、 RDYnBSY 信号を出力し
ます。
このピンの VI H および VI L レベルは、このピンが存在する I/O
バンクの VC C I O によって決まります。
シリアル・コンフィギュレーション手法では、このピンはコ
ンフィギュレーション実行中にはユーザ I/O ピンとして機能
し、トライ・ステートになります。
PPA コンフィギュレーション実行後は、 DATA7 は、ユーザ
I/O として使用可能であり、このピンの状態は兼用ピン
兼用ピンの設定
兼用ピン
によって決まります。
nWS
I/O
PPA
入力
ライト・ストローブ入力。Low から High への遷移によって、
デバイスは DATA[7..0] ピン上の 1 バイトのデータをラッ
チします。
PPA 以外の手法では、このピンはコンフィギュレーション実
行中にはユーザ I/O ピンとして機能し、トライ・ステートに
なります。
PPA コンフィギュレーション実行後は、 nWS は、ユーザ I/O
ピンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設
兼用ピン
定によって決まります。
Altera Corporation
2005 年 12 月
7–113
Stratix II デバイスハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
nRS
コンフィ
ユーザ・ ギュレー
モード
ション
手法
I/O
PPA
ピン・
タイプ
入力
(8/9)
説明
リード・ストローブ入力。Low 入力によって、デバイスは
RDYnBSY 信号を DATA7 ピンにドライブします。
nRS ピンを PPA モードで使用しない場合は、High に接続しな
ければなりません。PPA以外の手法では、このピンはコンフィ
ギュレーション実行中にはユーザ I/O ピンとして機能し、ト
ライ・ステートになります。
PPA コンフィギュレーション実行後は、 nRS は、ユーザ I/O
ピンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設
兼用ピン
定によって決まります。
RDYnBSY I/O
PPA
出力
レディ出力。High の出力はターゲット・デバイスが別のデー
タ・バイトを受け入れる状態であることを示します。Low の
出力はターゲット・デバイスがビジーで別のデータ・バイト
を受け入れる状態にないことを示します。
PPA コンフィギュレーション手法では、このピンは電源投入
後、コンフィギュレーション実行前、およびコンフィギュレー
ション実行後のユーザ・モードに入る前に High をドライブ・
アウトします。PPA以外の手法では、
このピンはコンフィギュ
レーション実行中にはユーザ I/O ピンとして機能し、トライ・
ステートになります。
PPA コンフィギュレーション実行後は、RDYnBSY は、ユー
ザ I/O ピンとして使用可能であり、このピンの状態は兼用ピ
兼用ピ
ンの設定によって決まります。
7–114
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–19. Stratix II および Stratix II GX デバイスの専用コンフィギュレーション・ピン
ピン名
nCS/CS
コンフィ
ユーザ・ ギュレー
モード
ション
手法
I/O
PPA
ピン・
タイプ
入力
(9/9)
説明
チップ・セレクト入力。nCS の Low および CS の High で、コ
ンフィギュレーションを行うターゲット・デバイスを選択しま
す。nCS ピンおよび CS ピンは、コンフィギュレーション実行
中および初期化中はアクティブに保持しなければなりません。
PPA コンフィギュレーション・モードでは、nCS ピンまたは
CS ピンのいずれかを使用することのみ必要です。したがっ
て、1 つのチップ・セレクト入力のみ使用する場合、他の入
力はアクティブ状態に接続しておきます。例えば、 nCS はグ
ランドに接続し、CS を切り替えてコンフィギュレーションを
制御することができます。
PPA 以外の手法では、このピンはコンフィギュレーション実
行中にはユーザ I/O ピンとして機能し、トライ・ステートに
なります。
nCS および CS はユー
PPA コンフィギュレーション実行後は、
ザ I/O ピンとして使用可能であり、これらのピンの状態は兼
兼
用ピンの設定によって決まります。
用ピン
RUnLU
リモート・
システム・
アップ
グレード
使用時には
N/A。
そうでない
場合は I/O
です。
FPP、PS、 入力
または
PPA での
リモート・
システム・
アップ
グレード
リモート・アップデートとローカル・アップデートの間で選
択する入力。ロジック High(1.5-V、1.8-V、2.5-V、3.3-V)で
は、リモート・アップデートを選択し、ロジック Low はロー
カル・アップデートを選択します。
リモート・アップデートまたはローカル・アップデート・コ
ンフィギュレーション・モードを使用しないときには、この
ピンは汎用ユーザ I/O ピンとして使用可能です。
AS モードでリモート・システム・アップグレードを使用する
ときには、RUnLU ピンは汎用 I/O ピンとして使用可能です。
PGM
[2..0]
リモート・
システム・
アップ
グレード
使用時には
N/A。
使用しない
場合は I/O
です。
Altera Corporation
2005 年 12 月
FPP、PS、 出力
または
PPA での
リモート・
システム・
アップ
グレード
これらの出力ピンは、リモート・アップグレード・モード使
用時には、メモリ(フラッシュまたはエンハンスド・コンフィ
ギュレーション・デバイス)内の 8 ページの 1 つを選択します。
リモート・アップデートまたはローカル・アップデート・コ
ンフィギュレーション・モードを使用しないときには、これ
らのピンは汎用ユーザ I/O ピンとして使用可能です。
AS モードでリモート・システム・アップグレードを使用する
ときには、PGM[] ピンは汎用 I/O ピンとして使用可能です。
7–115
Stratix II デバイスハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 7–20 にオプションのコンフィギュレーション・ピンを示します。これ
らのオプションのコンフィギュレーション・ピンは、Quartus II ソフト
ウェアでイネーブルされていない場合には、汎用ユーザ I/O ピンとして
使用可能です。したがって、コンフィギュレーション実行中は、これら
のピンはユーザ I/O ピンとして機能し、ウィーク・プルアップ抵抗でト
ライ・ステートになります。
表 7–20. オプションのコンフィギュレーション・ピン
ピン名
ユーザ・
モード
ピン・
タイプ
説明
CLKUSR
オプションが
入力
オンの場合はN/A。
オプションが
オフの場合は I/O。
オプションのユーザ供給クロック入力は、1 つまたは複数のデバ
イスの初期化を同期させます。この ピンは、Quartus II ソフト
ウェアで、Enable user-supplied start-up clock (CLKUSR) オ
プションをオンにするとイネーブルされます。
INIT_DONE
オプションが
出力
オンの場合はN/A。 オープン・
ドレイン。
オプションが
オフの場合は I/O。
ステータス・ピンは、デバイスが初期化されユーザ・モードに
なったことを示すのに使用できます。nCONFIG ピンが Low の
とき、コンフィギュレーションの開始時に、 INIT_DONE ピン
はトライ・ステートになり、10kΩ の外部プルアップ抵抗によっ
て High にプルアップされます。INIT_DONE をイネーブルする
ためのオプション・ビットがデバイスにプログラムされると(コ
ン フ ィ ギ ュ レ ー シ ョ ン・デ ー タ の 最 初 の フ レ ー ム で)、
INIT_DONE ピンが Low になります。初期化が完了すると、
INIT_DONE ピンが解放されて High にプルアップされると、デ
バイスはユーザ・モードに入ります。したがって、監視回路は
Low から High への遷移を検出できなければなりません。このピ
ンは、Quartus II ソフトウェアで、Enable INIT_DONE output
オプションをオンにするとイネーブルされます。
DEV_OE
オプションが
入力
オンの場合はN/A。
オプションが
オフの場合は I/O。
ユーザがデバイスのすべてのトライ・ステートを無効にできる
オプションのピンです。このピンが Low にドライブされるとす
べての I/O ピンはトライ・ステートになり、High にドライブさ
れるとプログラムどおり動作します。このピンは、Quartus II ソ
フトウェアで、Enable device-wide output enable (DEV_OE)
オプションをオンにするとイネーブルされます。
DEV_CLRn
オプションが
入力
オンの場合はN/A。
オプションが
オフの場合は I/O。
ユーザがデバイス・レジスタのすべてのクリアを無効にできる
オプションのピンです。このピンを Low にドライブするとすべ
てのレジスタがクリアされます。このピンを High にドライブす
るとすべてのレジスタはプログラムどおり動作します。このピ
ンは、Quartus II ソフトウェアで、Enable device-wide reset
(DEV_CLRn) オプションをオンにするとイネーブルされます。
7–116
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
Stratix II & Stratix II GX デバイスのコンフィギュレーション
表 7–21 に専用の JTAG ピンを示します。JTAG ピンは、コンフィギュレー
ション実行前または実行中は、JTAG 命令が誤ってロードされないよう
に安定状態に維持しなければなりません。TDI、TMS、および TRST は内
部ウィーク・プルアップ抵抗(標準 25 kΩ)を備えていますが、TCK は
内部ウィーク・プルダウン抵抗を備えています。SignalTap エンベデッ
ド・ロジック・アレイ・アナライザを使用する計画がある場合は、Stratix II
または Stratix II GX デバイスの JTAG ピンをボードの JTAG ヘッダに接
続する必要があります。
表 7–21. 専用 JTAG ピン
ピン名
TDI
ユーザ・
モード
N/A
(1/2)
ピン・
タイプ
入力
説明
命令、テストおよびプログラミング・データ用シリアル入力ピン。データ
は TCK の立ち上がりエッジでシフトされます。TDI ピンは 3.3-V VC C P D
電源で駆動されます。
ボードに JTAG インタフェースが必要ない場合は、このピンを VC C に接
続して JTAG 回路をディセーブルすることができます。
TDO
N/A
出力
命令、テストおよびプログラミング・データ用シリアル・データ出力ピン。
データは TCK の立ち下がりエッジでシフト・アウトされます。このピンは
デバイスからデータがシフト・アウトされない場合は、トライ・ステートに
なります。TDO 出力ピンは I/O バンク 4 の VC C I O で駆動されます。チェイン
内のデバイスに複数の電圧を印加するJTAGチェインの接続方法の推奨事項
については、Stratix II Handbook または Stratix II GX Device Handbook、
Volume 2 の IEEE 1149.1 (JTAG) Boundary Scan Testing in Stratix II &
Stratix II GX Devices の章を参照してください。
ボードに JTAG インタフェースが必要ない場合は、この ピン を接続しな
いでおくと JTAG 回路をディセーブルできます。
TMS
N/A
入力
TAP コントローラ・ステート・マシンの遷移を決定するコントロール信
号を供給する入力ピン。ステート・マシン内の遷移は、TCK の立ち上がり
エッジで発生します。したがって、 TCK の立ち上がりエッジより前に、
TMS をセットアップする必要があります。TMS は TCK の立ち上がりエッ
ジで評価されます。TMS ピンは 3.3V VC C P D 電源で駆動されます。
ボードで JTAG インタフェースが必要ない場合は、このピンを VCC に接
続して JTAG 回路をディセーブルすることができます。
Altera Corporation
2005 年 12 月
7–117
Stratix II デバイスハンドブック Volume 2
まとめ
表 7–21. 専用 JTAG ピン
ピン名
TCK
ユーザ・
モード
N/A
(2/2)
ピン・
タイプ
入力
説明
BST 回路へのクロック入力。動作には立ち上がりエッジで行われるもの
と、
立ち下がりエッジで行われるものがあります。TCK ピンは3.3V VC C P D
電源で駆動されます。
ボードに JTAG インタフェースが必要ない場合は、TCK を GND に接続し
て JTAG 回路をディセーブルすることができます。
TRST
N/A
入力
バウンダリ・スキャン回路を非同期でリセットするアクティブ Low 入力。
TRST ピンはIEEE Std. 1149.1に従ってオプションです。TRST ピンは3.3V
VC C P D 電源で駆動されます。
ボードに JTAG インタフェースが必要ない場合は、 TRST ピンを GND に
接続して JTAG 回路をディセーブルすることができます。
まとめ
Stratix II および Stratix II GX デバイスは、ユーザ・システムのニーズに
適合するさまざまな手法を使用してコンフィギュレーションすることが
できます。さらに、コンフィギュレーション・ビットストリーム暗号化、
コンフィギュレーション・データ復元、およびリモート・システム・アッ
プグレードのサポートにより、Stratix II および Stratix II GX コンフィ
ギュレーション・ソリューションが補完されます。
7–118
Stratix II デバイスハンドブック Volume 2
Altera Corporation
2005 年 12 月
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