Cyclone III デバイス・ファミリのコンフィ ギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード

Cyclone III デバイス・ファミリのコンフィ ギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9. Cyclone III デバイス・ファミリのコンフィ
ギュレーション、デザインのセキュリティ、
およびリモート・システム・アップグレード
CIII51016-1.2
この章では、Cyclone® III デバイスのコンフィギュレーション、デザインのセキュリ
ティ、およびリモート・システム・アップグレードについて説明します。Cyclone III
デバイス・ファミリ (Cyclone III および Cyclone III LS デバイス ) は、SRAM セルを使用
してコンフィギュレーション・データを格納します。SRAM メモリは揮発性であるた
め、コンフィギュレーション・データはデバイスに電源が投入されるたびに
Cyclone III デバイスにダウンロードする必要があります。
以下のコンフィギュレーション手法のいずれかを使用して Cyclone III デバイス・ファ
ミリをコンフィギュレーションすることができます。
■
ファスト・アクティブ・シリアル(AS)
■
アクティブ・パラレル(AP)(Cyclone III デバイス用のみ)
■
パッシブ・シリアル(PS)
■
ファスト・パッシブ・パラレル(FPP)
■
JTAG(Joint Test Action Group)
すべてのコンフィギュレーション手法では、外部コンフィギュレーション・コント
ローラ(MAX® II デバイスまたはマイクロプロセッサなど)、コンフィギュレーショ
ン・デバイス、またはダウンロード・ケーブルのいずれかを使用します。
Cyclone IV デバイス・ファミリは、以下のコンフィギュレーション機能を備えていま
す。
■
圧縮されたコンフィギュレーション・データ
■
デザインのセキュリティ(Cyclone III LS デバイス用のみ)
■
リモート・システム・アップグレード
Cyclone III LS デバイスは、競争の激しい一般用および軍用環境におけるより大規模か
つ条件の厳しいデザインで、その役割を果たし始めており、複製、リバース・エン
ジニアリング、および改ざんからデザインを保護することがますます重要になって
います。Cyclone III LS デバイスは、これらの問題に対処しており、256 ビット高度暗
号化規格(AES)プログラミング・ファイル暗号化および改ざん反対機能をサポート
して、改ざんを防止します。Cyclone III LS デバイスのデザイン・セキュリティ機能に
ついて詳しくは、9–80 ページの「デザイン・セキュリティ」を参照してください。
システム設計者は、デザイン・サイクルの短縮、進化する規格、遠隔地でのシステ
ム配備などの困難な問題に直面しています。Cyclone III デバイス・ファミリは、固有
のリプログラマビリティとリモート・システム・アップグレード(RSU)を実行する
専用回路を備えているので、これらの課題の克服に役立ちます。リモート・システ
ム・アップグレードは、経費のかかる製品回収を行わずに機能強化やバグ修正を行
うことができ、製品の市場投入の短縮や製品寿命の延長に役立ちます。また、コン
フィギュレーション・データのリアルタイム復元などの Cyclone III デバイス・ファミ
リの最新機能と連携して実装することも可能です。Cyclone III デバイス・ファミリの
リモート・システム・アップグレード機能について詳しくは、9–85 ページの「リ
モート・システム・アップグレード」を参照してください。
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9‒2
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
この章では、Cyclone III デバイス・ファミリのコンフィギュレーション機能とサポー
トされているコンフィギュレーション手法を使用した Cyclone III デバイス・ファミリ
のコンフィギュレーション方法を説明します。そして、本章では、Cyclone III デバイ
ス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモー
ト・システム・アップグレードについても説明します。この章で一般的に使用する
デバイスは、すべての Cyclone III デバイス・ファミリを対象としています。
この章は、以下の項で構成されています。
■
9–2 ページの「コンフィギュレーション機能」
■
9–80 ページの「デザイン・セキュリティ」
■
9–85 ページの「リモート・システム・アップグレード」
コンフィギュレーション機能
Cyclone III デバイス・ファミリは、コンフィギュレーション・ファイルのストレージ
を低減するコンフィギュレーション・データ復元、コンフィギュレーション・デー
タ(Cyclone III LS デバイス用のみ)を保護するためのデザイン・セキュリティ機能、
および Cyclone III デバイス・ファミリのデザインを遠隔地からアップデートするリ
モート・システム・アップグレード機能を提供します。
表 9–1 に、各コンフィギュレーション手法で使用可能なコンフィギュレーション機
能を示します。.
表 9‒1. Cyclone III デバイス・ファミリのコンフィギュレーション機能 ( その1 )
コンフィギュレーション機能
コンフィギュ
レーション方
法
復元
リモー
デザイン・セ
ト・シス
キュリティ
テム・
(Cyclone III
アップグ
LS デバイス
レード
のみ )
(1)
シリアル・コ
ンフィギュ
レーション・
デバイス
v
v
v
シリアル・コ
ンフィギュ
レーション・
デバイス
v
v
v
アクティブ・パラレル ×16 スタンダード(AP ス
タンダード POR、Cyclone III デバイスのみ)
サポートされ
るフラッシュ・
メモリ (2)
—
v
—
アクティブ・パラレル ×16 ファスト(AP ファス
ト POR、Cyclone III デバイスのみ)
サポートされ
るフラッシュ・
メモリ (2)
—
v
—
外部ホストと
フラッシュ・
メモリ
v
—
v
ダウンロード・
ケーブル
v
—
v (3)
ファスト・アクティブ・シリアル・スタンダー
ド(AS スタンダード POR)
ファスト・アクティブ・シリアル・ファスト
(AS ファスト POR)
パッシブ・シリアル・スタンダード(PS スタン
ダード POR)
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9‒3
表 9‒1. Cyclone III デバイス・ファミリのコンフィギュレーション機能 ( その2 )
コンフィギュレーション機能
コンフィギュ
レーション方
法
復元
リモー
デザイン・セ
ト・シス
キュリティ
テム・
(Cyclone III
アップグ
LS デバイス
レード
のみ )
(1)
パッシブ・シリアル・ファスト(PS ファスト
POR)
ファスト・パッシブ・パラレル・ファスト(FPP
ファスト POR)
JTAG ベースのコンフィギュレーション
外部ホストと
フラッシュ・
メモリ
v
—
v
ダウンロード・
ケーブル
v
—
v (3)
外部ホストと
フラッシュ・
メモリ
—
—
v
外部ホストと
フラッシュ・
メモリ
—
—
—
ダウンロード・
ケーブル
—
—
—
表 9–1 の注 :
(1) リモート・アップデート・モードは、リモート・システム・アップグレード機能を使用しているときにサポートされます。
リモート・アップデート・モードは、Quartus® II ソフトウェアのオプション設定でイネーブルまたはディセーブルにするこ
とができます。リモート・システム・アップグレード機能について詳しくは、9–85 ページの「リモート・システム・アップ
グレード」を参照してください。
(2) サポートされている汎用パラレル・フラッシュ・ファミリについて詳しくは、9–27 ページの表 9–11 を参照してください。
(3) デザイン・セキュリティ機能は SRAM Object File(.sof)ファイルでサポートされません。
1
デザイン・セキュリティ機能は Cyclone III LS 用のみであり、JTAG ベースのコンフィ
ギュレーションを除く、すべてのコンフィギュレーション方法で使用できます。圧縮
復元機能は、デザイン・セキュリティ機能がイネーブルされているときにはサポー
トされません。
1
PS またはファスト AS などのシリアル・コンフィギュレーション手法を使用する場合、
コンフィギュレーション時間はデザイン・セキュリティがイネーブルされていても
されていなくても同じです。デザイン・セキュリティ機能で FPP 手法を使用する場
合、×4 DCLK が必要になります。
1
Cyclone III デバイスでは、リモート・システム・アップグレードは AS および AP コン
フィギュレーション手法でサポートされます。Cyclone III LS デバイスでは、リモー
ト・システム・アップグレードは AS コンフィギュレーション手法のみでサポートさ
れます。
デザイン・セキュリティおよびリモート・システム・アップグレード機能について
詳しくは、9–80 ページの「デザイン・セキュリティ」および 9–85 ページの「リモー
ト・システム・アップグレード」を参照してください。
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コンフィギュレーション・データの復元
Cyclone III デバイス・ファミリは、コンフィギュレーション・メモリ・スペースおよ
び時間を節減するコンフィギュレーション・データの復元をサポートします。この
機能により、圧縮されたコンフィギュレーション・データをコンフィギュレーショ
ン・デバイスまたはその他のメモリに格納し、この圧縮されたビット・ストリーム
を Cyclone III デバイス・ファミリに送信することができます。コンフィギュレーショ
ンの間、Cyclone III デバイス・ファミリはリアルタイムでビット・ストリームを復元
し、SRAM セルをプログラムします。圧縮復元機能は、デザイン・セキュリティ機能
がイネーブルされているときにはサポートトされていません。
暫定データでは、圧縮によってコンフィギュレーション・ビット・ストリームのサ
イズを通常 35 ~ 55% に縮小しています。
Cyclone III デバイス・ファミリでは、復元機能を AS および PS コンフィギュレーショ
ン手法でサポートしています。復元機能は、AP、FPP または JTAG ベースのコンフィ
ギュレーション手法ではサポートされていません。Cyclone III デバイス・ファミリ
は、以下のコンフィギュレーション機能を備えています。
アルテラは、シリアル・コンフィギュレーション・デバイスのコンフィギュレー
ション・メモリ・スペースを節約する必要がある場合は、AS コンフィギュレーショ
ンに Cyclone III デバイス・ファミリの復元機能を使用することを推奨しています。
圧縮機能をイネーブルにすると、Quartus II ソフトウェアは圧縮されたコンフィギュ
レーション・データでコンフィギュレーション・ファイルを生成します。この圧縮
ファイルは、コンフィギュレーション・デバイスまたはフラッシュ・メモリで必要
な容量を低減し、Cyclone III デバイス・ファミリにビットストリームを送信するため
に必要な時間を短縮します。Cyclone III デバイス・ファミリがコンフィギュレーショ
ン・ファイルを復元するために必要な時間は、コンフィギュレーション・データを
デバイスに送信するために必要な時間よりも短くなっています。Quartus II ソフト
ウェアで Cyclone III デバイス・ファミリのビットストリームの圧縮をイネーブルする
には、以下の 2 つの方法があります。
■
デザイン・コンパイルの前(Compiler Settings メニュー)
■
デザイン・コンパイル後(Convert Programming Files ウィンドウ)
Quartus II ソフトウェアでプロジェクトのコンパイラ設定で圧縮をイネーブルするに
は、以下のステップを実行します。
1. Assignments メニューの Device をクリックします。Settings ダイアログ・ボックス
が表示されます。
2. Device and Pin Options をクリックします。Device and Pin Options ダイアログ・ボッ
クスが表示されます。
3. Configuration タブをクリックします。
4. Generate compressed bitstreams をオンにします(図 9-1 を参照)。
5. OK をクリックします。
6. Settings ダイアログ・ボックスで、OK をクリックします。
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9‒5
図 9-1. コンパイラ設定で Cyclone III デバイス・ファミリのビットストリームの圧縮を
イネーブル
プログラミング・ファイルを Convert Programming Files ウィンドウから作成するとき
に、圧縮をイネーブルにするには、次のステップに従います。
1. File メニューの Convert Programming Files をクリックします。
2. Output programming file で、プルダウン・メニューから、ご希望のファイルのタイ
プを選択します。
3. プログラマ・オブジェクト・ファイル(.pof)を選択する場合、直接ファイルの
タイプでコンフィギュレーション・デバイスを指定する必要があります。
4. Input files to convert ボックスで、SOF Data を選択します。
5. Add File をクリックして、Cyclone III デバイス・ファミリ .sof を探し、選択しま
す。
6. Convert Programming Files ダイアログ・ボックスで、SOF Data に追加した .pof を
選択し、Properties をクリックします。
7. SOF File Properties ダイアログ・ボックスで、Compression オプションをオンにし
ます。
Cyclone III デバイス・ファミリの複数のデバイスがカスケード接続されている場合、
チェイン内の各デバイスに対して圧縮機能を選択的にイネーブルにすることができ
ます。図 9-2 に、Cyclone III デバイス・ファミリの 2 個のデバイスのチェインを示し
ます。最初のデバイスは圧縮がイネーブルされているため、コンフィギュレーショ
ン・デバイスから圧縮されたビットストリームを受信します。2 番目のデバイスは、
圧縮機能がディセーブルされているので非圧縮データを受信します。Quartus II ソフ
トウェアの File メニューからの Convert Programming Files ダイアログ・ボックスか
ら、このセットアップのプログラミング・ファイルを生成できます。
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9‒6
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図 9-2. 同じコンフィギュレーション・ファイル内の圧縮および非圧縮コンフィギュレー
ション・データ
Serial Data
Serial Configuration
Device
Compressed
Decompression
Controller
10 kΩ
Cyclone III
Device Family
nCE
Uncompressed
VCC
Cyclone III
Device Family
nCEO
nCE
nCEO
N.C.
GND
コンフィギュレーション要件
以下の項では、Cyclone III デバイス・ファミリのパワー・オン・リセット(POR)に
ついて説明します。
POR 回路
POR 回路は、デバイスの電源投入後に電源電圧レベルが安定するまでデバイス・シ
ステム全体をリセット状態に維持します。デバイスの電源投入後に、9–9 ページの表
9–4 に記載される電圧がデバイスの POR トリップ・ポイントを上回るまで、
nSTATUS を解放しません。VCCINT および VCCA は、デバイスの電源投入後にブラウンアウ
ト状態にモニタされます。
VCCA は PLL(Phase-Locked Loop)へのアナログ電源電圧です。
Cyclone III デバイス・ファミリでは、MSEL ピンの設定に応じて、ファスト・パワー・
オン・リセット(POR)時間またはスタンダード POR 時間を選択できます。ファス
ト POR 時間は、ファスト・コンフィギュレーション時間の場合 3 ms < TPOR < 9 ms
です。スタンダード POR 時間は 50 ms < TPOR < 200 ms であり、低いパワー・ラン
プ・レートです。
表 9–2 に、各コンフィギュレーション手法のサポートされる POR 時間を示します。
表 9‒2. Cyclone III デバイス・ファミリがサポートされるコンフィギュレーション手法の POR 時間 ( 注 1) ( その1 )
ファスト POR 時間
(3 ms< TPOR <
9 ms)
スタンダード POR 時
間
(50 ms< TPOR <
200 ms)
コンフィギュ
レーション電
圧規格 (V)(2)
ファスト・アクティブ・シリアル・スタン
ダード(AS スタンダード POR)
—
v
3.3
ファスト・アクティブ・シリアル・スタン
ダード(AS スタンダード POR)
—
v
3.0/2.5
ファスト・アクティブ・シリアル・ファスト
(AS ファスト POR)
v
—
3.3
ファスト・アクティブ・シリアル・ファスト
(AS ファスト POR)
v
—
3.0/2.5
コンフィギュレーション手法
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9‒7
表 9‒2. Cyclone III デバイス・ファミリがサポートされるコンフィギュレーション手法の POR 時間 ( 注 1) ( その2 )
コンフィギュレーション手法
ファスト POR 時間
(3 ms< TPOR <
9 ms)
スタンダード POR 時
間
(50 ms< TPOR <
200 ms)
コンフィギュ
レーション電
圧規格 (V)(2)
アクティブ・パラレル ×16 スタンダード(AP
スタンダード POR、Cyclone III デバイスのみ)
—
v
3.3
アクティブ・パラレル ×16 スタンダード(AP
スタンダード POR、Cyclone III デバイスのみ)
—
v
3.0/2.5
アクティブ・パラレル ×16 スタンダード(AP
スタンダード POR、Cyclone III デバイスのみ)
—
v
1.8
アクティブ・パラレル ×16 ファスト(AP
ファスト POR、Cyclone III デバイスのみ)
v
—
3.3
アクティブ・パラレル ×16 ファスト(AP
ファスト POR、Cyclone III デバイスのみ)
v
—
1.8
パッシブ・シリアル・スタンダード(PS ス
タンダード POR)
—
v
3.3/3.0/2.5
パッシブ・シリアル・ファスト(PS ファス
ト POR))
v
—
3.3/3.0/2.5
ファスト・パッシブ・パラレル・ファスト
(FPP ファスト POR)
v
—
3.3/3.0/2.5
ファスト・パッシブ・パラレル・ファスト
(FPP ファスト POR)
v
—
1.8/1.5
(3)
(3)
—
JTAG ベースのコンフィギュレーション
表 9–2 の注 :
(1) アルテラは、MSEL ピン設定に応じて、MSEL ピンを VCCA または GND に接続することを推奨しています。
(2) コンフィギュレーション電圧規格は、コンフィギュレーション・ピンが存在するバンクの VCCIO 電源に適用されます。
(3) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つまり MSEL ピンの設定
は無視されます。ただし、POR 時間は、MSEL ピンの設定によって異なります。
アプリケーションによっては、動作を開始するためにデバイスに非常に迅速なウェ
イクアップが要求されます。Cyclone IV デバイス・ファミリは、高速ウェイクアップ
時間アプリケーションをサポートするために、Fast POR time オプションを提供しま
す。Fast POR time オプションは、Standard POR time オプションと比較すると、より
厳密なパワーアップ要件があります。MSEL ピン設定によってファスト POR または
スタンダード POR オプションを選択することができます。
1
f
オートモーティブ・アプリケーションは Cyclone III デバイスのみに適用されます。
Cyclone III デバイスのファスト・ウェイクアップ時間は、Media Orientated Systems
Transport (MOST)および Controller Area Network (CAN)などのオートモーティブ・
アプリケーションの共通バス規格の要件を満たしています。
ウェイクアップ時間および POR 回路について詳しくは、「Cyclone III デバイスの
ホット・ソケットおよびパワー・オン・リセット」の章を参照してください。
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コンフィギュレーション・ファイル・サイズ
表 9–3 に、Cyclone III デバイス・ファミリの非圧縮コンフィギュレーション・ファイ
ルのおおよそのサイズを示します。複数のデバイス・コンフィギュレーションに必
要なストレージ容量を算出するには、各デバイスのファイル・サイズを加算してく
ださい。
.
表 9‒3. Cyclone III デバイス・ファミリの非圧縮ロウ・バイナリ・ファイル (.rbf ) のサイズ
デバイス
Cyclone III
Cyclone III LS
データ・サイズ ( ビット )
EP3C5
3,000,000
EP3C10
3,000,000
EP3C16
4,100,000
EP3C25
5,800,000
EP3C40
9,600,000
EP3C55
14,900,000
EP3C80
20,000,000
EP3C120
28,600,000
EP3CLS70
25,165,824 (1)
EP3CLS100
25,165,824 (1)
EP3CLS150
50,331,648 (1)
EP3CLS200
50,331,648 (1)
表 9–3 の注 :
(1) これらの値は暫定仕様です。
表 9–3 のデータは、デザインをコンパイルする前のファイル・サイズの見積りだけ
に使用してください。16 進(.hex)フォーマットや表形式テキスト・ファイル(.ttf)
フォーマットなど、コンフィギュレーション・ファイル形式ごとにファイル・サイ
ズが異なります。ただし、Quartus II ソフトウェアの特定のバージョンでは、同じデ
バイスを対象としたデザインの非圧縮コンフィギュレーション・ファイルのサイズ
は同じになります。圧縮を使用した場合、圧縮率はデザインに依存するため、ファ
イル・サイズはコンパイルするたびに変化します。
f
デバイスのコンフィギュレーション・オプションの設定またはコンフィギュレー
ション・ファイルの生成について詳しくは、「コンフィギュレーション・ハンドブッ
ク Volume 2」の「ソフトウェアの設定」のセクションを参照してください。
コンフィギュレーションおよび JTAG ピンの I/O 要件
Cyclone III デバイスは、TSMC の 65-nm、低誘電(Low-k)プロセスを使用して製造さ
れています ;Cyclone III LS デバイスは、TSMC の 60-nm、低誘電(Low-k)プロセスを
使用して製造されています。Stratix III デバイス・ファミリは I/O バッファに TSMC
2.5-V トランジスタ・テクノロジを使用していますが、Stratix III デバイス・ファミリ
は 2.5-、3.0-、および 3.3-V コンフィギュレーション電圧規格との互換性を有し、そ
れらにインタフェースすることができます。ただし、Cyclone III デバイス・ファミリ
を 2.5-V、3.0-V、および 3.3-V コンフィギュレーション電圧規格にインタフェースす
る場合は、個々の要件に従う必要があります。
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9‒9
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。AS コンフィ
ギュレーション手法で JTAG コンフィギュレーション手法またはシリアル・コンフィ
ギュレーション・デバイスを使用する場合は、DATA[0] に対する TDO および TDI
ピンまたはシリアル・コンフィギュレーション・デバイスの近端で 25-Ω 直列抵抗を
接続しなければなりません。Cyclone III デバイス・ファミリをマルチ・デバイス・コ
ンフィギュレーションでカスケード接続する場合は、DATA および DCLK に対する
Cyclone III マスターおよびスレーブ・デバイスの間に、リピータ・バッファを接続す
る必要があります。
リピータ・バッファの出力抵抗は、式 9-1 に示すように最大オーバーシュートの等
式に適合しなければなりません。
式 9-1. ( 注 1)
0.8Z O ≤ R E ≤ 1.8Z O
式 9-1 の注 :
(1)
ZO は、伝送ライン・インピーダンス、RE は出力バッファの等価抵抗です。
コンフィギュレーション・プロセス
このセクションでは、コンフィギュレーション・プロセスについて説明します。
f
Altera® FPGA のコンフィギュレーション・サイクル・ステート・マシンについて詳し
くは、「ルテラ FPGA のコンフィギュレーション」の章を参照してください。
パワーアップ
デバイスがパワーダウン状態からパワーアップされる場合、すべての I/O バンクの
VCCIO は、デバイスが POR を終了するように適切なレベルにパワーアップする必要が
あります。
コンフィギュレーションを開始するには、表 9–4 に記載される必要な電圧は適切な
電圧レベルにパワーアップする必要があります。
表 9‒4. Cyclone III デバイス・ファミリのコンフィギュレーション用のパワーアップ電圧
デバイス
パワーアップする必要のある電圧 (1)
Cyclone III
VCCINT、VCCA 、VCCIO (2)
Cyclone III LS
VCCBAT、VCCINT、VCCA、VCCIO (2)
表 9–4 の注 :
(1) コンフィギュレーションを開始するには、電圧は適切な電圧レベルにパワーアップする必要があり
ます。
(2) VCCIO は、コンフィギュレーション・ピンおよび JTAG ピンが存在するバンク用です。
リセット
nCONFIG または nSTATUS が Low のとき、デバイスはリセット状態です。電源投入時
には、Cyclone III デバイス・ファミリで POR が実行されます。POR 遅延は、選択した
コンフィギュレーション手法に対応する MSEL ピンの設定によって決まります。コ
ンフィギュレーション手法に応じて、ファスト POR 時間またはスタンダード POR 時
間を使用できます。ファスト POR 時間は、ファスト・コンフィギュレーション時間
の場合 3 ms < TPOR < 9 ms です。スタンダード POR 時間は 50 ms< TPOR <200 ms であ
り、低いパワー・ランプ・レートです。
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POR の間、デバイスはリセットされ、nSTATUS および CONF_DONE が Low に保持さ
れ、すべてのユーザー I/O ピンがトライ・ステートになります。デバイスが正常に
POR を終了すると、すべてのユーザー I/O ピンはトライ・ステートを維持します。
ユーザー I/O ピンと兼用 I/O ピンには、POR 後、コンフィギュレーションの実行前と
実行中、常にイネーブルになるウィーク・プルアップ抵抗があります。POR の後、
Cyclone III デバイス・ファミリは nSTATUS を解放し、これは外部 10-kΩ プルアップ
抵抗により High にプルアップされ、コンフィギュレーション・モードに入ります。
nCONFIG が High になると、デバイスはリセット状態を終了し、オープン・ドレイン
の nSTATUS ピンを解放します。このピンは 10-kΩ の外部プルアップ抵抗で High に
プルアップされます。nSTATUS が解放されると、デバイスはコンフィギュレーショ
ン・データを受信可能な状態になり、コンフィギュレーション・ステージが開始さ
れます。
Cyclone III LS デバイスは、POR の後に、制限された JTAG 命令にアクセスすることが
できます。完全な JTAG 命令のアクセスのイネーブルについて詳しくは、9–66 ペー
ジの「JTAG 命令」を参照してください。
f
コンフィギュレーションの実行前と実行時にオンになる I/O ピン上のウィーク・プル
アップ抵抗の値について詳しくは、「Cyclone III Device Data Sheet」および
「Cyclone III LS Device Data Sheet」の章を参照してください。
コンフィギュレーション
コンフィギュレーション・データは、DCLK の各サイクルに Cyclone III デバイス・
ファミリにラッチされます。ただし、データ・バスの幅およびコンフィギュレー
ション時間は手法ごとに異なります。デバイスは、すべてのコンフィギュレーショ
ン・データを受信すると、10-kΩ の外部プルアップ抵抗で High にプルアップされた
オープン・ドレインの CONF_DONE ピンを解放します。CONF_DONE の Low から High
への遷移は、コンフィギュレーションが完了し、デバイスの初期化を開始できるこ
とを示します。デバイスを初期化するには、CONF_DONE ピンに 10-kΩ の外部プル
アップ抵抗が必要です。
nCONFIG ピンを Low にすることによって、リコンフィギュレーションを開始できま
す。nCONFIG ピンは、最低 500 ns の間 Low でなければなりません。nCONFIG が
Low になると、Cyclone III デバイス・ファミリはリセットされます。Cyclone III デバイ
ス・ファミリは nSTATUS と CONF_DONE も Low にし、すべての I/O ピンがトライ・
ステートになります。nCONFIG がロジック High レベルに復帰し、nSTATUS が
Cyclone III デバイス・ファミリによって解放されると、リコンフィギュレーションが
開始されます。
コンフィギュレーション・エラー
コンフィギュレーション実行中にエラーが発生した場合、Cyclone III デバイス・ファ
ミリは nSTATUS 信号を Low にアサートしてデータ・フレーム・エラーを示します。
CONF_DONE 信号は Low のままです。Auto-restart configuration after error オプション
(Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボックスの General タ
ブで選択可能)がオンの場合、Cyclone III デバイスは、リセット・タイムアウト期間
(最大 230 μs)後に nSTATUS を解放し、コンフィギュレーションを再試行します。
このオプションがオフになっている場合は、システムが nSTATUS でエラーを監視
し、nCONFIG に最低 500 ns の Low パルスを出力してコンフィギュレーションを再
開する必要があります。
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9‒11
初期化
Cyclone III デバイス・ファミリでは、初期化クロック・ソースは、10-MHz(標準値)
の内部オシレータ(AS コンフィギュレーション用の内部オシレータとは別)または
オプションの CLKUSR ピンのいずれかです。デフォルトでは、内部オシレータが初
期化用のクロック・ソースです。内部オシレータを使用する場合、デバイスは、自
身で初期化を正しく実行するのに必要なクロック・サイクルを供給します。内部オ
シレータを使用するとき、初期化ステージの間に外部ソースから CLKUSR ピンに追
加のクロック・サイクルを送信する必要がありません。また、CLKUSR ピンをユー
ザー I/O ピンとして使用できます。
CLKUSR オプションを使用して複数のデバイスの初期化を同期させたり、初期化を遅
らせるといった柔軟性を得ることもできます。無制限の時間でデバイスがユーザー・
モードに入る時には、CLKUSR ピンでコントロールすることができます。Enable
user-supplied start-up clock (CLKUSR) オプションは、Quartus II ソフトウェアの Device
and Pin Options ダイアログ・ボックスの General タブでオンにすることができます。
Enable user supplied start-up clock option (CLKUSR) オプションをオンにした場合、
CLKUSR ピンは初期化クロック・ソースになります。CLKUSR にクロックを供給して
も、コンフィギュレーション・プロセスには影響しません。コンフィギュレーショ
ン・データが受け入れられ、CONF_DONE が High になると、Cyclone III デバイス・
ファミリは初期化を実行してユーザー・モードに入るために一定量のクロック・サ
イクルを必要とします。
表 9–5 に、Cyclone III デバイス・ファミリで初期化を正しく実行するための必要なク
ロック・サイクルを示します。
表 9‒5. Cyclone III デバイス・ファミリの必要な初期化クロック・サイクル
デバイス
初期化クロック・サイクル
Cyclone III
3,185
Cyclone III LS
3,192
表 9–6 に、Cyclone III デバイス・ファミリの最高 CLKUSR 周波数(fMAX)を示します。
表 9‒6. Cyclone III デバイス・ファミリの最高 CLKUSR 周波数
1
デバイス
fMAX (MHz)
Cyclone III
133
Cyclone III LS
100
オプションの CLKUSR ピンが使用されているときに、nCONFIG を Low にプルダウンし
てデバイスの初期化中にコンフィギュレーションを再開する場合は、nSTATUS は
Low の間(最大 230 μs)、CLKUSR はトグルし続けるようにする必要があります。
ユーザー・モード
オプションの INIT_DONE ピンは、初期化の終了とユーザー・モードの開始を Low
から High への遷移で知らせます。Quartus II ソフトウェアでは、Device and Pin
Options ダイアログ・ボックスの General タブから Enable INIT_DONE Output オプショ
ンを設定できます。INIT_DONE ピンを使用する場合、このピンは nCONFIG が Low
のとき、およびコンフィギュレーションの開始時に 10-kΩ の外部プルアップ抵抗に
よって High になります。INIT_DONE を有効にするオプション・ビットが、(コン
フィギュレーション・データの最初のフレーム時に)デバイスにプログラムされる
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9‒12
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
と、INIT_DONE ピンは Low になります。初期化が完了すると、INIT_DONE ピンは
解放されて High にプルアップされます。この Low から High への遷移は、デバイス
がユーザー・モードに入ったことを示します。ユーザー・モードでは、ユーザー I/O
ピンにウィーク・プルアップ抵抗がなくなり、デザインで割り当てられたとおりに
機能します。
コンフィギュレーション手法
コンフィギュレーション電圧規格が異なるコンフィギュレーション手法は、表 9–7
に示すように MSEL ピンを High または Low にドライブして選択します。
MSEL ピンは、VCCINT で駆動されます。MSEL[3..0] ピンには、常にアクティブな 9-kΩ 内部プルダウン抵抗があります。
1
集積度の低い Cyclone III デバイスまたはパッケージ (E144、M164、Q240、F256、およ
び U256 パッケージ ) には、MSEL[3] ピンがありません。3.0-または 2.5-V のコン
フィギュレーション電圧規格の AS ファスト POR コンフィギュレーション手法およ
び AP コンフィギュレーション手法は、MSEL[3] ピンのない Cyclone III デバイスでは
サポートされません。他のサポートされるコンフィギュレーション手法でこれらの
デバイスをコンフィギュレーションするには、表 9–7 の MSEL 設定に従って
MSEL[2..0] ピンを選択してください。
1
不正なコンフィギュレーション手法の検出の問題を回避するために、MSEL ピンを
VCCA または GND にプルアップ抵抗またはプルダウン抵抗なしで接続してください。
MSEL ピンをマイクロプロセッサや他のデバイスでドライブしてはなりません。
1
コンフィギュレーション・デバイス I/O 電圧が 2.5 V ではない場合、Quartus II ソフト
ウェアは、I/O Bank 1 の LVDS I/O 規格を使用することを禁止します。I/O Bank 1 の
LVDS I/O 規格を割り当てる必要がある場合、コンフィギュレーション・デバイス I/O
電圧を 2.5 V または Auto に変更するために、Assignments>Device>Settings>Device and
Pin Option>Configuration に移動してください。
表 9‒7. Cyclone III デバイス・ファミリのコンフィギュレーション手法 ( 注 1) ( その1 )
MSEL
3
2
1
0
コンフィギュレーション電圧規
格 (V) (2)、(3)
ファスト・アクティブ・シリアル・ス
タンダード(AS スタンダード POR)
0
0
1
0
3.3
ファスト・アクティブ・シリアル・ス
タンダード(AS スタンダード POR)
0
0
1
1
3.0/2.5
ファスト・アクティブ・シリアル・
ファスト(AS ファスト POR)
1
1
0
1
3.3
ファスト・アクティブ・シリアル・
ファスト(AS ファスト POR)
0
1
0
0
3.0/2.5
アクティブ・パラレル ×16 スタンダー
ド(AP スタンダード POR、Cyclone III
デバイスのみ)
0
1
1
1
3.3
アクティブ・パラレル ×16 スタンダー
ド(AP スタンダード POR、Cyclone III
デバイスのみ)
1
0
1
1
3.0/2.5
コンフィギュレーション手法
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9‒13
表 9‒7. Cyclone III デバイス・ファミリのコンフィギュレーション手法 ( 注 1) ( その2 )
MSEL
3
2
1
0
コンフィギュレーション電圧規
格 (V) (2)、(3)
アクティブ・パラレル ×16 スタンダー
ド(AP スタンダード POR、Cyclone III
デバイスのみ)
1
0
0
0
1.8
アクティブ・パラレル ×16 ファスト
(AP ファスト POR、Cyclone III デバイス
のみ)
0
1
0
1
3.3
アクティブ・パラレル ×16 ファスト
(AP ファスト POR、Cyclone III デバイス
のみ)
0
1
1
0
1.8
パッシブ・シリアル・スタンダード
(PS スタンダード POR)
0
0
0
0
3.3/3.0/2.5
パッシブ・シリアル・ファスト(PS
ファスト POR)
1
1
0
0
3.3/3.0/2.5
ファスト・パッシブ・パラレル・ファ
スト(FPP ファスト POR)(4)
1
1
1
0
3.3/3.0/2.5
ファスト・パッシブ・パラレル・ファ
スト(FPP ファスト POR)(Cyclone III
デバイスのみ)(4)
1
1
1
1
1.8/1.5
ファスト・パッシブ・パラレル・ファ
スト(FPP ファスト POR)(Cyclone III
LS デバイスのみ)
0
0
0
1
1.8/1.5
暗号付きファスト・パッシブ・パラレ
ル・ファスト(FPP ファスト POR)
(Cyclone III LS デバイスのみ )
0
1
0
1
3.3/3.0/2.5
暗号付きファスト・パッシブ・パラレ
ル・ファスト(FPP ファスト POR)
(Cyclone III LS デバイスのみ)
0
1
1
0
1.8/1.5
(6)
(6)
(6)
(6)
—
コンフィギュレーション手法
JTAG ベース・コンフィギュレーション
(5)
表 9–7 の注 :
(1) アルテラは、MSEL ピン設定に応じて、MSEL ピンを VCCA または GND に接続することを推奨しています。
(2) コンフィギュレーション電圧規格は、コンフィギュレーション・ピンが存在するバンクの VCCIO 電源に適用されます。
(3) Cyclone III デバイス・ファミリを 2.5-V、3.0-V、および 3.3-V コンフィギュレーション電圧規格にインタフェースする場合は、
個々の要件に従う必要があります。これらの要件について詳しくは、9–8 ページの「コンフィギュレーションおよび JTAG ピ
ンの I/O 要件」 を参照してください。
(4) FPP コンフィギュレーションは、Cyclone III デバイスの E144 デバイス・パッケージではサポートされていません。
(5) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つまり MSEL ピンの設定
は無視されます。
(6) MSEL ピンをフローティング状態のままにしないでください。これらのピンは VCCA または GND に直接接続してください。こ
れらのピンは、生産時に使用される JTAG 以外のコンフィギュレーション手法をサポートします。アルテラは、デバイスが
JTAG コンフィギュレーションのみ使用する場合は、MSEL ピンを GND に接続することを推奨しています。
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9‒14
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AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
AS コンフィギュレーション手法では、Cyclone III デバイス・ファミリはシリアル・
コンフィギュレーション・デバイスを使用してコンフィギュレーションされます。
これらのコンフィギュレーション・デバイスは、シンプルな 4 ピン・インタフェー
スとスモール・フォーム・ファクタを特長とする不揮発性メモリを備えた低コスト・
デバイスです。これらの特長により、シリアル・コンフィギュレーション・デバイ
スは理想的な低コストのコンフィギュレーション・ソリューションとなります。
f
シリアル・コンフィギュレーション・デバイスについて詳しくは、「コンフィギュ
レーション・ハンドブック Volume 2」の「Serial Configuration Devices (EPCS1, EPCS4,
EPCS16, EPCS64, and EPCS128) Data Sheet」の章を参照してください。
Cyclone III デバイス・ファミリでは、アクティブ・マスター・クロック周波数は標準
30 MHz、最大 40 MHz で動作します。Cyclone III デバイス・ファミリは、最大 40 MHz
をサポートするシリアル・コンフィギュレーション・デバイスのみと連携して動作
します。
シリアル・コンフィギュレーション・デバイスは、コンフィギュレーション・デー
タにアクセスするためのシリアル・インタフェースを提供します。デバイス・コン
フィギュレーションの間、Cyclone III デバイス・ファミリはシリアル・インタフェー
スを通してコンフィギュレーション・データを読み出し、必要に応じてデータを復
元し、SRAM セルをコンフィギュレーションします。この手法は、デバイスがコン
フィギュレーション・インタフェースを制御するため、AS コンフィギュレーション
と呼ばれます。
シングル・デバイスの AS コンフィギュレーション
シリアル・コンフィギュレーション・デバイスの 4 ピン・インタフェースは、以下
のピンで構成されています。
■
シリアル・クロック入力 (DCLK)
■
シリアル・データ出力 (DATA)
■
AS データ入力 (ASDI)
■
アクティブ Low のチップ・セレクト (nCS)
図 9-3 に示すように、この 4 ピン・インタフェースは Cyclone III デバイス・ファミ
リ・ピンに接続されます。
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9‒15
図 9-3. シングル・デバイスの AS コンフィギュレーション
VCCIO (1)
VCCIO (1)
VCCIO (1)
10 kΩ
Serial Configuration
Device
10 kΩ
10 kΩ
Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (3)
GND
25 Ω (6)
DATA
DCLK
nCS
ASDI
(2)
DATA[0]
DCLK
nCSO (5)
ASDO (5)
MSEL[3..0]
(4)
図 9-3 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) Cyclone IV デバイス・ファミリは、ASDO-to-ASDI パスを使用してコンフィギュレーション・デバイス
を制御します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合には、nCEO ピンは未接続のままにするか、ま
たはユーザー I/O ピンとして使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] に接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA ま
たは GND に接続します。
(5) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。他の
AP および FPP モードでは、ASDO ピンは DATA[1] ピンとして機能します。
(6) シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
1
シングル・デバイス AS コンフィギュレーション手法で、シリアル・コンフィギュ
レーション・デバイスを Cyclone III デバイス・ファミリに接続する場合は、
DATA[0] に接続するシリアル・コンフィギュレーション・デバイスの近端で 25-Ω 直
列抵抗を接続しなければなりません。25-Ω 直列抵抗は、ボード・トレースでドライ
バ・インピーダンス・ミスマッチを最小化し、Cyclone III デバイス・ファミリ
DATA[0] 入力ピンでのオーバーシュートを低減するために動作します。
シングル・デバイス AS コンフィギュレーションでは、サポートされるシリアル・コ
ンフィギュレーション・デバイスおよび Cyclone III デバイス・ファミリ間の最大の
ボードのロードはボード・トレース・レングスは、9–22 ページの表 9–9 の推奨事項
に従わなければなりません。
Cyclone III デバイス・ファミリによって生成される DCLK は、コンフィギュレーショ
ン・サイクル全体を制御し、シリアル・インタフェースに対するタイミングを提供
します。Cyclone III デバイス・ファミリは、40-MHz 内部オシレータを使用して DCLK
を生成します。内部オシレータの周波数は、Cyclone III デバイス・ファミリのプロセ
ス、電圧、および温度の条件によってある程度変動します。内部オシレータは、最
大周波数を保証して EPCS デバイスの仕様に適合するように設計されています。
1
EPCS1 は、その不十分なメモリ容量のため Cyclone III デバイス・ファミリをサポート
しません。
表 9–8 に、Cyclone III デバイス・ファミリの AS DCLK 出力周波数を示します。
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9‒16
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表 9‒8. AS DCLK 出力周波数
オシレータ
最低値
標準値
最大値
単位
40 MHz
20
30
40
MHz
AS コンフィギュレーション手法では、シリアル・コンフィギュレーション・デバイ
スは、DCLK の立ち上がりエッジで入力およびコントロール信号をラッチし、立ち下
がりエッジでコンフィギュレーション・データをドライブ・アウトします。
Cyclone III デバイス・ファミリは、DCLK の立ち上がりエッジでコントロール信号を
ドライブ・アウトし、DCLK の立ち下がりエッジでコンフィギュレーション・データ
をラッチします。
コンフィギュレーション・モードでは、Cyclone III デバイス・ファミリが nCSO 出力
ピンを Low にドライブすることによって、シリアル・コンフィギュレーション・デ
バイスのチップ・セレクト(nCS)をイネーブルします。Cyclone III デバイス・ファ
ミリは、DCLK および DATA[1] ピンを使用して、オペレーション・コマンドやリー
ド・アドレス信号をシリアル・コンフィギュレーション・デバイスに送信します。
コンフィギュレーション・デバイスは、データを DATA ピンに供給し、このピンは
Cyclone III デバイス・ファミリの DATA[0] 入力に接続されます。
すべてのコンフィギュレーション・ビットが Cyclone III デバイス・ファミリで受信さ
れると、オープン・ドレインの CONF_DONE ピンが解放され、10-kΩ の外部抵抗で
High にされます。初期化は、CONF_DONE 信号が High レベルに達してから開始され
ます。すべての AS コンフィギュレーション・ピン(DATA[0]、DCLK、nCSO、およ
び DATA[1])には、常時アクティブな内部ウィーク・プルアップ抵抗があります。
コンフィギュレーション後に、これらのピンは入力トライ・ステートとして設定さ
れ、内部ウィーク・プルアップ抵抗で High にドライブされます。デバイスを初期化
するには、CONF_DONE ピンに 10-kΩ の外部プルアップ抵抗が必要です。
tCF2CD、tCF2ST0、tCFG、tSTATUS、tCF2ST1、および tCD2UM のタイミング・パラメータは、9–42 ペー
ジの表 9–13 にリストされた PS モードのタイミング・パラメータと同一なので、AS
モードののタイミング・パラメータはここでリストされません。
マルチ・デバイスの AS コンフィギュレーション
1 個のシリアル・コンフィギュレーション・デバイスを使用して、複数の Cyclone III
デバイス・ファミリをコンフィギュレーションできます。チップ・イネーブル
(nCE)ピンとチップ・イネーブル出力(nCEO)ピンを使用して、複数の Cyclone III
デバイス・ファミリをカスケード接続することが可能です。チェイン内の最初のデ
バイスでは、nCE ピンを GND に接続しなければなりません。そして、nCEO ピンを
チェイン内の次のデバイスの nCE ピンに接続します。10-kΩ の外部プルアップ抵抗
を使用して、nCEO 信号を VCCIO レベルに対して High にして、内部ウィーク・プル
アップ抵抗を支援します。最初のデバイスがビットストリームからすべてのコン
フィギュレーション・データをキャプチャすると、nCEO ピンを Low にドライブし、
チェイン内の次のデバイスをイネーブルします。最後のデバイスの nCEO ピンは、
未接続のままにするか、あるいはチェイン内の最後のデバイスが Cyclone III デバイ
ス・ファミリの場合は、コンフィギュレーション後にユーザー I/O ピンとして使用で
きます。チェイン内の各デバイスの nCONFIG、nSTATUS、CONF_DONE、DCLK、お
よび DATA[0] ピンは接続されます(図 9-4 を参照)
。
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9‒17
図 9-4. マルチ・デバイスの AS コンフィギュレーション
VCCIO (1)
10 kΩ
VCCIO (1)
10 kΩ
VCCIO (1)
VCCIO (2)
10 kΩ
10 kΩ
Serial Configuration
Device
Master Device of the
Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
Slave Device of the Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (3)
GND
DATA
DCLK
nCS
ASDI
25 Ω (6)
50 Ω (6), (8)
DATA[0]
DCLK
nCSO (5)
ASDO (5)
DATA[0]
DCLK
MSEL[3..0]
(4)
MSEL[3..0]
(4)
50 Ω (8)
Buffers (7)
図 9-4 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) nCE ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合には、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンと
して使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。Cyclone III デバイス・ファミリのマ
スター・デバイスは AS モードで、スレーブ・デバイスは PS モードで設定する必要があります。AS モードのマスター・デバ
イスおよび PS モードのスレーブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、9–12 ページの表 9–7 を参照して
ください。MSEL ピンは直接 VCCA または GND に接続します。
(5) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。他の AP および FPP モードで、
ASDO ピンは DATA[1] ピンとして機能します。
(6) シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
(7) DATA[0] と DCLK に対して、Cyclone III デバイス・ファミリのマスター・デバイスとスレーブ・デバイスの間にリピータ・
バッファを接続します。すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗
は、9–8 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等式に適合しなけれ
ばなりません。
(8) 3.3-V コンフィギュレーション電圧規格が適用される場合、50-Ω 直列抵抗はオプションです。最適なシグナル・インテグリ
ティのために、2.5- または 3.0-V コンフィギュレーション電圧規格が適用される場合、50-Ω 直列抵抗を接続してください。
チェイン内の最初の Cyclone III デバイス・ファミリは、コンフィギュレーション・マ
スターであり、チェイン全体のコンフィギュレーションを制御します。MSEL ピンを
接続して、AS コンフィギュレーション手法を選択する必要があります。残りの
Cyclone III デバイス・ファミリは、コンフィギュレーション・スレーブであり、それ
らの MSEL ピンを接続して PS コンフィギュレーション手法を選択しなければなりま
せん。PS コンフィギュレーションをサポートしているその他のアルテラ・デバイス
でも、コンフィギュレーション・スレーブとしてチェインの一部に含めることがで
きます。
1
シングル・デバイス AS コンフィギュレーション手法で、シリアル・コンフィギュ
レーション・デバイスを Cyclone III デバイス・ファミリに接続する場合は、
DATA[0] に接続するシリアル・コンフィギュレーション・デバイスの近端で 25-Ω
直列抵抗を接続しなければなりません。
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1
マルチ・デバイスの AS コンフィギュレーションでは、Cyclone III デバイス・ファミリ
のシリアル・コンフィギュレーションからマスター・デバイスまでのボード・ト
レース・レングスは、9–22 ページの表 9–9 の推奨事項に従わなければなりません。
DATA[0] と DCLK に対して、Cyclone III デバイス・ファミリのマスター・デバイスとス
レーブ・デバイスの間にリピータ・バッファを接続します。すべての I/O 入力は
4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗は、
9–8 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大
オーバーシュートの等式に適合しなければなりません。
9–17 ページの図 9-4 に示すように、すべてターゲット・デバイスの nSTATUS ピン
および CONF_DONE ピンは、まとめて外部プルアップ抵抗に接続されています。デ
バイスでは、これらのピンはオープン・ドレインの双方向ピンです。最初のデバイ
スが、(コンフィギュレーション・データをすべて受信した後)nCEO をアサートす
ると、CONF_DONE ピンをリリースします。しかし、チェイン内の後続のデバイスは
それぞれのコンフィギュレーション・データを受信するまで、この共有 CONF_DONE
ラインを Low に保持します。チェイン内のすべてのターゲット・デバイスがそれぞれ
のコンフィギュレーション・データを受信して CONF_DONE を開放すると、プル
アップ抵抗がこのライン上で High レベルをドライブし、すべてのデバイスが同時に
初期化モードに入ります。
1
Cyclone III デバイス・ファミリはカスケード接続できますが、シリアル・コンフィ
ギュレーション・デバイスをカスケード接続や互いにチェインすることはできませ
ん。
コンフィギュレーション・ビット・ストリームのサイズがシリアル・コンフィギュ
レーション・デバイスの容量を超えた場合は、さらに大容量のコンフィギュレー
ション・デバイスを選択して、あるいは圧縮機能をイネーブルにする必要がありま
す。複数のデバイスをコンフィギュレーションするとき、ビットストリームのサイ
ズは個々のデバイスのコンフィギュレーション・ビットストリームの合計になりま
す。
同じデザインによる複数の Cyclone III デバイス・ファミリのコンフィギュ
レーション
デザインによっては、コンフィギュレーション・ビットストリームまたは .sof を通
して、同じデザインで複数の Cyclone III デバイス・ファミリをコンフィギュレーショ
ンすることが必要です。これは以下の方法で行うことができます。
■
複数の SRAM オブジェクト・ファイル
■
単一の SRAM オブジェクト・ファイル
1
いずれの方法も、シリアル・コンフィギュレーション・デバイスをカス
ケード接続したり、チェイン接続することはできません。
複数の SRAM オブジェクト・ファイル
.sof の 2 つのコピーはシリアル・コンフィギュレーション・デバイスに格納されま
す。最初のコピーは Cyclone III デバイス・ファミリのマスター・デバイスのコンフィ
ギュレーションに使用し、第 2 のコピーは残りすべてのスレーブ・デバイスを同時
にコンフィギュレーションするために使用します。すべてのスレーブ・デバイスは、
同じ集積度とパッケージでなければなりません。セットアップは 9–17 ページの図 94 のようになり、マスターは AS モードで、スレーブ・デバイスは PS モードでセッ
トアップされます。
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9‒19
4 個の同等の Cyclone III デバイス・ファミリを同じ .sof でコンフィギュレーションす
るには、図 9-5 に示すようにチェインをセットアップすることが必要です。最初の
デバイスはマスター・デバイスであり、その MSEL ピンは AS コンフィギュレーショ
ンを選択するように設定しなくてはなりません。他の 3 つのスレーブ・デバイスは、
同時コンフィギュレーション用にセットアップし、MSEL ピンは PS コンフィギュ
レーションを選択するように設定します。マスター・デバイスからの nCEO ピンは、
3 つすべてのスレーブ・デバイスの nCE 入力ピンをドライブし、DATA ピンおよび
DCLK ピンは、4 つすべてのデバイスにパラレルに接続されます。最初のコンフィ
ギュレーション・サイクルの間、マスター・デバイスは nCEO を High に維持しなが
ら、シリアル・コンフィギュレーション・デバイスからコンフィギュレーション・
データを読み出します。コンフィギュレーション・サイクルが完了した後、マス
ターは nCE を Low にドライブして、コンフィギュレーション・データの 2 番目のコ
ピーを、3 個すべてのスレーブ・デバイスに送信して、スレーブ・デバイスを同時に
コンフィギュレーションします。.
図 9-5 のセットアップを使用する利点は、マスター・デバイス用に異なる .sof を使
用できることです。ただし、すべてのスレーブ・デバイスは同じ .sof を使用してコ
ンフィギュレーションしなくてはなりません。このコンフィギュレーション方法で、
.sof は、圧縮または非圧縮ファイルのどちらでも構いません。
1
マスターとスレーブ・デバイスが同じ .sof を使用する場合にも、この方法を使用でき
ます。
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9‒20
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図 9-5. デバイスが複数の SRAM オブジェクト・ファイルを使用して同じデータを受信する場合のマルチ・デ
バイスの AS コンフィギュレーション
VCCIO (1)
10 kΩ
VCCIO (1)
10 kΩ
VCCIO (1)
VCCIO (2)
Slave Device of the Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
10 kΩ
10 kΩ
nCEO
N.C. (3)
DATA[0]
DCLK
MSEL[3..0]
Master Device of the
Cyclone III Device
Family
Serial Configuration
Device
nSTATUS
CONF_DONE
nCONFIG
nCE
(4)
Slave Device of the Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
nCEO
N.C. (3)
GND
DATA
DCLK
nCS
ASDI
25 Ω (6)
50 Ω (6), (8)
DATA[0]
DATA[0]
DCLK
DCLK
nCSO (5)
ASDO (5)
MSEL[3..0]
(4)
MSEL[3..0]
(4)
Slave Device of the Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (3)
50 Ω (8)
Buffers (7)
DATA[0]
DCLK
MSEL[3..0]
(4)
図 9-5 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。マスター・デバイスは AS モード
で、スレーブ・デバイスは PS モードで設定する必要があります。AS モードのマスター・デバイスおよび PS モードのスレー
ブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接
VCCA または GND に接続します。
(5) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。他の AP および FPP モードで、
ASDO ピンは DATA[1] ピンとして機能します。
(6) シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
(7) DATA[0] と DCLK に対して、マスター・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。リピータ・
バッファの出力抵抗は、9–8 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの
等式に適合しなければなりません。
(8) 3.3-V コンフィギュレーション電圧規格が適用される場合、50-Ω 直列抵抗はオプションです。最適なシグナル・インテグリ
ティのために、2.5- または 3.0-V コンフィギュレーション電圧規格が適用される場合、50-Ω 直列抵抗を接続してください。
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9‒21
単一の SRAM オブジェクト・ファイル
マスターとスレーブ・デバイスが同じ .sof を使用する場合にも、この方法を使用で
きます。シリアル・コンフィギュレーション・デバイスは、.sof の 1 つのコピーを
格納します。図 9-6 に、このセットアップを示します。ここでは、マスターが AS
モードでセットアップされ、スレーブ・デバイスは PS モードでセットアップされま
す。チェイン内の 1 つまたは複数のスレーブ・デバイスをセットアップしてくださ
い。すべてのスレーブ・デバイスは、図 9-6 に示すようにセットアップする必要が
あります。
図 9-6. デバイスが単一の .sof を使用して同じデータを受信する場合のマルチ・デバイスの AS コンフィギュ
レーション
VCCIO (1)
10 kΩ
10 kΩ
Serial Configuration
Device
VCCIO (1)
VCCIO (1)
10 kΩ
Master Device of the Cyclone III
Device Family
Slave Device 1 of the Cyclone III
Device Family
Slave Device 2 of the Cyclone III
Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
nSTATUS
CONF_DONE
nCONFIG
nCE
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C. (2)
GND
25 Ω (5)
DATA
DCLK
nCS
ASDI
50 Ω (5),(7)
N.C. (2)
nCEO
GND
N.C. (2)
GND
DATA[0]
DATA[0]
DCLK
nCSO (4)
ASDO (4)
nCEO
DATA[0]
DCLK
MSEL[3..0]
(3)
DCLK
(3)
MSEL[3..0]
MSEL[3..0]
(3)
50 Ω(7)
Buffers (6)
図 9-6 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。Cyclone III デバイス・ファミリのマ
スター・デバイスは AS モードで、スレーブ・デバイスは PS モードで設定する必要があります。AS モードのマスター・デバ
イスおよび PS モードのスレーブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、9–12 ページの表 9–7 を参照して
ください。MSEL ピンは直接 VCCA または GND に接続します。
(4) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。他の AP および FPP モードで、
ASDO ピンは DATA[1] ピンとして機能します。
(5) シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
(6) DATA[0] と DCLK に対して、マスター・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。すべての
I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗は、9–8 ページの「コンフィギュ
レーションおよび JTAG ピンの I/O 要件」 に示す最大オーバーシュートの等式に適合しなければなりません。
(7) 3.3-V コンフィギュレーション電圧規格が適用される場合、50-Ω 直列抵抗はオプションです。最適なシグナル・インテグリ
ティのために、2.5- または 3.0-V コンフィギュレーション電圧規格が適用される場合、50-Ω 直列抵抗を接続してください。
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9‒22
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
このセットアップでは、チェイン内すべての Cyclone III デバイス・ファミリは、同時
コンフィギュレーション用に接続されます。これによって、すべての Cyclone III デバ
イス・ファミリを 1 コンフィギュレーション・サイクルでコンフィギュレーション
できるので、AS コンフィギュレーション時間を短縮できます。すべての Cyclone III
デバイス・ファミリの nCE 入力ピンをグランドに接続します。すべての Cyclone III
デバイス・ファミリの nCEO 出力ピンを未接続のままにするか、nCEO 出力ピンを通
常のユーザー I/O ピンとして使用することもできます。DATA および DCLK ピンは、
すべての Cyclone III デバイス・ファミリにパラレルに接続されます。
アルテラは、信号強度とシグナル・インテグリティの問題を回避するため、バッ
ファをマスター・デバイスの DATA および DCLK 出力の前に配置することを推奨して
います。バッファは DATA と DCLK の関係を大幅に変更したり、これらの信号を他の
AS 信号(ASDI および nCS)に対して遅延させないようにする必要があります。ま
た、バッファはスレーブ・デバイスのみドライブして、マスター・デバイスとシリ
アル・コンフィギュレーション・デバイス間のタイミングに影響が出ないようにし
なくてはなりません。
このコンフィギュレーション方法は、圧縮および非圧縮の .sof の両方をサポートし
ます。したがって、コンフィギュレーション・ビットストリームのサイズがシリア
ル・コンフィギュレーション・デバイスの容量を超える場合は、.sof の圧縮機能を
イネーブルにするか、さらに大容量のシリアル・コンフィギュレーション・デバイ
スを選択することができます。
AS インタフェースでシリアル・コンフィギュレーション・デバイスを
Cyclone III デバイス・ファミリに接続するガイドライン
単一デバイスおよびマルチ・デバイスの AS コンフィギュレーションでは、サポート
されるシリアル・コンフィギュレーション・デバイスおよび Cyclone III デバイス・
ファミリ間のボード・トレース長とロードは、表 9–9 の推奨事項に従わなければな
りません。
表 9‒9. AS コンフィギュレーションの最大のトレース・レングスおよびロード
Cyclone III デ
バイス・ファ
ミリの AS ピン
Cyclone III デバイス・ファミリからシリア
ル・コンフィギュレーション・デバイスま
での最大トレース・レングス(インチ)
最大ボード・ロード (pF)
DCLK
10
15
DATA[0]
10
30
nCSO
10
30
ASDO
10
30
AS コンフィギュレーション時間の見積り
AS コンフィギュレーション時間は、シリアル・コンフィギュレーション・デバイス
から Cyclone III デバイス・ファミリへのデータ転送に要する時間によって左右されま
す。Cyclone III デバイス・ファミリによって生成される DCLK は、コンフィギュレー
ション・サイクル全体を制御し、シリアル・インタフェースに対するタイミングを
提供します。式 9-2 および式 9-3 には、Cyclone III デバイス・ファミリのコンフィ
ギュレーション時間の見積りを示します。
式 9-2.
maximum DCLK period
F Size × ⎛ ---------------------------------------------------------------⎞ = estimated maximum configuration time
⎝
⎠
1 bit
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9‒23
式 9-3.
50 ns
3,500,000 bits × ⎛⎝ --------------⎞⎠ = 175 ms
1 bit
標準コンフィギュレーション時間を見積るには、9–24 ページの図 9-7 に記載した標
準 DCLK 周期を使用します。標準 DCLK 周期が 33.33 ns の場合、標準コンフィギュ
レーション時間は 78.42 ms です。圧縮をイネーブルにすると、Cyclone III デバイス・
ファミリに送信されるコンフィギュレーション・データ量が削減され、これにより
コンフィギュレーション時間も短縮されます。圧縮によりコンフィギュレーション
時間を、平均 50% 短縮できます。
シリアル・コンフィギュレーション・デバイスのプログラミング
シリアル・コンフィギュレーション・デバイスは、不揮発性のフラッシュ・メモリ
をベースにしたデバイスです。これらのデバイスは、USB-Blaster™、または
ByteBlaster™ II ダウンロード・ケーブルを使用して、イン・システムでプログラムす
ることができます。あるいは、APU (Altera Programming Unit)がサポートされている
サードパーティ・プログラマまたは SRunner ソフトウェア・ドライバを搭載したマ
イクロプロセッサを使用してプログラムできます。
AS プログラミング・インタフェースを介して、シリアル・コンフィギュレーショ
ン・デバイスのイン・システム・プログラミングを実行することができます。イン・
システム・プログラミング中に、ダウンロード・ケーブルは nCE ピンを High にし
て、AS インタフェースへのデバイス・アクセスをディセーブルします。また、
Cyclone III デバイス・ファミリは、nCONFIG が Low レベルでもリセット状態に保持
されます。プログラミングの完了後、ダウンロード・ケーブルは nCE と nCONFIG
を解放して、プルダウン抵抗およびプルアップ抵抗がそれぞれ GND と VCC をドライブ
できるようにします。
AS プログラミング・インタフェースでシリアル・コンフィギュレーション・デバイ
スのイン・システム・プログラミングを実行するには、ダイオードとコンデンサは、
できるだけ Cyclone III デバイス・ファミリの近くに配置する必要があります。ダイ
オードとコンデンサが 4.1 V の最大の AC 電圧を維持することを保証してください
(図 9-7 を参照)
。
1
シリアル・コンフィギュレーション・デバイスおよびシングル・デバイスまたはマ
ルチ・デバイス AS コンフィギュレーションのイン・システム・プログラミングを実
行するために、図 9-7 に示される同じセットアップを使用する場合、シリアル・コ
ンフィギュレーション・デバイスの近端での DATA ラインには、直列抵抗が必要で
はありません。既存のダイオードとコンデンサは十分です。
アルテラは、シリアル・コンフィギュレーション・デバイス用の JTAG ベースのイ
ン・システム・プログラミング・ソリューションであるシリアル・フラッシュ・
ローダ(SFL)を開発しました。SFL は、EPCS JIC(JTAG Indirect Configuration Device
Programming)ファイルにアクセスするために、JTAG インタフェースを使用し、
EPCS デバイスをプログラムするために AS インタフェースを使用する Cyclone III デバ
イス・ファミリのブリッジ・デザインです。JTAG インタフェースと AS インタ
フェースには SFL デザイン中にブリッジされます。
f
「AN 370: Using the
Cyclone III デバイス・ファミリによる SFL の実装について詳しくは、
Serial FlashLoader with the Quartus II Software」を参照してください。
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9‒24
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f
USB-Blaster ダウンロード・ケーブルについて詳しくは、「USB-Blaster Download Cable
User Guide」を参照してください。ByteBlaster II ダウンロード・ケーブルについて詳し
くは、「ByteBlaster II Download Cable User Guide」を参照してください。
図 9-7 に、シリアル・コンフィギュレーション・デバイスへのダウンロード・ケー
ブル接続を示します。
図 9-7. シリアル・コンフィギュレーション・デバイスのイン・システム・プログラミング
VCCIO (1)
VCCIO (1)
10 kΩ
10 kΩ
VCCIO (1)
10 kΩ
Cyclone III Device Family
nSTATUS
CONF_DONE
nCONFIG
nCE
3.3 V
10 kΩ
Serial
Configuration Device
nCEO
N.C. (2)
3.3 V
3.3 V
3.3 V
GND
(6)
DATA[0] (7)
DCLK (7)
nCSO (5)
ASDO (5)
DATA
DCLK
nCS
ASDI
Pin 1
MSEL[3..0]
(4)
3.3 V (3)
GND
10 pf
10 pf
10 pf
GND
ByteBlaster II or USB Blaster
10-Pin Male Header
GND
GND
GND
10 pf
(6)
GND
図 9-7 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(3) ByteBlaster II または USB-Blaster ダウンロード・ケーブルの VCC を 3.3-V 電源でパワーアップします。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。MSEL[3..0] を接続するには、
9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA または GND に接続します。
(5) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。そして、他の AP および FPP
モードでは、ASDO ピンは DATA[1] ピンとして機能します。
(6) ダイオードとコンデンサは、できるだけ Cyclone III デバイス・ファミリの近くに配置する必要があります。ダイオードとコン
デンサが 4.1 V の最大 AC 電圧を維持することを確保してください。外部のダイオードとコンデンサは、ダウンロード・ケーブ
ルを使用してシリアル・コンフィギュレーション・デバイスをプログラムする時に、発生可能なオーバーシュートにより
Cyclone III デバイス・ファミリ AS コンフィギュレーション入力ピンへの損傷を防止するために必要です。効率的な電圧クラン
ピングのために、アルテラは、スイッチングと Zener ダイオードより比較的低いダイオード順方向電圧(VF)のある Schottky
ダイオードを使用することを推奨しています。Schottky ダイオードを使用するインタフェース・ガイドラインについて詳しく
は、「AN 523: Cyclone III Configuration Interface Guidelines with EPCS Devices」 を参照してください。
(7) Cyclone III デバイス・ファミリをマルチ・デバイス・コンフィギュレーションでカスケード接続する場合は、DATA[0] および
DCLK に対するマスターおよびスレーブ・デバイスの間に、リピータ・バッファを接続する必要があります。すべての I/O 入力
は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗は、9–8 ページの「コンフィギュレーショ
ンおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等式に適合しなければなりません。
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9‒25
Quartus II ソフトウェアを APU および適切なコンフィギュレーション・デバイスのプ
ログラミング・アダプタと共に使用して、シリアル・コンフィギュレーション・デ
バイスをプログラムすることができます。すべてのシリアル・コンフィギュレー
ション・デバイスは、8 ピンまたは 16 ピンの SOIC(スモール・アウトライン IC)
パッケージで提供されています。
生産環境では、シリアル・コンフィギュレーション・デバイスは複数の方法でプロ
グラムされます。アルテラのプログラミング・ハードウェアまたはサード・パー
ティのプログラミング・ハードウェアを使用して、ブランクのシリアル・コンフィ
ギュレーション・デバイスを PCB に実装する前にプログラムされます。あるいは、
オンボード・マイクロプロセッサを使用し、アルテラが提供する C 言語ベース
SRunner ソフトウェア・ドライバを利用して、シリアル・コンフィギュレーション・
デバイスをイン・システムでプログラムすることができます。
シリアル・コンフィギュレーション・デバイスは、SRunner ソフトウェア・ドライバ
を使用した外部マイクロプロセッサにより、イン・システムでプログラムされます。
SRunner ソフトウェア・ドライバは、異なるエンベデッド・システムにフィットする
よう簡単にカスタマイズ可能なエンベデッド・シリアル・コンフィギュレーション・
デバイス・プログラミングを構築するソフトウェア・ドライバです。SRunner ソフト
ウェア・ドライバは、ロウ・プログラミング・データ (.rpd) ファイルを読み込むこ
とができ、シリアル・コンフィギュレーション・デバイスに書き込むことができま
す。SRunner ソフトウェア・ドライバを使用したシリアル・コンフィギュレーショ
ン・デバイスのプログラミング時間は、Quartus II ソフトウェアでのプログラミング
時間に相当します。e.
f
SRunner ソフトウェア・ドライバについて詳しくは、「AN 418: SRunner: An Embedded
Solution for Serial Configuration Device Programming」およびアルテラ・ウェブサイトの
www.altera.com のソース・コードを参照してください。
フラッシュ・メモリでサポートされる AP コンフィギュレーション
AP コンフィギュレーション手法は Cyclone III デバイス・ファミリにのみ適用されま
す。AS コンフィギュレーション手法では、Cyclone III デバイス・ファミリはシリア
ル・コンフィギュレーション・デバイスを使用してコンフィギュレーションされま
す。これらの外部の不揮発性のコンフィギュレーション・デバイスは、業界標準マ
イクロプロセッサ・フラッシュ・メモリです。フラッシュ・メモリにより、コン
フィギュレーション・データへのアクセスに高速インタフェースを実現できます。
コンフィギュレーション時間のスピード・アップは主に 16 ビット幅のパラレル・
データ・バスのためです。16 ビット幅のパラレル・データ・バスは、フラッシュ・
メモリからデータを検索するために使用されます。
集積度の低い Cyclone III デバイスまたはパッケージによっては、AP コンフィギュ
レーション手法をサポートしないものや MSEL[3] ピンがないものがあります。表
9–10 に、各 Cyclone III デバイスのサポートされる AP コンフィギュレーションを示し
ます。
表 9‒10. Cyclone III デバイスのサポートされる AP コンフィギュレーション手法 ( その1 )
パッケージ・オプション
デバイス
E144
M164
Q240
F256
F324
F484
F780
U256
U484
EP3C5
—
—
—
—
—
—
—
—
—
EP3C10
—
—
—
—
—
—
—
—
—
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9‒26
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
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表 9‒10. Cyclone III デバイスのサポートされる AP コンフィギュレーション手法 ( その2 )
パッケージ・オプション
デバイス
E144
M164
Q240
F256
F324
F484
F780
U256
U484
EP3C16
—
—
—
—
—
v
—
—
v
EP3C25
—
—
—
—
v
—
—
—
—
EP3C40
—
—
—
—
v
v
v
—
v
EP3C55
—
—
—
—
—
v
v
—
v
EP3C80
—
—
—
—
—
v
v
—
v
EP3C120
—
—
—
—
—
v
v
—
—
デバイス・コンフィギュレーションの間、Cyclone III デバイスはパラレル・インタ
フェースを通してコンフィギュレーション・データを読み出し、SRAM セルをコン
フィギュレーションします。この手法は、デバイスがコンフィギュレーション・イ
ンタフェースを制御するため、AS コンフィギュレーションと呼ばれます。これは、
外部ホストがインタフェースを制御する FPP コンフィギュレーション手法とは対照
的です。
サポートされるフラッシュ・メモリの AP コンフィギュレーション
Cyclone III デバイスの AP コンフィギュレーション・コントローラは、Numonyx
StrataFlash® エンベデッド・メモリ P30 フラッシュ・ファミリおよび Numonyx
StrataFlash エンベデッド・メモリ P33 フラッシュ・ファミリにインタフェースするよ
う設計されています。これらは 2 つの業界標準フラッシュ・ファミリです。シリア
ル・コンフィギュレーション・デバイスとは異なり、AP コンフィギュレーション手
法でサポートされる両方のフラッシュ・ファミリは、マイクロプロセッサとインタ
フェースするよう設計されています。ユーザー・モードでもアクセスできる業界標
準マイクロプロセッサ・フラッシュからコンフィギュレーションできるため、AP コ
ンフィギュレーション手法では同じフラッシュ・メモリ上でコンフィギュレーショ
ン・データとユーザー・データ(マイクロプロセッサ・ブート・コード)を結合す
ることができます。
ユーザー・モードでもアクセスできる業界標準マイクロプロセッサ・フラッシュか
らコンフィギュレーションできるため、AP コンフィギュレーション手法では同じフ
ラッシュ・メモリ上でコンフィギュレーション・データとユーザー・データ(マイ
クロプロセッサ・ブート・コード)を結合することができます。また、Numonyx P30
および P33 フラッシュ・ファミリはピン配置がほぼ同じで、データ・アクセスに類
似したプロトコルを採用しています。
1
AP コンフィギュレーション手法で、
Cyclone III デバイスは 40-MHz のオシレータを使用
します。
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9‒27
表 9–11 に、AP コンフィギュレーション手法でサポートされる汎用パラレル・フ
ラッシュ・ファミリを示します。
表 9‒11. Cyclone III デバイスの AP コンフィギュレーション手法用のサポートされる汎
用フラッシュ ( 注 1)
フラッシュ・メモリの集積
度
Numonyx P30 フラッシュ・ Numonyx P33 フラッシュ・
ファミリ (3)
ファミリ (2)
64 M ビット
v
v
128 M ビット
v
v
256 M ビット
v
v
表 9–11 の注 :
(1) AP コンフィギュレーション手法は、40 MHz 以上のフラッシュ・メモリ・スピード・グレードしか
サポートしません。
(2) Numonyx P30 フラッシュ・ファミリでは、3.3- 、3.0-、2.5-、および 1.8-V の I/O オプションがサポー
トされます。
(3) Numonyx P33 フラッシュ・ファミリでは、3.3- 、3.0-、および 2.5-V I/O オプションでサポートされ
ます。
Cyclone III デバイスの AP コンフィギュレーション手法は、Numonyx P30 および P33
ファミリ 64-、128-、および 256-M ビットのフラッシュ・メモリをサポートします。
Numonyx P30 および P33 ファミリ 512M ビットのフラッシュ・メモリから Cyclone III
デバイスを設定することは可能ですが、これらのフラッシュ・メモリに必要な特別
アドレスおよび nCS ピンを適切にドライブしなければなりません。
1
サポートされるスピード・グレードおよびパッケージ・オプションについては、対
応するフラッシュのデータシートを参照する必要があります。
Cyclone III デバイスの AP コンフィギュレーション手法は、40 MHz 以上のフラッ
シュ・スピード・グレードしかサポートしません。しかし、すべてのスピード・グ
レードのための AP コンフィギュレーションは 40 MHz でキャップされなければなり
ません。Cyclone III デバイスのデザインがユーザー・モードによるフラッシュ・メモ
リにアクセスするとき、より速いスピード・グレードの利点は実現されます。
f
Numonyx StrataFlash エンベデッド・メモリ P30 および P33 フラッシュ・メモリについて
詳しくは、Numonyx のウェブサイト (www.numonyx.com) でキーワードの「P30」また
は「P33」を検索して、P30 または P33 ファミリ・データシートを参照してくださ
い。For
シングル・デバイスの AP コンフィギュレーション
以下のインタフェース・ピンのグループは Numonyx P30 および P33 フラッシュ・メ
モリでサポートされます。
■
コントロール・ピン
■
アドレス・ピン
■
データ・ピン
以下は、サポートされるパラレル・フラッシュ・メモリからのコントロール信号で
す。
■
CLK
■
アクティブ Low リセット (RST#)
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■
アクティブ Low のチップ・イネーブル (CE#)
■
アクティブ Low の出力イネーブル (OE#)
■
アクティブ Low のアドレス有効 (ADV#)
■
アクティブ Low のライト・イネーブル (WE#)
同期データがデータ・バス上に用意できる状態になるとき、サポートされるパラレ
ル・フラッシュ・メモリは、Cyclone III デバイスにコントロール信号(WAIT)を出
力します。Cyclone III デバイスは、フラッシュ・メモリのアドレス・バス
(A[24:1])と接続する 24 ビット・アドレス・バスがあります。16 ビット双方向
データ・バス(DATA[15..0])は Cyclone III デバイスおよびフラッシュ・メモリ間
のデータ転送を提供します。
以下は、Cyclone III デバイスからフラッシュ・メモリへのコントロール信号です。
■
DCLK
■
nRESET
■
FLASH_nCE
■
nOE
■
nAVD
■
nWE
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9‒29
Numonyx P30 および P33 フラッシュ・メモリのインタフェースは、図 9-8 に示すよ
うに Cyclone III デバイスのピンに接続します。
図 9-8. Numonyx P30 および P33 フラッシュ・メモリを使用するシングル・デバイスの AP コンフィギュレー
ション
VCCIO (1) VCCIO (1) VCCIO (1)
10kΩ
nCONFIG
CONF_DONE
10kΩ
nSTATUS
10kΩ
nCEO
N.C. (2)
nCE
GND
CLK
RST#
CE#
OE#
ADV#
WE#
WAIT
DQ[15:0]
A[24:1]
Numonyx P30/P33 Flash
MSEL[3..0]
(3)
DCLK
nRESET
FLASH_nCE
nOE
nAVD
nWE
I/O (4)
DATA[15..0]
PADD[23..0]
Cyclone III Device
図 9-8 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。MSEL[3..0] を接続するには、
9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA または GND に接続します。
(4) コンフィギュレーション・モード中、AP コンフィギュレーションは WAIT 信号を無視します。しかし、ユーザー・モード中に
ユーザー・ロジックでフラッシュにアクセスする場合、Numonyx P30 または P33 フラッシュから WAIT 信号を監視するために、
正常な I/O をオプションで使用できます。
1
シングル・デバイスの AP コンフィギュレーションで、サポートされるパラレル・フ
ラッシュおよび Cyclone III デバイス間の最大のボード・ロードおよびボード・トレー
ス・レングスは、9–33 ページの表 9–12 にリストされる推奨事項に従わなければなり
ません。
1
Cyclone III デバイスの AP コンフィギュレーション手法を使用する場合、I/O バンク 1、
6、7、および 8 の VCCIO は、3.3、3.0、2.5、または 1.8 V でなければなりません。アル
テラは、AP コンフィギュレーション手法の Numonyx P30/P33 フラッシュおよび
Cyclone III デバイス間のレベル・シフタを使用することを推奨していません。
1
2.5-、3.0-、および 3.3-V I/O 規格で Numonyx フラッシュを使用する時に、Cyclone III デバ
イスの AP コンフィギュレーション・モードに直列抵抗が必要ありません。Numonyx
P30 IBIS モデルの出力バッファは 4.1 V 以上オーバーシュートしません。従って、直
列抵抗は、2.5-、3.0-、および 3.3-V AP コンフィギュレーション・オプションに必要
ではありません。しかし、Cyclone III デバイスと同じフラッシュ I/O を共有している
他のデバイスがある場合、すべての共有されたピンには 4.1-V 制限があり、直列抵抗
を必要とする可能性があります。
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9‒30
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
サポートされるパラレル・フラッシュ・メモリのデフォルトの読み出しモードは非
同期であり、パラレル・フラッシュ・メモリへの書き込みはすべて非同期です。両
方のパラレル・フラッシュ・ファミリとも同期読み出しモードをサポートし、デー
タは DCLK のポジティブ・エッジで供給されます。
■
nRESET はアクティブ Low ハード・リセットです。
■
FLASH_nCE はアクティブ Low のチップ・イネーブルです。
■
nOE は DATA[15..0] バスと WAIT ピンのアクティブ Low 出力イネーブルです。
■
nAVD はアクティブ Low アドレス有効信号で、フラッシュにアドレスを書き込むと
きに使用されます。
■
nWE はアクティブ Low ライト・イネーブルでフラッシュにデータを書き込むとき
に使用されます。
■
PADD[23..0] バスは、フラッシュに供給されるアドレス・バスです。
■
DATA[15..0] バスは、nOE で制御されるフラッシュ出力で、フラッシュから、
またはフラッシュへのデータを供給と読み出すための双方向バスです。
Cyclone III デバイスによって生成されるシリアル・クロック(DCLK)は、コンフィ
ギュレーション・サイクル全体を制御し、シリアル・インタフェースに対するタイ
ミングを提供します。Cyclone III デバイス・ファミリは、40-MHz 内部オシレータを使
用して DCLK を生成します。オシレータは、AS コンフィギュレーション手法で使用
される同じオシレータです。アクティブ DCLK 出力周波数は 9–16 ページの表 9–8 に
示されています。
マルチ・デバイスの AP コンフィギュレーション
チップ・イネーブル(nCE)ピンとチップ・イネーブル出力(nCEO)ピンを使用し
て、複数の Cyclone III デバイスをカスケード接続することが可能です。チェイン内の
最初のデバイスでは、nCE ピンを GND に接続しなければなりません。そして、nCEO
ピンをチェイン内の次のデバイスの nCE ピンに接続します。10-kΩ の外部プルアップ
抵抗を使用して、nCEO 信号を VCCIO レベルに対して High にして、内部ウィーク・プ
ルアップ抵抗を支援します。最初のデバイスがビットストリームからすべてのコン
フィギュレーション・データをキャプチャすると、nCEO ピンを Low にドライブし、
チェイン内の次のデバイスをイネーブルします。最後のデバイスの nCEO ピンは、
未接続のままにするか、あるいはチェイン内の最後のデバイスが Cyclone III デバイス
の場合は、コンフィギュレーション後にユーザー I/O ピンとして使用できます。チェ
イン内の各デバイスの nCONFIG、nSTATUS、CONF_DONE、DCLK、DATA[15..8]、
および DATA[7..0] ピンは接続されます(9–32 ページの図 9-10 を参照)。
9–31 ページの図 9-9 および 9–32 ページの図 9-10 に示すように、チェイン内の最初
の Cyclone III デバイス・ファミリは、コンフィギュレーション・マスターであり、
チェイン全体のコンフィギュレーションを制御します。MSEL ピンを接続して、AP
コンフィギュレーション手法を選択する必要があります。残りの Cyclone III デバイス
はコンフィギュレーション・スレーブとして使用されす。MSEL ピンを接続して、
FPP コンフィギュレーション手法を選択する必要があります。FPP コンフィギュレー
ションをサポートするその他のどのアルテラ・デバイスでも、コンフィギュレー
ション・スレーブとしてチェインの一部に含めることができます。
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9‒31
以下は、マルチ・デバイス AP コンフィギュレーションの DATA[15..0] バスのコン
フィギュレーションです。
■
バイト幅のマルチ・デバイスの AP コンフィギュレーション
■
ワード幅のマルチ・デバイスの AP コンフィギュレーション
バイト幅のマルチ・デバイスの AP コンフィギュレーション
バイト幅のマルチ・デバイス AP コンフィギュレーションはマルチ・デバイス AP コ
ンフィギュレーションのより簡単な方法です。図 9-9 に示すように、バイト幅のマ
ルチ・デバイス P コンフィギュレーションで、フラッシュおよびマスター・デバイ
ス(AP コンフィギュレーション手法に設定する)からの DATA[7..0] ピンの LSB
は、FPP コンフィギュレーション手法に設定されるスレーブ・デバイスに接続され
ます。
図 9-9. バイト幅のマルチ・デバイスの AP コンフィギュレーション
VCCIO (1)
VCCIO (1)
VCCIO (1)
VCCIO (2)
10 kΩ
VCCIO (2)
10 kΩ
nCEO
nCE
nCEO
nCE
CONF_DONE
nSTATUS
nSTATUS
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
nCE
nCONFIG
10 kΩ
10 kΩ
CONF_DONE
10 kΩ
nCEO
N.C. (3)
GND
CLK
RST#
CE#
OE#
ADV#
WE#
WAIT
DQ[15:0]
A[24:1]
Numonyx P30/P33 Flash
DCLK
nRESET
FLASH_nCE
nOE
nAVD
nWE
I/O (5)
DATA[15..0]
PADD[23..0]
MSEL[3..0]
Cyclone III Master Device
(4)
DQ[7..0]
MSEL[3..0]
DATA[7..0]
DCLK
Cyclone III Slave Device
(4)
DQ[7..0]
MSEL[3..0]
(4)
DATA[7..0]
DCLK
Cyclone III Slave Device
Buffers (6)
図 9-9 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。マスター・デバイスは AP モード
で、スレーブ・デバイスは FPP モードで設定する必要があります。モードのマスター・デバイスおよび FPP モードのスレー
ブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接
VCCA または GND に接続します。
(5) AP コンフィギュレーションはコンフィギュレーション・モード中に WAIT 信号を無視します。しかし、ユーザー・モード中に
ユーザー・ロジックでフラッシュにアクセスしている場合、Numonyx P30 または P33 フラッシュから WAIT 信号を監視するた
めに、ノーマル I/O を使用することができます。
(6) DATA[15..0] と DCLK に対して、マスター・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。すべ
ての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗は、9–8 ページの「コンフィ
ギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等式に適合しなければなりません。
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9‒32
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
ワード幅のマルチ・デバイスの AP コンフィギュレーション
より効率的なセットアップは、スレーブ・デバイスが DATA[7..0] の LSB に接続さ
れて、残りのスレーブ・デバイスが DATA[15..8] の MSB に接続されるものです。
ワード幅のマルチ・デバイス AP コンフィギュレーションで、マスター・デバイスの
nCEO ピンは、図 9-10 に示すように、スレーブ・デバイスの 2 つの別個のデージー・
チェーンをイネーブルにして、両方のチェーンが同時にプログラムされることを可
能にします。
図 9-10. ワード幅のマルチ・デバイスの AP コンフィギュレーション
VCCIO (1)
VCCIO (1)
VCCIO (1)
VCCIO (2)
10 k
VCCIO (2)
10 k
nCEO
nCEO
nCE
CONF_DONE
nSTATUS
nSTATUS
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
nCE
nCONFIG
10 k
10 k
CONF_DONE
10 k
nCEO
nCE
N.C. (3)
GND
CLK
RST#
CE#
OE#
ADV#
WE#
WAIT
DQ[15:0]
A[24:1]
Numonyx P30/P33 Flash
DCLK
nRESET
FLASH_nCE
nOE
nAVD
nWE
I/O (5)
DATA[15..0]
PADD[23..0]
MSEL[3..0]
MSEL[3..0]
(4)
DQ[7..0]
DATA[7..0]
DCLK
Cyclone III Master Device
(4)
DQ[7..0]
Cyclone III Slave Device
MSEL[3..0]
(4)
DATA[7..0]
DCLK
Cyclone III Slave Device
VCCIO (1)
Buffers (6)
nCE
nCE
nCEO
CONF_DONE
nSTATUS
nCONFIG
CONF_DONE
nSTATUS
nCONFIG
10 k
nCEO
N.C. (3)
DQ[15..8]
MSEL[3..0]
DATA[7..0]
DCLK
MSEL[3..0]
(4)
DQ[15..8]
Cyclone III Slave Device
(4)
DATA[7..0]
DCLK
Cyclone III Slave Device
図 9-10 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。マスター・デバイスは AP モード
で、スレーブ・デバイスは FPP モードで設定する必要があります。モードのマスター・デバイスおよび FPP モードのスレー
ブ・デバイスの MSEL[3..0] を PS モードで接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接
VCCA または GND に接続します。
(5) AP コンフィギュレーションはコンフィギュレーション・モード中に WAIT 信号を無視します。しかし、ユーザー・モード中に
ユーザー・ロジックでフラッシュにアクセスしている場合、Numonyx P30 または P33 フラッシュから WAIT 信号を監視するた
めに、ノーマル I/O を使用することができます。
(6) DATA[15..0] と DCLK に対して、マスター・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。すべ
ての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗は、9–8 ページの「コンフィ
ギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等式に適合しなければなりません。
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9‒33
1
マルチ・デバイスの AP コンフィギュレーションで、パラレル・フラッシュおよびマ
スター・デバイス間のボード・トレース・レングスは、表 9–12 にリストされる推奨
事項に従わなければなりません。
図 9-9 およびに図 9-10 示すように、すべてターゲット・デバイスの nSTATUS ピン
および CONF_DONE ピンは、まとめて外部プルアップ抵抗に接続されています。デ
バイスでは、これらのピンはオープン・ドレインの双方向ピンです。最初のデバイ
スが、(コンフィギュレーション・データをすべて受信した後)nCEO をアサートす
ると、CONF_DONE ピンをリリースします。しかし、チェイン内の後続のデバイスは
それぞれのコンフィギュレーション・データを受信するまで、この共有 CONF_DONE
ラインを Low に保持します。チェイン内のすべてのターゲット・デバイスがそれぞれ
のコンフィギュレーション・データを受信して CONF_DONE を開放すると、プル
アップ抵抗がこのライン上で High レベルをドライブし、すべてのデバイスが同時に
初期化モードに入ります。
パラレル・フラッシュを Cyclone III デバイスに接続するガイドライン
シングルおよびマルチ・デバイスの AP コンフィギュレーションで、サポートされる
パラレル・フラッシュおよび Cyclone III デバイス間のボード・トレース・レングスと
ボード・ロードは、表 9–12 にリストされる推奨事項に従わなければなりません。こ
れらの推奨値は、複数のバス・マスターによる AP コンフィギュレーションにも適用
されます。
表 9‒12. AP コンフィギュレーションの最大のトレース・レングスおよびロード
Cyclone III デバイスからフラッシュ・
デバイスまでの最大のボード・ト
レース・レングス(インチ)
最大のボード・ロード
(pF)
DCLK
6
15
DATA[15..0]
6
30
PADD[23..0]
6
30
nRESET
6
30
Flash_nCE
6
30
nOE
6
30
nAVD
6
30
nWE
6
30
I/O (1)
6
30
Cyclone III AP Pi ピン
表 9–12 の注 :
(1) AP コンフィギュレーションはコンフィギュレーション・モード中に WAIT 信号を無視します。しか
し、ユーザー・モード中にユーザー・ロジックでフラッシュにアクセスしている場合、Numonyx
P30 または P33 フラッシュから WAIT 信号を監視するために、ノーマル I/O を使用することができ
ます。T
複数バス・マスターによるコンフィギュレーション
AS コンフィギュレーション手法と同様に、AP コンフィギュレーション手法もパラレ
ル・フラッシュの複数のバス・マスターをサポートします。別のマスターが AP コン
フィギュレーション・バスの制御を得るには、nCONFIG を Low にアサートして、マ
スターの Cyclone III デバイスをリセットして、nCE ピンの 10 kΩ ウィーク・プルダウ
ン抵抗を無効にする必要があります。これによって、マスターの Cyclone III デバイス
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9‒34
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
がリセットされ、このデバイスの AP コンフィギュレーション・バスがトライ・ス
テートになります。次に、他のマスターが AP コンフィギュレーション・バスの制御
を獲得します。他のマスターが処理を終了すると、AP コンフィギュレーション・バ
スを解放し、nCE ピンを解放し、最後に nCONFIG をパルスしてリコンフィギュレー
ションを再開します。
AP コンフィギュレーション手法では、複数のマスターがパラレル・フラッシュを共
有できます。AS コンフィギュレーション手法と同様に、バス制御は nCE ピンにより
ネゴシエートされます。
図 9-11 には、複数のバス・マスターによる AP コンフィギュレーションを示します。
図 9-11. 複数バス・マスターによる AP コンフィギュレーション
CLK
RST#
CE#
OE#
ADV#
WE#
WAIT
DQ[15:0]
A[24:1]
nCE
nCONFIG (7)
Other Master Device (6)
VCCIO (1) VCCIO (1)
10 kΩ
Numonyx P30/P33 Flash
GND
CONF_DONE
nCE
10 kΩ
nSTATUS
10 kΩ
nCONFIG
10 kΩ
CLK
RST#
CE#
OE#
ADV#
WE#
WAIT
DQ[15:0]
A[24:1]
VCCIO (1)
nCEO
DCLK (5)
nRESET
FLASH_nCE
nOE
nAVD
MSEL[3..0]
nWE
I/O (4)
DATA[15..0] (5)
PADD[23..0]
(2)
(3)
Cyclone III Master Device
図 9-11 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、またはユーザー I/O ピンとし
て使用することができます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。MSEL[3..0]] を接続するには、
9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA または GND に接続します。
(4) AP コンフィギュレーションはコンフィギュレーション・モード中に WAIT 信号を無視します。しかし、ユーザー・モード中に
ユーザー・ロジックでフラッシュにアクセスしている場合、Numonyx P30 または P33 フラッシュから WAIT 信号を監視するた
めに、ノーマル I/O を使用することができます。
(5) Cyclone III デバイス・ファミリをマルチデバイス・コンフィギュレーションでカスケード接続する場合は、DATA[15..0] およ
び DCLK に対するマスターおよびスレーブ・デバイスの間に、リピータ・バッファを接続する必要があります。すべての I/O
入力は 4.1 V の最大 AC 電圧を維持する必要があります。リピータ・バッファの出力抵抗は、9–8 ページの「コンフィギュレー
ションおよび JTAG ピンの I/O 要件」 に示す最大オーバーシュートの等式に適合しなければなりません。
(6) 他のマスター・デバイスは、9–8 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュー
トの等式に適合しなければなりません。
(7) 他のマスター・デバイスでの制御を可能にするために、nCONFIG を VCCIO に接続するのではなく、システムからの制御信号を
接続する必要があります。
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9‒35
図 9-12 に、シグナル・インテグリティの問題を最小限に抑えるための複数バス・マ
スターのインタフェース用の推奨されるバランスしたスター配線を示します。
図 9-12. バランスのスター配線
External
Master Device
N (2)
DCLK
M (1)
N (2)
Cyclone III
Master Device
Numonyx Flash
図 9-12 の注 :
(1) アルテラは、9–33 ページの表 9–12 にリストされるように M が 6 インチを越えることを推奨していま
せん。
(2) アルテラでは、バランスのスター配線を使用することを推奨しています。伝送ラインからの反射ノイ
ズを最小化するには、N の長さを等しくできるだけ短くしてください。M の長さはこのセットアップ
に適用できます。
AP コンフィギュレーション時間の見積り
AP コンフィギュレーション時間は、パラレル・コンフィギュレーション・デバイス
から Cyclone III デバイスへのデータ転送に要する時間によって左右されます。このパ
ラレル・インタフェースは、Cyclone III の DCLK 出力(内部オシレータから生成され
る)でクロックが供給されます。9–16 ページの表 9–8 に示すように、40 MHz のオシ
レータを使用する場合、DCLK の最小周波数は、20 MHz(50 ns)となります。ワー
ド幅のカスケード・プログラミングで、DATA[15..0] バスは 16 ビット・ワードを
転送し、コンフィギュレーション時間を AS コンフィギュレーション時間の約 1/16
に短縮します。したがって、EP3C40 デバイスの最大コンフィギュレーション時間の
見積り(9,600,000 ビットの非圧縮データ)は、式 9-4 および式 9-5 に示したとおり
です。
式 9-4.
maximum DCLK period
RBF Size × ⎛ ---------------------------------------------------------------⎞ = estimated maximum configuration time
⎝ 16 bits per DCLK cycle ⎠
式 9-5.
50 ns
9,600,000 bits × ⎛ ------------------⎞ = 30 ms
⎝ 16 bits⎠
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9‒36
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
標準コンフィギュレーション時間を見積るには、9–16 ページの表 9–8 に記載した標
準 DCLK 周期を使用します。標準 DCLK 周期が 33.33 ns の場合、標準コンフィギュ
レーション時間は 20 ms です。
パラレル・フラッシュ・メモリのプログラミング
サポートされるパラレル・フラッシュ・メモリは、不揮発性コンフィギュレーショ
ン・デバイスです。これらは業界標準マイクロプロセッサ・フラッシュ・メモリで
す。サポートされている汎用パラレル・フラッシュ・ファミリについて詳しくは、
9–27 ページの表 9–11 を参照してください。
シングルまたはマルチ・デバイスの Cyclone III デバイスは、フラッシュ・ローダ・メ
ガファンクションを使用して、JTAG インタフェースによるイン・システムのパラレ
ル・フラッシュ・プログラミングをサポートします。Cyclone III デバイスでは、ホス
トまたはダウンロード・ケーブルがパラレル・フラッシュのコンフィギュレーショ
ン・ピンにアクセスできなくても、ボード・インテリジェント・ホストまたはダウ
ンロード・ケーブルは、システムのパラレル・フラッシュをプログラムするために 4
本の JTAG ピンを使用します。
f
JTAG ピンで Cyclone III デバイスのイン・システムのパラレル・フラッシュをプログラ
ムすることについて詳しくは、「AN 478: Quartus II ソフトウェアでの FPGA ベースのパ
ラレル・フラッシュ・ローダの使用」を参照してください。
AP コンフィギュレーション手法では、サポートされるパラレル・フラッシュ・メモ
リにアドレスしている 16 ビット・ワードで表わされている時、デフォルト・コン
フィギュレーション・ブート・アドレスは 0×010000 です(図 9-13 を参照)。ソフト
ウェアでは、8 ビットのバイト・アドレッシングの時に表されているので、デフォル
ト・コンフィギュレーション・ブート・アドレスは 0x020000 です。Cyclone III デバ
イスはワード・アドレス 0x010000 から設定します。それはバイトアドレス 0x020000
と等しいです。
1
Quartus II ソフトウェアは、デフォルト・コンフィギュレーション・ブート・アドレ
スのバイト・アドレッシングを使用します。開始アドレス・フィールドは、
0x0200000 に設定する必要があります。
デフォルト・コンフィギュレーション・ブート・アドレッシングで、システムはフ
ラッシュ・メモリ・マップの特別なパラメータ・ブロックを使用することができま
す。パラメータ・ブロックはメモリ・マップのトップまたはボトムにあります。AP
コンフィギュレーション手法のコンフィギュレーション・ブート・アドレスは、図
9-13 に示されます。APFC_BOOT_ADDR JTAG 命令を使用して、デフォルト・コン
フィギュレーションのデフォルト・ブート・アドレス 0x010000 を、要求されるアド
レスに変更できます。APFC_BOOT_ADDR JTAG 命令について詳しくは、9–66 ページ
の「JTAG 命令」を参照してください。
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図 9-13. AP フラッシュ・メモリ・マップのコンフィギュレーション・ブート・アドレス
図 9-13 の注 :
(1) 16 ビット・ワード・アドレッシングで表わされる時、デフォルト・コンフィギュレーション・ブー
ト・アドレスは x010000 です。
PS コンフィギュレーション
Cyclone III デバイス・ファミリの PS コンフィギュレーションは、MAX II デバイス、
マイクロプロセッサとフラッシュ・メモリ、またはダウンロード・ケーブルなど、
外部インテリジェント・ホストを使用して実行できます。PS 手法では、外部ホスト
がコンフィギュレーションを制御します。コンフィギュレーション・データは、
DCLK の各立ち上がりエッジで DATA[0] ピンを介して、ターゲットの Cyclone III デ
バイス・ファミリに送られます。
システムに既にコモン・フラッシュ・インタフェース(CFI)フラッシュ・メモリが
ある場合は、それを Cyclone III デバイス・ファミリのコンフィギュレーション・スト
レージとしても使用できます。MAX II PFL 機能は、JTAG インタフェースを介して CFI
フラッシュ・メモリ・デバイスをプログラムする効率的な方法、および Cyclone III デ
バイス・ファミリに対するフラッシュ・メモリ・デバイスからのコンフィギュレー
ションを制御するロジックを提供します。PFL 機能を使用して、PS および FPP 両方
のコンフィギュレーション手法がサポートされます。
f
1
PFL について詳しくは、「Quartus II ソフトウェアでのパラレル・フラッシュ・ローダ
の使用」を参照してください。
Cyclone III デバイス・ファミリでは、PS または FPP コンフィギュレーションのエンハ
ンスト・コンフィギュレーション・デバイスをサポートしません。
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9‒38
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外部ホストを使用した PS コンフィギュレーション
PS コンフィギュレーション手法では、MAX II デバイスまたはマイクロプロセッサ
は、フラッシュ・メモリなどのストレージ・デバイスからターゲットの Cyclone III デ
バイス・ファミリへのコンフィギュレーション・データの転送を制御するインテリ
ジェント・ホストとして使用できます。コンフィギュレーション・データは、.rbf、
.hex、または .ttf フォーマットで保存できます。
図 9-14 に、シングル・デバイス・コンフィギュレーションでの Cyclone III デバイ
ス・ファミリと外部ホスト・デバイス間のコンフィギュレーション・インタフェー
ス接続を示します。
図 9-14. 外部ホストを使用したシングル・デバイス PS コンフィギュレーション
Memory
VCCIO(1) VCCIO(1)
ADDR
Cyclone III
Device Family
DATA[0]
10 kΩ
External Host
(MAX II Device or
Microprocessor)
10 kΩ
GND
MSEL[3..0]
(3)
CONF_DONE
nSTATUS
nCE
nCEO
N.C. (2)
DATA[0] (4)
nCONFIG
DCLK (4)
図 9-14 の注 :
(1) デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCC は、デバイスおよび外
部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。
(2) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] に接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA ま
たは GND に接続します。
(4) すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[0] と DCLK は、9–8 ペー
ジの「コンフィギュレーションおよび JTAG ピンの I/O 要件」 に示す最大オーバーシュートの等式に
適合する必要があります。
コンフィギュレーションを開始するには、外部ホスト・デバイスは nCONFIG ピンに
Low から High の遷移を生成する必要があります。nSTATUS が High にプルアップさ
れると、外部ホスト・デバイスはコンフィギュレーション・データを 1 ビットずつ
DATA[0] ピンに送信しなければなりません。コンフィギュレーション・データを
.rbf、.ttf、または .hex ファイルで使用する場合は、各データ・バイトの最下位ビッ
ト(LSB)を最初に送信します。例えば、.rbf にバイト・シーケンス 02 1B EE 01 FA が
含まれている場合、デバイスに送信する必要があるシリアル・ビットストリームは:
0100-0000 1101-1000 0111-0111 1000-0000 0101-1111
Cyclone III デバイスは、DATA[0] ピンでコンフィギュレーション・データを受信し、
DCLK ピンでクロックを受信します。データは、DCLK の立ち上がりエッジでデバイ
スにラッチされます。CONF_DONE が High になり、そしてデバイスが初期化状態に
入るまで、データは継続してターゲット・デバイスに送られます。
1
デバイスの初期化を開始するために、CONF_DONE が High になると 2 つの DCLK 立ち下
がりエッジが必要です。
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9‒39
初期化が完了すると、INIT_DONE ピンは解放されて High にプルアップされ、デバ
イスはユーザー・モードに入ります。外部ホスト・デバイスは、デバイスがユー
ザー・モードに入ったことを示すこの Low から High への遷移を検出できなければな
りません。初期化が完了すると、デバイスはユーザー・モードに入ります。ユー
ザー・モードでは、ユーザー I/O ピンにウィーク・プルアップ抵抗がなくなり、デザ
インで割り当てられたとおりに機能します。
コンフィギュレーションの最後に DCLK と DATA[0] をフローティング状態のままに
しないために、MAX II デバイスはこれらを High か Low のいずれかボードで都合がよ
い方にドライブする必要があります。コンフィギュレーション後、DATA[0] ピンは
ユーザー I/O ピンとして使用できます。PS 手法では、デフォルトで DATA[0] ピンは
ユーザー・モードでトライ・ステートになり、MAX II デバイスでドライブしなけれ
ばなりません。Quartus II ソフトウェアでこのデフォルト・オプションを変更するに
は、Device and Pin Options ダイアログ・ボックスの Dual-Purpose Pins タブを選択しま
す。
コンフィギュレーションを正しく行うには、コンフィギュレーション・クロック
(DCLK)速度が規定周波数以下でなければなりません(9–46 ページの図 9-19 を参
照)。DCLK には最大周期はありません。これは DCLK を無制限に停止することに
よってコンフィギュレーションを休止できることを意味します。
コンフィギュレーション実行中にエラーが発生した場合、また Auto-restart
configuration after error オプションがオンの場合、Cyclone III デバイス・ファミリは、
リセット・タイムアウト期間(最大 230 μs)後に nSTATUS を解放します。
nSTATUS が解放され、プルアップ抵抗により High にプルアップされると、外部ホス
ト・デバイスは nCONFIG の Low パルスを与えることなく、ターゲット・デバイス
のリコンフィギュレーションを試みます。このオプションがオフの場合、外部ホス
ト・デバイスは、nCONFIG で Low から High への遷移(500 ns 以上の Low パルス)
を生成して、コンフィギュレーション・プロセスを再開する必要があります。
外部ホスト・デバイスは CONF_DONE ピンと INIT_DONE ピンをモニタすることに
よっても、コンフィギュレーションの成功を確認できます。外部ホスト・デバイス
は、CONF_DONE ピンをモニタして、エラーを検出し、プログラミングの完了を判断
する必要があります。すべてのコンフィギュレーション・データが送信されたが、
CONF_DONE または INIT_DONE が High になっていない場合、外部ホスト・デバイ
スはターゲット・デバイスをリコンフィギュレーションしなければなりません。
図 9-15 に、外部ホスト・デバイスを使用して複数のデバイスをコンフィギュレー
ションする方法を示します。この回路はシングル・デバイスの PS コンフィギュレー
ション・デバイス回路に類似していますが、マルチ・デバイスのコンフィギュレー
ションのために Cyclone III デバイス・ファミリがカスケード接続されています。
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Cyclone IV デバイス・ハンドブック Volume 1
9‒40
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
図 9-15. 外部ホストを使用したマルチ・デバイス PS コンフィギュレーション
Memory
VCCIO (1) VCCIO (1) Cyclone III Device Family 1
ADDR DATA[0]
10 kΩ
10 kΩ
10 kΩ
(4)
MSEL[3..0]
(4)
CONF_DONE
nSTATUS
nCEO
nCE
CONF_DONE
nSTATUS
nCEO
nCE
N.C. (3)
DATA[0] (5)
nCONFIG
DCLK (5)
DATA[0] (5)
nCONFIG
DCLK (5)
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
VCCIO (2)
Cyclone III Device Family 2
GND
Buffers (5)
図 9-15 の注 :
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する
必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くな
ければなりません。
(2) nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] を接続するには、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA また
は GND に接続します。
(5) すべての I/O 入力は 4.1V の最大 AC 電圧を維持する必要があります。DATA[0] と DCLK は、9–8 ペー
ジの「コンフィギュレーションおよび JTAG ピンの I/O 要件」 に示す最大オーバーシュートの等式に
適合する必要があります。
マルチ・デバイス PS コンフィギュレーションでは、最初のデバイスの nCE ピンは
GND に接続され、nCEO ピンはチェイン内の次のデバイスの nCE ピンに接続されま
す。最後のデバイスの nCE 入力は、1 つ前のデバイスから供給され、その nCEO ピ
ンはフロート状態のままです。複数デバイスのコンフィギュレーション・チェイン
内の最初のデバイスがコンフィギュレーションを完了した後、その nCEO ピンは
Low にドライブされ、2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバ
イスがコンフィギュレーションを開始します。チェイン内の 2 番目のデバイスは、1
クロック・サイクル以内にコンフィギュレーションを開始します。したがって、外
部ホスト・デバイスにはデータの転送先は分かりません。他のすべてのコンフィ
ギュレーション・ピン(nCONFIG、nSTATUS、DCLK、DATA[0]、CONF_DONE)
は、チェイン内のすべてのデバイスに接続されます。コンフィギュレーション信号
の生成には、シグナル・インテグリティを保証し、クロック・スキュー問題を防止
するバッファリングが必要になる場合があります。DCLK ラインと DATA ラインが
バッファリングされるようにします。すべてのデバイスの CONF_DONE ピンは連結
されているため、すべてのデバイスは同時に初期化され、ユーザー・モードに入り
ます。
すべての nSTATUS および CONF_DONE ピンは連結されており、いずれかのデバイス
がエラーを検出した場合、チェイン全体のコンフィギュレーションを停止して、
チェイン全体をリコンフィギュレーションする必要があります。例えば、最初のデ
バイスが nSTATUS でエラーを示すと、nSTATUS ピンを Low にプルダウンしてチェ
インをリセットします。この動作はシングル・デバイスでエラーを検出するのに似
ています。
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒41
ユーザー・システムでは、同じコンフィギュレーション・データを含む複数のデバ
イスを持つことができます。最後のデバイスの nCE 入力は、1 つ前のデバイスから
供給され、その nCEO ピンはフロート状態のままです。他のすべてのコンフィギュ
レーション・ピン(nCONFIG、nSTATUS、DCLK、DATA[0]、および CONF_DONE)
は、チェイン内のすべてのデバイスに接続されます。コンフィギュレーション信号
の生成には、シグナル・インテグリティを保証し、クロック・スキュー問題を防止
するバッファリングが必要になる場合があります。DCLK ラインと DATA ラインが
バッファリングされるようにします。デバイスの集積度とパッケージは同じでなけ
ればなりません。すべてのデバイスは、同時にコンフィギュレーションを開始し、
終了します。
図 9-16 に、Cyclone III デバイスが同じコンフィギュレーション・データを受信して
いるときのマルチ・デバイス PS コンフィギュレーションを示します。
図 9-16. 両方のデバイスが同じデータを受信するときのマルチ・デバイス PS コンフィ
ギュレーション
Memory
VCCIO (1) VCCIO (1) Cyclone III Device Family
ADDR
Cyclone III Device Family
DATA[0]
10 kΩ
10 kΩ
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
CONF_DONE
nSTATUS
nCE
nCEO
GND
DATA[0] (4)
nCONFIG
DCLK (4)
(3)
MSEL[3..0]
CONF_DONE
nSTATUS
nCE
nCEO
N.C. (2)
(3)
N.C. (2)
GND
DATA[0] (4)
nCONFIG
DCLK (4)
Buffers (4)
図 9-16 の注 :
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する
必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くな
ければなりません。
(2) 複数のデバイスに同じコンフィギュレーション・データをコンフィギュレーションする場合は、両方
のデバイスの nCEO ピンは未接続のままにしておくか、またはユーザー I/O ピンとして使用できます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。MSEL ピ
ンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。MSEL[3..0] を接
続するには、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA または GND に接続し
ます。
(4) すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[0] と DCLK は、9–8 ペー
ジの「コンフィギュレーションおよび JTAG ピンの I/O 要件」 に示す最大オーバーシュートの等式に
適合する必要があります。
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9‒42
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
PS コンフィギュレーション・タイミング
PS コンフィギュレーションは、セットアップ・タイミングとホールド・タイミング
のパラメータ、および最大のクロック周波数に適合する必要があります。マイクロ
プロセッサまたは別のインテリジェント・ホストで PS インタフェースを制御すると
きには、これらのタイミング要件を満たすようにします。
図 9-17 に、外部ホスト・デバイスを外部ホストとして使用するときの、PS コン
フィギュレーションのタイミング波形を示します。
図 9-17. PS コンフィギュレーションのタイミング波形 ( 注 1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
DCLK
tDH
DATA[7..0]
Byte 0
Byte 1
Byte 2
Byte 3
Byte n-1
Byte n
(5)
U
tDSU
Us
User I/O Tri-stated with internal pull-up resistor
INIT_DONE
図 9-17 の注 :
(1) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、
nCONFIG、nSTATUS、および CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプ
ルダウンされると、リコンフィギュレーション・サイクルが開始します。
(2) 電源投入後、Cyclone III デバイス・ファミリは POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(4) ユーザー・モードでは、PS コンフィギュレーション手法を使用する場合、DCLK は High または Low
のうち都合の良いレベルにドライブしなければなりません。AS コンフィギュレーション手法を使用
する場合、DCLK は Cyclone III デバイス・ファミリの出力ピンであり、外部でドライブする必要があ
りません。
(5) コンフィギュレーション後、DATA[0] ピンをフローティング状態のままにしないでください。High
または Low のいずれかの都合の良いレベルにドライブします。
表 9–13 に、Cyclone III デバイス・ファミリの PS コンフィギュレーションのタイミン
グ・パラメータを示します。
表 9‒13. Cyclone III デバイス・ファミリの PS コンフィギュレーションのタイミング・パラメータ ( 注 1) ( その1 )
シンボ
ル
パラメータ
Min
Max
単位
tCF2CD
nCONFIG Low から CONF_DONE Low へ
—
500
ns
tCF2ST0
nCONFIG Low から nSTATUS Low へ
—
500
ns
tCFG
nCONFIG Low パルス幅
500
—
ns
tSTATUS
nSTATUS Low パルス幅
45
230 (2)
μs
tCF2ST1
nCONFIG High から nSTATUS High へ
—
230 (2)
μs
tCF2CK
nCONFIG High から DCLK の最初の立ち上がり
エッジへ
230 (2)
—
μs
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9‒43
表 9‒13. Cyclone III デバイス・ファミリの PS コンフィギュレーションのタイミング・パラメータ ( 注 1) ( その2 )
シンボ
ル
tST2CK
tDSU
パラメータ
nSTATUSHigh から DCLK の最初の立ち上がり
エッジへ
DCLK の立ち上がりエッジ前のデータ・セット
アップ時間
Min
Max
単位
2
—
μs
5
—
ns
0
—
ns
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド
時間
tCH
DCLK High 時間
3.2
—
ns
tCL
DCLK Low 時間
3.2
—
ns
tCLK
DCLK 周期
7.5
—
ns
fMAX
DCLK 周波数
—
100 (4)
MHz
tCD2UM
CONF_DONE High からユーザー・モード へ (3)
300
650
μs
tCD2CU
CONF_DONE High から CLKUSR イネーブル
—
—
tCD2UMC
CONF_DONE HighからCLKUSRオプションがオンの tCD2CU + ( 初期化クロック・サ
ユーザー・モードへ
イクル × CLKUSR 周期 ) (5)
—
—
4 × 最大 DCLK 周期
表 9–13 の注 :
(1) この情報は暫定仕様です。
(2) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合
に適用されます。
(3) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(4) Cyclone III デバイスは、133 MHz の DCLK fMAX をサポートします。そして、Cyclone III LS デバイスは、100 MHz の DCLK fMAX を
サポートします。
(5) Cyclone III デバイス・ファミリの必要な初期化クロック・サイクルについて詳しくは、9–11 ページの表 9–5 を参照してくだ
さい。
ダウンロード・ケーブルを使用した PS コンフィギュレーション
この項で使用する「ダウンロード・ケーブル」という用語には、アルテラの USBBlaster ユニバーサル・シリアル・バス(USB)ポート・ダウンロード・ケーブル、
MasterBlaster™ シリアル /USB 通信ケーブル、ByteBlaster II パラレル・ポート・ダウン
ロード・ケーブル、ByteBlasterMV™ パラレル・ポート・ダウンロード・ケーブル、
EthernetBlaster ダウンロード・ケーブルが含まれます。
ダウンロード・ケーブルを使用した PS コンフィギュレーションでは、インテリジェ
ント・ホスト(PC など)のストレージ・デバイスからダウンロード・ケーブルを介
して、データをデバイスに転送します。
次に、プログラミング・ハードウェアまたはダウンロード・ケーブルが、コンフィ
ギュレーション・データを 1 ビットずつデバイスの DATA[0] ピンに送信します。コ
ンフィギュレーション・データは、CONF_DONE が High になるまでターゲット・デ
バイスに送られます。デバイスを初期化するには、CONF_DONE ピンに 10-kΩ の外部
プルアップ抵抗が必要です。
エラーが発生したときには Quartus II ソフトウェアで手動によってコンフィギュレー
ションを再開しなければならないので、ダウンロード・ケーブルを使用するときに
は、Auto-restart configuration after error オプションを設定してもコンフィギュレー
ション・サイクルには影響を与えません。また、Quartus II プログラマおよびダウン
ロード・ケーブルを使用してデバイスをプログラムするとき、Enable user-supplied
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9‒44
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
start-up clock (CLKUSR) オプションは .sof でディセーブルされるため、このオプショ
ンがデバイスの初期化に影響を与えることはありません。したがって、CLKUSR オプ
ションをオンにした場合、Quartus II プログラマーとダウンロード・ケーブルを使用
してデバイスをコンフィギュレーションする際に、CLKUSR にクロックを供給する
必要はありません。
図 9-18 に、ダウンロード・ケーブルを使用した Cyclone III デバイス・ファミリの PS
コンフィギュレーションを示します。
図 9-18. USB-Blaster、MasterBlaster、ByteBlaster II、ByteBlasterMV、または
Ethernet Blaster ケーブルでの PS コンフィギュレーション
VCCA (1)
(2)
VCCA (1)
10kΩ
10 kΩ
VCCA (1)
VCCA (1)
VCCA (1)
10kΩ
10kΩ
10kΩ
(2)
Cyclone III Device Family
CONF_DONE
nSTATUS
MSEL[3..0] (5)
nCE
nCEO
N.C. (4)
Download Cable 10-Pin Male
Header (Top View)
GND
DCLK
DATA[0]
nCONFIG
Pin 1
VCCA (6)
GND
VIO (3)
Shield
GND
図 9-18 の注 :
(1) プルアップ抵抗は、VCCA 電源と同じ電源電圧に接続しなければなりません。
(2) DATA[0] および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダ
ウンロード・ケーブルだけの場合に限り必要です。これはコンフィギュレーションの後、DATA[0]
と DCLK がフロート状態になったままにしないようにするためです。例えば、コンフィギュレーショ
ン・デバイスも使用する場合、DATA[0] および DCLK のプルアップ抵抗は不要です。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCA
に一致する必要があります。この値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable
User Guide」を参照してください。USB-Blaster, ByteBlaster II、ByteBlasterMV、および Ethernet Blaster で
は、このピンは接続されていません。
(4) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(5) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] に接続する場合は、を参照してください。MSEL ピンは直接 VCCA または GND に接続し
ます。
(6) ByteBlaster II、USB-Blaster または ByteBlasterMV ケーブルの VCC を 2.5-V 電源でパワーアップします。
サード・パーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、
MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、USB ケーブルから、5.0- または
3.3-V 回路ボード、DC 電源、または 5.0 V から、パワーを受信することができます。この値につて詳
しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。
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9‒45
ダウンロード・ケーブルを使用して、各デバイスの nCEO ピンを後続のデバイスの
nCEO ピンに接続することによって、複数の Cyclone III デバイス・ファミリをコン
フィギュレーションすることができます。最初のデバイスの nCE ピンは GND に接続
され、nCEO ピンはチェイン内の次のデバイスの nCE ピンに接続されます。最後の
デバイスの nCE 入力は、1 つ前のデバイスから供給され、その nCEO ピンはフロー
ト状態のままです。他のすべてのコンフィギュレーション・ピン(nCONFIG、
nSTATUS、DCLK、DATA[0]、および CONF_DONE )は、チェイン内のすべてのデバ
イスに接続されます。すべてのデバイスの CONF_DONE ピンは連結されているため、
チェイン内のすべてのデバイスは同時に初期化され、同時にユーザー・モードに入
ります。
また、nSTATUS ピンも連結されているため、いずれかのデバイスがエラーを検出す
ると、チェイン全体でコンフィギュレーションを停止します。エラーが発生したと
きには Quartus II ソフトウェアで手動によってコンフィギュレーションを再開しなけ
ればならないので、Auto-restart configuration after error オプションを設定してもコン
フィギュレーション・サイクルには影響を与えません。
図 9-19 に、MasterBlaster、USB-Blaster、ByteBlaster II、または ByteBlasterMV ケーブル
を使用した Cyclone III デバイス・ファミリの PS コンフィギュレーションを示しま
す。
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9‒46
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
図 9-19. USB-Blaster、MasterBlaster、ByteBlaster II、ByteBlasterMV、または
EthernetBlaster ケーブルを使用したマルチ・デバイス PS コンフィギュレーション
VCCA (1)
VCCA (1)
VCCA (1)
10 kΩ
10 kΩ
(2)
VCCIO (4)
10 kΩ
VCCA (1)
10 kΩ
(2)
VCCA (1)
Download Cable
10-Pin Male Header
(Passive Serial Mode)
10 kΩ
Cyclone III Device Family 1
CONF_DONE
nSTATUS
DCLK
MSEL[3..0] (6)
Pin 1
VCCA (7)
GND
VIO (3)
nCE
10 kΩ
GND
DATA[0]
nCONFIG
nCEO
GND
Cyclone III Device Family 2
CONF_DONE
nSTATUS
MSEL[3..0]
DCLK
(6)
nCE
nCEO
N.C. (5)
DATA[0]
nCONFIG
図 9-19 の注 :
(1) プルアップ抵抗は、VCCA 電源と同じ電源電圧に接続しなければなりません。
(2) DATA[0] および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウ
ンロード・ケーブルだけの場合に限り必要です。これはコンフィギュレーションの後、DATA[0] と
DCLK がフロート状態になったままにしないようにするためです。例えば、コンフィギュレーション・
デバイスも使用する場合、DATA[0] および DCLK のプルアップ抵抗は不要です。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCA
に一致する必要があります。この値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable
User Guide」 を参照してください。USB-Blaster と ByteBlaster II では、このピンは AS プログラミングに
使用する場合は nCE に接続し、それ以外の場合は接続しません。
(4) nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(5) 最後のデバイスの nCEO ピンは、未接続のままにするか、あるいはユーザー I/O ピンとして使用でき
ます。
(6) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] に接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA ま
たは GND に接続します。
(7) ByteBlasterII、USB-Blaster、または ByteBlasterMV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワー
アップします。サード・パーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダの
ピン 4 は、MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、USB ケーブルから、
5.0- または 3.3-V 回路ボード、DC 電源、または 5.0 V から、パワーを受信することができます。この
値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してく
ださい。
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9‒47
FPP コンフィギュレーション
Cyclone III デバイス・ファミリのフ FPP コンフィギュレーションは、ますます強まる
高速コンフィギュレーション時間の要求に応えるように設計されています。
Cyclone III デバイスは、クロック・サイクルごとにバイト幅のコンフィギュレーショ
ン・データを受信できるように設計されています。
Cyclone III デバイス・ファミリの FPP コンフィギュレーションは、MAX II デバイスま
たはマイクロプロセッサなどのインテリジェント・ホストを使用して実行できます。
システムに既に CFI フラッシュ・メモリがある場合は、それを Cyclone III デバイス・
ファミリのコンフィギュレーション・ストレージとしても使用できます。MAX II デ
バイスの MAX II PFL 機能は、JTAG インタフェースを介して CFI フラッシュ・メモリ・
デバイスをプログラムする効率的な方法、および Cyclone III デバイス・ファミリに対
するフラッシュ・メモリ・デバイスからのコンフィギュレーションを制御するロ
ジックを提供します。この PFL 機能を使用して、PS および FPP 両方のコンフィギュ
レーション手法がサポートされます。
f
PFL について詳しくは、「AN 386: Using the Parallel Flash Loader with the Quartus II
Software」を参照してください。
1
Cyclone III デバイス・ファミリでは、PS または FPP コンフィギュレーションのエンハ
ンズ・コンフィギュレーション・デバイスをサポートしません。
1
FPP コンフィギュレーションは、Cyclone III デバイスの E144 デバイス・パッケージでは
サポートされていません。
外部ホストを使用した FPP コンフィギュレーション
外部ホストを使用した FPP コンフィギュレーションは、Cyclone III デバイス・ファミ
リをコンフィギュレーションする最速の方法です。PS コンフィギュレーション手法
では、フラッシュ・メモリなどのストレージ・デバイスからターゲットの Cyclone III
デバイス・ファミリへのコンフィギュレーション・データの転送を制御する外部ホ
ストとして使用できます。コンフィギュレーション・データは、.rbf、.hex、または
.ttf フォーマットで保存できます。外部ホストを使用する場合、データをフラッ
シュ・メモリからフェッチしてデバイスに送信するといったコンフィギュレーショ
ン・プロセスを制御するデザインを外部ホスト・デバイスに格納する必要がありま
す。図 9-20 に、シングル・デバイス・コンフィギュレーションでの Cyclone III デバ
イス・ファミリと外部デバイス間のコンフィギュレーション・インタフェース接続
を示します。
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9‒48
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インのセキュリティ、およびリモート・システム・アップグレード
図 9-20. 外部ホストを使用したシングル・デバイス FPP コンフィギュレーション
Memory
ADDR
DATA[7..0]
VCCIO(1) VCCIO(1) Cyclone III Device Family
10 kΩ
External Host
(MAX II Device or
Microprocessor)
10 kΩ
GND
MSEL[3..0]
(3)
CONF_DONE
nSTATUS
nCEO
nCE
N.C. (2)
DATA[7..0] (4)
nCONFIG
DCLK (4)
図 9-20 の注 :
(1) デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCC は、デバイスおよび外
部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。
(2) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] に接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA また
は GND に接続します。
(4) すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[7..0] と DCLK は、9–8
ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等
式に適合する必要があります。
nSTATUS が解放されると、デバイスはコンフィギュレーション・データを受信可能
な状態になり、コンフィギュレーション・ステージが開始されます。nSTATUS が
High にプルアップされると、外部ホスト・デバイスはコンフィギュレーション・
データを 1 バイトずつ DATA[7..0] ピンに送信しなければなりません。
Cyclone III デバイスは、DATA[7..0] ピンでコンフィギュレーション・データを受信
し、DCLK ピンでクロックを受信します。データは、DCLK の立ち上がりエッジでデ
バイスにラッチされます。CONF_DONE が High になるまで、データは継続してター
ゲット・デバイスに送られます。FPP コンフィギュレーション・モードでは、
CONF_DONE ピンは 1 バイト早く High になります。最後のバイトは、シリアル・コ
ンフィギュレーション(AS および PS)モードで必要になります。
1
デバイスの初期化を開始するために、CONF_DONE が High になると2つの DCLK 立ち下
がりエッジが必要です。
CLKUSR にクロックを供給しても、コンフィギュレーション・プロセスには影響しま
せん。CONF_DONE が High に遷移した後、tCD2CU の規定時間後に CLKUSR がイネーブ
ルされます。この期間の経過後、Cyclone III デバイス・ファミリは正しく初期化を実
行してユーザー・モードに入るために一定量のクロック・サイクルを必要とします。
Cyclone III デバイス・ファミリの必要な初期化クロック・サイクルについて詳しく
は、9–11 ページの表 9–5 を参照してください。Cyclone III デバイス・ファミリのサ
ポートされる CLKUSR fMAX の値について詳しくは、9–52 ページの表 9–14 を参照して
ください。
初期化が完了すると、INIT_DONE ピンは解放されて High にプルアップされます。
外部ホスト・デバイスは、デバイスがユーザー・モードに入ったことを示すこの
Low から High への遷移を検出できなければなりません。初期化が完了すると、デバ
イスはユーザー・モードに入ります。ユーザー・モードでは、ユーザー I/O ピンに
ウィーク・プルアップ抵抗がなくなり、デザインで割り当てられたとおりに機能し
ます。
Cyclone IV デバイス・ハンドブック Volume 1
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒49
コンフィギュレーションの最後に DCLK と DATA[0] をフローティング状態のままに
しないために、MAX II デバイスはこれらを High か Low のいずれかボードで都合がよ
い方にドライブする必要があります。コンフィギュレーション後、DATA[0] ピンは
ユーザー I/O ピンとして使用できます。Quartus II ソフトウェアで FPP 手法が選択さ
れると、デフォルトで DATA[0] ピンはユーザー・モードではトライ・ステートにな
るため、MAX II デバイスでドライブしなければなりません。Quartus II ソフトウェア
でこのデフォルト・オプションを変更するには、Device and Pin Options ダイアログ・
ボックスの Dual-Purpose Pins タブを選択します。
コンフィギュレーションを正しく行うには、DCLK 速度が規定周波数以下でなければ
なりません。DCLK には最大周期はありません。これは DCLK を無制限に停止するこ
とによってコンフィギュレーションを休止できることを意味します。
コンフィギュレーション実行中にエラーが発生した場合、また Auto-restart
configuration after error オプションがオンの場合、Cyclone III デバイス・ファミリは、
リセット・タイムアウト期間(最大 230 μs)後に nSTATUS を解放します。
nSTATUS が解放され、プルアップ抵抗により High にプルアップされると、外部ホス
ト・デバイスは nCONFIG の Low パルスを与えることなく、ターゲット・デバイス
のリコンフィギュレーションを試みます。このオプションがオフの場合、外部ホス
ト・デバイスは、nCONFIG で Low から High への遷移(500 ns 以上の Low パルス)
を生成して、コンフィギュレーション・プロセスを再開する必要があります。
外部ホスト・デバイスは CONF_DONE ピンと INIT_DONE ピンを監視することによっ
ても、コンフィギュレーションの成功を確認できます。外部ホスト・デバイスは、
CONF_DONE ピンをモニタして、エラーを検出し、プログラミングの完了を判断する
必要があります。すべてのコンフィギュレーション・データが送信されたが、
CONF_DONE または INIT_DONE が High になっていない場合、外部ホスト・デバイ
スはターゲット・デバイスをリコンフィギュレーションしなければなりません。
図 9-21 に、MAX II デバイスを使用して複数のデバイスをコンフィギュレーションす
る方法を示します。この回路はシングル・デバイスの FPP コンフィギュレーション
回路に類似していますが、マルチ・デバイスのコンフィギュレーションのために
Cyclone III デバイス・ファミリがカスケード接続されています。
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9‒50
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
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図 9-21. 外部ホストを使用したマルチ・デバイス FPP コンフィギュレーション
Memory
VCCIO (1) VCCIO (1)
ADDR DATA[7..0]
VCCIO (2)
Cyclone III Device Family 1
10 kΩ
10 kΩ
(4)
MSEL[3..0]
(4)
CONF_DONE
nSTATUS
nCEO
nCE
CONF_DONE
nSTATUS
nCEO
nCE
N.C. (3)
DATA[7..0] (5)
nCONFIG
DCLK (5)
DATA[7..0] (5)
nCONFIG
DCLK (5)
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
Cyclone III Device Family 2
10 kΩ
GND
Buffers (5)
図 9-21 の注 :
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する
必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くな
ければなりません。
(2) nCEO ピンが存在する I/O バンクの VCCIO 電源電圧にプルアップ抵抗を接続します。
(3) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] を接続するには、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA また
は GND に接続します。
(5) すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。 DATA[7..0] と DCLK は、9–8
ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等
式に適合する必要があります。
マルチ・デバイス FPP コンフィギュレーションでは、最初のデバイスの nCE ピンは
GND に接続され、nCEO ピンはチェイン内の次のデバイスの nCE ピンに接続されま
す。最後のデバイスの nCE 入力は、1 つ前のデバイスから供給され、その nCEO ピ
ンはフロート状態のままです。複数デバイスのコンフィギュレーション・チェイン
内の最初のデバイスがコンフィギュレーションを完了した後、その nCEO ピンは
Low にドライブされ、2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバ
イスがコンフィギュレーションを開始します。チェイン内の 2 番目のデバイスは、1
クロック・サイクル以内にコンフィギュレーションを開始するため、データの転送
先は MAX II デバイスには分かりません。他のすべてのコンフィギュレーション・ピ
ン(nCONFIG、nSTATUS、DCLK、DATA[7..0]、および CONF_DONE)は、チェイ
ン内のすべてのデバイスに接続されます。コンフィギュレーション信号は、シグナ
ル・インテグリティを確実にし、クロック・スキュー問題を回避するためにバッ
ファリングが必要になる場合があります。DCLK ラインと DATA ラインがバッファリ
ングされるようにします。すべてのデバイスの CONF_DONE ピンは連結されている
ため、すべてのデバイスは同時に初期化され、ユーザー・モードに入ります。
すべての nSTATUS および CONF_DONE ピンは連結されており、いずれかのデバイス
がエラーを検出した場合、チェイン全体のコンフィギュレーションを停止して、
チェイン全体をリコンフィギュレーションする必要があります。例えば、最初のデ
バイスが nSTATUS でエラーを示すと、nSTATUS ピンを Low にプルダウンしてチェ
インをリセットします。この動作はシングル・デバイスでエラーを検出するのに似
ています。
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9‒51
システムに同じコンフィギュレーション・データを持つ複数のデバイスが搭載され
ている場合、すべてのデバイスの nCE 入力を GND に接続し、nCEO ピンをフロー
ティング状態のままにします。他のすべてのコンフィギュレーション・ピン
(nCONFIG、nSTATUS、DCLK、DATA[7..0]、および CONF_DONE)は、チェイン
内のすべてのデバイスに接続されます。コンフィギュレーション信号の生成には、
シグナル・インテグリティを保証し、クロック・スキュー問題を防止するバッファ
リングが必要になる場合があります。DCLK ラインと DATA ラインがバッファリング
されるようにします。デバイスの集積度とパッケージは同じでなければなりません。
すべてのデバイスは、同時にコンフィギュレーションを開始し、終了します。
図 9-22 に、Cyclone III デバイスが同じコンフィギュレーション・データを受信して
いるときのマルチ・デバイス FPP コンフィギュレーションを示します。
図 9-22. 両方のデバイスが同じデータを受信する場合の外部ホストを使用したマルチ・
デバイス FPP コンフィギュレーション
Memory
VCCIO (1) VCCIO (1)
Cyclone III Device Family 1
Cyclone III Device Family 2
ADDR DATA[7..0]
10 kΩ
10 kΩ
MSEL[3..0]
External Host
(MAX II Device or
Microprocessor)
CONF_DONE
nSTATUS
nCEO
nCE
GND
(3)
N.C. (2)
GND
DATA[7..0] (4)
nCONFIG
DCLK (4)
MSEL[3..0]
(3)
CONF_DONE
nSTATUS
nCEO
nCE
N.C. (2)
DATA[7..0] (4)
nCONFIG
DCLK (4)
Buffers (4)
図 9-22 の注 :
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する
必要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くな
ければなりません。
(2) 複数のデバイスに同じコンフィギュレーション・データをコンフィギュレーションする場合は、両方
のデバイスの nCEO ピンは未接続のままにしておくか、またはユーザー I/O ピンとして使用できます。
(3) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] を接続するには、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA また
は GND に接続します。
(4) すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。DATA[7..0] と DCLK は、9–8
ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバーシュートの等
式に適合する必要があります。
1 つのコンフィギュレーション・チェインを使用して、FPP コンフィギュレーション
をサポートしている他のアルテラ・デバイスで Cyclone III デバイス・ファミリをコン
フィギュレーションすることができます。チェイン内のすべてのデバイスが同時に
コンフィギュレーションを完了するか、またはすべてのデバイスのうち 1 つのデバ
イスが通知したエラーによってリコンフィギュレーションが開始されるように、す
べてのデバイスの CONF_DONE ピンおよび nSTATUS ピンを連結します。
f
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスのコンフィ
ギュレーションについて詳しくは、
「コンフィギュレーション・ハンドブック Volume
2」の「Configuring Mixed Altera FPGA Chains」の章を参照してください。
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9‒52
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FPP コンフィギュレーション・タイミング
図 9-23 に、外部ホストを使用するときの FPP コンフィギュレーションのタイミング
波形を示します。
図 9-23. FPP コンフィギュレーション・タイミング波形 ( 注 1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
DATA[7..0]
Byte 0
Byte 1
Byte 2
Byte 3
Byte n-1
(5)
Byte n
User Mode
tDSU
User Mode
User I/O Tri-stated with internal pull-up resistor
INIT_DONE
tCD2UM
図 9-23 の注 :
(1) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、
nCONFIG、nSTATUS、および CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプ
ルダウンされると、リコンフィギュレーション・サイクルが開始します。
(2) 電源投入後、Cyclone III デバイス・ファミリは POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(4) コンフィギュレーション後、DCLK ピンをフローティング状態のままにしないでください。これは
High または Low のうち都合の良いレベルにドライブしなければなりません。.
(5) DATA[7..0] はユーザー I/O ピンとして使用可能であり、このピンの状態は兼用ピンの設定によって
決まります。
表 9–14 に、Cyclone III デバイス・ファミリの FPP コンフィギュレーションのタイミ
ング・パラメータを示します。
表 9‒14. Cyclone III デバイス・ファミリの FPP コンフィギュレーションのタイミング・パラメータ ( 注 1) ( その1 )
シンボル
パラメータ
tCF2CD
nCONFIG Low から CONF_DONE Low へ
tCF2ST0
Min
Max
単位
—
500
ns
nCONFIG Low から nSTATUS Low へ
—
500
ns
tCFG
nCONFIG Low パルス幅
500
—
ns
tSTATUS
nSTATUS Low パルス幅
45
230 (2)
μs
tCF2ST1
nCONFIG High から nSTATUS High へ
—
230 (2)
μs
tCF2CK
nCONFIG High から DCLK の最初の立ち上がり
エッジへ
230 (2)
—
μs
tST2CK
nSTATUS High から DCLK の最初の立ち上がり
エッジへ
2
—
μs
tDSU
DCLK の立ち上がりエッジ前の DATA セット
アップ時間
5
—
ns
tDH
DCLK の立ち上がりエッジ後の DATA ホール
ド時間
0
—
ns
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9‒53
表 9‒14. Cyclone III デバイス・ファミリの FPP コンフィギュレーションのタイミング・パラメータ ( 注 1) ( その2 )
シンボル
パラメータ
Min
Max
単位
tCH
DCLK High 時間
3.2
—
ns
tCL
DCLK Low 時間
3.2
—
ns
tCLK
DCLK 周期
7.5
—
ns
fMAX
DCLK 周波数
—
100 (4)
MHz
tCD2UM
CONF_DONE High からユーザー・モードへ (3)
300
650
μs
tCD2CU
CONF_DONE High から CLKUSR イネーブルへ
—
—
tCD2UMC
t
+ ( 初期化クロック・
CONF_DONE High から CLKUSR オプションがオ CD2CU
サイクル × CLKUSR 周期 )
ンのユーザー・モードへ
(5)
—
—
4 × 最大 DCLK 周期
表 9–14 の注 :
(1) この情報は暫定仕様です。
(2) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合に
適用されます。
(3) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(4) Cyclone III EP3C5、EP3C10、EP3C16、EP3C25、および EP3C40 デバイスは、133 MHz の DCLK fMAX をサポートします。Cyclone III
EP3C55、EP3C80、EP3C120、およびすべての Cyclone III LS デバイスは、100 MHz の DCLK fMAX をサポートします。
(5) Cyclone III デバイス・ファミリの必要な初期化クロック・サイクルについて詳しくは、9–11 ページの表 9–5 を参照してくだ
さい。
JTAG コンフィギュレーション
JTAG はバウンダリ・スキャン・テストの仕様として開発されました。このバウンダ
リ・スキャン・テスト(BST)アーキテクチャは、PCB 上に狭いリード間隔で実装さ
れているコンポーネントを効率的にテストする機能を提供します。BST アーキテク
チャでは、物理的なテスト・プローブを使用せずにピンの接続をテストすることが
でき、またデバイスの通常動作中に機能データをキャプチャできます。また、JTAG
回路を使用してコンフィギュレーション・データをデバイスにシフトすることがで
きます。Quartus II ソフトウェアは、Quartus II ソフトウェア・プログラマでダウン
ロード・ケーブルによる JTAG コンフィギュレーションに使用可能な .sof を自動的に
生成します。
f
JTAG? バウンダリ・スキャン・テストについて詳しくは、「IEEE 1149.1 (JTAG)
Boundary-Scan Testing for Cyclone III Devices」を参照してください。
JTAG インストラクションはどのデバイス・コンフィギュレーション・モードよりも
優先されるように設計されています。したがって、JTAG コンフィギュレーションを
他のコンフィギュレーション・モードの完了を待たずに実行することができます。
例えば、PS コンフィギュレーション実行中に Cyclone III デバイス・ファミリの JTAG
コンフィギュレーションを試みた場合、PS コンフィギュレーションは終了し、JTAG
コンフィギュレーションが開始されます。Cyclone III デバイス・ファミリ MSEL ピン
が AS モードに設定される場合、Cyclone III デバイス・ファミリは JTAG コンフィギュ
レーション中で DCLK 信号を出力しません。
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9‒54
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JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK を使用します。
TCK ピンは内部ウィーク・プルダウン抵抗を備えていますが、TDI ピンおよび TMS
ピンは内部ウィーク・プルアップ抵抗(標準 25 kΩ)を備えています。TDO 出力ピン
は、I/O バンク 1 の VCCIO から電源が供給されます。すべての JTAG 入力ピンは、VCCIO
ピンで駆動します。すべての JTAG ピンは、LVTTL I/O 規格のみをサポートします。
JTAG コンフィギュレーション実行中、すべてのユーザー I/O ピンはトライ・ステー
トになります。表 9–15 に、各ピンの機能を示します。
1
f
TDO 出力は、I/O バンク 1 の VCCIO 電源から供給されます。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスのコンフィ
ギュレーションについて詳しくは、「IEEE 1149.1 (JTAG) Boundary-Scan Testing for
Cyclone III Devices」の章を参照してください。
表 9‒15. 専用 JTAG ピン
ピン 名
ピン・タイプ
説明
TDI
テスト・デー
タ入力
命令、テストおよびプログラミング・データ用のシリアル入力ピン。データは
TCK の立ち上がりエッジでシフト・インされます。TDI ピンは、VCCIO 電源で駆動さ
れます。ボードに JTAG インタフェースが必要ない場合は、このピンを VCC に接続
して JTAG 回路をディセーブルできます。
テスト・デー
タ出力
命令、テストおよびプログラミング・データ用のシリアル出力ピン。データは
TCK の立ち下がりエッジでシフト・アウトされます。このピンは、データがデバイ
スからシフト・アウトされない場合はトライ・ステートになります。TDO ピンは、
I/O バンク 1 の VCCIO で駆動されます。ボードに JTAG インタフェースが必要ない場
合は、このピンを接続しないでおくと JTAG 回路をディセーブルできます。
TMS
テスト・モー
ドの選択
TAP コントローラ・ステート・マシンの遷移を決定するコントロール信号を提供す
る入力ピン。ステート・マシン内での遷移は、TCK の立ち上がりエッジで発生し
ます。このため、TCK の立ち上がりエッジの前に TMS を設定する必要がありま
す。TMS は、TCK の立ち上がりエッジで評価されます。 TMS ピンは、VCCIO 電源で
駆動されます。ボードに JTAG インタフェースが必要ない場合は、このピンを VCC
に接続して JTAG 回路をディセーブルできます。
TCK
テスト・ク
ロック入力
BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立ち下がりエッ
ジで発生する動作があります。TCK ピンは、VCCIO 電源で駆動されます。ボードに
JTAG インタフェースが必要ない場合は、このピンを GND に接続して JTAG 回路を
ディセーブルできます。
TDO
JTAG コンフィギュレーション実行中に、USB-Blaster、MasterBlaster、ByteBlaster II、
ByteBlasterMV ダウンロード・ケーブルおよび EthernetBlaster 通信ケーブルまたは を介
して PCB 上のデバイスにデータをダウンロードすることができます。ケーブルを使
用したデバイスのコンフィギュレーションは、システム内でのデバイスのプログラ
ミングと同様です。図 9-24 および図 9-25 に、シングル Cyclone III デバイス・ファミ
リの JTAG コンフィギュレーションを示します。
2.5、3.0、および 3.3 V の VCCIO デバイスには、図 9-24 を参照してください。すべての
I/O 入力は 4.1V の最大 AC 電圧を維持する必要があります。2.5 V、3.0 V、または 3.3 V
の VCCIO を使用する場合、JTAG ピンには電圧オーバーシュートを防止するための内部
PCI クランプ・ダイオードがないため、ダウンロード・ケーブルの VCC を、VCCA から
の 2.5V 電源でパワーアップしなければなりません。
1.2、1.5、および 1.8 V の VCCIO デバイスには、図 9-25 を参照してください。ダウン
ロード・ケーブルの VCC を、VCCIO からの電源でパワーアップすることができます。
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9‒55
図 9-24. ダウンロード・ケーブルを使用するシングル・デバイスの JTAG コンフィギュ
レーション(JTAG ピンに電源を供給する 2.5、3.0、および 3.3-V VCCIO)
VCCA
10 kΩ
VCCIO (1)
VCCIO (1)
VCCA
10 kΩ
10 kΩ
GND
N.C. (5)
(2)
(2)
(2)
(2)
Cyclone III Device Family
nCE (4)
TCK
TDO
nCEO
nSTATUS
CONF_DONE
nCONFIG
MSEL[3..0]
DATA[0]
DCLK
10 kΩ
Download Cable 10-Pin Male
Header (Top View)
TMS
TDI
Pin 1
VCCA (6)
GND
VIO (3)
1 kΩ
GND
GND
図 9-24 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピン
を接続します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、
MSEL[3..0] ピンをグランドに接続します。また、DCLK ピンと DATA[0] ピンは High または Low い
ずれかボード上で都合がよい方にプルします。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCA
と一致しなければなりません。この値につて詳しくは、
「MasterBlaster Serial/USB Communications
Cable User Guide」を参照してください。
(4) JTAG コンフィギュレーションを正しく行うには、nCE を GND に接続するか、Low にドライブしなけ
ればなりません。
(5) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(6) ByteBlaster II、USB-Blaster、ByteBlasterMV または Ethernet Blaster ケーブルの VCC を 2.5-V 電源でパワー
アップします。サード・パーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダの
ピン 4 は、MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、USB ケーブルから、
5.0-または 3.3-V 回路ボード、DC 電源、または 5.0 V から、パワーを受信することができます。この
値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。
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図 9-25. ダウンロード・ケーブルを使用するシングル・デバイスの JTAG コンフィギュ
レーション(JTAG ピンに電源を供給する 1.5、または 1.8-V VCCIO)
VCCIO
10 kΩ
VCCIO (1)
VCCIO (1)
VCCIO
10 kΩ
Cyclone III Device Family
10 kΩ
nCE (4)
GND
N.C. (5)
(2)
(2)
(2)
(2)
10 kΩ
TCK
TDO
nCEO
nSTATUS
CONF_DONE
nCONFIG
MSEL[3..0]
DATA[0]
DCLK
TMS
TDI
Download Cable
10-Pin Male Header (Top View)
Pin 1
VCCIO (6)
GND
VIO (3)
1 kΩ
GND
GND
図 9-25 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG と MSEL[3..0] ピンを接
続します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、
MSEL[3..0] ピンをグランドに接続します。また、DCLK ピンと DATA[0] ピンは High または Low い
ずれかボード上で都合がよい方にプルします。
(3) USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS プログラミングに使用される場合は
nCE に接続され、それ以外の場合は接続されません。
(4) JTAG コンフィギュレーションを正しく行うには、nCE を GND に接続するか、Low にドライブしなけ
ればなりません。
(5) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(6) ByteBlaster II、USB-Blaster、または Ethernet Blaster ケーブルの VCC を VCCIO からの電源でパワーアップ
します。ByteBlaster II、USB-Blaster、または Ethernet Blaster ケーブルは、1.2 V のターゲット供給電圧
をサポートしていません。ターゲット供給電圧値について詳しくは、
「ByteBlaster II Download Cable
User Guide」、「USB-Blaster Download Cable User Guide」
、および「Ethernet Blaster Communications Cable
User Guide」 を参照してください。
JTAG チェイン内の 1 つのデバイスをコンフィギュレーションするために、プログラ
ミング・ソフトウェアは他のすべてのデバイスをバイパス・モードにします。バイ
パス・モードでは、デバイスは 1 個のレジスタを通して、内部的に影響を受けるこ
となく、TDI ピンからのプログラミング・データを TDO ピンに渡します。この手法
により、プログラミング・ソフトウェアはターゲット・デバイスをプログラムまた
は検証することができます。デバイスにドライブされたコンフィギュレーション・
データは、1 サイクル・クロック後に TDO ピンに出力されます。
Quartus II ソフトウェアは、完了時に JTAG コンフィギュレーションの成功を検証しま
す。コンフィギュレーション終了時に、ソフトウェアは JTAG ポートを介して
CONF_DONE の状態をチェックします。Quartus II がマルチ・デバイス・チェイン用
の .jam ファイルを生成すると、それにはチェイン内のすべてのデバイスを同時に初
期化するための命令が格納されています。CONF_DONE が High でない場合、
Quartus II ソフトウェアはコンフィギュレーションが失敗したことを示します。
CONF_DONE が High の場合、ソフトウェアはコンフィギュレーションが成功したこと
を示します。コンフィギュレーション・ビット・ストリームが JTAG TDI ポートを介
してシリアルに送信された後、TCK ポートに追加のクロック・サイクルがクロック
され、デバイスの初期化が実行されます。
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9‒57
Cyclone III デバイス・ファミリでは、JTAG として機能する専用の JTAG ピンがありま
す。コンフィギュレーションの実行前、実行中および実行後に Cyclone III デバイス・
ファミリに JTAG テストを実行できます。Cyclone III デバイス・ファミリはコンフィ
ギュレーションを中断することなく、コンフィギュレーション中に BYPASS、
IDCODE、および SAMPLE 命令を実行できます。他の JTAG 命令はすべて、最初にコン
フィギュレーションを中断し、ACTIVE_DISENGAGE および CONFIG_IO 命令を使用
して I/O ピンを再プログラミングしなければ発行できません。
CONFIG_IO 命令を使用すると、JTAG ポートを介して I/O バッファをコンフィギュレー
ションすることができ、この命令が発行されるとコンフィギュレーションを中断し
ます。この命令により、Cyclone III デバイス・ファミリのコンフィギュレーションの
実行前、またはコンフィギュレーション・デバイスがコンフィギュレーションを完
了するのを待っている間にボード・レベルのテストを実行できます。CONFIG_IO 命
令を発行する前に、ACTIVE_DISENGAGE 命令を発行しなければなりません。これ
は、Cyclone III デバイス・ファミリでは、CONFIG_IO 命令はリコンフィギュレー
ションまで nSTATUS を Low に保持しないので、アクティブなコンフィギュレー
ションが中断されたときには、アクティブ・コンフィギュレーション・モードのコ
ントローラを停止しなければならないためです。ACTIVE_DISENGAGE 命令により、
アクティブ・コンフィギュレーション・モード・コントローラは JTAG プログラミン
グ前にアイドル状態になります。また、ACTIVE_ENGAGE 命令により、停止中のア
クティブ・コンフィギュレーション・モード・コントローラを再起動できます。
1
Cyclone III デバイス・ファミリで、CONFIG_IO、ACTIVE_DISENGAGE、
ACTIVE_ENGAGE の JTAG 命令を実行するときは、個々のフローに従う必要がありま
す。命令フローについて詳しくは、9–66 ページの「JTAG 命令」を参照してくださ
い。
Cyclone III デバイス・ファミリのチップ・ワイドのリセット (DEV_CLRn) ピンとチッ
プ・ワイドの出力イネーブル (DEV_OE) ピンは、JTAG バウンダリ・スキャンまたは
コンフィギュレーション動作に影響を与えません。これらのピンを切り替えても、
JTAG 動作(通常のバウンダリ・スキャン動作以外)に影響を与えません。
JTAG コンフィギュレーション用ボードの設計時には、専用コンフィギュレーショ
ン・ピンを検討してください。表 9–16 に、JTAG コンフィギュレーション時におけ
るこれらのピンの接続された方法をリストます。
表 9‒16. JTAG コンフィギュレーション中の専用コンフィギュレーション・ピンの接続 ( その1 )
信号
説明
nCE
チェイン内のすべての Cyclone III デバイス・ファミリでは、nCE をグランドに接続するか、
抵抗を通して Low にプルダウンするか、あるいは何らかのコントロール回路でドライブする
ことによって、Low にドライブする必要があります。さらに、マルチ・デバイス FPP、AS、
または PS コンフィギュレーション・チェイン内にあるデバイスの場合、JTAG コンフィギュ
レーション実行中またはコンフィギュレーション・チェインと同じ順序でコンフィギュレー
ションされた JTAG 実行中は、nCE ピンは GND に接続しなければなりません。
nCEO
チェイン内のすべての Cyclone III デバイス・ファミリでは、nCEO はフローティング状態に
しておくか、または次のデバイスの nCEO に接続することができます。
MSEL[3..0]
これらのピンはフローティング状態にしておくことはできません。これらのピンは、生産時
に使用される JTAG 以外のコンフィギュレーション手法をサポートします。JTAG コンフィ
ギュレーションしか使用しない場合は、これらのピンを GND に接続してください。
nCONFIG
VCCIO に接続して High にドライブするか、抵抗を通してプルアップするか、またはコント
ロール回路をドライブすることで High にドライブします。
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9‒58
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9‒16. JTAG コンフィギュレーション中の専用コンフィギュレーション・ピンの接続 ( その2 )
信号
説明
nSTATUS
10-kΩ 抵抗を使用し、ピンが存在するバンクの VCCIO 電源をプルアップします。同じ JTAG
チェイン内の複数のデバイスをコンフィギュレーションするときには、各 nSTATUS ピンを
個別に VCCIO にプルアップしなければなりません。
CONF_DONE
10-kΩ 抵抗を使用し、ピンが存在するバンクの VCCIO 電源をプルアップします。同じ JTAG
チェイン内の複数のデバイスをコンフィギュレーションするときには、各 CONF_DONE ピン
を個別に VCCIO にプルアップしなければなりません。CONF_DONE が JTAG コンフィギュレー
ションの終了時に High になると、コンフィギュレーションが成功したことを示します。
DCLK
フローティング状態のままにしてはなりません。Low または High のいずれかボード上で都合
の良いレベルにドライブします。
JTAG デバイス・チェインのプログラミング時には、1 つの JTAG 互換ヘッダが複数の
デバイスに接続されます。JTAG チェイン内のデバイス数は、ダウンロード・ケーブ
ルのドライブ能力によってのみ制限されます。JTAG チェインに 4 つ以上のデバイス
が接続されている場合、アルテラは TCK、TDI、および TMS ピンをオンボード・
バッファでバッファすることを推奨しています。
JTAG チェイン・デバイスのプログラミングは、システムに複数のデバイスが含まれ
ている場合や JTAG BST 回路を使用してシステムをテストする場合に理想的です。図
9-26 および図 9-27 に、マルチ・デバイス JTAG コンフィギュレーションを示しま
す。
2.5、3.0、および 3.3 V の VCCIO デバイスには、図 9-26 を参照してください。すべての
I/O 入力は 4.1V の最大 AC 電圧を維持する必要があります。2.5、3.0、または 3.3 V の
VCCIO を使用する場合、JTAG ピンには電圧オーバーシュートを防止するための内部
PCI クランプ・ダイオードがないため、ダウンロード・ケーブルの VCC を、VCCA から
の 2.5 V 電源でパワーアップしなければなりません。
1.2、1.5、および 1.8 V の VCCIO デバイスには、図 9-27 を参照してください。ダウン
ロード・ケーブルの VCC を、VCCIO からの電源でパワーアップすることができます。
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9‒59
図 9-26. ダウンロード・ケーブルを使用するシングル・デバイスの JTAG コンフィギュレーション(JTAG ピ
ンに電源を供給する 2.5、3.0、および 3.3-V VCCIO)
Download Cable
10-Pin Male Header
VCCIO (1)
VCCA
10 kΩ
Pin 1
VCCA (5) VCCA
10 kΩ
VIO
(3)
(2)
(2)
(2)
(2)
(2)
VCCIO (1)
Cyclone III Device
10 kΩ
Family
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
VCCIO (1)
VCCIO(1)
Cyclone III Device
Family
10 kΩ
10 kΩ
(2)
(2)
(2)
(2)
(2)
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
VCCIO (1)
VCCIO (1)
Cyclone III Device
10 kΩ
Family
10 kΩ
(2)
(2)
(2)
(2)
(2)
10 kΩ
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
1 kΩ
図 9-26 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピンを接続します。JTAG コン
フィギュレーションのみ使用する場合は、nCONFIG ピンをロジック High に、MSEL[3..0] ピンをグランドに接続します。ま
た、DCLK ピンと DATA[0] ピンは High または Low いずれかボード上で都合がよい方にプルします。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCA と一致しなければなりま
せん。この値について詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。
ByteBlasterMV ケーブルでは、このピンは接続されていません。USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS
プログラミングに使用される場合は nCE に接続され、それ以外の場合は接続されません。
(4) JTAG コンフィギュレーションを正しく行うには、nCE をグランドに接続するか、Low にドライブしなければなりません。
(5) ByteBlaster II、USB-Blaster、または ByteBlasterMV ケーブルの VCC を、VCCA からの 2.5 V 電源でパワーアップします。サード・
パーティ製プログラマは、2.5 V に切り替えなければなりません。ヘッダのピン 4 は、MasterBlaster ケーブルの VCC 電源です。
MasterBlaster ケーブルは、USB ケーブルから、5.0- または 3.3-V 回路ボード、DC 電源、または 5.0 V から、パワーを受信する
ことができます。この値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。
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9‒60
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
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図 9-27. ダウンロード・ケーブルを使用するシングル・デバイスの JTAG コンフィギュレーション(JTAG ピ
ンに電源を供給する 1.2、1.5、および 1.8-V VCCIO)
Download Cable
10-Pin Male Header
VCCIO (1)
VCCIO (1)
Pin 1
VCCIO (5)
10 kΩ
VCCIO (1)
10 kΩ
VIO
(3)
(2)
(2)
(2)
(2)
(2)
VCCIO (1)
Cyclone III
10 kΩ Device Family
TDO
TCK
10 kΩ
10 kΩ
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
VCCIO (1)
(2)
(2)
(2)
(2)
(2)
Cyclone III
Device Family
VCCIO(1)
TDO
TCK
10 kΩ
10 kΩ
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
VCCIO (1)
(2)
(2)
(2)
(2)
(2)
VCCIO (1)
Cyclone III
Device Family
10 kΩ
nSTATUS
DATA[0]
DCLK
nCONFIG
MSEL[3..0] CONF_DONE
nCEO
nCE (4)
TDI
TMS
TDO
TCK
1 kΩ
図 9-27 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピンを接続します。JTAG コン
フィギュレーションのみ使用する場合は、nCONFIG ピンをロジック High に、MSEL[3..0] ピンをグランドに接続します。ま
た、DCLK ピンと DATA[0] ピンは High または Low いずれかボード上で都合がよい方にプルします。
(3) USB-Blaster および ByteBlaster II ケーブルでは、このピンは AS プログラミングに使用される場合は nCE に接続され、それ以外
の場合は接続されません。
(4) JTAG コンフィギュレーションを正しく行うには、nCE をグランドに接続するか、Low にドライブしなければなりません。
(5) ByteBlaster II または USB-Blaster ケーブルの VCC を VCCIO でパワーアップします。ByteBlaster II および USB-Blaster ケーブルは、
1.2 V のターゲット供給電圧をサポートしていません。この値につて詳しくは、「MasterBlaster Serial/USB Communications Cable
User Guide」 を参照してください。
1
すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。Cyclone III デバイ
ス・ファミリ以外のデバイスが JTAG- チェーンにカスケード接続する場合、
Cyclone III デバイス・ファミリの TDI にドライブしている Cyclone III デバイス・ファ
ミリ以外の TDO は、9–8 ページの「コンフィギュレーションおよび JTAG ピンの I/O
要件」に示す最大オーバーシュートの等式に適合する必要があります。
JTAG コンフィギュレーション実行中は、nCE を GND に接続するか、Low にドライブ
しなければなりません。マルチ・デバイス AS、AP、PS、および FPP コンフィギュ
レーション・チェインでは、最初のデバイスの nCE ピンは GND に接続され、nCEO
ピンはチェイン内の次のデバイスの nCE ピンに接続されます。最後のデバイスの nCE
入力は、1 つ前のデバイスから供給され、その nCEO ピンはフロート状態のままで
す。さらに、CONF_DONE および nSTATUS 信号はすべて、マルチ・デバイス AS、
AP、PS、および FPP コンフィギュレーション・チェインで共有されるため、コン
フィギュレーションが完了するとデバイスは同時にユーザー・モードに入ることが
できます。CONF_DONE および nSTATUS 信号がすべてのデバイスで共有される場
合、JTAG コンフィギュレーション実行時にはすべてのデバイスをコンフィギュレー
ションする必要があります。
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9‒61
JTAG コンフィギュレーションのみ使用する場合には、アルテラは、図 9-26 および
図 9-27 に示すとおり回路を接続することを推奨しています。ここで、CONF_DONE
信号と nSTATUS 信号はそれぞれ分離されているので、各デバイスは個別にユー
ザー・モードに入ることができます。
複数デバイスのコンフィギュレーション・チェイン内の最初のデバイスがコンフィ
ギュレーションを完了した後、その nCEO ピンは Low にドライブされ、2 番目のデ
バイスの nCE ピンをアクティブにし、2 番目のデバイスがコンフィギュレーション
を開始します。したがって、これらのデバイスが JTAG チェインにも含まれる場合
は、JTAG コンフィギュレーション実行中に nCE ピンが GND に接続されるか、デバ
イスがコンフィギュレーション・チェインと同じ順序で JTAG コンフィギュレーショ
ンされるかを確認してください。デバイスがマルチ・デバイス・コンフィギュレー
ション・チェインと同じ順序で JTAG コンフィギュレーションされていれば、前のデ
バイスの nCEO はそのデバイスが正しく JTAG コンフィギュレーションされると、次
のデバイスの nCE を Low にドライブします。JTAG をサポートするアルテラの他のデ
バイスを同じ JTAG チェイン内に配置して、デバイスのプログラミングとコンフィ
ギュレーションを実行することができます。
1
JTAG コンフィギュレーションは、Cyclone III デバイス・ファミリの無限を JTAG チェー
ンにカスケード接続できます。
f
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスのコンフィ
ギュレーションについて詳しくは、
「コンフィギュレーション・ハンドブック Volume
2」の「Configuring Mixed Altera FPGA Chains」の章を参照してください。
図 9-28 に、マイクロプロセッサを使用した Cyclone III デバイス・ファミリの JTAG コ
ンフィギュレーションを示します。
図 9-28. マイクロプロセッサを使用したシングル・デバイスの JTAG コンフィギュレーション
Cyclone III Device Family
Memory
nCE(3)
ADDR
Microprocessor
DATA
N.C.
nCEO MSEL[3..0]
(2)
(2)
(2)
nCONFIG
DATA[0]
DCLK
TDI (4)
TCK (4)
TDO
TMS (4) nSTATUS
CONF_DONE
(2)
VCCIO (1)
VCCIO (1)
10 kΩ
10 kΩ
図 9-28 の注 :
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに許容可能な入力信号を供給する電源に接続する
必要があります。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[3..0] ピン
を接続します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンをロジック High
に、MSEL[3..0] ピンをグランドに接続します。また、DCLK ピンと DATA[0] ピンは High または
Low いずれかボード上で都合がよい方にプルします。
(3) JTAG コンフィギュレーションを正しく行うには、nCE を GND に接続するか、Low にドライブしなけ
ればなりません。.
(4) すべての I/O 入力は 4.1 V の最大 AC 電圧を維持する必要があります。TDI、TMS、TCK にドライブする
信号は、9–8 ページの「コンフィギュレーションおよび JTAG ピンの I/O 要件」に示す最大オーバー
ヘッドの等式に適合する必要があります。
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9‒62
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
Jam STAPL よる Cyclone III デバイス・ファミリのコンフィギュレーション
Jam STAPL、JEDEC 規格 JESD-71 は、イン・システム・プログラマビリティ(ISP)の
ための標準ファイル・フォーマットです。Jam STAPL は、IEEE 1149.1 JTAG を使用し
たプログラマブル・デバイスのプログラミングまたはコンフィギュレーション、お
よび電子システムのテストをサポートします。Jam STAPL は、ライセンス・フリーの
オープン・スタンダードです。Jam Player は、IEEE Std. 1149.1 JTAG TAP ステート・マ
シンを操作するためのインタフェースを提供します。
f
「AN 425: Using
エンベデッド環境での JTAG および Jam STAPL について詳しくは、
Command-Line Jam STAPL Solution for Device Programming」を参照してください。Jam
Player をダウンロードするには、アルテラ・ウェブサイト(www.altera.co.jp)にアク
セスしてください。
JRunner ソフトウェア・ドライバよる Cyclone III デバイス・ファミリのコン
フィギュレーション
JRunner は、JTAG モードの ByteBlaster II または ByteBlasterMV ケーブルを通じて、
Cyclone III デバイス・ファミリをコンフィギュレーションするソフトウェア・ドライ
バです。プログラミング入力ファイルは .rbf フォーマットをサポートします。また、
JRunner は Quartus II ソフトウェアで生成された Chain Description File(.cdf)も必要と
します。JRunner は、エンベデッド JTAG コンフィギュレーションをターゲットにし
ています。ソース・コードは、Windows NT のオペレーション・システム(OS)向け
に開発されています。エンベデッド・プラットフォームで動作させるために、コー
ドをカスタマイズできます。
1
f
JRunner ソフトウェア・ドライバが JTAG ベースのコンフィギュレーションを使用する
ため、JRunner ソフトウェア・ドライバにより使用される .rbf は、圧縮 .rbf になりま
せん。JTAG ベースのコンフィギュレーション中に、リアルタイムの復元機能は利用
できません。
JRunner ソフトウェア・ドライバについて詳しくは、「AN 414: JRunner Software Driver:
An Embedded Solution for PLD JTAG Configuration」およびアルテラ・ウェブサイト
(www.altera.co.jp)のソース・ファイルを参照してください
JTAG と AS コンフィギュレーション手法の組み合わせ
AS コンフィギュレーション手法は、JTAG ベースのコンフィギュレーションと組み合
わせることができます(図 9-29 を参照)。このセットアップではボードに 2 個の 10
ピン・ダウンロード・ケーブル・ヘッダが使用されます。1 本のダウンロード・ケー
ブルは、JTAG インタフェースから直接 Cyclone III デバイスをコンフィギュレーショ
ンするために JTAG モードで使用されます。もう 1 本のダウンロード・ケーブルは、
AS プログラミング・インタフェースを介してシリアル・コンフィギュレーション・
デバイスをイン・システムでプログラムするために、AS モードで使用されます。
MSEL[3..0] ピンは、AS コンフィギュレーション・モードを選択するように設定し
なければなりません(9–12 ページの表 9–7 を参照)。両方の手法を同時に使用してデ
バイスを設定してみる場合、JTAG コンフィギュレーションは優先し、AS コンフィ
ギュレーションは終了します。
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒63
図 9-29. JTAG と AS コンフィギュレーション手法の組み合わせ
VCCIO (1) VCCIO(1) VCCIO (1)
10 kΩ
10 kΩ
10 kΩ
Cyclone III Device Family
VCCA
nSTATUS
CONF_DONE nCEO N.C.
10 kΩ
nCONFIG
nCE
V
Serial 10kΩ
Configuration
Device
GND
Pin 1
CCA
3.3 V
3.3 V
3.3 V
3.3 V
MSEL [3..0]
(4)
10 kΩ
(7)
DATA
DATA[0]
TCK
DCLK
DCLK
TDO
nCS
nCSO (5)
TMS
ASDI
ASDO (5)
TDI
Download Cable
(JTAG Mode)
10-Pin Male Header
(top view)
Pin 1
VCCA (6)
VIO (3)
3.3 V (2)
1 kΩ
10 pf
GND
10 pf
10 pf
Download Cable
(AS Mode)
10-Pin Male Header
GND
GND
10 pf
(7)
GND
GND
図 9-29 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) ByteBlaster II、USB-Blaster、または Ethernet Blaster ケーブルの VCC を 3.3-V 電源でパワーアップしま
す。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCA
と一致しなければなりません。この値につて詳しくは、
「MasterBlaster Serial/USB Communications
Cable User Guide」を参照してください。ByteBlasterMV では、このピンは接続しません。USB-Blaster
および ByteBlaster II ケーブルでは、このピンは AS プログラミングに使用される場合は nCE に接続さ
れ、それ以外の場合は接続されません。
(4) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。
MSEL[3..0] に接続する場合は、9–12 ページの表 9–7 を参照してください。MSEL ピンは直接 VCCA ま
たは GND に接続します。
(5) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。他の
AP および FPP モードでは、ASDO ピンは DATA[1] ピンとして機能します。
(6) ByteBlaster II、USB-Blaster、ByteBlasterMV または Ethernet Blaster ケーブルの VCC を VCCA からの 2.5-V
電源でパワーアップします。サード・パーティ製プログラマは、2.5 V に切り替えなければなりませ
ん。ヘッダのピン 4 は、MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、USB ケー
ブルから、5.0- または 3.3-V 回路ボード、DC 電源、または 5.0 V から、パワーを受信することができ
ます。この値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照して
ください。
(7) ダイオードとコンデンサは、できるだけ Cyclone III デバイス・ファミリの近くに配置する必要があり
ます。効率的な電圧クランプのために、アルテラは、スイッチングおよび Zener ダイオードより比較
的低いダイオード順方向電圧(VF)がある Schottky ダイオードを使用することを推奨しています。
Schottky ダイオードを使用するインタフェース・ガイドラインについて詳しくは、「AN 523: Cyclone III
Configuration Interface Guidelines with EPCS Devices」を参照してください。
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9‒64
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JTAG インタフェースによるシリアル・コンフィギュレーション・デバイス
のイン・システム・プログラミング
シングル・デバイスまたはマルチ・デバイスのチェーンの Cyclone III デバイス・ファ
ミリは、SFL デザインを使用して、JTAG インタフェースによるシリアル・コンフィ
ギュレーション・デバイスのイン・システム・プログラミングをサポートします。ホ
ストまたはダウンロード・ケーブルがコンフィギュレーション・ピン(DCLK、
DATA、ASDI、および nCS ピン)にアクセスできなくても、ボードのインテリジェ
ント・ホストまたはダウンロード・ケーブルは、システムのシリアル・コンフィ
ギュレーション・デバイスをプログラムするために、Cyclone III デバイス・ファミリ
の 4 本の JTAG ピンを使用することができます。
SFL デザインはアルテラのシリアル・コンフィギュレーション・デバイス用の JTAG
ベースのイン・システム・プログラミング・ソリューションです。SFL は、EPCS
JTAG Indirect Configuration(.jic)デバイス・プログラミング・ファイルにアクセスす
るために、その JTAG インタフェースを使用し、そして EPCS デバイスをプログラム
するための AS インタフェースを使用する Cyclone III デバイス・ファミリのブリッ
ジ・デザインです。JTAG インタフェースおよび AS インタフェースの両方は SFL デザ
インにブリッジされます。
マルチ・デバイス・チェーンでは、シリアル・コンフィギュレーション・デバイス
を制御するマスター・デバイスのみ設定する必要があります。このデバイスを使用
するときに、シリアル・コンフィギュレーション・デバイスで設定されるマルチ・
デバイス・チェーンでのスレーブ・デバイスを設定する必要がありません。この機
能を正しく利用するには、マスター・デバイスの MSEL[3..0] ピンを設定して、AS
コンフィギュレーション手法(9–12 ページの表 9–7)を選択します。Cyclone III デバ
イス・ファミリ JTAG インタフェースによるシリアル・コンフィギュレーション・デ
バイスのイン・システム・プログラミングは、3 つのステージがあります。それにつ
いては以下のセクションで説明されます。
■
9–64 ページの「負荷に関する SFL デザイン」
■
9–65 ページの「コンフィギュレーション・デバイスの ISP」
■
9–66 ページの「リコンフィギュレーション」
負荷に関する SFL デザイン
SFL デザインは、グルー・ロジックで JTAG インタフェースおよび AS インタフェー
スをブリッジする Cyclone III デバイス・ファミリ内のデザインです。
インテリジェント・ホストは、JTAG インタフェースを使用して、SFL デザインでマ
スター・デバイスを設定します。SFL デザインは、マスター機器が、JTAG インタ
フェースを介して、4 本のシリアル・コンフィギュレーション・デバイス・ピン(ま
たアクティブ・シリアル・メモリ・インタフェース(ASMI)ピンとして知られてい
る)のアクセスを制御することができます。ASMI ピンには、シリアル・クロック入
力(DCLK)、シリアル・データ出力(DATA)、AS データ入力(ASDI)、およびアク
ティブ Low のチップ・セレクト(nCS)ピンがあります。
SFL デザインでマスター・デバイスをコンフィギュレーションする場合、マルチ・デ
バイス・チェーンのスレーブ・デバイスがコンフィギュレーションされなくても、
マスター・デバイスはユーザー・モードに入ります。CONF_DONE 信号がチェーンの
他のスレーブ・デバイスにより外部で低く保たれても、マスター・デバイスは SFL
デザインによってユーザー・モードに入ります。図 9-30 にはショー SFL デザインに
よるシングル Cyclone III デバイス・ファミリの JTAG コンフィギュレーションを示し
ます。
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9‒65
図 9-30. JTAG インタフェースによるシリアル・コンフィギュレーション・デバイスのイ
ン・システム・プログラミング
VCCA
10 kΩ
VCCIO (1)
VCCIO (1)
VCCA
10 kΩ
Cyclone III Device Family
Serial Configuration
VCCIO (1)
Device
10 kΩ
10 kΩ
DATA
DCLK
nCS
ASDI
25 Ω (7)
nCE (4)
GND
N.C. (5)
(2)
10 kΩ
TCK
TDO
nCEO
TMS
nSTATUS
TDI
CONF_DONE
nCONFIG
Serial
MSEL[3..0]
Flash
DATA[0]
Loader
DCLK
nCSO (8)
ASDO (8)
Download Cable 10-Pin Male
Header (Top View)
Pin 1
VCCA (6)
GND
VIO (3)
1 kΩ
GND
GND
図 9-30 の注 :
(1) ピンが存在するバンクの VCCIO 電源にプルアップ抵抗を接続します。
(2) MSEL ピンの設定は、各コンフィギュレーション電圧規格と POR 時間によって異なります。AS コン
フィギュレーション手法のために MSEL[3..0] を接続する場合は、9–12 ページの表 9–7 を参照して
ください。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO は、デバイスの VCCA
と一致しなければなりません。この値につて詳しくは、
「MasterBlaster Serial/USB Communications
Cable User Guide」を参照してください。ByteBlasterMV では、このピンは接続しません。USB-Blaster、
ByteBlaster II、および Ethernet Blaster ケーブルでは、このピンは AS プログラミングに使用される場合
は nCE に接続され、それ以外の場合は接続されません。
(4) JTAG コンフィギュレーションを正しく行うには、nCE を GND に接続するか、Low にドライブしなけ
ればなりません。
(5) 別のデバイスの nCE ピンに信号を供給していない場合に、nCEO ピンは未接続のままにするか、また
はユーザー I/O ピンとして使用することができます。
(6) ByteBlaster II、USB-Blaster、ByteBlasterMV または Ethernet Blaster ケーブルの VCC を VCCA からの 2.5-V
電源でパワーアップします。サード・パーティ製プログラマは、2.5V に切り替えなければなりませ
ん。ヘッダのピン 4 は、MasterBlaster ケーブルの VCC 電源です。MasterBlaster ケーブルは、USB ケー
ブルから、5.0- または 3.3-V 回路ボード、DC 電源、または 5.0 V から、パワーを受信することができ
ます。この値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照して
ください。
(7) シリアル・コンフィギュレーション・デバイスの近端で直列抵抗を接続します。
(8) これらは兼用 I/O ピンです。AP モードでは、nCSO ピンは FLASH_NCE ピンとして機能します。他の
AP および FPP モードで、ASDO ピンは DATA[1] ピンとして機能します。
コンフィギュレーション・デバイスの ISP
2 番目のステージで、マスター・デバイスの SFL デザインは、Cyclone III デバイス・
ファミリ JTAG インタフェースで、デバイス・チェーンのコンフィギュレーション・
データをシリアル・コンフィギュレーション・デバイスに書き込むことができます。
JTAG インタフェースは、最初に、シリアル・コンフィギュレーション・デバイスの
プログラミング・データを Cyclone III デバイス・ファミリに送信します。そして、
Cyclone III デバイス・ファミリは ASMI ピンを使用して、データをシリアル・コン
フィギュレーション・デバイスに送信します。
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9‒66
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
リコンフィギュレーション
コンフィギュレーション・データがシリアル・コンフィギュレーション・デバイス
に正常に書き込まれた後に、Cyclone III デバイス・ファミリは自動的にリコンフィ
ギュレーションされません。インテリジェント・ホストは、リコンフィギュレー
ション・プロセスを初期化する PULSE_NCONFIG JTAG 命令を発行します。リコン
フィギュレーション中に、マスター・デバイスはリセットされて、SFL デザインはも
う Cyclone III デバイス・ファミリに存在せず、シリアル・コンフィギュレーション・
デバイスはユーザー・デザインでチェーンのすべてのデバイスをコンフィギュレー
ションします。
f
SFL について詳しくは、「AN 370: Using the Serial FlashLoader with Quartus II Software」を
参照してください。
JTAG 命令
このセットアップでは、Cyclone III デバイス・ファミリの JTAG コンフィギュレー
ションに必要な命令を説明します。表 9–17 には、サポートされる JTAG 命令を示しま
す。
表 9‒17. JTAG 命令
JTAG 命令
Cyclone III デバイス
Cyclone III LS デバイス
CONFIG_IO
v
v
ACTIVE_DISENGAGE
v
v
ACTIVE_ENGAGE
v
v
EN_ACTIVE_CLK
v
—
DIS_ACTIVE_CLK
v
—
APFC_BOOT_ADDR
v
—
FACTORY (1)
—
v
KEY_PROG_VOL (2)
—
v
KEY_CLR_VREG (2)
—
v
表 9–17 の注 :
(1) Cyclone III LS デバイスでは、FACTORY 命令が実行される場合、CONFIG_IO、
ACTIVE_DISENGAGE、ULSE_NCONFIG、および PROGRAM 命令はサポートされます。Cyclone III デ
バイスにのみこの命令が使用されるので、Cyclone III デバイスの JTAG コンフィギュレーション
FACTORY 命令を実行することが必要ではありません。
(2) デザイン・セキュリティ機能のためには、KEY_PROG_VOL および KEY_CLR_VREG 命令を使用しま
す。詳しくは、9–80 ページの「デザイン・セキュリティ」を参照してください。
f
JTAG? バイナリ命令コードについて詳しくは、
「 IEEE 1149.1 (JTAG) Boundary-Scan
Testing for Cyclone III Devices」の章を参照してください。
Cyclone III LS デバイスでは、デバイスは POR の後にのみ必須の JTAG 命令を使用でき
ます。これらの命令は、BYPASS、SAMPLE/PRELOAD、EXTEST、および FACTORY
です。他の JTAG 命令のアクセスを可能にするには、FACTORY 命令を発行します。
FACTORY 命令は、デバイスのインハウス・テストおよびボード・レベル・テストの
準備が整う状態をして、コンフィギュレーション開始の前に実行されなければなり
ません。この命令が実行される時には、CRAM ビット内容および揮発性キーがクリア
されて、デバイスはリセットされます。
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒67
I/O リコンフィギュレーション
CONFIG_IO 命令を使用し、I/O コンフィギュレーション・シフト・レジスタ(IOCSR)
チェインをリコンフィギュレーションします。この命令により、Cyclone III デバイ
ス・ファミリのコンフィギュレーションの実行前、またはコンフィギュレーション・
デバイスがコンフィギュレーションを完了するのを待っている間にボード・レベル
のテストを実行できます。一度コンフィギュレーションが中断されると、JTAG テス
トが完了した場合は、PULSE_NCONFIG JTAG 命令を使用するか、nCONFIG に Low
パルスを与えてデバイスをリコンフィギュレーションする必要があります。
CONFIG_IO 命令をユーザー・モード中にいつでも発行できます。nCONFIG のピンが
Low(電源投入時)またはコンフィギュレーションを開始する JTAG 命令を発行した
あとすぐにアサートされるとき、CONFIG_IO 命令は発行できません。CONFIG_IO
命令を発行する待ち時間について詳しくは、表 9–18 を参照してください。
CONFIG_IO 命令を使用するとき、以下のタイミング制約を満たす必要があります。
■
nCONFIG ピンが Low のとき、CONFIG_IO 命令を発行することができません。
■
以下の条件が満たされた後に、最小待ち時間の 230 μs を遵守します。
■
■
nCONFIG は High になる
■
PULSE_NCONFIG 命令を発行する
■
ACTIVE_ENGAGE 命令、そして CONFIG_IO 命令を発行する
電源投入後に、CONFIG_IO 命令を発行する前、nCONFIG ピンが High になるまで
(または、nSTATUS ピンが High になるまで)230 μs で待ってください。
表 9‒18. CONFIG_IO 命令を発行する待ち時間
待ち時間
時間
nCONFIG ピンが解放された後の待ち時間
230 ms
PULSE_NCONFIG または ACTIVE_ENGAGE が発行され
た後の待ち時間
230 ms
CONFIG_IO 命令と ACTIVE_DISENGAGE 命令を使用して、コンフィギュレーション
に割り込みます。表 9–19 には、さまざまな CONFIG_IO 使用したシナリオのための
インストラクションのシーケンスをリストします。
表 9‒19. JTAG CONFIG_IO (JTAG_PROGRAM なし ) 命令フロー ( 注 1) ( その1 )
Cyclone III デバイス・ファミリのコンフィギュレーション手法および現
在の状態
JTAG 命令
ユーザー・モードの前
(割り込まれるコン
フィギュレーション)
PS
FPP
AS
NA
NA
NA
NA
O
O
O
O
R
R
R
R
O
O
O
O
PS
FPP
AS
FACTORY
NA
NA
NA
ACTIVE_DISENGAGE
O
O
CONFIG_IO
R
JTAG バウンダリ・スキャン命令
(JTAG_PROGRAM なし )
O
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AP
ユーザー・モード
(4)
パワーアップ
AP
AP
PS
FPP
AS
NA
R
R
R
NA
O
O
—
—
—
—
R
R
R
NA
NA
NA
NA
O
O
O
—
—
—
—
(4)
(4)
Cyclone IV デバイス・ハンドブック Volume 1
9‒68
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9‒19. JTAG CONFIG_IO (JTAG_PROGRAM なし ) 命令フロー ( 注 1) ( その2 )
Cyclone III デバイス・ファミリのコンフィギュレーション手法および現
在の状態
JTAG 命令
ユーザー・モードの前
(割り込まれるコン
フィギュレーション)
PS
FPP
ACTIVE_ENGAGE
A
PULSE_NCONFIG
A
パルス nCONFIG ピン
JTAG TAP リセット
R
R
AS
AP
(4)
ユーザー・モード
PS
FPP
AS
パワーアップ
AP
(4)
PS
FPP
AS
AP
(4)
R
R
R
R
(2)
(2)
(2)
(2)
—
—
—
—
O
O
—
—
—
—
O
O
—
—
—
—
R
R
—
—
—
—
A
A
(3)
(3)
A
A
(3)
(3)
R
R
A
R
A
R
表 9–19 の注 :
(1) 「R」は、次の命令を実行する前の命令を示し、「O」は、オプションの命令を示します。そして、
「A」は、命令が実行されなけ
ればならないことを示し、
「NA」は、本モードで命令が実現できないことを示します。
(2) ACTIVE_DISENGAGE を使用するときに必要です。
(3) ACTIVE_ENGAGE を使用する場合、命令が必要ではありません。
(4) AP コンフィギュレーションは Cyclone III デバイスにのみ適用されます。
CONFIG_IO 命令はリコンフィギュレーションまで nSTATUS ピンをLow に保持しませ
ん。アクティブ・コンフィギュレーションが中断された時には、
ACTIVE_DISENGAGE および ACTIVE_ENGAGE 命令を発行してアクティブ・コン
フィギュレーション・コントローラ(AS と AP)を停止しなければなりません。
JTAG_PROGRAM 命令が後で発行されることである場合、ACTIVE_DISENGAGE 命令
を単独または CONFIG_IO 命令の前に発行しなければなりません(表 9–20)。これ
で、アクティブ・コンフィギュレーション・コントローラはアイドルな状態になり
ます。ユーザー・モードのために、JTAG プログラミング(表 9–20)を使うことを
取った後に、アクティブ・コンフィギュレーション・コントローラが再かみ合いま
す。JTAG プログラミングでユーザー・モードに達すると、アクティブ・コンフィ
ギュレーション・コントローラが協力し合えます。
1
CONFIG_IO 命令を実行する間、すべてのユーザー I/O がトライ・ステートされます。
中断後のリコンフィギュレーションがコンフィギュレーション・モード
(JTAG_PROGRAM を使用するよりも ) を使用することで実行される場合、
CONFIG_IOの前でACTIVE_DISENGAGE命令を発行することは必要ではありません。
最低 500 ns の間、nCONFIG ピンを Low にプルダウンするか、または
PULSE_NCONFIG 命令を発行することによって、リコンフィギュレーションを始める
ことができます。ACTIVE_DISENGAGE 命令を発行して、JTAG_PROGRAM 命令が
ユーザー・モードに入れない場合、ACTIVE_ENGAGE 命令を発行して、アクティブ・
コンフィギュレーション・コントローラをリコンフィギュレーションする必要があ
ります。また、ACTIVE_ENGAGE 命令を発行すると、コンフィギュレーション・
モードによるリコンフィギュレーションは開始します。したがって、nCONFIG ピン
を Low にプルダウンするか、または PULSE_NCONFIG 命令を発行することは必要で
はありません。
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9‒69
ACTIVE_DISENGAGE
ACTIVE_DISENGAGE 命令により、アクティブ・コンフィギュレーション・コント
ローラ (AS および AP) は JTAG プログラミング前にアイドル状態になります。MSEL
ピンが AS コンフィギュレーション手法に設定されるとき、アクティブ・コンフィ
ギュレーション・コントローラは AS コントローラになります。そして、MSEL ピン
が AP コンフィギュレーション手法に設定されるとき、アクティブ・コンフィギュ
レーション・コントローラは AP コントローラになります。アクティブ・コントロー
ラをアイドル状態で配置する 2 つの目的があります:
■
JTAG プログラミング中に個々のコンフィギュレーション・モードでデバイスをコ
ンフィギュレーションしないことを保証する
■
デバイスがユーザー・モードに到達することができるように、コントローラに成
功した JTAG プログラミングを正常に認識させる
MSEL ピンがアクティブ・コンフィギュレーション手法に設定される場合、Cyclone III
デバイス・ファミリの現状に関係なく、JTAG プログラミングの前に、
ACTIVE_DISENGAGE 命令が必要です(AS または AP)。パッシブ・コンフィギュレー
ション手法(PS または FPP)間に ACTIVE_DISENGAGE 命令が発行される場合、そ
れは Cyclone III デバイス・ファミリへの影響がありません。同様に、CONFIG_IO 命
令は ACTIVE_DISENGAGE 命令の後に発行されますが、コンフィギュレーションを
正常に停止させることが要求なくなります。表 9–20 には、各コンフィギュレーショ
ン・モードの必要な命令、推奨した命令、およびオプション命令を示します。必要
な命令のオーダリングはハードの要件であり、機能を保証するために満足する必要
があります。
表 9‒20. JTAG プログラミングの命令フロー ( 注 1)
Cyclone III デバイスのコンフィギュレーション手法および現在の状態
JTAG 命令
ユーザー・モードの前
(割り込まれるコンフィ
ギュレーション)
PS
FPP
AS
FACTORY
NA
NA
NA
ACTIVE_DISENGAGE
O
O
R
CONFIG_IO
Rc
Rc
他の JTAG 命令
O
JTAG_PROGRAM
AP
ユーザー・モード
AP
パワーアップ
FPP
AS
NA
NA
NA
NA
NA
R
R
R
NA
R
O
O
O
R
O
O
R
R
O
O
O
O
O
O
NA
NA
NA
NA
O
O
O
O
O
O
O
O
O
O
O
R
R
R
R
R
R
R
R
R
R
R
R
CHECK_STATUS
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
Rc
JTAG_STARTUP
R
R
R
R
R
R
R
R
R
R
R
R
JTAG TAP リセット / 他の命令
R
R
R
R
R
R
R
R
R
R
R
R
(2)
PS
FPP
AS
AP
PS
(2)
(2)
表 9–20 の注 :
(1) 「R」は、次の命令を実行する前の命令を示し、「O」は、オプションの命令を示します。そして、
「Rc」は、推奨された命令
を示し、「NA」は、命令がこのモードで実行されることができないことを示します。
(2) AP コンフィギュレーションは Cyclone III デバイスにのみ適用されます。
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9‒70
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
AS または AP コンフィギュレーションでは、ACTIVE_DISENGAGE 命令によってアク
ティブ・コンフィギュレーション・コントローラはアイドルな状態になります。成
功した JTAG プログラミングが実行される場合は、JTAG プログラミングを使用して
ユーザー・モードに到達する後、アクティブ・コントローラは自動的に再起動しま
す。これで、アクティブ・コントローラは各ユーザー・モード・ステートに遷移さ
れます。
JTAG 手法が Cyclone III デバイス・ファミリにユーザー・モードに入り、アクティブ・
プログラミングを再起動することに失敗する場合、AS または AP コンフィギュレー
ション手法のためにこれを達成する使用可能な方法があります。
■
AS コンフィギュレーション手法の場合、JTAG TAP コントローラをリセット状態に
移動させることまたは ACTIVE_ENGAGE 命令を発行することによって AS コント
ローラを再起動することができます。
■
AP コンフィギュレーション手法の場合、AP コントローラを協力し合うための唯一
の方法が、ACTIVE_ENGAGE 命令を発行することです。このケースでは、
nCONFIG ピンをアサートすることでアクティブ・コントローラは再起動しませ
ん。
ACTIVE_ENGAGE
ACTIVE_ENGAGE 命令により、停止中のアクティブ・コントローラを再起動できま
す。MSEL ピン設定で指定されたアクティブ・コンフィギュレーション手法の
Cyclone III デバイス・ファミリのリコンフィギュレーションをトリガするだけでな
く、停止中のアクティブ・コントローラを再起動するために、コンフィギュレー
ションまたはユーザー・モード間にいつでもこの命令を発行することができます。
デバイスがパッシブ・コンフィギュレーション手法のときには、ACTIVE_ENGAGE
命令は PULSE_NCONFIG 命令として機能します(PS または FPP)。ACTIVE_ENGAGE 命
令が発行されるときには、nCONFIG ピンはディセーブルされます。
1
アルテラは、ACTIVE_ENGAGE 命令を使用するように推奨していませんが、アクティ
ブ・コンフィギュレーション(AS または AP)コントローラを再起動するためのフェ
イルセーフ命令として提供されます。
内蔵オシレータのオーバーライド
この機能は Cyclone III デバイスにのみ適用されて、アクティブ・コンフィギュレー
ション手法間に内蔵オシレータをオーバーライドすることができます。アクティブ・
コンフィギュレーション(AS と AP)コントローラは、クロック・ソースとして内蔵
オシレータを使用します。クロック・ソースを CLKUSR から JTAG 命令に変更できま
す。
EN_ACTIVE_CLK および DIS_ACTIVE_CLK JTAG 命令は、アクティブ・クロックが
CLKUSR ピンまたは内蔵コンフィギュレーション・オシレータから供給されているこ
とをオンまたはオフにトグルします。CLKUSR ピンからアクティブ・クロックを
ソースするには、EN_ACTIVE_CLK 命令を発行してください。これで、CLKUSR ピ
ンはアクティブ・クロック・ソースになります。EN_ACTIVE_CLK 命令を使用すると
き、クロック変化のために内蔵オシレータをイネーブルする必要があります。デフォ
ルトで、コンフィギュレーションおよび初期化が完了すると、コンフィギュレー
ション・オシレータがディセーブルされ、デバイスがユーザー・モードに入ります。
ただし、内蔵オシレータは以下の条件のいずれによってでユーザー・モードでイ
ネーブルされます。
■
リコンフィギュレーションのイベント ( 例えば、
nCONFIG が Low にドライブされる )
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9‒71
■
リモート・アップデートがイネーブルされる
■
エラー検出がイネーブルされる
CLKUSR ピンは期待される DCLK 周波数の 2 倍でクロックしなければなりません。
CLKUSR ピンは最大周波数の 80 MHz(40 MHz DCLK)まで可能になります。通常、自
身のクロックをドライブして、AS ステート・マシンを制御するには、テスト装置は
CLKUSR ピンを使用します。
クロック・ソース をコンフィギュレーション・オシレータに戻るには、
DIS_ACTIVE_CLK 命令を発行します。DIS_ACTIVE_CLK 命令を発行した後に、10 ク
ロック・サイクルのための CLKUSR ピンをクロックし続けることが必要です。それ
以外の場合は、nCONFIG ピンをトグルしてもクロック・ソースを戻ることはせず、
リコンフィギュレーションは実行しません。POR はコンフィギュレーション・オシ
レータにクロック・ソースを戻します。nCONFIG ピンをトグルすること、または
JTAG ステート・マシンをリセット状態にドライブすることでもクロック・ソースを
戻しません 。
EN_ACTIVE_CLK
EN_ACTIVE_CLK 命令により、CLKUSR ピン信号をクロック・ソースとして内部オシ
レータを置き換えることができる。EN_ACTIVE_CLK 命令を使用するとき、クロッ
ク変化が起こるように内部オシレータがイネーブルされる必要があります。この命
令が発行された後に、CLKUSR ピン・シグナルはクロック・ソースとなり、他の
JTAG 命令を発行することができます。クロック・ソースは、内部オシレータに
DIS_ACTIVE_CLK 命令または POR を発行することによって戻されます。
DIS_ACTIVE_CLK
DIS_ACTIVE_CLK命令はEN_ACTIVE_CLK命令によって設定されたラッチCLKUSRを
分割し、クロック・ソースを内部オシレータに戻るようになります。
DIS_ACTIVE_CLK 命令が発行された後に、10 クロック・サイクルのための CLKUSR
ピンをクロックし続けることが必要です。
1
CLKUSR ピンは期待される DCLK 周波数の 2 倍でクロックしなければなりません。
CLKUSR ピンは最大周波数の 80 MHz(40 MHz DCLK)まで可能になります。
AP フラッシュの開始ブート・アドレスの変更
Cyclone III デバイスのみの AP コンフィギュレーション手法では、APFC_BOOT_ADDR
JTAG 命令を使用して、パラレル・フラッシュ・メモリのデフォルト・コンフィギュ
レーション・ブート・アドレスを期待されるアドレスに変更できます。
APFC_BOOT_ADDR
APFC_BOOT_ADDR 命令は Cyclone III デバイスにのみ適用され、AP コンフィギュレー
ション手法のパラレル・ラッシュ・メモリの開始ブート・アドレスを定義すること
ができます。
この命令は AP フラッシュの開始ブート・アドレスでシフトします。この命令がアク
ティブ命令になるときに、TDI および TDO ピンは、22 ビット・アクティブ・ブー
ト・アドレスのシフト・レジスタを介して接続されます。シフト・インのブート・
アドレス・ビットは、AP コントローラを供給する 22 ビット AP ブート・アドレスの
アップデート・レジスタにロードされます。AP ブート・アドレスのアップデート・
レジスターの内容は、TDO からキャプチャされ、そしてアクティブ・ブート・アド
レスのシフト・レジスタにシフト・アウトされます。
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9‒72
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
ブート・アドレス・シフト・レジスタおよびアップデート・レジスタのブート・ア
ドレスは、目的のブート・アドレスに対して 2 ビット右(LSB 方向における)にシ
フトされます。これは、アドレスの 2 つの LSB がアクセスできないためです。この
ブート・アドレスは、LSB として 2 つの 0 を最終に添付され、シフト・インのブー
ト・アドレスを 2 ビット左にすることにより、AP ブート・アドレスを取得する AP
コントローラになります。
リモート・アップデート機能をイネーブルした場合、APFC_BOOT_ADDR 命令はファ
クトリ・コンフィギュレーションのみのブート・アドレスを設定します。
1
システム・ボードにまだ電源を入れている間、APFC_BOOT_ADDR 命令はリコンフィ
ギュレーションの後に保持されます。しかし、システム・ボードを再起動するとき
には、命令を再プログラムすることが必要です。
デバイス・コンフィギュレーション・ピン
表 9–21 および表 9–23 には、Cyclone III デバイス・ファミリのすべてのコンフィギュ
レーション関連ピンの接続と機能を説明します。
表 9–21 には Cyclone III デバイス・ファミリのピン・コンフィギュレーションを示し
ます。
表 9‒21. Cyclone III デバイス・ファミリのコンフィギュレーション・ピンの概要 ( その1 )
バンク
説明
入力 / 出力
専用
電源供給元
コンフィギュレー
ション・モード
1
FLASH_nCE, nCSO
入力
—
VCCIO
AS、AP (2)
6
CRC_ERROR
出力
—
VCCIO/ プルアップ (1)
オプション、全て
のモード
1
DATA[0]
VCCIO
PS、FPP、AS
VCCIO
AP (2)
VCCIO
FPP
VCCIO
AS
VCCIO
AP (2)
入力
双方向
あり
入力
1
DATA[1], ASDO
出力
—
双方向
入力
8
DATA[7..2]
8
DATA[15..8]
6
INIT_DONE
1
nSTATUS
1
nCE
1
DCLK
6
CONF_DONE
双方向
1
TDI
1
双方向
—
双方向
VCCIO
FPP
VCCIO
AP (2)
VCCIO
AP (2)
出力
—
プルアップ
オプション、全て
のモード
双方向
あり
プルアップ
全てのモード
入力
あり
VCCIO
全てのモード
VCCIO
PS、FPP
VCCIO
AS、AP (2)
あり
プルアップ
全てのモード
入力
あり
VCCIO
JTAG
TMS
入力
あり
VCCIO
JTAG
1
TCK
入力
あり
VCCIO
JTAG
1
nCONFIG
入力
あり
VCCIO
全てのモード
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入力
出力
あり
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9‒73
表 9‒21. Cyclone III デバイス・ファミリのコンフィギュレーション・ピンの概要 ( その2 )
バンク
説明
入力 / 出力
専用
電源供給元
コンフィギュレー
ション・モード
6
CLKUSR
入力
—
VCCIO
オプション
6
nCEO
出力
—
VCCIO
オプション、全て
のモード
6
MSEL[3..0]
入力
あり
VCCINT
全てのモード
1
TDO
出力
あり
VCCIO
JTAG
7
PADD[14..0]
出力
—
VCCIO
AP (2)
8
PADD[19..15]
出力
—
VCCIO
AP (2)
6
PADD[23..20]
出力
—
VCCIO
AP (2)
1
nRESET
出力
—
VCCIO
AP (2)
6
nAVD
出力
—
VCCIO
AP (2)
6
nOE
出力
—
VCCIO
AP (2)
6
nWE
出力
—
VCCIO
AP (2)
5
DEV_OE
入力
—
VCCIO
5
DEV_CLRn
入力
—
VCCIO
オプション、AP
(2)
オプション、AP
(2)
表 9–21 の注 :
(1) Cyclone III デバイスで、CRC_ERROR ピンはデフォルトで専用出力です。Device and Pin Options ダイアログ・ボックスの CRC
Error Detection タブで、CRC_ERROR ピンはオプションでオープン・ドレイン出力としてイネーブルにすることができます。
(2) AP コンフィギュレーションは Cyclone III デバイスにのみ適用されます。
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Cyclone IV デバイス・ハンドブック Volume 1
9‒74
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9–22 に、ボード上で正しくコンフィギュレーションするための接続する専用のコ
ンフィギュレーション・ピンを示します。コンフィギュレーション手法によっては、
必要でないピンもあります。
表 9‒22. Cyclone III デバイス・ファミリの専用コンフィギュレーション・ピン ( その1 )
ピン名
MSEL
[3..0]
コンフィギュ
ユーザー・
レーション手
モード
法
N/A
全製品
ピン・タイ
プ
入力
説明
Cyclone III デバイス・ファミリのコンフィギュレー
ション手法を設定する 3 ビットのコンフィギュレー
ション入力。これらのピンは VCCA または GND に固定
接続する必要があります。MSEL[3..0] ピンには、
常にアクティブな 9-kΩ 内部プルダウン抵抗がありま
す。
集積度の低い Cyclone III デバイスまたはパッケージに
よっては、MSEL[3] ピンがないものがあるため、AP
コンフィギュレーション手法でサポートされません。
nCONFIG
N/A
全製品
入力
コンフィギュレーション・コントロール入力。ユー
ザー・モード中にこのピンを Low にすると、
Cyclone III デバイス・ファミリはコンフィギュレー
ション・データを失い、リセット状態に入り、すべて
の I/O ピンをトライ・ステートにします。このピンを
ロジック High に戻すとリコンフィギュレーションが
開始されます。
Cyclone III デバイス・ファミリは電源投入直後に
nSTATUS を Low にドライブし、POR 時間経過後に解
放します。
nSTATUS
N/A
全製品
Cyclone IV デバイス・ハンドブック Volume 1
■
ステータス出力。コンフィギュレーション実行中
にエラーが発生した場合、nSTATUS がターゲッ
ト・デバイスによって Low にプルダウンされます。
■
ステータス入力。外部ソース ( 例えば、他の
Cyclone III デバイス・ファミリ)がコンフィギュ
レーション実行中または初期化中に nSTATUS を
Low にドライブした場合、ターゲット・デバイス
はエラー状態に入ります。
双方向
オープン・
ドレイン コンフィギュレーションおよび初期化の実行後に、
nSTATUS を Low にドライブしても、コンフィギュ
レーションされたデバイスには影響ありません。コン
フィギュレーション・デバイスを使用する場合、
nSTATUS を Low にドライブすると、コンフィギュ
レーション・デバイスはデバイスのコンフィギュレー
ションを試みますが、ユーザー・モードではデバイス
は nSTATUS での遷移を無視するので、リコンフィ
ギュレーションを行いません。リコンフィギュレー
ションを開始するには、nCONFIG を Low にプルダウ
ンする必要があります。
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9‒75
表 9‒22. Cyclone III デバイス・ファミリの専用コンフィギュレーション・ピン ( その2 )
ピン名
CONF_DONE
コンフィギュ
ユーザー・ レーション手
モード
法
N/A
全製品
ピン・タイ
プ
双方向
オープン・
ドレイン
説明
■
ステータス出力。コンフィギュレーションの実行前
および実行中に、ターゲットの Cyclone III デバイ
ス・ファミリは CONF_DONE ピンを Low にドライ
ブします。すべてのコンフィギュレーション・
データをエラーなしで受信し、初期化サイクルが
開始されると、ターゲット・デバイスは
CONF_DONE を解放します。
■
ステータス入力。すべてのデータの受信後、
CONF_DONE が High になると、ターゲット・デバイ
スは初期化を行いユーザー・モードに入ります。
デバイスを初期化するには、CONF_DONE ピンに
10-kΩ の外部プルアップ抵抗が必要です。
コンフィギュレーションおよび初期化の実行後に、
CONF_DONE を Low にドライブしても、コンフィギュ
レーションされたデバイスには影響ありません。バ
ス・ホルドまたは ADC を CONF_DONE ピンと接続し
ないでください。
nCE
nCEO
N/A
オプショ
ンがオン
の場合は
オプショ
ンがオフ
の場合は
I/O。
全製品
全製品
入力
出力オー
プン・ド
レイン
アクティブ Low のチップ・イネーブル。nCE ピンは、
Low 信号で Cyclone III デバイス・ファミリをアクティ
ブにして、コンフィギュレーションを可能にします。
nCE ピンは、コンフィギュレーション実行中、初期化
中、およびユーザー・モードでは Low に保持する必
要があります。シングル・デバイス・コンフィギュ
レーションでは、Low に接続しなければなりません。
マルチ・デバイス・コンフィギュレーションでは、最
初のデバイスの nCE は Low に接続され、nCEO ピン
はチェイン内の次のデバイスの nCE に接続されます。
デバイスの JTAG プログラミングを成功させるには、
nCE ピンも Low に保持する必要があります。
デバイスのコンフィギュレーション完了時に Low を
ドライブする出力。シングル・デバイス・コンフィ
ギュレーションでは、このピンはフローティング状態
にしておくか、またはコンフィギュレーション後に
I/O ピンとして使用できます。マルチ・デバイス・コ
ンフィギュレーションでは、このピンは次のデバイス
の nCE ピンに供給します。チェイン内の最後のデバ
イスの nCEO ピンは、フローティング状態にしておく
か、あるいはユーザー I/O ピンとして使用できます。
次のデバイスの nCE ピンに供給する nCEO ピンを使
用する場合は、10-kΩ の外部プルアップ抵抗を使用し
て、I/O バンクの nCEO ピンを VCCIO 電圧に対して High
にして、内部ウィーク・プルアップ抵抗を支援しま
す。
コンフィギュレーション後に nCEO ピンはユーザー
I/O ピンとして使用する場合、Dual-Purpose Pin 設定で
ピンの状態を設定します。
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9‒76
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9‒22. Cyclone III デバイス・ファミリの専用コンフィギュレーション・ピン ( その3 )
ピン名
FLASH_nCE,
コンフィギュ
ユーザー・ レーション手
モード
法
I/O
nCSO
AS、AP (1)
ピン・タイ
プ
説明
コンフィギュレーション・デバイスをイネーブルす
る、Cyclone III デバイス・ファミリから AS モードの
シリアル・コンフィギュレーション・デバイスへの出
力コントロール信号。このピンは、AP モードで nCSO
ピンとして機能しますが、AP モードでは FLASH_NCE
ピンとして機能します。
出力
フラッシュをイネーブルする、Cyclone III デバイス・
ファミリから AP モードのパラレル・フラッシュへの
出力コントロール信号。Numonyx P30 または P33 フ
ラッシュの CE# ピンに接続します。(1)
このピンには、常時アクティブな内部プルアップ抵抗
を備えています。
PS および FPP コンフィギュレーションでは、DCLK
は外部ソースからターゲットの Cyclone III デバイス・
ファミリにデータを送るのに使用されるクロック入力
です。データは、DCLK の立ち上がりエッジでデバイ
スにラッチされます。
AS モードでは、DCLK はコンフィギュレーション・イ
ンタフェースにタイミングを供給する Cyclone III デバ
イス・ファミリからの出力であり、常時アクティブな
内部プルアップ抵抗 ( 標準 25 kΩ を備えています。.
DCLK
N/A
PS、FPP、
AS、AP (1)
Cyclone IV デバイス・ハンドブック Volume 1
AP モードでは、DCLK はコンフィギュレーション・イ
入力 (PS、 ンタフェースにタイミングを供給する Cyclone III デバ
mFPP)。 イス・ファミリからの出力です。(1)
出力 (AS、
アクティブ・コンフィギュレーション手法(AS また
AP(1))
は AP としての)では、コンフィギュレーションが完
成した後に、このピンは非アクティブな状態にドライ
ブされます。あるいは、アクティブ手法では、このピ
ンをユーザー I/O ピンとして使用できます。コント
ロール・ホストを使用するパッシブ手法 (PS または
FPP) では、DCLK は High または Low のうち都合の良
いレベルにドライブしなければなりません。パッシブ
手法のユーザー・モードでは、DCLK をユーザー I/O
ピンとして使用できません。コンフィギュレーション
後にこのピンを切り替えても、コンフィギュレーショ
ンされたデバイスには影響ありません。
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9‒77
表 9‒22. Cyclone III デバイス・ファミリの専用コンフィギュレーション・ピン ( その4 )
ピン名
コンフィギュ
ユーザー・ レーション手
モード
法
ピン・タイ
プ
説明
データ入力。シリアル・コンフィギュレーション・
モードでは、ビット・ワイドのコンフィギュレーショ
ン・データがターゲットの Cyclone III デバイス・ファ
ミリの DATA[0] ピンに送られます。
DATA[0]
I/O
PS、FPP、
AS、AP (1)
AS モードでは、DATA[0] は常時アクティブな内部プ
ルアップ抵抗を備えています。AS コンフィギュレー
入力 (PS, ション後、DATA[0] はオプションのユーザー・コン
FPP、AS)。 トロール機能を備えた専用の入力ピンになります。
双方向
PS または FPP コンフィギュレーション後は、
(AP)(1)
DATA[0] はユーザー I/O ピンとして使用可能であり、
このピンの状態は Dual-Purpose Pin 設定によって決ま
ります。
AP コンフィギュレーション後、DATA[0] はオプショ
ンのユーザー・コントロール機能を備えた専用の双方
向ピンになります。(1)
非 AS モードでのデータ入力。コンフィギュレーショ
ン・データを読み出すのに使用される、Cyclone III デ
バイス・ファミリから AS モードのシリアル・コン
フィギュレーション・デバイスへのコントロール信
号。AS モードでは、DATA[1] は ASDO ピンとして機
能します。
DATA[1],
ASDO
I/O
FPP、AS、AP
(1)
入力
(FPP), 出
力 (AS)。
双方向
(AP) (1)
AS モードでは、DATA[1] は常時アクティブな内部プ
ルアップ抵抗を備えています。AS コンフィギュレー
ション後、DATA[1] はオプションのユーザー・コン
トロール機能を備えた専用の入力ピンになります。
PS コンフィギュレーション手法では、DATA[1] はコ
ンフィギュレーション中にはユーザー I/O ピンとして
機能し、トライ・ステートになります。.
FPP コンフィギュレーション後は、はユーザー I/O ピ
ンとして使用可能であり、このピンの状態は DualPurpose Pin 設定によって決まります。
AP コンフィギュレーション手法では、バイト幅また
はワード幅コンフィギュレーション・データが、ター
ゲットの Cyclone III デバイスのそれぞれ
DATA[7..0] または DATA[15..0] に提示されます。
AP コンフィギュレーション後、DATA[1] はオプショ
ンのユーザー・コントロール機能を備えた専用の双方
向ピンになります。(1)
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9‒78
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9‒22. Cyclone III デバイス・ファミリの専用コンフィギュレーション・ピン ( その5 )
ピン名
コンフィギュ
ユーザー・ レーション手
モード
法
ピン・タイ
プ
説明
データ入力。
AS または PS コンフィギュレーション手法では、これ
らのピンはコンフィギュレーション中にはユーザー
I/O ピンとして機能し、トライ・ステートになります。
DATA[7..2
]
I/O
FPP、AP (1)
入力
(FPP)。双
方向 (AP)
(1)
FPP コンフィギュレーション後、DATA[7..2] は
ユーザー I/O ピンとして使用可能であり、このピンの
状態は兼用ピンの設定によって決まります。
AP コンフィギュレーション手法では、バイト幅また
はワード幅コンフィギュレーション・データが、ター
ゲットの Cyclone III デバイスのそれぞれ
DATA[7..0] または DATA[15..0] に提示されます
(Cyclone III デバイスのみ )。AP コンフィギュレーショ
ン後、 DATA[7..2] はオプションのユーザー・コン
トロール機能を備えた専用の双方向ピンになります。
(1)
ワード幅コンフィギュレーション・データがターゲッ
トの Cyclone III デバイスの DATA[15..0] に提示され
ます。
DATA[15..
8]
I/O
AP (1)
双方向
PS、FPP、または AS コンフィギュレーション手法で
は、これらのピンはコンフィギュレーション中には
ユーザー I/O ピンとして機能し、トライ・ステートに
なります。
AP コンフィギュレーション後、DATA[15:8] はオプ
ションのユーザー・コントロール機能を備えた専用の
双方向ピンになります。
PADD[23..
0]
nRESET
nAVD
nOE
I/O
I/O
I/O
I/O
AP (1)
AP (1)
AP (1)
AP (1)
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出力
Cyclone III デバイスから AP モードのパラレル・フ
ラッシュへの 24 ビット・アドレス・バス。Numonyx
P30 または P33 フラッシュの A[24:1] に接続しま
す。
出力
アクティブ Low リセット出力。nRESET ピンを Low
にドライブすると、パラレル・フラッシュがリセット
されます。Numonyx P30 または P33 フラッシュの
RST# ピンに接続します。
出力
アクティブ Low アドレス有効出力。nAVD ピンは Low
にドライブすると、リードまたはライト動作中に
PADD[23..0] アドレス・バス上に有効なアドレスが
存在することをパラレル・フラッシュに示します。
Numonyx P30 または P33 フラッシュの ADV# ピンに接
続します。
出力
パラレル・フラッシュへのアクティブ Low の出力イ
ネーブル。リード動作中に nOE ピンを Low にドライ
ブすることにより、パラレル・フラッシュ出力
(DATA[15..0]) がイネーブルされます。Numonyx
P30 または P33 フラッシュの OE# ピンに接続します。
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9‒79
表 9‒22. Cyclone III デバイス・ファミリの専用コンフィギュレーション・ピン ( その6 )
ピン名
コンフィギュ
ユーザー・ レーション手
モード
法
I/O
nWE
AP (1)
ピン・タイ
プ
説明
出力
パラレル・フラッシュへのアクティブ Low のライト・
イネーブル。ライト動作中に nWE ピンを Low にドラ
イブすることにより、パラレル・フラッシュに
DATA[15..0] バスでのデータが有効であることを示
します。Numonyx P30 または P33 フラッシュの CE#
ピンに接続します。
表 9–22 の注 :
(1) AP コンフィギュレーション手法は Cyclone III デバイス・ファミリにのみ適用されます。
表 9–23 に、オプションのコンフィギュレーション・ピンをリストします。これらの
オプションのコンフィギュレーション・ピンは、Quartus II ソフトウェアでイネーブ
ルされていない場合には、汎用ユーザー I/O ピンとして使用可能です。したがって、
コンフィギュレーション中は、これらのピンはユーザー I/O ピンとして機能し、
ウィーク・プルアップ抵抗でトライ・ステートになります。
表 9‒23. オプションのコンフィギュレーション・ピン ( その1 )
ピン名
CLKUSR
INIT_DONE
ユーザー・モー
ド
オプションがオ
ンの場合は N/A。
オプションがオ
フの場合は I/O。
ピン・タイプ
説明
入力
オプションのユーザー供給クロック入力は、1 つまたは
複数のデバイスの初期化を同期させます。このピンは、
Quartus II ソフトウェアで、Enable user-supplied start-up
clock (CLKUSR) オプションをオンにするとイネーブルさ
れます。
デバイスが初期化され、ユーザー・モードになったこと
を示すときに使用するステータス・ピン。nCONFIG ピ
ンが Low のとき、コンフィギュレーションの開始時に
INIT_DONE ピンはトライ・ステートになり、10-kΩ の
外部プルアップ抵抗によって High にプルアップされま
す。INIT_DONE を有効にするオプション・ビットが、
(コンフィギュレーション・データの最初のフレーム時
に)デバイスにプログラムされると、INIT_DONE ピン
は Low になります。初期化が完了すると、INIT_DONE
オプションがオ
ピンは解放されて High にプルアップされ、デバイスは
ンの場合は N/A。 出力オープ
ユーザー・モードに入ります。したがって、監視回路は
オプションがオ
ン・ドレイン Low から High への遷移を検出できなければなりません。
フの場合は I/O。
このピンは、Quartus II ソフトウェアで Enable INIT_DONE
output オプションをオンにするとイネーブルされます。
Enable OCT_DONE オプションは Quartus II ソフトウェア
によってイネーブルにされる場合、このピンの機能は変
更します。このオプションは、INIT_DONE 信号が
OCT_DONE 信号でゲートされることを制御して、
Power-Up OCT キャリブレーションが完了することを表
します。このオプションがオフの場合、INIT_DONE 信
号は OCT_DONE 信号でゲートされません。
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9‒80
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9‒23. オプションのコンフィギュレーション・ピン ( その2 )
ピン名
DEV_OE
DEV_CLRn
ユーザー・モー
ド
ピン・タイプ
説明
入力
ユーザーがデバイスのすべてのトライ・ステートを無効
にできるオプション・ピンです。このが Low にドライ
ブされると、すべての I/O ピンはトライ・ステートにな
り、High にドライブされるとプログラムどおりに動作
します。このピンは、Quartus II ソフトウェアで、Enable
device-wide output enable (DEV_OE)オプションをオン
にするとイネーブルされます。
入力
ユーザーがデバイスのすべてのトライ・ステートを無効
にできるオプション・ピンです。このが Low にドライ
ブされると、すべての I/O ピンはトライ・ステートにな
り、High にドライブされるとプログラムどおりに動作
します。このピンは、Quartus II ソフトウェアで、Enable
device-wide reset (DEV_CLRn) オプションをオンにすると
イネーブルされます。
オプションがオ
ンの場合は N/A。
オプションがオ
フの場合は I/O。
オプションがオ
ンの場合は N/A。
オプションがオ
フの場合は I/O。
デザイン・セキュリティ
このデザイン・セキュリティ機能は、Cyclone III LS デバイスにのみ適用されます。こ
のデザイン・セキュリティ機能は、Cyclone III デバイス・パッケージではサポートさ
れていません。
Cyclone III LS のデザイン・セキュリティ保護
Cyclone III LS デバイスのデザインは、コンフィギュレーション・ビットストリーム暗
号化機能により、複製、リバース・エンジニアリング、および改ざん反対機能から
保護されています。
複製に対するセキュリティ
セキュリティ・キーは Cyclone III LS デバイスに安全に格納され、いかなるインタ
フェースを介してもこれを読み出すことはできません。Cyclone III LS デバイスではコ
ンフィギュレーション・ファイルのリード・バックはサポートされていないので、
デザイン情報を複製することはできません。
リバース・エンジニアリングに対するセキュリティ
Cyclone III LS のコンフィギュレーション・ファイル・フォーマットは独自のものであ
り、ファイルには特定の復号化を必要とする数百万ビットが収められているので、
暗号化されたコンフィギュレーション・ファイルからのリバース・エンジニアリン
グは非常に困難で長時間を要します。Cyclone III LS デバイスのリバース・エンジニア
リングも同様に困難です。これは、このデバイスが最先端の 65 nm プロセス・テク
ノロジに基づいて製造されているためです。
改ざんに対するセキュリティ
Cyclone III LS デバイス・ファミリは、以下の改ざん反対機能をサポートします。
■
JTAG 命令セットを制限し、JTAG ポート上のコンフィギュレーション・データ・
リードバックに対する保護を提供する
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒81
f
f
■
FPGA ロジック、コンフィギュレーション・メモリ、ユーザー・メモリ、および
キー揮発性の内容をクリアする能力
■
このデバイスで、コア Cyclone III LS デバイスへのエラー検出(ED)サイクル・イ
ンジケータは CRAM ビットの意図的変化または意図的でない変化で各 ED サイク
ルおよび可視性でパスかフェイルのインディケータを提供する Cyclone III LS デバイスの改ざん反対機能の保護について詳しくは、「AN 593:
Anti-Tamper Protection for Cyclone III LS Devices」を参照してください。
Quartus II の安全なコンフィギュレーション・フローの実装について詳しくは、
「AN 589: Using Design Security Feature in Cyclone III LS Devices」を参照してください。
AES 復号化ブロック
AES 復号化ブロックの主な目的は、コンフィギュレーションが開始される前に、コ
ンフィギュレーション・ビットストリームを復号化することです。暗号化された
データを受信する前に、256 ビットのセキュリティ・キーをバッテリ・バックアップ
付きデバイス内に入力および格納しなければなりません。セキュリティ・キーはス
クランブルしてからキー・ストレージに格納されるので、格納されたキーをデバイ
スの開封を行って読み出すことが一層困難になります。
キー・ストレージ
Cyclone III LS デバイスは、揮発性のキー・プログラミングをサポートします。表
9–24 に、揮発性キーの機能を示します。
表 9‒24. セキュリティ・キーの機能
揮発性キーの機能
説明
キーのプログラマビリティ
再プログラム可能かつ消去可能
外部バッテリ
必須
キーのプログラミングの方法 (1)
オンボード
デザインの保護
複製、リバース・エンジニアリング、およ
び改ざんに対するセキュリティ保護
表 9–24 の注 :
(1) キーのプログラミングは JTAG インタフェースを介して実行されます。
AES 揮発性キーのゼロ化は Cyclone III LS デバイスでサポートされます。デバイス・
コアからの揮発性キー・クリアおよびキー・プログラムの JTAG 命令は、改ざんから
Cyclone III LS デバイスを保護するためにサポートされます。改ざん試行が検出される
と、デバイス・コアからキーをクリアとプロ再プログラムすることができます。最低
500 ns の間で nCONFIG ピンを Low にすると、揮発性キーをクリアとプログラムし
て、次に、Cyclone III LS デバイスをリセットするために KEY_CLR_VREG および
KEY_PROG_VOL JTAG 命令を実行します。nCONFIG がロジック High レベルに復帰し、
nSTATUS が Cyclone III デバイス・ファミリによって解放されると、悪影響のないま
たは暗号化されていないコンフィギュレーション・ファイルによって Cyclone III LS
デバイスをコンフィギュレーションするために、リコンフィギュレーションが開始
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9‒82
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インのセキュリティ、およびリモート・システム・アップグレード
されます。コンフィギュレーションが正常に完了された後、エラー検出ブロックか
ら cyclecomplete 信号を観測して、最低 1 つのエラー検出サイクルにリコンフィ
ギュレーションされた CRAM ビット内容が正しいことを保証してください。また、
意図的でない CRAM ビットの cyclecomplete と crcerror 信号でも観測できま
す。
f
cyclecomplete は、すべての完了したエラー検出サイクルのためのエラー検出ブ
ロックからコアに配線される信号です。cyclecomplete 信号を使用するには、
cycloneiiils_crcblock WYSIWYG の素子をデザインに含めなければなりません。
SEU の緩和について詳しくは、「Cyclone III デバイスにおける SEU の緩和」章を参照
してください。
VCCBAT は揮発性キー・ストレージ専用の電源で、VCCIO や VCC など、その他のオンチッ
プ電源とは共有されません。VCCBAT は、オンチップ電源の状態に関係なく、揮発性レ
ジスタに電源を供給し続けます。この電源の標準電圧は 3.0 V で、その有効動作範囲
は 1.2 ~ 3.3V です。揮発性セキュリティ・キーを使用しない場合は、VCCBAT を 1.8-V、
2.5-V、または 3.0V 電源のいずれかに接続することができます。
1
電源投入後、VCCBAT が確実にその最大レール電圧で安定するように、200 ms(スタン
ダード POR)または 9 ms(ファスト POR)待機してからキーのプログラミングを開
始する必要があります。
1
一例として、BR1220(-30 ~ +80°C)や BR2477A (-40C ~ +125°C)などの、揮発性
キー・ストレージに使用されるリチウム・コイン電池タイプのバッテリがあります。
f
バッテリの仕様について詳しくは、「Cyclone III LS Device Data Sheet」章を参照してく
ださい。
Cyclone III LS デザイン・セキュリティ・ソリューション
Cyclone III LS デバイスは、SRAM ベースのデバイスであります。Cyclone III LS デバイ
スは、デザイン・セキュリティを提供するために、コンフィギュレーション・ビッ
トストリーム暗号化に 256 ビットのセキュリティ・キーを必要とします。
Cyclone III LS デザイン・セキュリティ機能は、Quartus II ソフトウェアで、デザイン
分離フローの配線アーキテクチャ最適化を提供します。デザイン分離フローはデザイ
ン・パーティション間の物理分離およびファンクショナル分離を達成します。
f
デザイン分離フローについて詳しくは、「AN 567: Quartus II Design Separation Flow」を
参照してください。
図 9-31 に示す以下のステップ 1–3 に従って、安全なコンフィギュレーションを行う
ことができます。
1. 暗号化キー・プログラミング・ファイルを生成し、コンフィギュレーション・
データを暗号化します。
Quartus II コンフィギュレーション・ソフトウェアは、キー・プログラミング・
ファイルを生成するユーザー定義の 256 ビット揮発性キーおよび暗号化されたコ
ンフィギュレーション・ファイルを使用します。暗号化されたコンフィギュレー
ション・ファイルは、フラッシュ・メモリやコンフィギュレーション・デバイス
やなどの外部メモリ内に格納されます。
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒83
2. 揮発性キーを Cyclone III LS デバイスにプログラムします。
JTAG インタフェースを介して、ユーザー定義の 256 ビット揮発性キーを Cyclone III
LS デバイスにプログラムします。
3. Cyclone III LS デバイスをコンフィギュレーションします。
システムのパワーアップ時に、外部メモリ・デバイスから暗号化されたコンフィ
ギュレーション・ファイルが Cyclone III LS デバイスに送られます。
図 9-31. Cyclone III LS の安全なコンフィギュレーション・フロー ( 注 1)
Step 1. Generate the Encryption Key Programming File
Encrypt Configuration Data and Store in External Memory
Quartus II
Configuration
Data
AES
Encryptor
Volatile Key
Encrypted
Configuration
Data
Encryption Key
Programming File
Step 3. Configure the Cyclone III LS Device
Using Encrypted Configuration Data
Memory
Storage
Encrypted
Configuration
Data
Encrypted
Configuration
Data
FPGA
AES
Decryptor
Volatile
Key Storage
Volatile Key
Step 2. Program Volatile Key into
Cyclone III LS Device
図 9-31 の注 :
(1) ステップ 1、ステップ 2、およびステップ 3 は、
「Cyclone III LS デザイン・セキュリティ・ソリュー
ション」の項に詳述した手順に対応します。
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9‒84
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
使用可能なセキュリティ・モード
Cyclone III LS デバイスで使用できるセキュリティ・モードは、以下に示すとおりいく
つかあります。
■
揮発性キー
■
キーなしでの動作
■
FACTORY モード
揮発性キー
プログラムされた揮発性キーと必要な外部バッテリによるセキュリティ保護動作:
このモードでは、暗号化されたコンフィギュレーション・ビットストリームと暗号
化されていないコンフィギュレーション・ビットストリームの両方を受け入れます
暗号化されていないコンフィギュレーション・ビットストリームは、ボード・レベ
ルのテストにのみ使用します。
キーなしでの動作
デバイスのコンフィギュレーションには、暗号化されていないコンフィギュレー
ション・ビットストリームのみ許可されます。
FACTORY モード
電源投入後、揮発性キーをプログラムするためには、Cyclone III LS デバイスが
FACTORY モードでなければなりません。JTAG ピンからすべての他の命令へのアクセ
スをイネーブルにするために、FACTORY プライベート JTAG 命令は、デバイスが正
常に POR から終了した後、またコア・コンフィギュレーション・データをロードし
始める前に発行することが必要です。FACTORY 命令が実行される場合、デバイス・
コンフィギュレーション・データと AES 揮発性キーはクリアされます。
表 9–25 に、各セキュリティ・モード用のサポートされるコンフィギュレーション・
モードを示します。
表 9‒25. サポートされるセキュリティ・モード
モード
機能
コンフィギュ
レーション・
ファイル
許可されるコンフィギュレーショ
ン・モード
AES を使用した PS( 復元なし )。
セキュリティ保
護
AES を使用した FPP ( 復元なし )。
暗号化
揮発性キー
AES を使用したリモート・アップ
デート・ファスト AS(復元なし)。
ファスト AS 復元なし)
。
ボード・レベル
のテスト
暗号化なし
デザイン・セキュリティ機能に関係
しないすべてのコンフィギュレー
ション・モード。
キーなし
—
暗号化なし
デザイン・セキュリティ機能に関係
しないすべてのコンフィギュレー
ション・モード
FACTORY
揮発性キー・プ
ログラミング
—
—
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒85
リモート・システム・アップグレード
Cyclone III デバイスでは、リモート・システム・アップグレードは AS および AP コン
フィギュレーション手法でサポートされます。Cyclone III デバイスは、AS コンフィ
ギュレーション手法のみでリモート・システム・アップグレードをサポートしてい
ます。また、AS コンフィギュレーション手法でのコンフィギュレーション・データ
のリアルタイム復元などの Cyclone III の最新機能と連携して実装することも可能で
す。
■
シリアル・コンフィギュレーション・デバイスは、AS コンフィギュレーション手
法を使用して Cyclone III デバイスをコンフィギュレーションします。
■
サポートされているパラレル・フラッシュは、AP コンフィギュレーション手法を
使用して Cyclone III デバイスをコンフィギュレーションします。
■
リモート・システム・アップグレードは、コンフィギュレーション手法のマル
チ・デバイス・コンフィギュレーション・チェーンでサポートされていません。
機能の説明
Cyclone III デバイス・ファミリの専用リモート・システム・アップグレード回路は、
リモート・コンフィギュレーションを管理し、エラー検出、回復、およびステータ
ス情報を提供します。Cyclone III デバイスのロジック・アレイに実装されるユー
ザー・ロジックまたは Nios II プロセッサから、リモート・コンフィギュレーショ
ン・データ・ソースおよびコンフィギュレーション・メモリへのインタフェースに
アクセスすることができます。
1
コンフィギュレーション・メモリは、シリアル・コンフィギュレーション・デバイ
ス(EPCS)またはサポートされているパラレル・フラッシュ・メモリを指し、コン
フィギュレーション手法によって異なります。
Cyclone III デバイス・ファミリのリモート・システム・アップグレード・プロセスで
は、以下のステップを実行します。
1. Cyclone III デバイス・ファミリのロジック・アレイに実装される Nios II プロセッ
サ(またはユーザー・ロジック)は、遠隔地から新しいコンフィギュレーショ
ン・データを受信します。リモート・ソースへの接続には、例えば TCP/IP
(Transmission Control Protocol/Internet Protocol)などの通信プロトコル、PCI
(Peripheral Component Interconnect)、UDP(User Datagram Protocol)、UART
(Universal Asynchronous Receiver/Transmitter)または独自のインタフェースなどが
使用できます。
2. Nios II プロセッサ(またはユーザー・ロジック)は、この新しいコンフィギュ
レーション・データをコンフィギュレーション・メモリに書き込みます。
3. Nios II プロセッサ(またはユーザー・ロジック)は、新しいコンフィギュレー
ション・データまたはアップデートされたコンフィギュレーション・データでリ
コンフィギューション・サイクルを開始します。
4. 専用リモート・システム・アップグレード回路は、リコンフィギュレーション・
サイクル中またはリコンフィギュレーション・サイクル後に発生する可能性のあ
るエラーの検出およびエラー状態からの回復を実行し、ユーザー・デザインにエ
ラー・ステータス情報を提供します。
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Cyclone IV デバイス・ハンドブック Volume 1
9‒86
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
図 9-32 に、リモート・コンフィギュレーション・アップデートを実行するために必
要なステップを示します。(図 9-32 に中の番号は上記のステップ 1–4 と一致しま
す)。
図 9-32. Cyclone Ⅲデバイス・ファミリのリモート・システム・アップグレードの機能図
1
2
Development
Location
Data
Data
Configuration
Memory
Cyclone III
Device Family
Control Module
Data
Device Configuration
3
図 9-33 に、AS および AP コンフィギュレーション手法によるリモート・システム・
アップグレードを実装するためのブロック図を示します。
図 9-33. AS および AP コンフィギュレーション手法のためのリモート・システム・アッ
プグレード
Serial Configuration Device
Cyclone III or
Cyclone III LS
Device
Nios Processor or User
Logic
Serial Configuration Device
1
Parallel Flash Memory
Cyclone III Device
Nios Processor or User
Logic
Supported Parallel Flash
リモート・システム・アップグレードはシングル・デバイス・コンフィギュレー
ションしかサポートされていません。
Cyclone III デバイスでリモート・システム・アップグレードを使用するとき、モード
選択ピン(MSEL [3.0])を AS または AP コンフィギュレーション手法に設定する
必要があります。そして、Cyclone III LS デバイスでリモート・システム・アップグ
レードを使用するとき、MSEL [3.0] を AS コンフィギュレーション手法に設定する
必要があります。リモート・システム・アップグレード・モードの MSEL ピン設定
は、標準コンフィギュレーション・モードと同じです。標準コンフィギュレーショ
ン・モードとは、リモート・システム・アップグレードがサポートされてなく、リ
モート・アップグレード回路がディセーブルされた状態の通常の Cyclone III デバイ
ス・ファミリのコンフィギュレーション・モードを指します。Cyclone III デバイスで
リモート・システム・アップグレードを使用する場合、Quartus II ソフトウェアで
Remote Update Mode オプション設定をイネーブルする必要があります。詳しくは、
9–87 ページの「リモート・アップデートのイネーブル」を参照してください。
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Cyclone III デバイス・ファミリのコンフィギュレーション、デザインのセキュリティ、およびリモート・システム・アップグレード
9‒87
リモート・アップデートのイネーブル
Cyclone III デバイス・ファミリのリモート・アップデートは、デザインをコンパイル
する前に Quartus II ソフトウェア(Compiler Settings メニュー)でイネーブルまたは
ディセーブルにすることができます。Cyclone III デバイス・ファミリのリモート・
アップデートは、デザインをコンパイルする前に Quartus II ソフトウェア(Compiler
Settings メニュー)でイネーブルまたはディセーブルにすることができます。
1. Assignments メニューの Device をクリックします。Settings ダイアログ・ボックス
が表示されます。
2. Device and Pin Optionse をクリックします。Device and Pin Options ダイアログ・
ボックスが表示されます。
3. Configuration タブをクリックします。
4. Configuration Mode リストから Remote を選択します。
5. OK をクリックします。
6. Settings ダイアログ・ボックスで、OK をクリックします。
コンフィギュレーション・イメージのタイプ
リモート・システム・アップグレードを使用する場合、Cyclone III デバイスのコン
フィギュレーション・ビットストリームはファクトリ・コンフィギュレーション・
イメージまたはアプリケーション・コンフィギュレーション・イメージに分類され
ます。イメージ(コンフィギュレーションともいう)とは、特定のユーザー定義機
能を実行するデバイスにロードされるデザインのことです。システムの各デバイス
では、1 つのファクトリ・イメージまたは 1 つ以上のアプリケーション・イメージの
追加が必要になります。ファクトリ・イメージはユーザー定義のフォールバックま
たは安全なコンフィギュレーションで、専用回路と共にリモート・アップデートを
管理します。アプリケーション・イメージは、ターゲットの Cyclone III デバイス・
ファミリにユーザー定義機能を実装します。ファクトリ・イメージにデフォルトの
アプリケーション・イメージ機能を含めることができます。
リモート・システム・アップグレード・モード
概要
リモート・アップデート・モードでは、Cyclone III デバイスはパワーアップ時にファ
クトリ・コンフィギュレーション・イメージをロードします。ユーザー定義ファク
トリ・コンフィギュレーションは、ロードするアプリケーション・コンフィギュ
レーションを決定し、リコンフィギュレーション・サイクルを開始します。ファク
トリ・コンフィギュレーションには、アプリケーション・ロジックを含めることも
できます。
リモート・アップデート・モードをコンフィギュレーション・メモリで使用する場
合、任意のフラッシュ・セクタ境界でアプリケーション・コンフィギュレーション
を開始することができます。更に、アプリケーション・コンフィギュレーションに
は、機能エラーの検出が可能なユーザー・ウォッチドッグ・タイマの機能がありま
す。
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9‒88
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
リモート・アップデート・モード
AS コンフィギュレーション手法によるリモート・アップデートで、Cyclone III デバイ
ス・ファミリは最初のパワーアップ時に、アドレス boot_address[23:0] =
24b'0 にあるファクトリ・コンフィギュレーションをロードします。アルテラでは、
AS コンフィギュレーション手法を使用する場合、システムのファクトリ・コンフィ
ギュレーション・イメージをブート・アドレス 24b'0 に保存することを推奨してい
ます。ファクトリ・コンフィギュレーション・イメージは、製造段階でプログラム
されるシステムの Cyclone III デバイス・ファミリ用ビットストリームで、エラーが発
生したときのフォール・バック・イメージになります。このイメージは不揮発性メ
モリに格納され、リモート・アクセスで更新または変更されることはありません。
これはシリアル・コンフィギュレーション・デバイスの開始アドレス位置 0x000000
に対応します。
Cyclone III デバイスで AP コンフィギュレーションを使用する場合、Cyclone III デバイ
スは、リモート・アップデート・モードにデバイスの電源投入後に以下のアドレス
にあるデフォルトのファクトリ・コンフィギュレーションをロードします。
boot_address[23:0] = 24'h010000 = 24'b1 0000 0000 0000 0000
デフォルトのファクトリ・コンフィギュレーション・アドレスは、
APFC_BOOT_ADDR JTAG 命令を使用して任意のアドレスに変更することができます。
ファクトリ・コンフィギュレーション・イメージは不揮発性メモリに保存され、リ
モート・アクセスを使用してアップデートまたは変更することはできません。これ
は、サポートされているパラレル・フラッシュ・メモリでのデフォルト開始アドレ
ス位置 0x010000(デフォルト・アドレスが変更されている場合はアップデートされ
たアドレス)に対応します。AP コンフィギュレーション手法の APFC_BOOT_ADDR
JTAG 命令のアプリケーションについて詳しくは、9–66 ページの「JTAG 命令」を参照
してください。
ファクトリ・コンフィギュレーション・イメージはユーザーが設計したもので、以
下の目的に使用するソフト・ロジック(Nios II プロセッサまたはステート・マシン
およびリモート通信インタフェース)が含まれています。
■
専用のリモート・システム・アップグレード回路からのステータス情報に基づく
エラーの処理
■
リモート・ホストとの通信、新しいアプリケーション・コンフィギュレーション
の受信、およびこの新しいコンフィギュレーション・データのローカル不揮発性
メモリ・デバイスへの保存
■
Cyclone III デバイス・ファミリにロードするアプリケーション・コンフィギュレー
ションの決定
■
ユーザー・ウォッチドッグ・タイマのイネーブルまたはディセーブル、およびそ
のタイムアウト値のロード(オプション)
■
専用リモート・システム・アップグレード回路に対するリコンフィギュレーショ
ン・サイクル開始の指示
図 9-34 に、リモート・アップデート・モードでのファクトリ・コンフィギュレー
ションとアプリケーション・コンフィギュレーション間の遷移を示します。
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9‒89
図 9-34. リモート・アップデート・モードでのコンフィギュレーション間の遷移
Configuration Error
Application 1
Configuration
Power Up
Set Control Register
and Reconfigure
Factory
Configuration
Configuration
Error
Reload a Different Application
Reload a Different Application
Set Control Register
and Reconfigure
Application n
Configuration
Configuration Error
パワーアップ後またはコンフィギュレーション・エラー発生後、ファクトリ・コン
フィギュレーション・ロジックはリモート・システム・アップグレード・コント
ロール・レジスタに書き込んで、ロードするアプリケーション・コンフィギュレー
ションのアドレスを指定します。また、ファクトリ・コンフィギュレーションは、
アプリケーション・コンフィギュレーションに対してユーザー・ウォッチドッグ・
タイマをイネーブルするかどうか指定し、イネーブルする場合はタイマ設定を指定
します。
1
リモート・アップデート・モード用に設計された有効なアプリケーション・コン
フィギュレーションだけが、ユーザー・モード時にタイマをリセットするロジック
を持っています。ユーザー・ウォッチドッグ・タイマについて詳しくは、9–97 ペー
ジの「ユーザー・ウォッチドッグ・タイマ」を参照してください。
アプリケーション・コンフィギュレーションのロード中にエラーが発生した場合、
Cyclone III デバイス・ファミリの専用リモート・システム・アップグレード回路がリ
モート・システム・アップグレード・ステータス・レジスタに書き込んで、リコン
フィギュレーションの原因を指定します。
以下の動作により、リモート・システム・アップグレード・ステータス・レジスタ
への書き込みが行われます。
■
nSTATUS が外部で Low にドライブされる y
■
内部 CRC エラー
■
ユーザー・ウォッチドッグ・タイマのタイム・アウト
■
コンフィギュレーション・リセット(ロジック・アレイ nCONFIG 信号または外部
nCONFIG ピンのアサーション)
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Cyclone III デバイスは、AS コンフィギュレーション手法の場合はアドレス
boot_address[23:0] = 24'b0、AP コンフィギュレーション手法の場合はデ
フォルト・アドレス boot_address[23:0] = 24'h010000(デフォルト・アドレ
スが変更されている場合は新しいアドレス)にあるファクトリ・コンフィギュレー
ションを自動的にロードします。このユーザー設計のファクトリ・コンフィギュ
レーションは、リモート・システム・アップグレード・ステータス・レジスタを読
み出して、リコンフィギュレーションの理由を判断します。次にファクトリ・コン
フィギュレーションは適切なエラー回復処理を行い、リモート・システム・アップ
グレード・コントロール・レジスタに書き込んで、次にロードするアプリケーショ
ン・コンフィギュレーションを決定します。
Cyclone III デバイス・ファミリは、正常にアプリケーション・コンフィギュレーショ
ンをロードするとユーザー・モードに入ります。ユーザー・モードでは、ソフト・
ロジック(Nios II プロセッサまたはステート・マシンおよびリモート通信インタ
フェース)がリモート・システム・アップグレードの要求を判断できるよう
Cyclone III デバイス・ファミリを支援します。リモート・システム・アップグレード
が要求されると、ソフト・ロジックはデータを受信してそれをコンフィギュレー
ション・メモリ・デバイスに書き込みます。次に、デバイスはファクトリ・コン
フィギュレーションのロードを開始します。ファクトリ・コンフィギュレーション
は、リモート・システム・アップグレード・ステータス・レジスタおよびコント
ロール・レジスタを読み出し、ロードする有効なアプリケーション・コンフィギュ
レーションを決定し、それに応じてリモート・システム・アップグレード・コント
ロール・レジスタに書き込んで、システムのリコンフィギュレーションを開始しま
す。
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9‒91
専用リモート・システム・アップグレード回路
この項では、Cyclone III デバイス・ファミリのリモート・システム・アップグレード
専用回路の実装について説明します。リモート・システム・アップグレード回路は、
ハード・ロジックで実装されます。この専用回路は、Cyclone III デバイス・ファミリ
のロジック・アレイに実装されるユーザー定義ファクトリ・アプリケーション・コ
ンフィギュレーションにインタフェースし、完全なリモート・コンフィギュレー
ション・ソリューションを提供します。リモート・システム・アップグレード回路
は、リモート・システム・アップグレード・レジスタ、ウォッチドッグ・タイマ、
およびこれらのコンポーネントを制御するステート・マシンを備えています。図 935 に、リモート・システム・アップグレード・ブロックのデータ・パスを示します。
図 9-35. リモート・システム・アップグレード回路のデータ・パス ( 注 1)
Internal Oscillator
Status Register (SR)
Previous
State
Register 2
Bit[30..0]
Previous
State
Register 1
Bit[30..0]
Current
State
Logic
Bit[31..0]
Control Register
Bit [38..0]
Logic
Update Register
Bit [38..0]
update
RSU
Master
State
Machine
Logic
RSU
Reconfiguration
State
Machine
Shift Register
din
dout
din
Bit [40..39]
dout
Bit [38..0]
capture
clkout
RU_DIN
RU_SHIFTnLD
RU_CAPTnUPDT
timeout User
Watchdog
Timer
capture update
Logic
clkin
RU_CLK (2)
RU_DOUT
RU_nCONFIG
RU_nRSTIMER
Logic Array
図 9-35 の注 :
(1) RU_DOUT, RU_SHIFTnLD, RU_CAPTnUPDT, RU_CLK, RU_DIN,RU_nCONFIG, および RU_nRSTIMER 信
号は、ALTREMOTE_UPDATE メガファンクションによって内部で制御されます。
(2) RU_CLK は ALTREMOTE_UPDATE メガファンクション・ブロックの「クロック」入力を指します。詳細
は 「 Remote Update Circuitry (ALTREMOTE_UPDATE) Megafunction User Guide」 を参照してください。
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9‒92
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リモート・システム・アップグレード・レジスタ
リモート・システム・アップグレード・ブロックは、コンフィギュレーション・ア
ドレス、ウォッチドッグ・タイマ設定、およびステータス情報を格納するレジスタ
を備えています。これらのレジスタは、表 9–26 にリストされます。
表 9‒26. リモート・システム・アップグレード・レジスタ
レジスタ
説明
シフト・レジ
スタ
このレジスタはロジック・アレイからアクセスでき、ユーザー・ロジックによるアップ
デート・レジスタ、ステータス・レジスタ、およびコントロール・レジスタへの書き込み
とサンプリングを可能にします。リモート・アップデート・モードでは、ファクトリ・コ
ンフィギュレーションでのライト・アクセスがイネーブルされ、アップデート・レジスタ
への書き込みが可能になります。リモート・アップデート・モードのすべてのアプリケー
ション・コンフィギュレーションでは、ライト・アクセスがディセーブルされます。
コントロー
ル・レジスタ
このレジスタには、現在のコンフィギュレーション・アドレス、ユーザー・ウォッチドッ
グ・タイマ設定、早期 CONF_DONE をチェックするためのオプション・ビット、およびス
タートアップ・ステート・マシン・クロックとして動作する内部オシレータを選択するた
めのオプション・ビットがあります。アプリケーション・コンフィギュレーションでの
リード動作時に、このレジスタはシフト・レジスタに読み出されます。リコンフィギュ
レーション・サイクルが開始されると、アップデート・レジスタの内容がコントロール・
レジスタに書き込まれます。
アップデー
ト・レジスタ
このレジスタはコントロール・レジスタと同様のデータを保持します。ただし、アップ
デート・レジスタはデータをシフト・レジスタにシフトし、アップデート動作を発行する
ことによって、ファクトリ・コンフィギュレーションのみで更新することができます。リ
コンフィギュレーション・サイクルがファクトリ・コンフィギュレーションによってトリ
ガされると、コントロール・レジスタはアップデート・レジスタの内容で更新されます。
ファクトリ・コンフィギュレーションでのリード動作時に、このレジスタはシフト・レジ
スタに読み出されます。
ステータス・
レジスタ
このレジスタは、リコンフィギュレーションの原因を記録するために、リモート・システ
ム・アップグレード回路によってすべてのリコンフィギュレーションで書き込まれます。
この情報はリコンフィギュレーション後の適切な処理を決定するために、ファクトリ・コ
ンフィギュレーションで使用されます。このレジスタはキャプチャ・サイクル時にシフト・
レジスタに読み出されます。
リモート・システム・アップグレードのコントロール・レジスタとステータス・レ
ジスタは、10-MHz の内蔵オシレータ(ユーザー・ウォッチドッグ・タイマを制御す
るオシレータと同じ)でクロックされます。ただし、リモート・システム・アップ
グレード・シフトおよびアップグレード・レジスタは、最大周波数の 40-MHz ユー
ザー・クロック入力(RU_CLK)でクロックされます。RU_CLK には、最小周波数は
存在しません。
リモート・システム・アップグレード・コントロール・レジスタ
リモート・システム・アップグレード・コントロール・レジスタは、アプリケー
ション・コンフィギュレーション・アドレス、ユーザー・ウォッチドッグ・タイマ
設定およびアプリケーション・コンフィギュレーション用オプション・ビットを保
持します。AS コンフィギュレーション手法のリモート・アップデート・モードで
は、コントロール・レジスタのアドレス・ビットはパワーアップ時にすべて 0
(24'b0)に設定され、AS ファクトリ・コンフィギュレーションをロードします。
AP コンフィギュレーション手法のリモート・アップデート・モードでは、コント
ロール・レジスタ・アドレス・ビットはパワーアップ時に 24'h010000(24'b1 0000
0000 0000 0000)に設定され、AP デフォルト・ファクトリ・コンフィギュレーショ
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9‒93
ンをロードします。ただし、AP コンフィギュレーション手法では、デフォルトの
ファクトリ・コンフィギュレーション・アドレスを、APFC_BOOT_ADDR JTAG 命令
を使用して任意のアドレスに変更することができます。さらに、リモート・アップ
デート・モードのファクトリ・コンフィギュレーションにはこのレジスタへのライ
ト・アクセスがあります。
コントロール・レジスタのビット位置を図 9-36 に示し、表 9–27 にリストします。
図中の数字は、レジスタ内の設定のビット位置を示します。例えば、ビット番号 35
はウォッチドッグ・タイマのイネーブル・ビットです。
図 9-36. リモート・システム・アップグレード・コントロール・レジスタ
38
Rsv2
37
36
35
34 33
12 11
0
Cd_early Osc_int Wd_en Rsv1 Ru_address[21..0] Wd_timer[11..0]
早期 CONF_DONE チェック(Cd_early)オプション・ビットは、イネーブルされる
とファクトリ・コンフィギュレーションで指定されたブート・アドレスに有効なコ
ンフィギュレーションがあること、そしてサイズが適切であることを保証します。
無効のコンフィギュレーションが検出されるか、または、CONF_DONE ピンのアサー
ションが早すぎると、デバイスはリセットし、ファクトリ・コンフィギュレーショ
ン・イメージをリコンフィギュレーションします。スタートアップ・ステート・マ
シン・クロック(Osc_int)オプション・ビットとして機能する内部オシレータが
イネーブルされると、動作スタートアップ・クロックが確実にスタートアップのハ
ングアップを防止します。すべてのオプション・ビットがオンになると、アプリ
ケーション・コンフィギュレーションのプログラミングとスタートアップに完全に
対応することができます。Cd_early および Osc_int の両方のオプション・ビット
をオンにすることが強く推奨されます。
1
アプリケーション・コンフィギュレーション用の Cd_early および Osc_int オプ
ション・ビットは、ファクトリ・コンフィギュレーションでオンにする必要があり
ます。
表 9‒27. リモート・システム・アップグレード・コントロール・レジスタの内容 ( その1 )
コントロール・レジス
タ・ビット
Wd_timer[11..0]
値
12'b000000000000
定義
ユーザー・ウォッチドッグ・タイマのタイム・アウ
ト値(29 ビット・カウント値の最上位 12 ビット :
{Wd_timer[11..0],17'b1000})
コンフィギュレーション・アドレス (24 ビット・
Ru_address[21..0] 22'b0000000000000000000000 ブート・アドレス値の最上位 22 ビット :
boot_address[23:0] =
{Ru_address[21..0],2'b0})
Rsv1
1'b0
予約ビット
Wd_en
1'b1
ユーザー・ウォッチドッグ・タイマ・イネーブル・
ビット
Osc_int (1)
1’b1
スタートアップ・ステート・マシン・クロック・イ
ネーブル・ビットとして機能する内部オシレータ
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インのセキュリティ、およびリモート・システム・アップグレード
表 9‒27. リモート・システム・アップグレード・コントロール・レジスタの内容 ( その2 )
コントロール・レジス
タ・ビット
値
定義
Cd_early (1)
1’b1
早期 CONF_DONE チェック
Rsv2
1'b1
CONF_DONE
表 9–27 の注 :
(1) アプリケーション・コンフィギュレーションのオプション・ビット。
リモート・システム・アップグレード・ステータス・レジスタ
リモート・システム・アップグレード・ステータス・レジスタは、リコンフィギュ
レーション・トリガ条件を指定します。トリガ条件およびエラー状態には以下があ
ります。
■
アプリケーション・コンフィギュレーション時に発生する CRC(Cyclical
Redundancy Check)エラー
■
エラー発生時の外部デバイスによる nSTATUS アサーション
■
Cyclone III デバイス・ファミリのロジック・アレイがリコンフィギュレーション・
サイクルをトリガしたとき(新しいアプリケーション・コンフィギュレーショ
ン・イメージをダウンロードした後)
■
外部コンフィギュレーション・リセット(nCONFIG)アサーション
■
ユーザー・ウォッチドッグ・タイマのタイム・アウト
表 9–28 に、リモート・システム・アップグレードのマスター・ステート・マシンが
ファクトリ・コンフィギュレーションまたはアプリケーション・コンフィギュレー
ション(それぞれファクトリ情報またはアプリケーション情報をアクセスする)で、
MSEL ピン設定が AS または AP 手法に設定されている場合における、ステータス・
レジスタの現在のステート・ロジックの内容を示します。表 9–28 でのステータス・
レジスタ・ビットは、32 ビット・ロジック内のビット位置を示します。
表 9‒28. ステータス・レジスタのリモート・システム・アップグレードの現在のステート・ロジック ( 注 1)
現在のステート・ロジック
ステータス・レジ
スタ・ビット
定義
31:30
マスター・ステー
ト・マシンの現在の
状態
RSU マスター・ステート・マシン
の現在の状態
29:24
予約ビット
すべて 0 に設定されるパディング・
ビット
ブート・アドレス
コンフィギュレーション手法で現
在のコンフィギュレーションを
ロードするための開始アドレスと
して使用される現在の 24 ビット・
ブート・アドレス
ファクトリ情報 (2)
23:0
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説明
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表 9‒28. ステータス・レジスタのリモート・システム・アップグレードの現在のステート・ロジック ( 注 1)
現在のステート・ロジック
ステータス・レジ
スタ・ビット
定義
31:30
マスター・ステー
ト・マシンの現在の
状態
RSU マスター・ステート・マシン
の現在の状態
29
ユーザー・ウォッチ
ドッグ・タイマ・イ
ネーブル・ビット
アクティブ High のユーザー・
ウォッチ・ドッグ・イネーブルの
現在の状態
28:0
ユーザー・ウォッチ
ドッグ・タイマのタ
イムアウト値
31:30
マスター・ステー
ト・マシンの現在の
状態
RSU マスター・ステート・マシン
の現在の状態
29:24
予約ビット
すべて 0 に設定されるパディング・
ビット
ブート・アドレス
コンフィギュレーション手法で現
在のコンフィギュレーションを
ロードするための開始アドレスと
して使用される現在の 24 ビット・
ブート・アドレス
アプリケーション情報 その
1(3)
アプリケーション情報 その
2 (3)
23:0
説明
現在の全 29 ビット・ウォッチドッ
グ・タイマのタイム・アウト値
表 9–28 の注 :
(1) MSEL ピン設定は AS または AP コンフィギュレーション手法で実行されます。
(2) RSU マスター・ステート・マシンはファクトリ・コンフィギュレーションにあります。
(3) RSU マスター・ステート・マシンはアプリケーション・コンフィギュレーションにあります。
前回の 2 つのアプリーケーション・コンフィギュレーションは、デバッグの目的に
限り前回のステート・レジスタ(前回のステート・レジスタ 1 および前回のステー
ト・レジスタ 2)で得られます。
表 9–29 に、MSEL ピン設定が AS または AP 手法に設定されている場合における、ス
テータス・レジスタの直前のステート・レジスタ1および 2 の内容を示します。表
9–29 のステータス・レジスタ・ビットは、31 ビット・レジスタ内のビット位置を示
します。前回のステート・レジスタ1および 2 のビット定義は同じです。前回のス
テート・レジスタ1は現在のアプリケーション・コンフィギュレーションを、そし
て前回のステート・レジスタ 2 は前回のアプリケーション・コンフィギュレーショ
ンを反映しています。
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表 9‒29. ステータス・レジスタのリモート・システム・アップグレードの前回のステー
ト・レジスタ 1 および 2 ( 注 1)
ステータス・レジ
スタ・ビット
30
定義
nCONFIG ソース
29
CRC ソース
28
nSTATUS ソース
27
ユーザー・ウォッチドッグ・
タイマ・ソース
26
リモート・システム・アップ
グレード nCONFIG ソース
25:24
23:0
説明
Cyclone III デバイス・ファミリが
前回のアプリケーション・コン
フィギュレーションを終了する要
因となったリコンフィギュレー
ション・ソースを記述する、ワ
ン・ホット・アクティブ High
フィールド。上位ビットと下位
ビットが同じ場合、上位ビットが
優先されます。例えば、nCONFIG
とリモート・システム・アップグ
レード nCONFIG が同時にリコン
フィギュレーション・ステート・
マシンに到達した場合、nCONFIG
がリモート・システム・アップグ
レード nCONFIG に優先します。
マスター・ステート・マシン
の現在の状態
Cyclone III デバイス・ファミリが
前回のアプリケーション・コン
フィギュレーションを終了するリ
コンフィギュレーション・イベン
トが発生した場合のマスター・ス
テート・マシンの状態。
ブート・アドレス
コンフィギュレーション手法で、
前回のアプリケーション・コン
フィギュレーションをロードする
ために使用されるアドレス。
表 9–29 の注 :
(1) MSEL ピン設定は AS コンフィギュレーション手法で実行されます。
例えば、キャプチャが不適切に行われた場合、システムが最初にリモート・アップ
デート・アプリケーション・コンフィギュレーションに入る前に前の状態をキャプ
チャすると、シフト・レジスタから値が出力され、キャプチャが不正に呼び出され
たことを示します。
リモート・システム・アップグレード・ステート・マシン
リモート・システム・アップグレード・コントロール・レジスタとアップデート・
レジスタのビット定義は同じですが、役割は異なります(9–92 ページの表 9–26 参
照)。両方のレジスタともデバイスにファクトリ・コンフィギュレーション・イメー
ジがロードされたときにのみ更新できますが、アップデート・レジスタ・ライトは
ユーザー・ロジックで制御され、コントロール・レジスタ・ライトはリモート・シ
ステム・アップグレード・ステート・マシンで制御されます。
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9‒97
ファクトリ・コンフィギュレーションでは、ユーザー・ロジックから次のアプリ
ケーション・コンフィギュレーション・ビット用にオプション・ビット(Cd_early
および Osc_int)、コンフィギュレーション・アドレス、およびウォッチドッグ・
タイマ設定をアップデート・レジスタに送信しなければなりません。ロジック・ア
レイのコンフィギュレーション・リセット(RU_nCONFIG)が High になると、リ
モート・システム・アップグレード・ステート・マシンは、コントロール・レジス
タをアップデート・レジスタの内容で更新し、新しいアプリケーション・ページか
らシステム・コンフィギュレーションを開始します。
1
ページの間にコンフィギュレーションの成功を確認するため、最小 250 ns の間
RU_nCONFIG 信号をアサートします。これは最小 250 ns の間 ALTREMOTE_UPDATE メガ
ファンクション High の reconfig 入力のストローブに相当します。
エラーまたはリコンフィギュレーション・トリガ条件のイベントでは、リモート・
システム・アップグレード・ステート・マシンはコントロール・レジスタを設定し
て、システムに(モードおよびエラー状態に基づいて)ファクトリまたはアプリ
ケーション・コンフィギュレーションをロードするよう指示します。
表 9–30 に、可能なすべてのエラーまたはトリガ条件に対し、そのようなイベントが
発生した後のコントロール・レジスタの内容をリストします。
エラー状態が発生すると、リモート・システム・アップグレード・ステータス・レ
ジスタはファクトリ・コンフィギュレーションがロードされる前に、専用のエラー
監視回路によって更新されます。
表 9‒30. エラーまたはリコンフィギュレーション・トリガ条件発生後のコントロール・
レジスタの内容
リコンフィギュレーション
エラー / トリガ
リモート・アップデートでのコント
ロール・レジスタの設定
nCONFIG リセット
すべてのビットが 0
nSTATUS エラー
すべてのビットが 0
CORE トリガ・リコンフィギュレーション
アップデート・レジスタ
CRC エラー
すべてのビットが 0
Wd タイム・アウト
すべてのビットが 0
ユーザー・ウォッチドッグ・タイマ
ユーザー・ウォッチドッグ・タイマは、誤ったアプリケーション・コンフィギュ
レーションによってデバイスが停止したままになるのを防止します。アプリケー
ション・コンフィギュレーションが Cyclone III デバイス・ファミリに正常にロードさ
れると、システムはタイマを使用して動作エラーを検出します。
ユーザー・ウォッチドッグ・タイマは、ファクトリ・コンフィギュレーションに
よってリモート・システム・アップグレード・コントロール・レジスタにロードさ
れた初期値からカウント・ダウンするカウンタです。このカウンタは 29 ビット幅
で、最大カウント値は 229 です。ユーザー・ウォッチドッグ・タイマの値を指定する
ときには、最上位 12 ビットのみ指定します。リモート・システム・アップグレード
回路はウォッチドッグ・タイマの 29 ビット値の形式のために 17’b1000 を追加しま
す。タイマ設定の精度は 217 サイクルです。サイクル時間は 10-MHz の内蔵オシレー
タの周波数に基づきます。
表 9–31 に、10-MHz 内部オシレータの動作範囲をリストします。
© 2009 年 12 月 Altera Corporation
Cyclone IV デバイス・ハンドブック Volume 1
9‒98
Cyclone III デバイス・ファミリのコンフィギュレーション、デザ
インのセキュリティ、およびリモート・システム・アップグレード
表 9‒31. 10-MHz 内部オシレータの仕様
最低
標準
最高
単位
5
6.5
10
MHz
ユーザー・ウォッチドッグ・タイマは、アプリケーション・コンフィギュレーショ
ンがデバイス・ユーザー・モードに入るとカウントを開始します。このタイマは、
満了になる前に RU_nRSTIMER をアサートして、アプリケーション・コンフィギュ
レーションで定期的にリロードまたはリセットする必要があります。アプリケー
ション・コンフィギュレーションがカウントの満了前にユーザー・ウォッチドッグ・
タイマをリロードしない場合、リモート・システム・アップグレード専用回路でタ
イムアウト信号が生成されます。タイムアウト信号は、リモート・システム・アッ
プグレード回路に対して、リモート・システム・アップグレード・ステータス・レ
ジスタ内のユーザー・ウォッチドッグ・タイマのステータス・ビット(Wd))を設定
するよう指示し、ファクトリ・コンフィギュレーションをロードして、デバイスを
リコンフィギュレーションします。
1
リモート・システム・アップグレードの専用回路はウォッチドッグ・タイマをリ
セットできるため、最小 250 ns の間 RU_nRSTIMER アクティブ信号をアサートしな
ければなりません。これは最小 250 ns の間 ALTREMOTE_UPDATE メガファンクション
High の reset_timer 入力のストローブに相当します。
ユーザー・ウォッチドッグ・タイマは、デバイスのコンフィギュレーション・サイ
クル中はイネーブルされません。コンフィギュレーション時に発生したエラーは
CRC エンジンによって検出されます。また、このタイマはファクトリ・コンフィ
ギュレーションではディセーブルされます。ファクトリ・コンフィギュレーション
は、生産時に格納および検証され、リモートで更新されることはないので、機能エ
ラーが存在しないようにしてください。
1
ユーザー・ウォッチドッグ・タイマはファクトリ・コンフィギュレーション、およ
びアプリケーション・コンフィギュレーションのコンフィギュレーション・サイク
ル中にはディセーブルされます。アプリケーション・コンフィギュレーションが
ユーザー・モードに入るとイネーブルされます。
Quartus II ソフトウェア・サポート
デザインに実装するには、Cyclone III デバイスのロジック・アレイとリモート・シス
テム・アップグレード回路の間にリモート・システム・アップグレード・インタ
フェースが必要です。また、ユーザー機能のためのコンフィギュレーション・ファ
イルおよびシステム・コンフィギュレーション・メモリのリモート・プログラミン
グ用にコンフィギュレーション・ファイルを生成しなければなりません。Quartus II
ソフトウェアはこれらの機能を提供します。
ALTREMOTE_UPDATE メガファンクションとリモート・システム・アップグレード・
アトムの 2 つの実装オプションは、リモート・システム・アップグレード回路とデバ
イス・ロジック・アレイ・インタフェース間のインタフェース用です。独自のロ
ジックを作成する代わりにメガファンクション・ブロックを使用すると、デザイン
時間が短縮され、より効率的なロジック合成とデバイスの実装が可能になります。
f
ALTREMOTE_UPDATE メガファンクションについて詳しくは、「Remote Update Circuitry
(ALTREMOTE_UPDATE) Megafunction User Guide」を参照してください。
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改訂履歴
表 9–32 に、本資料の改訂履歴を示します。.
表 9‒32. 改訂履歴
日付
2009 年 12 月
バージョン
1.2
変更内容
■
表 9–7、表 9–10、表 9–22、および表 9–28 を更新。
■
図 9-23 および図 9-30 を更新。
■ 「シリアル・コンフィギュレーション・デバイスのプログラミング」
および「改ざんに対するセキュリティ」の項を更新。
■
テキストのマイナー編集。
2009 年 7 月
1.1
パート・ナンバーのマイナー修正。
2009 年 6 月
1.0
初版。
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