Stratix IV 器件中的 I/O 特性

Stratix IV 器件中的 I/O 特性
6. Stratix IV 器件中的 I/O 特性
12? 2011?
SIV51006-3.3
SIV51006-3.3
本章介绍如何通过 Stratix® IV 器件所提供的 I/O 功能,使您能够按照符合现有及新
兴的 I/O 标准和要求来进行操作。通过使用这些器件特性可以降低电路板设计接口的
成本,并提高了开发的灵活性。
Altera® Stratix IV FPGA 对于高端应用实现了突破性的系统带宽和功耗效率,使创新
面面俱到。Stratix IV I/O 特别被设计用于易操作和快速的系统集成,同时提供了高
宽带,用于最大化内部逻辑功能和实现系统级的性能。
Stratix IV 器件的 I/O 远远超过了上一代 FPGA 中的 I/O 带宽。具有共同 bank 结构的
独立的模块化 I/O bank 可用于纵向移植,并赋予了高速 I/O 高效率及灵活性。
具有动态匹配与输出控制的封装和芯片增强功能提供了同类最佳的信号完整性。众多
的 I/O 特性有助于高速数据在器件中的传输,包括:
■
高达 32 个全双工基于时钟数据恢复 (CDR) 收发器,支持 600 Mbps 到 8.5 Gbps 的数据
速率
■
专用电路,支持物理层功能以实现常用的串行协议,例如:PCI Express® (PIPE)
(PCIe) Gen1 and Gen2、Gigabit Ethernet (GbE)、Serial RapidIO®、SONET/SDH、
XAUI/HiGig、(OIF) CEI-6G、SD/HD/3G- SDI、Fibre Channel、SFI-5 和
Interlaken
■
具有嵌入式 PCIe hard IP 模块的完整的 PCIe 协议解决方案,实现了 PHY-MAC 层、数
据链路层和传输层的功能性
■
单端、非电压参考和电压参考 I/O 标准
■
低电压差分信号 (LVDS)、低摆幅差分信号 (RSDS)、mini-LVDS、高速收发器逻辑
(HSTL) 和 SSTL
■
单数据速率 (SDR) 和半数据速率 (HDR—SDR 的一半频率和二倍数据位宽 ) 输入和输出
选项
■
行 I/O bank 上的高达 132 个全双工 1.6 Gbps 真 LVDS 通道 (132 Tx + 132 Rx)
■
具有串化器 / 解串器 (SERDES) 的硬核动态相位对齐 (DPA) 模块
■
去偏移、读写整平和时钟域交叉功能
■
可编程的输出电流强度
■
可编程的摆率
■
可编程的延迟
■
可编程的总线保持电路
■
可编程上拉的电阻
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Stratix IV 器件手册 卷 1
2011 年 12 月
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第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准支持
6–2
■
开漏输出
■
串行、并行和动态片上匹配 (OCT)
■
差分 OCT
■
可编程预加重
■
可编程均衡
■
可编程电压输出差分 (VOD)
本章节涵盖以下几方面内容:
■
“I/O 标准支持 ” 第 6–2 页
■
“I/O Bank” 第 6–5 页
■
“I/O 结构 ” 第 6–16 页
■
“ 片上匹配支持和 I/O 匹配方案 ” 第 6–24 页
■
“OCT 校准 ” 第 6–30 页
■
“I/O 标准的匹配方案 ” 第 6–37 页
■
“ 设计考量 ” 第 6–45 页
I/O 标准支持
Stratix IV 器件支持广泛的工业 I/O 标准。表 6–1 列出了 Stratix IV 器件所支持的
I/O 标准以及典型应用。这些器件支持 3.0、2.5、1.8、1.5 和 1.2 V 的 VCCIO 电压电
平。
表 6–1. Stratix IV 器件的 I/O 标准和应用 (1/2)
I/O 标准
3.3-V LVTTL/LVCMOS
Stratix IV 器件手册 卷 1
(1),
应用
(2)
通用
2.5-V LVCMOS
通用
1.8-V LVCMOS
通用
1.5-V LVCMOS
通用
1.2-V LVCMOS
通用
3.0-V PCI/PCI-X
PC 和嵌入式系统
SSTL-2 Class I and II
DDR SDRAM
SSTL-18 Class I and II
DDR2 SDRAM
SSTL-15 Class I and II
DDR3 SDRAM
HSTL-18 Class I and II
QDRII/RLDRAM II
HSTL-15 Class I and II
QDRII/QDRII+/RLDRAM II
HSTL-12 Class I and II
通用
Differential SSTL-2 Class I and II
DDR SDRAM
Differential SSTL-18 Class I and II
DDR2 SDRAM
Differential SSTL-15 Class I and II
DDR3 SDRAM
Differential HSTL-18 Class I and II
时钟接口
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第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准支持
6–3
表 6–1. Stratix IV 器件的 I/O 标准和应用 (2/2)
I/O 标准
应用
Differential HSTL-15 Class I and II
时钟接口
Differential HSTL-12 Class I and II
时钟接口
LVDS
高速通信
RSDS
平板显示器
mini-LVDS
平板显示器
LVPECL
视频图像和时钟分配
表 6–1 注释:
(1) 使用 3.0 V 的 VCCIO 来支持 3.3- V LVTTL/LVCMOS 标准。
(2) 要了解关于 Stratix IV 器件中所支持的 3.3-V LVTTL/LVCMOS 标准的详细信息,请参考第 6–18 页
“3.3-V I/O 接口 ”。
f 要了解关于收发器所支持的 I/O 标准,请参考 Transceiver Architecture in Stratix
IV Devices 章节。
I/O 标准和电压电平
Stratix IV 器件支持广泛的工业 I/O 标准,包括单端、电压参考单端和差分 I/O 标
准。
表 6–2 列出了所支持的 I/O 标准,以及输入和输出 VCCIO、VCCPD、VREF 和电路板 VTT 的
常用值。
表 6–2. Stratix IV 器件的 I/O 标准和电压电平
(1)
(1/3)
VCCIO (V)
I/O 标准
3.3-V LVTTL
3.3-V LVCMOS
(3)
标准支持
输入操作
输出操作
VCCPD (V)
( 预驱动器
电压 )
VREF (V)
( 输入参考
电压 )
VTT (V)
( 板级匹配电
压)
列
I/O Bank
行
I/O Bank
列
I/O Bank
行
I/O Bank
JESD8-B
3.0/2.5
3.0/2.5
3.0
3.0
3.0
—
—
JESD8-B
3.0/2.5
3.0/2.5
3.0
3.0
3.0
—
—
2.5-V LVCMOS
JESD8-5
3.0/2.5
3.0/2.5
2.5
2.5
2.5
—
—
1.8-V LVCMOS
JESD8-7
1.8/1.5
1.8/1.5
1.8
1.8
2.5
—
—
1.5-V LVCMOS
JESD8-11
1.8/1.5
1.8/1.5
1.5
1.5
2.5
—
—
1.2-V LVCMOS
JESD8-12
1.2
1.2
1.2
1.2
2.5
—
—
3.0-V PCI
PCI
Rev 2.1
3.0
3.0
3.0
3.0
3.0
—
—
3.0-V PCI-X
PCI-X
Rev 1.0
3.0
3.0
3.0
3.0
3.0
—
—
SSTL-2 Class I
JESD8-9B
(2)
(2)
2.5
2.5
2.5
1.25
1.25
SSTL-2 Class II
JESD8-9B
(2)
(2)
2.5
2.5
2.5
1.25
1.25
SSTL-18 Class I
JESD8-15
(2)
(2)
1.8
1.8
2.5
0.90
0.90
SSTL-18 Class
II
JESD8-15
(2)
(2)
1.8
1.8
2.5
0.90
0.90
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Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准支持
6–4
表 6–2. Stratix IV 器件的 I/O 标准和电压电平
(1)
(2/3)
VCCIO (V)
I/O 标准
标准支持
输入操作
列
I/O Bank
输出操作
行
I/O Bank
列
I/O Bank
行
I/O Bank
VCCPD (V)
( 预驱动器
电压 )
VREF (V)
( 输入参考
电压 )
VTT (V)
( 板级匹配电
压)
SSTL-15 Class I
—
(2)
(2)
1.5
1.5
2.5
0.75
0.75
SSTL-15 Class
II
—
(2)
(2)
1.5
—
2.5
0.75
0.75
HSTL-18 Class I
JESD8-6
(2)
(2)
1.8
1.8
2.5
0.90
0.90
HSTL-18 Class
II
JESD8-6
(2)
(2)
1.8
1.8
2.5
0.90
0.90
HSTL-15 Class I
JESD8-6
(2)
(2)
1.5
1.5
2.5
0.75
0.75
HSTL-15 Class
II
JESD8-6
(2)
(2)
1.5
—
2.5
0.75
0.75
HSTL-12 Class I
JESD8-16A
(2)
(2)
1.2
1.2
2.5
0.6
0.6
HSTL-12 Class
II
JESD8-16A
(2)
(2)
1.2
—
2.5
0.6
0.6
Differential
SSTL-2 Class I
JESD8-9B
(2)
(2)
2.5
2.5
2.5
—
1.25
Differential
SSTL-2 Class II
JESD8-9B
(2)
(2)
2.5
2.5
2.5
—
1.25
Differential
SSTL- 18 Class I
JESD8-15
(2)
(2)
1.8
1.8
2.5
—
0.90
Differential
SSTL- 18 Class
II
JESD8-15
(2)
(2)
1.8
1.8
2.5
—
0.90
Differential
SSTL- 15 Class I
—
(2)
(2)
1.5
1.5
2.5
—
0.75
Differential
SSTL- 15 Class
II
—
(2)
(2)
1.5
—
2.5
—
0.75
Differential
HSTL- 18 Class I
JESD8-6
(2)
(2)
1.8
1.8
2.5
—
0.90
Differential
HSTL- 18 Class
II
JESD8-6
(2)
(2)
1.8
1.8
2.5
—
0.90
Differential
HSTL- 15 Class I
JESD8-6
(2)
(2)
1.5
1.5
2.5
—
0.75
Differential
HSTL- 15 Class
II
JESD8-6
(2)
(2)
1.5
—
2.5
—
0.75
Differential
HSTL- 12 Class I
JESD8-16A
(2)
(2)
1.2
1.2
2.5
—
0.60
Differential
HSTL- 12 Class
II
JESD8-16A
(2)
(2)
1.2
—
2.5
—
0.60
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–5
表 6–2. Stratix IV 器件的 I/O 标准和电压电平
(1)
(3/3)
VCCIO (V)
I/O 标准
标准支持
输入操作
列
I/O Bank
(4),
(5),
(6),
(7),
mini-LVDS
(7), (8)
(6),
LVDS
(8)
RSDS
输出操作
行
I/O Bank
列
I/O Bank
行
I/O Bank
VCCPD (V)
( 预驱动器
电压 )
VREF (V)
( 输入参考
电压 )
VTT (V)
( 板级匹配电
压)
ANSI/TIA/
EIA-644
(2)
(2)
2.5
2.5
2.5
—
—
—
(2)
(2)
2.5
2.5
2.5
—
—
—
(2)
(2)
2.5
2.5
2.5
—
—
—
(4)
2.5
—
—
2.5
—
—
(8)
LVPECL
表 6–2 注释:
(1) VCCPD 是 2.5 或 3.0 V。对于 VCCIO = 3.0 V、VCCPD = 3.0 V。对于 VCCIO = 2.5 V 或更少,VCCPD = 2.5 V。
(2) 单端 HSTL/SSTL、差分 SSTL/HSTL 和 LVDS 输入缓冲器由 VCCPD 供电。行 I/O bank 支持真差分输入缓冲和真差分输出缓冲。列 I/O 块支持真差分输入缓
冲,但不支持真差分输出缓冲。I/O 管脚成对配对,以支持差分标准。列 I/O 差分 HSTL 和 SSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
(3) 要了解关于 Stratix IV 器件中支持的 3.3-V LVTTL/LVCMOS 标准的详细信息,请参考第 6–18 页 “3.3-V I/O 接口 ”。
(4) 列 I/O bank 对于输入时钟操作支持 LVPECL I/O 标准。在列 I/O 上的时钟输入,当配置为差分时钟输入时,由 VCCCLKIN 供电。当配置为单端时钟输入
时,它们由 VCCIO 供电。在行 I/O 上的差分时钟输入由 VCCPD 供电。
(5) 列和行 I/O bank 支持 LVDS 输出使用两个单端输出缓冲,一个外部单电阻 (LVDS_E_1R) 和一个三电阻 (LVDS_E_3R) 网络。
(6) 行 I/O bank 支持 RSDS 和 mini-LVDS I/O 标准,在不具备电阻网络的情况下,使用一个真 LVDS 输出缓冲。
(7) 列和行 I/O bank 支持 RSDS 和 mini-LVDS I/O 标准,使用两个单端输出缓冲于一个单电阻 (RSDS_E_1R 和 mini-LVDS_E_1R) 和三电阻 (RSDS_E_3R 和
mini-LVDS_E_3R) 网络。
(8) 支持三态功能的仿差分输出标准包括:LVDS_E_1R、LVDS_E_3R、RSDS_E_1R、RSDS_E_3R、Mini_LVDS_E_1R 和 Mini_LVDS_E_3R。要了解详细信息,请参
考 I/O Buffer (ALTIOBUF) Megafunction User Guide。
f 对于每个I/O标准的电气特性的详细信息,请参考 DC and Switching Characteristics
for Stratix IV Devices 章节。
I/O Bank
Stratix IV 器件包含多达 24 个 I/O bank, 如图 6–1 和图 6–2 所示。行 I/O bank 包
含真差分输入和输出缓冲器和专用电路以支持高达 1.6 Gbps 的差分标准。
Stratix IV 器件中的每个 I/O bank 均能够支持具有专用电路的高性能外部存储器接
口。I/O 管脚成对组成以支持差分标准。除了 clk[1,3,8,10]、 PLL_L[1,4]_clk 和
PLL_R[1,4]_clk 管脚仅支持差分输入操作外,其余每组 I/O 管脚对都能够支持差分输入
和输出缓冲器。
f 要了解关于可用于 LVDS I/O 标准的通道数量的详细信息,请参考 High- Speed
Differential I/O Interface and DPA in Stratix IV Devices 章节。关于收发器
bank 相关的信息,请参考 Transceiver Architecture in Stratix IV Devices 章节。
Altera 公司 2011 年 12 月
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
图 6–1. Stratix IV E 器件中的 I/0 Bank
Bank 1A
Bank 8A
Bank 8B
(1),
(2),
Bank 8C
(4),
(5),
(6),
(7),
(8)
Bank 7B
Bank 7C
Bank 7A
I/O banks 7A, 7B, and 7C support all
single-ended and differential input
and output operations except LVPECL,
which is supported on clk input pins only.
Bank 6C
Bank 5C
Bank 2C
LVPECL I/O standard for input operation on dedicated
clock input pins.
Bank 2B
SSTL-15 Class II, HSTL-15 Class II, HSTL-12 Class II,
differential SSTL-15 Class II, differential HSTL-15
Class II, differential HSTL-12 Class II standards are
only supported for input operations.
I/O banks 4A, 4B, and 4C support all
single-ended and differential input
and output operations except LVPECL,
which is supported on clk input pins only.
Bank 2A
I/O banks 3A, 3B, and 3C support all
single-ended and differential input
and output operations except LVPECL,
which is supported on clk input pins only.
Bank 3A
Bank 3B
Bank 3C
Bank 4C
Bank 4B
Bank 5B
Bank 1C
Row I/O banks support LVTTL, LVCMOS, 2.5-V, 1.8-V,
1.5-V, 1.2-V, SSTL-2 Class I & II, SSTL-18 Class I & II,
SSTL-15 Class I, HSTL-18 Class I & II, HSTL-15 Class I,
HSTL-12 Class I, LVDS, RSDS, mini-LVDS, differential
SSTL-2 Class I & II, differential SSTL-18 Class I & II,
differential SSTL-15 Class I, differential HSTL-18 Class I &
II, differential HSTL-15 Class I, and differential HSTL-12
Class I standards for input and output operations.
Bank 5A
Bank 1B
Bank 6B
I/O banks 8A, 8B, and 8C support all
single-ended and differential input
and output operations except LVPECL,
which is supported on clk input pins only.
(3),
Bank 6A
6–6
Bank 4A
图 6–1 注释:
(1) 差分 HSTL 和 SSTL 输出不是真差分输出。它们使用第二个输出编程为反转输出的两个单端输出。
(2) 列 I/O 差分 HSTL 和 SSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
(3) 列 I/O 支持 LVDS 输出使用单端缓冲和外部电阻网络。
(4) 列 I/O 支持带有片上钳位二极管的 PCI/PCI-X。行 I/O 支持带有外部钳位二极管的 PCI/PCI-X。
(5) 列 I/O 上的时钟输入,当配置为差分时钟输入时,由 VCCCLKIN 供电。当配置为单端时钟输入时,它们由 VCCIO 供电。所有的输出使
用相应的 bank VCCIO。
(6) 行 I/O 支持真 LVDS 输出缓冲。
(7) 列和行 I/O bank 支持用于输入时钟操作的 LVPECL 标准。
(8) 图 6–1 是硅晶片的表面示意图,对应于倒装芯片封装的镜像图。此图只是图形表示。
Stratix IV 器件手册 卷 1
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第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–7
(7),
(8),
Bank 7B
Bank 7C
(9)
Bank 7A
Bank 6B
Bank 1B
I/O banks 7A, 7B & 7C support all
single-ended and differential input
and output operation.
Bank 6C
Bank5C
I/O banks 4A, 4B & 4C support all
single-ended and differential input
and output operation.
I/O banks 3A, 3B & 3C support all
single-ended and differential input
and output operation.
Bank 3A
Bank 3B
Bank 3C
Bank 4C
Bank 4B
Bank 5A
Bank 2B
Bank 5B
Bank 2C
Bank 1C
Row I/O banks support LVTTL, LVCMOS, 2.5-V, 1.8V, 1.5-V, 1.2-V, SSTL-2 Class I & II, SSTL-18 Class I
& II, SSTL-15 Class I, HSTL-18 Class I & II, HSTL-15
Class I, HSTL-12 Class I, LVDS, RSDS, mini-LVDS,
differential SSTL-2 Class I & II, differential SSTL-18
Class I & II, differential SSTL-15 Class I, differential
HSTL-18 Class I & II, differential HSTL-15 Class I and
differential HSTL-12 Class I standards for input and
output operation.
SSTL-15 class II, HSTL-15 Class II, HSTL-12 Class II,
differential SSTL-15 Class II, differential HSTL-15
Class II, differential HSTL-12 Class II standards are
only supported for input operations
Transceiver Bank
GXBR3
(6),
Transceiver Bank
GXBR2
(5),
Transceiver Bank
GXBR1
(4),
Transceiver Bank
GXBR0
Bank 1A
(3),
I/O banks 8A, 8B & 8C support all
single-ended and differential input
and output operation.
Bank 2A
Transceiver Bank
GXBL3
Transceiver Bank
GXBL2
Transceiver Bank
GXBL1
Transceiver Bank
GXBL0
Bank 8C
Bank 8B
Bank 8A
(2),
Bank 6A
(1),
图 6–2. Stratix IV GX 器件中的 I/O Bank
Bank 4A
图 6–2 注释:
(1) 差分 HSTL 和 SSTL 输出不是真差分输出。它们使用第二个输出编程为反转输出的两个单端输出。
(2) 列 I/O 差分 HSTL 和 SSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
(3) 列 I/O 支持 LVDS 输出使用单端缓冲和外部电阻网络。
(4) 列 I/O 支持带有片上钳位二极管的 PCI/PCI-X。行 I/O 支持带有外部钳位二极管的 PCI/PCI-X。
(5) 列 I/O 上的时钟输入,当配置为差分时钟输入时,由 VCCCLKIN 供电。当配置为单端时钟输入时,它们由 VCCIO 供电。所有的输出使
用相应的 bank VCCIO。
(6) 行 I/O 支持真 LVDS 输出缓冲。
(7) 列和行 I/O bank 支持用于输入时钟操作的 LVPECL 标准。
(8) 图 6–2 是硅晶片的表面示意图,对应于倒装芯片封装的镜像图。此图只是图形表示。
(9) 当 VCCIO 是 1.2 V、1.5 V 或者 1.8 V 时,Stratix IV 器件不支持 PCI 钳位二极管。
模块化 I/O Bank
Stratix IV 器件中的 I/O 管脚以组 ( 称为模块化 I/O bank) 的形式进行分布。根据不
同器件的密度,Stratix IV 器件中的 I/O bank 的数量范围从 6 到 24 不等。每个 bank
上的 I/O 管脚数为 24、32、36、40 或者 48。 图 6–4 到图 6–16 显示了每个 I/O bank
中可用的 I/O 管脚数量。
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Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–8
在 Stratix IV 器件中,每侧 I/O bank 的最大数量为 4 个或 6 个,这要取决于器件密
度。 在具有每侧上不同数量的 I/O bank 的器件之间进行移植时,中间或者 “B”
bank 被移除或者被插入。例如,当从一个 24- bank 器件移到 16-bank 器件时,所移除
的 bank 是 “B” bank, 即:1B、2B、3B、4B、5B、6B、7B 和 8B。类似地, 当从一个
16- bank 器件移到 24-bank 器件时,所插入的 bank 也是同样的 “B” bank。
从较小的器件移植到较大的器件后,bank 的容量会增加或者保持不变,但从不会减
少。例如,bank 的 I/O 管脚数可能从 24 增加到 26、32、36、40、42 或者 48, 但从不
会减少,如图 6–3 所示。
图 6–3. 随着器件容量增加的移植路径
24
40
36
32
26
42
48
图 6–4 到图 6–16 显示了不同器件中的 I/O 管脚数量和封装信息。这些图是硅晶片的
表面示意图,与倒装芯片封装的镜像图一致,只是图形表示。
1
在图 6–4 到图 6–16 中 , 管脚数包括全部的通用 I/O、专用时钟管脚和两用配置管脚,
收发器管脚和专用配置管脚不包括在内。
40
Bank 2C
Bank 5C
26
Bank 2A
Bank 5A
32
40
Stratix IV 器件手册 卷 1
Bank 4A
40
32
Bank 7A
26
Bank 4C
26
24
Bank 6C
EP4SE230
EP4SE360
24
Bank 1C
Bank 7C
32
Bank 3C
26
24
Bank 6A
24
Bank 1A
Bank 3A
32
Bank 8C
Bank
Name
40
Number
of I/Os
Bank 8A
图 6–4. 780-Pin FineLine BGA 封装中的 EP4SE230 和 EP4SE360 器件中的每个 bank 中的 I/O 数量
Bank
Name
Number
of I/Os
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–9
24
32
32
24
40
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank 4A
Bank 6A
48
Bank 6C
42
Bank 5C
42
Bank 5A
48
Bank
Name
Number
of I/Os
40
40
Bank 4B
Bank 2A
24
48
Bank 4C
Bank 2C
32
42
EP4SE360
EP4SE530
EP4SE820
Bank 3C
Bank 1C
32
42
Bank 3B
Bank 1A
Bank 3A
48
24
Bank
Name
40
Number
of I/Os
Bank 8A
图 6–5. 1152-Pin FineLine BGA 封装中的 EP4SE360、EP4SE530 和 EP4SE820 器件中的每个 bank 中的 I/O 数量
48
32
32
48
48
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
48
Number
of I/Os
Bank 8A
图 6–6. 1517-Pin FineLine BGA 封装中的 EP4SE530 和 EP4SE820 器件中的每个 bank 中的 I/O 数量
50
Bank 1A
Bank 6A
50
24
Bank 1B
Bank 6B
24
42
Bank 1C
Bank 6C
42
42
Bank 2C
Bank 5C
42
24
Bank 2B
Bank 5B
24
50
Bank 2A
Bank 5A
50
Altera 公司 2011 年 12 月
48 Bank 4A
48 Bank 4B
32 Bank 4C
32 Bank 3C
48 Bank 3B
48 Bank 3A
EP4SE530
EP4SE820
Bank
Name
Number
of I/Os
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–10
48
48
48
48
48
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
48
Number
of I/Os
Bank 8A
图 6–7. 1760- Pin Fineline BGA 封装中的 EP4SE530 和 EP4SE820 器件中的每个 bank 中的 I/O 数量
50
Bank 1A
Bank 6A
50
36
Bank 1B
Bank 6B
36
50
Bank 1C
Bank 6C
50
50
Bank 2C
Bank 5C
50
36
Bank 2B
Bank 5B
36
50
Bank 2A
Bank 5A
50
48 Bank 4A
48 Bank 4B
48 Bank 4C
48 Bank 3C
48 Bank 3B
48 Bank 3A
EP4SE530
EP4SE820
Bank
Name
Number
of I/Os
40
Stratix IV 器件手册 卷 1
Bank
GXBR1
Bank 2A
24
24
40
Bank 8C
Bank 7C
Bank 7A
Number of
Transceiver
Channels
4
Bank
GXBR0
32
Bank 4A
Bank 2C
40
26
EP4SGX70
EP4SGX110
EP4SGX180
EP4SGX230
Bank 4C
Bank 1C
24
26
Bank 3C
Bank 1A
Bank 3A
32
24
Bank
Name
Bank 8A
Number
of I/Os
40
图 6–8. 780-Pin FineLine BGA 封装中的 EP4SGX70、EP4SGX110、EP4SGX180 和 EP4SGX230 器件中的每个 bank
中的 I/O 数量
4
Bank
Name
Number
of I/Os
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–11
32
32
40
Bank 7C
Bank 7A
Bank
1C
Bank 4C
Bank 4A
40
Number of
Transceiver
Channels
32
Bank
GXBL0
Bank 3C
4
Number of
Transceiver
Channels
Bank
GXBR1
4
Bank
GXBR0
4
EP4SGX290
EP4SGX360
32
Bank
GXBL1
Bank 3A
4
40
1
Bank 8C
Bank
Name
40
Number
of I/Os
Bank 8A
图 6–9. 780-Pin FineLine BGA 封装中的 EP4SGX290 和 EP4SGX360 器件中的每个 bank 中的 I/O 数量
Bank
Name
Number
of I/Os
4*
Bank
GXBL0
24
24
40
Bank 8C
Bank 7C
Bank 7A
40
*Number of
Transceiver
Channels
Altera 公司 2011 年 12 月
Bank 4A
Bank
GXBL1
40
4*
EP4SGX70
EP4SGX110
Bank 4C
Bank 1C
24
26
Bank 3C
Bank 1A
24
32
40
Bank
Name
Bank 3A
Number
of I/Os
Bank 8A
图 6–10. 1152-Pin FineLine BGA 封装中的 EP4SGX70 和 EP4SGX110 器件中的每个 bank 中的 I/O 数量
Bank 6A
32
Bank 6C
26
Bank
GXBR1
4*
Bank
GXBR0
4*
Bank
Name
Number
of I/Os
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–12
32
32
24
40
Bank 8C
Bank 7C
Bank 7B
Bank 7A
24
Bank 8B
Bank 4A
Bank 6A
48
Bank 6C
42
Bank
GXBR1
4 (2)
Bank
GXBR0
4 (2)
Bank
Name
Number
of I/Os
40
Bank 4B
24
40
Bank 4C
4 (2)
Bank
GXBL0
32
4 (2)
Bank
GXBL1
Bank 3C
Bank 1C
32
42
EP4SGX180
EP4SGX230
EP4SGX290
EP4SGX360
EP4SGX530
Bank 3B
Bank 1A
Bank 3A
48
24
Bank
Name
40
Number
of I/Os
Bank 8A
图 6–11. 1152-Pin FineLine BGA 封装中的 EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360 和 EP4SGX530 器件
中的每个 bank 中的 I/O 数量 (1), (2)
图 6–11 注释:
(1) 除了 EP4SGX530 器件,所有列出的器件在 F1152 封装选项中都有两个变量 — 一个没有 PMA-only 收发器通道,另一个在每个收发
器 bank 中有两个 PMA-only 收发器通道。EP4SGX530 器件在 F1152 封装选项中只有两个 PMA-only 收发器通道在每个收发器 bank
中。
(2) 在每个收发器 bank 中有两个额外的 PMA-only 收发器通道,用于具有 PMA-only 收发器封装选项的器件。
24
32
32
24
40
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
40
Number
of I/Os
Bank 8A
图 6–12. 1517-Pin FineLine BGA 封装中的 EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360 和 EP4SGX530 器件
中的每个 bank 中的 I/O 数量 (1)
48
Bank 1A
Bank 6A
48
42
Bank 1C
Bank 6C
42
42
Bank 2C
Bank 5C
42
48
Bank 2A
Bank 5A
48
EP4SGX180
EP4SGX230
EP4SGX290
EP4SGX360
EP4SGX530
Bank
GXBR1
4 (1)
4 (1)
Bank
GXBL0
Bank
GXBR0
4 (1)
40
24
32
32
24
40
Bank 4A
Bank
GXBL1
Bank 4B
4 (1)
Bank 4C
4 (1)
Bank 3C
Bank
GXBR2
Bank 3B
Bank
GXBL2
Bank 3A
4 (1)
Bank
Name
Number
of I/Os
图 6–12 注释:
(1) 在每个收发器 bank 中有两个额外的 PMA-only 收发器通道。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–13
48
32
32
48
48
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
48
Number
of I/Os
Bank 8A
图 6–13. 1932-Pin FineLine BGA 封装中的 EP4SGX290、EP4SGX360 和 EP4SGX530 器件中的每个 bank 中的 I/O
数量 (1)
50
Bank 1A
Bank 6A
50
42
Bank 1C
Bank 6C
42
42
Bank 2C
Bank 5C
42
20
Bank 2B
Bank 5B
20
50
Bank 2A
Bank 5A
50
4 (1)
Bank
GXBL3
Bank
GXBR3
4 (1)
4 (1)
Bank
GXBL2
Bank
GXBR2
4 (1)
4 (1)
Bank
GXBL1
4 (1)
4 (1)
Bank
GXBL0
Bank
GXBR1
Bank
GXBR0
48 Bank 4A
48 Bank 4B
32 Bank 4C
32 Bank 3C
48 Bank 3B
48 Bank 3A
EP4SGX530
EP4SGX290
EP4SGX360
4 (1)
Bank
Name
Number
of I/Os
图 6–13 注释:
(1) 在每个收发器 bank 中有两个额外的 PMA-only 收发器通道。
Altera 公司 2011 年 12 月
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
6–14
48
32
32
48
48
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
48
Number
of I/Os
Bank 8A
图 6–14. 1760- Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件中的每个 bank 中的 I/O 数
量 (1)
50
Bank 1A
Bank 6A
50
42
Bank 1C
Bank 6C
42
42
Bank 2C
Bank 5C
42
Bank 5A
50
50
EP4SGX290
EP4SGX360
EP4SGX530
Bank 2A
Bank
GXBR1
4 (1)
4 (1)
Bank
GXBL0
Bank
GXBR0
4 (1)
48
48
32
32
48
48
Bank 4A
Bank
GXBL1
Bank 4B
4 (1)
Bank 4C
4 (1)
Bank 3C
Bank
GXBR2
Bank 3B
Bank
GXBL2
Bank 3A
4 (1)
Bank
Name
Number
of I/Os
图 6–14 注释:
(1) 在每个收发器 bank 中有两个额外的 PMA-only 收发器通道。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O Bank
1
6–15
图 6–15 和图 6–16 中的信息适用于 Stratix IV GX 和 GT 器件。
48
32
32
48
48
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
48
Number
of I/Os
Bank 8A
图 6–15. 1932- Pin FineLine BGA 封装中的 EP4S100G3、EP4S100G4 和 EP4S100G5 器件中的每个 bank 中的 I/O
数量 (1)
40
Bank 1A
Bank 6A
38
21
Bank 1C
Bank 6C
22
21
Bank 2C
Bank 5C
19
13
Bank 2B
Bank 5B
12
41
Bank 2A
Bank 5A
42
4 (1)
Bank
GXBL2
Bank
GXBR2
4 (1)
4 (1)
Bank
GXBL1
Bank
GXBR1
4 (1)
4 (1)
Bank
GXBL0
Bank
GXBR0
4 (1)
Bank 4A
48
Bank 4B
48
Bank 4C
32
Bank 3C
32
Bank 3B
48
48
Bank 3A
EP4S100G3
EP4S100G4
EP4S100G5
Bank
Name
Number
of I/Os
图 6–15 注释:
(1) 每个收发器 bank 中有两个额外的 PMA-only 收发器通道。
Altera 公司 2011 年 12 月
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–16
24
32
32
24
40
Bank 8B
Bank 8C
Bank 7C
Bank 7B
Bank 7A
Bank
Name
40
Number
of I/Os
Bank 8A
图 6–16. 1517- Pin FineLine BGA 封装中的 EP4S40G2、EP4S40G5、EP4S100G2 和 EP4S100G5 器件中的每个 bank
中的 I/O 数量 (1)
43
Bank 1A
Bank 6A
44
22
Bank 1C
Bank 6C
23
23
Bank 2C
Bank 5C
23
46
Bank 2A
Bank 5A
46
EP4S40G2
EP4S40G5
EP4S100G2
EP4S100G5
Bank
GXBR1
4 (1)
4 (1)
Bank
GXBL0
Bank
GXBR0
4 (1)
40
24
32
32
24
40
Bank 4A
Bank
GXBL1
Bank 4B
4 (1)
Bank 4C
4 (1)
Bank 3C
Bank
GXBR2
Bank 3B
Bank
GXBL2
Bank 3A
4 (1)
Bank
Name
Number
of I/Os
图 6–16 注释:
(1) 每个收发器 bank 中有两个额外的 PMA-only 收发器通道。
I/O 结构
Stratix IV 器件中的 I/O 单元 (IOE) 包含双向 I/O 缓冲器和 I/O 寄存器,以支持一个
完全嵌入式的双向单倍数据速率或者 DDR 传输。IOE 位于 Stratix IV 器件外设周围的
I/O 模块中。每行以及列 I/O 模块均有多达 4 个 IOE。行 IOE 驱动行、列或直接链接互
联。列 IOE 驱动列互联。
Stratix IV 双向 IOE 也支持以下特性:
■
可编程输入延迟
■
可编程输出电流强度
■
可编程摆率
■
可编程输出延迟
■
可编程总线保持
■
可编程上拉电阻
■
开漏输出
■
带校准的片上串行匹配
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–17
■
无校准的片上串行匹配
■
带校准的片上并行匹配
■
片上差分匹配
■
PCI 钳位二极管
I/O 寄存器包括输入路径 ( 处理管脚至内核的数据 )、输出路径 (处理内核至管脚的数
据 ) 和输出使能 (OE) 路径 (处理到输出缓冲的 OE 信号)。这些寄存器支持更快的源
同步 (source-synchronous) 寄存器到寄存器 (register-to-register) 的传输和重同
步。 输入路径包括 DDR 输入寄存器、对齐和同步寄存器以及 HDR 模块。您可以旁路输
入路径的每个模块。
输出和 OE 路径被分成输出或 OE 寄存器、对齐寄存器和 HDR 模块。您可以旁路输出和
OE 路径的每个模块。
图 6–17 显示了 Stratix IV IOE 的结构。
图 6–17. Stratix IV 器件中的 IOE 结构
(1),
(2),
(3)
Firm Core
DQS Logic Block
OE Register
D
OE
from
Core
2
Half Data
Rate Block
D6_OCT
D5_OCT
PRN
Q
Dynamic OCT Control (2)
Alignment
Registers
OE Register
D
VCCIO
D5, D6
Delay
PRN
Q
VCCIO
PCI Clamp
Programmable
Pull-Up Resistor
Programmable
Current
Strength and
Slew Rate
Control
Output Register
Write
Data
from
Core
4
Half Data
Rate Block
Alignment
Registers
PRN
D
Q
From OCT
Calibration
Block
Output Buffer
D5, D6
Delay
Output Register
D
Open Drain
PRN
Q
D2 Delay
Input Buffer
D3_0
Delay
clkout
To
Core
D3_1
Delay
To
Core
Read
Data
to
Core
4
Half Data
Rate Block
Alignment and
Synchronization
Registers
D1
Delay
Bus-Hold
Circuit
Input Register
PRN
D
Q
Input Register
Input Register
PRN
D
DQS
CQn
On-Chip
Termination
PRN
Q
D
Q
D4 Delay
clkin
图 6–17 注释 :
(1) D3_0 和 D3_1 延迟在 Quartus® II 中有相同的可用设置。
(2) 每个 DQ/DQS 组可使用一个动态 OCT 控制。
(3) 列 I/O 支持具有片上钳位二极管的 PCI/PCI-X。行 I/O 支持具有外部钳位二极管的 PCI/PCI-X。
Altera 公司 2011 年 12 月
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–18
f 要了解关于 I/O 寄存器以及如何用于存储器应用的详细信息,请参考 External Memory
Interfaces in Stratix IV Devices 章节。
3.3-V I/O 接口
Stratix IV I/O 缓冲器支持 3.3- V I/O 标准,可以在您系统中用作发送器或接收器。
当 Stratix IV VCCIO 电压由 3.0 V 供电时,输出高电平 (VOH)、输出低电平 (VOL)、输入
高电平 (VIH) 和输入低电平 (VIL) 电平满足由带有裕量的 EIA/JEDEC Standard JESD8-B
定义的 3.3- V I/O 标准规范。
要确保器件的可靠性和正常运行,在使用 Stratix IV 器件与 3.3- V I/O 系统连接时,
一定不要超过器件的绝对最大额定值。Altera 建议通过执行 IBIS 仿真来确定过冲和下
冲电压是否在指定范围内。
当使用 Stratix IV 器件作为发送器时,您可以使用较慢的摆率和串行匹配来限制 I/O
管脚上的过冲和下冲,但不是必须的。传输线效应导致接收器上有较大电压偏差,这
与驱动器和传输线之间的阻抗失配有关。通过匹配驱动器的阻抗与传输线的特性阻抗
能够显著地降低过冲电压。您可以使用位于驱动器附近的串行匹配电阻来匹配总驱动
器阻抗与传输线阻抗。Stratix IV 器件支持串行 OCT,用于所有 I/O bank 中的全部
LVTTL 和 LVCMOS I/O 标准。
当使用 Stratix IV 器件作为接收器时,您可以使用钳位二极管 ( 片内或片外 ) 来限制
过冲,尽管不是所要求的。Stratix IV 器件对列 I/O 管脚提供一个可选的片内钳位二
极管。您可以使用这个二极管来保护 I/O 管脚免遭过冲电压。
使用 3.0 V bank 电源电压 (VCCIO) 来支持 3.3- V I/O 标准。在此方法中,钳位二极管 (
片内或片外 ) 能够充分地钳位过冲电压,使其保持在 DC 和 AC 输入电压规格内。钳位
电压可以表示成电源电压 (VCCIO) 和二极管正向电压的总和。
f 要了解关于绝对最大额定值和跳变器件所允许的最大过冲的详细信息,请参考 DC and
Switching Characteristics for Stratix IV Devices 章节。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–19
外部存储器接口
除了每个 IOE 中的 I/O 寄存器,Stratix IV 器件中所有 I/O bank 上也具有专用寄存器
和相移电路,用于连接外部存储器接口。
f 要了解关于外部存储器接口的详细信息,请参考 External Memory Interfaces in
Stratix IV Devices 章节。
具有 DPA 支持的高速差分 I/O
Stratix IV 器件具有以下专用电路用于实现高速差分 I/O 支持:
■
差分 I/O 缓冲器
■
发送串化器
■
接收解串器
■
数据重新对齐电路
■
动态相位对齐器 (DPA)
■
同步器 (FIFO 缓冲器 )
■
锁相环 (PLL)
f 要了解关于 DPA 支持的详细信息,请参考 High- Speed Differential I/O Interfaces
and DPA in Stratix IV Devices 章节。
可编程电流强度
每个 Stratix IV I/O 管脚的输出缓冲器对于某些 I/O 标准具有一个可编程电流强度控
制。您可以通过修改电流驱动强度,来减少因为远距离传输线路或者传统背板带来的
高速信号衰减影响。LVTTL、LVCMOS、SSTL 和 HSTL 标准包括几种您可以控制电流强度
级。表 6–3 列出了 Stratix IV 器件的可编程电流强度。
表 6–3. 可编程电流强度 (1/2)
(2)
列 I/O 管脚的 IOH/IOL 电流强
度设置 (mA)
行 I/O 管脚的 IOH/IOL 电流强
度设置 (mA)
3.3-V LVTTL
16, 12, 8, 4
12, 8, 4
3.3-V LVCMOS
16, 12, 8, 4
8, 4
2.5-V LVCMOS
16, 12, 8, 4
12, 8, 4
1.8-V LVCMOS
12, 10, 8, 6, 4, 2
8, 6, 4, 2
1.5-V LVCMOS
12, 10, 8, 6, 4, 2
8, 6, 4, 2
1.2-V LVCMOS
8, 6, 4, 2
4, 2
SSTL-2 Class I
12, 10, 8
12, 8
SSTL-2 Class II
16
16
SSTL-18 Class I
12, 10, 8, 6, 4
12, 10, 8, 6, 4
SSTL-18 Class II
16, 8
16, 8
SSTL-15 Class I
12, 10, 8, 6, 4
8, 6, 4
SSTL-15 Class II
16, 8
—
I/O 标准
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(1),
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–20
表 6–3. 可编程电流强度 (2/2)
(1),
(2)
列 I/O 管脚的 IOH/IOL 电流强
度设置 (mA)
行 I/O 管脚的 IOH/IOL 电流强
度设置 (mA)
HSTL-18 Class I
12, 10, 8, 6, 4
12, 10, 8, 6, 4
HSTL-18 Class II
16
16
HSTL-15 Class I
12, 10, 8, 6, 4
8, 6, 4
HSTL-15 Class II
16
—
HSTL-12 Class I
12, 10, 8, 6, 4
8, 6, 4
HSTL-12 Class II
16
—
I/O 标准
表 6–3 注释:
(1) 对于所有非电压参考和 HSTL/SSTL Class I I/O 标准,Quartus II 中的默认设置是不带校准的 50-Ω
OCT RS。对于 HSTL 和 SSTL Class II I/O 标准,默认设置是不带校准的 25-Ω OCT RS。
(2) 使用 3.0 V 的 VCCIO 和 VCCPD 来支持 3.3-V LVTTL 和 3.3-V LVCMOS。
1
Altera 建议通过执行 IBIS 或者 SPICE 仿真来确定用于指定应用的最佳电流强度设置。
可编程摆率控制
每个 Stratix IV 器件的普通和双功能 I/O 管脚的输出缓冲都具有一个可编程的输出摆
率控制,您可以通过对其进行配置以实现低噪声或高速性能。一个较快的摆率对高性
能系统提供了高速跳变。一个较慢的摆率有助于降低系统的噪声,但会在上升和下降
沿上添加额定延迟。每个 I/O 管脚都有一个独立的摆率控制,使您能够逐一对管脚指
定摆率。
1
使用 OCT RS 的时候不能使用可编程摆率功能。
Quartus II 支持 4 种设置用于可编程摆率控制 —0、1、2 和 3— 这里 0 是慢速摆率,3
是快速摆率。图 6–4 列出了 Quartus II 中的默认摆率设置。
表 6–4. 默认摆率设置
I/O 标准
摆率选项
默认摆率
1.2-V, 1.5-V, 1.8-V, 2.5-V LVCMOS, and 3.3- V LVTTL/LVCMOS
0, 1, 2, 3
3
SSTL-2, SSTL-18, SSTL-15, HSTL- 18, HSTL-15, and HSTL-12
0, 1, 2, 3
3
3.0-V PCI/PCI-X
0, 1, 2, 3
3
LVDS_E_1R, mini-LVDS_E_1R, and RSDS_E_1R
0, 1, 2, 3
3
LVDS_E_3R, mini-LVDS_E_3R, and RSDS_E_3R
0, 1, 2, 3
3
在存储器接口应用中,或者在输出管脚具有高电容性负载的情况下,您可以使用更快
的摆率来改善可用的时序裕量。
1
Altera 建议通过执行 IBIS 或者 SPICE 仿真来确定用于指定应用的最佳电流强度设置。
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第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–21
可编程 I/O 延迟
下面部分介绍了可编程 IOE 延迟和可编程输出缓冲延迟。
可编程 IOE 延迟
Stratix IV 器件中的 IOE 包括如第 6–17 页中图 6–17 所示的可编程延迟,您可以启
用可编程延迟来确保零保持时间,最小化建立时间,或者增加时钟到输出
(clock- to- output) 时间。每个管脚都有一个 pin- to- input 寄存器控制输入延时,
register- to- output 控制输出延时,来保证进出器件的总线有相同的延时。这有助于
读取和提供时间裕量,因为它最小化了总线中信号之间的不确定性。
f 要了解关于可编程 IOE 延迟规范的详细信息,请参考 High- Speed Differential I/O
Interfaces and DPA in Stratix IV Devices 章节。
可编程输出缓冲器延迟
Stratix IV 器件支持内置在单端输出缓冲器中的延迟链,如第 6–17 页中图 6–17 所
示。延迟链能够独立地控制输出缓冲器的上升沿和下降沿,提供了调节输出缓冲器占
空比的能力,对通道至通道偏移进行补偿,通过故意引入通道至通道偏移来降低同步
切换输出 (SSO) 噪声,并改善高速存储器接口时序裕量。Stratix IV 器件支持 4 种输
出缓冲器延迟的设置,默认设置是 No Delay。
f 要了解关于可编程输出缓冲器延迟规范的详细信息,请参考 High- Speed Differential
I/O Interfaces and DPA in Stratix IV Devices 章节。
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第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–22
开漏输出
Stratix IV 器件对每个 I/O 管脚提供一个可选的开漏输出 ( 相当于一个开漏集电器输
出 )。当配置为开漏时,输出逻辑值为 high-z 或者 0。通常需要一个外部上拉电阻来
提供逻辑高电平。
总线保持
Stratix IV 器件中的每个 I/O 管脚都提供了一个可选的总线保持功能。总线保持电路
能够弱保持 I/O 管脚上的信号在其最后驱动的状态。由于总线保持功能将保持管脚的
最后驱动状态直到出现下一个输入信号,因此当总线处于三态时,您不需要外部上拉
或者下拉电阻来保持信号电平。
总线保持电路也会将非驱动管脚拉离输入阈值电压,因为噪声能够导致意外的高频切
换。您可以单独对每个 I/O 管脚选择这一功能。总线保持输出驱动不超过 VCCIO 的电
压,以防止过度驱动信号。如果使能了总线保持功能,那么将不能使用可编程上拉选
项。如果 I/O 配置为差分管脚,那么需要禁用总线保持功能。
总线保持电路使用一个额定阻值 (RBH) 大约为 7 kΩ 的电阻将信号电平弱拉至最后驱动
的状态。
f 要了解关于通过此电阻驱动特定持续电流以及用于识别下一个驱动输入电平的过驱动
电流的详细信息,请参考 High- Speed Differential I/O Interfaces and DPA in
Stratix IV Devices 章节。
总线保持电路仅在配置后有效。当进入用户模式中时,总线保持电路会捕捉配置最后
出现的管脚值。
可编程上拉电阻
Stratix IV 器件中的每个 I/O 管脚在用户模式期间都提供了一个可选的可编程上拉电
阻。如果对 I/O 管脚使能了这一功能,那么上拉电阻 ( 通常为 25 K) 将弱保持 I/O 到
VCCIO 电平。
仅在用户 I/O 管脚上支持可编程上拉电阻,在专用配置管脚、JTAG 管脚或者专用时钟
管脚上不支持可编程上拉电阻。如果使能了可编程上拉选项,那么就不能使用总线保
持功能。
1
当可选的 DEV_OE 信号驱动为低电平,所有的 I/O 管脚都保持在三态,即便使能了可编程
上拉选项。
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第 6 章:Stratix IV 器件中的 I/O 特性
I/O 结构
6–23
可编程预加重
Stratix IV LVDS 发送器支持可编程预加重,以补偿传输线路上的频率相继衰减。
Quartus II 支持 4 种可编程预加重的设置。
f 欲了解关于可编程预加重的详细信息,请参考 High- Speed Differential I/O
Interfaces and DPA in Stratix IV Devices 章节。
可编程差分输出电压
Stratix IV LVDS 发送器支持可编程 VOD。可编程 VOD 设置使您能够调节输出眼高度,以
优化走线长度及功耗。较高的 VOD 摆动可提高接收器端的电压容限,而较低的 VOD 摆动
可降低功耗。Quartus II 支持 4 种可编程 VOD 的设置。
f 要了解关于可编程 VOD 的详细信息 , 请参考 High- Speed Differential I/O Interfaces
and DPA in Stratix IV Devices 章节。
多种电压 I/O 接口
Stratix IV 体系结构支持多种电压 I/O 接口功能,实现所有封装中的 Stratix IV 器件
与不同供电电压的系统连接。
根据不同的输出要求,您可以将 VCCIO 管脚连接到 1.2-、1.5-、1.8-、2.5- 或者
3.0-V 电源。输出电平兼容于具有相同电压的电源系统。( 例如,当 VCCIO 管脚连接到
1.5-V 电源时, 输出电平兼容于 1.5- V 系统。)
f 要了解关于管脚连接指南的详细信息,请参考 Stratix IV GX and Stratix IV E
Device Family Pin Connection Guidelines。
Stratix IV VCCPD 电源管脚必须连接到 2.5- 或者 3.0- V 电源。通过使用这些电源管脚
来对输出缓冲器提供预驱动电源可以提高输出管脚的性能。表 6–5 列出了
Stratix IV 多种电压 I/O 支持。
(1)
表 6–5. Stratix IV 多种电压 I/O 支持
输入信号 (V)
VCCIO (V)
输出信号 (V)
(3)
1.2
1.5
1.8
2.5
3.0
3.3
1.2
Y
—
—
—
—
1.5
—
Y
Y
—
—
1.8
—
Y
Y
—
—
2.5
—
—
—
Y
3.0
—
—
—
Y
Y
(2)
Y
1.2
1.5
—
Y
—
—
—
—
Y
—
—
Y
1.8
2.5
3.0
3.3
—
—
—
—
—
—
—
—
Y
—
—
—
(2)
—
—
—
Y
—
—
Y
—
—
—
—
Y
—
表 6–5 注释:
(1) 管脚电流可能会比默认值略高。您必须验证驱动器件的 VOL 最大和 VOH 最小电压不会违背适用于 Stratix IV 的 VIL 最大和 VIH 最
小的电压规格。
(2) Altera 建议当输入电压是 3.0 V 或者 3.3 V 时,在 I/O 管脚上使用一个外部钳位二极管。 您可以选择在列 I/O 管脚上使用一个
内部钳位二极管。
(3) Stratix IV 器件中的每个 I/O bank 都有各自的 VCCIO 管脚,并仅支持一个 VCCIO,1.2、1.5、1.8 或者 3.0 V。当 VCCIO 是 3.0 V
时,不支持 LVDS I/O 标准。当 VCCIO 是 1.2 V、1.5 V、1.8 V 或者 2.5 V 时,支持 LVDS 输入操作。只有当 VCCIO 是 2.5 V 时,
才支持 LVDS 输出操作。
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第 6 章:Stratix IV 器件中的 I/O 特性
片上匹配支持和 I/O 匹配方案
6–24
片上匹配支持和 I/O 匹配方案
Stratix IV 器件具有动态串行和并行 OCT 的特性,提供了 I/O 阻抗匹配能力。OCT 维
护信号质量,节省电路板空间,并降低外部组件成本。
Stratix IV 器件支持:
■
带校准的片上串行匹配 (RS)
■
不带校准的片上串行匹配 (RS)
■
带校准的片上并行匹配 (RT)
■
用于单端 I/O 标准的动态串行匹配
■
用于单端 I/O 标准的动态并行匹配
■
用于差分 LVDS I/O 标准的片上差分匹配 (RD)
Stratix IV 器件中所有 I/O bank 均支持 OCT,可以通过选择 OCT I/O 的各种标准来实
现。
这些器件也支持 OCT RS 和 RT 在同一 I/O bank 中,用于不同的 I/O 标准,如果它们使
用相同的 VCCIO 电源电压。您可以独立地配置 I/O bank 中的每个 I/O,以支持 OCT RS、
可编程电流强度、或者 OCT RT。
1
您不能对同一 I/O 缓冲器同时配置 OCT RS 和可编程电流强度。
一对 RUP 和 RDN 管脚可用于给定的 I/O bank,并可以被串行和并行校准匹配共享。
RUP 和 RDN 管脚与它们所位于的 I/O bank 分别共享同一 VCCIO 和 GND。如果不使用校准电
路,那么 RUP 和 RDN 管脚将是两用 I/O,并作为普通 I/O 功能。
对于校准,连接如下:
■
RUP管脚通过一个25-Ω ±1%或者50-Ω ±1%的外部电阻连接到VCCIO,分别用于25-Ω
或者 50-Ω 的片上串行匹配电阻值。
■
RDN管脚通过一个25-Ω ±1%或者50-Ω ±1%的外部电阻连接到GND,分别用于25-Ω
或者 50-Ω 的片上串行匹配电阻值。
对于片上并行匹配,连接如下:
■
RUP 管脚通过一个 50-Ω ± 1% 的外部电阻连接到 VCCIO。
■
RDN 管脚通过一个 50-Ω ± 1% 的外部电阻连接到 GND。
不带校准的片上串行 (RS) 匹配
Stratix IV 器件支持驱动器阻抗匹配,对 I/O 驱动器提供与传输线路的阻抗紧密匹配
的受控输出阻抗。因此,您能够显著地降低反射。Stratix IV 器件支持单端 I/O 标准
的片上串行匹配 ( 图 6–18)。
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第 6 章:Stratix IV 器件中的 I/O 特性
片上匹配支持和 I/O 匹配方案
6–25
图 6–18 所示的 RS 是输出晶体管固有的阻抗。RS 的常用值是 25 Ω 和 50 Ω 。选择了匹
配阻抗,就不能选择电流强度。
图 6–18. 不带校准的片上串行匹配
Stratix IV Driver
Series Termination
Receiving
Device
VCCIO
RS
ZO = 50 Ω
RS
GND
要想将片上匹配用于 SSTL Class I 标准,您必须选择 50- Ω on- chip series
termination 设置,因此去掉了外部 25-Ω RS( 以匹配 50- Ω 传输线路 )。对于 SSTL
Class II 标准,您必须选择 25- Ω on- chip series termination 设置 ( 以匹配 50- Ω
传输线路和近端外部 50- Ω 上拉 ( 至 VTT) 电阻 )。
带校准的片上串行匹配
Stratix IV 器件的所有 bank 均支持带校准的片上串行匹配。片上串行匹配校准电路将
I/O 缓冲器的总阻抗与连接到 RUP 和 RDN 管脚的外部 25-Ω ±1% 或者 50-Ω ±1% 电阻
进行比较,并且动态地使能或者禁用晶体管直到它们匹配。
图 6–19 所示的 RS 是晶体管的固有阻抗。校准出现在配置的最后阶段。当校准电路找
到正确的阻抗时,它会掉电并停止更改驱动器的特性。
图 6–19. 带校准的片上串行匹配
Stratix IV Driver
Series Termination
Receiving
Device
VCCIO
RS
ZO = 50 Ω
RS
GND
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第 6 章:Stratix IV 器件中的 I/O 特性
片上匹配支持和 I/O 匹配方案
6–26
表 6–6 列出了支持片上串行匹配 ( 带和不带校准 ) 的 I/O 标准。
表 6–6. 带和不带校准的片上串行匹配的可选 I/O 标准
片上串行匹配设置
I/O 标准
3.3-V LVTTL/LVCMOS
2.5-V LVCMOS
1.8-V LVCMOS
行 I/O (Ω)
列 I/O (Ω)
50
50
25
25
50
50
25
25
50
50
25
25
50
1.5-V LVCMOS
50
1.2-V LVCMOS
50
SSTL-2 Class I
50
50
SSTL-2 Class II
25
25
SSTL-18 Class I
50
50
SSTL-18 Class II
25
25
SSTL-15 Class I
50
50
SSTL-15 Class II
—
25
HSTL-18 Class I
50
50
HSTL-18 Class II
25
25
HSTL-15 Class I
50
50
HSTL-15 Class II
—
25
HSTL-12 Class I
50
50
HSTL-12 Class II
—
25
25
50
25
左移位串行匹配控制
Stratix IV 器件支持左移位串行匹配控制。您可以使用左移位串行匹配控制得到具有
连接到 RUP 和 RDN 管脚的外部参考电阻一半阻抗值的已校准的 OCT RS。在那些需要相
同 VCCIO 的 25- Ω 以及 50- Ω 已校准的 OCT RS 的应用中,这一特性是非常有用的。例
如,如果您的应用需要 25- Ω 和 50- Ω 已校准的 OCT RS 用于 SSTL- 2 Class I 和 Class
II I/O 标准,那么您只需要一个具有 50- Ω 外部参考电阻的 OCT 校准模块。
您可以在 Quartus II 中的 ALTIOBUF 宏功能中使能左移位串行匹配控制特性。
Quartus II 仅支持左移位串行匹配控制用于具有连接到 RUP 和 RDN 管脚的 50- Ω 外部
参考电阻的 25- Ω 已校准的 OCT RS。您只能将左移位串行匹配控制用于支持 25- Ω 已校
准的 OCT RS 的 I/O 标准。
1
如果您使用一个带有25- Ω校准的OCT RS 和50- Ω并行OCT的双向I/O,那么此功能会被自
动使能。
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第 6 章:Stratix IV 器件中的 I/O 特性
片上匹配支持和 I/O 匹配方案
6–27
f 要了解关于如何在ALTIOBUF宏功能中使能左移位串行匹配功能的详细信息,请参考 I/O
Buffer (ALTIOBUF) Megafunction User Guide。
带校准的片上并行匹配
Stratix IV 器件的所有 bank 均支持带校准的片上并行匹配。带校准的片上并行匹配仅
被支持用于输入和双向管脚的输入配置。输出管脚配置不支持带校准的片上并行匹配。
图 6–20 显示了带校准的片上并行匹配。使用并行 OCT 时,bank 的 VCCIO 必须匹配管脚
的 I/O 标准,其中并行 OCT 被使能。
图 6–20. 带校准的片上并行匹配
Stratix IV OCT
VCCIO
100 Ω
ZO = 50 Ω
V
REF
100 Ω
GND
Transmitter
Receiver
片上并行匹配校准电路将 I/O 缓冲器的总阻抗与连接到 RUP 和 RDN 管脚的外部 25Ω ±1% 或者 50-Ω ±1% 电阻进行比较,并且动态地使能或者禁用晶体管直到它们匹
配。校准出现在配置的最后阶段。当校准电路找到正确的阻抗时,它会掉电并停止更
改驱动器的特性。表 6–7 列出了支持带校准的片上并行匹配的 I/O 标准。
表 6–7. 带校准的片上并行匹配的可选 I/O 标准 (1/2)
片上并行匹配设置
( 列 I/O) (Ω)
片上并行匹配设置
( 行 I/O) (Ω)
SSTL-2 Class I, II
50
50
SSTL-18 Class I, II
50
50
SSTL-15 Class I, II
50
50
HSTL-18 Class I, II
50
50
HSTL-15 Class I, II
50
50
HSTL-12 Class I, II
50
50
Differential SSTL-2 Class I,
II
50
50
Differential SSTL-18 Class I,
II
50
50
Differential SSTL-15 Class I,
II
50
50
Differential HSTL-18 Class I,
II
50
50
I/O 标准
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第 6 章:Stratix IV 器件中的 I/O 特性
片上匹配支持和 I/O 匹配方案
6–28
表 6–7. 带校准的片上并行匹配的可选 I/O 标准 (2/2)
片上并行匹配设置
( 列 I/O) (Ω)
片上并行匹配设置
( 行 I/O) (Ω)
Differential HSTL-15 Class I,
II
50
50
Differential HSTL-12 Class I,
II
50
50
I/O 标准
带校准的扩展片上串行匹配
OCT 校准电路始终调整 OCT RS,以匹配连接到 RUP 和 RDN 管脚的外部电阻;然而,除
了 25- Ω 和 50- Ω 电阻,也可能实现其它的 OCT RS 值。理论上,如果您需要一个不同
的 OCT RS 值,您可以相应地更改连接到 RUP 和 RDN 管脚的阻值。实际上,由于输出缓
冲器容量和粒度的限制,Stratix IV 器件所支持的 OCT R S 值的范围是有限的。
Quartus II 仅支持 25、40、50 和 60 Ω 的离散 OCT RS 校准设置。您能够在
Quartus II 中对系统选择最接近的离散 OCT RS 校准设置值,以实现最接近的时序。例
如,如果在您的系统中使用带校准的 20- Ω OCT RS,那么您可以在 Quartus II 中选择
25- Ω OCT RS with calibration 设置,以实现最接近的时序。
表 6–8 列出了 Stratix IV 器件中所支持的带校准的扩展 OCT RS。将 SSTL 和 HSTL 的
带校准的扩展片上串行匹配用于阻抗匹配,以改善信号完整性,但不能用于满足 JEDEC
标准。
表 6–8. 带校准范围的片上串行匹配的可选 I/O 标准
扩展 OCT RS 范围
I/O 标准
行 I/O (Ω)
列 I/O (Ω)
3.3- V LVTTL/LVCMOS
20–60
20–60
2.5- V LVTTL/LVCMOS
20–60
20–60
1.8- V LVTTL/LVCMOS
20–60
20–60
1.5- V LVTTL/LVCMOS
40–60
20–60
1.2- V LVTTL/LVCMOS
40–60
20–60
SSTL- 2
20–60
20–60
SSTL- 18
20–60
20–60
SSTL- 15
40–60
20–60
HSTL- 18
20–60
20–60
HSTL- 15
40–60
20–60
HSTL- 12
40–60
20–60
动态片上匹配
Stratix IV 器件支持串行和并行的 on 和 off 动态匹配,用于所有 I/O bank 中的双向
I/O。图 6–21 显示了 Stratix IV 器件中所支持的匹配方案。动态并行匹配仅在双向
I/O 作为接收器使用时被使能,当作为驱动器使用时被禁用。类似的,动态串行匹配仅
在双向 I/O 作为驱动器使用时被使能,当作为接收器使用时被禁用。 这一特性对于终
止高性能双向路径是非常有用的,因为信号完整性是根据数据方向来被优化的。
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第 6 章:Stratix IV 器件中的 I/O 特性
片上匹配支持和 I/O 匹配方案
6–29
由于器件匹配是内部的,而不是外部的,因此动态 OCT 的使用会有助于降低功耗。 匹
配仅在输入操作期间开启,从而使用更少的静态功耗。
1
当在双向管脚上使用校准的输入并行和校准的输出串行匹配时,这些匹配必须要有相
同的匹配值,因为每一个 I/O 管脚只能引用一个 OCT 校准模块。唯一的例外情况是当
使用使用左移位串行匹配控制的 50 Ω 并行 OCT 和 25 Ω 串行 OCT 时。例如,您不能在
双向管脚的输入缓冲上使用校准的 50 Ω 并行 OCT,以及在输出缓冲上使用校准的
40 Ω 串行 OCT,因为这些缓冲要求具有不同的 RUP 和 RDN 阻值的两个独立的校准模
块。
图 6–21. Stratix IV 器件中的动态并行 OCT
VCCIO
VCCIO
Transmitter
Receiver
100 Ω
100 Ω
50 Ω
ZO = 50 Ω
100 Ω
100 Ω
50 Ω
GND
GND
Stratix IV OCT
Stratix IV OCT
VCCIO
VCCIO
100 Ω
100 Ω
50 Ω
ZO = 50 Ω
100 Ω
100 Ω
50 Ω
GND
GND
Transmitter
Receiver
Stratix IV OCT
Stratix IV OCT
f 要了解关于带有校准的 OCT 容限规范的详细信息,请参考 DC and Switching
Characteristics for Stratix IV Devices 章节。
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第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–30
LVDS 输入 OCT (RD)
Stratix IV 器件支持用于 100 Ω 额定阻值的差分 LVDS 输入缓冲的 OCT,如图 6–22 所
示。当 VCCIO 和 VCCPD 都被设为 2.5 V 时,差分 OCT RD 能够在行 I/O bank 中使能。列
I/O bank 不支持 OCT R D。Stratix IV 器件中的行 I/O bank 上的专用时钟输入对
CLK[1,3,8,10][p,n]、 PLL_L[1,4]_CLK[p,n]和PLL_R[1,4]_CLK[p,n]不支持RD 匹配电
阻。
图 6–22. 差分输入 OCT
Transmitter
Receiver
ZO = 50 Ω
100 Ω
ZO = 50 Ω
f 要了解关于差分片上匹配的详细信息,请参考 High- Speed Differential I/O
Interfaces and DPA in Stratix IV Devices 章节。
OCT 约束汇总
表 6–9 列出了 Quartus II 9.1 和更新版本中的 OCT 约束。
表 6–9. Quartus II 中的 OCT 约束汇总
约束名
输入匹配
(Input Termination)
值
应用
带校准的并行 50 Ω
单端和差分 HSTL/SSTL 标准的输入
缓冲
差分
行 I/O bank 上的 LVDS 接收器的输
入缓冲 (1)
不带校准的串行 25 Ω
不带校准的串行 50 Ω
输出匹配
(Output
Termination)
带校准的串行 25 Ω
带校准的串行 40 Ω
单端 LVTTL/LVCMOS 和 HSTL/SSTL
标准以及差分 HSTL/SSTL 标准的输
出缓冲
带校准的串行 50 Ω
带校准的串行 60 Ω
表 6–9 注释:
(1) 当 VCCIO 和 VCCPD 都被设为 2.5 V 时,您能够使能行 I/O bank 中的差分 OCT RD。
OCT 校准
Stratix IV 器件在所有的 I/O 管脚上到支持校准的片上串行匹配 (RS) 和校准的片上并
行匹配 (RT)。您可以通过器件中任意的 OCT 校准模块对器件的 I/O bank 进行校准,具
有使用校准的 OCT 的管脚的 I/O bank 的 VCCIO 匹配具有校准模块和其相关联的 RUP 和
RDN 管脚的 I/O bank 的 VCCIO。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–31
OCT 校准模块位置
表 6–10 和表 6–11 列出了 Stratix IV 中 OCT 校准模块的位置。在这两个表格中使
用以下图例:
1
■
“Y” 表明具有 OCT 校准模块的 I/O bank
■
”N” 表明没有 OCT 校准模块的 I/O bank
■
“—” 表明器件中没有的 I/O bank
表 6–10 和表 6–11 没有显示收发器 bank 和收发器校准模块。
表 6–10 列出了 Bank 1A 到 4C 中的 OCT 校准模块。
表 6–10. Stratix IV 器件中 OCT 校准模块的数量和布局 (1A 到 4C)(1/2)
Bank
器件
管脚
EP4SE230
EP4SE360
EP4SE530
EP4SE820
EP4SGX180
EP4SGX230
EP4SGX290
1A
1B
1C
2A
2B
2C
3A
3B
3C
4A
4B
4C
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
1152
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1152
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1517
10
Y
N
N
Y
N
N
Y
N
Y
Y
N
N
1760
10
Y
N
N
Y
N
N
Y
N
Y
Y
N
N
1152
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1517
10
Y
N
N
Y
N
N
Y
N
Y
Y
N
N
1760
10
Y
N
N
Y
N
N
Y
N
Y
Y
N
N
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
1152
8
Y
—
N
—
—
—
Y
—
N
Y
—
N
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
1152
8
Y
—
N
—
—
—
Y
N
N
Y
N
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
1152
8
Y
—
N
—
—
—
Y
N
N
Y
N
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
Y
—
N
—
—
—
Y
N
N
Y
N
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1760
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1932
10
Y
N
N
Y
—
N
Y
N
Y
Y
N
N
EP4SGX70
EP4SGX110
OCT 模块数
Altera 公司 2011 年 12 月
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–32
表 6–10. Stratix IV 器件中 OCT 校准模块的数量和布局 (1A 到 4C)(2/2)
Bank
器件
管脚
OCT 模块数
1A
1B
1C
2A
2B
2C
3A
3B
3C
4A
4B
4C
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
Y
—
N
—
—
—
Y
N
N
Y
N
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1760
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1932
10
Y
N
N
Y
—
N
Y
N
Y
Y
N
N
1152
8
Y
—
N
—
—
—
Y
N
Y
Y
N
N
1517
10
Y
—
N
Y
—
N
Y
N
Y
Y
N
N
1760
10
Y
—
N
Y
—
N
Y
N
Y
Y
N
N
1932
10
Y
—
N
Y
N
N
Y
N
Y
Y
N
N
EP4S40G2
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
EP4S40G5
1517
10
Y
—
N
Y
—
N
Y
N
Y
Y
N
N
EP4S100G2
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
EP4S100G3
1932
10
Y
—
N
Y
N
N
Y
N
Y
Y
N
N
EP4S100G4
1932
10
Y
—
N
Y
N
N
Y
N
Y
Y
N
N
EP4SGX360
EP4SGX530
EP4S100G5
1517
10
Y
—
N
Y
—
N
Y
N
Y
Y
N
N
1932
10
Y
—
N
Y
N
N
Y
N
Y
Y
N
N
表 6–11 列出了 Bank 5A 到 8C 中的 OCT 校准模块。
表 6–11. Stratix IV 器件中 OCT 校准模块的数量和布局 (5A 到 8C) (1/2)
Bank
器件
EP4SE230
EP4SE360
EP4SE530
EP4SE820
EP4SGX70
EP4SGX110
EP4SGX180
管脚
780
OCT 模块数
8
5A
5B
5C
6A
6B
6C
7A
7B
7C
8A
8B
8C
Y
—
N
Y
—
N
Y
—
N
Y
—
N
780
8
Y
—
N
Y
—
N
Y
—
N
Y
—
N
1152
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1152
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1517
10
Y
N
N
Y
N
N
Y
N
N
Y
N
Y
1760
10
Y
N
N
Y
N
N
Y
N
N
Y
N
Y
1152
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1517
10
Y
N
N
Y
N
N
Y
N
N
Y
N
Y
1760
10
Y
N
N
Y
N
N
Y
N
N
Y
N
Y
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
—
—
—
Y
—
N
Y
—
N
Y
—
N
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
—
—
—
Y
—
N
Y
N
N
Y
Y
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–33
表 6–11. Stratix IV 器件中 OCT 校准模块的数量和布局 (5A 到 8C) (2/2)
Bank
器件
管脚
EP4SGX230
EP4SGX290
EP4SGX360
OCT 模块数
5A
5B
5C
6A
6B
6C
7A
7B
7C
8A
8B
8C
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
—
—
—
Y
—
N
Y
N
N
Y
Y
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
—
—
—
Y
—
N
Y
N
N
Y
N
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1760
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1932
10
Y
—
N
Y
N
N
Y
N
N
Y
N
Y
780
8
—
—
—
—
—
—
Y
—
N
Y
—
N
1152
8
—
—
—
Y
—
N
Y
N
N
Y
N
N
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1760
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
1932
10
Y
—
N
Y
N
N
Y
N
N
Y
N
Y
1152
8
—
—
—
Y
—
N
Y
N
N
Y
N
Y
1517
10
Y
—
N
Y
—
N
Y
N
N
Y
N
Y
1760
10
Y
—
N
Y
—
N
Y
N
N
Y
N
Y
1932
10
Y
N
N
Y
—
N
Y
N
N
Y
N
Y
EP4S40G2
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
EP4S40G5
1517
10
Y
—
N
Y
—
N
Y
N
N
Y
N
Y
EP4S100G2
1517
8
Y
—
N
Y
—
N
Y
N
N
Y
N
N
EP4S100G3
1932
10
Y
N
N
Y
—
N
Y
N
N
Y
N
Y
EP4S100G4
1932
10
Y
N
N
Y
—
N
Y
N
N
Y
N
Y
1517
10
Y
—
N
Y
—
N
Y
N
N
Y
N
Y
1932
10
Y
N
N
Y
—
N
Y
N
N
Y
N
Y
EP4SGX530
EP4S100G5
在多个 I/O bank 上共享同一个 OCT 校准模块
OCT 校准模块具有与包含模块的 I/O bank 相同的 VCCIO。在所有具有不同电压标准的
I/O bank 上支持 OCT R S 校准,取决于可用 OCT 校准模块的数量。 您可以配置 I/O
bank 以接受来自具有同一 VCCIO 的任意 OCT 校准模块的校准代码。具有同一 VCCIO 的所
有 I/O bank 能够共享同一个 OCT 校准模块,即使特定的 I/O bank 已有一个 OCT 校准
模块。
例如,图 6–23 显示了一组具有相同 VCCIO 电压的 I/O bank。如果一组 I/O bank 有相
同的 VCCIO 电压,那么您能够使用同一个 OCT 校准模块对位于外设周围的这组 I/O bank
进行校准。由于 3B、4C、6C 和 7B 具有与 bank 7A 相同的 VCCIO,因此您能够使用位于
bank 7A 中的 OCT 校准模块 (CB7) 来对所有 4 个 I/O bank(3B、4C、6C 和 7B) 进行校
准。要实现这一点,需要将 OCT RS 校准代码从位于 bank 7A 的 OCT 校准模块中串行地
移入位于外设周围的 I/O bank 中。
1
不包含校准模块的 I/O bank 与包含校准模块的 I/O bank 一起共享校准模块。
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Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–34
图 6–23 是硅晶片的表面示意图,与倒装芯片封装的镜像图一致,只是图形表示。此
图没有显示收发器 bank 和收发器校准模块。
Bank 7A
Bank 7B
Bank 7C
Bank 8C
Bank 8B
Bank 8A
CB 7
图 6–23. 使用一个共享的 OCT 校准模块校准多个 I/O bank 的实例
Bank 1A
Bank 6A
Bank 1B
Bank 6B
Bank 1C
Bank 6C
I/O bank with the same VCCIO
Bank 2C
Bank 5C
I/O bank with different VCCIO
Bank 2B
Bank 5B
Bank 2A
Bank 5A
Bank 4A
Bank 4B
Bank 4C
Bank 3C
Bank 3B
Bank 3A
Stratix IV
OCT 校准模块的操作模式
Stratix IV 器件在所有 I/O bank 上支持 OCT RS 和 OCT RT。校准能出现在上电或者用
户模式中。
上电模式 (Power- Up Mode)
在上电模式中,OCT 校准在上电时自动执行。跳转到用户模式之前,校准代码被移到所
选择的 I/O 缓冲中。
用户模式 (User Mode)
在用户模式中, OCTUSRCLK、 ENAOCT、 nCLRUSR 和 ENASER[9..0] 信号用于校准和串行
地传输校准代码从每个 OCT 校准模块到 I/O。 表 6–12 列出了用户控制的校准模块信
号名称及其说明。
表 6–12. 用户控制的 OCT 校准模块端口
信号名称
OCT 模块的时钟。
ENAOCT
使能 OCT 匹配电阻 ( 由用户 IP 生成 )。
ENASER[9..0]
Stratix IV 器件手册 卷 1
说明
OCTUSRCLK
ENOCT = 0, 每个信号使能 OCT 串化器,用于相应的 OCT 校准模块。
ENAOCT = 1, 每个信号使能 OCT 校准,用于相应的 OCT 校准模块。
S2PENA_<bank#>
每个 I/O bank 上的串行到并行加载使能。
nCLRUSR
清除用户。
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第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–35
图 6–24 显示了用户信号的流程。当 ENAOCT = 1 时,所有的 OCT 校准模块都处于校准
模式中;当 ENAOCT = 0 时,所有的 OCT 校准模块都处于串行数据传输模式。
OCTUSRCLK 时钟频率必须是 20 MHz 或更少。
1
您必须在 OCTUSRCLK 的上升沿上生成所有的用户信号。
图 6–24 没有显示收发器 bank 和收发器校准模块。
CB9
Bank 1A
CB7
CB8
CB0
CB6
ENAOCT, nCLRUSR,
Bank 1B
Bank 1C
S2PENA_1C
Stratix IV
Core
Bank 2C
Bank 6C
S2PENA_6C
Bank 5C
OCTUSRCLK,
ENASER[N]
Bank 5B
CB1
CB5
CB3
Bank 4B
Bank 4C
Bank 3C
Bank 3B
Bank 5A
Bank 4A
CB4
CB2
Bank 3A
Bank 6A
Bank 6B
S2PENA_4C
Bank 2B
Bank 2A
Bank 7A
Bank 7B
Bank 7C
Bank 8C
Bank 8B
Bank 8A
图 6–24. 用于用户模式校准的信号
OCT 校准
图 6–25 显示了用户模式信号时序 (signal-timing) 波形。要校准 OCT 模块 [N]( 这里
N 代表校准模块编号 ), 您必须在置位 ENASER[N] 之前置位 ENAOCT 一个周期。此外,
在 ENASER[N] 信号被置位前, nCLRUSR 必须被设置为低电平维持一个 OCTUSRCLK 周
期。 置位 ENASER[N] 信号 1000 个 OCTUSRCLK 周期以执行 OCTRS 和 OCTRT 校准。最后
的 ENASER 被置低后,您能够置低 ENAOCT 一个时钟周期。
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Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
OCT 校准
6–36
串行数据传输
完成校准后,您必须将 28-bit OCT 校准代码 (14-bit OCT R S 和 14-bit OCT RT) 从每
个 OCT 校准模块移入相应的 I/O 缓冲中。通过一次只置位一个 ENASER[N] 信号,只有
一个 OCT 校准模块能够随时发送代码。置低 ENAOCT 后,需要等待至少一个 OCTUSRCLK
周期以使能 ENASER[N] 信号,开始串行传输。 要从 OCT 校准模块 [N] 中移位 28- bit 代
码,您必须置位 ENASER[N] 整 28 个 OCTUSRCLK 周期。在两个连续置位的 ENASER 信号
之间必须要有至少一个 OCTUSRCLK 周期的间隙 ( 图 6–25)。
图 6–25. 一个 OCT 模块的 OCT 用户模式信号时序波形
OCTUSRCLK
ENAOCT
Calibration Phase
nCLRUSR
ENASER0
1000 OCTUSRCLK Cycles
28
OCTUSRCLK
Cycles
ts2p (1)
S2PENA_1A
图 6–25 注释:
(1) ts2p ≥ 25 ns。
校准后的代码被串行地移入每个 I/O bank 后,在 I/O 缓冲中使用这些校准后的代码前
必须将它们从串行格式转换成并行格式。图 6–25 显示了 S2PENA 信号,该信号能够随
时被置位来更新每个 I/O bank 中的校准代码。接收来自同一 OCT 校准模块中的代码的
所有 I/O bank 都能够同时或者不同时置位 S2PENA,即使在另一个 OCT 校准模块正在校
准和串行地移位代码的时候。 ENASER 被释放 25 ns 以后,置位 S2PENA 信号一个
OCTUSRCLK 时钟。当 S2PENA 被置位时,您不能将这些 I/O 用于发送或者接收数据来实现
并行代码传输。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–37
使用多个 OCT 校准模块的实例
图 6–26 显示了两个 OCT 校准模块执行 RS 和 RT 校准的信号时序波形。通过在不同的时
间置位 ENASER 信号,校准模块能够在不同的时间开始校准。只要执行校准, ENAOCT
就必须保持置位。在每个 ENASER[N] 信号置位前,您必须设置 nCLRUSR 为一个
OCTUSRCLK周期的低电平。在图6–26中,当您第二次将nCLRUSR设成0以初始化OCT校准
模块 0 时,这不会影响到 OCT 校准模块 1( 已经在执行校准 )。
图 6–26. 两个 OCT 模块的 OCT 用户模式信号时序波形
OCTUSRCLK
ENAOCT
nCLRUSR
Calibration Phase
1000 OCTUSRCLK
28 OCTUSRCLK
CY CLE S
CY CLE S
ENASER0
ENASER1
1000 OCTUSRCLK
28 OCTUSRCLK
CY CLE S
CY CLE S
ts2p (1)
S2PENA_1A (2)
ts2p (1)
S2PENA_2A (3)
图 6–26 注释:
(1) ts2p ≥ 25 ns。
(2) 对于校准模块 0, S2PENA_1A 在 Bank 1A 中置位。
(3) 对于校准模块 1, S2PENA_2A 在 Bank 2A 中置位。
RS 校准
如果只有 RS 校准用于 OCT 校准模块,那么它相应的 ENASER 信号只需要被置位 240 个
OCTUSRCLK 周期。
1
您必须置位 ENASER 信号 28 个 OCTUSRCLK 周期以实现串行传输。
I/O 标准的匹配方案
对于 Stratix IV 器件中使用的 I/O 标准,以下部分对不同的匹配方案进行了描述。
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Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–38
单端 I/O 标准匹配
电压参考 I/O 标准需要一个输入参考电压 VREF 以及一个匹配电压 VTT。接收器件的参考
电压跟踪发送器件的匹配电压。
图 6–27 和图 6–28 显示了 Stratix IV 器件上 SSTL 和 HSTL I/O 匹配的详细情况。
1
在 Stratix IV 器件中,不能同时使用串行和并行 OCT。要了解详细信息,请参考第
6–28 页 “ 动态片上匹配 ”。
图 6–27. SSTL I/O 标准匹配
Termination
SSTL Class I
SSTL Class II
External
On-Board
Termination
25 Ω
50 Ω
25 Ω
50 Ω
VREF
Receiver
Transmitter
OCT
Transmit
VTT
50 Ω
Receiver
Transmitter
Stratix IV
Series OCT 25 Ω
VTT
VTT
50 Ω 50 Ω
50 Ω
50 Ω
8
VREF
VREF
Transmitter
Receiver
VCCIO
25 Ω
OCT
Receive
Receiver
Transmitter
Stratix IV
Parallel OCT
VTT
100 Ω
25 Ω
50 Ω
VREF
Transmitter
Receiver
VCCIO
Series OCT
50 Ω
Series OCT
25 Ω
100 Ω
100 Ω
Receiver
VCCIO
100 Ω
50 Ω
100 Ω
100 Ω
50 8
Transmitter
VCCIO
VCCIO
100 Ω
Stratix IV
Parallel OCT
VCCIO
50 Ω
VREF
100 Ω
OCT
in BiDirectional
Pins
50 Ω
50 Ω
50 Ω
VREF
Stratix IV
Series OCT 50 Ω
VTT
VTT
VTT
100 Ω
50 Ω
100 Ω
100 Ω
100 Ω
Series
OCT 50 Ω
Stratix IV
Stratix IV 器件手册 卷 1
Stratix IV
Series
OCT 25 Ω
Stratix IV
Stratix IV
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–39
图 6–28. HSTL I/O 标准匹配
Termination
HSTL Class II
HSTL Class I
VTT
VTT
VTT
50 Ω 50 Ω
50 Ω
External
On-Board
Termination
50 Ω
50 Ω
VREF
VREF
Transmitter
Receiver
VTT
Stratix IV
Series OCT 50 Ω
Receiver
VTT
Stratix IV
Series OCT 25 Ω
50 Ω
50 Ω
VREF
Receiver
Transmitter
VCCIO
100 Ω
50 Ω
VREF
OCT
Receive
VTT
50 Ω
100 Ω
Stratix IV
Altera 公司 2011 年 12 月
100 Ω
Series OCT
25 Ω
Stratix IV
Parallel OCT
100 Ω
Transmitter
Receiver
VCCIO
VCCIO
100 Ω
50 Ω
100 Ω
VCCIO
100 Ω
VCCIO
100 Ω
Receiver
Stratix IV
Parallel OCT
Receiver
VCCIO
Transmitter
50 Ω
VREF
Transmitter
Series OCT
50 Ω
VTT
50 Ω 50 Ω
50 Ω
VREF
OCT
Transmit
OCT
in BiDirectional
Pins
Transmitter
100 Ω
50 8
100 Ω
Series
OCT 50 Ω
Stratix IV
100 Ω
Stratix IV
100 Ω
Series
OCT 25 Ω
Stratix IV
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–40
差分 I/O 标准匹配
Stratix IV 器件支持差分 SSTL-18 和 SSTL-2、差分 HSTL- 18、HSTL-15、HSTL-12、
LVDS、LVPECL、RSDS 和 mini-LVDS。 图 6–29 到图 6–35 显示了这些器件上各种差分
I/O 匹配的详细情况。
1
差分 HSTL 和 SSTL 输出不是真差分输出。它们使用两个单端输出,其中第二个输出被编
程为极性反转。
图 6–29. 差分 SSTL I/O 标准匹配
Termination
Differential SSTL Class II
Differential SSTL Class I
VTT VTT
50 Ω
External
On-Board
Termination
25 Ω
25 Ω
VTT VTT
25 Ω
50 Ω
Receiver
Differential SSTL Class I
Receiver
Transmitter
Series OCT 25 Ω
VCCIO
Z0= 50 Ω
Z0= 50 Ω
VTT
VCCIO
50 Ω
100 Ω
Z0= 50 Ω
100 Ω
VTT
VCCIO
GND
100 Ω
50 Ω
Z0= 50 Ω
100 Ω
GND
Stratix IV 器件手册 卷 1
50 Ω
Differential SSTL Class II
Series OCT 50 Ω
Transmitter
50 Ω
50 Ω
50 Ω
25 Ω
50 Ω
Transmitter
OCT
50 Ω
50 Ω
50 Ω
VTT VTT
Receiver
100 Ω
100 Ω
VCCIO
GND
100 Ω
100 Ω
GND
Transmitter
Receiver
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–41
图 6–30. 差分 HSTL I/O 标准匹配
Termination
Differential HSTL Class II
Differential HSTL Class I
VTT VTT
50 Ω
External
On-Board
Termination
50 Ω
50 Ω 50 Ω
50 Ω
50 Ω
50 Ω
Transmitter
Receiver
Receiver
Transmitter
Differential HSTL Class II
Differential HSTL Class I
Series OCT 50 Ω
Series OCT 25 Ω
VCCIO
Z0= 50 Ω
OCT
Z0= 50 Ω
VTT
VCCIO
50 Ω
100 Ω
Z0= 50 Ω
100 Ω
VTT
VCCIO
GND
100 Ω
50 Ω
Z0= 50 Ω
100 Ω
Receiver
100 Ω
100 Ω
VCCIO
GND
100 Ω
100 Ω
GND
GND
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50 Ω
50 Ω
50 Ω
Transmitter
VTT VTT
VTT VTT
Transmitter
Receiver
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–42
LVDS
LVDS I/O 标准是一个差分高速、低电压摆幅、低功耗、通用 I/O 接口的标准。 在
Stratix IV 器件中,LVDS I/O 标准需要一个 2.5-V VCCIO 电平。LVDS 输入缓冲器需要
2.5- V VCCPD。 高带宽数据传输的应用需要使用这一标准,例如背板驱动器和时钟分布。
LVDS 在输入缓冲器的两个信号之间需要一个 100- Ω 的匹配电阻。Stratix IV 器件在
使用片上差分匹配的器件中提供了一个可选的 100- Ω 差分匹配电阻。
图 6–31 显示了 LVDS 匹配。片上差分电阻仅在行 I/O bank 中可用。
图 6–31. LVDS I/O 标准匹配
(1)
Termination
LVDS
Differential Outputs
Differential Inputs
External On-Board
Termination
50 Ω
100 Ω
50 Ω
Differential Inputs
Differential Outputs
50 Ω
OCT Receive
(True LVDS
Output)
(2)
100 Ω
50 Ω
Stratix IV OCT
OCT Receive
(Single-Ended
LVDS Output
with One-Resistor
Network,
LVDS_E_1R)
(3)
Differential Inputs
Single-Ended Outputs
≤ 1 inch
50 Ω
100 Ω
Rp
50 Ω
External Resistor
Stratix IV OCT
Single-Ended Outputs
OCT Receive
(Single-Ended
LVDS Output
with Three-Resistor
Network,
LVDS_E_3R)
(3)
Differential Inputs
≤ 1 inch
50 Ω
Rs
100 Ω
Rp
Rs
50 Ω
External Resistor
Stratix IV OCT
图 6–31 注释:
(1) 对于三个电阻网络的 LVDS 输出,RS 和 RP 值分别为 120 和 170Ω。对于一个单电阻网络的 LVDS 输出,RP 值是 120Ω。
(2) 边侧 I/O bank 支持真 LVDS 输出缓冲器。
(3) 列和边侧 I/O bank 使用两个单端输出缓冲器来支持 LVDS_E_1R 和 LVDS_E_3R I/O 标准。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–43
差分 LVPECL
在 Stratix IV 器件中,LVPECL I/O 标准在行和列 I/O bank 中的输入时钟管脚上被支
持。LVPECL 输出操作在 Stratix IV 器件中不支持。LVDS 输入缓冲器用于支持 LVPECL
输入操作。当输出缓冲器的 LVPECL 共模电压高于 LVPECL 输入共模电压时,需要交流
耦合 (AC coupling)。图 6–32 显示了 AC 耦合的匹配方案。在接收器端使用的 50Ω 电
阻是器件外部电阻。
图 6–32. LVPECL AC 耦合匹配
(1)
Altera FPGA
LVPECL Output Buffer
Stratix IV LVPECL
Input Buffer
0.1 μF
0.1 μF
ZO = 50 Ω
50 Ω
VICM
50 Ω
ZO = 50 Ω
图 6–32 注释:
(1) LVPECL AC 耦合匹配只有在使用 Altera FPGA LVPECL 发送器时才可用。
如果 LVPECL 输出共模电压在 Stratix IV LVPECL 输入缓冲器规格范围之内,那么 DC
耦合 LVPECL 是被支持的 ( 图 6–33)。
图 6–33. LVPECL DC 耦合匹配
(1)
Altera FPGA
LVPECL Output Buffer
Stratix IV LVPECL
Input Buffer
ZO = 50 Ω
ZO = 50 Ω
100 Ω
图 6–33 注释:
(1) LVPECL DC 耦合匹配只有在使用 Altera FPGA LVPECL 发送器时才可用。
Altera 公司 2011 年 12 月
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
I/O 标准的匹配方案
6–44
RSDS
Stratix IV 器件支持使用 LVDS 输出缓冲器类型的高达 230 Mbps 数据速率的 RSDS 输出
标准。对于发送器,使用两个单端输出缓冲器和外部单电阻网络或者三电阻网络在列
I/O bank 中,如图 6–34 所示。单电阻拓扑结构用于低于等于 200 Mbps 的数据速率,
而三电阻拓扑结构则用于高于 200 Mbps 的数据速率。行 I/O bank 支持 RSDS 输出,使
用真 LVDS 输出缓冲器,而无需外部电阻网络。
图 6–34. RSDS I/O 标准匹配
(1)
One-Resistor Network (RSDS_E_1R)
Termination
Three-Resistor Network (RSDS_E_3R)
≤1 inch
External
On-Board
Termination
RP
≤1 inch
50 Ω
50 Ω
RS
100 Ω
RP
50 Ω
50 Ω
100 Ω
RS
Receiver
Transmitter
Stratix IV OCT
≤1 inch
RP
OCT
Transmitter
Transmitter
50 Ω
50 Ω
Receiver
≤ 1 inch
RS
RP
100 Ω
RS
Receiver
Transmitter
Stratix IV OCT
50 Ω
50 Ω
100 Ω
Receiver
图 6–34 注释:
(1) RS 和 RP 值是待定表征。
需要一个电阻网络来减小 LVDS 输出电压摆幅以符合 RSDS 规范。您可以通过改变三电
阻网络值来降低功耗或者改善噪声容限。所选择的电阻值一定要满足公式 6–1。
公式 6–1.
R
R s × ------p2
-------------------- = 50Ω
R
R s + ------p2
1
Altera 建议执行 IBIS 模型的额外仿真,以验证定制电阻值是否满足 RSDS 要求。
f 要了解关于 RSDS I/O 标准的详细信息,请参考国家半导体公司主页中的 RSDS 规范部分
www.national.com。
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第 6 章:Stratix IV 器件中的 I/O 特性
设计考量
6–45
Mini-LVDS
Stratix IV 器件支持使用 LVDS 输出缓冲器类型的高达 340 Mbps 数据速率的
mini-LVDS 输出标准。对于发送器,使用两个单端输出缓冲器和外部单电阻网络或者三
电阻网络,如图 6–35 所示。单电阻拓扑结构用于低于等于 200 Mbps 的数据速率,而
三电阻拓扑结构则用于高于 200 Mbps 的数据速率。行 I/O bank 支持 mini-LVDS 输出,
使用真 LVDS 输出缓冲器,而无需外部电阻网络。
图 6–35. Mini-LVDS I/O 标准匹配
(1)
One-Resistor Network (mini-LVDS_E_1R)
Termination
Three-Resistor Network (mini-LVDS_E_3R)
≤1 inch
External
On-Board
Termination
R
P
50 Ω
50 Ω
≤1 inch
RS
100 Ω
R
P
RS
Transmitter
Receiver
R
50 Ω
R
P
100 Ω
RS
Receiver
Stratix IV OCT
≤ 1 inch
OCT
Transmitter
100 Ω
Receiver
RS
50 Ω
P
50 Ω
Transmitter
Stratix IV OCT
≤1 inch
50 Ω
Transmitter
50 Ω
50 Ω
100 Ω
Receiver
图 6–35 注释:
(1) RS 和 RP 值是待定表征。
需要一个电阻网络来减小 LVDS 输出电压摆幅以符合 mini-LVDS 规范。您可以通过改变
三电阻网络值来降低功耗或者改善噪声容限。所选择的阻值一定要满足第 6–44 页中
公式 6–1。
1
Altera 建议执行 IBIS 模型的额外仿真,以验证定制电阻值是否满足 RSDS 要求。
f 要了解关于 mini-LVDS I/O 标准的详细信息,请参考德州仪器主页中的 mini- LVDS 规范
部分 www.ti.com。
设计考量
尽管 Arria II 器件具有用于实现高性能和高速系统设计的各种 I/O 功能,但还有一些
其它的设计因素需要考虑进去,以确保您的设计能够成功。
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Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
设计考量
6–46
I/O Bank 限制
每个 I/O bank 可同时支持多个 I/O 标准。以下部分提供了 Stratix IV 器件中混合非
电压参考和电压参考 I/O 标准的指南。
非电压参考标准
Stratix IV 器件中的每个 I/O 都有其自身 VCCIO 管脚但仅支持一个 VCCIO 值 — 如
1.2、1.5、1.8、2.5 或者 3.0 V。如果满足 VCCIO 和 VCCPD 要求,一个 I/O bank 能够同
时支持具有不同 I/O 标准约束的任意数量的输入信号,如第 6–3 页中表 6–2 所示。
对于输出信号,单一 I/O bank 支持与 VCCIO 相同电压驱动的非电压参考输出信号。由
于一个 I/O bank 只能有一个 VCCIO 值,因此它只能对非电压参考信号驱动这一个值。
例如,一个具有 2.5- V VCCIO 设置的 I/O bank 能够支持 2.5-V 的标准输入和输出,以及
3.0- V LVCMOS 的输入 ( 但不支持输出或双向管脚 )。
电压参考标准
为了适应电压参考 I/O 标准,每个 Stratix IV 器件的 I/O bank 均支持多个 VREF 管脚
驱动一个共同的 VREF 总线。可用的 VREF 管脚数量随着器件密度的增加而增加。如果这
些管脚不作为 VREF 管脚使用,那么它们必须与 VCCIO 或者 GND 相连,并不能作为普通
I/O 管脚使用。每个 bank 在同一时刻只能有一个 VCCIO 电压电平和一个 VREF 电压电平。
如果所有的电压参考标准都使用相同的 VREF 设置,那么采用单端或者差分标准的 I/O
bank 能够支持电压参考标准。
出于性能上的考虑,电压参考输入标准使用它们自身的 VCCPD 电平作为电源。这一特性
使您能够将电压参考输入信号放置在一个 2.5 V 或更低 VCCIO 的 I/O bank 中。例如,你
可以将 HSTL-15 输入管脚放置在一个 2.5-V VCCIO 的 I/O bank 中。然而,具有并行 OCT
使能的电压参考输入要求 I/O bank 的 VCCIO 与输入标准的电压相匹配。
电压参考双向和输出信号必须与 I/O bank 的 VCCIO 电压相同。例如,您只能将 SSTL-2
输出管脚放置在 2.5-V VCCIO 的 I/O bank 中。
混合电压参考和非电压参考标准
通过分别设置规则,一个 I/O bank 既能够支持电压参考管脚,也能够支持非电压参考
管脚。例如,一个 I/O bank 能够支持具有 1.8-V VCCIO 和 0.9-V VREF 的 SSTL-18 输入,
以及 1.8-V 输入和输出。类似地,一个 I/O bank 能够支持具有 1.5-V VCCIO 和 0.75-V
VREF 的 1.5-V 标准、1.8-V 输入 ( 但不是输出 ),以及 HSTL 和 HSTL-15 I/O 标准。
Stratix IV 器件手册 卷 1
Altera公司 2011年12月
第 6 章:Stratix IV 器件中的 I/O 特性
设计考量
6–47
文档修订历史
表 6–13 列出了本文档的修订历史。
表 6–13. 文档修订历史
日期
2011 年 12 月
2011 年 2 月
2010 年 3 月
2009 年 11 月
2009 年 6 月
2009 年 4 月
2009 年 3 月
版本
3.3
3.2
3.1
3.0
2.3
2.2
修订内容
更新了图 6–2 和图 6–17。
■
更新了 “ 模块化 I/O Bank”, “ 片上匹配电阻支持和 I/O匹配电阻方案 ”, “ 动
态片上匹配电阻 ” 和 “ 可编程上拉电阻 ” 部分。
■
更新了图 6–17、图 6–32 和图 6–33。
■
应用了新的模板。
■
少量的文本编辑。
■
更新了表 6–2 和表 6–5。
■
更新了图 6–18、图 6–19、图 6–27、图 6–28 和图 6–31。
■
添加了 “OCT 约束总结 ” 部分。
■
在 “ 在多个 I/O bank 上共享一个 OCT 校准模块 ” 部分添加了注释。
■
更新了 “OCT 校准 ” 部分。
■
少量的文本编辑。
■
更新了表 6–2、表 6–4、表 6–6、表 6–9 和表 6–10。
■
更新了图 6–1、图 6–2、图 6–4、图 6–5、图 6–6、图 6–8、图 6–9、
图 6–10、图 6–11、图 6–12、图 6–13 和图 6–31。
■
添加了表 6–8。
■
添加了图 6–7、图 6–14、图 6–15 和图 6–16。
■
添加了“左移位串行匹配电阻控制”和“具有校准功能的扩展片上串行匹配电阻
” 部分。
■
更新了“多种电压I/O接口”、“RSDS”、“Mini-LVDS”和“非电压参考标准”
部分。
■
删除了图 6-5。
■
少量的文本编辑。
■
添加了引导语句以提高搜索能力。
■
删除了 “ 结论 ” 部分。
■
更新了图 6–2。
■
更新了表 6–8 和表 6–9。
■
删除了图 6-14。
■
更新了表 6–1、表 6–2、表 6–3、表 6–4、表 6–6、表 6–8 和表 6–9。
■
更新了图 6–2、图 6–7、图 6–8、图 6–9、图 6–10、图 6–11 和
图 6–12。
■
添加了图 6–14。
■
删除了公式 6–2 和 “ 引用的文档 ” 部分。
■
更新了第 6-7 页的 “ 模块化 I/O Bank”。
■
更新了图 6–3 和图 6–21。
■
次要的编辑修正。
2.1
2008 年 11 月
2.0
2008 年 5 月
1.0
Altera 公司 2011 年 12 月
首次发布。
Stratix IV 器件手册 卷 1
6–48
Stratix IV 器件手册 卷 1
第 6 章:Stratix IV 器件中的 I/O 特性
设计考量
Altera公司 2011年12月
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