Stratix V デバイスのデザイン・ガイドライン

Stratix V デバイスのデザイン・ガイドライン
Stratix V デバイスのデザイン・
ガイドライン
アプリケーション・ノート
AN-625-1.0
このアプリケーションノートは、Altera® の Stratix® V FPGA を使用するデザインを検
討するために、デザインガイドライン、推奨事項及び要因のリストを提供します。高
集積、高性能 Stratix V デザインのデザイン・プロセス全体を通して、アルテラの推
奨事項に従うことが重要です。また、本資料で正常にデザインの要件を満たすために
は、デザイン・プロセスの早期に FPGA とシステムをプランニングすることが重要で
す。57 ページの「デザイン・チェックリスト」を使用して、各ガイドラインに従っ
ていることを確認できます。
f このアプリケーション・ノートでは、すべての Stratix V デバイスの詳細と機能は含ま
れません。Stratix V デバイスおよび機能について詳しくは、「Stratix V Device
Handbook」を参照してください。
Stratix V デバイスのアーキテクチャ、およびデザインで使用する Quartus® II ソフト
ウェアおよびサードパーティ・ツールの機能について説明します。本資料に示すガイ
ドラインに従うと、生産性が向上し、デザインでよく発生する誤りを回避すること
ができます。表 1 に、デザイン・フローのステージおよび各段階でガイドラインの簡
単な説明が含まれています。
表 1. デザイン・フローのステージの要約およびガイドライン・トピック
デザイン・フローのステージ
ガイドライン
2 ページの「システム仕様」
デザイン仕様のプランニング、IP の選択
5 ページの「デバイスの選択」
デバイス情報、デバイス・タイプと集積度、パッケージ、マイグレー
ション、HardCopy ASIC、およびスピード・グレード
8 ページの「早期システムおよび
ボード・プランニング」
早期消費電力見積もり、熱管理オプション、コンフィギュレーション手
法のプランニング、オン・チップ・デバッグのプランニング
パワーアップ、パワー・ピン、PLL 接続、デカップリング・コンデン
17 ページの「ボード・デザインの
サ、コンフィギュレーション・ピン、シグナル・インテグリティ、ボー
ピン接続の検討事項」
ド・レベルの検証
27 ページの「I/O およびクロック
のプランニング」
ピン・アサインメント、早期ピン・プランニング、I/O 機能および接続、
メモリ・インタフェース、クロックおよび PLL 選択、同時スイッチン
グ・ノイズ(SSN)
40 ページの「デザイン・エント
リ」
コーディング・スタイルおよびデザイン推奨事項、SOPC Builder、階層
またはチーム・ベース・デザインのプランニング
合成ツール、デバイス使用率、メッセージ、タイミング制約および解
47 ページの「デザインの実装、解
析、面積およびタイミングの最適化、コンパイル時間、検証、消費電力
析、最適化、および検証」
の解析および最適化
f Stratix V デバイス・アーキテクチャの詳細資料は、Stratix V Literature ページを参照して
ください。「Stratix V FPGAs」に関連する最新のテクニカル情報については、
「Knowledge Database」を参照してください。
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San Jose, CA 95134
www.altera.com
2010 年 12 月
© 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS,
QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries.
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service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest
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ページ 2
システム仕様
図 1 に示すとおり、各ステージが一般的に実行される順序でデザイン・フローのさ
まざまなステージを説明します。
図 1. Stratix V デバイスのデザイン・フロー
Start
System Specification
Design Specification
IP Selection
Device Selection
Early HDL Development
Considerations for HDL and
Board Development
Early System and Board Planning
Start SOPC Builder/HDL
Design with Avalon Bus
Configuration
Power
Clock and PLL
Selection
Debugging Capability
Thermal
Nios II
Signal Integrity
Decoupling
Dynamic Reconfiguration
I/O Features and
Pin Connections
Layout
Design Implementation
Memory Interfaces
Timing Constraints
and Analysis
Simulation
Design Verification
End
システム仕様
Stratix V デバイスが搭載されたシステムでは、FPGA は通常システム全体において大
きな役割を果たし、システム・デザインの他の部分に影響を与えます。システムと
FPGA に詳細なデザイン仕様を作成すること、またシステムの残りの回路に FPGA 入
力インタフェースと出力インタフェースを判断することによって、デザイン・プロ
セスを開始することが重要です。
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システム仕様
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デザイン仕様
ロジック・デザインを作成したり、システム・デザインを完成させる前に、次の手
順を実行することによって、システムのを定義するデザインの詳細な仕様を確定し
ます。
■
FPGA の I/O インタフェースを指定する
■
異なるクロック・ドメインを識別する
■
基本デザイン機能のブロック図を含める
■
IP(Intellectual Property)ブロックを含める
IP(Intellectual Property)ブロックを含めるための推奨事項については、「IP の選
択」を参照してください。これらの仕様を作成することにより、デザイン効率が
向上しますが、FPGA 設計者はよくこのステージをスキップします。
■
機能検証のプランを作成する
■
共通のデザイン・ディレクトリ構造について検討する
1.
詳細なデザイン仕様を作成し、該当する場合はテスト・プランを作成。
2.
ブロック図でクロック・ドメイン、クロック・リソース、および I/O インタフェース早期
を計画。
システムの検証方法を確認するために機能検証のプランを作成します。また、この段
階でテスト・プランを作成すると、DFT(Design-For-Testability)および DFM(DesignFor-Manufacturability)も容易になります。例えば、BIST(ビルトイン・セルフ・テス
ト ) 機能を実行して、インタフェースをドライブしますか? その場合は、FPGA デバ
イス内で Nios® II プロセッサとともに UART インタフェースを使用することができま
す。すべてのデザイン・インタフェースを検証する機能が必要な場合があります。シ
ステムに実装されたデバイスの解析およびデバッグに関連するガイドラインについ
ては、 15 ページの「オン・チップ・デバッグのプランニング」を参照してください。
デザインに複数の設計者が携わっている場合、この時点で共通のデザイン・ディレ
クトリ構造について検討するこことも得策です。これによって、デザインの統合ス
テージが容易になります。 44 ページの「階層およびチーム・ベース・デザインのプ
ランニング」に、チーム・ベースのデザインに関するより詳細な提案が記載されて
います。
IP の選択
アルテラおよびアルテラのサードパーティ IP パートナは、アルテラのデバイスに最
適化された標準 IP コアを多数提供しています。これらのパラメータ化された IP ブ
ロックはデザインに容易に実装でき、システムの実装時間と検証時間が短縮される
ため、ユーザーは独自の価値の追加に集中することができます。
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3.
システム・デザイン、特に I/O インタフェースに影響を与える IP を選択。
4.
OpenCore Plus の Tethered モードを使用する場合は、ボード・デザインでこの動作モード
がサポートされていることを確認。
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ページ 4
システム仕様
IP の選択は、しばしばシステム・デザイン、特にシステム内の FPGA が他のデバイス
とインタフェースする部分に影響を与えます。システム・デザイン内のどの I/O イン
タフェースまたは他のブロックが IP コアを使用して実装できるかを検討し、これら
のコアを FPGA デザインに組み込むようプランニングします。
多くの IP コアで利用可能な OpenCore Plus 機能により、IP ライセンスを購入する前に
FPGA をプログラムして、ハードウェアでデザインを検証することができます。評価
版は、デザインを一定時間実行できる Untethered モード、または Tethered モードをサ
ポートしています。Tethered モードでは、アルテラのシリアル JTAG ケーブルをボー
ドの JTAG ポートとホスト・コンピュータとの間に接続する必要があります。このホ
スト・コンピュータ上では Quartus II Programmer がハードウェア評価中動作している
必要があります。
f 提供されている IP コアの説明は、アルテラ・ウェブサイト(www.altera.com)の製品
情報の 「Intellectual Property」のページを参照してください。
SOPC Builder
SOPC Builder システム生成ツールは、プロセッサ、ペリフェラル、およびメモリを
ベースとしたシステムの作成に有用です。SOPC Builder を使用し、GUI でシステム・
コンポーネントを指定すると、SOPC Builder は自動的にインターコネクト・ロジック
を生成します。SOPC Builder は、システムのすべてのコンポーネントを定義する HDL
ファイルと、すべてのコンポーネントをまとめて接続するトップレベルの HDL デザ
イン・ファイルを出力します。
SOPC Builder は、プロセッサの有無に関係なく SOPC デザインを作成するための汎用
ツールです。SOPC Builder コンポーネントは、コンポーネントの物理的接続に Avalon
インタフェースを使用しており、ユーザーは SOPC Builder を使用して Avalon インタ
フェースを備えた任意の論理デバイス(オンチップまたはオフチップ)を接続でき
ます。Avalon Memory-Mapped インタフェースではアドレス・マップ・リード / ライ
ト・プロトコルが使用されており、これによりマスタ・コンポーネントを接続する
ための柔軟なトポロジーで任意のスレーブ・コンポーネントを読み書きできます。
Avalon Streaming インタフェースは、ソース・ポートとシンク・ポートを使ってデー
タを送受信するストリーミング・コンポーネント間のポイント・ツー・ポイント接
続を可能にする高速、双方向システム・インターコネクトです。
5.
システム・デザインおよびプロセッサ・デザインに SOPC Builder を活用。
f Avalon インタフェースについて詳しくは、「Avalon Interface Specifications」マニュアル
を参照してください。
f 生産性の向上のための SOPC Builder の使用については、アルテラ・ウェブサイトの
「SOPC Builder Literature」のページを参照してください。
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デバイスの選択
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デバイスの選択
この項では、Stratix V デザイン・プロセスの最初のステップについて説明します —
デザイン要件に最適なデバイス・ファミリ、デバイス集積度、デバイス集積度、機
能、パッケージ、およびスピード・グレードを選択します。またこの項では、FPGA
または HardCopy ASIC マイグレーションのデバイスをターゲットとする方法について
も説明します。
6.
トランシーバ、I/O ピン数、LVDS チャネル、パッケージの種類、ロジック / メモリ / マル
チプライヤの集積度、PLL、クロック配線およびスピード・グレードに基づいて、デバイ
スを選択。
f 各デバイスで提供される集積度、ロジック数、メモリ・ブロック数、乗算器数、
PLL(Phase-Locked Loop)、またパッケージの種類および I/O ピン数については、
「Stratix V Device Family Overview」を参照してください。
デバイス・ファミリの種類および高速トランシーバ
Stratix V デバイス・ファミリは、異なるアプリケーションの要件に対応する 2 種類の
タイプで提供されています。トランシーバ・ベース・デバイス種類の両方は最大
12.5 Gbps の全二重クロック・データ・リカバリ(CDR)ベース・トランシーバを含
んでいます。Stratix V GS デバイスはデバイスの一方の側にトランシーバがあります
が、Stratix V GX デバイスは両方の側にトランシーバがあります。
トランシーバ・ボード・デザイン・ガイドライン 63 ページの「付録 : Stratix V トラ
ンシーバ・デザイン・ガイドライン」を参照してください。
ロジック、メモリ、およびマルチプライヤの集積度
Stratix V デバイスは、メモリ、乗算器、およびアダプティブ・ロジック・モジュール
(ALM)ロジック・セルなど、異なるデバイス・ロジック・リソース量を持つ幅広い
集積度を提供します。必要なロジック集積度の決定は、デザイン・プランニング・プ
ロセスの中でも困難な作業になる可能性があります。ロジック・リソースの多いデバ
イスほど、大きく複雑なデザインを実装することが可能ですが、通常コストも高く
なります。デバイスが小さいほど、スタティック消費電力も少なくなります。
Stratix V デバイスは、7 ページの「デバイスのバーティカル・マイグレーション」で
説明するような柔軟性を提供するバーティカル・マイグレーションをサポートしま
す。
多くの次世代デザインは、現在のデザインを出発点として使用します。アルテラ・デ
バイスをターゲットとする他のデザインがある場合、それらのリソース使用率を新
しいデザインの見積もりとして使用することができます。リソース使用率を確認し
て、デザインに適合するデバイスの集積度を決定します。コーディング・スタイル、
デバイス・アーキテクチャ、および Quartus II ソフトウェアで使用される最適化オプ
ションが、デザインのリソース使用率およびタイミング性能に大きく影響する可能
性があることに留意してください。コンパイルされたデザインのリソース使用率の
決定について詳しくは、48 ページの「デバイスのリソース使用率レポート」を参照
してください。
7.
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今後の開発およびデバッグのために、デバイスのリソースを予備。
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ページ 6
デバイスの選択
f アルテラの IP デザインの特定のコンフィギュレーションに対するリソース使用率を
見積もるには、(www.altera.com)の「Literature」セクションにある「IP
Megafunctions」ページのアルテラ・メガファンクションおよび IP MegaCores のユー
ザーガイドを参照してください。
デザイン・サイクルの後半でロジックを追加したり、デザインをアップグレードま
たは拡張できるように、ある程度の安全マージンを持ってデザイン要件に最適なデ
バイスを選択します。44 ページの「階層およびチーム・ベース・デザインのプラン
ニング」で説明するとおり、デバイスの空きスペースを増やして、インクリメンタル
またはチーム・ベース・デザインのデザイン・フロアプランを容易に作成できるよ
うにしたい場合もあります。15 ページの「オン・チップ・デバッグのプランニング」
の説明に従って、デバッグ用リソースの確保について検討します。
I/O ピン数、LVDS チャネル、およびパッケージの種類
Stratix V デバイスは、ユーザー I/O ピンの 264 ~ 1,032 までさまざまな I/O ピン数を持
つ省スペースの FineLine BGA パッケージで提供されます。デザインの他のシステム・
ブロックとのインタフェース要件を考慮して、アプリケーションに必要な I/O ピン数
を決定します。
高集積度とパッケージ・ピン数は、異なる信号に、より多くの LVDS チャンネルを提
供します。集積度のパッケージ組み合わせが十分な LVDS チャンネルを含むことを確
実にしてください。また、他の要素もデザインに必要とする I/O ピン数に影響できま
す。例えば同時スイッチング・ノイズ(SSN)
、ピン配置ガイドライン、ピンが専用
入力として使用、各 I/O バンクの I/O 規格の対応の可否、ロウとカラム I/O バンクの
I/O 規格およびスピード間の差、および移行のオプションなどです。ピンの位置の選
択について詳しくは、17 ページの「ボード・デザインのピン接続の検討事項」およ
び 27 ページの「I/O およびクロックのプランニング」を参照してください。
I / O ピンが使用されている数を決定するために、Quartus II ソフトウェア内の既存の
デザインをコンパイルすることができます。また、15 ページの「オン・チップ・デ
バッグのプランニング」の説明に従って、デバッグ用のピンを予約することについて
も検討します。
PLL およびクロック配線
Stratix V デバイスには、最大 24 のフラクショナル PLL を内蔵します(追加の PLL は
未使用のトランシーバから使用できます)。デバイスには、最大 16 のグローバル・ク
ロック (GCLK)、92 のリージョナル・クロック (RCLK)、および 309 の追加ペリフェラ
ル・クロック (PCLK) があります。選択されたデバイスの集積度のパッケージ組み合
わせがデザインのための十分な PLL とクロック配線リソースを含むことをチェック
します。
GCLK リソースが特定の PLL 間で共有されるため、利用可能な入力に影響できます。
クロック・ピンおよびグ利用可能の詳細について、27 ページの「I/O およびクロック
のプランニング」を参照してください。
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デバイスの選択
ページ 7
スピード・グレード
デバイスのスピード・グレードは、デバイスのタイミング性能およびタイミング・
クロージャ、また消費電力に影響を与えます。Stratix V デバイスは、-2、-3、および
-4 の 3 つのスピード・グレードで提供されており、-2 が最も高速です。デザインに
必要なスピード・グレードを判断する 1 つの方法は、特定の I/O インタフェースでサ
ポートされているクロック・レートを参照することです。
f デバイスのスピード・グレードに応じてデバイスの異なるサイドの I/O ピンを使用す
るメモリ・インタフェースに対してサポートされるクロック・レートについては、
「Stratix V デバイス・ハンドブック Volume 1」の 「External Memory Interfaces in Stratix V
Devices」の章を参照してください。
1
一部の設計者は、プロトタイプ作成時に最も高速なスピード・グレードを使用して
コンパイル時間を短縮し(短い時間でデザインを最適化し、タイミング要件を満た
すことができる)、デザインがタイミング要件を満たした場合は、コストを低減する
ために生産段階で低速なスピード・グレードに移行します。
デバイスのバーティカル・マイグレーション
Stratix V デバイスは、同一のパッケージにおけるバーティカル・マイグレーションを
サポートしており、専用ピン、コンフィギュレーション・ピン、および電源ピンが
同じ配置で、異なる集積度のデバイスにマイグレーションすることができます。これ
により、ボード上の FPGA を集積度が異なる別の Stratix V デバイスに置き換えること
ができるため、将来ボード・レイアウトを変更することなく、デザインをアップグ
レードまたは変更することが可能になります。
8.
バーティカル・デバイス・マイグレーションの対応の可否および要件を検討。
デザインを別のデバイス集積度にマイグレーションするオプションが必要かどうか
決定します。デザインが完成に近づいたら、考えられる将来のデバイス・マイグレー
ションに柔軟に対応するために、デバイスの集積度とパッケージを選択します。デザ
イン・サイクルの初期段階またはすぐにデバイス・マイグレーションの選択は可能
な限りで、Quartus II ソフトウェアで潜在的なマイグレーション・オプションを指定
する必要があります。マイグレーション・デバイスの選択は、デザインのピン配置に
影響を与え、Fitter でデザインが選択したデバイスに準拠することを保証します。マ
イグレーション・デバイスをデザイン・サイクルの後半で追加することができます
が、新しいターゲット・デバイスに適合するようにピン・アサインメントをチェッ
クする余分な作業が必要であり、さらにデザインやボード・レイアウトの変更が必
要になる場合もあります。デザインがほぼ完成しマイグレーションが可能な状態とな
るデザイン・サイクルの後半よりも前半の方がこれらの問題に容易に対応できます。
28 ページの「FPGA ピン・アサインメントの作成」で説明するように、Quartus II Pin
Planner の Pin Migration ビューは、現在選択されているデバイスとマイグレーション・
デバイスで機能が異なるピンをハイライトします。
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ページ 8
早期システムおよびボード・プランニング
HardCopy V ASIC マイグレーション
HardCopy の開発方法論では、Stratix V FPGA でプロトタイプを作成し、ASIC デザイ
ン・ハンドオフの前に量産向けのシステムが完全に準備可能です。アルテラの
HardCopy Design Center では、低コスト、低消費電力、機能的に等価でピン・コンパ
チブルの HardCopy V ASIC のマイグレーションに実証されたターンキー・プロセスを
採用しています。
Quartus II ソフトウェアの最新バージョンまたは次ぐに Quartus II ソフトウェアで選択
が可能な限り、適切なの Stratix V FPGA にデザインをターゲットにし、適切なの
HardCopy V ASIC のコンパニオンを選択することによって、HardCopy V ASIC デザイン
を開始することができます。Quartus II ソフトウェアは、これらのデバイスが含まれ
ている場合は、プロジェクトの FPGA と ASIC のリビジョン間のマイグレーションが
可能です。
9.
HardCopy V ASIC に移行する場合、適切なデザイン検討事項を確認。
さらに、デザインを完了した場合、デザイン・サイクルの早い段階で HardCopy のガ
イドラインを調査して、どの Quartus II ソフトウェア設定を使用すべきか、あるいは
検討すべき他の制約がないか確認してください。例えば、
■
ASIC の検証要件が厳しいため、HardCopy デバイスへの移行する場合、完全なタイ
ミング制約を使用。
■
RAM は、FPGA でのように HardCopy ASIC 内の既知の値に初期化することはできませ
ん。したがって、デザインはメモリ初期化値で依存することではなく、デバイス
の動作中に RAM の内容を書き込む必要があります。
さらに、HardCopy コンパニオン・デバイスが Device Settings ダイアログ・ボックス
で選択されている場合、コンパイル中に生成されるの HardCopy Readiness Report を確
認します。これは、不完全な I/O アサインメントをアドバイスし、クロック・ピンの
位置についての推奨事項を提供しています。
早期システムおよびボード・プランニング
設計者が Quartus II ソフトウェアのデザインを完成する前に、FPGA に関連するシス
テム情報は早くデザイン・プロセスで計画される必要があります。早期プランニング
によって、FPGA チームは PCB ボード設計者とシステム設計者に情報を提供できま
す。この項では、次の内容について説明します。
■
「早期消費電力見積もり」
■
10 ページの「熱管理の温度検知」
■
10 ページの「デバイス・コンフィギュレーションのプランニング」
■
15 ページの「オン・チップ・デバッグのプランニング」
早期消費電力見積もり
FPGA の消費電力は、デザインの重要な検討事項であり、適切な電力供給量を把握し
て、電源、電圧レギュレータ、デカップリング、ヒート・シンク、および冷却シス
テムを設計するには、デバイスの消費電力を正確に見積もる必要があります。消費電
力の見積もりと解析には、以下の 2 つの重要なプランニング要件があります。
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早期システムおよびボード・プランニング
10.
ページ 9
■
熱プランニング — 冷却ソリューションによって、デバイスで発生した熱を十分に
放逸します。特に、計算されたジャンクション温度がデバイスの標準仕様の範囲
内に収まる必要があります。
■
電源プランニング — 電源は十分な電流を供給することによって、デバイスの動作
をサポートしなければなりません。
冷却ソリューションと電源をプランするために、Early Power Estimator スプレッドシートを
使用して消費電力を見積もる。
FPGA デバイスの消費電力は、ロジック・デザインによって異なります。このことが、
ボード仕様およびレイアウトの早期段階での消費電力の見積もりを困難にしていま
す。アルテラの PowerPlay EPE スプレッドシートでは、デバイスおよびデザインで使
用されるデバイス・リソース、そして動作周波数、トグル・レート、および環境面
への配慮などに関する情報を処理して、デザインが完成する前に消費電力を見積も
ることができます。スプレッドシートを使用して、周囲温度やヒート・シンク、空気
流量、ボードの熱モデルなどに関する情報を入力して、デバイスの接合温度を計算
することができます。EPE は、次にデザインの消費電力、電流見積もり、熱解析を計
算します。
既存のデザインがない場合は、デザインで使用するデバイス・リソース数を見積
もって、その情報を手動で入力します。スプレッドシートの精度は、デバイス・リ
ソースの入力と見積もりに依存します。この情報が(デザインの途中または完了後
に)変更された場合は、消費電力見積もり結果の精度が低くなります。既存のデザイ
ンまたは部分的にコンパイルされたデザインがある場合は、Quartus II ソフトウェア
の Generate PowerPlay Early Power Estimator File コマンドを使用して、スプレッドシー
トに入力することができます。
PowerPlay EPE スプレッドシートには、Quartus II 生成消費電力見積もりファイルの情
報、あるいは古いバージョンの EPE の情報を分解しスプレッドシートに転送する
Import Data マクロがあります。マクロを使用しない場合は、データを EPE スレッド
シートに手動で転送します。既存の Quartus II プロジェクトがフル・デザインの一部
のみをカバーしている場合は、最終デザインで使用する追加リソースを手動で入力
する必要があります。消費電力見積もりファイル情報をインポートした後、スプレッ
ドシートを編集し、追加デバイス・リソースを追加するか、またはパラメータを調
整することができます。
デザインが完成したら、Quartus II ソフトウェアの PowerPlay Power Analyzer ツールを
使用して、デザインの消費電力を正確に見積もり、熱バジェットおよび電源バ
ジェットに違反していないことを確認します。消費電力を最も正確に見積もるには、
ゲート・レベル・シミュレーションの結果をサードパーティ・シミュレーション・
ツールの出力ファイル (.vcd) で使用します。53 ページの「消費電力の解析」を参照
してください。
f サポートされている各デバイス・ファミリの PowerPlay EPE スプレッドシートおよび
ユーザー・ガイドは、は、アルテラ・ウェブサイトの
「www.altera.com/support/devices/estimator/pow-powerplay.html」を参照してください。
f EPE のスプレッドシートについて詳しくは、「PowerPlay Early Power Estimator User
Guide」を参照してください。消費電力の見積りおよび解析について詳しくは、
「Quartus II ハンドブック Volume 3」の 「PowerPlay Power Analysis」の章を参照してく
ださい。
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早期システムおよびボード・プランニング
熱管理の温度検知
熱管理にとっては、ジャンクション温度を計算または測定することが非常に重要で
す。従来、ジャンクション温度は、周囲温度またはケース温度、ジャンクションか
ら周囲まで(JA)の熱抵抗、またはジャンクションからケースまで(JC)の熱抵
抗、およびデバイスの消費電力を使用して計算されていました。Stratix V デバイス
は、エンベデッド・アナログ / デジタル・コンバータ(ADC)回路付き温度検知ダイ
オード(TSD)を備えているため、ボード上に外部温度検知チップは不要です。
11.
デザインで温度検知ダイオードを設定して、熱管理のためのデバイス・ジャンクション
温度を測定。
Stratix V TSD は、デバイスのジャンクション温度を自身でモニタし、FPGA への空気
流量の制御などの作業のために、外部回路を付加して使用できます。外部温度センサ
を使用する場合は、Stratix II デバイスやその他のデバイスに使用するソリューション
と同様に、ADC をバイパスすることができます。
TSD を回路使用する場合は、それをデザインに含める必要があります。ADC と TSD の
両方を使用する場合、あるいは ADC をバイパスして検知ダイオードを外部温度セン
サに接続する場合のいずれも、外部ピンを正しく接続する必要があります。
f これらの機能について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の
「Power Management in Stratix V Devices」の章を参照してください。
デバイス・コンフィギュレーションのプランニング
Stratix V デバイスは、SRAM セルをベースにしています。SRAM メモリは揮発性のた
め、電源が投入されるたびに Stratix V デバイスにコンフィギュレーション・データ
をダウンロードする必要があります。デバッグまたはテストに、また生産環境用のな
どに複数ののコンフィギュレーション手法を必要とするかどうかを検討します。
デバイス・コンフィギュレーション手法は、システム設計者やボード設計者がシス
テムにコンパニオン・デバイスを追加する必要があるかどうかを判断できるよう、
初期段階で選択します。また、手法ごとに必要な接続が異なるため、ボード・レイア
ウトはプログラマブル・デバイスに使用するコンフィギュレーション手法に依存し
ます。コンフィギュレーション・ピンに関連するボード・デザイン・ガイドラインお
よびコンフィギュレーションのデバイスの接続については、 17 ページの「ボード・
デザインのピン接続の検討事項」を参照してください。
さらに、コンフィギュレーション手法に応じて、Stratix V デバイスは最新のコンフィ
ギュレーション機能を提供しています。また、Stratix V デバイスには、オプションの
コンフィギュレーション・ピンとボードおよびシステム・デザインに必要なすべて
の情報を取得するために、デザイン・プロセスで事前に選択して Quartus II ソフト
ウェアの起動時に設定しなければならないリコンフィギュレーション・オプション
もあります。
この項では、次の内容について説明します。
■
11 ページの「コンフィギュレーション手法の選択」
■
13 ページの「コンフィギュレーション機能」
■
15 ページの「Quartus II のコンフィギュレーション設定」
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ページ 11
f コンフィギュレーションについて詳しくは、「Stratix V デバイス・ハンドブック
Volume 1」の 「Configuration, Design Security, Remote System Upgrades with Stratix V
Devices」の章を参照してください。詳細は、「Configuration Center」を参照してくださ
い。このウェブ・ページでは、コンフィギュレーション問題のデバッグを支援する
「JTAG Configuration & ISP Troubleshooter」および「FPGA Configuration Troubleshooter」へ
のリンクを提供しています。
コンフィギュレーション手法の選択
Stratix V デバイスは、4 種類のコンフィギュレーション手法のいずれか 1 つを使用し
てコンフィギュレーションできます。
■
ファースト・パッシブ・パラレル(FPP)— コントローラはパラレル方式内のコ
ンフィギュレーション・データを Stratix V FPGA に供給します。FPP は 8 ビット
(FPP ×8)、16 ビット (FPP ×16)、または 32 ビットのデータ幅 (FPP ×32) でサポート
されます。
■
アクティブ・シリアル(AS)— Stratix V FPGA はコンフィギュレーション・プロセ
スを制御し、シリアル・コンフィギュレーション(EPCS)デバイスまたはクワッ
ド・シリアル・コンフィギュレーション (EPCQ) デバイスからコンフィギュレー
ション・データを取得します。AS は 1 ビット (AS ×1)または 4 ビットのデータ
幅(AS ×4)でサポートされます。
■
パッシブ・シリアル(PS)— 外部ホストは、Stratix V FPGA にコンフィギュレー
ション・データをシリアルに提供しています。
■
JTAG(Joint Test Action Group)— IEEE Standard1149.1 インタフェースを経てダウン
ロードケーブルでコンフィギュレーションされるか、またはフラッシュ・メモリ
と共に MAX II デバイスかマイクロプロセッサを使用してコンフィギュレーション
されます。
Stratix V デバイス MSEL ピンをボードの特定の値にドライブすることによって、特定
のコンフィギュレーション手法をイネーブルにすることができます。
12.
コンフィギュレーション手法を選択し、コンパニオン・デバイスとボード接続を計画。
f Stratix V デバイスでサポートされるコンフィギュレーション手法、必要なコンフィ
ギュレーション手法の実行方法、コンフィギュレーション電圧規格および POR 時間、
および MSEL ピン設定など必要なすべてのオプション・ピン設定については、
「Stratix V デバイス・ハンドブック Volume 1」の 「Configuration, Design Security, Remote
System Upgrades with Stratix V Devices」の章を参照してください。
すべてのコンフィギュレーション手法では、コンフィギュレーション・デバイス、
ダウンロード・ケーブル、または外部コントローラ(MAX II デバイスまたはマイク
ロプロセッサなど)のいずれかを使用します。
シリアル・コンフィギュレーション・デバイス
AS コンフィギュレーション手法では、アルテラのシリアル・コンフィギュレーショ
ン・デバイス(EPCS)およびクワッド・シリアル・コンフィギュレーション・デバ
イス (EPCQ) を使用することができます。
f EPCS および EPCQ コンフィギュレーション・デバイスについて詳しくは、
「Configuration Handbook」の Volume 2 の章を参照してください。
2010 年 12 月
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 12
早期システムおよびボード・プランニング
Quartus II ソフトウェアを介して、USB-Blaster™、EthernetBlaster、または
ByteBlaster™ II のダウンロード・ケーブルを使用してシリアル・コンフィギュレー
ション・デバイスをプログラムすることができます。
あるいは、APU (Altera Programming Unit) がサポートされている BP Microsystems や
System General などのサード・パーティ・プログラマまたは SRunner ソフトウェア・
ドライバを搭載したマイクロプロセッサを使用することができます。SRunner は、設
計者が異なるエンベデッド・システムにフィットするようにカスタマイズ可能なエ
ンベデッド・シリアル・コンフィギュレーション・デバイス・プログラミングを構
築するコンフィギュレーションソフトウェア・ドライバです。
13.
大きなデバイスの集積の AS コンフィギュレーション・モードを使用する場合、ターゲッ
トする FPGA の集積度には、十分なサイズのあるコンフィギュレーション・デバイスが利
用可能であると確認。
f SRunner ソフトウェアについて詳しくは、「AN 418: SRunner: An Embedded Solution for
Serial Configuration Device Programming」およびアルテラ・ウェブサイト
(www.altera.com)のソース・コードを参照してください。
シリアル・コンフィギュレーション・デバイスは JTAG インタフェースを直接サポー
トしていませんが、JTAG ダウンロード・ケーブルが Quartus II ソフトウェアのシリア
ル・フラッシュ・ローダ (SFL) 機能を使用してデバイスをプログラムすることができ
ます。この機能は、両方のデバイスが同じ JTAG インタフェースを使用することを可
能にして、JTAG インタフェースおよびコンフィギュレーション・デバイス間のブ
リッジとして FPGA を使用します。
1
EPCS または EPCQ コンフィギュレーション・デバイスをプログラムする前に、FPGA を
コンフィギュレーションしなければならないので、SFL ソリューションを使用して
EPCS をプログラムすることは標準の AS コンフィギュレーション手法より遅いです。
f SFL について詳しくは、「AN 370: Using the Serial FlashLoader with the Quartus II Software」
を参照してください。
ダウンロード・ケーブル
Quartus II プログラマは、アルテラのプログラミング・ダウンロード・ケーブルを介
して PS または JTAG インタフェースを使用し、Stratix V デバイスのコンフィギュレー
ションを直接サポートします。アルテラのダウンロード・ケーブルで接続されたデバ
イスにデザインの変更を直接ダウンロードして、簡単にプロトタイプを作成して、
複数のデザインの繰り返しをすばやく連続して実行できます。同じダウンロード・
ケーブルを使用してボード上のコンフィギュレーション・デバイスをプログラムし、
SignalTap™ II エンベデッド・ロジック・アナライザなどのデバッグ・ツールを使用す
ることができます。
f アルテラのダウンロード・ケーブルの使用方法については、以下のドキュメントを
参照してください。
■
「ByteBlaster II Download Cable User Guide」
■
「USB Blaster Download Cable User Guide」
■
「EthernetBlaster Communications Cable User Guide」
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
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早期システムおよびボード・プランニング
ページ 13
MAX II デバイスでのパラレル・フラッシュ・ローダ・メガファンクションの使用
システムに既にコモン・フラッシュ・インタフェース(CFI)対応フラッシュ・メモ
リが実装されている場合は、それを Stratix V デバイスのコンフィギュレーション・
ストレージにも利用できます。MAX II デバイスでパラレル・フラッシュ・ローダ
(PFL)メガファンクションを使用することにより、JTAG インタフェースを通じて
CFI フラッシュ・メモリ・デバイスをプログラムすることができます。また、フラッ
シュ・メモリ・デバイスから Stratix V デバイスへのコンフィギュレーションを制御
するためのロジックを提供し、コンフィギュレーション・データのサイズを縮小す
るための圧縮をサポートします。この PFL 機能を使用して、PS および FPP 両方のコ
ンフィギュレーション・モードがサポートされます。
14.
パラレル・フラッシュ・ローダにフラッシュ・デバイスを使用する場合は、サポートさ
れているデバイスのリストをチェック。
f PFL について詳しくは、「Parallel Flash Loader Megafunction User Guide」を参照してくだ
さい。
コンフィギュレーション機能
この項では、Stratix V のコンフィギュレーション機能、およびデザイン・プロセスに
どのように影響するかを説明します。
15.
コンフィギュレーション手法およびボードが、データの復元、デザイン・セキュリティ、
リモート・アップグレードおよび SEU の緩和などの必要な機能をサポートしていること
を確認。
f これらの機能について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の
「Configuration, Design Security, Remote System Upgrades with Stratix V Devices」の章を参照
してください。
データ圧縮
データ圧縮機能をイネーブルにすると、Quartus II ソフトウェアは圧縮されたコン
フィギュレーション・データでコンフィギュレーション・ファイルを生成します。こ
の圧縮ファイルは、コンフィギュレーション・デバイスまたはフラッシュ・メモリ
で必要な容量を低減し、Stratix V デバイスにビットストリームを送信するのに必要な
時間を短縮します。
Stratix V デバイスでは、FPP、AS、および PS コンフィギュレーション手法で圧縮復
元をサポートしています。PS モードでコンフィギュレーション時間を短縮する場合、
Stratix V の復元機能を使用する必要があります。Stratix V の復元機能は、JTAG コン
フィギュレーション手法では提供されていません。
圧縮をオンにすると、選択された FPP コンフィギュレーション手法 (FPP ×8、
FPP ×16、または FPP ×32) に応じて DCLK と DATA の比率が変化します。コンフィギュ
レーションの成功を確認するため、コンフィギュレーション・コントローラは DCLK
と DATA の比率を満たす DCLK を送信する必要があります。
f システムに必要な DCLK と DATA の比率ついて詳しくは、「Stratix V デバイス・ハンド
ブック Volume 1」の 「Configuration, Design Security, Remote System Upgrades with Stratix
V Devices」の章を参照してください。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 14
早期システムおよびボード・プランニング
コンフィギュレーション・ビットストリーム暗号化を使用したデザイン・セキュリ
ティ
デザイン・セキュリティ機能は、複製、リバース・エンジニアリング、および改ざ
んから Stratix V デザインを保護します。Stratix V デバイスは、FIPS-197 認定済みの業
界標準の暗号化アルゴリズムである AES アルゴリズムを使用して、コンフィギュ
レーション・ビットストリームを復号化する機能を備えています。Stratix V デバイス
は、256 ビットのセキュリティ・キーを利用したデザイン・セキュリティ機能を備え
ています。
デザイン・セキュリティ機能は、FPP、AS、または PS コンフィギュレーション手法
で利用可能です。デザイン・セキュリティ機能は、JTAG コンフィギュレーション手
法では提供されていません。
圧縮をオンにすると、選択された FPP コンフィギュレーション手法 (FPP ×8、
FPP ×16、または FPP ×32) に応じて DCLK と DATA の比率が変化します。コンフィギュ
レーションの成功を確認するため、コンフィギュレーション・コントローラは DCLK
と DATA の比率を満たす DCLK を送信する必要があります。
f システムに必要な DCLK と DATA の比率ついて詳しくは、「Stratix V デバイス・ハンド
ブック Volume 1」の 「Configuration, Design Security, Remote System Upgrades with Stratix
V Devices」の章を参照してください。
リモート・システム・アップグレード
リモート・システム・アップグレードは、経費のかかる製品回収を行わずに機能強
化やバグ修正を行うことができ、製品の市場投入の短縮や製品寿命の延長に役立ち
ます。Stratix V デバイスは専用のリモート・システム・アップグレード回路を備えて
います。Stratix V デバイスに実装されたソフト・ロジック(Nios II エンベデッド・プ
ロセッサまたはユーザー・ロジック)は、遠隔地から新しいコンフィギュレーショ
ン・イメージをダウンロードし、それをコンフィギュレーション・メモリに格納し、
さらに専用リモート・システム・アップグレード回路にリコンフィギュレーション・
サイクルの開始を指示することもできます。
Stratix V デバイスでは、リモート・システム・アップデートは EPCS および EPCQ デ
バイス付き単一デバイスの AS コンフィギュレーション手法でのみサポートされま
す。リモート・システム・アップグレードは、コンフィギュレーション・データのリ
アルタイム復元およびデザイン・セキュリティと併せて実装することも可能です。
ALTREMOTE_UPDATE メガファンクションを使用して、リモート・システム・アップ
グレード・インタフェースを実装できます。
f ALTREMOTE_UPDATE メガファンクションについて詳しくは、「Remote Update Circuitry
Megafunction User Guide (ALTREMOTE_UPDATE)」を参照してください。
SEU の緩和および CRC エラー・チェック
Stratix V デバイスに組み込まれた専用回路は、オプションで継続的かつ自動的に SEU
をチェックする CRC(Cyclic Redundancy Check)エラー検出機能で構成されています。
これにより、Stratix V デバイスに格納されたコンフィギュレーション・データが正確
であるかを確認することができます。そして、システムにコンフィギュレーション・
エラーの発生を警告することもできます。SEU 緩和機能を活用するには、CRC エラー
検出用の適切なメガファンクションを使用します。エラーをフラグするために
CRC_ERROR ピンを使用して、そして適切な処置を実行するのにシステムをデザインし
ます。CRC エラー検出機能に対してイネーブルされていない場合、CRC_ERROR ピンは
デザイン I/O として使用できます。
Stratix V デバイスのデザイン・ガイドライン
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早期システムおよびボード・プランニング
ページ 15
f SEU について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の 「SEU
Mitigation in Stratix V Devices」の章を参照してください。
Quartus II のコンフィギュレーション設定
この項では、設計者がコンフィギュレーション・ファイルまたはプログラミング・
ファイルを生成するためにコンパイル前に Quartus II ソフトウェアで設定できるいく
つかのコンフィギュレーション・オプションについて説明します。これらの設定およ
びピンは、ボードおよびシステム・デザインに影響を与えるため、プランニング・
ステージで考慮するべきです。Device and Pin Options ダイアログ・ボックスの
General カテゴリでオプションを設定します。
オプションのコンフィギュレーション・ピン
以下のオプションのコンフィギュレーション・ピンは、イネーブルにすることがで
きます。
16.
■
CLKUSR — Enable user-supplied start-up clock(CLKUSR)オプションにより、内部オ
シレータまたは CLKUSR ピンに供給される外部クロックのどちらのクロック・
ソースを初期化に使用するかを選択することができます。また、CLKUSR は最大
125 MHz で AS コンフィギュレーション・クロック (DCLK) をドライブすることが
できます。この機能は、Device and Pin Options ダイアログ・ボックスの
Configuration ページでイネーブルすることができます。
■
INIT_DONE — INIT_DONE ピンをモニタして、デバイスが初期化を完了してユー
ザー・モードになっているかどうかをチェックすることができます。この
INIT_DONE ピンは Enable INIT_DONE output オプションでイネーブルにします。リ
セット・ステージのとき、デバイスが POR を終了すると、コンフィギュレーショ
ンの開始時に INIT_DONE ピンはトライ・ステートになり、外部プルアップ抵抗に
よって High にプルアップされます。INIT_DONE ピンはオープン・ドレイン出力
で、VCCPGM への外部プルアップを必要とします。
オプションのコンフィギュレーション・ピン CLKUSR および INIT_DONE をサポートするに
は、ボード・デザインを必要に応じて計画。
エラー発生後のコンフィギュレーションの再開
Auto-restart after configuration error オプションをイネーブルにすることで、コンフィ
ギュレーション・エラーが発生するとき、デバイスは nSTATUS を Low にドライブし
ます。これにより、デバイスは内部でリセットされます。デバイスは、リセット・
タイムアウト期間を過ぎると nSTATUS ピンを解放します。これは、コンフィギュレー
ション・サイクルを再開することができます。nSTATUS ピンは VCCPGM に 10 k の外部
プルアップ抵抗が必要です。
17.
Auto-restart after configuration error オプションを使用するボード・デザインを計画。
オン・チップ・デバッグのプランニング
オンチップ・デバッグは デザイン・フローでオプションのステップであり、システ
ムおよび設計者ごとに、最適なデバッグ・ツールは異なります。システム・ボード、
Quartus II プロジェクト、およびデザインで適切なオプションをサポートできるよう、
デザイン・プロセスの早期段階でオン・チップ・デバッグ・オプションを評価しま
す。プランニングによってデバッグに費やす時間を短縮でき、後で使用するデバッグ
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Stratix V デバイスのデザイン・ガイドライン
ページ 16
早期システムおよびボード・プランニング
手法に合わせてデザイン変更を加える必要がなくなります。デバイスにおける内部信
号および I/O ピンのアクセス性のために、デバッグ・ピンを追加するだけでは不十分
な場合があります。まず、
「オン・チップ・デバッグ・ツール」から希望のデバッ
グ・ツールを選択し、次に 「デバッグ・ツールのプランニング・ガイドライン」を
参照します。
オン・チップ・デバッグ・ツール
検証ツールの Quartus II ポートフォリオには、以下のシステム・デバッグ機能が含ま
れます。
■
SignalProbe インクリメンタル配線 — 元のデザインの配線に影響を与えることな
く、内部信号をすばやく I/O ピンに配線します。完全に配線されたデザインから
開始して、デバッグ用の信号を選択し、以前予約した I/O ピンまたは現在未使用
の I/O ピンに配線することができます。
■
SignalTap II エンベデッド・ロジック・アナライザ — FPGA デバイスでデザインをフ
ル・スピードで実行しながら、外部装置または追加 I/O ピンを使用しないで内部
信号および I/O 信号の状態をプローブします。カスタム・トリガ条件ロジックを
定義して、精度を向上させ、問題を特定する能力を改善します。デザインの内部
ノードまたは I/O ピンの状態をキャプチャするために外部プローブやデザイン・
ファイルへの変更を必要としません。キャプチャしたすべての信号データは、
ユーザーがデータを読み出して解析できるようになるまでデバイス・メモリに便
宜的に保存されます。SignalTap II エンベデッド・ロジック・アナライザは、同期
インタフェースに最適です。非同期インタフェースをデバッグする場合は、最も
高い精度で信号を表示するために SignalProbe または外部ロジック・アナライザの
使用を検討します。
■
ロジック・アナライザ・インタフェース — このインタフェースにより、内部 FPGA
信号を外部ロジック・アナライザに接続および送信して解析できます。これに
よって、外部ロジック・アナライザまたはミックスド・シグナル・オシロスコー
プの最新機能を活用することができます。この機能を使用して、多数の内部デバ
イス信号をデバッグのために少数の出力ピンに接続することができます。そし
て、必要に応じて信号をデザイン I/O ピンでマルチプレクス化できます。
■
In-System Memory Content Editor — この機能は、JTAG インタフェースを介してイ
ン・システム FPGA メモリおよび定数への読み出しおよび書き込みアクセスを提
供し、システム内でデバイスが動作している間に、FPGA のメモリ内容および定
数値への変更をより簡単にテストできるようにします。
■
In-System Sources and Probe — この機能は、カスタマイズされたレジスタ・チェイ
ンを設定して、ロジック・デザインに組み込まれたノードをドライブまたはサン
プリングし、シンプルな仮想スティミュラスを提供し、組み込まれたノードの現
在の値をキャプチャします。
■
Virtual JTAG メガファンクション — システム・レベルのデバッグのためのソフト
ウェアにおけるプロセッサ・ベースのデバッグ・ソリューションおよびデバッ
グ・ツールなど、独自のシステム・レベルのデバッグ基盤を構築することができ
ます。SLD_VIRTUAL_JTAG メガファンクションは、HDL コードで直接インスタンス
化し、デバイスの JTAG インタフェースを使用して FPGA デザインの一部にアクセ
スするために、1 本または複数の透過通信チャネルを提供することができます。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
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ボード・デザインのピン接続の検討事項
ページ 17
f これらのデバッグ・ツールについて詳しくは、
「Quartus II ハンドブック Volume 3」の
「Virtual JTAG (sld_virtual_jtag) Megafunction User Guide」および「Section IV. In-System
Design Debugging」を参照してください。この項の概要は、デバッグ・ソリューション
を選択することに関する詳細を提供します。
18.
オン・チップ・デバッグ機能を活用して内部信号を解析し、高性能デバッグ手法を実行。
デバッグ・ツールのプランニング・ガイドライン
いずれかのオン・チップ・デバッグ・ツールを使用する場合は、以下のチェックリ
ストで説明されているように、システム・ボード、Quartus II プロジェクト、および
デザインを開発するときにツールをプランニングします。
19.
オン・チップ・デバッグ手法を早期段階で選択して、メモリおよびロジック要件、I/O ピ
ン接続、およびボード接続をプランニング。
20.
SignalProbe インクリメンタル配線、SignalTap II エンベデッド・ロジック・アナライザ、ロ
ジック・アナライザ・インタフェース、InSystem Memory Content Editor、In-System Sources
and Probes、または Virtual JTAG メガファンクションを使用する場合、デバッグに使用でき
る JTAG 接続付きのシステムおよびボードをプランニング。
21.
JTAG デバッグ機能の JTAG ハブ・ロジックを実装するための追加ロジック・リソースをプ
ランニング。
22.
SignalTap II エンベデッド・ロジック・アナライザのデバッグは、システム動作中にデバイ
ス・メモリを予備してデータをキャプチャ。
23.
後でデバッグ信号に対応するためにデザインやボードを変更しなくてすむように、
SignalProbe または Logic Analyzer Interface によるデバッグ用の I/O ピンを予約。
24.
対象のボードで、デバッグ信号がシステムの動作に影響を与えないデバッグ・モードが
サポートされていることを確認。
25.
外部ロジック・アナライザまたはミックスド・シグナル・オシロスコープを使用する場
合は、必要に応じてピン・ヘッダまたは Mictor コネクタを組み込み。
26.
デバッグ・ツールをインクリメンタルに使用して、コンパイル時間を減少させる場合、
デバッグツールを変更するために、デザインを再コンパイルする必要がないようにイン
クリメンタル・コンパイルがオンであることを確認。
27.
カスタム・デバッグ・アプリケーションに Virtual JTAG メガファンクションを使用する場
合は、HDL コードでこれをデザイン・プロセスの一部としてインスタンス化。
28.
In-System Sources and Probes 機能を使用する場合、HDL コードのメガファンクションをイ
ンスタンス化。
29.
RAM や ROM ブロック、あるいは LPM_CONSTANT メガファンクションに In-System Memory
Content Editor を使用するには、MegaWizard Plug-In Manager でメモリ・ブロックを作成する
ときに、「Allow In-System Memory Content Editor to capture and update content independently of
the system clock」オプションを必ずオンにする。
ボード・デザインのピン接続の検討事項
Stratix V デバイスへのインタフェースの設計では、さまざまな要因が PCB のデザイン
に影響を与えます。この項では、次の内容の重要なガイドラインについて説明しま
す。
■
2010 年 12 月
「デバイスのパワーアップ」
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 18
ボード・デザインのピン接続の検討事項
■
19 ページの「パワー・ピン接続および電源」
■
21 ページの「コンフィギュレーション・ピンの接続」
■
24 ページの「ボード関連の Quartus II 設定」
■
25 ページの「シグナル・インテグリティの検討事項」
■
26 ページの「ボード・レベル・シミュレーションおよびアドバンスト I/O タイミ
ング解析」
27 ページの「I/O およびクロックのプランニング」はボード・デザインに影響を与
える FPGA の I/O 信号の接続について説明します。
デバイスのパワーアップ
Stratix V デバイスは、外部デバイスを使用せずに、ホット・プラグインまたはホッ
ト・スワップとしても知られるホット・ソケット(活線挿抜)およびパワー・シー
ケンスをサポートします。ユーザは、動作中のシステム・バスやシステムに実装され
たボードに影響を与えることなく、システムの動作中に Stratix V デバイスまたは
ボードをシステムに取り付けたり、取り外すことができます。ホット・ソケット機能
によって、異なる電圧で動作される I/O 規格が混在する PCB 上で Stratix V デバイスを
使用することができます。
f I/O ピンのホット・ソケット機能およびすべての Stratix V デザインに考慮する必要があ
るパワー・オン・リセットの詳細について詳しくは、「Hot Socketing and Power-On
Reset in Stratix V Devices」の章を参照してください。
30.
パワーアップのデザイン・ボード : Stratix V の出力バッファは、デバイスがコンフィギュ
レーションされ、コンフィギュレーション・ピンがドライブ・アウトするまでトライ・
ステートになり。
31.
電圧電源のランプがモノトニックになるように設計。
1
パワー・オン・リセット(POR)電源の最小電流要件はデバイスのパワーアップ時に
使用可能でなければなりません。
Stratix V デバイスは、VCCIO と VCCPD が同じレギュレータによって供給されて、パワー
アップ時に使用可能な電流が不十分の場合、POR から脱出しません。Stratix V デバイ
スは、VCCIO、VCCPD、および VCCPGM が同じレギュレータによって供給されて、パワー
アップ時に使用可能な電流が不十分の場合、POR に入りません。電源の組み合わせ推
奨事項について詳しくは、「Stratix V Pin Connection Guidelines」を参照してください。
また、最小電流要件に対して、PowerPlay Early Power Estimator スプレッドシートまた
は Quartus II PowerPlay Power Analyzer レポート・ファイルを使用してください。
Stratix V デバイスでは、4 ms または 100 ms の標準 POR 時間設定から選択することの
できるピン選択オプション(PORSEL)が提供されています。いずれの場合も、外部
コンポーネントを使用して nSTATUS ピンを Low にアサートすることによって、POR
時間を延長することができます。ボードが最大電源ランプ時間仕様を満たさない場合
は、デバイスを適切にコンフィギュレーションしてユーザー・モードに入るには、
POR 時間を延長する必要があります。
32.
電源が安定するように POR 時間を設定。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
ボード・デザインのピン接続の検討事項
ページ 19
パワー・シーケンスは正しい動作を実現するための必須条件ではありませんが、マ
ルチ・レール電源システムを設計するときには、長期間にわたるデバイスの信頼性
低下を防止するために、各レールのパワーアップ・タイミングを考慮する必要があ
ります。
アルテラはホット・ソケットの動作とバッファ・デザインの参照として GND を使用
します。電源を接続する前にボード間の GND を接続することは、ボード上の GND が
ボード上のほかのコンポーネントにより誤ってプルアップされてしまうことを防止
できます。プルアップされた GND はアルテラ・デバイスで、I/O 電圧または I/O 電流
条件の仕様外を引き起こす可能性があります。
33.
最高のデバイス信頼性が得られるように、パワー・シーケンスと電圧レギュレータを設
計。電源をつなげる前に、ボードの間の GND を接続。
f 詳細は、
「Stratix V デバイス・ハンドブック Volume 1」の 「Hot Socketing and Power-On
Reset in Stratix V Devices」の章を参照してください。
パワー・ピン接続および電源
Stratix V デバイスは、デザイン要件に応じて様々な電源電圧を必要とします。コア電
圧、PLL デジタル電源電圧、プログラマブル・テクノロジ電圧、および他の電圧電
源のレベルを確認するには、「Stratix V Device Family Pin Connection Guidelines」を参照
してください。
f Stratix V デバイスに必要な電源電圧のリストおよび推奨動作条件については、
「Stratix V デバイス・ハンドブック」の 「DC and Switching Characteristics for Stratix V
Devices」の章を参照してください。
Stratix V デバイスは、3.0、2.5、1.8、1.5、1.35、1.25、および 1.2 V の VCCIO 電圧レベ
ルなどのように I/O 規格を幅広くサポートしています。
1
デバイスの出力ピンは、VCCIO レベルが I/O 規格の推奨動作範囲外にある場合は、I/O 規
格の仕様を満たしません。VCCPD ピンは、3.0 V VCCIO の場合は 3.0 V、2.5 または低い
I/O 電圧の場合は 2.5 V に接続しなければなりません。
「I/O
f サポートされている I/O 規格および VCCIO 電圧の完全なリストについて詳しくは、
Features in Stratix V Devices」の章を参照してください。
電圧リファレンス(VREF)ピンは、特定の I/O 規格の電圧リファレンスとして機能し
ます。VREF ピンは、主に電圧バイアスとして使用され、多くの電流をソースまたは
シンクしません。電圧はレギュレータまたは抵抗ディバイダ・ネットワークによって
生成することができます。I/O バンクの VCCIO 電圧および VREF ピンについて詳しくは、
31 ページの「選択可能な I/O 規格と柔軟性の高い I/O バンク」を参照してください。
f I/O 電源ピン接続について詳しくは、「Stratix V Device Family Pin Connection Guidelines」
を参照してください。
34. 「Stratix V Device Family Pin Connection Guidelines」に示すように、すべての電源ピンを正し
く接続。
35.
2010 年 12 月
各バンクの I/O 規格をサポートするために、VCCIO ピンおよび VREF ピンを接続。
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Stratix V デバイスのデザイン・ガイドライン
ページ 20
ボード・デザインのピン接続の検討事項
36.
3.0 V V CCIO の場合は 3.0 V、より低い I/O 電圧の場合は 2.5 V に接続しなければなりません。
37.
ボード上の FPGA の電源ピンまたはその他の電源ピンの独自の要件を調べて、ボード上の
どのデバイスが電源レールを共有できるかを判断。
38.
推奨される電源の共有または絶縁のガイドライン、および各ピンの特定のガイドライン
について詳しくは、「Stratix V Device Family Pin Connection Guidelines」に従う。
デカップリング・コンデンサ
ボード・デカップリングは、定格デバイスの性能を確保しながら、電源全体のイン
テグリティを向上させるために重要です。
Stratix V デバイスには、高周波デカップリングを供給する、エンベデッド・オン・
パッケージおよびオン・ダイ・デカップリング・コンデンサが搭載されています。こ
れらの低インダクタンス・コンデンサは、電源ノイズを抑制して優れたパワー・イ
ンテグリティ性能を達成し、また外部 PCB デカップリング・コンデンサの数を削減
し、ボード・スペースの節約、コストの削減、PCB デザインの大幅な簡略化を実現
します。
アルテラは、ボード・レベル PDN を視覚的に最適化する使いやすい電力配電回路網
(PDN)デザイン・ツールを作成してきました。ボード・レベル PDN の目的は、電圧
レギュレータ・モジュール(VRM)から FPGA 電源へリターン電流に分配します。PDN
ツールを使用することにより、設計者は迅速に特定のデザインに最適化された PDN
のデカップリング・ソリューションで到着することができます。
回路をシミュレーションするために SPICE シミュレーションを使用することにより、
PDN デザイン・ツールは、最適なコストと性能トレードオフのためのデカップリン
グ・コンデンサの正確な数を決定するためのすばやく、精度かつインタラクティブ
な方法を提供します。回路をシミュレーションするために SPICE シミュレーションを
使用することにより、PDN デザイン・ツールは、最適なコストと性能トレードオフ
のためのデカップリング・コンデンサの正確な数を決定するためのすばやく、精度
かつインタラクティブな方法を提供します。
39.
PDN ツールを使用して、電源分配ネットリストおよびデカップリング・コンデンサをプ
ランニング。
PLL ボード・デザイン・ガイドライン
クロックおよび PLL 手法の設計について詳しくは、37 ページの「クロックおよび
PLL の選択」および 38 ページの「PLL 機能ガイドライン」を参照してください。PLL
には、デジタル・デバイスに組み込まれたアナログ・コンポーネントが搭載されて
いるために、PLL の使用のためのパワー・システムをデザインして、ジッタを低減
するとき、次のチェックリストの項目を考慮してください。
40.
デザインで PLL を使用しない場合でも、ノイズを低減するようにすべての PLL 電源ピン
を接続。ピン電圧要件について詳しくは、「Stratix V Device Family Pin Connection Guidelines」
を参照してください。
41.
電源ネットは、分離されたパワー・プレーン、パワー・プレーン・カット・アウト、ま
たは厚い配線パターン(最低 20 ミル)によって提供される必要があります。
f PLL 電源向けのボード・デザイン・ガイドラインについて詳しくは、「Board Design
Resource Center」の「General Board Design Considerations/Guidelines」のセクションを参
照してください。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
ボード・デザインのピン接続の検討事項
ページ 21
トランシーバ・ボード・デザイン・ガイドライン
トランシーバ・ボード・デザイン・ガイドラインについて詳しくは、63 ページの
「付録 : Stratix V トランシーバ・デザイン・ガイドライン」を参照してください。
f トランシーバ・デザインのガイドラインについて詳しくは、「Stratix V Device
Handbook, Volume 2」を参照してください。
f 高速トランシーバに関連するボード・デザイン・ガイドラインについては、「Board
Design Resource Center」の「Gigahertz Channel Design Considerations」のセクションを参
照してください。
コンフィギュレーション・ピンの接続
コンフィギュレーション手法に応じて、異なるプルアップ / プルダウン抵抗あるいは
シグナル・インテグリティ要件が適用される場合があります。また、一部のコンフィ
ギュレーション・ピンには、未使用の場合には特定の要件があります。コンフィギュ
レーション・ピンは正しく接続することが非常に重要です。この項では、一般的な問
題に対処するためのガイドラインを提供します。
42.
すべてのコンフィギュレーション・ピン接続およびプルアップ / プルダウン抵抗がコン
フィギュレーション手法に正しく設定されることをチェック。
f 各コンフィギュレーションピンについて詳しくは、「Stratix V Device Family Pin
Connection Guidelines」を参照してください。
f 専用および兼用コンフィギュレーション・ピンのリスト、および機能の説明と接続
ガイドラインについては、「Stratix V デバイス・ハンドブック Volume 1」の
「Configuration, Design Security, Remote System Upgrades with Stratix V Devices」の章を参照
してください。
DCLK および TCK シグナル・インテグリティ
TCK トレースおよび / または DCLK トレースが、オーバーシュート、アンダーシュート、
またはリンギングのないクリーンな信号を生成するようにしてください。ボードを設
計するときは、クロック・ラインのレイアウトと同じ手法を使用して TCK トレース
と DCLK トレースをレイアウトします。TCK 信号にオーバシュート、アンダシュート、
リンギング、またはその他のノイズが JTAG コンフィギュレーションに影響を与える
可能性があります。DCLK 信号にノイズが多い場合、コンフィギュレーションが影響
を受け、巡回冗長検査(CRC)エラーが発生することがあります。デバイスのチェイ
ンでは、チェイン内の TCK ピンまたは DCLK ピンのノイズによって、チェイン全体の
JTAG プログラミングまたはコンフィギュレーションが失敗することがあります。
43.
コンフィギュレーション・ピンの DCLK および TCLK ピンにノイズが発生しないように設
計。
f チェイン内のデバイスの接続について詳しくは、「Stratix V デバイス・ハンドブック
Volume 1」の 「Configuration, Design Security, Remote System Upgrades with Stratix V
Devices」の章を参照してください。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 22
ボード・デザインのピン接続の検討事項
JTAG Pins
JTAG コンフィギュレーションは、他のすべてのコンフィギュレーション手法より優
先されるため、JTAG インタフェースを使用しない場合は、これらのピンをコンフィ
ギュレーション中にフローティング状態のままにしたり、トグルしないようにする
必要があります。JTAG インタフェースを使用する場合、この項のガイドラインに
従ってください。
44.
JTAG ピンが未使用の場合は、安定した電圧レベルに接続。
JTAG ピンの接続
JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の 4 本の専用ピン、
および TRST の 1 本のオプション・ピンを使用します。TCK ピンは内部ウィーク・プ
ルダウン抵抗を備えていますが、TDI ピン、TMS ピン、および TRST ピンは内部
ウィーク・プルアップ抵抗を備えています。JTAG 出力ピン TDO およびすべての JTAG
入力ピンは、2.5 V/3.0 V の VCCPD 電源で駆動します。JTAG コンフィギュレーション実
行中、すべての JTAG ピンはトライ・ステートになります。
45.
JTAG ピンをダウンロード・ケーブルのヘッダに正しく接続する。ピンの順番が逆になら
ないようにする。
チェイン内に複数のデバイスがある場合、1 つのデバイスの TDO ピンをチェイン内の
次のデバイスの TDI ピンに接続します。
デバイスがコンフィギュレーション、ユーザー・モード、またはパワーアップ中の
場合、JTAG ピンのノイズによってデバイスが不定の状態または不定モードになるこ
とがあります。
46.
パワーアップ時に JTAG ステート・マシンをディセーブルするには、TCK ピンは 1-k 抵抗
を介して、Low にプルダウンして、TCK 上に予期しない立ち上がりエッジが発生しないよ
うにする。
47.
1-k ~ 10-k 抵抗を通して TMS を High にプルアップ。
48.
TRST は VCCPD に直接接続されています(ピンを Low に接続すると JTAG 回路がディセーブ
ルされます)。
ダウンロード・ケーブルの動作電圧
ターゲット・ボードの 10 ピン・ヘッダからアルテラのダウンロード・ケーブルに供
給される動作電圧により、ダウンロード・ケーブルの動作電圧レベルが決まります。
VCCIO レベルが異なるデバイスを含む JTAG チェインでは、VCCIO レベルが高いデバイ
スは、VCCIO レベルが同じかそれ以下のデバイスをドライブしなければなりません。
このデバイス構成では、チェインの末端に 1 個のレベル・シフタが必要です。この配
置が不可能な場合は、レベル・シフタをチェインに追加する必要があります。
49.
ダウンロード・ケーブルはデバイスの JTAG ピンにインタフェースするため、ダウンロー
ド・ケーブルと JTAG ピンの電圧が適合していることを確認。
f チェイン内のデバイスに複数の電圧を印加する JTAG チェインでの接続に関する推奨
事項は、
「Stratix V デバイス・ハンドブック Volume 1」の 「JTAG Boundary-Scan Testing
in Stratix V Devices」の章を参照してください。
Stratix V デバイスのデザイン・ガイドライン
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ボード・デザインのピン接続の検討事項
ページ 23
JTAG 信号のバッファリング
JTAG のシグナル・インテグリティ、特に TCK 信号のシグナル・インテグリティに応
じて、JTAG チェインにバッファを追加しなければならない場合があります。これは
TCK 信号が JTAG クロックであり、また最高速の JTAG 信号であるためです。アルテラ
では、信号をコネクタでバッファすることを推奨しています。これは、ケーブルや
ボードのコネクタは適切な伝送ラインではなく、信号にノイズを発生させる傾向が
あるためです。このようなコネクタでの最初のバッファに続いて、チェインが延長さ
れたり、信号がボード・コネクタを通過する必要が生じた場合は必ずバッファを追
加してください。
ケーブルが 3 個以上のデバイスをドライブする場合は、ケーブル・コネクタで JTAG
信号をバッファして、信号の劣化を防ぎます。これはボード・レイアウト、負荷、コ
ネクタ、ジャンパ、およびボード上のスイッチ類に依存します。JTAG 信号のインダ
クタンスまたはキャパシタンスに影響を与える要素がボードに追加されると、チェ
インにバッファを追加する必要性が高まります。
並列にドライブされる TCK 信号と TMS 信号の場合は、各バッファでドライブされる
負荷を 8 以下に抑える必要があります。ジャンパまたはスイッチをパスに追加した場
合は、負荷の数を少なくします。
50.
特にコネクタに対して、またはケーブルが 4 個以上のデバイスをドライブする場合は、
推奨事項に従って JTAG 信号をバッファ。
51.
デバイスがコンフィギュレーション・チェインにある場合は、チェイン内のすべてのデ
バイスが正しく接続されていることを確認。
MSEL コンフィギュレーション・モード・ピン
コンフィギュレーション手法を選択するには、Stratix V デバイスの MSEL ピンを High
または Low にドライブします。MSEL ピン選択に関係なく、JTAG コンフィギュレー
ションは常に使用できます。MSEL ピンは、それらのピンが存在するバンクの VCCPGM
電源で駆動されます。MSEL[4..0] ピンには、常にアクティブな 5 k 内部プルダウン
抵抗があります。
POR およびリコンフィギュレーション中、MSEL ピンがロジック Low またはロジック
High と判定されるには、それぞれ LVTTL VIL レベルまたは VIH レベルであることが必
要です。不正なコンフィギュレーション手法の検出の問題を回避するために、MSEL[]
ピンを VCCPGM および GND にプルアップ抵抗またはプルダウン抵抗なしで接続してく
ださい。MSEL ピンをマイクロプロセッサや他のデバイスでドライブしてはなりませ
ん。
52.
MSEL ピンをフローティング状態にしないで、コンフィギュレーション手法を選択するよ
うに接続する。テストまたはデバッグ中にコンフィギュレーション・モードを切り換える
柔軟性のために、各ピンをプルアップ抵抗またはプルダウン抵抗なしで、VCCPGM または
GND のいずれかに接続できるようにボードを設定。
その他のコンフィギュレーション・ピン
すべての専用および兼用コンフィギュレーション・ピンを正しく接続する必要があ
ります。
53.
2010 年 12 月
nIO_PULLUP を正しく接続して、内部プルアップ抵抗を設定。
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Stratix V デバイスのデザイン・ガイドライン
ページ 24
ボード・デザインのピン接続の検討事項
nIO_PULLUP ピンは、コンフィギュレーション実行前および実行中に、ユーザー I/O ピ
ンおよび兼用 I/O ピン(DATA[7..0]、CLKUSR、INIT_DONE、DEV_OE、DEV_CLRn、
CRC_ERROR)の内部プルアップ抵抗をオンまたはオフのいずれにするかを選択しま
す。内部プルアップ抵抗をオフにするには、nIO-PULLUP を VCCPGM に直接接続するか
1-k のプルアップ抵抗を使用し、オンにするには nIO_PULLUP を GND に直接接続し
ます。nIO_PULLUP が VCC によってパワーアップされても、アルテラでは、これらの
ピンはプルアップまたはプルダウン抵抗を使用せず、VCCPGM または GND に直接接続
することを推奨しています。
54.
nCE ピンは、コンフィギュレーション実行中、初期化中、およびユーザー・モードでは
Low に保持する必要があります。
シングル・デバイス・コンフィギュレーションまたは JTAG プログラミングでは、
nCE を Low に接続します。マルチ・デバイス・コンフィギュレーションでは、最初の
デバイスの nCE は Low に接続し、nCEO ピンはチェイン内の次のデバイスの nCE ピン
に接続します。
ボード関連の Quartus II 設定
Quartus II ソフトウェアは、ボード設計時に考慮すべき FPGA I/O ピンに対するオプ
ションを提供します。Quartus II プロジェクトが作成されたら、これらのオプション
が正しく設定されることを確認します。そして、ボード・デザインの機能性の計画
してください。
デバイス・ワイド出力イネーブル・ピン
Stratix V デバイスは、ユーザーがデバイスの I/O のすべてのトライ・ステートを無効
にできるオプションのチップ・ワイド出力イネーブルをサポートしています。この
DEV_OE ピンが Low にドライブされると、すべての I/O ピンはトライ・ステートになり、
High にドライブされるとプログラムどおりに動作します。このチップ・ワイド出力
イネーブルを使用するには、デザインをコンパイルする前に Quartus II ソフトウェア
で、Device and Pin Options ダイアログ・ボックスの General タブにある Enable devicewide output enable (DEV_OE) をオンにします。Quartus II ソフトウェアで、このピンを
イネーブルした場合、このピンはボード上の有効なロジック・レベルにドライブさ
れることを確認してください。このピンをフローティング状態のままにしないでくだ
さい。
55.
必要に応じて、デバイス・ワイド出力イネーブル・オプションをオンにする。
未使用ピン
ボード・デザインを柔軟に行うために、Device and Pin Options ダイアログ・ボックス
の Unused Pins タブにある Reserve all unused pins に許容される 5 つの状態の 1 つを選
択することにより、Quartus II ソフトウェアで未使用ピンの状態を指定できます。
■
As inputs tri-stated
■
As output driving ground
■
As outputs driving an unspecified signal
■
As input tri-stated with bus-hold circuitry
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
ボード・デザインのピン接続の検討事項
■
56.
ページ 25
As input tri-stated with weak pull-up
未使用 I/O ピンの予約状態を指定。
一般的な設定には、未使用ピンを As inputs tri-stated with weak pull-up に設定すること
です。シグナル・インテグリティを改善するには、未使用ピンは As output driving
ground に設定します。これにより、短いリターン・パスを作成することによってイ
ンダクタンスを低減し、隣接する I/O 上のノイズを低減します。多くのビア・パスが
デバイスの信号の輻輳が生じた場合、このアプローチを使用しないでください。
消費電力を低減するには、クロック・ピンおよびを設定し、その他の未使用 I/O ピン
は As inputs tri-stated として設定し、グランドに直接接続します。
57.
Quartus II ソフトウェアで生成された .pin で、ピン接続を慎重にチェックする。RESERVED
ピンは接続しない。
シグナル・インテグリティの検討事項
このセクションでは、VREF ピン、SSN、および I/ O 終端に関連するいくつかのガイ
ドラインと同様に、詳細なボード・デザイン・ガイドラインの参照が含まれていま
す。
高速ボード・デザイン
デザインは特に Stratix V GX デバイスの高速トランシーバの高速信号がある場合、
ボード・デザインは、システム内のシグナル・インテグリティに大きな影響を持っ
ています。
f シグナル・インテグリティおよびボード・デザインについて詳しくは、Board Design
Resource Center を参照してください。例えば、アルテラは、高速ボードのスタック
アップと信号配線層についての情報を提供する以下のアプリケーションノートを提
供します。
■
「AN 528: PCB Dielectric Material Selection and Fiber Weave Effect on High-Speed Channel
Routing」
■
「AN 529: Via Optimization Techniques for High-Speed Channel Designs」
■
「AN 530: Optimizing Impedance Discontinuity Caused by Surface Mount Pads for
High-Speed Channel Designs」
電圧リファレンス・ピン
VREF ピンの電圧変動は、入力のスレッショルド感度に影響を及ぼすことがありま
す。
58.
VREF ピンにノイズが発生しないように設計。
VREF ピンおよび I/O 規格について詳しくは、30 ページの「I/O 機能およびピン接続」
を参照してください。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 26
ボード・デザインのピン接続の検討事項
同時スイッチング・ノイズ
SSN は、同時に電圧レベルを変化させるピン(近接して)が多すぎると問題になり
ます。SSN で発生したノイズによって、ノイズ・マージンが減少し誤ったスイッチン
グが発生する可能性があります。SSN はデバイス・パッケージで一般的に発生する問
題です。ノイズの低減に役立つボード・レイアウトの推奨事項については、アルテ
ラのボード・デザイン・ガイドライン・ソリューション・センター 「Board Design
Guidelines Solution Center」の PCB ガイドラインを参照してください。例えば、以下の
場合を検討してみます。
59.
デバイス近くのボード層で大きなバス信号が突発的に発生した場合に、クロストークの
低減に役立つことがある。
60.
2 つの信号層が隣接している場合は、可能であれば配線パターンを直角に配線。可能な場
合、2 ~ 3 の配線パターン幅を分離して使用。
I/O 終端
電圧リファレンス形式の I/O 規格には、VREF と終端電圧 (VTT) の両方が必要です。受
信デバイスのリファレンス電圧は、送信デバイスの終端電圧に追従します。電圧リ
ファレンス形式の I/O 規格は、それぞれに固有の終端設定が必要です。例えば、
SSTL-2 規格では優れたノイズ・マージンを持つ信頼性の高い DDR メモリ・システム
を作成するために、適切な抵抗性の信号終端方式が重要です。
シングル・エンド非電圧リファレンス形式の I/O 規格では終端は不要ですが、反射を
抑え、シグナル・インテグリティを向上させるためにインピーダンス・マッチング
が必要です。
Stratix V の直列および並列 On-Chip Termination では、外部コンポーネントが必要ない
ためデザインが簡潔になります。その代わりとして、外部プルアップ抵抗を使用し
て、SSTL や HSTL などの電圧リファレンス形式の I/O 規格を終端できます。
差動 I/O 規格は、通常はレシーバの 2 つの信号間に終端抵抗を必要とします。終端抵
抗は、信号ラインの差動負荷インピーダンスと整合しなければなりません。Stratix V
デバイスは、LVDS を使用するときにオプションの差動オンチップ抵抗を提供しま
す。
1
特定の専用クロック入力ペアは、差動終端をサポートしません。
f 各 I/O 規格のチップ内終端(OCT)サポートの完全なリストについて詳しくは、「I/O
Features in Stratix V Devices」の章を参照してください。
61.
選択した I/O 規格、特に電圧リファレンス形式の規格の I/O 終端およびインピーダンス・
マッチングをチェック。
OCT 機能および制約について詳しくは、30 ページの「I/O 機能およびピン接続」を参
照してください。
ボード・レベル・シミュレーションおよびアドバンスト I/O タイミ
ング解析
I/O 信号がボード・セットアップにおいて確実にレシーバ・スレッショルド・レベル
を満たすようにするには、IBIS モデルを使用するサードパーティ製のボード・レベ
ル・シミュレーション・ツールでフル・ボード配線シミュレーションを実行します。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
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I/O およびクロックのプランニング
ページ 27
この機能を Quartus II ソフトウェアで使用できる場合、Settings ダイアログ・ボック
スの EDA Tool Settings の Board-Level ページの Board-level signal integrity analysis で、
IBIS を選択します。
62.
IBIS モデル(使用可能な場合)を使用して、ボード・レベルでシミュレーションを実行。
f このシミュレーション・フローについて詳しくは、
「Quartus II ハンドブック Volume 2」
の 「Signal Integrity with Third-Party Tools」の章を参照してくだい。
ボード・デザインに高速インタフェースを備えた FPGA デバイスを含める場合は、シ
ステムを適切に動作させる上で、シグナル・インテグリティとボード配線伝播遅延
を把握することが不可欠です。特に高速デザインでは、I/O およびボード・プランニ
ングの一部としてボード・レベル・タイミングを解析する必要があります。
63.
Quartus II アドバンスト I/O タイミング解析のためのボード・トレース・モデルをコンフィ
ギュレーション。
Quartus II ソフトウェアでは、選択した I/O 規格のボード・トレース・モデルをコン
フィギュレーションし、「ボードを考慮した」シグナル・インテグリティ・レポート
を生成することができます。Enable Advanced I/O Timing がオンのとき(Settings ダイ
アログ・ボックスの TimeQuest Timing Analyzer ページ)
、TimeQuest タイミング・アナ
ライザは、システム・レベルでの信号動作を把握するために、I/O バッファ、パッ
ケージ、およびボード・トレース・モデルに対するシミュレーション結果を使用し
て、より精度の高い I/O 遅延と特別なレポートを生成します。これらの高度なタイミ
ング・レポートを参考にして、I/O アサインメントとボード・デザインを変更し、タ
イミングおよびシグナル・インテグリティを向上させることができます。
I/O およびクロックのプランニング
Stratix V デバイスの多数の I/O ピンおよび高度なクロック管理機能では、I/O リソース
およびクロック・リソースのプランニングおよび割り当ては重要なタスクです。利用
可能な I/O リソースを効率的にプランニングして使用率を高め、シグナル・インテグ
リティに関連する問題を防止するためのさまざまな検討事項が重要です。FPGA デザ
インの性能にとって、優れたクロック管理システムも不可欠です。
FPGA の I/O およびクロック接続は、システムの他の部分およびボード・デザインに
影響与えるため、これらの接続は、デザイン・サイクルの早期段階で計画すること
が重要です。
この項では、次の内容について説明します。
2010 年 12 月
■
28 ページの「FPGA ピン・アサインメントの作成」
■
29 ページの「早期ピン・プランニングおよび I/O アサインメントの解析」
■
30 ページの「I/O 機能およびピン接続」
■
37 ページの「クロックおよび PLL の選択」
■
38 ページの「PLL 機能ガイドライン」
■
39 ページの「クロック・コントロール・ブロック」
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 28
I/O およびクロックのプランニング
FPGA ピン・アサインメントの作成
Pin Planner GUI を使用すると、I/O プランニング・プロセスを通じて、I/O バンク、
VREF グループ、および差動ピンの組み合わせを識別できます。特定のピンを検索す
るには、Pin Planner スプレッドシート・インタフェースで右クリックし、Pin Finder
クリックします。マイグレーション・デバイスを選択すると、7 ページの「デバイス
のバーティカル・マイグレーション」で説明したとおり、Pin Migration View で現在選
択しているデバイスとマイグレーション・デバイスで機能が変化するピンがハイラ
イトされます。
64.
Quartus II Pin Planner を使用してピン・アサインメントを実施。
デザイン・フローで通常スプレッドシートを使用する場合は、Microsoft Excel スプ
レッドシートを Quartus II ソフトウェアにインポートして I/O プランニング・プロセ
スを開始する選択肢があります。さらに、すべてのピンが割り当てられている場合
は、I/O アサインメントを含むスプレッドシート互換(.csv)ファイルをエクスポー
トすることもできます。
Quartus II ソフトウェアでデザインをコンパイルする場合、フィッタにおける I/O ア
サインメントの解析により、アサインメントがすべてのデバイス要件を満足するこ
とが検証され、問題があればメッセージが生成されます。
65.
ピン・アサインメントのサイン・オフのための Quartus II Fitter のメッセージとレポートを
使用。
Quartus II 設計者はピン位置に関する情報を PCB 設計者に渡すことができます。特に
ピン配置を変更する必要がある場合は、デザインが配置されたボード上で正しく機
能するように、Quartus II ソフトウェアと回路図ツールおよびボード・レイアウト・
ツールとの間でピン・アサインメントを一致させることが重要です。Pin Planner は、
特定の PCB デザイン EDA ツールと密接に統合され、これらのツールからピン位置の
変更を読み出して提案された変更をチェックすることができます。デザインをコンパ
イルすると、Quartus II ソフトウェアにより .pin が生成されます。このファイルを使
用して、ボード回路図で各ピンが正しく接続されていることを確認することができ
ます。
66.
Quartus II ピン・アサインメントが回路図およびボード・レイアウト・ツールのアサイン
メントに適合することを検証。
f Pin Planner を使用した I/O アサインメントの作成について詳しくは、
「Quartus II ハンド
ブック Volume 2」の 「I/O Management」の章を参照してください。Quartus II ソフト
ウェアとサードパーティ EDA ツール間での I/O 情報の受け渡しについて詳しくは、
「Quartus II ハンドブック Volume 2」の「I/O および PCB ツール」セクションの
「Mentor Graphics PCB Design Tools Support」および「Cadence PCB Design Tools Support」
の章を参照してください。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
I/O およびクロックのプランニング
ページ 29
早期ピン・プランニングおよび I/O アサインメントの解析
多くのデザイン環境において、FPGA 設計者は、トップ・レベル I/O ピンを早期にプ
ランニングして、ボード設計者が PCB のデザインおよびレイアウトの開発を開始で
きるようにすることを望みます。FPGA デバイスの I/O 機能とボード・レイアウト・
ガイドラインは、ピン位置およびその他のタイプのアサインメントに影響を及ぼし
ます。ボード・デザイン・チームが FPGA のピン配置を指定する場合は、できるだけ
早期に FPGA 配置配線ソフトウェアでピン位置を確認して、ボード・デザインを変更
する必要が生じないようにすることが非常に重要です。
Quartus II Pin Planner により、 28 ページの「FPGA ピン・アサインメントの作成」で説
明するとおり、I/O ピン・アサインメントのプランニング、アサインメント、および
検証を行うことができます。Quartus II の Start I/O Assignment Analysis コマンドによ
り、ターゲットの FPGA アーキテクチャでピン位置とピン・アサインメントがサポー
トされていることがチェックされます。チェックには、リファレンス電圧ピンの使
用、ピン配置アサインメント、および I/O 規格の混在が含まれます。I/O アサインメ
ントの解析を使用して、デザイン・プロセスを通じて作成または変更した I/O 関連ア
サインメントを検証することができます。
FPGA のピン・プランニングを早期に開始することにより、早期のボード・レイアウ
トに対する信頼が高まり、エラーが生じる可能性が低くなり、デザインの全体的な
「Time-To-Market」が短縮されます。現在は、Quartus II Pin Planner を使用してアルテラ
の FPGA の暫定ピン配置を作成してから、ソース・コードを設計できます。
67.
Create Top-Level Design File コマンドは I/O Assignment Analysis と使用して、デザインの完
成前に I/O アサインメントをチェック。
システム開発者は通常、デザイン・プロセスの早期に、標準 I/O インタフェース(メ
モリ、バス・インタフェースなど)、デザインで使用する IP コア、およびシステム
要件で定義されるその他の I/O 関連アサインメントに関する情報を持っています。
Pin Planner の Create/Import Megafunction 機能は、MegaWizard Plug-In Manager とインタ
フェースし、I/O インタフェースを使用するカスタム・メガファンクションおよび IP
コアの作成とインポートを可能にします。オプションがピン配置ルールに影響を及ぼ
すので、PLL および LVDS ブロックをダイナミック・フェーズ・アラインメント
(DPA)などのオプションを含めて入力します。できるだけ多くの I/O 関連情報を入力
したら、Pin Planner の Create Top-Level Design File コマンドを使用して、トップレベ
ル・デザインのネットリスト・ファイルを生成します。I/O 解析の結果を使用して、
ピン・アサインメントまたは IP パラメータを変更し、I/O インタフェースがデザイン
要件を満たし、Quartus II ソフトウェアのピン・チェックに合格するまで、チェッ
ク・プロセスを繰り返すことができます。
前の項で説明しているように、プランニングが完了したら、ピン位置に関する情報
を PCB 設計者に渡すことができます。デザインが完成したら、Quartus II Fitter により
生成されるレポートとメッセージを使用して、ピン・アサインメントの最終的なサ
インオフを行います。
f I/O アサインメントおよび解析について詳しくは、「Quartus II ハンドブック Volume 2」
の 「I/O Management」の章を参照してください。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 30
I/O およびクロックのプランニング
I/O 機能およびピン接続
Stratix V I/O は、使いやすさと迅速なシステム統合を実現すると同時に、広帯域幅を
提供するように設計されています。バーティカル・マイグレーションが可能な共通バ
ンク構造を持つ独立したモジュール・ベースの I/O バンクにより、高速 I/O の効率と
柔軟性が高まります。この項では、I/O 機能とピン接続に関するガイドラインを提供
します。デバイスの I/O バンクでの異なる I/O 信号の種類と I/O 規格のサポート、およ
びデザインで使用可能なその他の I/O 機能について説明します。さらに、メモリ・イ
ンタフェース、パッド配置ガイドライン、および特殊ピンの接続に関する情報も提
供します。
f I/O ピン位置および接続ガイドラインのリストについて詳しくは、「Stratix V Device
Family Pin Connection Guidelines」を参照してください。
I/O 信号の種類
Stratix V デバイスは、シングル・エンド、電圧リファレンス形式のシングル・エン
ド、および差動 I/O 規格などの I/O 規格を幅広くサポートします。この項では、信号
の種類の選択に関する一般的なガイドラインを提供します。
シングル・エンド I/O 信号は、シンプルなレール・ツー・レール・インタフェースを
提供します。その速度は、大きな電圧振幅とノイズの制限を受けます。シングル・エ
ンド I/O は、システム内の反射によって悪影響が生じない限り、終端は必要ありませ
ん。
電圧リファレンス形式の信号は、複数のピンで同時に電圧レベルを変化させる同時
スイッチング出力(SSO)
(例えば、外部メモリ・インタフェースのデータおよびア
ドレス・バス)の影響を軽減します。また、電圧振幅の低減によりロジック遷移レー
トを改善し、終端要件に起因する反射によって発生するノイズを抑制します。ただ
し、追加の終端コンポーネントがリファレンス電圧源 (VTT) に必要です。
差動信号は、隣接する追加の反転データ信号とのペアで使用することにより、シン
グル・エンドおよび電圧リファレンス形式の信号のインタフェース性能障壁をなく
します。また、この信号はクリーンなリファレンス電圧を必要としません。これは、
低い振幅電圧とコモン・モード・ノイズ除去機能によるノイズ耐性によって実現で
きます。この実装の検討事項には、サンプリング・クロックを生成する専用 PLL の使
用、および反転ペアと非反転ペア間の位相差をなくすためのトレース長の一致が含
まれます。
Stratix V デバイスの I/O ピンはペアで編成されており、差動規格をサポートします。
各 I/O ピン・ペアは、差動入力動作のみをサポートする特定のクロック・ピンを除
き、差動入力動作または差動出力動作をサポート可能です。デザインのソース・コー
ドでは、1 本のピンだけが差動ペアとなるように定義し、そのペアのポジティブ・エ
ンドにピン・アサインメントを行います。差動 I/O 規格を指定すると、Quartus II ソフ
トウェアは自動的に対応するネガティブ・ピンを配置します。
68.
システム要件に基づいて、I/O 信号の種類をプランニング。
69.
ソフトウェアで差動ピン・ペアのネガティブ・ピンの位置を割り当てる。
Stratix V デバイスのデザイン・ガイドライン
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I/O およびクロックのプランニング
ページ 31
選択可能な I/O 規格と柔軟性の高い I/O バンク
Stratix V デバイスの I/O ピンは、モジュラー I/O バンクと呼ばれるグループで編成さ
れます。デバイス集積度に応じて、I/O バンク数は 16 ~ 26 バンクになります(1 サ
イドあたり最大 8 つの I/O バンク)。
70.
各 I/O ピンに最適な信号タイプおよび I/O 規格を選択。
71.
ターゲットの I/O バンクで適切な I/O 規格サポートがサポートされていることを確認。
デバイスのトップおよびボトムまたはレフトおよびライトの特定の I/O バンクは、異
なる I/O 規格と電圧レベルをサポートします。Pin Planner で、I/O 規格を割り当て、I/O
関連の設定を行うことができます。クロックやグローバル・コントロール信号などの
信号には、37 ページの「クロックおよび PLL の選択」で説明するとおり、必ず正し
い専用ピン入力を使用してください。
72.
同じ電圧レベルを共有する I/O ピンを同じ I/O バンク内に配置。
73.
各 I/O バンクのすべての出力信号が、バンクの VCCIO 電圧レベルでドライブ・アウトする
ようになっていることを確認。
74.
各 I/O バンクのすべての電圧リファレンス形式の信号が、バンクの VREF 電圧レベルを使
用するようになっていることを確認。
バンクの各 VCCIO ピンに、ボードは各バンクに対して 1 つの VCCIO 電圧レベルを供給
する必要があります。各 I/O バンクは、特定のバンクの VCCIO ピンでパワーアップさ
れ、他の I/O バンクの VCCIO からは独立しています。1 つの I/O バンクが、VCCIO と同じ
電圧でドライブする出力信号をサポートします。I/O バンクは、異なる差動 I/O 規格
が割り当てられたいかなる数の入力信号でも同時にサポートできます。
電圧リファレンス形式の I/O 規格に対応するために、Stratix V デバイスの各 I/O バン
クは、共通の VREF バスに電源を供給する複数の VREF ピンをサポートします。VREF
ピンを、バンク内で I/O 規格に対応する正しい電圧に設定してください。各 I/O バン
クが任意の時点で持つことができるのは、1 つの VCCIO 電圧レベルと 1 つの VREF 電
圧レベルだけです。VREF ピンは、電圧基準として使用されていない場合に汎用 I/O ピ
ンとして使用することができないので、VCCIO または GND に接続しなければなりませ
ん。
シングル・エンド規格または差動規格に対応する I/O バンクは、すべての電圧リファ
レンス形式の規格が同じ VREF 設定を使用している限り、電圧リファレンス形式の規
格をサポートできます。性能上の理由により、電圧リファレンス形式の入力規格は、
電源として独自の VCCPD レベルを使用します。したがって、2.5 V 以下の VCCIO を持つ
バンクに電圧リファレンス形式の入力信号を配置することができます。電圧リファレ
ンス形式の双方向信号および出力信号は、I/O バンクの VCCIO 電圧レベルでドライブ・
アウトしなければなりません。
異なる I/ O バンクと Stratix V トランシーバ・バンクには、それぞれ LVDS 信号の別の
サポートと追加のサポートが含まれています。
75.
2010 年 12 月
LVDS とトランシーバ機能の I/O バンク・サポートを確認。
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 32
I/O およびクロックのプランニング
f LVDS I/O 規格で使用可能なチャネル数について詳しくは、
「Stratix V デバイス・ハンド
ブック Volume 1」の 「High-Speed Differential I/O Interface and DPA in Stratix V Devices」の
章を参照してください。フロアプラン・アサインメントについて詳しくは、「Stratix V
デバイス・ハンドブック Volume 2」の 「Transceiver Architecture in Stratix V Devices」の
章を参照してください。
f I/O について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の 「I/O Features
in Stratix V Devices」の章を参照してください。
f 各 I/O 規格の電気的特性について詳しくは、
「Stratix V デバイス・ハンドブック Volume
3」の 「DC and Switching Characteristics for Stratix V Devices」の章を参照してください。
メモリ・インタフェース
Stratix V デバイスは、小型のモジュール・ベースの I/O バンク構造により、幅広い外
部メモリ・インタフェースに迅速かつ容易に適合する効率的なアーキテクチャを提
供します。Stratix V デバイスは、DDR3、DDR2、DDR SDRAM、QDRII+、QDRII SRAM、
および RLDRAM II をサポートします。Stratix V FPGA は、トランシーバをサポートしな
いデバイスのすべてのサイドで I/O バンクの DDR 外部メモリをサポートすることが
できます。
76.
各メモリ・インタフェースの UniPHY メガファンクション(または IP コア)を使用して、
該当するドキュメントの接続ガイドライン / 制約に従う。
セルフ・キャリブレート UniPHY メガファンクションは、Stratix V デバイスの I/O 構
造を活用するように最適化されています。UniPHY メガファンクションでは、外部メ
モリ・インタフェース機能を設定し、システムに最適な物理インタフェース(PHY)
の設定を支援します。アルテラのメモリ・コントローラ MegaCore ファンクションを
使用する場合、UniPHY メガファンクションが自動的にインスタンス化されます。
アルテラの IP を使用してデバイス内に複数のメモリ・インタフェースを設計する場
合は、1つのメモリ・インタフェースを一度だけ設計してそれを繰り返しインスタ
ンス化する方法を取らずに、必ず各インスタンス用の固有インタフェースを生成し
て、良好な結果が得られるようにしてください。
77.
メモリ・インタフェースに専用 DQ/DQS ピンおよび DQ グループを使用。
データ・ストローブ DQS および DQ ピンの位置は、Stratix V デバイスで固定されてい
ます。デバイス・ピンアウトをデザインする前に、詳細については、メモリ・イン
ターフェイスのガイドラインおよびこれらとその他のメモリ関連の信号の接続に関
連している重要な制限を参照してください。
f 特定の外部メモリ・インタフェースのトピックについて詳しくは、次のドキュメン
トを参照してください。
■
Stratix V デバイスの外部メモリ・デバイスとの接続およびピン・プランニングに
ついて詳しくは、「外部メモリ・インタフェース・ハンドブック」の 「Volume 2:
Device, Pin, and Board Layout Guidelines」を参照してください。
■
メモリ・スピードおよび最大クロック・レートについて、「External Memory
Interface Spec Estimator」を参照してください。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
I/O およびクロックのプランニング
■
■
ページ 33
UniPHY メガファンクションについて詳しくは、以下のユーザーガイドを参照して
ください。
■
「DDR2 and DDR3 SDRAM Controller with UniPHY User Guide」
■
「QDR II and QDR II+ SRAM Controller with UniPHY User Guide」
■
「RLDRAM II Controller with UniPHY IP User Guide」
関連情報については、「External Memory Solutions Center」を参照してください。
兼用ピンおよび特殊ピンの接続
Stratix V デバイスは、兼用コンフィギュレーション・ピンによる I/O の柔軟性を可能
にします。兼用コンフィギュレーション・ピンは、デバイス・コンフィギュレーショ
ンの完了後は汎用 I/O として使用できます。Device and Pin Options ダイアログ・ボッ
クスの Dual-Purpose Pins のカテゴリで、各兼用ピンに必要な設定を選択します。これ
らのピンは、コンフィギュレーション手法に応じて、通常の I/O ピン、トライ・ス
テート入力、グランドをドライブする出力、または規定されていない信号をドライ
ブする出力として予約することができます。
また、GCLK ネットワークにドライブする専用クロック入力ピンも、クロック・ピン
として使用されていない場合は、汎用入力ピンとして使用できます。クロック入力ピ
ンには専用 I/O レジスタがないので、クロック入力を汎用入力として使用するとき、
I/O レジスタは ALM ベースのレジスタを使用します。
デバイス・ワイドのリセットおよびクリア・ピンは、イネーブルされていない場合
はデザイン I/O として使用できます。詳細は、24 ページの「デバイス・ワイド出力イ
ネーブル・ピン」および 43 ページの「レジスタ・パワーアップ・レベルとコント
ロール信号」を参照してください。
78.
2010 年 12 月
兼用ピンの設定を行い、これらのピンを通常の I/O として使用する際の制約をチェック。
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 34
I/O およびクロックのプランニング
Stratix V の I/O 機能
Stratix V の双方向 I/O エレメント(IOE)は、迅速なシステム統合を実現すると同時
に、内部ロジックの能力を最大化し、システム・レベルの性能を達成するのに必要
な広帯域幅を提供することに重点を置いて設計されています。デバイス・インタ
フェースのための高度な機能は、デバイス間の高速データ転送を補助しており、PCB
の複雑さとコストを低減します。表 2 に、Stratix V の I/O 機能、使用方法に関する情
報とデザイン検討事項、およびこれらの機能に関する詳細情報の参照先を示します。
表 2. Stratix V の I/O 機能
機能
使用方法
ガイドラインおよび詳細情報
MultiVolt I/O イン
タフェース
この機能により、すべてのパッケージが異
なる電源電圧のシステムとインタフェース
できます。VCCIO ピンは要求される出力のレ
ベルに応じて、1.2-、1.25-、1.35-、1.5-、
1.8-、2.5-、または 3.0-V のいずれかの電源に
接続することができます。出力レベルは電
源と同じ電圧のシステムと互換性がありま
す。VCCPD 電源ピンは、2.5-V または 3.0-V の
電源に接続されている必要があります。
MultiVolt I/O のサポートの概要、サポートさ
れている I/O 規格、および出力の VCCIO、
VCCPD、VREF、およびボード VTT の標準値に
ついては、前の項と「Stratix V デバイス・
ハンドブック」の 「I/O Features in Stratix V
Devices」の章を参照してください。アルテラ
では、入力信号が 3.0 V か 3.3 V のとき、I/O
ピンの上に外部のクランプ・ダイオードを
使用することを推奨しています。
3.3-V I/O インタ
フェース
プログラマブル
出力ドライブ強
度
Stratix V I/O バッファは、システムのトラン
スミッタまたはレシーバとして 3.3-V I/O 規
格をサポートします。Stratix V の VCCIO 電圧
は 3.0 V で動作されるとき、出力 High 電圧
、入力 High 電
(VOH)、出力 Low 電圧(VOL)
圧(VIH)、および入力 Low 電圧(VIL)のレ
ベルは、3.3-V I/O 規格に適合します。
特定の I/O 規格に使用できるプログラマブ
ル・ドライブ強度コントロール機能です。
長い伝送線路またはレガシー・バックプ
レーンに起因する高い信号減衰の影響を緩
和できます。ドライブ強度を高くすると、
I/O 性能は向上しますが、インタフェースの
ノイズも増大するため、ドライブ強度コン
トロール機能を使用してノイズを管理でき
ます。
Stratix V デバイスのデザイン・ガイドライン
デバイスの信頼性と適切な動作を実現する
には、Stratix V デバイスを使用して 3.3 V I/O
システムとインタフェースするときに、デ
バイスの絶対最大定格に違反しないことが
重要です。アルテラでは、オーバシュート
電圧およびアンダシュート電圧は仕様範囲
内にあることを確認するように、IBIS シ
ミュレーションを実行することを推奨して
います。詳細は、「Stratix V デバイス・ハン
ドブック Volume 1」の「I/O Features in Stratix
V Devices」の章を参照してください。
出力バッファ・ドライブ強度が十分に高い
が、I/O 規格の電圧スレッショルド・パラ
メータに違反する過剰なオーバーシュート
やアンダーシュートは生じないことを確認
してください。アルテラでは、特定のアプ
リケーションに対する正しいドライブ強度
設定を決定するために、IBIS または SPICE
シミュレーションを実行することを推奨し
ています。規格および設定の一覧は、
「Stratix V デバイス・ハンドブック Volume 1」
の 「I/O Features in Stratix V Devices」の章を参
照してください。
2010 年 12 月
Altera Corporation
I/O およびクロックのプランニング
ページ 35
表 2. Stratix V の I/O 機能
機能
使用方法
ガイドラインおよび詳細情報
プログラマブ
ル・スルー・
レート・コント
ロール
低ノイズ性能または高速性能が得られるよ
うに、各ピンをコンフィギュレーションし
ます。高速スルー・レートを指定した場合
は、高速転送が行われます。より高速なス
ルー・レートを使用して、メモリ・インタ
フェース・アプリケーションで得られるタ
イミング・マージン、または出力ピンに高
い容量性負荷がある場合のタイミング・
マージンを改善することができます。低速
スルー・レートを指定した場合、システ
ム・ノイズの低減には役立ちますが、立ち
上がりおよび立ち下がりエッジに一定の遅
延が追加されます。スルー・レートを使用
して、SSN を低減することができます。
低速スルー・レートを使用する場合は、イ
ンタフェースが性能要件を満たしているこ
とを確認してください。アルテラでは、特
定のアプリケーションに対する正しいス
ルー・レート設定を決定するために、IBIS
または SPICE シミュレーションを実行する
ことを推奨しています。
プログラマブル
IOE 遅延
プログラマブル IOE 遅延は、ゼロ・ホール
この機能によってバスにおける信号間の不
ド・タイムの維持、セットアップ・タイム 確実性が小さくなるため、リード・マージ
の最小化、clock-to-output 時間の向上を実現 ンおよびタイム・マージンを確保するのに
することができます。プログラマブル IOE
役立ちます。遅延の仕様について詳しくは、
遅延は、デスキュー回路として使用し、バ 「Stratix V デバイス・ハンドブック Volume 3」
スのすべてのビットが同じ遅延でデバイス の 「DC and Switching Characteristics for Stratix
V Devices」の章を参照してください。
に入出力されるようにします。
遅延を使用して、出力バッファのデュー
ティ・サイクルを調整し、チャネル間ス
キューを補正し、意図的にチャネル間ス
キューを導入することによって SSO ノイズ
を低減し、高速メモリ・インタフェースの
タイミング・マージンを改善することがで
きます。
プログラマブル
出力バッファ遅
延
シングル・エンド出力バッファの遅延チェ
インは、出力バッファの立ち上がりエッジ
および立ち下がりエッジ遅延を独立して制
御することができます。
オープン・ドレ
イン出力
オープン・ドレインとしてコンフィギュ
レーションした場合、出力のロジック値は
high-Z または 0 のいずれかです。システム内 一般に、ロジック High を供給するには外部
の複数のデバイスでアサートできるシステ プルアップ抵抗が必要です。
ム・レベルのコントロール信号で使用され
ます。
バス・ホールド
約 7 k の公称抵抗値(RBH)を持つ抵抗を
使用して、次の入力信号が現れるまで I/O
ピンの信号を最後にドライブされた状態に
ウィーク状態で保持します。この機能によ
り、バスがトライ・ステートになったとき、
信号レベルを保持するための外部プルアッ
プ抵抗またはプルダウン抵抗が不要になり
ます。バス・ホールド回路は、ノイズに
よって高周波数スイッチングが予定外に発
生しそうな場合、ドライブされていないピ
ンを入力スレッショルド電圧から離します。
2010 年 12 月
Altera Corporation
バス・ホールド機能がイネーブルにされて
いる場合、プログラマブル・プルアップ・
オプションは使用することができません。
I/O ピンが差動信号用にコンフィギュレー
ションされているときは、バス・ホールド
機能をディセーブルにしてください。各
VCCIO 電圧レベルのための、この抵抗を通し
てドライブされる特定の持続電流、および
次にドライブされる入力レベルの識別に使
用されるオーバードライブ電流については、
「 Stratix V デバイス・ハンドブック Volume 3 」
の 「DC and Switching Characteristics for Stratix
V Devices」の章を参照してください。
Stratix V デバイスのデザイン・ガイドライン
ページ 36
I/O およびクロックのプランニング
表 2. Stratix V の I/O 機能
機能
プログラマブ
ル・プルアップ
抵抗
使用方法
ガイドラインおよび詳細情報
プルアップ抵抗(通常 25 k)は、ユー
ザー・モードのときに I/O を VCCIO レベルに
ウィーク状態で保持します。オープン・ド
レイン出力と併用して、外部プルアップ抵
抗を不要にすることができます。
プログラマブル・プルアップ・オプション
がイネーブルされている場合、バス・ホー
ルド機能は使用することができません。
ドライバ・インピーダンス・マッチングは、
I/O ドライバに伝送ラインのインピーダンス
と厳密にマッチングする制御された出力イ
ンピーダンスを提供して、反射を大幅に低
減します。On-Chip Termination (OCT) は、信
号品質の維持、ボード・スペースの節約、
外部コンポーネント・コストの低減を実現
On-Chip
Termination (OCT) します。キャリブレーション付きまたは
キャリブレーションなし直列 On-Chip
Termination(チップ内終端)(RS)、キャリ
ブレーション付き並列 On-Chip Termination
(RT)、シングル・エンド I/O 規格用のダイ
ナミック直列および並列終端、差動 LVDS
I/O 規格用の差動 On-Chip Termination(RD)
に対するサポートが提供されています。
異なる I/O 規格が同じ VCCIO 電源電圧を使用
する場合、それらの I/O 規格に対して、同
じ I/O バンクで OCT RS および RT がサポート
されます。I/O バンクの各 I/O は、OCT RS、
プログラマブル・ドライブ強度、または
OCT RT をサポートするために、独立してコ
ンフィギュレーションすることができます。
同じ I/O バッファに対して、OCT RS とプロ
グラマブル・ドライブ強度の両方をコン
フィギュレーションすることはできません。
差動 OCT RD は、すべての I/O ピンはで使用
できます。この機能のサポートおよび実装
について詳しくは、「Stratix V デバイス・ハ
ンドブック」の 「I/O Features in Stratix V
Devices」の章を参照してください。
プログラマブ
ル・プリエン
ファシス
「Stratix V デバイス・ハンドブック Volume 1」
出力信号の高周波成分の振幅を大きくして、
の 「High-Speed Differential I/O Interfaces and
伝送線路における周波数依存減衰を補償す
DPA in Stratix V Devices」の章を参照してくだ
るのに役立ちます。
さい。
プログラマブル
差動出力電圧
プログラマブル VOD 設定で、トレース長と
消費電力を最適化するように出力アイの高 「Stratix V デバイス・ハンドブック Volume 1」
さを調整できます。より小さい VOD 振幅は
の 「High-Speed Differential I/O Interfaces and
消費電力を低減しますが、より高い VOD 振
DPA in Stratix V Devices」の章を参照してくだ
幅はレシーバ端における電圧マージンを向 さい。
上させます。
DPA および SoftCDR サポート付
き専用差動 I/O
SERDES 回路
Stratix V GX および E デバイスのすべての I/O
は最大 1.424 Gbps データ・レートの高速
LVDS インタフェースをサポートするビルト
イン SERDES 回路を備えています。ソース・
シンクロナス・クロックおよび受信したシ
リアル・データ間のスキューを補償するた
めに DPA 回路は最適な位相を自動的に選択
します。ソフト CDR モードはチップ間の同
期と非同期アプリケーション、および
SGMII プロトコルのボード間への短いアプ
リケーションに対する機会を提供します。
DPA を使用する場合、MegaWizard Plug-In
Manager の機能をイネーブルします。DPA の
使用は高速差動チャネルの配置に何らかの
制約を加えます。機能説明および配置ガイ
ドラインについては、「Stratix V デバイス・
ハンドブック Volume 1」の 「High-Speed
Differential I/O Interfaces and DPA in Stratix V
Devices」の章を参照してください。
詳細なガイドラインのために、以下のチェックリスの項目を考慮し、表 2 の適切なド
キュメンテーションを参照してください。
79.
電流強度、スルー・レート、I/O 遅延、オープン・ドレイン、バス・ホールド、プログラ
マブル・プルアップ抵抗、PCI クランプ・ダイオード、プログラム可能なプリエンファシ
スと VOD など、I/O インタフェースに役立つ利用可能なデバイスの I/O 機能をチェック。
80.
OCT 機能を使用して、ボード・スペースを節約。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
I/O およびクロックのプランニング
ページ 37
81.
必要な終端方法がすべてのピン位置でサポートされていることを確認。
82.
高速 LVDS インタフェース用の DPA、非 DPA またはソフト CDR の適切なモードを選択。
クロックおよび PLL の選択
クロック方式のプランニングでの最初のステージは、システムのクロック要件を決
定することです。デバイスの使用可能なクロック・リソースを理解し、それに応じて
デザインのクロック方式をプランニングします。タイミング性能に関する要求、およ
び特定のクロックによってドライブされるロジック量を考慮してください。
Stratix V デバイスは、低スキュー、高ファンアウトの専用配線ネットワークを提供し
ます。これらのネットワークは、デバイス内で階層的な構造 (16 GCLK + 92 RCLK + 309
PCLK) で編成されている最大 417 個の固有のクロック・ドメインを提供します。デバ
イスごとに最大 28 個の PLL があり、PLL ごとに最大 18 個の個別にプログラム可能
な出力があります。16 本の専用差動 GCLK 入力ピンまたは 48 ~ 56 のシングル・エン
ド・クロック入力を使用することができます。
83.
クロックおよびグローバル・コントロール信号に、正しい専用クロック・ピンおよび配
線信号を使用。
専用クロック・ピンはクロック・ネットワークを直接ドライブし、他の I/O ピンと比
較して、スキューが確実に低減されます。ファンアウトの大きい信号のスキューを低
減しながら遅延を予測可能なものするには、専用配線ネットワークを使用します。ま
た、クロック・ピンとクロック・ネットワークを使用して、非同期リセットなどの
コントロール信号をドライブすることも可能です。
84.
デバイス・フラクショナルの PLL をクロック管理に使用。
特定のクロック入力は、特定の低スキュー配線ネットワークをドライブできる特定
の PLL に接続します。各 PLL に対するグローバル・リソースの可用性と各クロック
入力ピンに対する PLL の可用性を解析します。
以下の説明を使用して、デザインのクロック信号にどのクロック・ネットワークが
適しているかを判断してください。
2010 年 12 月
■
GCLK ネットワークは、デバイス全体でドライブ可能であり、デバイス・ロジック
の低スキュー・クロック・ソースとして働きます。このクロック領域は、他のク
ロック領域に比べて遅延が最大になりますが、デバイス内のすべてのディスティ
ネーションに信号を配信することができます。このオプションは、グローバル・
リセット / クリア信号の配線、またはデバイス全体のクロックの配線に適してい
ます。
■
RCLK ネットワークは、リージョナル・クロック・ネットワーク(RCLK)はそれ
自身がドライブするエリアにのみ属し、デバイスの 1 つのエリア内に含まれるロ
ジックに対して、最小のクロック遅延とスキューを実現します。
■
IOE と内部ロジックは、GCLK および RCLK をドライブして、内部で生成されるグ
ローバルまたはリージョナル・クロック、および同期クリアまたは非同期クリア
やクロック・イネーブルなど、その他の高ファンアウト・コントロール信号を生
成することもできます。
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 38
I/O およびクロックのプランニング
85.
■
PLL は、内部で生成された GCLK や RCLK からはドライブできません。PLL への入力
クロックは、専用のクロック入力ピン、ピンまたは PLL から供給される
GCLK/RCLK のみを使用する必要があります。
■
PCLK ネットワークは、Stratix V デバイスの周辺からドライブされる個々のクロッ
ク・ネットワークの集合です。DPA ブロック、PLD トランシーバ・インタフェー
ス・クロック、I/O ピン、および内部ロジックからのクロック出力により、PCLK
ネットワークをドライブできます。これらの PCLK は、GCLK および RCLK ネット
ワークと比べるとスキューが高く、汎用配線の代わりに使用して、Stratix V デバ
イスの内外に信号をドライブできます。
各 PLL およびクロック・ピンの入力および出力配線接続を解析。PLL 入力が専用クロッ
ク・ピンまたは別の PLL から供給されることを確認。
f これらの機能およびクロック接続について詳しくは、これらの機能およびクロック
接続について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の 「Clock
Networks and PLLs in Stratix V Devices」の章を参照してください。
システムがターゲット・デバイスで使用可能な数を超えるクロック信号またはコン
トロール信号を必要とする場合は、専用クロック・リソースを節約することができ
るケースを検討します。特にクロック遅延およびクロック・スキューがデザインの
性能に重大な影響を及ぼさない部分での、高ファンアウト信号および低周波数信号
について検討してください。Quartus II Assignment Editor で Global Signal アサインメン
トを使用して、グローバル配線のタイプを選択するか、アサインメントを Off に設定
して、信号がいかなるグローバル配線リソースも使用しないように指定します。
PLL 機能ガイドライン
システム要件に基づき、FPGA デザインに必要なクロック周波数と、FPGA で使用可
能な入力周波数を定義します。これらの仕様を使用して、PLL 方式を決定します。
Quartus II MegaWizard Plug-In Manager を使用して、Altera PLL メガファンクション用の
設定を入力し、結果をチェックして特定の機能や入力 / 出力周波数を特定の PLL に
実装できるかどうかを確認します。
86.
PLL 機能をイネーブルにし、MegaWizard Plug-In Manager の設定をチェック。
Stratix V デバイスには整数 PLL に加えてフラクショナル PLL が含まれています。PLL
は整数または強化フラクショナル PLL としてコンフィギュレーションできます。1 つ
のフラクショナル PLL は最大 18 出力カウンタとすべての外部クロック出力を使用す
ることができます。2 つのフラクショナル PLL は 18 出力カウンタを共有します。
また、ボード上に必要な発振器の数を減らすだけではなく、1 つの基準クロック・
ソースから複数のクロック周波数を合成することによって、FPGA で使用されるク
ロック・ピンを低減するためにフラクショナル PLL を使用することができます。さら
に、フラクショナル PLL はクロック・ネットワーク遅延補正、ゼロ遅延バッファ、
およびトランシーバの送信クロッキングに対して使用できます。
Stratix V デバイスの PLL は豊富な機能を備えており、クロック・フィードバック・
モード、スイッチオーバー、ダイナミックな位相シフトなどの先進的な機能をサ
ポートしています。
f PLL 機能について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の 「Clock
Networks and PLLs in Stratix V Devices」の章を参照してください。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
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I/O およびクロックのプランニング
ページ 39
クロック・フィードバック・モード
Stratix V の PLL は、最大でソース同期モード、LVDS 補正のソース・シンクロナス・
モード、方向補償モード、ノーマル・モード、ゼロ遅延バッファ(ZDB)モード、お
よび外部フィードバック・モードの 6 種類のクロック・フィードバック・モードを
サポートします。各モードでは、クロックの逓倍と分周、位相シフト、プログラマブ
ル・デューティ・サイクルを実行できます。アプリケーションに合わせて正しい
フィードバック・モードを選択してください。
87.
正しい PLL フィードバック補償モードを選択することを確認。
クロック出力
クロック出力を専用クロック出力ピンまたは専用クロック・ネットワークに接続す
ることができます。
88.
PLL が必要なクロック出力数を提供し、専用クロック出力ピンを使用していることを
チェック。
クロック・コントロール・ブロック
グローバルおよびリージョナル・クロック・ネットワークごとに、専用のクロック・
コントロール・ブロックがあります。コントロール・ブロックは、以下の機能をサ
ポートしています。
■
クロック・ソースの選択(グローバル・クロックに対してはダイナミック選択)
■
GCLK マルチプレキシング
■
クロックのパワーダウン(スタティックまたはダイナミック・クロック・イネー
ブルまたはディセーブル付き)
デザインで組み合わせロジックを使用せずに、異なるクロック入力信号またはパ
ワーダウン・クロック・ネットワークを選択して消費電力を低減する場合は、これ
らの機能を使用します。Stratix V デバイスでは、クロック・イネーブル信号は PLL 出
力カウンタ・レベルではなく、クロック・ネットワーク・レベルでサポートされて
いるので、PLL が使用されていないときでもクロックをオフにすることができます。
f ALTCLKCTRL メガファンクションを使用したクロック・コントロール・ブロックの設
定方法については、「Clock Control Block Megafunction User Guide (ALTCLKCTRL)」参照し
てください。
89.
クロックの選択とパワーダウンにクロック・コントロール・ブロックを使用。
I/O 同時スイッチング・ノイズ
SSN は、多数の I/O が同時に電圧レベルを変化させる(近接して)と問題になりま
す。I/O およびクロック接続をプランニングするとき、以下のチェックリストの推奨
事項を検討してください。
2010 年 12 月
90.
デザインを解析して、SSN 問題が発生する可能性があるかどうか調べる。
91.
可能であれば、同時に電圧レベルを切り換えるピン数を減らす。
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 40
デザイン・エントリ
92.
スイッチング速度が高い I/O には、差動 I/O 規格と低電圧規格を使用。
93.
スイッチング速度が高い I/O には低いドライブ強度を使用します。デフォルトのドライブ
強度設定は、デザインで要求されるドライブ強度設定よりも高い場合がある。
94.
各バンク内の同時スイッチング出力ピン数を減らす。可能であれば、出力ピンを複数の
バンクに分散させる。
95.
バンク使用率が 100% を十分に下回っている場合は、スイッチング I/O をバンク全体に均
等に分散させて領域内のアグレッサの数を減らして、SSN を低減。
96.
同時にスイッチングするピンを、SSN に敏感な入力ピンから分離。
97.
重要なクロック・コントロール信号および非同期コントロール信号は、大きなスイッチ
ング・バスから離して、グランド信号の近くに配置。
98.
PLL 電源ピンから 1 本または 2 本分離れた I/O ピンを、スイッチング速度が速い、または
ドライブ強度が高いピンに使用しないようにする。
99.
スタッガード出力遅延を使用して、出力信号を経時的にシフトするか、調整可能なス
ルー・レート設定を使用。
使用可能な機能について詳しくは、34 ページの「Stratix V の I/O 機能」を参照してく
ださい。
デザイン・エントリ
複雑な FPGA デザインの開発では、適切なデザイン手法およびコーディング・スタイ
ルが、デバイスのタイミング性能、ロジック使用率、およびシステムの信頼性にき
わめて大きな影響を与えます。さらに、デザインをプランと作成する間、デザインの
生産性を向上させるために、階層およびチーム・ベース・デザインを計画します。
デザインの推奨事項
同期デザインでは、クロック信号がすべてのイベントをトリガします。すべてのレ
ジスタのタイミング要件が満たされている限り、同期デザインはすべてのプロセス、
電圧、および温度(PVT)条件で、予測可能かつ信頼性の高い方法で動作します。同
期デザインでは、簡単に異なるデバイス・ファミリやスピード・グレードをター
ゲットにすることができます。
100.
同期デザイン手法を使用。クロック信号に注意。
非同期デザイン手法に関する問題としては、デバイスにおける伝播遅延への依存、
不完全なタイミング解析、およびグリッチが発生する可能性があります。クロック信
号は、デザインのタイミング精度、性能、および信頼性に大きな影響を及ぼすので、
特に注意してください。クロック信号に関連する問題は、デザインにおいて機能上の
問題およびタイミング問題を引き起こす可能性があります。最良の結果を得るため
に、専用クロック・ピンと専用クロック配線を使用します。クロックの反転、逓倍、
および分周には、デバイスの PLL を使用します。クロックの多重化およびゲーティン
グには、組み合わせロジックの代わりに専用のクロック・コントロール・ブロック、
または PLL クロック・スイッチオーバー機能を使用します。20 ページの「PLL ボー
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
デザイン・エントリ
ページ 41
ド・デザイン・ガイドライン」を参照してください。内部生成クロック信号を使用す
る必要がある場合は、グリッチを低減するためにコントロール信号として使用され
る組み合わせロジックの出力をラッチします。例えば、組み合わせロジックを使用し
てクロックを分周する場合、ディバイダ回路をクロックするのに使用したクロック
信号で最終ステージをクロックします。
101.
デザインの信頼性をチェックするために Quartus II Design Assistant を使用。
Quartus II ソフトウェアのデザイン・アシスタントは、デザイン・フローの早期にお
けるデザイン問題のチェックを可能にするデザイン・ルール・チェック・ツールで
す。デザイン・アシスタントは、デザインがアルテラ推奨のデザイン・ガイドライン
またはデザイン・ルールを順守しているかどうかをチェックします。デザイン・アシ
スタントを実行するには、Processing メニューで Start をポイントして、Start Design
Assistant をクリックします。デザイン・アシスタントがコンパイル時に自動的に実行
されるように設定するには、Settings ダイアログ・ボックスで Run Design Assistant
during compilation をオンにします。また、サードパーティの「リント」ツールを使
用してコーディング・スタイルをチェックすることもできます。
f デザインの推奨事項および Design Assistant の使用について詳しくは、「Quartus II ハン
ドブック Volume 1」の 「Design Recommendations for Altera Devices and the Quartus II
Design Assistant」の章を参照してください。業界紙を参照して、複数のクロック・デ
ザインに関する詳しい情報を入手することもできます。適切な解析については、
www.sunburst design.com を参照してください。
メガファンクションの使用
アルテラは、アルテラのデバイス・アーキテクチャ用に最適化された、パラメータ
化可能なメガファンクションを提供しています。独自のロジック・コード作成の代わ
りにメガファンクションを使用することで、デザインの作業時間を節約することが
できます。さらに、アルテラが提供するメガファンクションは、より効果的なロジッ
クの合成およびデバイスの実装を提供する場合もあります。メガファンクションのサ
イズを拡大 / 縮小し、パラメータでさまざまなオプションを設定することができま
す。メガファンクションには、LPM(Library of Parameterized Modules)メガファンク
ションおよびアルテラ・デバイス特有のメガファンクションが含まれます。3 ページ
の「IP の選択」で説明したように、アルテラおよびサードパーティの IP およびリ
ファレンス・デザインを活用して、デザイン時間を節約することもできます。
Quartus II MegaWizard Plug-In Manager は、メガファンクションをカスタマイズするた
めのユーザー・インタフェースを備えています。すべてのポートとパラメータを正し
く設定するために、MegaWizard Plug-In Manager を使用してメガファンクションのパ
ラメータを構築または変更する必要があります。
102.
MegaWizard Plug-In Manager でメガファンクションを使用。
f 特定のメガファンクションについて詳しくは、Quartus II Help またはアルテラ・ウェ
ブサイトの 「User Guides Literature」ページのメガファンクション・ユーザーガイドを
参照してください。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 42
デザイン・エントリ
リコンフィギュレーション
デザインの他の部分は、それぞれダイナミック・リコンフィギュレーションおよび
部分的なリコンフィギュレーションを使用することによって実行されている間、
Stratix V デバイスは簡単にトランシーバおよび FPGA コアを変更することができます。
ダイナミック・リコンフィギュレーション
Stratix V デバイスは、デバイスの部分の電源を切るまたは隣接するトランシーバ・
チャネルを中断することなく、さまざまなプロトコル、データ・レート、および
PMA 設定用トランシーバの異なる部分をダイナミックにリコンフィギュレーション
することができます。
f ダイナミック・リコンフィギュレーション・オプションについて詳しくは、「Stratix
V デバイス・ハンドブック Volume 2」の 「Dynamic Reconfiguration in Stratix V Devices」
の章を参照してください。
部分的なリコンフィギュレーション
部分的なリコンフィギュレーションが同時に動作しない多くの組み合わせのあるデ
ザインに適しています。他のセクションは、FPGA の 1 つのセクションが作動し続け
ていますが、もう 1 つのセクションは新機能のためにリコンフィギュレーションさ
れます。部分的なリコンフィギュレーションは FPGA で同時に動作しない機能を実装
する必要がなくなることによって、ロジック集積度を向上させ、デバイスのリソー
ス数を減らす可能性があります。
f 部分的なリコンフィギュレーションについて詳しくは、「Increasing Design
Functionality with Partial and Dynamic Reconfiguration in 28-nm FPGAs」のホワイト・ペー
パーを参照してください。
推奨 HDL コーディング・スタイル
HDL コーディング・スタイルは、プログラマブル・ロジック・デザインの結果の品
質に大きな影響を与える可能性があります。最適な合成結果が得られるように、アル
テラの推奨コーディング・スタイルを使用してください。メモリ・ファンクションお
よびデジタル・システム処理(DSP)ファンクションを設計する場合、デバイスの
アーキテクチャを理解すれば、専用のロジック・ブロックのサイズやコンフィギュ
レーションを活用できます。
103.
特にメモリおよび DSP ブロックなどのデバイス専用ロジックを推測する場合は、推奨
コーディング・スタイルに従う。
f 具体的な HDL コーディング例と推奨事項については、
「Quartus II ハンドブック Volume
1」の 「Recommended HDL Coding Styles」の章を参照してください。その他のツール特
有のガイドラインについては、合成ツールのドキュメントを参照してください。
Quartus II ソフトウェアでは、テキスト・エディタの右クリック・メニューから選択
できる Language Templates の HDL の例を使用できます。
Stratix V デバイスのデザイン・ガイドライン
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デザイン・エントリ
ページ 43
レジスタ・パワーアップ・レベルとコントロール信号
Stratix V デバイスはオプションのチップ・ワイドのリセットをサポートしており、こ
のリセットによってメモリ・ブロックのレジスタを含む(ただし、メモリ内容その
ものは含まない)、デバイスのすべてのレジスタのクリアをすべて無効にすることが
できます。この DEV_CLRn ピンが Low にドライブされると、すべてのレジスタがクリ
アされ 0 にリセットされます。以下のパラグラフでは、合成により NOT-gate pushback と呼ばれる最適化が実行され、その場合に影響を受けたレジスタが DEV_CLRn が
Low にドライブされるときに 1 にプリセットされているかのように振舞うときの状
況について説明します。DEV_CLRn ピンが High にドライブされると、すべてのレジス
タはプログラムされたとおりに動作します。このチップ・ワイドのリセットを使用す
るには、デザインをコンパイルする前に、Device and Pin Options ダイアログ・ボック
スの General カテゴリーで Quartus II ソフトウェアの Enable device-wide reset
(DEV_CLRn) をオンにします。
104.
必要に応じて、すべてのレジスタをクリアするためにチップ・ワイド・リセットを使用。
Stratix V の各ロジック・アレイ・ブロック(LAB)には、各 ALM に対するレジスタ・
コントロール信号をドライブするための専用ロジックも内蔵されています。このコン
トロール信号には、3 本のクロック、3 本のクロック・イネーブル、2 本の非同期ク
リア、同期クリア、および同期ロードが含まれます。LAB 内で信号が共有されるた
め、レジスタ・コントロール信号によりレジスタを LAB 内に実装する方法が制限さ
れます。コントロール信号がデバイス・アーキテクチャ内の専用コントロール信号を
使用することが重要です。したがって、場合によっては、デザインで使用する異な
るコントロール信号の数を制限する必要があります。
f LAB および ALM アーキテクチャについて詳しくは、
「Stratix V Device Handbook Volume 1」
の 「Logic Array Blocks and Adaptive Logic Modules in Stratix V Devices」の章を参照してく
ださい。
リセットがアサートされたときにコントロール信号を使用できない場合は、通常非
同期リセットを使用してロジックをリセットします。推奨されるリセット・アーキテ
クチャでは、リセット信号を非同期でアサートし、かつ同期してディアサートする
ことができます。リセット信号のソースは、グローバル配線リソースに直接接続でき
るレジスタの非同期ポートに接続されます。同期ディアサーションにより、すべての
ステート・マシンとレジスタを同時に起動することができます。同期ディアサーショ
ンは、フリップ・フロップのアクティブ・クロック・エッジまたはその付近で非同
期リセット信号がリリースされて、フリップ・フロップの出力が準安定の不定状態
になる可能性も回避します。
f 業界紙を参照して、リセット・デザインに関する詳しい情報を入手することができ
ます。リセット・アーキテクチャの適切な解析を行うには、www.sunburst-design.com
を参照してください。
デフォルトで、Quartus II の合成は、デフォルトにより Power-Up Don’t Care と呼ばれ
るロジック・オプションをイネーブルします。このオプションでは、デザインがデ
バイス・アーキテクチャのパワーアップ状態に依存しないとみなして、ソフトウェ
アが High にスタックしたレジスタを削除することができます。他の合成ツールが同
様の仮定を使用することもあります。
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ページ 44
デザイン・エントリ
設計者は通常デザインには、必ずしもパワーアップ時ではなく、リセット後にすべ
てのレジスタを適切な値に強制する明示的なリセット信号を使用します。非同期リ
セットによってボードが安全な状態で動作できるようデザインを作成できます。その
後で、リセットをアクティブにしてデザインを立ち上げることができます。こうすれ
ば、デバイスのパワーアップ状態に依存する必要はありません。
デザインに特定のパワーアップ条件を強制する合は、合成ツールで使用可能な合成
オプションを使用します。
合成ツールによっては、ソース・コードでラッチされた信号のデフォルト値または
初期値を読み出し、この動作をデバイスに実装することも可能です。例えば、
Quartus II 合成機能は、レジスタにラッチされた信号の HDL デフォルト値および初期
値を Power-Up Level 設定に変換します。このようにすれば、合成された動作は、機能
シミュレーション中に HDL コードのパワーアップ状態に適合します。
f Power-Up Level オプションおよびパワーアップ状態を設定するaltera_attributeアサ
インメントについては、「Quartus II ハンドブック Volume 1」の 「Quartus II Integrated
Synthesis」の章を参照してください。
デバイス・コア内のレジスタは、物理的なデバイス・アーキテクチャにおいて常に
Low(0)ロジック・レベルでパワーアップします。High のパワーアップ・レベルす
なわち 0 以外のリセット値(プリセット信号と呼ばれる場合が多い)を指定した場
合、合成ツールは通常、レジスタで使用可能なクリア信号を使用し、NOT-gate pushback と呼ぶ最適化を実行します。
Low にリセットされたレジスタに対して High のパワーアップ・レベルを割り当てた
場合、または High にプリセットされたレジスタに対して低いパワーアップ・レベル
を割り当てた場合、合成ツールは NOT-gate push back 最適化手法を使用することがで
きず、パワーアップ条件を無視する可能性があります。
105.
レジスタ・パワーアップおよびコントロール信号に使用できるリソースを検討する。リ
セット信号とプリセット信号の両方を 1 個のレジスタに適用しない。
リセット信号とプリセット信号を同じレジスタに実装するために、合成ツールは、
レジスタへの異なるパス間で遅延が異なるためグリッチを発生しやすいロジックと
ラッチでコントロールをエミュレートします。また、これらのレジスタに対するパ
ワーアップ値は未定義です。
f リセット・ロジックおよびパワーアップ条件については、「Quartus II ハンドブック
Volume 1」の 「Recommended HDL Coding Styles」の章を参照して下さい。
階層およびチーム・ベース・デザインのプランニング
Quartus II のインクリメンタル・コンパイル機能は、デザインのロジックを変更した
場合、変更されていないロジックの結果と性能を維持するため、ユーザーはより多
くのデザインの繰り返しを実行し、より効率的にタイミング・クロージャを達成す
ることができます。インクリメンタル・コンパイル・フローでは、システム開発者は
大規模なデザインを個別に設計可能な小さなパーティションに分割します。チーム・
デザイン環境では、チーム・メンバが個々にパーティションで作業を行うことがで
きるため、デザイン・プロセスが簡素化され、コンパイル時間が短縮されます。デザ
インを分割することはオプションですが、ここれらの利点は大規模な Stratix V デザ
インにとって重要です。
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デザイン・エントリ
1
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ボトムアップ・デザイン・フローは HardCopy マイグレーションに対してサポートし
ません。HardCopy V ASIC に移行する場合、すべてのデザイン・ブロックに対するグ
ローバル・アサインメントの一定のセットとトップダウン・インクリメンタル・コ
ンパイル手法を使用します。そして、同じアサインメントが HardCopy リビジョン内
で再作成できます。
Quartus II インクリメンタル・コンパイルでのコンパイル時間の節約と性能の維持を
活用する場合は、デザイン・サイクルの最初からインクリメンタル・コンパイル・
フローをプランします。適切な分割とフロアプラン・デザインは、低いレベルのデザ
イン・ブロックがトップレベルのデザイン要件を満たすのに役立ち、トップレベル・
デザインの統合とタイミングの検証に費やされる時間を短縮します。
f Quartus II ソフトウェアでのインクリメンタル・コンパイル・フローの使用について
詳しくは、「Quartus II ハンドブック Volume 1」の 「Quartus II Incremental Compilation
for Hierarchical and Team-Based Design」の章を参照してください。
デザイン・パーティションのプランニング
FPGA のデザインを分割するには、パーティションが統合されたときに最良の結果が
得られるよう、また各パーティションがデバイス内の他のパーティションに対して
適切に配置されるようにプランする必要があります。
デザイン・パーティションを作成して全体的な結果の品質を改善するには、アルテ
ラの推奨事項を順守してください。例えば、パーティションの I/O 境界をレジスタで
受けることにより、クリティカル・タイミング・パスを個別に最適化可能な 1 つの
パーティション内に維持できます。
それぞれのデザイン・ブロックが個別のファイルで定義されるように、ソースコー
ドを計画してください。これで、ソフトウェアは個別に自動的に各ブロックへの変化
を検出できます。分割するときにより多くの柔軟性を提供するように、デザインに階
層を使用します。階層ツリーから外れたデザイン・ロジックをデザインロジックを維
持します:つまり階層のトップ・レベルのほとんどのロジックが必要であり、下位
デザイン・ブロックがロジックを含んでいます。
106.
インクリメンタル・コンパイル実行のためにソースコードを設定し、またデザインを分
割し、デザイン・フローの早期段階でプランするという推奨事項に従う。
f デザイン・パーティションの作成について詳しくは、
「Quartus II ハンドブック Volume
1」の 「Best Practices for Incremental Compilation Partitions and Floorplan Assignments」の
章を参照してください。
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ページ 46
デザイン・エントリ
ボトムアップおよびチーム・ベース・フローにおけるプランニング
デザインは、複数の Quartus II のプロジェクトで作成されている場合、システム開発
者が下位レベルのブロックの設計者に対して、各パーティションが適切なデバイス・
リソースを使用するように指導することが重要です。デザインが個別に開発されるた
め、各下位レベルの設計者は、全体的なデザインまたは各自のパーティションが他
のパーティションとどのように接続されるのかについて情報を持っていません。この
ような情報の欠如は、システム統合時に問題を引き起こす可能性があります。下位レ
ベル・パーティションの設計者がデザインに着手する前に、ピン位置、物理的制約、
およびタイミング要求を含むトップレベル・プロジェクト情報を設計者に伝達する
必要があります。
107.
特にチーム・ベース・フローで、最高の結果を達成するためにパーティション間でタイ
ミング・バジェットの作成とリソース・バランシングを実行。
システム開発者は、トップレベルでデザイン・パーティションをプランニングし、
Project メニューの Quartus II ソフトウェアの Generate bottom-up design partition scripts
オプションは、トップレベル・プロジェクト情報の下位レベル・モジュールへの転
送プロセスを自動化します。
デザイン・フロアプランの作成
インクリメンタル・コンパイルをフルに活用するために、デザイン・フロアプラン
を作成してデザイン・パーティション間の競合を回避し、各パーティションが他の
パーティションに対して適切に配置されるようにすることができます。各パーティ
ションに対して異なるロケーション・アサインメントを作成した場合、ロケーショ
ンの競合は発生しません。また、デザイン・フロアプランは、ほとんどのリソースが
使用済みであるデバイス・エリアで、Fitter にデザインの一部を配置または再配置す
るよう指示する状況を回避するのに役立ちます。フロアプラン・アサインメントは、
トップダウン手法におけるタイミング・クリティカルなパーティションに推薦され
ます。
108.
デザイン・フローに必要な場合、インクリメンタル・コンパイル・パーティションのた
めのデザイン・フロアプランを作成。
Quartus II Chip Planner を使用して、各デザイン・パーティションに対する LogicLock
領域アサインメントを使用したデザイン・フロアプランを作成することができます。
トップレベル・デザインの基本的なデザインの枠組みがあれば、領域間の接続を表
示し、チップ上のフィジカル・タイミング遅延を見積もり、デザイン・フロアプラ
ンで領域を移動させることができます。完全なデザインをコンパイル済みの場合は、
ロジック配置を表示し、配線が密集する領域を特定してフロアプラン・アサインメ
ントを改善することもできます。
f デザイン・フロアプランの作成について詳しくは、「Quartus II ハンドブック Volume
1」の 「Best Practices for Incremental Compilation Partitions and Floorplan Assignments」の
章を参照してください。フロアプランでの配置アサインメントの作成について詳し
くは、「Quartus II ハンドブック Volume 2」の 「Analyzing and Optimizing the Design
Floorplan」の章を参照してください。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
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デザインの実装、解析、最適化、および検証
ページ 47
デザインの実装、解析、最適化、および検証
デザインのソース・コードを作成し、デバイスの選択およびタイミング要求を含む
制約を適用した後、合成ツールでコードを処理し、それをデバイス・アーキテク
チャのエレメントにマップします。次に、Quartus II Fitter は、配置配線を実行して、
特定のデバイス・リソース内にデザイン・エレメントを実装します。必要に応じて、
Quartus II ソフトウェアを使用して、デザインのリソース使用率を最適化してタイミ
ング・クロージャを達成し、変更されていないデザイン・ブロックの性能を維持し、
コンパイル時間を短縮して将来の繰返しに備えることができます。また、シミュレー
ションまたはフォーマル検証によってデザインの機能性を検証することもできます。
この項では、コンパイル・フローのこれらのステージに関するガイドラインを提供
します。
合成ツールの選択
Quartus II ソフトウェアは、アルテラ・ハードウェア記述言語(AHDL)や回路図によ
るデザイン入力だけでなく Verilog HDL および VHDL も完全にサポートする、高度な
使いやすい合成機能を備えています。また、業界をリードするサードパーティ EDA
合成ツールを使用して、Verilog または VHDL デザインを合成し、次に結果として得ら
れる出力ネットリスト・ファイルを Quartus II ソフトウェアでコンパイルすることも
できます。New Project Wizard または Settings ダイアログ・ボックスの EDA Tools
Settings ページでサードパーティ合成ツールを指定して、合成ネットリストに適した
Library Mapping ファイル (.lmf) を使用します。
ツール・ベンダは絶えず新機能を追加し、ツールの問題を修正し、アルテラ・デバ
イスに対する性能を向上させているため、最新バージョンのサードパーティ合成
ツールを使用するようにしてください。
合成ツールが異なると、得られる結果が異なる可能性があります。アプリケーション
に対して最高の性能を発揮するツールを選択したい場合は、アプリケーションおよ
びコーディング・スタイルに対応した標準的なデザインを合成し、結果を比較する
ことによってツールを実験することができます。正確なタイミング解析およびロジッ
ク使用率の結果を得るために、必ず Quartus II ソフトウェアで配置配線を実行してく
ださい。
109.
サードパーティ合成ツールを指定し、サポートされている正しいバージョンを使用。
合成ツールによっては、Quartus II プロジェクトを作成し、EDA ツールの設定、デバ
イスの選択、および合成プロジェクトで指定したタイミング要求などの制約を渡す
機能を提供するものもあります。配置配線のために Quartus II プロジェクトを設定す
るときに、この機能を使用して時間を節約することができます。
f サポートされている合成ツールについて詳しくは、「Quartus II ハンドブック Volume
1」の 「Section III. Synthesis」セクションの該当する章を参照してください。
「Quartus II Software Release Notes」には、Quartus II ソフトウェアの当該バージョンで
正式にサポートされている各合成ツールのバージョンが記載されています。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 48
デザインの実装、解析、最適化、および検証
デバイスのリソース使用率レポート
Quartus II ソフトウェアのコンパイル後、デバイスのリソース使用率情報に目を通し
て、将来ロジックを追加したり、その他のデザインの変更を行うことにより、
フィッティングに支障を来す恐れがあるか否かを判断します。コンパイルの結果、
no-fit エラーが生じた場合、リソース使用率情報は、デザインのフィッティングの問
題の解析を可能にするために重要です。
リソース使用率決定するために、既存の接続またはロジックの使用により使用不可
能なリソースの見積りを含めた総ロジック使用率を示さす Compilation Report の Flow
Summary セクションを参照してください。
Stratix V デバイスに関しては、低ロジック使用率が最低の ALM 使用率であるわけで
はありません。また、ほぼ 100% とレポートされたデザインでも、スペースが残さ
れており、追加のロジックを収容できる場合もあります。フィッタは、ロジックを 1
個の ALM 内に配置できる場合でも、異なる ALM 内の ALUT を使用し、それにより最
良のタイミングおよび配線性の結果を達成することができます。これらの結果が達成
される場合、ロジックがデバイス全体に分散されている場合があります。デバイスの
使用率が高くなると、フィッタは 1 個の ALM 内に一緒に配置できるロジックを自動
的にサーチします。
Compilation レポートの Fitter セクションの Resource Section の下にあるレポートを表
示すると、詳細なリソース情報を入手できます。Fitter Resource Usage Summary レ
ポートは、ロジック使用率情報を分析し、完全に使用されている ALM および部分的
に使用されている ALM の数を表示し、各タイプのメモリ・ブロック内のビット数を
含むその他のリソース情報を提供します。また、コンパイル中に実行された一部の最
適化について説明するレポートもあります。例えば、Quartus II の統合合成機能を使
用している場合、Analysis & Synthesis セクションの Optimization Results フォルダの下
にあるレポートは、合成中に削除されたレジスタを含む情報について説明します。こ
のレポートは、部分的に完成したデザインについてデバイスのリソース使用率を見
積る際に、デザインの他の部分との接続の欠落が原因でレジスタが削除されていな
いことを確認するのに役立ちます。
110.
コンパイル後にリソース利用に関するレポートを確認。
Quartus II メッセージ
コンパイル・フローの各ステージで、情報メモ、ワーニング、クリティカル・ワー
ニングを含むメッセージが生成されます。これらのメッセージに目を通して、デザイ
ンの問題がないかチェックします。あらゆるワーニング・メッセージの意味を確実に
理解し、必要に応じてデザインまたは設定を変更してください。Quartus II のユー
ザー・インタフェースでは、メッセージ・ウィンドウのタブを使用して特定のタイ
プのメッセージのみを見ることができ、ユーザーは、あるメッセージがユーザーか
らのアクションを必要としないと判断した場合、そのメッセージを抑制することが
できます。
111.
すべての Quartus II Messages、特にワーニングまたはエラー・メッセージを確認。
f メッセージおよびメッセージの抑制について詳しくは、「Quartus II ハンドブック
Volume 2」の 「Managing Quartus II Projects」の章を参照してください。
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デザインの実装、解析、最適化、および検証
ページ 49
タイミング制約およびタイミング解析
FPGA デザイン・フローでは、正確なタイミング制約により、タイミング・ドリブ
ン・シンセシス・ソフトウェアと配置配線ソフトウェアは最適な結果を得ることが
できます。タイミング制約は、デザインが確実にタイミング要求、すなわちデバイス
が正しく動作するために満足されなければならない実際のデザイン要件を満足する
ために重要です。Quartus II ソフトウェアは、スピード・グレードごとに異なるタイ
ミング・モデルを使用して、デザインを最適化および解析するので、正しいスピー
ド・グレードのためにタイミング解析を実行する必要があります。最終的なプログラ
ム済みのデバイスは、タイミング・パスが十分に解析および検証されて要件が満足
されない限り、予測と異なる動作をする可能性があります。
Quartus II ソフトウェアには、デザインのすべてのロジックのタイミング性能を検証
する強力な ASIC スタイルのタイミング解析ツールである TimeQuest タイミング・ア
ナライザが含まれています。TimeQuest タイミング・アナライザは、業界標準の
Synopsys Design Constraints(SDC)フォーマットのタイミング制約をサポートし、イ
ンタラクティブなタイミング・レポート付きの使いやすい GUI を備えています。
TimeQuest タイミング・アナライザは、高速ソース・シンクロナス・インタフェース
およびクロック多重化デザイン構造を制約するのに理想的です。
このソフトウェアは、業界標準の Synopsys 社の PrimeTime ソフトウェアでのスタ
ティック・タイミング解析もサポートします。New Project Wizard または Settings ダイ
アログ・ボックスの EDA Tools Settings ページでツールを指定して、必要なタイミン
グネットリストを生成します。
包括的なスタティック・タイミング解析には、レジスタ間パス、I/O パス、および非
同期リセット・パスの解析が含まれます。デザイン内のすべてのクロックの周波数と
関係を指定することが重要です。外部デバイスまたは外部ボードのタイミング・パラ
メータを指定するには、入力および出力遅延制約を使用します。システムの意図が正
確に反映されるように、外部インタフェース用コンポーネントに対する正確なタイ
ミング要求を指定します。
タイミング・アナライザは、システム全体に対してスタティック・タイミング解析
を実行し、データ要求時間、データ到達時間、およびクロック到達時間を使用して、
回路性能を検証し、発生する可能性があるタイミング違反を検出します。タイミン
グ・アナライザは、デザインが正しく機能するために満足する必要があるタイミン
グ関係を決定します。
report_datasheet コマンドを使用して、デザイン全体の I/O タイミング特性を要約し
たデータシート・レポートを生成することができます。
112.
すべてのクロック信号および I/O 遅延を含めて、タイミング制約が完全かつ正確であるこ
とを確認。
113.
コンパイル後に TimeQuest タイミング・アナライザ・レポートを調べて、タイミング違反
がないことを確認。
114.
Stratix V デバイスにデータが提供されるときに、入力 I/O タイムに違反していないことを
確認。
f タイミング解析について詳しくは、「Quartus II ハンドブック Volume3」の「The
Quartus II TimeQuest Timing Analyzer」および「Synopsys PrimeTime Support」の章を参照
してください。
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Stratix V デバイスのデザイン・ガイドライン
ページ 50
デザインの実装、解析、最適化、および検証
推奨されるタイミング最適化およびタイミング解析のアサインメント
この項で説明するアサインメントと設定は、Stratix V デバイスのデザインのように大
規模なデザインにとって重要です。
115.
Settings ダイアログ・ボックスの Fitter Settings ページで、Optimize multi-corner timing をオ
ンにする。
Optimize multi-corner timing オプションがオンのとき、デザインはすべてのタイミン
グ・プロセス・コーナおよび動作条件におけるタイミング要求を満足するように最
適化されます。したがって、このオプションをオンにすると、PVT のバリエーション
に対してより堅牢なデザイン実装を作成するのに役立ちます。
TimeQuest タイミング・アナライザ .sdc 制約ファイルでは、デザインに適用可能であ
れば、以下の推奨される制約を使用してください。
116.
create_clock、create_generated_clock を使用して、デザインのすべてのクロックの周
波数と関係を指定。
117.
set_input_delay および set_output_delay を使用して、外部デバイスまたは外部ボード
のタイミング・パラメータを指定。
118.
derive_pll_clocks を使用して、PLL メガファンクションでの設定に従って、すべての
PLL 出力に対して生成されるクロックを作成します。LVDS トランスミッタまたはレシー
バのパラレル変換係数に対して、マルチサイクル関係を指定。
119.
derive_clock_uncertainty を使用して、インター・クロック、イントラ・クロック、お
よび I/O インタフェースの不確実性を自動的に適用。
120.
check_timing を使用して、制約の欠落を含め、デザインまたは適用された制約に関する
問題に関するレポートを生成。
f タイミング制約の詳細については、「Quartus II ハンドブックの Volume 3」にある
「Best Practices for the Quartus II TimeQuest Timing Analyzer」の章を参照して下さい。
面積およびタイミングの最適化
この項では、面積(またはリソース使用率)およびタイミング性能の最適化を支援
するために Quartus II ソフトウェアで提供される機能のいくつかを重点的に説明しま
す。タイミング解析でデザイン要件に適合しなかったことがレポートされた場合は、
タイミング・クロージャを達成するように、デザインまたは設定を変更して、デザ
インを再コンパイルする必要があります。コンパイルの結果、no-fit メッセージが生
成された場合は、配置配線を成功させるために変更を行う必要があります。
f 追加の最適化機能については、「Quartus II ハンドブック Volume 2」の 「Area and
Timing Optimization」の章を参照してください。
Early Timing Estimation 機能を使用して、ソフトウェアが完全な配置配線を実行する前
に、デザインのタイミング結果を見積もることができます。解析と合成を実行した
後、Processing メニューで Start をポイントし、Start Early Timing Estimate をクリック
して、最初のコンパイル結果を生成します。
121.
フル・コンパイル実行前にタイミングの見積もりが必要な場合は、Early Timing Estimation
を実行。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
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デザインの実装、解析、最適化、および検証
ページ 51
フィジカル・シンセシス最適化によって、ネットリストに対して配置固有の変更が
行われ、特定のアルテラ・デバイスの結果が改善されます。Settings ダイアログ・
ボックスの Physical Synthesis Optimizations ページで、パフォーマンスとフィッティ
ングを最適化することができます。Physical Synthesis Optimizations ページのオプショ
ンを指定すると通常、コンパイル時間は大幅に増えますが、プッシュボタン最適化
によって結果の品質が大きく改善されます。これらのオプションをオンにした場合
は、デザインの結果が改善されたことを確認してください。デザインのタイミング要
求を満足するのにこれらのオプションが必要ない場合は、これらをオフにしてコン
パイル時間を短縮します。
f 詳細は、「Quartus II ハンドブック Volume 2」の 「Netlist Optimizations and Physical
Synthesis」の章を参照してください。
Design Space Explorer(DSE)は、デザインに最適な Quartus II ソフトウェア設定の集
合を検索するプロセスを自動化するユーティリティです。Exploration Settings の下に
ある Search for Best Performance および Search for Best Area オプションでは、複数の
コンパイルと併せて、デザインの性能または面積の改善を目標とする定義済み
Exploration Space を使用します。さらに、DSE ウィンドウの Advanced タブを使用し
て、Optimization Goal を Optimize for Speed または Optimize for Area に設定することも
できます。消費電力の最適化に関心がある場合は、54 ページの「消費電力の最適化」
を参照してください。
詳細は、Quartus II ヘルプの 「About Design Space Explorer 」を参照してください。
Optimization Advisor は、デザインを最適化する設定を作成するためのガイドを提供し
ます。Tools メニューで Advisors をポイントし、Resource Optimization Advisor または
Timing Optimization Advisor をクリックします。オプションを評価し、要件に最も適し
た設定を選択します。
122.
タイミング・クロージャを達成したり、リソース利用を改善するために Quartus II の最適
化機能を使用。
123.
Timing and Area Optimization Advisors を使用して最適な設定を提案。
性能の維持およびコンパイル時間の短縮
インクリメンタル・コンパイル機能を使用して、デザインの変更されていない部分
を維持し、タイミング性能を維持すると共に、より効率的にタイミング・クロー
ジャに達成することができます。インクリメンタル・コンパイル機能を使ってデザイ
ンを変更するときは、デザインのイタレーション時間を平均 60% 短縮できます。
124.
デザインで変更されていないブロックの性能を保持し、コンパイル時間を短縮するため
にインクリメンタル・コンパイルを使用。
ガイドラインおよび参考文献については、44 ページの「階層およびチーム・ベー
ス・デザインのプランニング」を参照してください。
125.
2010 年 12 月
コンパイルに複数のプロセッサを使用できる場合は、パラレル・コンパイルがイネーブ
ルされたことを確認。
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 52
デザインの実装、解析、最適化、および検証
デザインをコンパイルするのに複数のプロセッサを使用できる場合、Quartus II ソフ
トウェアは、複数のアルゴリズムをパラレルに実行して、複数のプロセッサを活用
しながらコンパイル時間を短縮することができます。Settings ダイアログ・ボックス
の Compilation Process Settings ページで Parallel compilation オプションを設定し、ま
たは Tools ニューの Processing ページで Options ダイアログ・ボックスのデフォルト
設定を変更してください。
126.
Compilation Time Advisor を使用してコンパイル時間を短縮する設定を提案。
Compilation Time Advisor は、デザインのコンパイル時間を短縮する設定を作成するた
めのガイドを提供します。Tools メニューで Advisors をポイントし、Compilation Time
Advisor をクリックします。これらの手法のいくつかを使ってコンパイル時間を短縮
すると、結果の総合的な品質が低下する可能性があります。
f 詳細は、「Quartus II ハンドブック Volume 2」の 「Area and Timing Optimization」の章を
参照してください。
シミュレーション
Quartus II ソフトウェアは、機能シミュレーションとゲート・レベルのタイミング・
シミュレーションの両方をサポートします。デザイン・フローの初めに機能シミュ
レーションを実行して、各デザイン・ブロックのデザイン機能性または論理動作を
チェックします。デザインを完全にコンパイルする必要はなく、タイミング情報が含
まれていない機能シミュレーション・ネットリストを生成することができます。タイ
ミング・シミュレーションは、TimeQuest タイミング・アナライザで生成された、異
なるデバイス・ブロックの遅延や配置配線情報を含むタイミング・ネットリストを
使用します。デザインがターゲット・デバイスで確実に動作するように、デザイン・
フローの最後にトップレベル・デザインに対してタイミング・シミュレーションを
実行することができます。
アルテラは、ModelSim®-Altera シミュレータおよび高性能の ModelSim-Altera Edition を
提供しています。これにより、最先端のテストベンチ機能およびその他の機能を活
用することができます。また、Quartus II EDA Netlist Writer は、Synopsys 社の VCS、
Cadence 社の NC-Sim や社 Aldec の Active-HDL などのその他のサードパーティ・シミュ
レーション・ツールをサポートするために、タイミング・ネットリスト・ファイル
を生成できます。Settings ダイアログ・ボックスの EDA Tools Settings ページでシミュ
レーション・ツールを指定して、適切な出力シミュレーション・ネットリストを生
成します。また、ソフトウェアはスクリプトが NativeLink の統合を使用してツールで
のライブラリをセットアップして、生成することができます。
127.
サードパーティ・シミュレーション・ツールを指定し、サポートされている正しいバー
ジョンとシミュレーション・モデルを使用。
サードパーティ製シミュレーション・ツールを使用する場合は、Quartus II バージョ
ンでサポートされているソフトウェア・バージョンを使用してください。「Quartus II
Software Release Notes」には、Quartus II ソフトウェアの特定のバージョンで正式にサ
ポートされている各シミュレーション・ツールのバージョンが記載されています。ラ
イブラリはバージョンによって異なることがあり、使用するシミュレーション・
ネットリストとの間に不一致が生じる可能性があるため、使用中の Quartus II ソフト
ウェアに付属しているモデル・ライブラリを使用してください。Processing メニュー
の Start をポイントし、Start Testbench Template Writer をクリックして、テストベンチ
を作成します。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
デザインの実装、解析、最適化、および検証
ページ 53
f シミュレーション・ツールのフローについて詳しくは、「Quartus II ハンドブック
Volume 3」の 「Section I. Simulation」セクションの該当する章を参照してください。
フォーマル検証
Quartus II ソフトウェアは、フォーマル検証フローをサポートしています。フォーマ
ル検証フローを使用すると、レジスタのリタイミングなどの特定のロジック最適化
をオフにし、階層ブロックが強制的に維持され、それによって最適化が制約される
ので、性能結果に影響を及ぼす可能性があります。デザインが制限されるその他の制
約もあります。詳しくは、ドキュメントを参照してください。
f フォーマル検証のフローについて詳しくは、「Quartus II ハンドブック Volume 3」の
「Section V. Formal Verification」を参照してください。
デザインにフォーマル検証が重要な場合は、デザイン・フローの初期段階で制限と
制約をプランニングする方が、後半で変更を行うよりも簡単です。
「Quartus II Software Release Notes」には、Quartus II ソフトウェアの特定のバージョンで
正式にサポートされている各シミュレーション・ツールのバージョンが記載されて
います。Settings ダイアログ・ボックスの EDA Tools Settings ページでフォーマル検証
ツールを指定して、適切な出力ネットリストを生成します。
128.
サードパーティ・フォーマル検証ツールを指定し、サポートされている正しいバージョ
ンを使用。
129.
フォーマル検証を使用する場合、サポートおよびデザインの制限をチェック。
消費電力の解析
デザインの完成前に、8 ページの「早期消費電力見積もり」の説明に従って、スプ
レッドシートを使用して消費電力を見積もります。デザインをコンパイルしたら、
Quartus II PowerPlay Power Analyzer を使用して消費電力と放熱性を解析し、デザイン
が電源バジェットおよび熱バジェットに違反していないことを確認します。
130.
コンパイル終了後、PowerPlay Power Analyzer で消費電力および放熱性を解析。
131.
正確な消費電力解析結果を得るために、できればゲート・レベル・シミュレーション
.vcd で正確な標準シグナル・アクティビティを提供。
PowerPlay Power Analyzer を使用するには、デザインをコンパイルし(デザイン・リ
ソース、配置配線、および I/O 規格に関する情報を提供するため)、シグナル・アク
ティビティ・データ(トグル・レートおよびスタティック確率)を提供する必要が
あります。シグナル・アクティビティ・データは、シミュレーション結果、または
ユーザー定義のデフォルト・トグル・レートおよびベクタなし見積もりから得るこ
とができます。解析に使用されるシグナル・アクティビティは、実際の動作を反映し
たものでなければなりません。消費電力を最も正確に見積もるには、ゲート・レベ
ル・シミュレーションの結果を、サードパーティ・シミュレーション・ツールの
2010 年 12 月
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 54
デザインの実装、解析、最適化、および検証
.vcd 出力ファイルで使用します。シミュレーション動作には、機能検証で頻繁に使用
される例外的なケースではなく、実際の期間における標準的な入力ベクタを含める
必要があります。良い結果を得るには、シミュレータの推奨設定(グリッチ・フィル
タリングなど)を使用します。シミュレーションにおけるサードパーティ・シミュ
レータの使用について詳しくは、「シミュレーション」を参照してください。
132.
電力解析の条件を指定。
また、コア電圧、デバイスの電力特性、周囲温度およびジャンクション温度、冷却
ソリューション、およびボードの熱モデルなどの動作条件も指定する必要がありま
す。Settings ダイアログ・ボックスの Operating Settings and Conditions ページで適切な
設定を選択します。
ダイナミック消費電力、スタティック消費電力、および I/O 熱消費電力を計算するに
は、Processing メニューから PowerPlay Power Analyzer Tool をクリックします。この
ツールでは、解析に使用されるシグナル・アクティビティの集計、そしてシグナル・
アクティビティのためのデータ・ソースの総合的な品質を反映する信頼性指標も提
供されます。
1
レポートは、提供されるデータに基づく消費電力の見積もりであり、電力仕様では
ありません。常にデバイスの電源仕様のデータ・シートを参照してください。
f 消費電力解析、シグナル・アクティビティ情報を作成するためのシミュレーション
設定の推奨事項について詳しくは、「Quartus II ハンドブック Volume 3」の
「PowerPlay Power Analyzer」の章を参照してください。
消費電力の最適化
Stratix V デバイスは、最先端のプロセスと回路技術を主要回路およびアーキテクチャ
技術革新と併用して、低消費電力と高性能を達成しています。プログラマバル・パ
ワー・テクノロジ機能により、デザイン要件に応じて各プログラマブル LAB、DSP
ブロック、およびメモリ・ブロックで高速または低消費電力を達成することができ
ます。Quartus II ソフトウェアは、非クリティカル・デザイン・パス上の過度のス
ラックを自動的に活用して、クリティアカル・パスの高性能を維持したまま消費電
力を最小限に抑えます。
Stratix V デバイスのダイナミック消費電力を削減するために、さまざまなデザインお
よびソフトウェア手法を使用してデザインを最適化することができます。
Quartus II ソフトウェアの消費電力最適化は、正確な電力解析の結果に依存します。
前の項のガイドラインを使用して、Quartus II ソフトウェアがデザインの動作および
条件に対して正しく電力利用を最適化するようにします。
デバイスおよびデザインの消費電力最適化手法
この項では、消費電力を低減可能ないくつかのデザイン手法について説明します。こ
れらの手法の結果はデザインごとに異なります。
133.
必要に応じて、デザインの消費電力を最適化するために、推奨デザイン手法および
Quartus II オプションを使用。
134.
Power Optimization Advisor を使用して最適化設定を提案。
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
デザインの実装、解析、最適化、および検証
ページ 55
f 消費電力を低減するための詳細および追加デザイン手法については、「Quartus II ハン
ドブック Volume 2」の 「Power Optimization」の章を参照してください。
デバイスのスピード・グレード
デザインに高性能モードを必要とする多数のクリティカル・タイミング・パスが含
まれているときには、より高速なスピード・グレード・デバイス(利用可能な場合)
を使用して消費電力を低減することができます。高速デバイスでは、ソフトウェアで
より多くのデバイス・タイルが低消費電力モードを使用するように設定できます。
クロック消費電力の管理
クロックは、高いスイッチング動作と長いパスのために、ダイナミック消費電力の
大きな部分に関係します。Quartus II ソフトウェアは、ダウンストリームのレジスタ
に供給する必要があるクロック・ネットワーク部のみをイネーブルにすることに
よって、クロック配線の消費電力を自動的に最適化します。また、クロック・コント
ロール・ブロックを使用してクロック・ネットワークをダイナミックにイネーブル
またはディセーブルすることもできます。クロック・ネットワークがパワーダウンす
ると、そのクロック・ネットワークで供給されるすべてのロジックはトグルしない
ため、デバイスの全体的な消費電力が減少します。
f クロック・コントロール・ブロックの使用方法について詳しくは 「Clock Control
Block Megafunction User Guide (ALTCLKCTRL)」を参照してください。
クロック・ツリー全体をディセーブルしないで LAB ワイド・クロックの消費電力を
低減するには、LAB ワイド・クロック・イネーブル信号を使用して LAB ワイド・ク
ロックをゲートします。Quartus II ソフトウェアは、レジスタ・レベルのクロック・
イネーブル信号を自動的に LAB レベルに昇格させます。
メモリの低消費電力化
メモリの消費電力を低減する鍵は、メモリ・クロッキング・イベント数を低減する
ことです。「クロック消費電力の管理」で説明するクロック・ゲーティングまたはメ
モリ・ポートのクロック・イネーブル信号を使用することができます。
I/O 消費電力のガイドライン
I/O バッファのダイナミック消費電力は、合計負荷キャパシタンスに比例するため、
キャパシタンスが低いと消費電力が減少します。
LVTTL や LVCMOS などの非終端 I/O 規格のレール・トゥ・レール出力振幅は、VCCIO 電
源電圧と同じです。ダイナミック消費電力は電圧を 2 乗した値に比例するため、低電
圧 I/O 規格を使用してダイナミック消費電力を低減します。これらの I/O 規格は、ほ
とんどスタティック電力を消費しません。
ダイナミック消費電力は出力遷移周波数にも比例するため、高周波数アプリケー
ションの場合は、SSTL などの抵抗で終端された I/O 規格を使用します。出力負荷電圧
振幅は、一部のバイアス・ポイント周辺では VCCIO より小さいため、ダイナミック消
費電力は同様の条件下では非終端 I/O の場合よりも少なくなります。
抵抗終端 I/O 規格では、電流が継続的に終端ネットワークにドライブされるため、多
くのスタティック電力が消費されます。抵抗終端された I/O 規格を使用する場合は、
スタティック消費電力を低減するために、速度および波形要件を満たす最小ドライ
ブ強度を使用してください。
2010 年 12 月
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 56
結論
1
外部デバイスで使用される電力は PowerPlay での計算には含まれないため、別にシス
テム消費電力の計算に含める必要があります。
Quartus II の消費電力の最適化手法
Quartus II ソフトウェアは、コア・ダイナミック消費電力を低減する消費電力が最適
化された合成とフィッティングを提供します。パワー・ドリブン・コンパイルは、
Stratix V シリコンのプログラマブル・パワー・テクノロジと連携して動作します。
使用するロジック・ブロック数が減少すると通常、スイッチング動作も低下するた
め、デザインの面積を最適化すれば消費電力が低下します。高性能モードを必要とす
る代わりに、低消費電力タイルを使用してデザインの多くを配置できるので、デザ
イン・ソース・コードを修正して性能を最適化しても消費電力低減できます。DSE お
よび Power Optimization Advisor を使用して、消費電力を低減するための追加推奨事項
を提供することができます。
f パワー・ドリブン・コンパイルおよび Power Optimization Advisor について詳しくは、
「Quartus II ハンドブック Volume 2」の 「Power Optimization」の章を参照してください。
Power Optimization Advisor
Quartus II ソフトウェアには、現在のデザイン・プロジェクトの設定およびアサイン
メントに基づく、消費電力の最適化に関する具体的なアドバイスや推奨事項を提供
する Power Optimization Advisor 機能があります。Tools メニューで Advisors をポイント
し、Power Optimization Advisor をクリックします。推奨される変更のいずれかを行っ
た後、デザインを再コンパイルし、Power Play Power Analyzer を実行して消費電力の
変化をチェックします。
結論
このアプリケーション・ノートのデザイン・ガイドラインでは、高集積、高性能
Stratix V デザインで考慮すべき重要な要素について説明します。良好な結果を達成
し、一般的な問題を回避してデザインの生産性を向上させるには、デザイン・プロ
セス全体を通じてアルテラの推奨事項に従うことが重要です。57 ページの「デザイ
ン・チェックリスト」では、本資料で説明したチェックリストの項目の要約を示し
ます。以下のチェックリストを使用して、Stratix V デザインを完成させる前に、すべ
てのガイドラインを再検討したことを確認することができます。
改訂履歴
表 3 に、本資料の改訂履歴を示します。
表 3. 改訂履歴
日付
2010 年 12 月
バー
ジョン
1.0
変更内容
初版
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
デザイン・チェックリスト
ページ 57
デザイン・チェックリスト
このチェックリストを使用して、デザインの各ステージでガイドラインに従ってい
ることを確認してください。
Done N/A
1.
 「詳細なデザイン仕様を作成し、該当する場合はテスト・プランを作成。」
2.
 「ブロック図でクロック・ドメイン、クロック・リソース、および I/O インタフェース早期を計
3.
 「システム・デザイン、特に I/O インタフェースに影響を与える IP を選択。」
4.
 「OpenCore Plus の Tethered モードを使用する場合は、ボード・デザインでこの動作モードがサ
5.
 「システム・デザインおよびプロセッサ・デザインに SOPC Builder を活用。」
6.
ピン数、LVDS チャネル、パッケージの種類、ロジック / メモリ / マルチプラ
 「トランシーバ、I/O
イヤの集積度、PLL、クロック配線およびスピード・グレードに基づいて、デバイスを選択。」
7.
 「今後の開発およびデバッグのために、デバイスのリソースを予備。」
8.
 「バーティカル・デバイス・マイグレーションの対応の可否および要件を検討。」
9.
 「HardCopy V ASIC に移行する場合、適切なデザイン検討事項を確認。」
画。
」
ポートされていることを確認。
」
10.
 「冷却ソリューションと電源をプランするために、Early Power Estimator スプレッドシートを使用
11.
 「デザインで温度検知ダイオードを設定して、熱管理のためのデバイス・ジャンクション温度を
12.
 「コンフィギュレーション手法を選択し、コンパニオン・デバイスとボード接続を計画。」
13.

14.
 「パラレル・フラッシュ・ローダにフラッシュ・デバイスを使用する場合は、サポートされてい
15.
 「コンフィギュレーション手法およびボードが、データの復元、デザイン・セキュリティ、リ
モート・アップグレードおよび SEU の緩和などの必要な機能をサポートしていることを確認。
」
16.
 「オプションのコンフィギュレーション・ピン CLKUSR および INIT_DONE をサポートするには、
17.
 「Auto-restart after configuration error オプションを使用するボード・デザインを計画。」
18.
 「オン・チップ・デバッグ機能を活用して内部信号を解析し、高性能デバッグ手法を実行。」
19.
 「オン・チップ・デバッグ手法を早期段階で選択して、メモリおよびロジック要件、I/O ピン接
2010 年 12 月
して消費電力を見積もる。
」
測定。
」
「大きなデバイスの集積の AS コンフィギュレーション・モードを使用する場合、ターゲットす
る FPGA の集積度には、十分なサイズのあるコンフィギュレーション・デバイスが利用可能であ
ると確認。
」
るデバイスのリストをチェック。
」
ボード・デザインを必要に応じて計画。
」
続、およびボード接続をプランニング。
」
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 58
デザイン・チェックリスト
20.
「SignalProbe インクリメンタル配線、SignalTap II エンベデッド・ロジック・アナライザ、ロジッ
 ク・アナライザ・インタフェース、InSystem Memory Content Editor、In-System Sources and Probes、
または Virtual JTAG メガファンクションを使用する場合、デバッグに使用できる JTAG 接続付きの
システムおよびボードをプランニング。
」
21.
 「JTAG デバッグ機能の JTAG ハブ・ロジックを実装するための追加ロジック・リソースをプラン
22.
 「SignalTap II エンベデッド・ロジック・アナライザのデバッグは、システム動作中にデバイス・
23.
 「後でデバッグ信号に対応するためにデザインやボードを変更しなくてすむように、SignalProbe
または Logic Analyzer Interface によるデバッグ用の I/O ピンを予約。
」
24.
 「対象のボードで、デバッグ信号がシステムの動作に影響を与えないデバッグ・モードがサポー
25.
 「外部ロジック・アナライザまたはミックスド・シグナル・オシロスコープを使用する場合は、
26.

27.
 「カスタム・デバッグ・アプリケーションに Virtual JTAG メガファンクションを使用する場合は、
28.
Sources and Probes 機能を使用する場合、HDL コードのメガファンクションをインスタ
 「In-System
ンス化。
」
29.
「RAM や ROM ブロック、あるいは LPM_CONSTANT メガファンクションに In-System Memory
 Content Editor を使用するには、MegaWizard Plug-In Manager でメモリ・ブロックを作成するとき
に、「Allow In-System Memory Content Editor to capture and update content independently of the system
clock」オプションを必ずオンにする。」
30.

31.
 「電圧電源のランプがモノトニックになるように設計。」
32.
 「電源が安定するように POR 時間を設定。」
33.
 「最高のデバイス信頼性が得られるように、パワー・シーケンスと電圧レギュレータを設計。電
34.
 「「Stratix V Device Family Pin Connection Guidelines」に示すように、すべての電源ピンを正しく接
35.
 「各バンクの I/O 規格をサポートするために、VCCIO ピンおよび VREF ピンを接続。」
36.
 「3.0 V VCCIO の場合は 3.0 V、より低い I/O 電圧の場合は 2.5 V に接続しなければなりません。」
37.
 「ボード上の FPGA の電源ピンまたはその他の電源ピンの独自の要件を調べて、ボード上のどの
ニング。
」
メモリを予備してデータをキャプチャ。
」
トされていることを確認。
」
必要に応じてピン・ヘッダまたは Mictor コネクタを組み込み。」
「デバッグ・ツールをインクリメンタルに使用して、コンパイル時間を減少させる場合、デバッ
グツールを変更するために、デザインを再コンパイルする必要がないようにインクリメンタル・
コンパイルがオンであることを確認。
」
HDL コードでこれをデザイン・プロセスの一部としてインスタンス化。
」
「パワーアップのデザイン・ボード : Stratix V の出力バッファは、デバイスがコンフィギュレー
ションされ、コンフィギュレーション・ピンがドライブ・アウトするまでトライ・ステートに
なり。
」
源をつなげる前に、ボードの間の GND を接続。
」
続。
」
デバイスが電源レールを共有できるかを判断。
」
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
デザイン・チェックリスト
ページ 59
38.
 「推奨される電源の共有または絶縁のガイドライン、および各ピンの特定のガイドラインについ
39.
 「PDN ツールを使用して、電源分配ネットリストおよびデカップリング・コンデンサをプランニ
40.

41.
 「電源ネットは、分離されたパワー・プレーン、パワー・プレーン・カット・アウト、または厚
42.
 「すべてのコンフィギュレーション・ピン接続およびプルアップ / プルダウン抵抗がコンフィ
43.
 「コンフィギュレーション・ピンの DCLK および TCLK ピンにノイズが発生しないように設計。」
44.
 「JTAG ピンが未使用の場合は、安定した電圧レベルに接続。」
45.
 「JTAG ピンをダウンロード・ケーブルのヘッダに正しく接続する。ピンの順番が逆にならないよ
46.
ピンは 1-k 抵抗を介
 「パワーアップ時に JTAG ステート・マシンをディセーブルするには、TCK
上に予期しない立ち上がりエッジが発生しないようにする。」
47.
 「1-k ~ 10-k 抵抗を通して TMS を High にプルアップ。」
48.
 「TRST は VCCPD に直接接続されています(ピンを Low に接続すると JTAG 回路がディセーブルさ
49.
 「ダウンロード・ケーブルはデバイスの JTAG ピンにインタフェースするため、ダウンロード・
50.
 「特にコネクタに対して、またはケーブルが 4 個以上のデバイスをドライブする場合は、推奨事
51.
 「デバイスがコンフィギュレーション・チェインにある場合は、チェイン内のすべてのデバイス
52.
「MSEL ピンをフローティング状態にしないで、コンフィギュレーション手法を選択するように
 接続する。テストまたはデバッグ中にコンフィギュレーション・モードを切り換える柔軟性のた
めに、各ピンをプルアップ抵抗またはプルダウン抵抗なしで、VCCPGM または GND のいずれかに
接続できるようにボードを設定。
」
53.
 「nIO_PULLUP を正しく接続して、内部プルアップ抵抗を設定。」
54.
 「nCE ピンは、コンフィギュレーション実行中、初期化中、およびユーザー・モードでは Low に
55.
 「必要に応じて、デバイス・ワイド出力イネーブル・オプションをオンにする。」
56.
 「未使用 I/O ピンの予約状態を指定。」
57.
 「Quartus II ソフトウェアで生成された .pin で、ピン接続を慎重にチェックする。RESERVED ピン
2010 年 12 月
て詳しくは、「Stratix V Device Family Pin Connection Guidelines」に従う。」
ング。
」
「デザインで PLL を使用しない場合でも、ノイズを低減するようにすべての PLL 電源ピンを接
続。ピン電圧要件について詳しくは、「Stratix V Device Family Pin Connection Guidelines」を参照して
ください。
」
い配線パターン(最低 20 ミル)によって提供される必要があります。」
ギュレーション手法に正しく設定されることをチェック。
」
うにする。
」
して、Low にプルダウンして、TCK
れます)。
」
ケーブルと JTAG ピンの電圧が適合していることを確認。
」
項に従って JTAG 信号をバッファ。
」
が正しく接続されていることを確認。
」
保持する必要があります。
」
は接続しない。
」
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 60
デザイン・チェックリスト
58.
 「VREF ピンにノイズが発生しないように設計。」
59.
 「デバイス近くのボード層で大きなバス信号が突発的に発生した場合に、クロストークの低減に
役立つことがある。
」
60.
 「2 つの信号層が隣接している場合は、可能であれば配線パターンを直角に配線。可能な場合、2
61.
 「選択した I/O 規格、特に電圧リファレンス形式の規格の I/O 終端およびインピーダンス・マッチ
62.
 「IBIS モデル(使用可能な場合)を使用して、ボード・レベルでシミュレーションを実行。」
63.
 「Quartus II アドバンスト I/O タイミング解析のためのボード・トレース・モデルをコンフィギュ
64.
 「Quartus II Pin Planner を使用してピン・アサインメントを実施。」
65.
 「ピン・アサインメントのサイン・オフのための Quartus II Fitter のメッセージとレポートを使
66.
 「Quartus II ピン・アサインメントが回路図およびボード・レイアウト・ツールのアサインメント
67.
 「Create Top-Level Design File コマンドは I/O Assignment Analysis と使用して、デザインの完成前に
68.
 「システム要件に基づいて、I/O 信号の種類をプランニング。」
69.
 「ソフトウェアで差動ピン・ペアのネガティブ・ピンの位置を割り当てる。」
70.
 「各 I/O ピンに最適な信号タイプおよび I/O 規格を選択。」
71.
 「ターゲットの I/O バンクで適切な I/O 規格サポートがサポートされていることを確認。」
72.
 「同じ電圧レベルを共有する I/O ピンを同じ I/O バンク内に配置。」
73.
 「各 I/O バンクのすべての出力信号が、バンクの VCCIO 電圧レベルでドライブ・アウトするように
74.
 「各 I/O バンクのすべての電圧リファレンス形式の信号が、バンクの VREF 電圧レベルを使用する
75.
 「LVDS とトランシーバ機能の I/O バンク・サポートを確認。」
76.
 「各メモリ・インタフェースの UniPHY メガファンクション(または IP コア)を使用して、該当
77.
 「メモリ・インタフェースに専用 DQ/DQS ピンおよび DQ グループを使用。」
78.
 「兼用ピンの設定を行い、これらのピンを通常の I/O として使用する際の制約をチェック。」
79.

~ 3 の配線パターン幅を分離して使用。」
ングをチェック。
」
レーション。
」
用。
」
に適合することを検証。
」
I/O アサインメントをチェック。
」
なっていることを確認。
」
ようになっていることを確認。
」
するドキュメントの接続ガイドライン / 制約に従う。」
「電流強度、スルー・レート、I/O 遅延、オープン・ドレイン、バス・ホールド、プログラマブ
ル・プルアップ抵抗、PCI クランプ・ダイオード、プログラム可能なプリエンファシスと VOD な
ど、I/O インタフェースに役立つ利用可能なデバイスの I/O 機能をチェック。」
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
デザイン・チェックリスト
ページ 61
80.
 「OCT 機能を使用して、ボード・スペースを節約。」
81.
 「必要な終端方法がすべてのピン位置でサポートされていることを確認。」
82.
 「高速 LVDS インタフェース用の DPA、非 DPA またはソフト CDR の適切なモードを選択。」
83.
 「クロックおよびグローバル・コントロール信号に、正しい専用クロック・ピンおよび配線信号
84.
 「デバイス・フラクショナルの PLL をクロック管理に使用。」
85.
 「各 PLL およびクロック・ピンの入力および出力配線接続を解析。PLL 入力が専用クロック・ピ
86.
 「PLL 機能をイネーブルにし、MegaWizard Plug-In Manager の設定をチェック。」
87.
 「正しい PLL フィードバック補償モードを選択することを確認。」
88.
 「PLL が必要なクロック出力数を提供し、専用クロック出力ピンを使用していることをチェッ
89.
 「クロックの選択とパワーダウンにクロック・コントロール・ブロックを使用。」
90.
 「デザインを解析して、SSN 問題が発生する可能性があるかどうか調べる。」
91.
 「可能であれば、同時に電圧レベルを切り換えるピン数を減らす。」
92.
 「スイッチング速度が高い I/O には、差動 I/O 規格と低電圧規格を使用。」
93.
 「スイッチング速度が高い I/O には低いドライブ強度を使用します。デフォルトのドライブ強度設
94.
 「各バンク内の同時スイッチング出力ピン数を減らす。可能であれば、出力ピンを複数のバンク
95.
100% を十分に下回っている場合は、スイッチング I/O をバンク全体に均等に
 「バンク使用率が
分散させて領域内のアグレッサの数を減らして、SSN を低減。
」
96.
 「同時にスイッチングするピンを、SSN に敏感な入力ピンから分離。」
97.
 「重要なクロック・コントロール信号および非同期コントロール信号は、大きなスイッチング・
98.
電源ピンから 1 本または 2 本分離れた I/O ピンを、スイッチング速度が速い、またはドライ
 「PLL
ブ強度が高いピンに使用しないようにする。
」
99.
 「スタッガード出力遅延を使用して、出力信号を経時的にシフトするか、調整可能なスルー・
を使用。
」
ンまたは別の PLL から供給されることを確認。」
ク。
」
定は、デザインで要求されるドライブ強度設定よりも高い場合がある。
」
に分散させる。
」
バスから離して、グランド信号の近くに配置。
」
レート設定を使用。
」
100.
 「同期デザイン手法を使用。クロック信号に注意。」
101.
 「デザインの信頼性をチェックするために Quartus II Design Assistant を使用。」
102.
 「MegaWizard Plug-In Manager でメガファンクションを使用。」
2010 年 12 月
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 62
デザイン・チェックリスト
103.
 「特にメモリおよび DSP ブロックなどのデバイス専用ロジックを推測する場合は、推奨コーディ
104.
 「必要に応じて、すべてのレジスタをクリアするためにチップ・ワイド・リセットを使用。」
105.
 「レジスタ・パワーアップおよびコントロール信号に使用できるリソースを検討する。リセット
106.
 「インクリメンタル・コンパイル実行のためにソースコードを設定し、またデザインを分割し、
107.
 「特にチーム・ベース・フローで、最高の結果を達成するためにパーティション間でタイミン
108.
 「デザイン・フローに必要な場合、インクリメンタル・コンパイル・パーティションのためのデ
109.
 「サードパーティ合成ツールを指定し、サポートされている正しいバージョンを使用。」
110.
 「コンパイル後にリソース利用に関するレポートを確認。」
111.
 「すべての Quartus II Messages、特にワーニングまたはエラー・メッセージを確認。」
112.
 「すべてのクロック信号および I/O 遅延を含めて、タイミング制約が完全かつ正確であることを
113.
 「コンパイル後に TimeQuest タイミング・アナライザ・レポートを調べて、タイミング違反がな
114.
 「Stratix V デバイスにデータが提供されるときに、入力 I/O タイムに違反していないことを確認。」
115.
 「Settings ダイアログ・ボックスの Fitter Settings ページで、Optimize multi-corner timing をオンにす
116.
 「create_clock、create_generated_clock を使用して、デザインのすべてのクロックの周波数
117.
 「set_input_delay および set_output_delay を使用して、外部デバイスまたは外部ボードのタ
118.

119.
 「derive_clock_uncertainty を使用して、インター・クロック、イントラ・クロック、および
120.
 「check_timing を使用して、制約の欠落を含め、デザインまたは適用された制約に関する問題に
121.
 「フル・コンパイル実行前にタイミングの見積もりが必要な場合は、Early Timing Estimation を実
122.
 「タイミング・クロージャを達成したり、リソース利用を改善するために Quartus II の最適化機能
ング・スタイルに従う。
」
信号とプリセット信号の両方を 1 個のレジスタに適用しない。」
デザイン・フローの早期段階でプランするという推奨事項に従う。
」
グ・バジェットの作成とリソース・バランシングを実行。
」
ザイン・フロアプランを作成。
」
確認。
」
いことを確認。
」
る。
」
と関係を指定。
」
イミング・パラメータを指定。
」
「derive_pll_clocks を使用して、PLL メガファンクションでの設定に従って、すべての PLL 出
力に対して生成されるクロックを作成します。LVDS トランスミッタまたはレシーバのパラレル
変換係数に対して、マルチサイクル関係を指定。
」
I/O インタフェースの不確実性を自動的に適用。
」
関するレポートを生成。
」
行。
」
を使用。
」
Stratix V デバイスのデザイン・ガイドライン
2010 年 12 月
Altera Corporation
付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 63
123.
 「Timing and Area Optimization Advisors を使用して最適な設定を提案。」
124.
 「デザインで変更されていないブロックの性能を保持し、コンパイル時間を短縮するためにイン
クリメンタル・コンパイルを使用。
」
125.
 「コンパイルに複数のプロセッサを使用できる場合は、パラレル・コンパイルがイネーブルされ
126.
 「Compilation Time Advisor を使用してコンパイル時間を短縮する設定を提案。」
127.
 「サードパーティ・シミュレーション・ツールを指定し、サポートされている正しいバージョン
128.
 「サードパーティ・フォーマル検証ツールを指定し、サポートされている正しいバージョンを使
129.
 「フォーマル検証を使用する場合、サポートおよびデザインの制限をチェック。」
130.
 「コンパイル終了後、PowerPlay Power Analyzer で消費電力および放熱性を解析。」
131.
 「正確な消費電力解析結果を得るために、できればゲート・レベル・シミュレーション .vcd で正
132.
 「電力解析の条件を指定。」
133.
 「必要に応じて、デザインの消費電力を最適化するために、推奨デザイン手法および Quartus II オ
134.
 「Power Optimization Advisor を使用して最適化設定を提案。」
たことを確認。
」
とシミュレーション・モデルを使用。
」
用。
」
確な標準シグナル・アクティビティを提供。
」
プションを使用。
」
付録 : Stratix V トランシーバ・デザイン・ガイドライン
設計者は、プロセッサを使用してデータ・フローを処理する方法を考慮するため、
Stratix V トランシーバの Quartus II ソフトウェアのサポートは、以前のトランシーバ
のサポート・モデルとは異なります。高速トランシーバは PHY IP コアによってソフ
トウェアで示されます。PHY IP コアはトランシーバ電圧の欠落であり、現在
Quartus II 設定ファイル (.qsf) で処理される終端および PLL 設定です。この項では、、
カスタムの PHY IP コアを使用してトランシーバ・デザインをシミュレートするため
の要件、デザインへの移行、および .qsf の設定を変更する方法について説明します。
f Stratix V トランシーバについて詳しくは、以下の資料を参照してください。
2010 年 12 月
■
Altera Transceiver PHY IP Core User Guide — このドキュメントでは、トランシーバ
PHY IP のオプションに関する情報が含まれています。また、デザイン・フローの
オプション(カスタムな Avalon-MM または Qsys)を記述する使用法のセクション
が含まれています。QSYS のオプションは、ADCS のバージョン 10.1 の高速トラン
シーバ PHY IP のためにサポートされていません。
■
Stratix V Device Handbook, Volume 2: Transceiver — Stratix V デバイス・ハンドブック
Volume 2 は、プロトコル固有の PHY IP でトランシーバ機能の動作する方法および
機能のサポートされるする方法について説明します。
Altera Corporation
Stratix V デバイスのデザイン・ガイドライン
ページ 64
付録 : Stratix V トランシーバ・デザイン・ガイドライン
■
Avalon Interface Specifications — PHY IP デザインはモジュラーであり、規格インタ
フェースを使用します。すべての PHY IP には、コントロール・レジスタおよびス
テータス・レジスタにアクセスするために Avalon® Memory-Mapped (Avalon-MM) イ
ンタフェースまたはコンジット・インタフェースが含まれ、データ転送のための
MAC レイヤ・デザインに接続するために Avalon Streaming (Avalon-ST) が含まれま
す。本資料では、タイミング図を含めて Avalon-MM および Avalon-ST プロトコルに
ついて説明します。
PHY IP について
トランシーバを含む以前のデバイスでは、ユーザーが各トランシーバ・グループの
インスタンス化にトランシーバ PMA および PCS ブロック、リコンフィギュレーショ
ンのクロック、オフセット・キャンセレーション、ステータスおよびコントロール・
ブロック、およびリセット・タイミング・ブロックを作成する必要があります。PHY
IP では、これらは同じインスタンス化にあります(図 2 を参照)。
図 2. アルテラのモジュラー PHY デザイン
PHY - Stratix V Device
PCS
Avalon-ST
TX and RX
PMA
RX Deserializer
To MAC
To HSSI Pins
TX Deserializer
PLL
Reset
Controller
CDR
PCS and PMA Control and Status
Register Memory Map
S
To
Embedded
Controller
Avalon-MM PHY
Management
Avalon-MM
Control and Status
S
Transceiver
Reconfiguration
M
S
Read and Write
Control and Status
Registers
Stratix V デバイスのデザイン・ガイドライン
Offset Cancellation
Analog Settings
Hard Logic for Stratix V
M
Avalon-MM Master Interface
Soft Logic for Stratix V
S
Avalon-MM Slave Interface
2010 年 12 月
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付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 65
コントロール・レジスタおよびステータス・レジスタは、PCS および PMA モジュー
ルについてのデバイスに依存する情報を格納します。デバイスに依存しない AvalonMM インタフェースをデバイスに依存する情報にアクセスすることができ、トップ
レベル・モジュールで公開する必要があるデザインの全体的な複雑さと、デバイス
に依存する信号の数を減らします。
Avalon-MM インタフェースは同期プロトコルです。各 Avalon-MM ポートは関連するク
ロック・インタフェースに同期化されます。Avalon-MM とインタフェースするデザイ
ンは Avalon-MM マスタのインターフェイス付きエンベデッド・コントローラ、ス
テート・マシン、または µ- コントローラ(シミュレーション・モデル)を含むこと
ができます。Avalon-MM マスタは各 PHY IP コア・インスタンス化に必要です。
トランシーバのリコンフィギュレーション・コントロールとリセット・コントロー
ルは Avalon-MM インタフェースにより管理されます。リセット・コントローラは
rx_analogreset、rx_digitalreset、tx_digitalreset、および pll_powerdown 信号
を管理します。リコンフィギュレーション・コントローラはライトやリードを制御し
ます。
「Altera
f Avalon-MM レジスタのアドレスおよび対応するレジスタ名と説明については、
Transceiver PHY IP Core User Guide」を参照してください。
すべてのアドレッシングは 32 ビットのレジスタの形式です。表 5 に、カスタム PHY
IP のアドレスの数があります。これらのレジスタをアドレスするために、直接なア
ドレッシング(「Altera Transceiver PHY IP Core User Guide」の説明で <n> がある)また
は間接的なアドレッシングのレジスタを注意します。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 66
付録 : Stratix V トランシーバ・デザイン・ガイドライン
Stratix V デザインのシミュレーション
デザインの作成。マッチング・トップ・レベルのカスタム PHY IP と Avalon マスタの
レジスタ・マップ・アドレッシングはシミュレータ・テスト・ベンチのファイルに
よって処理されます。
この例では、カスタム PHY IP は 1 つのデュープレックス・チャネルと使用する場合、
8B/10B がイネーブルされて、FPGA ファブリックへのインタフェースは 8 ビットにな
ります。8B/10B ステータス・ポートがイネーブルされます(図 3 を参照)。デフォル
ト設定で自動同期ステート・マシンは、ワード・アライナで使用されますが、ス
テータス・ポートがイネーブルされて、パターンの長は 10 です。
図 3. カスタム PHY
Custom PHY
phy_mgmt_clk
phy_mgmt_clk_reset
phy_mgmt_readdata[31..0]
phy_mgmt_waitrequest
phy_mgmt_address[8..0]
tx_ready
phy_mgmt_read
rx_ready
phy_mgmt_write
phy_mgmt_writedata[31..0]
pll_ref_clk
rx_serial_data
rx_parallel_data[7..0]
tx_datak
pll_locked
tx_serial data
rx_runningdisp
rx_disperr
rx_errdetect
rx_syncstatus
tx_clkout
rx_clkout
rx_parallel_data[7..0]
rx_datak
カスタム PHY IP MegaWizard Plug-In Manager が完了すると、ソフトウェアはプロジェ
クト・ディレクトリで 2 つのディレクトリを作成します。それは <PHY IP name> およ
び <PHY IP name>_sim です。
IP 「customphy」と呼ばれて、customphy ディレクトリは Quartus II 合成ツールのファ
イルが存在します。The customphy_sim\altera_xcvr_custom_phy ディレクトリにはシ
ミュレーション・ファイルがあります。これらのディレクトリには、同じファイルを
することができますが、それらが一致する必要がなくて、PHY IP MegaWizard Plug-In
Manager によって自動生成されます。
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付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 67
customphy_sim\altera_xcvr_custom_phy ディレクトリの tcl スクリプトの例は、
ModelSim シミュレーション内のトランシーバの実行する方法を示すために自動生成
されます。プロジェクトの Tcl スクリプトの名前を変更します。等価なディレクトリ
(custom_phy_sim\altera_xcvr_custom_phy)から実行する場合、Quartus II ディレクトリ
を指すようにロア 51 での tcl スクリプトとプロジェクト名を変更します。例えば、
表 4 に、このプロジェクトの必要な変更を示しています。
表 4. Tcl スクリプトの変更
#set QUARTUS_ROOTDIR $env(QUARTUS_ROOTDIR)
元
# dut_name = top-level Verilog variant name as generated by Qmegawiz
#set tb_name <top level Verilog/VHDL testbench name>
set QUARTUS_ROOTDIR C:/altera/10.1/quartus/
set dut_name CustomPHY
set tb_name TopLevel_tb
新
1
PHY IP MegaWizard Plug-In Manager による生成されるファイルは、次に PHY IP が
MegaWizard Plug-In Manager 内に変更されたときに上書きされます。カスタム・デザイ
ンのためのファイルのいずれかで変更が必要な場合、ファイルの名前は、偶然に上
書きされないように変更する必要があります。
トップ・ファイルのデザインを作成し、トップ・レベルにすべての信号を出します。
トップ・ファイルはカスタム PHY IP 信号と一致します。
図 4. TOP レベル・デザイン
Top Level
phy_mgmt_clk
phy_mgmt_clk_reset
phy_mgmt_readdata[31..0]
phy_mgmt_waitrequest
phy_mgmt_address[8..0]
tx_ready
phy_mgmt_read
rx_ready
phy_mgmt_write
phy_mgmt_writedata[31..0]
pll_ref_clk
rx_serial_data
rx_parallel_data[7..0]
tx_datak
pll_locked
tx_serial data
rx_runningdisp
rx_disperr
rx_errdetect
rx_patterndetect
rx_syncstatus
tx_clkout
rx_clkout
rx_parallel_data[7..0]
rx_datak
次のようにテスト・ベンチを(TopLevel_tb)を作成します。
2010 年 12 月
■
phy_mgmt_clk のクロック・ジェネレータ
■
トランシーバ (pll_ref_clk) のクロック・ジェネレータ
■
トランスミット・パラレル・サイドのデータ・ジェネレータ(必要なアラインメ
ント・パターンを追加)
■
必要なメモリ・マップ・コントロールおよびステータス・レジスタを使用する計
画
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Stratix V デバイスのデザイン・ガイドライン
ページ 68
付録 : Stratix V トランシーバ・デザイン・ガイドライン
インタフェースの動作
ModelSim では、デザイン、テスト・ベンチ、および tcl スクリプトを実行して、トラ
ンシーバ・インタフェースをシミュレートすることができます。「Altera Transceiver
PHY IP Core User Guide」を使用して、インタフェースの詳細を確認します。表 5 に、
この例でテストされたレジスタを示します。
表 5. CUSTOM PHY IP CORE REGISTER MAP
信号
ワード・アドレス
ビット
pma_tx_pll_is_locked
h022
—
reset_ch_bitmask
h041
—
reset_control
h042;
—
reset_fine_control
h044;
31-4,0
reset_tx_digital
h044;
1 たけ
reset_rx_analog
h044;
2 だけ
Reset_rx_digital
h044;
3 だけ
phy_serial_loopback
h061;
—
pma_rx_signaldetect
h063;
—
pma_rx_is_lockedtodata
h066;
—
pma_rx_is_lockedtoref
h067;
—
pcs8g_rx_status
h081;
31-6
rx_phase_comp_fifo_error
h081;
0
rx_bitslipboundaryselectout
h081;
5-1
pcs8g_tx_status
h082;
31-1
tx_phase_comp_fifo_error
h082;
0
pcs8g_tx_control
h083;
31-6
tx_invpolarity
h083;
0
tx_bitslipboundaryselect
h083;
5-1
pcs8g_rx_control
h084;
31-1
rx_invpolarity
h084;
0
以下は、チャネル 0 とカスタム PHY IP に対して、表 5 の信号を使用した例です。
1. すべてのチャネルに pll_is_locked ステートを読み込む(図 5 を参照)。
a. phy_mgmt_address = 9'h022 に設定
b. リード・パルスを送信する
c. 32'h00000001 に切り換えた phy_mgmt_readdata を読み込む
結果 : これは、チャネル 0 が PLL にロックされていることを意味します。
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付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 69
2. シリアル・ループバックをイネーブルするには、( 図 5 を参照 )
a. phy_mgmt_address = 9'h061 に設定 ;
b. phy_mgmt_writedata = 32'hffffffff に設定 //32'h00000001 だけが必要
c. ライト・パルスを送信する
結果 : データは(図 5 の下から 2 番目)ループバックが有効になった後しばらく
しデータの出力を開始します。この遅延は、ループバックされたデータが FPGA
ファブリックにアクセスすることができるまで、PHY IP 内のレシーバの機能ブ
ロックの遅延を表します。
3. pma_is_lockedtoref および pma_is_lockedtodata を読み込む ( 図 5 を参照 )。
a. phy_mgmt_address = 9'h066 に設定 ;
// lockedtoref
b. リード・パルスを送信する
c. Phy_mgmt_readdata is 32'h00000001; // チャネル 0 の場合
d. phy_mgmt_address = 9'h067 に設定 ;
// lockedtodata
e. リード・パルスを送信する
f. Phy_mgmt_readdata は 32'h00000001; // チャネル 0 の場合
結果 : pma_rx_is_lockedtoref (66) および pma_rx_is_lockedtodata (67) のリー
ド・アドレスの両方はチャネル 0 に対して High です。これらの信号は相互排他的
ではありません。pma_rx_is_lockedtodata が High のとき、
pma_rx_is_lockedtoref の状態に関係なく、CDR がデータにロックされています。
図 5. ダイレクト・リード(PLL ロック)およびダイレクト・ライト(シリアル・ループバック)、
rx_is_lockedto(基準とデータ)
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Stratix V デバイスのデザイン・ガイドライン
ページ 70
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4. 個別のトランシーバとトランスミッタをリセットするようにマスクを設定する (
図 6 を参照 )。
a. phy_mgmt_address = 9h041 に設定 ;
// Reset_Chip_Mask
b. phy_mgmt_writedata = 32'h00000001; // すべてをリセットするには、すべての
「 F' 」を選択
c. ライト・パルスを送信する
結果 : これは、チャネル 0 にのみ集中するように「reset chip mask」を設定します。
5. チャネル 0 トランスミッタをリセットする ( 図 6 を参照 )。
a. phy_mgmt_address = 9'h042 に設定 ;
// リセット・コントロール
b. phy_mgmt_writedata = 32'h00000001 に設定 ; // TX リセット = ビット 0 を選択
c. ライト・パルスを送信する
結果 : この位置の readdata 出力はビット位置 0 の tx_ready およびビット位置 1
の rx_ready があります。ライト・パルス tx_ready ビットが Low になり、その後
戻ります(データは 11 から 10 になって、11 に戻ります)。この情報は、
tx_ready 出力遷移から遅延されています。これは、readdata がレジスタ付き出力
であるので、管理インターフェイスを介して、ノーマル・レイテンシです。これ
は、自動クリア・リセットであり、0 をレジスタに書き込む必要はありません。
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付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 71
6. チャネル 0 レシーバをリセットする ( 図 6 を参照 )。
a. phy_mgmt_address = 9'h042 を保持 ;
b. phy_mgmt_writedata = 32'h00000002 に設定 ; // RX リセット = ビット 1
c. ライト・パルスを送信する
結果 : この位置の readdata 出力はビット位置 0 の tx_ready およびビット位置 1
の rx_ready があります。ライト・パルス rx_ready ビットが Low になり、その後
戻ります(データは 11 から 01 になって、11 に戻ります)。この情報は、
rx_ready 出力遷移から遅延されています。これは、readdata がレジスタ付き出力
であるので、管理インターフェイスを介して、ノーマル・レイテンシです。これ
は、自動クリア・リセットであり、0 をレジスタに書き込む必要はありません。
図 6. 自動クリア付きリセット・コントロール
7. 図 7 に示す柔軟なファイン・リセット・コントロール(リセット・コントローラ
のバイパス)
。
a. phy_mgmt_address = 9'h044 に設定 ;
// Fine Reset Control
b. phy_mgmt_writedata = 32'h0000000e に設定 ; // すべてのリセットをリセットす
るには、1110 を選択
c. ライト・パルスを送信する
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Stratix V デバイスのデザイン・ガイドライン
ページ 72
付録 : Stratix V トランシーバ・デザイン・ガイドライン
1
tx_ready および rx_ready 信号は自動リセット・コントローラから供給されて、
fine_reset_controlを使用して準備をモニタするために使用することはできません。
次の項で、ユーザー柔軟なリセット・シーケンスに対してリセット位置に 0 を書き
込むことはユーザー遅延の後にリセットをオフにします。
d. すべてのリセットのカスタム遅延 :
phy_mgmt_writedata = 32'h0000000c に設定 ; // 1100 が TX デジタル・リセット・
ビットを解放
e. ライト・パルスを送信する
f. RX リセットのカスタム遅延 :
phy_mgmt_writedata = 32'h00000008 に設定 ; // 1000 が RX アナログ・リセット・
ビットを選択解除
g. ライト・パルスを送信する
h. RX デジタル・リセットのカスタム遅延 :
phy_mgmt_writedata = 32'h00000000 に設定 ; // RX デジタル・リセット・ビット
を選択解除
図 7. クリアを必要とするマニュアル・リセット
実際のデザインのコンパイル
デザインのシミュレーション後、実際の Quartus II のデザインで作業を行います。
Stratix IV トランシーバを使用した場合、ALTGX ファンクションの多くの選択は、PHY
IP で行われていないことに気づいたかもしれません。次の項では、選択が Assignment
Editor または .qsf に移動する方法について説明します。
Stratix V デバイスのデザイン・ガイドライン
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付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 73
Assignment Editor および Settings ダイアログ・ボックスを使用した
Quartus II 設定ファイルの設定
Stratix V デバイス以降では、アナログ設定は Assignment Editor または Settings ダイア
ログ・ボックスで適用される .qsf アサインメントによって設定されるようになりま
す。このアプローチにより、設定の更新が必要な場合には、RTL の変更が不要です。
特に、アナログ・パラメータが変更された場合、デザインを再合成する必要はあり
ません。
これらの .qsf のアサインメントについては、2 つのモードがあります。
■
.qsf のアサインメントが存在する場合、割り当てられた値は Quartus II ソフトウェ
アによって検証されます。値が有効であると仮定して、それがブロックに適用さ
れ、コンフィギュレーションになります。
■
.qsf のアサインメントが存在しない場合、Quartus II ソフトウェアは、パラメータ
の有効な値を計算します。これはデフォルトであり、推奨の使用モデルです。
終端の設定
表 6 に、GXB ピンと終端を設定するために使用可能な設定を示しています。
表 6. Assignment Editor での GXB ピン終端のオプション
QSF 変数名
GXB_IO_PIN_TERMINATION
GXB_DEDICATED_REFCLK_PIN_TERMINATION
デフォルト値
100_OHMS
AC_COUPLING
有効な値
■
150_OHMS
■
120_OHMS
■
100_OHMS
■
85_OHMS
■
EXTERNAL_RESISTOR
■
DC_COUPLING_INTERNAL_100_OHMS
■
DC_COUPLING_EXTERNAL_RESISTOR
■
AC_COUPLING
例えば、レシーバのシリアル・データ(rx_serial_data)チャンネルを Assignment
Editor の 100  終端に設定するには、次を .qsf 書き込みます。
set_instance_assignment -name GXB_IO_PIN_TERMINATION 100_OHMS -to rx_serial_data
トランシーバの電圧レベルの設定
現在のプロジェクトのトランシーバ電圧レベルに対して、デフォルト値や設定を検
索するには、Assignments メニューの Settings をクリックします。Category リストで
は、Operating Settings and Conditions を展開して Voltage を選択します。Setting カラム
で、変更する電圧値を選択するために、プルダウン・メニューを使用してください。
値を選択した後、Apply をクリックします。値が正しく .qsf に書き込まれます。入力
される値がトランシーバ・データ・レートの 「Stratix V Pin Connection Guidelines」の
電圧レベルと一致することを確認し、またはそれがコンパイルされない可能性があ
ります。より高いデータレートのコンフィギュレーションに対して、いつでも電圧レ
ベルを使用することができます。
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
ページ 74
付録 : Stratix V トランシーバ・デザイン・ガイドライン
例えば、Setting ダイアログ・ボックスの Voltage ページでは 1.0 V を選択した場合、
.qsf に set_global_assignment -name VCCT_L_USER_VOLTAGE 1.0V が書き込まれます
(図 8 を参照)。
図 8. Setting ダイアログ・ボックスの Voltage ページで 1.0 V の選択
PLL アサインメントの設定
Quartus II ソフトウェアは、PLL の最適な内部設定や最適な位置を自動的に選択しま
す。必要な場合、これらの設定は、Assignment Editor で使用できます。PLL のタイプが
ATX PLL として選択することは、最も一般的なトランシーバ PLL のオプションです。
デフォルト PLL タイプは CMU PLL です。表 7 に、異なる PLL の .qsf 名を示します。
表 7. PLL アサインメント
.qsf 名
FPLL
CMU
PLL
ATX PLL
MERGE_TX_PLL_DRIVEN_BY_REGISTERS_WITH_SAME_CLEAR
v
v
v
PLL_CHANNEL_SPACING
v
—
—
PLL_COMPENSATION
v
—
—
PLL_COMPENSATION_MODE
v
v
v
PLL_OUTPUT_CLOCK_FREQUENCY
v
v
v
PLL_PFD_CLOCK_FREQUENCY
v
v
v
PLL_VCO_CLOCK_FREQUENCY
v
v
v
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2010 年 12 月
Altera Corporation
付録 : Stratix V トランシーバ・デザイン・ガイドライン
ページ 75
表 7. PLL アサインメント
FPLL
CMU
PLL
ATX PLL
MATCH_PLL_COMPENSATION_CLOCK
v
—
—
PLL_TYPE
v
v
v
.qsf 名
ATX PLL を PLL TYPE に設定
最後のディレクトリ例では、custom_phy_assignments.qip と呼ばれる自動生成ファイ
ルは、.qsf 内の各 PLL に必要な PLL タイプのアサインメントを示すコメントがあり
ます。
#set_instance_assignment -name PLL_TYPE ATX -to
"<top_level|...|<my_name>:<my_name>_inst|sv_xcvr_generic_top:xcvr_custom_phy|sv_xcvr_g
eneric:transceiver_core|pll[*].tx_pll"
自動的にコメントを .qsf に書き込むには、Assignment Editor を使用できます。このデ
ザインで使用された tx_plls 信号のリストについては、Node Finder の *.tx_pll を検索
してください。
以前の例では、デザイン・エントリの Node Finder を使用して、検索フィールド内の
*. tx_pll を検索している場合、シングルの TX PLL 位置は以下の通りです。
CustomPHY:CustomPHY_Inst|altera_xcvr_custom_phy:customphy_inst|sv_xcvr_custom_phy:S5|s
v_xcvr_generic_top:xcvr|sv_xcvr_generic:transceiver_core|pll[0].tx_pll
自動的に PLL 位置の ATX PLL アサインメントを書き込むには、Node Finder および
Assignment Editor を使用します。
最初に、tx_plls が図 9 に示すように Node Finder に配置されます。
図 9. Node Finder を使用した tx_plls の配置
2010 年 12 月
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Stratix V デバイスのデザイン・ガイドライン
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付録 : Stratix V トランシーバ・デザイン・ガイドライン
Assignment Editor でノードの名前と値を割り当てます(図 10 参照)。
図 10. Assignment Editor を使用した ATX PLL として tx_pll を割り当てる
このデザインは 1250 Mbps(このコンフィギュレーションのデフォルト・レート・
データ)たけのために、ATX PLL を使用することはできません。ATX PLL の設定は
625 Mbps の VCO レートに達することができなかったので、デザインはコンパイル時
に失敗することがあります。ATX PLL はデータ・レートの制限があり、有効な選択
は、「DC and Switching Characteristics for Stratix V Devices」の章に確認する必要がありま
す。
デザインにテスト・ベンチの移動
シミュレーションのセクションでは、トランシーバ・ブロックの Avalon-MM コント
ロールおよびステータス・レジスタは、テスト・ベンチを介して割り当てられてい
ます。この関数は、実際のデザインでマイクロプロセッサによってドライブされます
が、シンプルなデザインでステート・マシンによってドライブされます。
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2010 年 12 月
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ページ 77
ステート・マシンに対して、次の状態に移行する前にリセット状態 0 で、各状態で
正しいステータスをチェックするはずです(例えば、図 11 を参照)。
図 11. ステート・マシンの各ステート内の移行の例
After Power Up
State 0
Proper Reset Sequence
Go to State 1
State 1
Check for the pll_is_lockedto Reference
If Yes, Go to State 2
or
Stay in State 1 Until the
Maximum Time Limit, Then
Go to State 0
State 2
Turn on Loopback Mode (or Enable Other Device)
Check for pll_is_lockedtodata
If Yes, Go to State 3
or
Stay in State 2 Until the
Maximum Time Limit, Then
Go to State 0
State 3
Send Align Pattern
Check the rx_synchstatus Signal for Alignment
If Yes, Go to State 4
or
Stay in State 3 Until the
Maximum Time Limit, Then
Go to State 0
State 4
Send Data
Check Status
If Correct, Stay in State 4
or
Go to State 3
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Stratix V デバイスのデザイン・ガイドライン
ページ 78
付録 : Stratix V トランシーバ・デザイン・ガイドライン
ステートマシンは希望する結果が厳密にシステムやプロトコルの要件と一致するよ
うに達成されていない場合、より多くのステータス・チェックを持つことができ、
それが何をするかで賢くすることができます。
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2010 年 12 月
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