Stratix IV 器件中的外部存储器接口

Stratix IV 器件中的外部存储器接口
7. Stratix IV 器件中的外部存储器接口
2? 2011?
SIV51007-3.2
SIV51007-3.2
本章节介绍了 Stratix® IV 器件系列中的外部存储器接口,以及该系列芯片支持外部
存储器接口的能力。为了支持使用 Altera® Stratix IV FPGA 达到的系统带宽水平,
器件提供了一种高效的体系结构,快速轻松地将宽外部存储器接口布置在小模块化 I/O
bank 结构中。I/O 被设计用于对现有的和新兴的外部双数据速率 (DDR) 存储器标准提
供高性能的支持,例如:DDR3、DDR2、DDR SDRAM、 QDR II+、QDR II SRAM 和 RLDRAM
II。
Stratix IV I/O 单元提供许多可靠的、简单易用的内置功能,这些实现具有以下功能
特性:动态校准片上匹配 (OCT), 走线失配补偿,DDR3 SDRAM 接口的读写整平电路,
半速率 (HDR) 模块和 4-bit 到 36-bit 可编程 DQ 组位宽。
高性能存储器接口解决方案由自校准宏功能 (ALTMEMPHY) 支持 , 通过优化来利用
Stratix IV I/O 结构和 TimeQuest Timing Analyzer,在工艺、电压和温度 (PVT) 变
化中,对最可靠的操作频率提供了总体解决方案。
本章节涵盖以下两方面内容:
■
“ 存储器接口管脚支持 ” 第 7–2 页
■
“Stratix IV 外部存储器接口特性 ” 第 7–27 页
f 要了解关于外部存储器系统性能规范、电路板设计指南、时序分析、仿真和调试的详
细信息,请参考 External Memory Interface Handbook。
© 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos
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Stratix IV 器件手册 卷 1
2011 年 2 月
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–2
图 7–1 显示了使用全部 Stratix IV I/O 单元 (IOE) 功能的存储器接口数据通路的总
体结构。
(1),
图 7–1. 外部存储器接口数据通路示意图
(2)
Memory
Stratix IV FPGA
Postamble Enable
Postamble Clock
4n
DPRAM
(2)
DLL
DQS Logic
Block
Postamble
Control
Circuit
DQS Enable
Circuit
2n
2n
Alignment &
Synchronization
Registers
Half Data Rate
Input Registers
DQS (Read) (3)
DDR Input
Registers
n
DQ (Read) (3)
Resynchronization Clock
n
2n
4n
Half Data Rate
Output Registers
Half-Rate
Resynchronization
Clock
Clock Management & Reset DQ Write Clock
Half-Rate Clock
2n
Alignment
Registers
2
4
Half Data Rate
Output Registers
2
Alignment
Registers
DQ (Write) (3)
DDR Output
and Output
Enable
Registers
DQS (Write) (3)
DDR Output
and Output
Enable
Registers
Alignment Clock
DQS Write Clock
图 7–1 注释:
(1) 您能够旁路每一个寄存器模块。
(2) 用于各个存储器接口的模块可能略有不同。色彩较暗的模块是 Stratix IV IOE 的一部分。
(3) 这些信号可能是双向或者单向的,取决于存储器标准。当信号为双向时,信号在读和写操作期间都是有效的。
存储器接口使用 Stratix IV 器件特性,例如:延迟锁定环 (DLL)、动态 OCT 控制、读
写整平电路,以及 I/O 特性,例如:OCT、可编程输入延迟链、可编程输出延迟、斜率
调整和可编程驱动强度。
f 要了解关于 I/O 特性的详细信息,请参考 I/O Features in Stratix IV Devices 章节。
ALTMEMPHY 宏功能例化锁相环 (PLL) 和 PLL 重配置逻辑,根据 PVT 变化调整相移。
f 要了解关于 Stratix IV PLL 的详细信息 , 请参考 Clock Networks and PLLs in
Stratix IV Devices 章节。关于 ALTMEMPHY 宏功能的详细信息,请参考 External
Memory PHY Interface (ALTMEMPHY) (nonAFI) Megafunction User Guide。
存储器接口管脚支持
一个典型的存储器接口需要数据 (D、Q 或 DQ)、数据选通 (DQS/CQ 和 DQSn/CQn)、地
址、命令和时钟管脚。有些存储器接口使用数据屏蔽 (DM、BWSn 或者 NWSn) 管脚来使
能写入屏蔽功能,并使用 QVLD 管脚来指示读数据可以被采集。这一部分介绍了
Stratix IV 器件如何支持所有这些不同的管脚。
Stratix IV 器件手册 卷 1
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
1
7–3
如果您有多个时钟对,那么必须将这些时钟对布置在同一个 DQ 组中。例如,如果您有
两个时钟对,那么您必须将这两个时钟对布置在同一个 ×4 DQS 组中。
f 要了解关于管脚连接的详细信息,请参考 Stratix IV GX and Stratix IV E Device
Family Pin Connection Guidelines。
f 要了解关于管脚布局和 Stratix IV 器件与外部存储器件之间管脚连接的详细信息,请
参考 External Memory Interface Handbook。
DDR3、DDR2、DDR SDRAM 和 RLDRAM II 器件使用 CK 和 CK# 信号来采集地址和命令信
号。通过使用 Stratix IV DDR I/O 寄存器 (DDIOs),生成这些信号来模拟写数据选
通,以确保满足 CK/CK# 和 DQS 信号 (DDR3、DDR2 和 DDR SDRAM 中的 tDQSS、tDSS 和
tDSH,或者 RLDRAM II 器件中的 tCKDK) 之间的时序关系。QDR II+ 和 QDR II SRAM 器件
使用同一时钟 (K/K#) 来采集写数据、地址和命令信号。
Stratix IV 器件中的存储器时钟管脚是通过使用 DDIO 寄存器到达差分输出管脚生成的
( 请参考图 7–2), 在管脚列表中以 DIFFOUT、 DIFFIO_TX 或者 DIFFIO_RX 前缀标记。
f 要了解关于哪些管脚可用于存储器管脚的详细信息,请参考 External Memory
Interface Handbook。
图 7–2. 存储器时钟的生成
FPGA LEs
I/O Elements
VCC
D
Q
1
D
Q
mem_clk (2)
0
mem_clk_n (2)
System Clock (3)
图 7–2 注释:
(1) 关于管脚位置要求的详细信息,请参考 External Memory Interface Handbook。
(2) DDR3、DDR2 和 DDR SDRAM 接口的 mem_clk[0] 和 mem_clk_n[0] 管脚使用 I/O 输入缓冲器来实现 ALTMEMPHY 宏功能所要求的反
馈,以实现跟踪;因此,需要将双向 I/O 缓冲器用于这些管脚。对于使用差分 DQS 输入的存储器接口,输入缓冲器可配置为一个
单端输入。使用单端输入反馈缓冲器要求 I/O 标准的 VREF 电压提供给 I/O bank 的 VREF 管脚。
(3) 要想最大限度地减小抖动 , 要求区域时钟网络用于存储器输出时钟的生成。
Stratix IV 器件对差分读数据选通和时钟操作提供了差分输入缓冲器。此外,
Stratix IV 器件也对互补读数据选通和时钟操作的每个 CQn 管脚提供了一个独立的
DQS 逻辑模块。在 Stratix IV 管脚列表中,差分 DQS 管脚对表示为 DQS 和 DQSn 管脚,
而互补 CQ 信号则表示为 CQ 和 CQn 管脚。DQSn 和 CQn 管脚在管脚列表中被分别标记。
每个 CQn 管脚连接到一个 DQS 逻辑模块,移位后的 CQn 信号发送到 DQ IOE 寄存器中的
负边沿输入寄存器。
1
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将差分 DQS 信号用于运行在 333 MHz 或以上的 DDR2 SDRAM 接口。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–4
DQ 管脚可以是双向信号,像在 DDR3、DDR2 和 DDR SDRAM, 和 RLDRAM II 普通 I/O
(CIO) 接口中,也可以单向信号,像在 QDR II+、QDR II SRAM 和 RLDRAM II 单独 I/O
(SIO) 器件中。将单向读数据 (read- data) 信号连接到 Stratix IV DQ 管脚,并将单向
写数据 (write- data) 信号连接到一个不同于读 DQS/DQ 组的 DQS/DQ 组。此外,必须将
写时钟指定给与该写 DQS/DQ 组相关联的 DQS/DQSn 管脚。不要将 CQ/CQn 管脚对用于写
时钟。
1
将DQS/DQ组用于写数据(write- data)信号会最小化输出偏移,支持对写整平电路(DDR3
SDRAM 接口 ) 的访问,并支持纵向移植。这些管脚也可以访问去偏移电路 ( 使用可编程
延迟链 ),去偏移电路对总线上信号间的延迟失配进行补偿。
DQS 和 DQ 管脚位置在管脚列表中是固定的。存储器接口电路在每个 Stratix IV I/O
bank( 不支持收发器 ) 中都可用。所有的存储器接口管脚均支持 I/O 标准,用于支持
DDR3、DDR2、DDR SDRAM、QDR II+、QDR II SRAM 和 RLDRAM II 器件。
Stratix IV 器件系列支持 ×4、×8/×9、×16/×18 或者 ×32/×36 的 DQ 总线模式
的 DQS 和 DQ 信号,尽管不是所有的器件都支持 ×32/×36 的 DQS 总线模式。当这些中
的任何管脚没有用于存储器接口时,您可以将它们用作用户 I/O。此外,您也能够将未
用于时钟的任意 DQSn 或者 CQn 管脚用作 DQ( 数据 ) 管脚。表 7–1 列出了每种 DQS/DQ
总线模式支持的管脚,包括 DQS/CQ 和 DQSn/CQn 管脚对。
表 7–1. Stratix IV DQS/DQ 总线模式管脚
模式
×4
×8/×9
(3)
DQSn 支持
CQn 支持
Yes
No
Yes
Yes
奇偶校验或 DM
( 可选的 )
No
(6)
QVLD ( 可选的 )
(1)
每组数据管脚的
每组数据管脚的
一般数量
最大数量 (2)
No
4
5
Yes
Yes
8 or 9
11
×16/×18
(4)
Yes
Yes
Yes
Yes
16 or 18
23
×32/×36
(5)
Yes
Yes
Yes
Yes
32 or 36
47
×32/×36
(7)
Yes
32 or 36
39
Yes
Yes
No
(8)
表 7–1 注释:
(1) QVLD 管脚不在 ALTMEMPHY 宏功能中使用。
(2) 这代表 DQ 管脚的最大数量 ( 包括奇偶校验、数据屏蔽和 QVLD 管脚 ),利用单端 DQS 信号连接到 DQS 总线网络。当您使用差分
或互补的 DQS 信号时,每组数据的最大数量减一。在一个特定的器件中,每组 DQ/DQS 的数量可能会有所不同。要了解每组确切
的数量,需要查看管脚列表。对于 DDR3、DDR2 和 DDR 接口,大于 ×8 的接口,其管脚的数量进一步减少,这是因为每个
×8/×9 组都需要一个用于形成 ×16/×18 和 ×32/×36 组的 DQS 管脚。
(3) 通过合并两个 ×4 DQ/DQS 组以构成一个 ×8/×9 组,因此在这个组中具有 12 个管脚。
(4) 通过合并四个 ×4 DQ/DQS 组以构成一个 ×16/×18 组。
(5) 通过合并八个 ×4 DQ/DQS 组以构成一个 ×32/×36 组。
(6) 如果没有使用差分 DQS,并且该组没有其它的信号,那么可以支持 DM 管脚。
(7) 这些 ×32/×36 DQ/DQS 组在 1152- 和 1517-pin FineLine BGA 封装中的 EP4SGX290、EP4SGX360 和 EP4SGX530 器件中可用。在
这些 DQ/DQS 组的每组中有 40 个管脚。
(8) 这些 DQ/DQS 组的每组中有 40 个管脚。不能将 BWSn 管脚作为写入数据管脚布置在同一 DQ/DQS 组里,因为没有足够的可用管
脚。
Stratix IV 器件手册 卷 1
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–5
表 7–2 列出了 Stratix IV 器件每侧上可用的 DQ/DQS 组数。要了解 Stratix IV 器件
每个 bank 中可用 DQ/DQS 组数的详细列表,请参见图 7–3 到图 7–19。这些是
Stratix IV 器件的平面示意图。
表 7–2. Stratix IV 器件每侧上的 DQ/DQS 组数 (1/2)
器件
封装
EP4SGX70
EP4SGX110
EP4SGX180
EP4SGX230
780-pin
FineLine BGA
EP4SGX290
EP4SGX360
侧
×4
(1)
(2)
×8/×9
×16/×18
×32/×36
(3)
参考:
左侧
14
6
2
0
顶端 / 底部
17
8
2
0
右侧
0
0
0
0
780-pin
FineLine BGA
左侧 / 右侧
0
0
0
0
顶端 / 底部
18
8
2
0
EP4SE230
EP4SE360
780-pin
FineLine BGA
左侧 / 右侧
14
6
2
0
顶端 / 底部
17
8
2
0
右侧 / 左侧
7
3
1
0
EP4SGX110
1152-pin
FineLine BGA
(with 16
transceivers
)
顶端 / 底部
17
8
2
0
右侧 / 左侧
14
6
2
0
EP4SGX70
EP4SGX110
1152-pin
FineLine BGA
(with 24
transceivers
)
顶端 / 底部
17
8
2
0
EP4SGX180
EP4SGX230
1152-pin
FineLine BGA
右侧 / 左侧
13
6
2
0
顶端 / 底部
26
12
4
0
EP4SGX290
EP4SGX360
EP4SGX530
1152-pin
FineLine BGA
右侧 / 左侧
13
6
2
0
顶端 / 底部
26
12
4
EP4SE360
EP4SE530
EP4SE820
1152-pin
FineLine BGA
所有侧
26
12
4
0
图 7–10
EP4SGX180
EP4SGX230
1517-pin
FineLine BGA
所有侧
26
12
4
0
图 7–11
EP4SGX290
EP4SGX360
EP4SGX530
1517-pin
FineLine BGA
右侧 / 左侧
26
12
4
0
顶端 / 底部
26
12
4
EP4SE530
EP4SE820
1517-pin
FineLine BGA
右侧 / 左侧
34
16
6
0
顶端 / 底部
38
18
8
4
EP4S40G2
EP4S40G5
EP4S100G2
EP4S100G5
左侧
12
3
1
0
1517- pin
FineLine BGA
顶端 / 底部
26
12
4
0
右侧
11
4
1
0
EP4SGX290
EP4SGX360
EP4SGX530
1760-pin
FineLine BGA
右侧 / 左侧
26
12
4
0
顶端 / 底部
38
18
8
4
EP4SE530
1760-pin
FineLine BGA
右侧 / 左侧
34
16
6
0
顶端 / 底部
38
18
8
4
Altera 公司 2011 年 2 月
2
2
(4)
(4)
图 7–3
图 7–5
图 7–4
图 7–6
图 7–7
图 7–8
图 7–9
图 7–12
图 7–13
图 7–14
图 7–15
图 7–16
Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–6
表 7–2. Stratix IV 器件每侧上的 DQ/DQS 组数 (2/2)
器件
封装
侧
EP4SE820
1760-pin
FineLine BGA
右侧 / 左侧
EP4SGX290
EP4SGX360
EP4SGX530
1932-pin
FineLine BGA
EP4S100G3
EP4S100G4
EP4S100G5
1932- pin
FineLine BGA
×4
(1)
(2)
×8/×9
×16/×18
×32/×36
40
18
6
0
顶端 / 底部
44
22
10
4
右侧 / 左侧
29
13
4
0
顶端 / 底部
38
18
8
4
左侧
8
2
0
0
顶端 / 底部
38
18
8
4
右侧
7
1
0
0
(3)
参考:
图 7–17
图 7–18
图 7–19
表 7–2 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 某些 ×4 组可能使用 RUP 和 RDN 管脚。如果使用 Stratix IV 校准 OCT 功能,那么就不能使用这些组。
(3) 要与 Stratix IV FPGA 中不支持 ×32/×36 DQS/DQ 组的 ×36 QDR II+/QDR II SRAM 器件连接,请参考第 7–25 页 “ 合并
×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(4) 这些 ×32/×36 DQ/DQS 组的每组中有 40 个管脚而不是 48 个管脚。不能将 BWSn 管脚作为写入数据管脚布置在同一 DQ/DQS 组
里,因为没有足够的可用管脚。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–7
图 7–3. 780- Pin FineLine BGA 封装中 EP4SGX70、EP4SGX110、EP4SGX180 和 EP4SGX230 器件每侧上的 DQS/DQ
组数 (1), (2), (3), (4). (5)
DLL0
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
I/O Bank 1A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
EP4SGX70, EP4SGX110, EP4SGX180, and
EP4SGX230 Devices in the
780-Pin FineLine BGA
I/O Bank 2C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 2A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
DLL1
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–3 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SGX70、EP4SGX110、EP4SGX180 和 EP4SGX230 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连
接,请参考第 7–25 页 “ 合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
(5) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–8
图 7–4. 780- Pin FineLine BGA 封装中 EP4SE230 和 EP4SE360 器件的每个 Bank 中的 DQS/DQ 组数
(4), (5)
DLL0
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
(1),
(2),
(3),
DLL3
I/O Bank 1A
I/O Bank 6A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C
I/O Bank 6C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
EP4SE230 and EP4SE360 Devices in the
780-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 2A
I/O Bank 5A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
DLL1
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–4 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SE230 和 EP4SE360 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第 7–25 页 “ 合
并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
(5) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
Stratix IV 器件手册 卷 1
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–9
图 7–5. 780-Pin FineLine BGA 封装中 EP4SGX290 和 EP4SGX360 器件的每个 Bank 中的 DQS/DQ 组数
DLL0
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
(1),
(2)
DLL3
EP4SGX290 and EP4SGX360 Devices
in the 780-Pin FineLine BGA
DLL1
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–5 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SGX290 和 EP4SGX360 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第 7–25 页 “
合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–10
图 7–6. 1152-Pin FineLine BGA 封装中内置 16 个收发器的 EP4SGX110 器件中每个 Bank 中的 DQS/DQ 组数
(2), (3), (4), (5)
DLL0
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
I/O Bank 1A
I/O Bank 6A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
EP4SGX110 Devices
in the 1152-Pin FineLine BGA
(with 16 Transceivers)
I/O Bank 1C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
DLL1
(1),
I/O Bank 6C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–6 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SGX110 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第 7–25 页 “ 合并
×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
(5) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–11
图 7–7. 1152- Pin FineLine BGA 封装中内置 24 个收发器的 EP4SGX70 和 EP4SGX110 器件中的每个 Bank 中的
DQS/DQ 组数 (1), (2), (3), (4), (5)
DLL0
I/O Bank 8A (3)
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A (3)
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 1A (3)
DLL3
I/O Bank 6A (3)
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C (4)
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 6C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
EP4SGX70 and EP4SGX110 Devices
in the 1152-Pin FineLine BGA
(with 24 Transceivers)
I/O Bank 6A (3)
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C (4)
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 6C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 3A (3)
DLL1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 3C
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
I/O Bank 4C
I/O Bank 4A (3)
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–7 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SGX70 和 EP4SGX110 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第 7–25 页 “
合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
(5) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–12
图 7–8. 1152-Pin FineLine BGA 封装中 EP4SGX180 和 EP4SGX230 器件的每个 Bank 中的 DQS/DQ 组数
(3), (4), (5)
DLL0
I/O Bank 8A
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL1
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
(2),
DLL3
I/O Bank 1A
EP4SGX180 and EP4SGX230 Devices
in the 1152-Pin FineLine BGA
(1),
DLL2
图 7–8 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SGX180 和 EP4SGX230 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第 7–25 页 “
合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
(5) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–13
图 7–9. 1152-Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件中每个 Bank 中的 DQS/DQ 组
数 (1), (3), (4), (5)
DLL0
I/O Bank 8A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
DLL3
I/O Bank 1A
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
EP4SGX290, EP4SGX360, and EP4SGX530 Devices
in the 1152-Pin FineLine BGA
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL1
I/O Bank 3A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
DLL2
图 7–9 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 这些 ×32/×36 DQS/DQ 组的每组中有 40 个管脚,而不是 48 个管脚。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
(5) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–14
图 7–10. 1152- Pin FineLine BGA 封装中 EP4SE360、EP4SE530 和 EP4SE820 器件中每个 Bank 中的 DQS/DQ 组数
(1), (2), (3), (4) , (5)
DLL0
I/O Bank 8A
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
I/O Bank 1A
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
EP4SE360, EP4SE530
and EP4SE820 Devices
in the 1152-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 2A
I/O Bank 5A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
DLL1
I/O Bank 3A
I/O Bank 3B
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–10 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SE360、EP4SE530 和 EP4SE820 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第
7–25 页 “ 合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
(5) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
Stratix IV 器件手册 卷 1
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–15
图 7–11. 1517-Pin FineLine BGA 封装中 EP4SGX180 和 EP4SGX230 器件中每个 Bank 中的 DQS/DQ 组数
(3), (4), (5)
DLL0
I/O Bank 8A
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
EP4SGX180 and EP4SGX230 Devices
in the 1517-Pin FineLine BGA
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 2A
I/O Bank 5A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
DLL1
I/O Bank 3A
I/O Bank 3B
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
(2),
DLL3
I/O Bank 1A
I/O Bank 2C
(1),
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–11 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4SGX180 和 EP4SGX230 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件进行接口连接,请参考第 7–25 页 “
合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
(5) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–16
图 7–12. 1517-Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件中每个 Bank 中的 DQS/DQ 组
数 (1), (3), (4), (5)
DLL0
I/O Bank 8A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
DLL3
I/O Bank 1A
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
EP4SGX290, EP4SGX360, and EP4SGX530 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 2A
I/O Bank 5A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
DLL1
I/O Bank 3A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
I/O Bank 3B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 4C
I/O Bank 4B
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=1 (2)
DLL2
图 7–12 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 这些 ×32/×36 DQS/DQ 组的每组中有 40 个管脚,而不是 48 个管脚。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 所有的 I/O 管脚数均包括能够用于数据输入的专用时钟输入。
(5) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–17
图 7–13. 1517-pin FineLine BGA 封装中 EP4SE530 和 EP4SE820 器件的每个 Bank 中的 DQS/DQ 组数
(3), (4)
DLL0
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 1A
(2),
DLL3
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 6B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SE530 and EP4SE820 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL1
(1),
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL2
图 7–13 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(3) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入和专用角落 PLL 时钟输入。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–18
图 7–14. 1517- Pin FineLine BGA 封装中 EP4S40G2、EP4S40G5、EP4S100G2 和 EP4S100G5 器件每个 Bank 中的
DQS/DQ 组数 (1), (2), (3), (4), (5)
DLL0
I/O Bank 8A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 8B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 7B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
I/O Bank 1A
I/O Bank 6A
43 User I/Os
x4=5
x8/x9=1
x16/x18=0
44 User I/Os
x4=5
x8/x9=1
x16/x18=0
I/O Bank 1C
20 User I/Os
x4=0
x8/x9=0
x16/x18=0
I/O Bank 6C
21 User I/Os
x4=0
x8/x9=0
x16/x18=0
EP4S40G2, EP4S40G5, EP4S100G2, and EP4S100G5 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
21 User I/Os
x4=1
x8/x9=0
x16/x18=0
I/O Bank 5C
21 User I/Os
x4=0
x8/x9=0
x16/x18=0
I/O Bank 2A
I/O Bank 5A
46 User I/Os
x4=6
x8/x9=2
x16/x18=1
46 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL1
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
图 7–14 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) EP4S40G2、EP4S40G5、EP4S100G2 和 EP4S100G5 器件不支持 ×32/×36 模式。要与 ×36 QDR II+/QDR II SRAM 器件建立接口连接,
请参考第 7–25 页 “ 合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
(3) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(4) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入。
(5) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
Stratix IV 器件手册 卷 1
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–19
图 7–15. 1760-Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件每个 Bank 中的 DQS/DQ 组
数 (1), (2), (3), (4)
DLL0
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
I/O Bank 1A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x6/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SGX290, EP4SGX360, and EP4SGX530 Devices
in the 1760-Pin FineLine BGA
I/O Bank 2C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL1
I/O Bank 3A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 3B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 4C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 4B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL2
图 7–15 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(3) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入和专用角落 PLL 时钟输入。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
Altera 公司 2011 年 2 月
Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–20
图 7–16. 1760-Pin FineLine BGA 封装中 EP4SE530 器件每个 Bank 中的 DQS/DQ 组数
DLL0
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
(1),
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
(2),
(3),
DLL3
I/O Bank 1A
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 6B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SE530 Devices
in the 1760-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL1
(4)
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL2
图 7–16 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(3) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入和专用角落 PLL 时钟输入。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
Stratix IV 器件手册 卷 1
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–21
图 7–17. 1760-pin FineLine BGA 封装中 EP4SE820 器件每个 Bank 中的 DQS/DQ 组数
DLL0
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 7C
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
(1),
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
(2),
(3),
DLL3
I/O Bank 1A
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1C
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
EP4SE820 Devices
in the 1760-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL1
(4)
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL2
图 7–17 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(3) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入和专用角落 PLL 时钟输入。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–22
图 7–18. 1932-Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件每个 Bank 中的 DQS/DQ 组
数 (1), (2), (3), (4)
DLL0
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 1A
DLL3
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SGX290, EP4SGX360, and EP4SGX530 Devices
in the 1932-Pin FineLine BGA
I/O Bank 2B
I/O Bank 5B
20 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
20 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL1
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL2
图 7–18 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(3) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入和专用角落 PLL 时钟输入。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–23
图 7–19. 1932- Pin FineLine BGA 封装中 EP4S100G3、EP4S100G4 和 EP4S100G5 器件每个 Bank 中的 DQS/DQ 组
数 (1), (2), (3), (4)
DLL0
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 1A
DLL3
I/O Bank 6A
38 User I/Os
x4=3
x8/x9=0
x16/x18=0
x32/x36=0
40 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 6C
20 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 1C
19 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 2C
I/O Bank 5C
19 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
17 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
EP4S100G3, EP4S100G4, and EP4S100G5 Devices
in the 1932-Pin FineLine BGA
I/O Bank 2B
I/O Bank 5B
13 User I/Os
x4=1
x8/x9=0
x16/x18=0
x32/x36=0
12 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 2A
I/O Bank 5A
39 User I/Os
x4=4
x8/x9=1
x16/x18=0
x32/x36=0
40 User I/Os
x4=4
x8/x9=1
x16/x18=0
x32/x36=0
DLL1
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL2
图 7–19 注释:
(1) 在器件可用之前,这些都是初步数量。
(2) 您也可以将某些 ×4 组中的 DQS/DQSn 管脚用作 RUP 和 RDN 管脚,如果 ×4 组的两个管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么不能
将 ×4 组用于存储器接口,但可以使用包含 ×4 组的 ×16/×18 或者 ×32/×36 组;然而,在使用包含 ×4 组的 ×8/×9 组的使
用上有一些限制。
(3) 所有的 I/O 管脚数均包含能够用于数据输入的专用时钟输入和专用角落 PLL 时钟输入。
(4) 您也可以将 I/O Bank 1C 中的某些 DQS/DQ 管脚用作配置管脚。如果 ×4 DQS/DQ 组中的任意管脚用于配置目的,那么不能使用此
×4 DQS/DQ 组。要确保你所选择的 DQS/DQ 组也不要用于配置,因为根据您的配置方案,您有可能会失去四个 ×4 DQS/DQ 组。
DQS 和 DQSn 管脚在 Stratix IV 管脚列表中分别表示为 DQSXY 和 DQSnXY,其中 X 代表
DQS/DQ 组编号, Y 表明组位于器件的顶端 (T)、底部 (B)、左侧 (L) 还是右侧 (R)。
DQS/DQ 管脚编号基于 ×4 模式。
相应的 DQ 管脚标记成 DQXY,其中 X 代表管脚属于哪一个 DQS 组, Y 表明组位于器件的
顶端 (T)、底部 (B)、左侧 (L) 还是右侧 (R)。例如, DQS1L 表明 DQS 管脚位于器件的
左侧。属于该组的 DQ 管脚在管脚列表中显示为 DQ1L。要了解详细信息,请参考图
7–20。
1
Altera 公司 2011 年 2 月
奇偶校验、DM、BWSn、NWSn、QVLD 和 ECC 管脚在管脚列表中显示为 DQ 管脚。
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–24
编号方法是从器件表面示意图的左上角开始,逆时针进行编号。图 7–20 显示了在器
件表面示意图中如何对 DQS/DQ 组进行编号。器件的顶端和底部能够包含多达 38×4
DQS/DQ 组。器件的左侧和右侧能够包含多达 34×4 DQS/DQ 组。
图 7–20. Stratix IV I/O Bank 中的 DQS 管脚
DQS20T
DQS38T
DQS19T
DQS1T
DLL0
DLL3
PLL_T1
PLL_T2
PLL_R1
PLL_L1
8A
8B
8C
7C
7B
7A
DQS1L
DQS34R
1A
6A
1B
6B
1C
6C
DQS17L
DQS18R
PLL_R2
PLL_L2
Stratix IV Device
PLL_R3
PLL_L3
DQS18L
DQS17R
2C
5C
2B
5B
2A
5A
DQS34L
DQS1R
3A
3B
3C
4C
4B
4A
PLL_R4
PLL_L4
PLL_B1
PLL_B2
DLL2
DLL1
DQS1B
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DQS19B
DQS20B
DQS38B
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第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–25
使用用于存储器接口的 DQS/DQ 组中的 RUP 和 RDN 管脚
您可以将某些 ×4 组中的 DQS/DQSn 管脚用作 ( 管脚列表中列出的 )RUP 和 RDN 管脚。如
果 ×4 DQS/DQ 组中的任何管脚用作 OCT 校准的 RUP 和 RDN 管脚,那么该 ×4 DQS/DQ 组
就不能用于存储器接口。如果满足下面其中一个条件,您就能够使用包含此 ×4
DQS/DQ 组的 ×8/×9 组:
■
没有将 DM 管脚与差分 DQS 管脚一起使用
■
没用使用互补或差分的 DQS 管脚
由于 DQS/DQ ×8/×9 组实际上包含 12 个管脚 ( 通过在 ×4 模式中结合两个各含有 6
个管脚的 DQS/DQ 组而形成,请参考第 7–4 页中表 7–1),因此您可以使用 ×8/×9
组。一个典型的 ×8 存储器接口包含 1 个 DQS、1 个 DM 和 8 个 DQ 管脚 ,总共 10 个管
脚。如果仔细选择您的管脚分配,那么您能够将两个额外的管脚用于 RUP 和 RDN。在
DDR3 SDRAM 接口中,您必须使用差分 DQS, 意味着您只有一个额外管脚。在这种情况
下,需要对 RUP 和 RDN 管脚选择不同的管脚位置 ( 例如,在包含地址和命令管脚的 bank
中 )。
使用 ×9 QDR II+/QDR II SRAM 器件时,不能使用与 DQS/DQ 管脚共享的 RUP 和 RDN 管
脚,因为 RUP 和 RDN 管脚对于 CQn 管脚是两用的。这种情况下,需要对 RUP 和 RDN 管脚选
择不同的管脚位置,以避免与存储器接口管脚布局的冲突。这样,您可以选择在 datawrite 组中或者与地址和命令相同的 bank 中布局 RUP 和 RDN 管脚。
对包含 ×4 组 ( 其管脚被用作 RUP 和 RDN) 的 ×16/×18 或者 ×32/×36 DQS/DQ 组的使
用上没有限制,因为有足够的额外管脚可用作为 DQS 管脚。
1
对于 ×8、×16/×18 或者 ×32/×36 DQS/DQ 组 ( 其管脚用于 RUP 和 RDN), 您必须手动分配
DQS 和 DQ 管脚。不手动分配管脚,Quartus® II 就可能无法布局 DQS 和 DQ 管脚,导致
一个 “no-fit” 结果。
合并 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口
这一实现是通过合并 ×16/×18 DQS/DQ 组来连接 ×36 QDR II+/QDR II SRAM 器
件。×36 读数据总线使用两个 ×16/×18 组,而 ×36 写数据总线使用另外两个
×16/×18 或者四个 ×8/×9 组。CQ/CQn 信号走线在板级上分开以连接到 FPGA 中的两
对 CQ/CQn 管脚。对于此实现,这是板级上唯一需要更改的连接。Stratix IV 器件的其
它 QDR II+/QDR II SRAM 接口规则也适用这一实现。
1
由于ALTMEMPHY宏功能和基于UniPHY的外部存储器接口IP不使用QVLD信号,因此可以在
任意 QDR II+/QDR II SRAM 接口中悬空 QVLD 信号。
f 要了解关于ALTMEMPHY宏功能或者基于UniPHY IP的详细信息,请参考 External Memory
Interface Handbook。
合并组的规则
在 780-、1152- 和某些 1517- pin 封装器件中,每个 I/O sub-bank 中至多有一个
×16/×18 组。您可以将器件同一侧上的两个 ×16/×18 组合并以实现 ×36 接口。
Altera 公司 2011 年 2 月
Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
存储器接口管脚支持
7–26
对于那些在器件的同一侧上没有四个 ×16/×18 组来形成两个 ×36 组以进行读写数据
的器件而言,您能够在器件的一侧上形成一个 ×36 组,在器件的另一侧上形成另一个
×36 组。
当器件纵向移植碰到 ×36 模拟模式时,需要通过 Quartus II 中的器件移植功能检查
是否可以实现移植。Quartus II 支持四个 ×8/×9 DQ 组用于写数据管脚,并支持这些
组在不同的器件密度之间进行移植。表 7–3 列出了在缺少 ×32/×36 DQS/DQ 组的
Stratix IV 器件中使用两个 ×16/×18 DQS/DQ 组形成一个 ×32/×36 组的可能组合。
表 7–3. Stratix IV 器件中可能的组合并 (1/2)
封装
780-Pin
FineLine
BGA
1152-Pin
FineLine
BGA
1517-Pin
FineLine
BGA
Stratix IV 器件手册 卷 1
器件密度
I/O Sub-Bank 组合
■
EP4SGX70
■
EP4SGX110
■
EP4SGX180
■
EP4SGX230
■
EP4SGX290
■
EP4SGX360
■
EP4SE230
■
EP4SE360
■
EP4SGX70
■
EP4SGX110
■
EP4SGX180
■
EP4SGX230
■
EP4SGX290
(2)
■
EP4SGX360
(2)
■
EP4SGX530
(2)
■
EP4SE360
■
EP4SE530
■
EP4SE820
■
EP4SGX180
■
EP4SGX230
3A 和 4A,7A 和 8A ( 底部和顶端 I/O bank)
1A 和 2A,5A 和 6A( 左侧和右侧 I/O bank)
3A 和 4A,7A 和 8A( 底部和顶端 I/O bank)
3A 和 4A,7A 和 8A ( 底部和顶端 I/O bank)
■
EP4SGX290
(2)
■
EP4SGX360
(2)
■
EP4SGX530
(2)
■
EP4SE530
(2)
■
EP4SE820
(2)
■
EP4S40G2
■
EP4S40G5
■
EP4S100G2
■
EP4S100G5
(1)
(1)
(1)
1A 和 1C,6A 和 6C( 左侧和右侧 I/O bank)
3A 和 3B,4A 和 4B( 底部 I/O bank)
7A 和 7B,8A 和 8B( 顶端 I/O bank)
1A 和 1C,2A 和 2C( 左侧 I/O
3A 和 3B,4A 和 4B( 底部 I/O
5A 和 5C,6A 和 6C( 右侧 I/O
7A 和 7B,8A 和 8B( 顶部 I/O
bank)
bank)
bank)
bank)
1A 和 1C,2A 和 2C( 左侧 I/O
3A 和 3B,4A 和 4B( 底部 I/O
5A 和 5C,6A 和 6C( 右侧 I/O
7A 和 7B,8A 和 8B( 顶端 I/O
bank)
bank)
bank)
bank)
1A 和 1B、2A 和 2B 或者 1B 和 1C、2B 和 2C( 左侧 I/O
bank) (3)
5A 和 5B、6A 和 6B 或者 5B 和 5C、6B 和 6C( 右侧 I/O
bank) (3)
3A 和 3B、4A 和 4B( 底部 I/O bank)
7A 和 7B、8A 和 8B( 顶端 I/O bank)
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–27
表 7–3. Stratix IV 器件中可能的组合并 (2/2)
封装
1760-Pin
FineLine
BGA
1932-Pin
FineLine
BGA
器件密度
I/O Sub-Bank 组合
1A 和 1C,2A 和 2C( 左侧 I/O
3A 和 3B,4A 和 4B( 底部 I/O
5A 和 5C,6A 和 6C( 右侧 I/O
7A 和 7B,8A 和 8B( 顶端 I/O
■
EP4SGX290
■
EP4SGX360
■
EP4SGX530
■
EP4SE530
(2)
■
EP4SE820
(2)
■
EP4SGX290
(2)
■
EP4SGX360
(2)
■
EP4SGX530
(2)
bank)
bank)
bank)
bank)
1A 和 1B、2A 和 2B 或者 1B 和 1C、2B 和 2C( 左侧 I/O
bank) (3)
5A 和 5B、6A 和 6B 或者 5B 和 5C、6B 和 6C( 右侧 I/O
bank) (3)
1A 和 1C、2A 和 2C( 左侧 I/O bank)
5A 和 5C、6A 和 6C( 右侧 I/O bank)
表 7–3 注释:
(1) 这些封装中的器件每一侧上都有四个剩余的 ×8/×9 组。如果您想在器件的一侧上保留 ×36
QDR II+/QDR II SRAM 接口,那么您可以将这些剩余组结合在一起用于写入端 (only)。在这种情况
下,您必须将 Memory Interface Data Group 默认约束从 18 改成 9。
(2) 此器件原本就支持顶端和底部 I/O bank 中的 ×36 DQS/DQ 组。
(3) 尽管可以结合 I/O bank 1A 和 1C、2A 和 2C、5A 和 5C、6A 和 6CA 中的 ×16/×18 DQS/DQ 组,但由于
封装容量的问题,Altera 不建议这么做。类似地,在此封装中不支持交叉 bank 编号 ( 例如,结合
I/O bank 6C 和 5C 中的组 )
Stratix IV 外部存储器接口特性
Stratix IV 器件具有支持可靠的高性能外部存储器接口的众多特性。ALTMEMPHY 宏功
能使您能够使用这些外部存储器接口特性,并帮助建立最适合您系统的物理接口
(PHY)。这一部分介绍了在 DQS 相移电路、DQS 逻辑模块、整平多路复用器和动态 OCT
控制模块中外部存储器接口中使用的每个 Stratix IV 器件的特性。
1
ALTMEMPHY宏功能和Altera存储器控制器MegaCore® 功能能够运行在存储器件I/O接口的
一半频率上,以实现高速存储器接口中更佳的时序管理。Stratix IV 器件在 IOE 中有
内置的寄存器,对数据进行全速率 (I/O 频率 ) 到半速率 ( 控制器频率 ) 的转换,反之
亦然。如果您的存储控制器没有在一半的 I/O 频率上运行,那么您可以旁路这些寄存
器。当使用 Altera 存储控制器 MegaCore 功能时,ALTMEMPHY 宏功能会被例化。
f 要了解关于 ALTMEMPHY 宏功能的详细信息,请参考 External Memory PHY Interface
(ALTMEMPHY) (nonAFI) Megafunction User Guide。
DQS 相移电路
当 DQS/CQ 和 CQn 管脚用作输入时钟或者选通至 FPGA 时,Stratix IV 相移电路在读传
输上对 DQS/CQ 和 CQn 管脚提供相移。DQS 相移电路包含在多个 DQS 管脚之间共享的
DLL 以及相位偏移模块,进一步对器件的不同侧上的 DQS 相移进行微调。
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Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–28
图 7–21 显示了 DQS 相移电路如何连接到器件中的 DQS/CQ 和 CQn 管脚,在 Stratix IV
器件的所有侧上均支持存储器接口。
图 7–21. DQS/CQ 和 CQn 管脚与 DQS 相移电路
(1),
DQS/CQ
Pin
(2)
CQn
Pin
DLL
Reference
Clock
DQS/CQ
Pin
CQn
Pin
DLL
Reference
Clock
DQS Logic
Blocks
Δt
DQS
Phase-Shift
Circuitry
Δt
to IOE
to IOE
Δt
Δt
to IOE
to IOE
DQS
Phase-Shift
Circuitry
DQS Logic
Blocks
DQS/CQ
Pin
Δt
CQn
Pin
Δt
DQS/CQ
Pin
CQn
Pin
to
IOE
to
IOE
Δt
CQn
Pin
to
IOE
Δt
DQS/CQ
Pin
to
IOE
Δt
CQn
Pin
to
IOE
Δt
DQS/CQ
Pin
to
IOE
Δt
to
IOE
Δt
to
IOE
DQS
Phase-Shift
Circuitry
to IOE
to IOE
to IOE
to IOE
Δt
Δt
Δt
Δt
DQS
Phase-Shift
Circuitry
DLL
Reference
Clock
DLL
Reference
Clock
CQn
Pin
DQS/CQ
Pin
CQn
Pin
DQS/CQ
Pin
图 7–21 注释:
(1) 要了解关于每个 DLL 的可能参考输入时钟管脚的详细信息,请参考第 7–29 页 “DLL”。
(2) 基于两个可能的 DLL 输出设置中的一个,可以通过相移对每个 DQS/CQ 和 CQn 管脚进行配置。
DQS 相移电路连接到用于控制每个 DQS/CQ 或者 CQn 管脚的 DQS 逻辑模块。DQS 逻辑模
块支持在每个 DQS/CQ 或者 CQn 管脚上同时更新 DQS 延迟设置。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–29
DLL
DQS 相移电路使用 DLL 来动态控制 DQS/CQ 和 CQn 管脚所需要的时钟延迟。于是,DLL
使用频率参考来动态生成控制信号,用于每个 DQS/CQ 和 CQn 管脚中的延迟链 , 使其能
够对 PVT 变化进行补偿。当 DLL 更新设置时,对 DQS 延迟设置进行格雷编码以降低抖
动。当 DLL 在低抖动模式中时,相移电路需要 1,280 个时钟周期来锁定和计算正确的
输入时钟周期。否则,只需要 256 个时钟周期。不要在这些时钟周期中发送数据,因
为不能保证数据被正确采集。由于 DLL 的设置在时钟周期结束前可能不会稳定,因此
要注意使用这些设置的任何操作 ( 包括整平延迟系统 ) 在此期间都有可能不稳定。
1
您仍然可以将 DQS 相移电路用于任何低于 100 MHz 的存储器接口。然而,DQS 信号可能不
会移位超过 2.5 ns。即使 DQS 信号没有正好移位到 DQ 有效窗口的中间,I/O 单元仍然
能够采集具有大量时序裕量的低频应用中的数据。
Stratix IV 器件中最多有四个 DLL,分别位于器件的四个角。这四个 DLL 最多支持四
个不同的频率,每个 DLL 运行在其中的一个频率上。每个 DLL 有两个具有不同相位偏
移的输出,这使一个 Stratix IV 器件能够有八个不同的 DLL 相移设置。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–30
图 7–22 显示了 DLL 和 I/O bank 在 Stratix IV 器件中的位置平面示意图,如果器件
的四侧都支持外部存储器接口。
图 7–22. Stratix IV DLL 和 I/O Bank 位置 ( 平面示意图 )
PLL_L1
8A
8B
8C
PLL_T1
PLL_T2
7C
7B
PLL_R1
7A
6
6
DLL0
DLL3
6
6
1A
6A
1B
6B
1C
6C
PLL_R2
PLL_L2
Stratix IV FPGA
PLL_L3
PLL_R3
2C
5C
2B
5B
5A
2A
6
6
DLL1
6
DLL2
6
PLL_L4
3A
3B
3C
PLL_B1
PLL_B2
4C
4B
4A
PLL_R4
DLL 能够访问与其相邻的两个侧面。例如,器件左上方的 DLL0 能够访问器件顶端 (I/O
bank 7A、7B、7C、8A、8B 和 8C) 和左侧 (I/O bank 1A、1B、1C、2A、2B 和 2C)。这
意味着每个 I/O bank 可以被两个 DLL 访问 , 从而提供了更高的灵活性来创建多频率和
多类型的接口。 在与 DLL 相邻的两侧上能够有相同频率的两个不同接口,其中 DLL 控
制这两个接口的 DQS 延迟设置。
每个 bank 能够使用与其相邻的一个 DLL 或者两个 DLL 中的设置。例如, DQS1L 能够从
DLL0 中得到它的相移设置,而 DQS2L 能够从 DLL1 中得到它的相移设置。表 7–4 列出
了 Stratix IV 器件中 DLL 位置和所支持的 I/O bank。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
1
7–31
当使用整平延迟链时,每个 I/O sub-bank( 例如 I/O sub- bank 1A、1B 和 1C) 中只能有一
个存储器接口。这是因为每个 I/O sub- bank 中只有一个整平延迟链。
表 7–4. DLL 位置和所支持的 I/O Bank
DLL
位置
可访问的 I/O Bank
(1)
DLL0
左上角
1A, 1B, 1C, 2A, 2B, 2C, 7A, 7B, 7C, 8A, 8B, 8C
DLL1
左下角
1A, 1B, 1C, 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B, 4C
DLL2
右下角
3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C
DLL3
右上角
5A, 5B, 5C, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C
表 7–4 注释:
(1) DLL 能够访问这些 I/O bank,如果它们可用于存储器接口。
每个 DLL 的参考时钟可以来自 PLL 输出时钟,或者位于 DLL 其中一侧的两个专用时钟
输入管脚。表 7–5 到表 7–17 列出了可用于 Stratix IV 器件系列的 DLL 参考时钟输
入资源。
1
当您有一个专用 PLL 仅用于生成 DLL 输入参考时钟时,需要将 PLL 模式设置成 No
Compensation 以实现更高的性能,或者,Quartus II 会自动对其进行更改。因为 PLL
不使用任何其它的输出,所以它不需要对任何时钟路径进行补偿。
表 7–5. 780-Pin FineLine BGA 封装中 EP4SGX70、EP4SGX110、EP4SGX180 和 EP4SGX230 器件的 DLL 参考时钟输
入
DLL
DLL0
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
DLL1
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
—
PLL_B1
—
—
—
PLL_B1
—
—
—
PLL_T1
—
—
CLK4P
CLK5P
DLL2
CLK6P
CLK7P
CLK12P
DLL3
CLK13P
CLK14P
CLK15P
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–32
表 7–6. 780-Pin FineLine BGA 封装中 EP4SE230 和 EP4SE360 器件的 DLL 参考时钟输入
DLL
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
DLL0
DLL1
DLL2
DLL3
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
—
PLL_B1
PLL_L2
—
PLL_B1
PLL_R2
—
PLL_T1
PLL_R2
—
表 7–7. 780-Pin FineLine BGA 封装中 EP4SGX290 和 EP4SGX360 器件的 DLL 参考时钟输入
DLL
CLKIN( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL ( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
—
PLL_T1
—
—
—
PLL_B1
—
—
—
PLL_B2
—
—
—
PLL_T2
—
—
CLK12P
DLL0
CLK13P
CLK14P
CLK15P
CLK4P
DLL1
CLK5P
CLK6P
CLK7P
CLK4P
DLL2
CLK5P
CLK6P
CLK7P
CLK12P
DLL3
CLK13P
CLK14P
CLK15P
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–33
表 7–8. 1152-Pin FineLine BGA 封装中 EP4SGX70 和 EP4SGX110 器件 ( 内置 24 个收发器 ) 的 DLL 参考时钟输
入
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
DLL0
CLK12P
CLK13P
CLK14P
CLK15P
CLK0P
CLK1P
CLK2P
CLK3P
PLL_T1
PLL_L2
—
DLL1
CLK4P
CLK5P
CLK6P
CLK7P
CLK0P
CLK1P
CLK2P
CLK3P
PLL_B1
PLL_L2
—
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_B1
PLL_R2
—
DLL3
CLK12P
CLK13P
CLK14P
CLK15P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_T1
PLL_R2
—
DLL
表 7–9. 1152-Pin FineLine BGA 封装中 EP4SGX110 器件 ( 内置 16 个收发器 ) 的 DLL 参考时钟输入
DLL
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
—
PLL_B1
—
—
PLL_B1
—
—
PLL_T1
PLL_R2
—
CLK12P
DLL0
CLK13P
CLK0P
CLK14P
CLK1P
CLK15P
CLK4P
DLL1
CLK5P
CLK0P
CLK6P
CLK1P
CLK7P
CLK4P
DLL2
CLK5P
CLK10P
CLK6P
CLK11P
CLK7P
CLK12P
DLL3
CLK13P
CLK10P
CLK14P
CLK11P
CLK15P
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–34
表 7–10. 1152-Pin FineLine BGA 封装中 EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360 和 EP4SGX530 器件的
DLL 参考时钟输入
DLL
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
—
PLL_B1
—
—
PLL_B2
—
—
PLL_T2
PLL_R2
—
CLK12P
DLL0
CLK13P
CLK0P
CLK14P
CLK1P
CLK15P
CLK4P
DLL1
CLK5P
CLK0P
CLK6P
CLK1P
CLK7P
CLK4P
DLL2
CLK5P
CLK10P
CLK6P
CLK11P
CLK7P
CLK12P
DLL3
CLK13P
CLK10P
CLK14P
CLK11P
CLK15P
表 7–11. 1152-Pin FineLine BGA 封装中 EP4SE360、EP4SE530 和 EP4SE820 器件的 DLL 参考时钟输入
DLL
DLL0
DLL1
DLL2
DLL3
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
Stratix IV 器件手册 卷 1
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
—
PLL_B1
PLL_L3
—
PLL_B2
PLL_R3
—
PLL_T2
PLL_R2
—
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–35
表 7–12. 1517- 和 1760-Pin FineLine BGA 封装中 EP4SE530 和 EP4SE820 器件的 DLL 参考时钟输入
DLL
DLL0
DLL1
DLL2
DLL3
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
PLL_L1
PLL_B1
PLL_L3
PLL_L4
PLL_B2
PLL_R3
PLL_R4
PLL_T2
PLL_R2
PLL_R1
表 7–13. 1517-Pin FineLine BGA 封装中 EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360 和 EP4SGX530 器件的
DLL 参考时钟输入
DLL
DLL0
DLL1
DLL2
DLL3
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
Altera 公司 2011 年 2 月
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
—
PLL_B1
PLL_L3
—
PLL_B2
PLL_R3
—
PLL_T2
PLL_R2
—
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–36
表 7–14. 1517- Pin FineLine BGA 封装中 EP4S40G2、EP4S40G5、EP4S100G2 和 EP4S100G5 器件的 DLL 参考时钟
输入
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
DLL0
CLK12P
CLK13P
CLK14P
CLK15P
CLK1P
CLK3P
PLL_T1
PLL_L2
—
DLL1
CLK4P
CLK5P
CLK6P
CLK7P
CLK1P
CLK3P
PLL_B1
PLL_L3
—
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK10P
PLL_B2
PLL_R3
—
DLL3
CLK12P
CLK13P
CLK14P
CLK15P
CLK8P
CLK10P
PLL_T2
PLL_R2
—
DLL
表 7–15. 1760-Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件的 DLL 参考时钟输入
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
DLL0
CLK12P
CLK13P
CLK14P
CLK15P
CLK0P
CLK1P
CLK2P
CLK3P
PLL_T1
PLL_L2
—
DLL1
CLK4P
CLK5P
CLK6P
CLK7P
CLK0P
CLK1P
CLK2P
CLK3P
PLL_B1
PLL_L3
—
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_B2
PLL_R3
—
DLL3
CLK12P
CLK13P
CLK14P
CLK15P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_T2
PLL_R2
—
DLL
Stratix IV 器件手册 卷 1
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–37
表 7–16. 1932- Pin FineLine BGA 封装中 EP4SGX290、EP4SGX360 和 EP4SGX530 器件的 DLL 参考时钟输入
DLL
DLL0
DLL1
DLL2
DLL3
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
PLL_T1
PLL_L2
PLL_L1
PLL_B1
PLL_L3
PLL_L4
PLL_B2
PLL_R3
PLL_R4
PLL_T2
PLL_R2
PLL_R1
表 7–17. 1932- Pin FineLine BGA 封装中 EP4S100G3、EP4S100G4 和 EP4S100G5 器件的 DLL 参考时钟输入
CLKIN
( 顶端 / 底部 )
CLKIN
( 左侧 / 右侧 )
PLL
( 顶端 / 底部 )
PLL
( 左侧 / 右侧 )
PLL
( 角落 )
DLL0
CLK12P
CLK13P
CLK14P
CLK15P
—
PLL_T1
PLL_L2
PLL_L1
DLL1
CLK4P
CLK5P
CLK6P
CLK7P
—
PLL_B1
PLL_L3
PLL_L4
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK9P
CLK11P
PLL_B2
PLL_R3
PLL_R4
DLL3
CLK12P
CLK13P
CLK14P
CLK15P
CLK9P
CLK11P
PLL_T2
PLL_R2
PLL_R1
DLL
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Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–38
图 7–23 显示了 DLL 的简单结构图。输入参考时钟进入 DLL,到达到 16 个延迟单元
链。相位比较器将来自延迟链模块末端的信号和输入参考时钟作比较,然后发出
upndn信号到格雷码计数器。此信号通过增加或者减少一个6位延迟设置(DQS延迟设置,
通过延迟单元链来增加或者减少延迟 ) 来将输入参考时钟和来自延迟单元的信号带进
相位中。
图 7–23. DQS 相移电路的简化结构图
(1)
addnsub
Phase offset settings
from the logic array
( offset [5:0] )
6
offsetdelayctrlin [5:0]
DLL
aload
Input Reference
Clock (2)
offsetdelayctrlout [5:0]
Phase
Comparator
upndninclkena
6
Phase offset
settings to DQS pins
on top or bottom edge (3)
( offsetctrlout [5:0] )
(dll_offset_ctrl_a)
addnsub
Phase offset settings
from the logic array ( offset [5:0] )
upndnin
clk
Phase
Offset
Control
A
Up/Down
Counter
6
Phase
Offset
Control
B
offsetdelayctrlout [5:0]
offsetdelayctrlin [5:0]
6
Delay Chains
delayctrlout [5:0]
6
6
6
(dll_offset_ctrl_b)
Phase offset
settings to DQS pin
on left or right edge (3)
( offsetctrlout [5:0] )
DQS Delay
Settings (4)
dqsupdate
图 7–23 注释:
(1) 从 Quartus II 的 ALTMEMPHY 宏功能中可以访问 DQS 相移电路的全部特性。
(2) DQS 相移电路的输入参考时钟可以来自一个 PLL 输出时钟或一个输入时钟管脚。要了解详细信息,请参考第 7–31 页中表 7–5 到
第 7–37 页中表 7–17。
(3) 相位偏移设置只能到 DQS 逻辑模块。
(4) DQS 延迟设置能够到逻辑阵列、DQS 逻辑模块和整平电路。
1
在 Quartus II 约束中,相位偏移控制模块 ‘A’ 被指定为
DLLOFFSETCTRL_<coordinate x>_<coordinate y>_N1,相位偏移控制模块 ‘B’ 被指
定为 DLLOFFSETCTRL_<coordinate x>_<coordinate y>_N2。
您能够从逻辑阵列或者用户 I/O 管脚复位 DLL。每次复位 DLL,在能够正确采集数据之
前您都必须等待 1,280 时钟周期以使 DLL 锁定。
根据不同的 DLL 频率模式,DLL 可以对输入的 DQS 信号移位 0°、22.5°、30°、
36°、45°、60°、67.5°、72°、90°、108°、120°、135°、144°、180° 或者
240°。移位后的 DQS 信号然后作为 DQ IOE 输入寄存器的时钟使用。
参考到同一 DLL 的所有 DQS/CQ 和 CQn 管脚都能够使其输入信号相位以不同的度数进行
移位,但所有移位操作必须参考在一个特定频率上。例如,您可以在 DQS1T 上有一个
90° 相移,在 DQS2T 上有一个 60° 相移,参考在一个 200-MHz 时钟。并不是所有的相
移组合都被支持。被同一 DLL 参考的 DQS 管脚上的相移必须是 22.5°( 最大 90°)、
30°( 最大 120°)、36°( 最大 144°)、45°( 最大 180°) 或者 60°( 最大 240°) 的
倍数。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–39
如表 7–18 所示,有八种不同的频率模式用于 Stratix IV DLL,每种频率模式提供了
不同的相移选择。在频率模式 0、1、2 和 3 中,6-bit DQS 延迟设置随着 PVT 的变化而
有所不同,以实现相移延迟。在频率模式 4、5、6 和 7 中,只有 DQS 延迟设置的 5 bit
随着 PVT 的变化而有所不同,以实现相移延迟 ;DQS 延迟设置的最高有效位设为 0。
表 7–18. Stratix IV DLL 频率模式
频率模式
可用相移
延迟链的数量
0
22.5, 45, 67.5, 90
16
1
30, 60, 90, 120
12
2
36, 72, 108, 144
10
3
45, 90, 135, 180
8
4
30, 60, 90, 120
12
5
36, 72, 108, 144
10
6
45, 90, 135, 180
8
7
60, 120, 180, 240
6
f 要了解关于每种模式频率范围的详细信息,请参考 DC and Switching
Characteristics for Stratix IV Devices 章节。
对于 0° 相移,DQS/CQ 信号会旁路 DLL 以及 DQS 逻辑模块。Quartus II 软件自动设置
DQ 输入延迟链,这样当实现 0° 相移时,可以忽略 DQ IOE 寄存器中 DQ 和 DQS/CQ 管脚
之间的延时差。您可以提供 DQS 延迟设置给 DQS 逻辑模块和逻辑阵列。
移位后的 DQS/CQ 信号进入 DQS 总线,对 DQ 管脚的 IOE 输入寄存器提供时钟。如果不
使用 IOE 重同步寄存器,那么此信号也可以通过逻辑阵列资源来实现重同步。移位后
的 CQn 信号只能进入 DQ IOE 中的负边沿输入寄存器,并且只能用于 QDR II+ 和 QDR II
SRAM 接口。
相位偏移控制
每个 DLL 有两个相位偏移模块并提供两个独立的具有各自偏移的 DQS 延迟设置,一个
用于顶端和底部的 I/O bank,另一个用于左侧和右侧的 I/O bank,这样您能够对器件
各侧之间的 DQS 相移设置进行微调。尽管您有独立的相位偏移控制,但使用同一 DLL
的接口的频率也必须相同。将相位偏移控制模块用于对输入信号进行较小的移位,将
DQS 相移电路用于较大的信号移位。例如,如果 DLL 只提供 30° 倍数的相移,但您的
接口在 DQS 信号上需要 67.5° 相移,那么您可以使用 DQS 逻辑模块中的两个延迟链来
提供 60° 相移,并使用相位偏移控制功能来实现另外的 7.5° 相移。
您可以使用一个静态相位偏移或者一个动态相位偏移来实现其它的相移。以二进制补
码实现的其它相移:在频率模式 0、1、2 和 3 中,对 –64 至 +63 进行格雷码补码,在
频率模式 4、5、6 和 7 中,对 –32 至 +31 进行格雷码补码。还有一个位用来指明设置
有一个正值还是负值。设置是线性的,每个相位偏移都加入一个在 DC and Switching
Characteristics for Stratix IV Devices 章节中指定的延迟量。DQS 相移是 DLL 延
迟设置与用户选择的相位偏移设置 ( 对于模式 0、1、2 和 3,其顶级设置为 64 ;对于
模式 4、5、6 和 7,顶级设置为 32) 的总和,因此实际的物理偏移设置范围是 64 或者
32 减去 DLL 中的 DQS 延迟设置。
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Stratix IV 外部存储器接口特性
7–40
1
使用这一功能时,需要监控 DQS 延迟设置以了解系统中可以添加或减少的偏移数量。需
要注意的是由 DLL 输出的 DQS 延迟设置也是格雷编码的。
然而,如果 DLL 决定需要 28 个 DQS 延迟设置在 DLL 频率模式 1 中实现 30° 相移,那
么可以减去最多 28 个相位偏移设置,并添加最多 35 个相位偏移设置来实现所需要的
最佳延迟。但是,如果需要相同的 28 个 DQS 延迟设置在 DLL 频率模式 4 中实现 30°
相移,那么仍然可以减去最多 28 个相位偏移设置,但在 DQS 延迟设置达到其最大设置
之前只能添加最多 3 个相位偏移设置,因为 DLL 频率模式 4 只使用 5-bit DLL 延迟设
置。
f 要了解关于每一步设置值的详细信息,请参考DC and Switching Characteristics for
Stratix IV Devices 章节。
当使用静态相位偏移时,您可以在 ALTMEMPHY 宏功能中指定相位偏移数量作为加法的
正数或者减法的负数。您也可以设置一个动态相位偏移量,向前或者向后调节 DLL 的
相移。当一直加或减时,可以动态输入相位偏移数量到 dll_offset[5..0] 端口。向前
或者向后调整相移时,除了 dll_offset[5..0] 信号,还要控制 addnsub 信号。
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每个 DQS/CQ 和 CQn 管脚均连接到不同的 DQS 逻辑模块,这些 DQS 逻辑模块包括 DQS 延迟链、更新使能电路和 DQS 后同步电路,
如图 7–24 所示。
图 7–24. Stratix IV DQS 逻辑模块
DQS Delay Chain
DQS Enable
dqsenable (2)
1xx
000 dqsbusout
001
010
011
Bypass
dqsin
DQS bus
6
6
DQS Enable Control
0
1
0
1
6
6
offsetctrlin [5:0]
6
Phase offset
1
D Q
settings from the
0
DQS phase-shift
circuitry
<dqs_offsetctrl_enable>
6
DQS delay
settings from the delayctrlin [5:0]
DQS phase-shift
circuitry
dqsbusout
phasectrlin[2:0]
dqsin
DQS/CQ or
CQn Pin
6
PRE
Q D
D
Input Reference
Clock (1)
Q
dqsupdateen
Update
Enable
Circuitry
phasectrlin
6
<dqs_ctrl_latches_enable>
6
delayctrlin
Resynchronization
Clock
clk
4
phaseinvertctrl
0111
0110
0101
0100
0011
0010
0001
0000
Postamble
Enable
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Stratix IV 外部存储器接口特性
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DQS 逻辑模块
0
1
<level_dqs_enable>
postamble control clock
0
0 dqsenableout
0 1
1
1
dqsenablein
enaphasetransferreg
<delay_dqs_enable_by_half_cycle>
(1) DQS 相移电路的输入参考时钟可以来自 PLL 输出时钟或者输入时钟管脚。要了解详细信息,请参考第 7–31 页中表 7–5 到第 7–37 页中表 7–17。
(2) dqsenable 信号也可以来自 Stratix IV FPGA 架构。
7–41
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图 7–24 注释:
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Stratix IV 外部存储器接口特性
7–42
DQS 延迟链
DQS 延迟链由一组可变的延迟单元组成,能够根据 DQS 相移电路或者逻辑阵列指定的数
量来对输入 DQS/CQ 和 CQn 信号进行移位。DQS 延迟链中有四个延迟单元;最靠近
DQS/CQ 管脚的第一个延迟链可以按照 DQS 延迟设置或者 DQS 延迟设置和相位偏移设置
的总和来进行移位。 所需的延迟链数量是透明的,因为选择操作频率时 ALTMEMPHY 宏
功能会自动对其进行设置。DQS 延迟设置可以来自 I/O bank 端或者逻辑阵列中的 DQS
相移电路。
DQS 逻辑模块中的延迟单元具有与 DLL 中延迟单元相同的特征。当 DLL 没有用于控制
DQS 延迟链时,您能够使用 ALTMEMPHY 宏功能中的 dqs_delayctrlin[5..0] 信号来输
入您自己的格雷编码的 6-bit 或者 5-bit 设置。这些设置控制 DQS 延迟链中的 1 个、2
个、3 个或者全部 4 个延迟单元。ALTMEMPHY 宏功能也能够动态选择系统所需要的 DQS
延迟链的数量。延迟数量等于延迟单元的固有延迟加上延迟级 (delay step) 的数量与
值的乘积。
您也可以旁路 DQS 延迟链来实现 0° 相移。
更新使能电路
DQS 延迟设置以及相位偏移设置在进入 DQS 延迟链之前都要经过一个寄存器。这个寄存
器由更新使能电路控制,支持 DQS 延迟设置位变更所需要的足够时间,从而到达所有
延迟单元,这样能够对它们同时进行调整。更新使能电路使寄存器能够在下一个变更
之前对 DQS 延迟设置提供足够的时间来完成从 DQS 相移电路或者核心逻辑到所有 DQS
逻辑模块的传输。它使用输入参考时钟或内核中的一个用户时钟来生成更新使能输出。
ALTMEMPHY 宏功能在默认情况下使用此电路。图 7–25 显示了更新使能电路输出的实例
波形。
图 7–25. DQS 更新使能波形
DLL Counter Update
(Every 8 cycles)
DLL Counter Update
(Every 8 cycles)
System Clock
DQS Delay Settings
(Updated every 8 cycles)
6 bit
Update Enable
Circuitry Output
DQS 后同步电路
对于那些使用双向读选通的外部存储器接口,例如:在 DDR3、DDR2 和 DDR SDRAM 中 ,
DQS 信号在进入或离开高阻抗状态之前处于低电平。DQS 处于低电平所在的状态,就在
高阻抗状态之后,称为前同步 (preamble) ; DQS 处于低电平所在的状态,就在它返回
高阻抗状态之前,称为后同步 (postamble)。在 DDR3、DDR2 和 DDR SDRAM 中的读写操
作都具有前同步和后同步规范。当 DQS 处于后同步状态,在读操作的最后阶段如果 DQS
线上出现噪声,DQS 后同步电路将确保数据不会丢失。
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第 7 章:Stratix IV 器件中的外部存储器接口
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7–43
Stratix IV 器件具有专用后同步寄存器,通过控制此寄存器来接地移位的 DQS 信号,
此信号在读操作的最后对 DQ 输入寄存器提供时钟。 这样就确保了当 DQS 处于后同步状
态时,在读操作的最后阶段的 DQS 输入信号上出现的任何毛刺都不会影响 DQ IOE 寄存
器。
除了专用后同步寄存器,Stratix IV 器件在后同步使能电路中也有一个 HDR 模块。如
果控制器运行在一半的 I/O 频率上,那么需要使用这些寄存器。
在后同步使能电路模块中使用 HDR 模块作为第一级捕捉寄存器是可选的。HDR 模块由半
速率重同步时钟来提供时钟,半速率重同步时钟是 I/O 时钟分频器电路的输出 ( 如第
7–47 页中图 7–31 所示 )。在后同步寄存器输出之后有一个 AND 门,用于在非连续的
读突发上避免之前读突发中的后同步毛刺。此方案支持 dqsenable 置位的半个时钟周
期延迟和 dqsenable 置低的零延迟,如图 7–26 所示。
图 7–26. 避免非连续读突发波形上的毛刺
Postamble glitch
Postamble
Preamble
DQS
Postamble Enable
dqsenable
Delayed by
1/2T logic
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Stratix IV 外部存储器接口特性
7–44
整平电路
DDR3 SDRAM 未缓冲模块使用一个飞越式时钟分布拓扑结构以实现更佳的信号完整性。
这意味着 CK/CK# 信号在不同的时间到达模块中的 DDR3 SDRAM 器件。模块中第一个和
最后一个 DDR3 SDRAM 之间的到达时差能够长达 1.6 ns。 图 7–27 显示了 DDR3 SDRAM
未缓冲模块中的时钟拓扑结构。
图 7–27. DDR3 SDRAM 未缓冲模块时钟拓扑结构
DQS/DQ
DQS/DQ
DQS/DQ
DQS/DQ CK/CK# DQS/DQ
DQS/DQ
DQS/DQ
DQS/DQ
Stratix IV Device
由于数据和读选通信号仍然是点到点的,因此一定要确保在写操作期间 CK/CK# 和 DQS
信号 (tDQSS、 tDSS 和 tDSH) 之间的时序关系在模块中的每个器件中都要得到满足。
此外,从存储器中读回到 FPGA 中的数据也以类似的方式被交错。
Stratix IV FPGA 具有整平电路来处理这两种情况。每个 I/O sub-bank 中都有一个整
平电路 ( 例如,I/O sub-bank 1A、1B 和 1C 各有一个整平电路 )。这些延迟链由与 DLL
和 DQS 延迟链相同的 DQS 延迟设置进行 PVT 补偿。
对于大于等于 400 MHz 的频率 ,DLL 使用 8 个延迟链,以便每个延迟链生成一个 45°
延迟。 生成的时钟相位被分布到 I/O sub-bank 中的每个 DQS 逻辑模块。延迟链抽头然
后驱动由 ALTMEMPHY 宏功能控制的多路复用器,以选择用于 ×4 或者 × 8 DQS 组的时
钟相位。每个组可以使用来自读整平和写整平延迟链的不同抽头输出来对进入模块中
每个器件的不同 CK/CK# 延迟进行补偿。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–45
图 7–28 和图 7–29 显示了 Stratix IV 读和写整平电路。
图 7–28. Stratix IV 写整平延迟链和多路复用器
(1)
Write clk
(-900)
Write-Leveled DQS Clock
Write-Leveled DQ Clock
图 7–28 注释:
(1) 每个 I/O sub-bank 中都有一个整平延迟链 ( 例如,I/O sub-bank 1A、1B 和 1C)。当使用整平延迟链
时,每个 I/O sub-bank 中只能有一个存储器接口。
图 7–29. Stratix IV 读整平延迟链和多路复用器
(1)
I/O Clock Divider (2)
use_masterin
Half-Rate
Resynchronization Clock
slaveout
masterin
DQS
delayctrlin
1
0
DFF
1
0
Half-Rate Source
Synchronous Clock
clkout
phaseselect
phasectrlin
6
4
phaseinvertctrl
Resynchronization Clock
(resync_clk_2x)
0111
0110
0101
0100
0011
0010
0001
0000
0
1
Read-Leveled Resynchronization Clock
图 7–29 注释:
(1) 每个 I/O sub-bank 中都有一个整平延迟链 ( 例如,I/O sub-bank 1A、1B 和 1C)。当使用整平延迟链时,每个 I/O sub-bank 中只
能有一个存储器接口。
(2) 每个分频器最多可驱动器件中的 6 个管脚 ( 来自 ×4 DQS 组 )。要驱动更宽的 DQS 组,您必须将多个时钟分频器链接在一起,通过
驱动一个分频器的 slaveout 输出到相邻管脚分频器的 masterin 输入。
ALTMEMPHY 宏功能的 –90° 写时钟驱动写整平电路,以产生时钟来生成 DQS 和 DQ 信
号。初始化期间,ALTMEMPHY 宏功能在写校准进程中扫描所有的可用时钟后,对每个
DQS/DQ 组的 DQS 和 DQ 时钟选择正确的写整平时钟。与 DQS 时钟输出相比,DQ 时钟输
出是 –90° 相移的。
类似地,重同步时钟驱动读整平电路来对每个 DQS/DQ 组在校准进程中产生最佳的重同
步和后同步时钟。重同步和后同步时钟可以使用来自整平电路的不同时钟输出。来自
读整平电路的输出也能够生成传输到 FPGA 架构的半速率重同步时钟。
1
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ALTMEMPHY 宏功能在初始化过程中对读写整平的对齐进行自动校准。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–46
f 要了解关于 ALTMEMPHY 宏功能的详细信息,请参考 External Memory PHY Interface
(ALTMEMPHY) (nonAFI) Megafunction User Guide。
动态片上匹配控制
图 7–30 显示了动态 OCT 控制模块,其中包括读操作期间动态开启 OCT RT 和写操作期
间关闭 OCT RT 所需要的全部寄存器。
f 要了解关于动态片上匹配控制的详细信息,请参考 I/O Features in Stratix IV
Devices 章节。
图 7–30. Stratix IV 动态 OCT 控制模块
OCT Control
OCT Enable
2
DFF
OCT HalfRate Clock
HDR
Block
DFF
Resynchronization
Registers
Write
Clock (1)
OCT Control Path
图 7–30 注释:
(1) 写时钟来自 PLL 或者写整平延迟链。
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第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–47
I/O 单元寄存器
通过对 IOE 寄存器进行扩展,使源同步系统实现了更快的寄存器到寄存器的传输以及
重同步。 所有的 IOE 都具有相同的性能,其中左侧和右侧 IOE 具有更多的特性以支持
LVDS 数据传输。
图 7–31 显示了 Stratix IV 输入路径中可用的寄存器。输入路径包括 DDR 输入寄存
器、重同步寄存器和 HDR 模块。您可以旁路输入路径中的每个模块。
图 7–31. Stratix IV IOE 输入寄存器
(1)
Double Data Rate Input Registers
DQ
D
Q
DFF
Input Reg AI
D
DQS/CQ (3), (9)
Differential
Input
Buffer
DQSn (9)
CQn (4)
Q
neg_reg_out
DFF
Input Reg BI
D
Q
Half Data Rate Registers
DFF
Input Reg C I
Alignment & Synchronization Registers
D
0
1
Q
0
1
Q
D
datain [0]
0
D
D
Q
0
1
dataout
D
DFF
DFF
1
Q
To Core
dataout [0]
(7)
DFF
Q
DFF
DFF
D
enaphasetransferreg
enainputcycledelay
<bypass_output_register>(10)
D
Q
1
D
DFF
Q
0
1
DFF
dataout
D
DFF
Resynchronization Clock
(resync_clk_2x) (5)
dataoutbypass
(8)
Q
DFF
1
Q
DFF
Q
(2)
DFF
D
Q
DFF
I/O Clock
Divider (6)
D
To Core
dataout[2]
(7)
0
D
0
Q
Q
DFF
datain [1]
D
directin
D
To Core
dataout [1]
(7)
To Core
dataout [3]
(7)
Q
DFF
Half-Rate Resynchronization Clock (resync_clk_1x)
to core (7)
图 7–31 注释:
(1) 你可以旁路此路径中的每一个寄存器模块。
(2) 这是 0 相位重同步时钟 ( 来自读整平延迟链 )。
(3) 输入时钟能够来自 DQS 逻辑模块 ( 无论后同步电路是否被旁路 ) 或者全局时钟线。
(4) 此输入时钟来自 CQn 逻辑模块。
(5) 此重同步时钟通过时钟网络来自 PLL(resync_ck_2x)。
(6) I/O 时钟分频器与 DQS 逻辑模块相邻。除了 PLL 和读整平重同步时钟,I/O 时钟分频器也能够由 DQS 总线或者 CQn 总线驱动。
(7) 半速率数据和时钟信号驱动到 FPGA 内核中的双端口 RAM。
(8) 配置后,您可以动态更改 dataoutbypass 信号,以选择来自半数据速率寄存器的 directin 输入或者输出来驱动 dataout。
(9) DQS 和 DQSn 信号必须被翻转用于 DDR、DDR2 和 DDR3 接口。当使用 Altera 的存储器接口 IP 时,DQS 和 DQSn 信号被自动翻转。
(10)bypass_output_register 选项使您能够选择第二个多路复用器的输出或者第四个对齐 / 同步寄存器的输出来驱动 dataout。
在 DDR 输入寄存器模块中有三个寄存器。其中两个寄存器分别采集时钟正边沿和负边
沿上的数据,而第三个寄存器对齐所采集的数据。您可以选择将同一时钟用于正边沿
和负边沿寄存器,或者两个互补时钟 (DQS/CQ 用于正边沿寄存器,DQSn/CQn 用于负边
沿寄存器 )。用于对齐所采集数据的第三个寄存器使用相同的时钟作为正边沿寄存器。
重同步寄存器由三级寄存器组成,将数据重同步到系统时钟域。这些寄存器由 PLL 或
者读整平延迟链生成的重同步时种提供时钟。 重同步寄存器的输出可直接到内核或者
HDR 模块,这些内核和 HDR 模块由分频后的重同步时钟提供时钟。
要了解关于读整平延迟链的详细信息,请参考第 7–44 页 “ 整平电路 ”。
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图 7–32. Stratix IV IOE 输出和输出使能路径寄存器
(1)
Half Data Rate to Single Data Rate Output-Enable Registers
From Core (2)
Alignment Registers (4)
D
Q
Double Data Rate Output-Enable Registers
DFF
DFF
From Core (2)
0
1
D
Q
D
DFF
D
Q
D
D
D
Q
Q
Q
DFF
Q
OE Reg A OE
DFF
DFF
OR2
1
DFF
0
DFF
D
Half Data Rate to Single Data Rate Output Registers
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
Altera 公司 2011 年 2 月
图 7–32 显示了 Stratix IV 输出和输出使能路径中的可用寄存器。此路径包括 HDR 模块、重同步寄存器以及输出和输出使能寄
存器。器件能够旁路输出和输出使能路径中的每一个模块。
Q
Alignment Registers (4)
OE Reg B OE
From Core
(wdata2) (2)
D
Q
Double Data Rate Output Registers
DFF
DFF
0
D
Q
D
Q
D
1
From Core
(wdata0) (2)
D
DFF
D
Q
D
Q
Q
Q
TRI
DFF
Output Reg Ao
DFF
DFF
D
D
Q
Q
Output Reg Bo
0
1
D
Q
DFF
D
D
Q
DFF
Q
DFF
From Core
(wdata1) (2)
DQ or DQS
DFF
DFF
From Core
(wdata3) (2)
1
0
D
D
Q
Q
DFF
DFF
DFF
Alignment
Clock (3)
Write
Clock (5)
图 7–32 注释:
(1) 您可以旁路输出和输出使能路径中的每一个寄存器模块。
(2) 来自 FPGA 内核的数据是半速率模式中存储器接口时钟频率的一半频率。
(3) 半速率时钟来自 PLL,而对齐时钟来自写整平延迟链。
(4) 这些寄存器仅用在 DDR3 SDRAM 接口中,用于写整平的目的。
(5) 写时钟可以来自 PLL 或者写整平延迟链。DQ 写时钟与 DQS 写时钟之间有一个 90° 偏移。
7–48
Stratix IV 器件手册 卷 1
Half-Rate Clock (3)
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–49
输出路径被设计用于对来自 FPGA 内核的组合或者寄存的 SDR 输出以及全速率或者半速
率 DDR 输出进行布线。通过使用 HDR 模块,半速率数据被转换成全速率数据,由 PLL
的半速率时钟提供时钟。重同步寄存器也是由相同的 0° 系统时钟提供时钟,除了在
DDR3 SDRAM 接口中。在 DDR3 SDRAM 接口中,整平寄存器由写整平时钟提供时钟。
要了解关于写整平延迟链的详细信息,请参考第 7–44 页 “ 整平电路 ”。
输出使能路径具有与输出路径相类似的结构。在 SDR 应用中可以有组合或者寄存的输
出,在 DDR 应用中可以使用半速率或者全速率操作。此外,输出使能路径的重同步寄
存器具有与输出路径寄存器相类似的结构,确保输出使能路径经历与输出路径相同的
延迟与延时。
延迟链
Stratix IV 器件的 I/O 模块和 DQS 逻辑模块中有运行时可调整延迟链。您可以通过
I/O 或者 DQS 配置模块输出来控制延迟链设置。图 7–33 显示了延迟链端口。
图 7–33. 延迟链
delayctrlin [3..0]
<use finedelayctrlin>
finedelayctrlin
datain
Δt
0
dataout
Δt
1
每个 I/O 模块包含以下组件:
Altera 公司 2011 年 2 月
■
输出寄存器与输出缓冲器之间的两个串行的延迟链
■
输入缓冲器与输入寄存器之间的一个延迟链
■
输出使能与输出缓冲器之间的两个延迟链
■
OCT RT 使能控制寄存器与输出缓冲器之间的两个延迟链
Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–50
图 7–34 显示了 I/O 模块中的延迟链。
图 7–34. I/O 模块中的延迟链
rtena
oe
octdelaysetting1 (only)
D5 OCT
Delay
Chain
D5 OutputEnable Delay
Chain
octdelaysetting2 (only)
D6 OCT
Delay
Chain
D6 OutputEnable Delay
Chain
(outputdelaysetting1 +
outputfinedelaysetting1)
(outputdelaysetting2 +
outputfinedelaysetting2)
D5 Delay
Delay
Chain
D6 Delay
Delay
Chain
0
1
(outputdelaysetting2 + outputfinedelaysetting2) or
(outputonlydelaysetting2 + outputonlyfinedelaysetting2)
D1 Delay
Delay Chain
(padtoinputregisterdelaysetting +
padtoinputregisterfinedelaysetting)
每个 DQS 逻辑模块包含 dqsbusout 输出之后的一个延迟链和输入之前的另一个延迟
链。图 7–35 显示了 DQS 输入路径中的延迟链。
图 7–35. DQS 输入路径中的延迟链
(dqsbusoutdelaysetting +
dqsbusoutfinedelaysetting)
DQS
DQS
Delay
Chain
DQS
Enable
D4 Delay
Chain
dqsbusout
dqsin
dqsenable
(dqsenabledelaysetting +
dqsenablefinedelaysetting)
T11 Delay
Chain
DQS
Enable
Control
Stratix IV 器件手册 卷 1
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–51
I/O 配置模块和 DQS 配置模块
I/O 配置模块和 DQS 配置模块是移位寄存器,用于动态改变各种器件配置位的设置。
移位寄存器上电至低电平。每个 I/O 管脚均包含一个 I/O 配置寄存器,而每个 DQS 管
脚除了包含一个 I/O 配置寄存器,还包含一个 DQS 配置模块。图 7–36 显示了 I/O 配
置模块和 DQS 配置模块电路。
图 7–36. I/O 配置模块和 DQS 配置模块
bit 0
bit 1
MSB
bit 2
datain
update
ena
clk
表 7–19 列出了 I/O 配置模块位序列。
表 7–19. I/O 配置模块位序列
Bit
Bit Name
0..3
outputdelaysetting1[0..3]
4..6
outputdelaysetting2[0..2]
7..10
padtoinputregisterdelaysetting[0..3]
表 7–20 列出了 DQS 配置模块位序列。
表 7–20. DQS 配置模块位序列 (1/2)
Altera 公司 2011 年 2 月
Bit
Bit Name
0..3
dqsbusoutdelaysetting[0..3]
4..6
dqsinputphasesetting[0..2]
7..10
dqsenablectrlphasesetting[0..3]
11..14
dqsoutputphasesetting[0..3]
15..18
dqoutputphasesetting[0..3]
19..22
resyncinputphasesetting[0..3]
23
dividerphasesetting
24
enaoctcycledelaysetting
25
enainputcycledelaysetting
26
enaoutputcycledelaysetting
27..29
dqsenabledelaysetting[0..2]
30..33
octdelaysetting1[0..3]
34..36
octdelaysetting2[0..2]
Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–52
表 7–20. DQS 配置模块位序列 (2/2)
Bit
Bit Name
37
enadataoutbypass
38
enadqsenablephasetransferreg
39
enaoctphasetransferreg
40
enaoutputphasetransferreg
41
enainputphasetransferreg
42
resyncinputphaseinvert
43
dqsenablectrlphaseinvert
44
dqoutputphaseinvert
45
dqsoutputphaseinvert
文档修订历史
表 7–21 列出了本章节的修订历史。
表 7–21. 文档修订历史 (1/2)
日期
2011 年 2 月
2010 年 3 月
版本
3.2
3.1
Stratix IV 器件手册 卷 1
修订内容
■
更新了表 7–5、表 7–6、表 7–11、表 7–19 和表 7–20。
■
添加了表 7–12。
■
更新了图 7–36。
■
删除了表 7-1 和表 7-6。
■
应用了新的模板。
■
少量的文本编辑。
■
更新了图 7–8、图 7–11、图 7–23、图 7–24、图 7–29、图 7–31 和
图 7–36。
■
添加了图 7–9 和图 7–12。
■
添加了表 7–7。
■
更新了表 7–1、表 7–2、表 7–3、表 7–4、表 7–6、表 7–8 和表 7–19。
■
对 “ 存储器接口管脚支持 ” 部分添加了注释。
■
将 “DLL1 through DLL4” 更改成 “DLL0 through DLL3”。
■
添加了频率模式 7。
■
少量的文本编辑。
Altera公司 2011年2月
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
7–53
表 7–21. 文档修订历史 (2/2)
日期
2009 年 11 月
2009 年 6 月
2009 年 4 月
2009 年 3 月
2008 年 11 月
2008 年 5 月
Altera 公司 2011 年 2 月
版本
3.0
2.3
2.2
2.1
2.0
1.0
修订内容
■
更新了 “ 存储器接口管脚支持 ” 和 “ 结合 ×16/×18 DQS/DQ 组实现 ×36
QDR II+/QDR II SRAM 接口 ” 部分。
■
更新了表 7–1、表 7–2、表 7–7 和表 7–12。
■
更新了图 7–3、图 7–4、图 7–5、图 7–6、图 7–7、图 7–8、图 7–9、
图 7–10、图 7–11、图 7–13、图 7–14、图 7–15 和图 7–16。
■
添加了图 7–12 和图 7–17。
■
添加了表 7–14、表 7–17、表 7–19 和表 7–20。
■
添加了 “ 延迟链 ” 和 “I/O 配置模块和 DQS 配置模块 ” 部分。
■
删除了图 7-8 和图 7-12。
■
删除了表 7-1、表 7-2 和表 7-24。
■
少量的文本编辑。
■
更新了 “ 概述 ” 和 “ 整平电路 ”。
■
更新了图 7–26 和图 7–27。
■
更新了表 7–3。
■
添加了引导语句以提高搜索能力。
■
删除了 “ 结论 ” 部分。
■
更新了表 7–5、表 7–6、表 7–15 和表 7–17。
■
删除了图 7-12、图 7-13 和图 7-20。
■
更新了表 7–1、表 7–5、表 7–8、表 7–12、表 7–13、表 7–14、
表 7–15 和表 7–17。
■
替换了表 7–6。
■
添加了表 7–11 和表 7–16。
■
更新了图 7–3、图 7–6、图 7–8、图 7–9 和图 7–11。
■
添加了图 7–7、图 7–11、图 7–12、图 7–13 和图 7–20。
■
更新了 “ 结合 ×16/×18 DQS/DQ 组实现 ×36 QDR II+/QDR II SRAM 接口 ”。
■
更新了 “ 结合组的规则 ”。
■
移除了 “ 引用文档 ” 部分。
■
更新了表 7–1、表 7–2、表 7–3、表 7–4、表 7–5 和表 7–6。
■
添加了表 7–7。
■
更新了图 7–1 和图 7–19。
■
更新了第7-26页的“结合×16/×18 DQS/DQ组实现×36 QDR II+/QDR II SRAM接
口 ”。
■
更新了第 7-27 页的 “ 结合组的规则 ”。
■
更新了第 7-29 页的 “DQS 相移电路 ”。
■
更新了表 7–9、表 7–10、表 7–11、表 7–13、表 7–13,表 7–14、
表 7–15、表 7–16 和表 7–18。
■
更新了图 7–30 和图 7–31。
■
次要的编辑修改。
首次发布。
Stratix IV 器件手册 卷 1
7–54
Stratix IV 器件手册 卷 1
第 7 章:Stratix IV 器件中的外部存储器接口
Stratix IV 外部存储器接口特性
Altera公司 2011年2月
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