AK4558EN
[AK4558]
AK4558
108dB 216kHz 32Bit  CODEC with PLL
1. 概 要
AK4558はディジタルオーディオ機器用に開発された低電圧 PLL内蔵 32bit 216kHz対応のA/D, D/Aコン
バータです。内部回路は新開発の32bit Digital Filter を採用し、低群遅延、高音質を実現しています。ま
た、新規搭載のOSR-Doubler技術により広い信号帯域・低帯域外ノイズ特性と低消費電力を両立してお
り、音質を重視する電子楽器やオーディオインターフェースなど幅広いアプリケーションに適用できま
す。アナログ入出力はシングルエンドになっており、外付け部品をほとんど必要としません。また、
AK4558は28-pin QFNパッケージを採用しておりますので、機器の小型化には最適です。
2. 特 長
 Single-ended ADC
- Dynamic Range, S/N: 108dB@AVDD=3.3V
- S/(N+D):
92dB@AVDD=3.3V
- Selectable HPF for DC-offset cancel (fc = 1Hz @ fs=48kHz)
- 4-types Digital Filter for High Sound Quality
 Single-ended DAC
- Dynamic Range, S/N: 108dB@AVDD=3.3V
- S/(N+D):
100dB@AVDD=3.3V
- Digital de-emphasis for 32kHz, 44.1kHz and 48kHz sampling
- 5-types Digital Filter for High Sound Quality
- Channel Independent Digital Attenuator (Linear 256 steps)
 Audio I/F format: MSB First, 2’s Complement
- ADC: 24/32bit MSB justified , 24/32bit I2S compatible or TDM
- DAC: 24/32bit MSB justified, 16/20/24/32bit LSB justified,
24/32bit I2S compatible or TDM
 Input/Output Voltage: ADC = 2.64Vpp @ AVDD=3.3V
DAC = 2.51Vpp @ AVDD=3.3V
 Master/Slave mode
 P I/F: I2C Bus
 Sampling Rate:
(1) PLL Mode
• PLL Slave Mode (LRCK pin): fs = 8kHz  216kHz
• PLL Slave Mode (BICK pin): fs = 8kHz  216kHz
• PLL Master Mode: 8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz,
48kHz, 54kHz, 88.2kHz, 96kHz, 128kHz, 176.4kHz, 192kHz
(2) External Clock Mode
• Normal Speed: 8kHz to 54kHz
(256fs or 512fs)
8kHz to 48kHz
(384fs or 768fs)
• Double Speed: 54kHz to 108kHz
(256fs)
48kHz to 96kHz
(384fs)
• Quad Speed: 108kHz to 216kHz
(128fs)
96kHz to 192kHz
(192fs)
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 Master Clock:
(1) PLL Mode
• MCKI pin: 27MHz, 26MHz, 24MHz, 19.2MHz, 13.5MHz, 13MHz, 12.288MHz, 12MHz,
11.2896MHz
• LRCK pin: 1fs
• BICK pin: 32fs, 64fs, 128fs(TDM), 256fs(TDM)
(2) External Clock Mode (MCKI pin)
• Slave mode: 256fs, 384fs, 512fs or 768fs (Normal Speed)
256fs or 384fs
(Double Speed)
128fs or 192fs
(Quad Speed)
• Master mode: 256fs or 512fs
(Normal Speed)
256fs
(Double Speed)
128fs
(Quad Speed)
 Power Supply:
• AVDD = 2.4 to 3.6V (typ. 3.3V)
• TVDD = 1.7 to 3.6V (typ. 1.8V)
 Power Supply Current: 18mA (fs=48kHz)
 Ta = -40 to 105°C
 Package: 28-pin QFN (0.5mm pitch)
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3. 目
次
概 要 .................................................................................................................................................. 1
特 長 .................................................................................................................................................. 1
目 次 .................................................................................................................................................. 3
ブロック図と機能説明 ........................................................................................................................ 5
■ ブロック図 ......................................................................................................................................... 5
■ AK4556との比較 ................................................................................................................................ 6
5. ピン配置と機能説明 ............................................................................................................................ 7
■ オーダリングガイド .......................................................................................................................... 7
■ ピン配置 ............................................................................................................................................. 7
■ ピン機能説明 ..................................................................................................................................... 8
■ 使用しないピンの処理について ........................................................................................................ 9
6. 絶対最大定格 ..................................................................................................................................... 10
7. 推奨動作条件 ..................................................................................................................................... 10
8. アナログ特性 ..................................................................................................................................... 11
9. ADC FILTER CHARACTERISTICS (fs=48kHz) ............................................................................... 13
10. ADC FILTER CHARACTERISTICS (fs=96kHz) ........................................................................... 14
11. ADC FILTER CHARACTERISTICS (fs=192kHz) ......................................................................... 15
12. DAC FILTER CHARACTERISTICS (fs=48kHz) ........................................................................... 16
13. DAC FILTER CHARACTERISTICS (fs=96kHz) ........................................................................... 17
14. DAC FILTER CHARACTERISTICS (fs=192kHz) ......................................................................... 18
15. DC特性 ........................................................................................................................................... 19
16. スイッチング特性 .......................................................................................................................... 20
■ Timing Diagram ............................................................................................................................... 29
17. 動作説明 ......................................................................................................................................... 34
■ パラレル/シリアルモード ................................................................................................................ 34
■ マスタモードとスレーブモードの設定 ........................................................................................... 34
■ システムクロック ............................................................................................................................ 35
■ パラレルモード (PS pin= “H”) ......................................................................................................... 36
■ シリアルモード (PS pin= “L”) .......................................................................................................... 38
■ PLLモード (PMPLL bit = “1”) ........................................................................................................... 41
■ PLLのアンロックについて .............................................................................................................. 46
■ PLL Master Mode (PMPLL bit = “1”, CKS3-2 pins = “HH”) ............................................................. 46
■ PLL Slave Mode (PMPLL bit = “1”, CKS3-2 pins = “LL” or “LH” or “HL”) ........................................ 47
■ ディエンファシスフィルタ ............................................................................................................. 48
■ ディジタルHPF ................................................................................................................................ 48
■ オーディオインタフェースフォーマット ....................................................................................... 49
■ TDMモード時のカスケード接続...................................................................................................... 52
■ ADC/DACディジタルフィルタ ........................................................................................................ 61
■ モノラル/ステレオ切り替え .......................................................................................................... 61
■ ディジタルボリューム機能 ............................................................................................................. 62
■ Soft Mute Operation ......................................................................................................................... 63
■ 帯域外ノイズ除去フィルタ ............................................................................................................. 64
■ DAC出力 (LOUT, ROUT pins) ......................................................................................................... 67
■ コントロールシーケンス ................................................................................................................. 70
■ シリアルコントロールインターフェース ....................................................................................... 81
■ レジスタマップ ................................................................................................................................ 84
■ 詳細説明 ........................................................................................................................................... 84
18. 外部接続回路例 .............................................................................................................................. 89
■ パラレルモード ................................................................................................................................ 89
1.
2.
3.
4.
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3
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■ シリアルモード ................................................................................................................................ 90
19. パッケージ ..................................................................................................................................... 92
■ 材質・メッキ仕様 ............................................................................................................................ 92
■ マーキング ....................................................................................................................................... 93
20. 改訂履歴 ......................................................................................................................................... 93
重要な注意事項 ........................................................................................................................................ 94
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4. ブロック図と機能説明
■ ブロック図
MCKI
PDN
VCOC
PMPLL
PLL
LRCK
BICK
PMADL
LIN
ADC
HPF
Audio I/F
RIN
ADC
SDTI
HPF
PMADR
CKS3
PMDAL
LOUT
LPF
SCF
SDTO
DAC
DATT
DEM
DAC
DATT
DEM
CKS2
CKS1
CKS0/TDMI
ROUT
LPF
SCF
PMDAR
VCOM
uP I/F(I2C)
LDO:1.8V
LDOE
AVDD VSS1
TVDD
VSS2 VDD18
PMDAL/CAD0
LOPS
PMADL/SCL
PMADR/SDA
PS
PMDAR/CAD1
Figure 1. Block Diagram
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■ AK4556との比較
Function
fs (max)
HFP Cut-off
HPF Disable
ADC
Input Level
Input Resistance
Init Cycle
S/(N+D)
DR, S/N
DF
SA
SB
GD
DAC
Output Level
Load Resistance
S/(N+D)
DR, S/N
DF
SA
GD
MCKI (Slave)
Audio I/F
ADC
DAC
Volume
Digital Filter
Option
PLL
M/S mode
Parallel/Serial
mode
Pop Guard
Idd
AVDD
VDD18
TVDD
Package
AK4556
216kHz
1Hz @ fs = 48kHz
Yes
AK4558
216kHz
1Hz @ fs = 48kHz
Yes
0.7 x VA
8k@ fs = 48kHz, 96kHz, 192kHz
4134/fs @ Normal Speed, Slave
mode
91dB
103dB
68dB
28kHz
18/fs
0.8 x AVDD
8k@ fs = 48kHz, 96kHz, 192kHz
5200/fs @ Normal Speed, Slave
mode
92dB
108dB
85dB
27.8kHz
5/fs
0.7 x VA
5k
90dB
106dB
54dB
21/fs
256/384/512/768fs @ Normal Speed
256/384fs @ Double Speed
128/192fs @ Quad Speed
24bit MSB justified / I2S
No
No
0.76 x AVDD
5k
100dB
108dB
80dB
6.8/fs
256/384/512/768fs @ Normal Speed
256/384fs @ Double Speed
128/192fs @ Quad Speed
24/32bit MSB justified
24/32bit I2S/TDM
24/32bit MSB justified
16/20/24/32bit LSB justified
24/32bit I2S/TDM
0.5dB/step
Yes
No
Master / Slave
No
Yes
Master / Slave
Yes
No
27.5mA (Vdd = 3V)
2.4V to 3.6V
2.4V to 3.6V (Normal/Double Speed)
2.7V to 3.6V (Quad Speed)
20TSSOP
(6.5mm x 6.4mm, 0.65mm Pitch)
Yes
18.0mA (AVDD = 3.3V,TVDD=1.8V)
2.4V to 3.6V
1.7V to 1.98V
24bit MSB justified /24bit LSB
justified / I2S
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1.7V to 3.6V
28QFN
(5.0mm x 5.0mm, 0.5mm Pitch)
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5. ピン配置と機能説明
■ オーダリングガイド
AK4558
AKD4558
-40  +105C
AK4558評価用ボード
28-pin QFN (0.5mm pitch)
LIN
22
RIN
23
AVDD
24
VSS1
25
VCOM
26
LOUT
ROUT
LDOE
LOPS
PMDAR/CAD1
PMDAL/CAD0
PMADR/SDA
PMADL/SCL
PDN
21
20
19
18
17
16
15
■ ピン配置
14
VDD18
13
VSS2
12
TVDD
11
MCKI
10
SDTI
27
9
BICK
28
8
SDTO
AK4558
28pin QFN
4
5
CKS2
CKS1
7
3
CKS3
LRCK
2
PS
DMDAT
CKS0/TDMI 6
1
VCOC
Top View
Note 1. 裏タブはVSSに接続してください。
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■ ピン機能説明
No.
Pin Name
I/O
PD State
1
VCOC
O
Hi-z
2
PS
I
Hi-z
3
4
5
CKS3
CKS2
CKS1
I
I
I
Hi-z
Hi-z
Hi-z
CKS0
I
Hi-z
TDMI
I
Hi-z
7
LRCK
I/O
8
SDTO
O
9
BICK
I/O
10
SDTI
I
Hi-z
11
12
13
MCKI
TVDD
VSS2
I
-
Hi-z
-
O
Pulldown
(500ohm)
I
Hi-z
PDN
I
Hi-z
PMADL
I
Hi-z
6
Hi-Z
/L
L
Hi-Z
/L
Function
(PS pin = “H”)
This pin should be connected to VSS.
(PS pin = “L”)
Output Pin for Loop Filter of PLL Circuit
This pin should be connected to VSS, unless PLL Mode 15 used.
Parallel/Serial Mode Select Pin
“L”: Serial Mode, “H”: Parallel Mode
Do not change this pin during PDN pin = “H”.
Mode Setting Pin #3
Mode Setting Pin #2
Mode Setting Pin #1
(PS pin = “H”)
Mode Setting Pin #0
(PS pin = “L”)
TDM Data Input Pin
Input/Output Channel Clock Pin
When PDN pin is “L”, LRCK pin outputs “L” in master mode.
LRCK pin outputs “Hi-Z” in slave mode.
Audio Serial Data Output Pin
When PDN pin is “L”, SDTO pin outputs “L”.
Audio Serial Data Clock Pin
When PDN pin is “L”, BICK pin outputs “L” in master mode.
BICK pin outputs “Hi-Z” in slave mode.
Audio Serial Data Input Pin
I
Hi-z
I/O
Hi-z
PMDAL
I
Hi-z
CAD0
I
Hi-z
PMDAR
I
Hi-z
CAD1
I
Hi-z
20
LOPS
I
Hi-z
21
LDOE
I
Hi-z
22
LIN
I
Hi-z
External Master Clock Input Pin
LDO Power Supply/Digital I/F Power Supply Pin
Digital Ground Pin
(LDOE pin = “H”)
LDO Output Pin
This pin must be connected to VSS2 pin with 1F  50% capacitor in series.
(LDOE pin = “L”)
1.8V Power Input Pin
Power-Down & Reset Mode Pin
“L”: Power-down and Reset, “H”: Normal operation
The AK4558 should be reset once by bringing PDN pin = “L”.
(PS pin = “H”)
ADC Lch Power Management Pin
(PS pin = “L”)
Control Data Clock Pin
(PS pin = “H”)
ADC Rch Power Management Pin
(PS pin = “L”)
Control Data Input/Output Pin
(PS pin = “H”)
DAC Lch Power Management Pin
(PS pin = “L”)
Chip Address 0 Pin
(PS pin = “H”)
DAC Rch Power Management Pin
(PS pin = “L”)
Chip Address 1 Pin
(PS pin = “H”)
DAC Output Power Save Mode Control Pin
(PS pin = “L”)
This pin must be connected to VSS2.
LDO Enable Pin
“L”: LDO Disable, “H”: LDO Enable
Lch Analog Input Pin
23
RIN
I
Hi-z
Rch Analog Input Pin
24
AVDD
-
-
14
15
VDD18
16
SCL
PMADR
I
-
Hi-z
17
SDA
18
19
Analog Power Supply Pin
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[AK4558]
25
VSS1
-
26
VCOM
O
27
LOUT
O
28
ROUT
O
Pulldown
(400ohm)
Pulldown
(100kohm)
Pulldown
(100kohm)
Analog Ground Pin
Common Voltage Output Pin, 0.5 x AVDD
This pin must be connected to VSS1 pin with 1µF±50% capacitor in series.
Lch Analog Output Pin
Rch Analog Output Pin
Note 2. アナログ入力ピン(LIN, RIN)以外の全てのディジタル入力ピンは、フローティングにしないで下
さい。
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理してください。
区分
Analog
Digital
ピン名
LOUT, ROUT, LIN, RIN
MCKI, SDTI, CKS0/TDMI, CKS1, LOPS
SDTO
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設定
オープン
VSS2 に接続
オープン
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6. 絶対最大定格
(VSS1=VSS2=0V; Note 3)
Parameter
Symbol
Min.
Max.
Unit
Power
Analog
AVDD
-0.3
6.0
V
Supplies
Digital core
VDD18
-0.3
2.5
V
Digital I/O
TVDD
-0.3
6.0
V
Input Current (Any Pin Except Supplies)
IIN
mA
10
Analog Input Voltage (LIN, RIN pin)
VINA
-0.3
AVDD+0.3
V
Digital Input Voltage (Note 4)
VIND
-0.3
TVDD+0.3
V
Ambient Temperature (power applied)
Ta
-40
105
C
(Note 5)
Storage Temperature
Tstg
-65
150
C
Note 3. 電圧は全てグランドピンに対する値です。 VSS1,VSS2 はアナロググランドに接続して下さい。
Note 4. PMDAL/CAD0, PMDAR/CAD1, LOPS, CKS0/TDMI, CKS3, CKS2, CKS1, PMADL/SCL,
PMADR/SDA, SDTI, LRCK, BICK, MCKI, SDA, PS, LDOE and PDN pins 。
SDA, SCL pinsのプルアップ抵抗の接続先は(TVDD+0.3)V以下にして下さい。
Note 5. 実装されるプリント基板の配線密度100%以上の場合です。裏タブはVSSに接続してください。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また、通常の動作は保証されません。
7. 推奨動作条件
(VSS1=VSS2=0V; Note 3)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Analog
AVDD
2.4
3.3
3.6
Power
V
Digital (LDOE pin=“L”)
TVDD
VDD18
1.8
3.6
Supplies
V
Digital Core(LDOE pin=“L”)
VDD18
1.7
1.8
1.98
(Note 3)
V
Digital (LDOE pin=“H”)
TVDD
2.4
3.3
3.6
Note 3. 電圧は全てグランドピンに対する値です。 VSS1,VSS2 はアナロググランドに接続して下さい。
Note 6. LDOE pin = “L”のとき、TVDDはVDD18と同時または先に立ち上げてください。AVDDとTVDD
及びAVDDとVDD18の電源立ち上げシーケンスを考慮する必要はありません。
LDOE pin = “H”のとき、内部LDOが1.8Vを出力します。AVDDとTVDDの立ち上げシーケンスを
考える必要はありません。各電源はPDN pin = “L” の状態で立ち上げ、全ての電源が立ち上がっ
た後、PDN pin =“H” としてください。また、AK4558では全ての電源をONしてください。一部
の電源のみOFFすることはできません。(電源OFFとは電源をグランドと同電位にするか、あ
るいはフローティングにすることです。)I2Cバスと接続して使う場合、周辺デバイスが電源
ONの状態でAK4558のみをOFFにしないでください。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
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8. アナログ特性
(Ta=25C; AVDD= TVDD=3.3V; VSS1=VSS2=0V; EXT Slave Mode; fs=48kHz, 96kHz, 192kHz; Signal
Frequency=1kHz; BICK=64fs; Data=32bit, Measurement frequency=20Hz  20kHz at fs=48kHz, 20Hz 
40kHz at fs=96kHz, 20Hz  40kHz at fs=192kHz; unless otherwise specified)
Parameter
Min.
Typ.
Max.
Unit
ADC Analog Input Characteristics:
Resolution
32
bit
2.38
2.64
2.90
Vpp
Input Voltage
(Note 7)
S/(N+D)
fs=48kHz
1dBFS
82
92
dB
BW=20kHz
60dBFS
43
dB
fs=96kHz
1dBFS
81
91
dB
BW=40kHz
60dBFS
40
dB
fs=192kHz
1dBFS
91
dB
BW=40kHz
60dBFS
40
dB
DR
(60dBFS with A-weighted)
100
108
dB
S/N
(A-weighted)
100
108
dB
Input Resistance
7
10
k
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0
0.5
dB
Gain Drift
ppm/
100
C
Power Supply Rejection
(Note 11)
50
dB
DAC Analog Output Characteristics:
Resolution
32
bit
2.26
2.51
2.76
Vpp
Output Voltage
(Note 8)
S/(N+D)
fs=48kHz
0dBFS
90
100
dB
BW=20kHz
60dBFS
45
dB
fs=96kHz
0dBFS
88
98
dB
BW=40kHz
60dBFS
42
dB
fs=192kHz
0dBFS
98
dB
BW=40kHz
60dBFS
42
dB
DR
(60dBFS with A-weighted)
100
108
dB
S/N
(A-weighted)
100
108
dB
30
pF
Load Capacitance
(Note 9)
Load Resistance
(Note 10)
5
k
Interchannel Isolation
90
107
dB
Interchannel Gain Mismatch
0
0.5
dB
Gain Drift
ppm/
100
C
Power Supply Rejection
(Note 11)
50
dB
Note 7. アナログ入力電圧のフルスケール値(0dB)です。AVDD電圧に比例します。
Vin = 0.8 x AVDD (Vpp).
Note 8. アナログ出力電圧のフルスケール値(0dB)です。AVDD電圧に比例します。
Vout = 0.76 x AVDD (Vpp).
Note 9. LOUT/ROUTが容量性負荷を駆動する場合は、直列抵抗220を挿入して下さい。この場合、
400pFまで駆動可能です。
Note 10. AC負荷のみ対応。DC負荷には対応しない。
Note 11. VCOM pinとVSS1 pinとの間に1.0μFを接続し、下記条件時の正弦波を重畳した場合です。
・LDOE pin = “L”のとき、AVDD, VDD18, TVDDに1kHz, 50mVppの正弦波
・LDOE pin = “H”のとき、AVDD, TVDDに1kHz, 50mVppの正弦波
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[AK4558]
Ta=25°C; AVDD=3.3V, TVDD=VDD18=1.8V (LDOE pin= “L” )
Slave Mode, MCKI=24.576MHz, ADC Single Input / DAC Single Output
レジスタ設定:TDM1-0 bits = “00”, DIF2-0 bits = “111”, MCKS1-0 bits = “10”, DFS1-0 bits = “00”
SLAD/DA bits = “0”, SDAD/DA bits = “1”
出力PIN負荷:DAC Single-end=4.7kohm、33pF、LRCK=BICK=SDTO pins=22pF
Parameter
Min.
Typ.
Max.
Unit
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
AVDD
fs=48kHz, 96kHz, 192kHz
12.0
16.0
mA
TVDD+VDD18
fs=48kHz
6.0
9.0
mA
fs=96kHz
10.0
15.0
mA
fs=192kHz
10.0
15.0
mA
Power-down mode
(PDN pin = “L”) (Note 12)
1
100
µA
AVDD+ TVDD+VDD18
Note 12. 静止時。クロックを含む全てのディジタル入力ピンをVSS2に固定した場合の値です。
015004500-J-01
2015/09
12
[AK4558]
9. ADC FILTER CHARACTERISTICS (fs=48kHz)
(Ta= -40  +105C; AVDD =2.4 3.6V, TVDD=1.7 3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
ADC Digital Filter (Decimation LPF): SHARP ROLL-OFF
(SLAD bit=“0” ; SDAD bit=“0”)
Passband (Note 13)
0dB/-0.06dB
PB
0
kHz
22.1
kHz
24.4
6.0dB
Stopband (Note 13)
SB
27.8
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
1/fs
19
ADC Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER
(SLAD bit=“0” ; SDAD bit=“1”)
Passband (Note 13)
0dB/-0.06dB
PB
0
22.1
kHz
24.4
kHz
6.0dB
Stopband (Note 13)
SB
27.8
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
2.6
1/fs
GD
Group Delay (Note 14)
GD
1/fs
5.0
ADC Digital Filter (Decimation LPF): SLOW ROLL-OFF
(SLAD bit=“1” ; SDAD bit=“0”)
0dB/-0.074dB
Passband (Note 13)
PB
0
12.5
kHz
21.9
kHz
6.0dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7.0
1/fs
ADC Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF
(SLAD bit=“1” ; SDAD bit=“1”)
0dB/-0.074dB
Passband (Note 13)
PB
0
12.5
kHz
21.9
kHz
6.0dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
1.2
1/fs
GD
Group Delay (Note 14)
GD
5.0
1/fs
ADC Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0dB
2.5
Hz
0.5dB
(Note 13)
6.5
Hz
0.1dB
Note 13. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例:PB(0dB/-0.06dB) = 0.46 x fs (@fs=48kHz) for ADC block(SHARP ROLL-OFF).
例:PB(0dB/-0.074dB) = 0.26 x fs (@fs=48kHz) for ADC block(SLOW ROLL-OFF).
Note 14. ディジタルフィルタによる演算遅延で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最
大+1[1/fs]の誤差を生じる可能性があります。
015004500-J-01
2015/09
13
[AK4558]
10. ADC FILTER CHARACTERISTICS (fs=96kHz)
ADC FILTER CHARACTERISTICS (fs=96kHz)
(Ta= -40  +105C; AVDD =2.4 3.6V, TVDD=1.7 3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
ADC Digital Filter (Decimation LPF): SHARP ROLL-OFF
(SLAD bit=“0” ; SDAD bit=“0”)
44.2
Passband (Note 13) 0dB/-0.06dB
0
kHz
PB
48.7
kHz
6.0dB
Stopband (Note 13)
SB
55.6
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
1/fs
19
ADC Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER
(SLAD bit=“0” ; SDAD bit=“1”)
Passband (Note 13)
0dB/-0.06dB
0
44.2
kHz
PB
48.7
kHz
6.0dB
Stopband (Note 13)
SB
55.6
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
2.6
1/fs
GD
Group Delay (Note 14)
GD
1/fs
5.0
ADC Digital Filter (Decimation LPF): SLOW ROLL-OFF
(SLAD bit=“1” ; SDAD bit=“0”)
25
Passband (Note 13) 0dB/-0.074dB
0
kHz
PB
43.7
kHz
6.0dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
1/fs
7.0
ADC Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER
(SLAD bit=“1” ; SDAD bit=“1”)
Passband (Note 13) 0dB/-0.074dB
0
25
kHz
PB
43.7
kHz
6.0dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
1.2
1/fs
GD
Group Delay (Note 14)
GD
1/fs
5.0
ADC Digital Filter (HPF):
Frequency Response
FR
2.0
Hz
3.0dB
5.0
Hz
(Note 13)
13
Hz
0.1dB
Note 13. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例: PB(0dB/-0.06dB) = 0.46 x fs (@fs=96kHz) for ADC block(SHARP ROLL-OFF).
例: PB(0dB/-0.074dB) = 0.26 x fs (@fs=96kHz) for ADC block(SLOW ROLL-OFF).
Note 14. ディジタルフィルタによる演算遅延で、ADC部はアナログ信号が入力されてからSDTO Lch
のMSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
015004500-J-01
2015/09
14
[AK4558]
11. ADC FILTER CHARACTERISTICS (fs=192kHz)
(Ta= -40  +105C; AVDD =2.4 3.6V, TVDD=1.6 1.98V, 2.4 3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
ADC Digital Filter (Decimation LPF): SHARP ROLL-OFF
(SLAD bit=“0” ; SDAD bit=“0”)
0dB/-0.04dB
83.7
Passband (Note 13)
0
kHz
PB
100.1
kHz
6.0dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
1/fs
15
ADC Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER
(SLAD bit=“0” ; SDAD bit=“1”)
Passband (Note 13)
0dB/-0.04dB
0
83.7
kHz
PB
100.1
kHz
6.0dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0.3
1/fs
GD
Group Delay (Note 14)
GD
1/fs
6.0
ADC Digital Filter (Decimation LPF): SLOW ROLL-OFF
(SLAD bit=“1” ; SDAD bit=“0”)
0dB/-0.1dB
Passband (Note 13)
0
31.1
kHz
PB
75.2
kHz
6.0dB
Stopband (Note 13)
SB
145.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
8.0
1/fs
ADC Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER
(SLAD bit=“1” ; SDAD bit=“1”)
Passband (Note 13)
0dB/-0.1dB
0
31.1
kHz
PB
75.2
kHz
6.0dB
Stopband (Note 13)
SB
145.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0.6
1/fs
GD
Group Delay (Note 14)
GD
6.0
1/fs
ADC Digital Filter (HPF):
Frequency Response
FR
4.0
Hz
3.0dB
10.0
Hz
(Note 13)
26.0
Hz
0.1dB
Note 13. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例:PB(0dB/-0.04dB) = 0.436 x fs (@fs=192kHz) for ADC block (SHARP ROLL-OFF).
例: PB(0dB/-0.1dB) = 0.16 x fs (@fs=192kHz) for ADC block (SLOW ROLL-OFF).
Note 14. ディジタルフィルタによる演算遅延で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最
大+1[1/fs]の誤差を生じる可能性があります。
015004500-J-01
2015/09
15
[AK4558]
12. DAC FILTER CHARACTERISTICS (fs=48kHz)
(Ta= -40  +105C; AVDD =2.4 3.6V, TVDD=1.7 3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
DAC Digital Filter (LPF): Sharp roll-off mode(DEM=OFF; SLDA bit=“0”; SDDA bit=“0”)
Passband
(Note 15) ±0.05dB
PB
0
21.8
kHz
24.0
kHz
6.0dB
Stopband
SB
26.2
kHz
Passband Ripple
PR
dB
-0.0032
0.0032
Stopband Attenuation
SA
80
dB
Group Delay
(Note 17)
GD
27.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 20.0kHz (Note 18)
FR
-0.3
0.2
dB
DAC Digital Filter (LPF): Short delay Sharp roll-off mode (DEM=OFF; SLDA bit=“0” ; SDDA
bit=“1”)
Passband
(Note 15) ±0.05dB
PB
0
21.8
kHz
24.0
kHz
6.0dB
Stopband
SB
26.2
kHz
Passband Ripple
PR
dB
-0.0031
0.0031
Stopband Attenuation
SA
80
dB
Group Delay
(Note 17)
GD
6.8
1/fs
DAC Digital Filter + Analog Filter:
-0.4
0.3
Frequency Response 0 ~ 20.0kHz (Note 18)
FR
dB
DAC Digital Filter (LPF): Slow roll-off mode(DEM=OFF; SLDA bit=“1” ; SDDA bit=“0”)
0
8.8
Passband
(Note 16) ±0.07dB
PB
kHz
kHz
3.0dB
19.7
Stopband
SB
kHz
42.6
Passband Ripple
PR
dB
-0.043
0.043
Stopband Attenuation
SA
dB
73
Group Delay
(Note 17)
GD
7.3
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 20.0kHz (Note 18)
FR
-5
0.1
dB
DAC Digital Filter (LPF): Short delay Slow roll-off mode(DEM=OFF; SLDA bit=“1” ; SDDA bit=“1”)
Passband
(Note 16) ±0.07dB
PB
0
12.1
kHz
24.3
kHz
3.0dB
Stopband
SB
41.5
kHz
Passband Ripple
PR
dB
-0.05
0.05
Stopband Attenuation
SA
82
dB
Group Delay
(Note 17)
GD
5.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 20.0kHz (Note 18)
FR
-5
0.1
dB
Note 15. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例: Passband (0.06dB) = 0.454 x fs (@ fs=48kHz).
Note 16. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例: Passband (0.06dB) = 0.204 x fs (@ fs=48kHz).
Note 17. ディジタルフィルタによる演算遅延で、DAC部はSDTI LchのMSBの取り込みタイミングから
アナログ信号が出力されるまでの時間です。また、オーディオインターフェースでの入力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Note 18. The reference frequency is 1kHz.
015004500-J-01
2015/09
16
[AK4558]
13. DAC FILTER CHARACTERISTICS (fs=96kHz)
(Ta= -40  +105C; AVDD =2.4 3.6V, TVDD=1.7 3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
DAC Digital Filter (LPF): Sharp roll-off mode(DEM=OFF; SLDA bit=“0” ; SDDA bit=“0”)
±0.05dB
PB
0
43.5
kHz
Passband
(Note 15)
48.0
kHz
6.0dB
Stopband
SB
52.5
kHz
Passband Ripple
PR
dB
-0.0032
+0.0032
Stopband Attenuation
SA
80
dB
Group Delay
(Note 17)
GD
27.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 40.0kHz (Note 18)
FR
-0.4
0.3
dB
DAC Digital Filter (LPF): Short delay Sharp roll-off mode (DEM=OFF; SLDA bit=“0” ; SDDA
bit=“1”)
Passband
(Note 15) ±0.05dB
PB
0
43.5
kHz
48.0
kHz
6.0dB
Stopband
SB
52.5
kHz
Passband Ripple
PR
dB
-0.0031
+0.0031
Stopband Attenuation
SA
80
dB
Group Delay
(Note 17)
GD
6.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 40.0kHz (Note 18)
FR
-0.4
0.3
dB
DAC Digital Filter (LPF): Slow roll-off mode (DEM=OFF; SLDA bit=“1” ; SDDA bit=“0”)
0
17.7
Passband
(Note 16) ±0.07dB
PB
kHz
kHz
3.0dB
39.6
Stopband
SB
kHz
85.3
Passband Ripple
PR
dB
-0.043
+0.043
Stopband Attenuation
SA
dB
73
Group Delay
(Note 17)
GD
7.3
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 40.0kHz (Note 18)
FR
-4
0.1
dB
DAC Digital Filter (LPF): Short delay Slow roll-off mode(DEM=OFF; SLDA bit=“1” ; SDDA bit=“1”)
Passband
(Note 16) ±0.07dB
PB
0
24.2
kHz
44.6
kHz
3.0dB
Stopband
SB
83.0
kHz
Passband Ripple
PR
dB
-0.05
+0.05
Stopband Attenuation
SA
82
dB
Group Delay
(Note 17)
GD
5.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 40.0kHz (Note 18)
FR
-5
0.1
dB
Note 15. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例:Passband (0.06dB) = 0.454 x fs (@ fs=96kHz).
Note 16. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例:Passband (0.06dB) = 0.204 x fs (@ fs=96kHz).
Note 17. ディジタルフィルタによる演算遅延で、DAC部はSDTI LchのMSBの取り込みタイミングから
アナログ信号が出力されるまでの時間です。また、オーディオインターフェースでの入力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Note 18. The reference frequency is 1kHz.
015004500-J-01
2015/09
17
[AK4558]
14. DAC FILTER CHARACTERISTICS (fs=192kHz)
(Ta= -40  +105C; AVDD =2.4 3.6V, TVDD=1.7 3.6V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
DAC Digital Filter (LPF): Sharp roll-off mode(DEM=OFF; SLDA bit=“0” ; SDDA bit=“0”)
±0.05dB
PB
0
87.0
kHz
Passband
(Note 15)
96.0
kHz
6.0dB
Stopband
SB
105
kHz
Passband Ripple
PR
dB
-0.0032
+0.0032
Stopband Attenuation
SA
80
dB
Group Delay
(Note 17)
GD
27.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 80.0kHz (Note 18)
FR
-1.0
1.0
dB
DAC Digital Filter (LPF): Short delay Sharp roll-off mode (DEM=OFF; SLDA bit=“0” ; SDDA
bit=“1”)
Passband
(Note 15) ±0.05dB
PB
0
87.0
kHz
96.0
kHz
6.0dB
Stopband
SB
105
kHz
Passband Ripple
PR
dB
-0.0031
+0.0031
Stopband Attenuation
SA
80
dB
Group Delay
(Note 17)
GD
6.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 80.0kHz (Note 18)
FR
-1.0
1.0
dB
DAC Digital Filter (LPF): Slow roll-off mode (DEM=OFF; SLDA bit=“1” ; SDDA bit=“0”)
0
35.5
Passband
(Note 16) ±0.07dB
PB
kHz
kHz
3.0dB
79.1
Stopband
SB
kHz
171
Passband Ripple
PR
dB
-0.043
+0.043
Stopband Attenuation
SA
dB
73
Group Delay
(Note 17)
GD
7.3
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 80.0kHz (Note 18)
FR
-5.0
0.1
dB
DAC Digital Filter (LPF): Short delay Slow roll-off mode (DEM=OFF; SLDA bit=“1” ; SDDA bit=“1”)
Passband
(Note 16) ±0.07dB
PB
0
48.4
kHz
89.2
kHz
3.0dB
Stopband
SB
165.9
kHz
Passband Ripple
PR
dB
-0.05
+0.05
Stopband Attenuation
SA
82
dB
Group Delay
(Note 17)
GD
5.8
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response 0 ~ 80.0kHz (Note 18)
FR
-5.0
0.1
dB
Note 15. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します。
例:Passband (0.06dB) = 0.454 x fs (@ fs=192kHz).
Note 16. Passband及びStopbandの周波数特性はfs (サンプリングレート)に比例します
例: Passband (0.06dB) = 0.204 x fs (@ fs=192kHz).
Note 17. ディジタルフィルタによる演算遅延で、DAC部はSDTI LchのMSBの取り込みタイミングから
アナログ信号が出力されるまでの時間です。また、オーディオインターフェースでの入力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Note 18. The reference frequency is 1kHz.
015004500-J-01
2015/09
18
[AK4558]
15. DC特性
(Ta= -40  +105C; AVDD=2.43.6V, TVDD=1.7 3.6V)
Parameter
Symbol
TVDD  3.0V
VIH
High-Level Input Voltage
(CKS3, CKS2, CKS1, CKS0/TDMI, SDTI, LRCK,
BICK, MCKI, PMADL/SCL, PMADR/SDA,
PMDAL/CAD0, PMDAR/CAD1, PS, LDOE and
PDN pins)
VIL
Low-Level Input Voltage
(CKS3, CKS2, CKS1, CKS0/TDMI, SDTI, LRCK,
BICK, MCKI, PMADL/SCL, PMADR/SDA,
PMDAL/CAD0, PMDAR/CAD1, PS, LDOE and
PDN pins)
TVDD > 3.0V
High-Level Input Voltage
VIH
(CKS3, CKS2, CKS1, CKS0/TDMI, SDTI, LRCK,
BICK, MCKI, PMADL/SCL, PMADR/SDA,
PMDAL/CAD0, PMDAR/CAD1, PS, LDOE and
PDN pins)
Low-Level Input Voltage
VIL
(CKS3, CKS2, CKS1, CKS0/TDMI, SDTI, LRCK,
BICK, MCKI, PMADL/SCL, PMADR/SDA,
PMDAL/CAD0, PMDAR/CAD1, PS, LDOE and
PDN pins)
High-Level Output Voltage
(SDTO,LRCK,BICK pins:
Iout=-100µA)
VOH
Low-Level Output Voltage
(SDTO, LRCK, BICK pins: Iout= 100µA)
VOL
VOL
(SDA pin, 2.0V  TVDD  3.6V Iout= 3mA)
VOL
(SDA pin, 1.7V  TVDD < 2.0V Iout= 3mA)
Input Leakage Current
Iin
015004500-J-01
Min.
Typ.
Max.
Unit
80%TVDD
-
-
V
-
-
20%TVDD
V
70%TVDD
-
-
V
-
-
30%TVDD
V
TVDD-0.5
-
-
V
-
-
0.5
0.4
20%TVDD
10
V
V
V
µA
2015/09
19
[AK4558]
16. スイッチング特性
(Ta= -40  +105C; AVDD= 2.4 ~ 3.6V; TVDD=1.7 ~ 3.6V; CL=20pF)
Parameter
Symbol
Min.
PLL Master Mode (PLL Reference Clock = MCKI pin)
MCKI Input Timing
Frequency
fCLK
11.2896
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
LRCK Output Timing
Frequency
fsn, fsd, fsq
Stereo Mode: Duty Cycle
Duty
TDM128 Mode: (Note 19)
I2S compatible: Pulse Width Low
MSB or LSB justified: Pulse Width
High
TDM256 Mode: (Note 19)
I2S compatible: Pulse Width Low
MSB or LSB justified: Pulse Width
High
BICK Output Timing (Table 21)
Period
BCKO1-0 bits = “00”
BCKO1-0 bits = “01”
Typ.
Max.
Unit
-
27
-
MHz
s
s
Table 19
50
-
kHz
%
-
s
-
s
1/(8fsn)
1/(8fsd)
1/(8fsn)
1/(8fsd)
tLRCKL
-
tLRCKH
-
tLRCKL
-
1/(4fsq)
-
s
tLRCKH
-
1/(4fsq)
-
s
tBCK
tBCK
-
-
s
s
-
s
-
s
-
s
-
%
1/(32fs)
1/(64fs)
1/(128fsn)
BCKO1-0 bits = “10”
tBCK
1/(128fsd)
BCKO1-0 bits = “11”
tBCK
1/(256fsn)
1/(256fsn)
TDM Mode (Note 19)
tBCK
1/(256fsd)
1/(128fsq)
Duty Cycle
dBCK
50
Note 19. TDM使用時、TVDD=3.0V~3.6V。バリピッチモードには対応しません。
015004500-J-01
2015/09
20
[AK4558]
Parameter
Symbol
Min.
PLL Slave Mode (PLL Reference Clock = BICK pin)
LRCK Input Timing
Frequency
Normal Speed Mode: 256fs, 512fs
fsn
8
384fs, 768fs
8
Double Speed Mode: 256fs
fsd
54
384fs
48
Quad Speed Mode: 128fs
fsq
108
192fs
96
Stereo mode duty cycle
Duty
45
TDM128Mode: (Note 19)
I2S compatible: Pulse Width Low
tLRCKL 1/(128fsq)
MSB or LSB justified: Pulse Width
tLRCKH 1/(128fsq)
High
TDM256 Mode: (Note 19)
I2S compatible: Pulse Width Low
MSB or LSB justified: Pulse Width
High
BICK Input Timing
Period
Stereo Mode
PLL3-0 bits = “0011”
PLL3-0 bits = “0010”
tLRCKL
tLRCKH
tBCK
tBCK
1/(256fsn)
1/(256fsd)
1/(256fsn)
1/(256fsd)
-
PLL3-0 bits = “0001”
tBCK
PLL3-0 bits = “0000”
TDM128 Mode
PLL3-0 bits = “0001”
TDM256 Mode
PLL3-0 bits = “0000”
Pulse Width Low
Pulse Width High
tBCK
-
tBCK
-
tBCK
tBCKL
tBCKH
015004500-J-01
0.4 x tBCK
0.4 x tBCK
Typ.
Max.
Unit
-
54
48
108
96
216
192
55
-
127/(128fsq)
kHz
kHz
kHz
kHz
kHz
kHz
%
s
s
-
127/(128fsq)
s
-
255/(256fsn)
255/(256fsd)
255/(256fsn)
255/(256fsd)
s
s
1/(32fs)
1/(64fs)
1/(128fsn)
1/(128fsd)
1/(256fsn)
-
s
s
-
s
1/(128fsq)
1/(256fsn)
1/(256fsd)
-
-
s
-
s
s
s
s
2015/09
21
[AK4558]
PLL Slave Mode (PLL Reference Clock = LRCK pin)
LRCK Input Timing
Frequency
Normal Speed Mode: 256fs, 512fs fsn
8
384fs, 768fs
8
Double Speed Mode: 256fs
fsd
54
384fs
48
Quad Speed Mode: 128fs
fsq
108
192fs
96
Stereo Mode: Duty Cycle
Duty
45
TDM128Mode:
I2S compatible: Pulse Width Low
tLRCKL
1/(128fsq)
MSB or LSB justified: Pulse Width
tLRCKH 1/(128fsq)
High
TDM256 Mode:
1/(256fsn)
I2S compatible: Pulse Width Low
tLRCKL
1/(256fsd)
MSB or LSB justified: Pulse Width
1/(256fsn)
tLRCKH
High
1/(256fsd)
BICK Input Timing
1/(64fs)
Period Stereo Mode
tBCK
1/(128fsd)
1/(256fsn)
TDM128 Mode (Note 19) tBCK
TDM256 Mode (Note 19) tBCK
Pulse Width Low
Pulse Width High
-
tBCKL
tBCKH
015004500-J-01
0.4 x tBCK
0.4 x tBCK
-
54
48
108
96
216
192
55
-
127/(128fsq)
kHz
kHz
kHz
kHz
kHz
kHz
%
s
s
-
127/(128fsq)
s
-
255/(256fsn)
255/(256fsd)
255/(256fsn)
255/(256fsd)
s
s
-
1/(32fsn)
s
1/(128fsq)
1/(256fsn),
1/(256fsd)
-
-
s
-
s
-
s
s
2015/09
22
[AK4558]
Parameter
Symbol
External Slave Mode
MCKI Input Timing
External Clock
fCLK
256fsn:
tCLKL
Pulse Width Low
tCLKH
Pulse Width High
fCLK
384fsn:
tCLKL
Pulse Width Low
tCLKH
Pulse Width High
fCLK
512fsn, 256fsd, 128fsq:
tCLKL
Pulse Width Low
tCLKH
Pulse Width High
fCLK
768fsn, 384fsd, 192fsq:
tCLKL
Pulse Width Low
tCLKH
Pulse Width High
Pulse Width Low
tCLKL
Pulse Width High
tCLKH
LRCK Input Timing
Stereo mode
(TDM1-0 bits = “00”)
fsn
Normal Speed Mode: 256fs, 512fs
384fs, 768fs
fsd
Double Speed Mode: 256fs
384fs
fsq
Quad Speed Mode: 128fs
192fs
Duty
Duty Cycle
TDM256 mode (Note 19) (Note 20)
(TDM1-0 bits = “01”)
fsn
LRCK frequency
tLRH
“H” time
tLRL
“L” time
TDM256 mode (Note 19) (Note 21)
(TDM1-0 bits = “01”)
fsd
LRCK frequency
tLRH
“H” time
tLRL
“L” time
TDM128 mode (Note 19) (Note 22)
(TDM1-0 bits = “10”)
fsq
LRCK frequency
tLRH
“H” time
tLRL
“L” time
Note 20. Normal Speed mode で使用してください。
Note 21. Double Speed modeで使用してください。
Note 22. Quad Speed modeで使用してください。
015004500-J-01
Min.
Typ.
Max.
Unit
2.048
29
29
3.072
22
22
4.096
15
15
6.144
11
11
0.4/fCLK
0.4/fCLK
-
13.824
18.432
27.648
36.864
-
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
s
s
8
8
54
48
108
96
45
-
54
48
108
96
216
192
55
kHz
kHz
kHz
kHz
kHz
kHz
%
8
1/256fsn
1/256fsn
-
48
-
kHz
ns
ns
48
1/256fsd
1/256fsd
-
96
-
kHz
ns
ns
96
1/128fsq
1/128fsq
-
192
-
kHz
ns
ns
2015/09
23
[AK4558]
Parameter
External Master Mode
MCKI Input Timing
External Clock
256fsn:
384fsn:
512fsn, 256fsd, 128fsq:
768fsn, 384fsd, 192fsq:
Pulse Width Low
Pulse Width High
LRCK Output Timing
Stereo mode
(TDM1-0 bits = “00”)
Normal Speed Mode: 256fs, 512fs
384fs, 768fs
Double Speed Mode: 256fs
384fs
Quad Speed Mode: 128fs
192fs
Stereo Mode: Duty Cycle
TDM256 mode
(Note 23)
(TDM1-0 bits = “1X”)
LRCK frequency
I2S compatible: Pulse Width Low
MSB justified: Pulse Width High
TDM256 mode
(Note 24)
(TDM1-0 bits = “1X”)
LRCK frequency
I2S compatible: Pulse Width Low
MSB justified: Pulse Width High
TDM128 mode
(Note 25)
(TDM1-0 bits = “01”)
LRCK frequency
I2S compatible: Pulse Width Low
MSB justified: Pulse Width High
BICK Output Timing (Table 15)
Period
BCKO1-0 bits = “00”
BCKO1-0 bits = “01”
BCKO1-0 bits = “10”
BCKO1-0 bits = “11”
TDM Mode
Symbol
fCLK
fCLK
fCLK
fCLK
tCLKL
tCLKH
fsn
Min.
Typ.
Max.
Unit
2.048
3.072
4.096
6.144
0.4/fCLK
0.4/fCLK
-
13.824
18.432
27.648
36.864
-
MHz
MHz
MHz
MHz
s
s
8
8
54
48
108
96
-
50
54
48
108
96
216
192
-
fsn
8
-
48
kHz
tLRCKL
tLRCKH
-
1/(8fsn)
1/(8fsn)
-
s
s
48
-
96
kHz
-
1/(8fsd)
1/(8fsd)
-
s
s
96
-
192
kHz
tLRCKL
tLRCKH
-
1/(4fsq)
1/(4fsq)
-
s
s
tBCK
tBCK
tBCK
tBCK
-
-
s
s
s
s
tBCK
-
1/(32fs)
1/(64fs)
1/(128fs)
1/(256fsn)
1/(256fsn)
1/(256fsd)
1/(128fsq)
50
-
s
fsd
fsq
Duty
fsd
tLRCKL
tLRCKH
fsq
-
kHz
%
Duty Cycle (Note 26)
dBCK
%
Note 23. Normal Speed mode で使用してください。
Note 24. Double Speed modeで使用してください。
Note 25. Quad Speed modeで使用してください。
Note 26. MCKI=256fsn, 256fsdでBICK出力周波数 256fs, またはMCKI=128fsqでBICK出力周波数 128fs
の場合、MCKIのパルス幅で出力されます。
015004500-J-01
2015/09
24
[AK4558]
Parameter
Audio Interface Timing (Slave mode)
Stereo mode (TDM1-0 bits = “00”)
Normal, Double, Quad Speed Mode
(TVDD= 1.7V~3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 27)
BICK “” to LRCK Edge
(Note 27)
LRCK to SDTO(MSB) (Except I2S mode)
BICK “” to SDTO
SDTI Hold Time
SDTI Setup Time
Normal, Double, Quad Speed Mode
(TVDD= 2.7V~3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 27)
BICK “” to LRCK Edge
(Note 27)
LRCK to SDTO(MSB) (Except I2S mode)
BICK “” to SDTO
SDTI Hold Time
SDTI Setup Time
Symbol
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
tSDH
tSDS
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
tSDH
tSDS
015004500-J-01
Min.
Typ.
Max.
Unit
1/128fsn
1/64fsd
1/32fsq
58
58
58
58
10
10
-
48
48
-
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1/256fsn
1/128fsd
1/64fsq
33
33
33
33
5
5
-
28
28
-
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2015/09
25
[AK4558]
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing (Slave mode)
Stereo mode (TDM1-0 bits = “00”)
TDM256 mode (Normal Speed Mode
(TDM1-0 bits = “1X”)
(Note 23)
tBCK
1/256fsn
ns
BICK Period
tBCKL
33
ns
BICK Pulse Width Low
tBCKH
33
ns
Pulse Width High
tLRB
23
ns
LRCK Edge to BICK “”
(Note 27)
tBLR
23
ns
BICK “” to LRCK Edge
(Note 27)
tBSS
5
ns
SDTO Setup time BICK “”
tBSH
5
ns
SDTO Hold time BICK “”
tSDH
5
ns
SDTI/TDMI Hold Time
tSDS
5
ns
SDTI/TDMI Setup Time
TDM256 mode (Double Speed Mode)
(TDM1-0 bits = “1X”)
(Note 24)
tBCK
1/256fsd
ns
BICK Period
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “”
(Note 27)
tBLR
14
ns
BICK “” to LRCK Edge
(Note 27)
tBSS
5
ns
SDTO Setup time BICK “”
tBSH
5
ns
SDTO Hold time BICK “”
tSDH
5
ns
SDTI/TDMI Hold Time
tSDS
5
ns
SDTI/TDMI Setup Time
TDM128 mode (Quad Speed Mode)
(TDM1-0 bits = “01”)
(Note 25)
tBCK
1/128fsq
ns
BICK Period
tBCKL
14
ns
BICK Pulse Width Low
tBCKH
14
ns
Pulse Width High
tLRB
14
ns
LRCK Edge to BICK “”
(Note 27)
tBLR
14
ns
BICK “” to LRCK Edge
(Note 27)
tBSS
5
ns
SDTO Setup time BICK “”
tBSH
5
ns
SDTO Hold time BICK “”
tSDH
5
ns
SDTI/TDMI Hold Time
tSDS
5
ns
SDTI/TDMI Setup Time
Note 27. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
015004500-J-01
2015/09
26
[AK4558]
Parameter
Audio Interface Timing (Master mode)
Stereo mode (TDM1-0 bits = “00”)
Normal ,Double, Quad Speed Mode
(TVDD= 1.7V~3.6V)
(Note 28)
BICK “” to LRCK
LRCK to SDTO(MSB) (Except I2S mode)
BICK “” to SDTO
SDTI Hold Time
SDTI Setup Time
Normal, Double, Quad Speed Mode
(TVDD= 2.7V~3.6V)
(Note 29)
BICK “” to LRCK
LRCK to SDTO(MSB) (Except I2S mode)
BICK “” to SDTO
SDTI Hold Time
SDTI Setup Time
TDM256 mode, TDM128 mode
(TDM1-0 bits = “01”, “10”)
BICK “” to LRCK
SDTO Setup time BICK “”
SDTO Hold time BICK “”
SDTI/TDMI Hold Time
SDTI/TDMI Setup Time
Note 28. BICK出力周波数 ≤ 6.912MHz の場合。
Note 29. BICK出力周波数 > 6.912MHz の場合。
Symbol
Min.
Typ.
Max.
Unit
tMBLR
tLRS
tBSD
tSDH
tSDS
14
38
52
20
20
-
14
38
52
-
ns
ns
ns
ns
ns
tMBLR
tLRS
tBSD
tSDH
tSDS
7
20
27
9
9
-
7
20
27
-
ns
ns
ns
ns
ns
tMBLR
tBSS
tBSH
tSDH
tSDS
6
5
5
5
5
-
6
-
ns
ns
ns
ns
ns
015004500-J-01
2015/09
27
[AK4558]
Parameter
Symbol
Min.
Typ.
Max. Unit
2
Control Interface Timing (I C Bus):
fSCL
400 kHz
SCL Clock Frequency
tBUF
1.3
Bus Free Time Between Transmissions
s
0.6
Start Condition Hold Time (prior to first clock pulse) tHD:STA
s
tLOW
1.3
Clock Low Time
s
tHIGH
0.6
Clock High Time
s
0.6
Setup Time for Repeated Start Condition
s
tSU:STA
0
SDA Hold Time from SCL Falling
(Note 30)
s
tHD:DAT
0.1
SDA Setup Time from SCL Rising
s
tSU:DAT
1.0
Rise Time of Both SDA and SCL Lines
s
tR
0.3
Fall Time of Both SDA and SCL Lines
s
tF
0.6
Setup Time for Stop Condition
s
0
50
Pulse Width of Spike Noise Suppressed by Input
tSU:ST
400 ns
Filter
pF
O
Capacitive load on bus
tSP
Cb
Power-down & Reset Timing
tAPD
150
ns
PDN Accept Pulse Width
(Note 31)
tRPD
30
ns
PDN Reject Pulse Width
tPDV
5200
1/fs
PDN “” to SDTO valid
(Note 32)
Note 30. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 31. 電源投入時はPDN pin を“L” にすることでリセットがかかります。150ns以上のPDN pin = “L”
パルスでリセットがかかります。30ns以下のPDN = “L”パルスではリセットはかかりません。
Note 32. 内部パワーダウンが解除されてからのLRCKの立ち上がりの回数です。
(PDN pinの立ち上がり後、5ms max. で内部パワーダウン解除)
015004500-J-01
2015/09
28
[AK4558]
■ Timing Diagram
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fsn, 1/fsd, 1/fsq
VIH
LRCK
VIL
tdLRKH
tdLRKL
Duty
= tdLRKH (or tdLRKL) x fs x 100
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 2. クロックタイミング (TDM1-0 bits = “00” & Slave mode)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRH
tLRL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 3. クロックタイミング (TDM1-0 bits = “00”以外 & Slave mode)
015004500-J-01
2015/09
29
[AK4558]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
LRCK
50%TVDD
tdLRKH
tdLRKL
dLRK
= tdLRKH (or tdLRKL) x fs x 100
1/tBCK
50%TVDD
BICK
tdBCKH
tdBCKL
dBCK
= tdBCKH (or tdBCKL) x tBCK x 100
Figure 4. クロックタイミング (TDM1-0 bits = “00” & Master mode)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
LRCK
50%TVDD
tLRH
1/tBCK
50%TVDD
BICK
tdBCKH
tdBCKL
dBCK
= tdBCKH (or tdBCKL) x tBCK x 100
Figure 5. クロックタイミング (TDM1-0 bits = “00”以外 & Master mode)
015004500-J-01
2015/09
30
[AK4558]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO
50%TVDD
tSDH
tSDS
VIH
SDTI
VIL
Figure 6. オーディオインターフェースタイミング (TDM1-0 bits = “00” & Slave mode)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSH
tBSS
SDTO
50%TVDD
tSDH
tSDS
VIH
SDTI
VIL
VIH
TDMI
VIL
Figure 7. オーディオインターフェースタイミング (TDM1-0 bits = “00”以外 & Slave mode)
015004500-J-01
2015/09
31
[AK4558]
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tLRS
tBSD
50%TVDD
SDTO
tSDS
tSDH
VIH
SDTI
VIL
Figure 8. オーディオインターフェースタイミング (TDM1-0 bits = “00” & Master mode)
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tBSS
tBSH
50%TVDD
SDTO
tSDS
tSDH
VIH
SDTI
VIL
tSDS
tSDH
VIH
TDMI
VIL
Figure 9. オーディオインターフェースタイミング (TDM1-0 bits = “00”以外 & Master mode)
015004500-J-01
2015/09
32
[AK4558]
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
Figure 10. I2Cバスタイミング
PMADL bit, PMADR bit
tPDV
SDTO
50%TVDD
tAPD
tRPD
PDN
VIL
Figure 11. パワーダウン&リセットタイミング
015004500-J-01
2015/09
33
[AK4558]
17. 動作説明
■ パラレル/シリアルモード
AK4558はPS pin = “H”に設定することで、I2Cを使用しないパラレルモードに対応されます。パラレル
モードの動作は、CKS3-0 pinsによって設定されます。PS pin=“L”のとき、I2Cが有効になります。
動作中は、PS pin の切り替えはできません。
■ マスタモードとスレーブモードの設定
マスタモードとスレーブモードの切り替えはCKS3 pin, CKS2 pinで行います。CKS3 pin = “H”かつCKS2
pin = “H”でマスタモード、それ以外はスレーブモードです。
CKS3 pin
CKS2 pin
Mode
L
L
Slave Mode
L
H
Slave Mode
H
L
Slave Mode
H
H
Master Mode
Table 1. Select Master/Slave Mode
PDN pin
L
H
CKS3 pin
L
L
H
H
L
L
H
H
CKS2 pin
L
H
L
H
L
H
L
H
LRCK pin
Input
Input
Input
“L”出力
Input
Input
Input
Output
BICK pin
Input
Input
Input
“L”出力
Input
Input
Input
Output
Table 2. LRCK, BICK Pin
015004500-J-01
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34
[AK4558]
■ システムクロック
外部とのI/Fモードは以下の4通りの方法があります(Table 3,Table 4)。
Mode
PMPLL bit
CKS3-2
pins
PLL Master Mode
1
“HH”
PLL Slave Mode
“LL”
1
(PLL Reference Clock: LRCK or BICK pin)
“LH”
EXT Slave Mode
0
“HL”
EXT Master Mode
0
“HH”
Table 3. Clock Mode Setting (x: Do not care)
PS pin
Mode
“H”
パラレル
モード
EXT Slave Mode
CKS3-0 pins で選択
EXT Master Mode
CKS3-0 pins で選択
PLL Master Mode
PLL3-0 bits で選択
“L”
シリアル
モード
MCKI pin
PLL3-0 bits
Figure
Table 16
Figure 14
Table 16
Figure 16
x
x
Figure 12
Figure 13
BICK pin
Input
( 32fs)
Output
(64fs)
Output
(BCKO1-0 bits
で選択)
Input
(PLL3-0 bits
で選択)
LRCK pin
Input
(1fs)
Output
(1fs)
EXT Slave Mode
ACKS bit = “1”
または
ACKS bit = “0”かつ
DFS1-0 bits で選択
Input
( 32fs)
Input
(1fs)
EXT Master Mode
MCKS1-0 bits,
DFS1-0 bits で選択
Output
(BCKO1-0 bits
で選択)
Output
(1fs)
PLL Slave Mode
(PLL Reference Clock:
LRCK or BICK pin)
VSS2 に接続して下さい。
Output
(1fs)
Input
(1fs)
Table 4. Clock pins state in Clock Mode
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35
[AK4558]
■ パラレルモード (PS pin= “H”)
AK4558に必要とされるクロックは、MCKI, BICK, LRCKです。MCKIとLRCKは同期する必要はありま
すが、位相を合わせる必要はありません。Table 5に標準のオーディオレートに対してAK4558に必要と
されるMCKIの周波数を示します。MCKIが192fs, 384fs, 768fsの場合、サンプリング周波数はバリピッ
チに対応していません(Table 6)。CKS3-0 pins (Table 7)でMCKI周波数、BICK周波数、HPFのON/OFF、
及びマスタ/スレーブモードを設定します。
fs
32kHz
44.1kHz
48kHz
96kHz
192kHz
128fs
N/A
N/A
N/A
N/A
24.576MHz
MCKI
192fs
256fs
384fs
512fs
N/A
8.192MHz
12.288MHz
16.384MHz
N/A
11.2896MHz 16.9344MHz 22.5792MHz
N/A
12.288MHz
18.432MHz
24.576MHz
N/A
24.576MHz
36.864MHz
N/A
36.864MHz
N/A
N/A
N/A
Table 5. System Clock Example (N/A: Not Available)
768fs
24.576MHz
33.8688MHz
36.864MHz
N/A
N/A
Mode
Sampling Frequency
MCKI
256fs/512fs
8kHz  fs  54kHz
Normal Speed
384fs/768fs
8kHz  fs  48kkHz
256fs
54kHz < fs  108kHz
Double Speed
384fs
48kHz < fs  96kHz
128fs
108kHz < fs  216kHz
Quad Speed
192fs
96kHz < fs  192kHz
Table 6. Sampling Frequency Range
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36
[AK4558]
Mode
CKS
3
pin
CKS
2
pin
CKS1
pin
CKS0
pin
HPF
M/S
0
L
L
L
L
ON
Slave
1
L
L
L
H
ON
Slave
2
L
L
H
L
OFF
Slave
3
L
L
H
H
OFF
Slave
4
L
H
L
L
ON
Slave
5
L
H
L
H
ON
Slave
6
L
H
H
L
OFF
Slave
7
L
H
H
H
OFF
Slave
8
H
L
L
L
ON
Slave
9
H
L
L
H
ON
Slave
10
H
L
H
L
OFF
Slave
11
H
L
H
H
OFF
Slave
12
13
14
15
H
H
H
H
H
H
H
H
L
L
H
H
L
H
L
H
MCKI
128/192fs (Quad Speed)
256/384fs (Double Speed)
512/768fs (Normal Speed)
256/384/512/768fs
(Normal Speed)
128/192fs (Quad Speed)
256/384fs (Double Speed)
512/768fs (Normal Speed)
256/384/512/768fs
(Normal Speed)
128/192fs (Quad Speed)
256/384fs (Double Speed)
512/768fs (Normal Speed)
256/384/512/768fs
(Normal Speed)
128/192fs (Quad Speed)
256/384fs (Double Speed)
512/768fs (Normal Speed)
256/384/512/768fs
(Normal Speed)
128/192fs (Quad Speed)
256/384fs (Double Speed)
512/768fs (Normal Speed)
256/384/512/768fs
(Normal Speed)
128/192fs (Quad Speed)
256/384fs (Double Speed)
512/768fs (Normal Speed)
256/384/512/768fs
(Normal Speed)
ON
Master
256fs (Double Speed)
ON
Master
512fs (Normal Speed)
ON
Master
128fs (Quad Speed)
ON
Master
256fs (Normal Speed)
Table 7. Mode Setting
Audio
Interface
Format
32bit LJ/RJ
(Mode 5)
Table 23
32bit I2S
(Mode 7)
Table 23
32bit LJ
(Mode 6)
Table 23
32bit I2S
(Mode 15)
Table 23
Note 33. PS pin =“L”の時、CKS3, CKS2 pinsでMaster/Slaveの設定のみ有効です。
CKS1, CKS0 pin は無効です。
015004500-J-01
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37
[AK4558]
■ シリアルモード (PS pin= “L”)
EXT Mode (PMPLL bit = “0”)
スレーブモード時に必要なクロックは、MCKI, LRCK, BICK です。MCKIとLRCKは同期する必要はあり
ますが位相を合わせる必要はありません。MCKI周波数を設定する方法は、DFS1-0 bitsで設定する方法
(Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の2つがあります。
Manual Setting Mode (ACKS bit = “0”: Default)では、DFS1-0 bitsでサンプリングスピードが設定され
(Table 8)、各スピードでのMCKI周波数は自動検出され、内部クロックは適切な周波数に自動設定され
ます(Table 10, Table 11, Table 12)。Auto Setting Mode (ACKS bit = “1”) では、MCKI周波数は自動検出
され(Table 13)、内部クロックは適切な周波数に自動設定される(Table 14)ため、DFS1-0 bitsの設定は
不要です。
マスタモード時に必要なクロックはMCKIのみです。マスタクロック周波数をMCKS1-0 bits (Table 9)
で、サンプリングスピードをDFS1-0 bits (Table 8)で設定します。MCKS1-0, DFS1-0 bits を設定した直
後ではBICKとLRCKの出力周波数やデューティーが乱れる場合があります。電源ON等のリセット解除
時(PDN pin = “”) はMCKIが入力されるまでパワーダウン状態になります。
スレーブモード動作時(PDN pin = “H”)において電源ON等のリセット解除時(PDN pin = “”)はMCKI,
LRCK, BICKが入力されるまでパワーダウン状態です。
通常動作時にクロックの供給が停止して再度クロックが供給された場合、出力に異音が発生する可能性
がありますので、異音が問題になる場合は外部でミュートしてください。
DFS1
0
0
1
1
MCKS
1
0
0
1
1
DFS0
Sampling Speed Mode (fs)
(default)
0
Normal Speed Mode
8kHz~54kHz
1
Double Speed Mode
48kHz~108kHz
0
Quad Speed Mode
96kHz~216kHz
1
Quad Speed Mode
96kHz~216kHz
Table 8.サンプリングスピード (Manual Setting Mode)
MCKS
Normal
Double
Quad Speed
0
Speed Mode
Speed Mode
Mode
0
256fs
256fs
128fs
1
384fs
256fs
128fs
0
512fs
256fs
128fs
1
768fs
256fs
128fs
Table 9. マスタクロック入力周波数選択 (Master Mode)
(default)
LRCK
MCKI (MHz)
BICK (MHz)
fs
256fs
384fs
512fs
768fs
64fs
8.0kHz
2.0480
3.0720
4.0960
6.1440
0.5120
32.0kHz
8.1920
12.2880
16.3840
24.5760
2.0480
44.1kHz
11.2896
16.9344
22.5792
33.8688
2.8224
48.0kHz
12.2880
18.4320
24.5760
36.8640
3.0720
Table 10. システムクロック例 (Normal Speed Mode @Manual Setting Mode)
015004500-J-01
2015/09
38
[AK4558]
LRCK
MCKI (MHz)
BICK (MHz)
fs
256fs
64fs
88.2kHz
22.5792
5.6448
96.0kHz
24.5760
6.1440
108.0kHz
27.6480
6.9120
Table 11. システムクロック例 (Double Speed Mode @Manual Setting Mode)
LRCK
MCKI (MHz)
BICK (MHz)
fs
128fs
64fs
176.4kHz
22.5792
11.2896
192.0kHz
24.5760
12.2880
216.0kHz
27.6480
13.8240
Table 12. システムクロック例 (Quad Speed Mode @Manual Setting Mode)
MCKI
Sampling Speed Mode
512fs
768fs
Normal Speed Mode
256fs
384fs
Double Speed Mode
128fs
192fs
Quad Speed Mode
Table 13. サンプリングスピード (Auto Setting Mode)
LRCK
fs
8.0kHz
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
216.0kHz
128fs
22.5792
24.5760
27.6480
MCKI (MHz)
192fs
256fs
384fs
512fs
768fs
4.0960
6.1440
16.3840
24.5760
22.5792
33.8688
24.5760
36.8640
22.5792
33.8688
24.5760
36.8640
33.8688
36.8640
Table 14. システムクロック例 (Auto Setting Mode)
BICK出力周波数
(TDM mode)
0
N/A(Note 34)
1
N/A(Note 34)
0
N/A(Note 34)
256fsn, 256fsd,
1
128fsq
Table 15. BICK Output Frequency at Master Mode
Mode
BCKO1 bit
0
1
2
0
0
1
3
1
BCKO0 bit
BICK出力周波数
(Stereo mode)
32fsn,32fsd,32fsq
64fsn,64fsd,64fsq
128fsn, 128fsd
256fsn
Sampling
Speed Mode
Normal
Speed Mode
Double
Speed Mode
Quad Speed
Mode
(default)
Note 34. TDM Mode時、Mode0, 1, 2は使用できません。
015004500-J-01
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39
[AK4558]
EXT Slave Mode (PMPLL bit = “0”, CKS3-2 pins =”LL” or “LH” or “HL”)
DSP or P
AK4558
128fs, 256fs, 384fs,
512fs or 768fs
MCKI
MCLK
 32fs or
128fs(TDM128) or
256fs(TDM256)
BICK
LRCK
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 12. EXT Slave Mode
EXT Master Mode (PMPLL bit = “0”, CKS3-2 pins = “HH”)
DSP or P
AK4558
128fs, 256fs, 384fs,
512fs or 768fs
MCKI
BICK
LRCK
MCLK
32fs, 64fs or
128fs(TDM128) or
256fs(TDM256)
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 13. EXT Master Mode
015004500-J-01
2015/09
40
[AK4558]
■ PLLモード (PMPLL bit = “1”)
PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bits, PLL3-0 bitsで選択したクロックに応じて
動作します。PLLのロック時間は、電源投入後、PMPLL bit を “0” → “1”に変更し、安定したクロックが
入力された場合、またはサンプリング周波数が変更された場合、Table 16の通りです。
Mode 15(LRCK基準)の時は、VCOC pin は10nFのコンデンサを介してVSSに接続してください。その
他のModeでは、コンデンサを介さずVSSに接続して下さい。
1) PLL Modeの設定
0
1
0
1
0
1
0
1
0
0
1
0
1
PLL基準ク
ロック入力
ピン
BICK pin
BICK pin
BICK pin
BICK pin
MCKI pin
MCKI pin
MCKI pin
MCKI pin
MCKI pin
MCKI pin
MCKI pin
MCKI pin
MCKI pin
256fs
128fs
64fs
32fs
11.2896MHz
12.288MHz
12MHz
24MHz
19.2MHz
13MHz
26MHz
13.5MHz
27MHz
1
LRCK pin
1fs
Mode
PLL3
bit
PLL2
bit
PLL1
bit
PLL0
bit
0
1
2
3
4
5
6
7
8
10
11
12
13
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
1
1
0
0
15
1
1
1
入力周波数
VCOC
pin 接続
C[F]
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
10n
 50%
PLLロッ
ク時間
(max)
2ms
2ms
2ms
2ms
10ms
10ms
10ms
10ms
10ms
10ms
10ms
10ms
10ms
(default)
(Note 35)
(Note 36)
40ms
Table 16. Setting of PLL Mode (fs: Sampling Frequency)
Note 35. fs = 22.05kHz, 44.1kHzの時はEXT Master Modeを使用してください。
Note 36. fs = 16kHz, 24kHz, 32kHz, 48kHzの時はEXT Master Modeを使用してください。
015004500-J-01
2015/09
41
[AK4558]
2) PLL Modeのサンプリング周波数設定
MCKI入力の場合は、Table 17の設定によりサンプリング周波数が選択できます。
Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency (Note 37)
0
0
0
0
0
8kHz mode
1
0
0
0
1
11.025kHz mode
2
0
0
1
0
12kHz mode
3
0
0
1
1
16kHz mode
4
0
1
0
0
22.05kHz mode
5
0
1
0
1
24kHz mode
(default)
6
0
1
1
0
32kHz mode
7
0
1
1
1
44.1kHz mode
8
1
0
0
0
48kHz mode
9
1
0
0
1
64kHz mode
10
1
0
1
0
88.2 kHz mode
11
1
0
1
1
96 kHz mode
12
1
1
0
0
128 kHz mode
13
1
1
0
1
176.4 kHz mode
14
1
1
1
0
192 kHz mode
15
1
1
1
1
192 kHz mode
Table 17. Setting of Sampling Frequency at PMPLL bit = “1”
Note 37. PLL基準クロック入力ピン が MCKI pin の場合、PLL3-0 bits (入力周波数)とFS3-0 bits
(Sampling Frequency) の組み合わせにより、Sampling Frequency がモード名のSampling
Frequency と異なるケースがあります。正確な Sampling Frequency はTable 19を確認して
ください。Master Mode時のBICKとLRCKの出力周波数もTable 19のSampling Frequency に
対応した周波数となります。
基準クロックがLRCK or BICK入力の場合は、FS3-1 bitsでサンプリング周波数の設定を行って下さい
(Table 18)。PLL基準クロック入力ピン が BICK pin のSampling Frequencyはmode名のSampling
Frequency と一致します。
Mode
FS3 bit
FS2 bit
FS1 bit
FS0 bit
Sampling Frequency Range
0
0
x
0
0
8kHz  fs  13.5kHz
0
0
x
1
1
12kHz < fs  27kHz
0
1
x
2
0
(default)
24kHz < fs  54kHz
0
1
x
3
1
48kHz < fs  108kHz
1
0
x
4
0
96kHz < fs  216kHz
Others
Others
N/A
Table 18. Setting of Sampling Frequency at PLL3-2 bits = “00” or PLL3-0 bits = “1111” and PMPLL bit =
“1” PLL Slave Mode (PLL Mode設定のMode 0-3:BICK基準, Mode15: LRCK基準)
(PLL Reference Clock: LRCK or BICK pin), (x: Do not care, N/A: Not Available)
015004500-J-01
2015/09
42
[AK4558]
Input Frequency
MCKI[MHz]
11.2896
12.288
12
Sampling Frequency
Mode
8kHz mode
12kHz mode
16kHz mode
24kHz mode
32kHz mode
48kHz mode
64kHz mode
96kHz mode
128kHz mode
192kHz mode
11.025kHz mode
22.05kHz mode
44.1kHz mode
88.2kHz mode
176.4kHz mode
8kHz mode
12kHz mode
16kHz mode
24kHz mode
32kHz mode
48kHz mode
64kHz mode
128kHz mode
96kHz mode
192kHz mode
11.025kHz mode
22.05kHz mode
44.1kHz mode
88.2kHz mode
176.4kHz mode
8kHz mode
12kHz mode
16kHz mode
24kHz mode
32kHz mode
48kHz mode
64kHz mode
96kHz mode
128kHz mode
192kHz mode
11.025kHz mode
22.05kHz mode
44.1kHz mode
88.2kHz mode
176.4kHz mode
015004500-J-01
Sampling Frequency
generated by PLL [kHz](Table 19)
8.000000
12.000000
16.000000
24.000000
32.000000
48.000000
64.000000
96.000000
128.000000
192.000000
11.025000
22.050000
44.100000
88.200000
176.400000
8.000000
12.000000
16.000000
24.000000
32.000000
48.000000
64.000000
128.000000
96.000000
192.000000
11.025000
22.050000
44.100000
88.200000
176.400000
8.000000
12.000000
16.000000
24.000000
32.000000
48.000000
64.000000
96.000000
128.000000
192.000000
11.024877
22.049753
44.099507
88.199013
176.398026
2015/09
43
[AK4558]
24
8kHz mode
8.000000
12kHz mode
12.000000
16kHz mode
16.000000
24kHz mode
24.000000
32kHz mode
32.000000
48kHz mode
48.000000
64kHz mode
64.000000
96kHz mode
96.000000
128kHz mode
128.000000
192kHz mode
192.000000
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
88.2kHz mode
88.199013
176.4kHz mode
176.398026
Sampling frequency that differs from sampling frequency of mode
name
Input Frequency
MCKI[MHz]
19.2
13
Sampling Frequency
Mode
8kHz mode
12kHz mode
16kHz mode
24kHz mode
32kHz mode
48kHz mode
64kHz mode
96kHz mode
128kHz mode
192kHz mode
11.025kHz mode
22.05kHz mode
44.1kHz mode
88.2kHz mode
176.4kHz mode
8kHz mode
12kHz mode
16kHz mode
24kHz mode
32kHz mode
48kHz mode
64kHz mode
96kHz mode
128kHz mode
192kHz mode
11.025kHz mode
22.05kHz mode
44.1kHz mode
88.2kHz mode
176.4kHz mode
015004500-J-01
Sampling Frequency
generated by PLL [kHz](Note 38)
8.000000
12.000000
16.000000
24.000000
32.000000
48.000000
64.000000
96.000000
128.000000
192.000000
11.025000
22.050000
44.100000
88.200000
176.400000
7.999786
11.999679
15.999572
23.999358
31.999144
47.998716
63.998288
95.997432
127.996575
191.994863
11.024877
22.049753
44.099507
88.199013
176.398026
2015/09
44
[AK4558]
26
8kHz mode
7.999786
12kHz mode
11.999679
16kHz mode
15.999572
24kHz mode
23.999358
32kHz mode
31.999144
48kHz mode
47.998716
64kHz mode
63.998288
96kHz mode
95.997432
128kHz mode
127.996575
192kHz mode
191.994863
11.025kHz mode
11.024877
22.05kHz mode
22.049753
44.1kHz mode
44.099507
88.2kHz mode
88.199013
176.4kHz mode
176.398026
13.5
8kHz mode
8.000300
12kHz mode
12.000451
16kHz mode
16.000601
24kHz mode
24.000901
32kHz mode
32.001202
48kHz mode
48.001803
64kHz mode
64.002404
96kHz mode
96.003606
128kHz mode
128.004808
192kHz mode
192.007212
11.025kHz mode
11.025218
22.05kHz mode
22.050436
44.1kHz mode
44.100871
88.2kHz mode
88.201742
176.4kHz mode
176.403485
27
8kHz mode
8.000300
12kHz mode
12.000451
16kHz mode
16.000601
24kHz mode
24.000901
32kHz mode
32.001202
48kHz mode
48.001803
64kHz mode
64.002404
96kHz mode
96.003606
128kHz mode
128.004808
192kHz mode
192.007212
11.025kHz mode
11.025218
22.05kHz mode
22.050436
44.1kHz mode
44.100871
88.2kHz mode
88.201742
176.4kHz mode
176.403485
Sampling frequency that differs from sampling frequency of mode name
Note 38. 小数点 7 桁以下は四捨五入して削除しています
Table 19. Sampling Frequency at PLL Mode (Reference Clock is MCKI)
015004500-J-01
2015/09
45
[AK4558]
■ PLLのアンロックについて
PLL Master Mode (PMPLL bit = “1”, CKS3-2 pins = “HH”)
このモードで PMPLL bit = “0” → “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力し
ます (Table 20)。PLLロック後、BICKとLRCK出力は “L”からクロック出力となります。最初の1周期分
のLRCK, BICKは、正常でない可能性がありますが、1fs後には正常なクロックになります。
サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK,
LRCKを出力させずに “L”を出力させることができます。
PLL State
BICK pin
LRCK pin
“L” Output
“L” Output
PMPLL bit “0” → “1”直後
PLL Unlock 時(上記以外)
不定
不定
1fs Output
Table 21
PLL Lock 時
Table 20. Clock Operation at PLL Master Mode (PMPLL bit = “1”, CKS3-2 pins =”HH”)
■ PLL Master Mode (PMPLL bit = “1”, CKS3-2 pins = “HH”)
外部から11.2896MHz, 12MHz , 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 26MHz or 27MHz の
クロックを入力し、内部のPLLによりBICK, LRCKクロックを生成し出力します。BICK出力はBCKO1-0
bitsにより、32fs, 64fs, 128fs, 256fsを選択することができます(Table 21)。
11.2896MHz, 12MHz, 12.288MHz, 13MHz
13.5MHz, 19.2MHz, 24MHz, 26MHz, 27MHz
DSP or P
AK4558
MCKI
BICK
LRCK
32fs, 64fs or
128fs(TDM128),
256fs(TDM256)
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 14. PLL Master Mode
Mode
0
1
2
3
BICK 出力周波数
BICK 出力周波数
(Stereo mode)
(TDM mode)
0
0
32fsn,32fsd,32fsq
N/A (Note 39)
0
1
64fsn,64fsd,64fsq
N/A (Note 39)
1
0
128fsn, 128fsd
N/A (Note 39)
1
1
256fsn
256fsn,256fsd,128fsq
Table 21. BICK Output Frequency at Master Mode (N/A: Not Available)
BCKO1 bit
BCKO0 bit
(default)
Note 39. TDM Mode時、Mode0, 1, 2は使用できません。
015004500-J-01
2015/09
46
[AK4558]
■ PLL Slave Mode (PMPLL bit = “1”, CKS3-2 pins = “LL” or “LH” or “HL”)
BICK or LRCK pinへ入力されるクロックを基準に内部のPLLにてAK4558に必要なクロックを生成しま
す。PLLの基準クロックは、PLL3-0 bits にて設定することができます(Table 16)。
a) PLL 基準クロック: BICK pin
BICK pinへ入力されるクロックを基準に内部のPLLにてAK4558に必要なクロックを生成します。
PLLの基準クロックは、PLL3-0 bits にて設定することができます。
BICKとLRCKの入力は同期している必要があります。FS3-0 bitsを設定することで、8kHz  216kHzの
サンプリング周波数に対応します (Table 17)。
AK4558
DSP or P
MCKI
BICK
LRCK
32fs, 64fs or
128fs(TDM128) or
256fs(TDM256)
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 15. PLL Slave Mode 1 (PLL Reference Clock: BICK pin)
b) PLL 基準クロック: LRCK pin
LRCK pinへ入力されるクロックを基準に内部のPLLにてAK4558に必要なクロックを生成します。
PLL3-0 bits を “1111” に設定してください。
BICKとLRCKの入力は同期している必要があります。FS3-0 bitsを設定することで、8kHz  216kHzの
サンプリング周波数に対応します(Table 17)。
AK4558
DSP or P
MCKI
BICK
LRCK
32fs, 64fs or
128fs(TDM128) or
256fs(TDM256)
1fs
BCLK
LRCK
SDTO
SDTI
SDTI
SDTO
Figure 16. PLL Slave Mode 2 (PLL Reference Clock: LRCK pin)
015004500-J-01
2015/09
47
[AK4558]
■ ディエンファシスフィルタ
ディエンファシスフィルタがDEM1-0 bits でDAC (SDTI)に対して設定できます。IIRフィルタによる3
周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15µs特性)を内蔵しています。
Double Speed Mode、Quad Speed Mode 時ディエンファシスフィルタは自動的にOFFになります。
Mode
0
1
2
3
4
5
Sampling Speed Mode
DEM1
DEM0
DEM
Normal Speed Mode
0
0
44.1kHz
Normal Speed Mode
0
1
OFF
Normal Speed Mode
1
0
48kHz
Normal Speed Mode
1
1
32kHz
Double Speed Mode
x
x
OFF
Quad Speed Mode
x
x
OFF
Table 22. ディエンファシスコントロール (x: Do not care)
(default)
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hz
になっており、周波数応答はfsに比例します。
PS pin=“H”のとき、CKS3-0 pinsの設定により、HPFのON/OFFを制御することができます(Table 7)。
但し、動作中にHPFのON/OFF設定を変更すると、DCオフセット値の変化によるクリック音発生の原
因となります。設定変更はパワーダウン(PDN pin = “L”)時に行うことを推奨します。
PS pin=“L”のとき、HPFEL/R bitsの設定により、L/RchのHPFのON/OFF設定を個別に行うことができ
ます。
015004500-J-01
2015/09
48
[AK4558]
■ オーディオインタフェースフォーマット
8 種類のデータフォーマット(Table 23)が DIF2-0 bits で選択できます。全モードとも MSB ファースト、
2’s コンプリメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブ
モードに対応します。マスタモードでは LRCK と BICK は出力になり、スレーブモードでは入力になり
ます。SDTO は BICK の “↓”で出力され、SDTI は BICK の“↑”でラッチされます。
Mode
CKS3-2
pins
TDM1 TDM0 DIF2 DIF1
bit
bit
bit
bit
DIF0
bit
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
1
0
2
3
00
01
10
4
5
6
7
SDTO (ADC)
SDTI (DAC)
BICK
Figure
16bit 後詰め
≥32fs
Figure 17
20bit 後詰め
≥40fs
Figure 18
24bit 前詰め
≥48fs
Figure 19
32fs
Figure 20
≥48fs
Figure 21
24bit 後詰め
32bit 後詰め
32bit 前詰め
≥48fs
≥64fs
≥64fs
≥64fs
Figure 22
Figure 23
Figure 24
Figure 25
16bit 後詰め
≥32fs
Figure 17
20bit 後詰め
24bit 前詰め
≥40fs
≥48fs
Figure 18
Figure 19
16-bit I S 互換
32fs
Figure 20
24-bit I S 互換
2
≥48fs
Figure 21
24bit 前詰め
24bit 後詰め
32bit 前詰め
32bit 後詰め
32bit 前詰め
32bit 前詰め
2
32bit I S 互換
≥64fs
≥64fs
≥64fs
≥64fs
Figure 22
Figure 23
Figure 24
Figure 25
24bit 前 詰 め
(Note 41)
24bit 前 詰 め
(Note 41)
24bit 前詰め
2
16-bit I S 互換
0
0
0
1
1
2
24-bit I S 互換
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
1
0
1
8
11
0
0
0
0
0
9
10
11
11
0
0
0
0
0
0
0
1
1
0
24bit 前詰め
32bit 前詰め
32bit 前詰め
2
32bit I S 相互
24bit 前 詰 め
(Note 41)
24bit 前詰め
24bit 前詰め
2
11
12
13
14
15
11
11
11
11
11
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
1
1
1
1
1
0
1
Table 23. Audio Interface Format (Stereo Mode) (N/A: Not available)
Note 40. 各 ch に対して、設定した bit 以上の BICK を入力してください。
Note 41. BICKが48fs以下の場合、SDTOの出力bit長は、LRCKの半周期中のBICKの数で制限されます。
015004500-J-01
2015/09
49
[AK4558]
LRCK
0
1
2
16
17
18
24
25
31
0
1
2
16
17
18
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
8
7
Don’t Care
6
0
15 14
8
23 22
7
1
8
7
Don’t Care
0
6
0
15 14
SDTO-23:MSB, 0:LSB; SDTI-15:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 17. Mode 0/8 Timing
LRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
12 11 10
0
19 18
8
Don’t Care
23 22
7
1
12
11 10
Don’t Care
0
0
19 18
SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 18. Mode 1/9 Timing
LRCK
0
1
2
21
22
23
24
28
29
30
31
0
1
2
22
23
24
28
29
30
31
0
1
BICK(64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
23
Don’t Care
23
Rch Data
Figure 19. Mode 2/10 Timing
LRCK
0
1
2
3
12
13
14
15
0
1
2
3
12
13
14
15
0
1
29
30
31
BICK(32fs)
SDTO(o)
SDTI(i)
15 14
4
3
2
1
0
15 14
4
3
2
1
0
15 14
4
3
2
1
0
15 14
4
3
2
1
0
16:MSB, 0:LSB
Lch Data
Rch Data
Figure 20. Mode 3/11 Timing (32fs)
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK(64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
Don’t Care
Rch Data
Figure 21. Mode 3/11 Timing (≥48fs)
015004500-J-01
2015/09
50
0
[AK4558]
LRCK
0
1
2
8
9
10
24
25
31
0
1
2
8
9
10
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
16 15 14
Don’t Care
0
23 22
23:MSB, 0:LSB
23 22
8
7
1
16 15 14
Don’t Care
0
0
23 22
Lch Data
23
8
7
1
0
Rch Data
Figure 22. Mode 4/12 Timing
LRCK
0
1
2
3
4
5
26
27
28
29
30
31
0
1
2
3
4
5
26
27
28
29
30
31
0
1
BCLK(64fs)
SDTO(o)
31 30 29 28 27
5
4
3
2
1
0
31 30 29 28 27
5
4
3
2
1
0
31
SDTI(i)
31 30 29 28 27
5
4
3
2
1
0
31 30 29 28 27
5
4
3
2
1
0
31
31:MSB, 0:LSB
Lch Data
Rch Data
Figure 23. Mode 5/13 Timing
LRCK
0
1
2
3
4
5
26
27
28
29
30
31
0
1
2
3
4
5
26
27
28
29
30
31
0
1
BCLK(64fs)
SDTO(o)
31 30 29 28 27
5
4
3
2
1
0
31 30 29 28 27
5
4
3
2
1
0
31
SDTI(i)
31 30 29 28 27
5
4
3
2
1
0
31 30 29 28 27
5
4
3
2
1
0
31
31:MSB, 0:LSB
Lch Data
Rch Data
Figure 24. Mode 6/14 Timing
LRCK
0
1
2
3
4
5
26
27
28
29
30
31
0
1
2
3
4
5
26
27
28
29
30
31
0
1
BCLK(64fs)
SDTO(o)
0
31 30 29 28 27
5
4
3
2
1
0
31 30 29 28 27
5
4
3
2
1
0
SDTI(i)
0
31 30 29 28 27
5
4
3
2
1
0
31 30 29 28 27
5
4
3
2
1
0
31:MSB, 0:LSB
Lch Data
Rch Data
Figure 25. Mode 7/15 Timing
015004500-J-01
2015/09
51
[AK4558]
■ TDMモード時のカスケード接続
a) ADC
AK4558はTDM256 mode時に最大4台、TDM128mode時に最大2台までのカスケード接続に対応します。
(1) TDM256mode (Normal,Double mode対応)
デバイス#1/#2/#3のSDTO pinはデバイス#2/#3/#4のTDMI pinに接続されます (Figure 26)。デバイス#4
のSDTO pinから8チャンネルのTDMデータを出力できます (Figure 27)。
AK4558 #1
TDMI
MCKI
48kHz, 96kHz
LRCK
256fs
BICK
GND
SDTO
AK4558 #2
TDMI
MCKI
LRCK
BICK
SDTO
AK4558 #3
TDMI
MCKI
LRCK
BICK
SDTO
AK4558 #4
TDMI
MCKI
LRCK
BICK
8ch TDM
SDTO
Figure 26. Cascade TDM256 Connection Diagram
256 BICK
LRCK
BICK(256fs)
#1 SDTO (o)
#4 TDMI (i)
#4 SDTO (o)
31 30
1
0 31 30
1
L#1
R#1
32 BICK
32 BICK
31 30
1
0 31 30
1
0
31 30
0 31 30
1
0 31 30
1 0 31 30
1
0 31 30
1 0
L#3
R#3
L#2
R#2
L#1
R#1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1 0 31 30
1
0 31 30
31 30
1 0 31 30
1
0 31 30
1
L#4
R#4
L#3
R#3
L#2
R#2
L#1
R#1
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
Figure 27. Cascade TDM Timing (Mode 22; TDM256 mode, MSB justified, Slave mode)
015004500-J-01
2015/09
52
[AK4558]
(2) TDM128モード
デバイス#1のSDTO pinはデバイス#2のTDMI pinに接続されます(Figure 28)。デバイス#2のSDTO pin
から、4チャネルTDMデータとして出力することができます(Figure 29)。
AK4558 #1
TDMI
MCKI
192kHz
LRCK
128fs
BICK
GND
SDTO
AK4558 #2
TDMI
MCKI
LRCK
BICK
4ch TDM
SDTO
Figure 28. Cascade TDM128 Connection Diagram
128 BICK
LRCK
BICK(128fs)
#1 SDTO(o)
#2 SDTO(o)
31 30 29 28
4
3
2
1 0 31 30 29 28
4
3 2
L#1
R#1
32 BICK
32 BICK
31 30 29 28
4
3
2
1
0 31 30 29 28
4
3 2
1
0
31 30
1
0 31 30 29 28
4
3
2
1
0 31 30 29 28
4
3
L#2
R#2
L#1
R#1
32 BICK
32 BICK
32 BICK
32 BICK
2
1 0 31 30
Figure 29. Cascade TDM Timing (Mode 16; TDM128 mode, MSB justified, Slave mode)
015004500-J-01
2015/09
53
[AK4558]
b) DAC
(1) TDM256mode (Normal,Double mode対応)
TDM1-0 bits = “1X”及びSDS1-0 bits で取得データのスロットを選択します。AK4558 #1,2,3,4に入力す
るSDTIは、SDS 1-0 bitsによりDAC TDMデータの選択が可能です(Table 24). デバイス#1,2,3,4の
LOUT/ROUT pinから上記設定に応じたデータを出力できます(Figure 26)。
AK4558 #1
256fs
MCKI
48kHz, 96kHz
LRCK
256fs
BICK
8ch TDM
SDTI
CAD1-0
=00H
LOUT
ROUT
AK4558 #2
SDTI
MCKI
LRCK
BICK
CAD1-0
=01H
LOUT
ROUT
AK4558 #3
SDTI
MCKI
LRCK
BICK
CAD1-0
=10H
LOUT
ROUT
AK4558 #4
SDTI
MCKI
LRCK
BICK
CAD1-0
=11H
LOUT
ROUT
Figure 30. Cascade TDM256 Connection Diagram
256 BICK
LRCK
BICK(256fs)
SDTI 1,2,3,4
SDTI#1 (i)
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data1
Data2
Data3
Data4
Data5
Data6
Data7
Data8
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
31 30
1
0 31 30
1
0 31 30
0
31 30
L (Data1) R (Data2)
32 BICK
SDTI#2 (i)
32 BICK
31 30
1
0 31 30
1
0
31 30
L (Data3) R (Data4)
1
#1
ICK
0 31 30
1 0
R#1
32 BICK
31 30
32 BICK
SDTI#3 (i)
31 30
32 BICK
1
0 31 30
1
0
31 30
L (Data5) R (Data6)
32 BICK
SDTI#4 (i)
32 BICK
31 30
1
0 31 30
1 0 31 30
L (Data7) R (Data8)
32 BICK
32 BICK
Figure 31. Cascade TDM Timing (Mode 22; TDM256 mode, MSB justified, Slave mode)
015004500-J-01
2015/09
54
[AK4558]
(2)TDM128mode (Quad mode対応)
TDM1-0 bits = “01”及びSDS1-0 bits を設定することで、最大で4チャンネルに対応できます。AK4558
#1,2に入力するSDTIは、SDS 1-0 bitsによりDAC TDMデータの選択が可能です(Table 24)。
AK4558 #1
256fs
MCKI
48kHz
LRCK
256fs
BICK
4ch TDM
SDTI
LOUT
ROUT
AK4558 #2
SDTI
MCKI
LRCK
BICK
LOUT
ROUT
Figure 32. Cascade TDM128 Connection Diagram
128 BICK
LRCK
BICK(128fs)
SDTI 1,2
SDTI#1 (i)
31 30 29 28
4
3 2
1 0 31 30 29 28
4
3 2
1
0 31 30 29 28
4
3 2
1 0 31 30 29 28
4
3 2
DATA1
DATA2
DATA3
DATA4
32 BICK
32 BICK
32 BICK
32 BICK
31 30 29 28
4
3 2
L (Data1)
32 BICK
1 0 31 30 29 28
4
3 2
1
1 0 31 30
31 30
0
R (Data2)
32 BICK
SDTI#2 (i)
31 30 29 28
4
3 2
1
0 31 30 29 28
4
3 2
L (Data3)
R (Data4)
32 BICK
32 BICK
1 0 31 30
Figure 33. Cascade TDM Timing (Mode 32; TDM128 mode, MSB justified, Slave mode)
015004500-J-01
2015/09
55
[AK4558]
Mode
0
1
2
3
Mode
M/S
SDS1
SDS0
TDM Data
0
0
L(Data1)/R(Data2)
TDM128
0
1
L(Data3)/R(Data4)
TDM256
1
0
L(Data5)/R(Data6)
1
1
L(Data7)/R(Data8)
Table 24. DAC TDM Data選択設定(SDS 1-0 bits)
TDM1
DIF2
DIF1
DIF0
0
0
0
0
0
0
0
1
16
0
0
1
0
17
0
0
1
1
18
0
1
0
0
19
0
1
0
1
20
0
1
1
0
21
0
1
1
1
0
0
1
0
0
1
0
1
22
1
0
1
0
23
1
0
1
1
24
1
1
0
0
25
1
1
0
1
26
1
1
1
0
1
1
1
1
27
1
TDM0
x
SDTO (ADC)
SDTI (DAC)
(default)
BICK
Figure
256fs
Figure 34
256fs
Figure 35
256fs
Figure 36
256fs
Figure 36
256fs
Figure 34
256fs
Figure 35
256fs
Figure 34
256fs
Figure 35
256fs
Figure 36
256fs
Figure 36
256fs
Figure 34
256fs
Figure 35
N/A
N/A
24bit MSB
24bit MSB
justified
justified
2
24bit I S Compatible
24bit MSB
24bit LSB
justified
justified
32bit MSB
32bit LSB
justified
justified
32bit MSB
32bit MSB
justified
justified
2
32bit I S Compatible
N/A
N/A
24bit MSB
24bit MSB
justified
justified
2
24bit I S Compatible
24bit MSB
24bit LSB
justified
justified
32bit MSB
32bit LSB
justified
justified
32bit MSB
32bit MSB
justified
justified
2
32bit I S Compatible
Table 25. Audio Interface Format (TDM256 Mode) (x: Don’t care, N/A: Not Available)
015004500-J-01
2015/09
56
[AK4558]
Mode
M/S
TDM1
TDM0
DIF2
DIF1 DIF0
0
0
0
0
0
0
0
1
28
0
0
1
0
29
0
0
1
1
30
0
1
0
0
31
0
1
0
1
32
0
1
1
0
33
0
0
0
1
0
0
1
0
0
1
0
1
34
0
0
1
0
35
0
0
1
1
36
0
1
0
0
37
0
1
0
1
38
0
1
1
0
39
0
1
1
1
0
1
SDTO (ADC)
SDTI (DAC)
BICK
Figure
128fs
Figure 37
128fs
Figure 38
128fs
Figure 39
128fs
Figure 39
128fs
Figure 37
128fs
Figure 38
128fs
Figure 37
128fs
Figure 38
128fs
Figure 39
128fs
Figure 39
128fs
Figure 37
128fs
Figure 38
N/A
N/A
24bit MSB
24bit MSB
justified
justified
2
24bit I S Compatible
24bit MSB
24bit LSB
justified
justified
32bit MSB
32bit LSB
justified
justified
32bit MSB
32bit MSB
justified
justified
2
32bit I S Compatible
N/A
N/A
24bit MSB
24bit MSB
justified
justified
2
24bit I S Compatible
24bit MSB
24bit LSB
justified
justified
32bit MSB
32bit LSB
justified
justified
32bit MSB
32bit MSB
justified
justified
2
32bit I S Compatible
Table 26. Audio Interface Format (TDM128 Mode) (N/A: Not available)
256 BICK
LRCK
Mode22 26
LRCK
Mode16 20
BICK (256fs)
SDTI
Mode16 22
SDTI
Mode20 26
SDTO
Mode16 22
SDTO
Mode20 26
23 22
0
31 30
23 22
0
0 31 30
23 22
0
31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
23 22
0 31 30
0
0 31 30
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0 31 30
Figure 34. Mode 16/20/22/26 Timing (TDM256 mode, MSB justified)
015004500-J-01
2015/09
57
[AK4558]
256 BICK
LRCK
Mode23 27
LRCK
Mode17 21
BICK (256fs)
SDTI
Mode17 23
SDTI
Mode21 27
SDTO
Mode17 23
SDTO
Mode21 27
23
0
23
0 31 30
23
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0 31
0
23
0 31 30
0 31
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
Figure 35. Mode 17/21/23/27 Timing (TDM256 mode, I2S Compatible)
256 BICK
LRCK
Mode24 25
LRCK
Mode18 19
BICK (256fs)
SDTI
Mode18 24
SDTI
Mode19 25
SDTO
Mode18 24
SDTO
Mode19 25
23 22
0
31 30
23 22
0
0 31 30
23 22
0
31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
23 22
0
0 31 30
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
23
0 31 30
0
0 31 30
23 22
0 31 30
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
Figure 36. Mode 18/19/24/25 Timing (TDM256 mode, LSB justified)
015004500-J-01
2015/09
58
[AK4558]
128 BICK
LRCK
Mode34 38
LRCK
Mode28 32
BICK (128fs)
SDTI
Mode28 34
23 22
SDTI
Mode32 38
0
23 22
31 30
SDTO
Mode28 34
23 22
0 31 30
23 22
SDTO
Mode32 38
0
0
23 22
0 31 30
23 22
31 30
0
0
23 22
0 31 30
23 22
0 31 30
0
0
0 31 30
23 22
0 31 30
0
23 22
0 31 30
0 31 30
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
Figure 37. Mode 28/32/34/38 Timing (TDM128 mode, 24bit MSB justified)
128 BICK
LRCK
Mode35 39
LRCK
Mode29 33
BICK (128fs)
SDTI
Mode29 35
23 22
SDTI
Mode33 39
0
0 31 30
SDTO
Mode29 35
0
0 31 30
23 22
SDTO
Mode33 39
23 22
0
0 31 30
23 22
0
0
0 31 30
0
0 31 30
0 31 30
23 22
23 22
23 22
0
0 31 30
23
0 31
23 22
0
0 31 30
23
0 31
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
Figure 38. Mode 29/33/35/39 Timing (TDM128 mode, 24bit I2S Compatible)
015004500-J-01
2015/09
59
[AK4558]
128 BICK
LRCK
Mode36 37
LRCK
Mode30 31
BICK (128fs)
SDTI
Mode30 36
23 22
SDTI
Mode31 37
0
31 30
SDTO
Mode30 36
0
0 31 30
23 22
SDTO
Mode31 37
23 22
0
31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
0 31 30
23 22
0
0 31 30
23 22
0 31 30
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
Figure 39. Mode 30/31/36/37 Timing (TDM128 mode, MSB/LSB justified)
015004500-J-01
2015/09
60
[AK4558]
■ ADC/DACディジタルフィルタ
ADCは4種類のディジタルフィルタを内蔵しており、SDAD bit, SLAD bitでADCのフィルタ特性を選択
することが可能です。初期値はSLAD bit = “0”, SDAD bit = “1” (Short delay Sharp Roll-Off Filter) です。
SLAD bit
0
0
1
1
SDAD bit
0
1
0
1
ADC Filter Mode Setting
Sharp Roll-Off Filter
Short delay Sharp Roll-Off Filter
Slow Roll-Off Filter
Short delay Slow Roll-Off Filter
Table 27. ADC Digital Filter 設定
(default)
DACは5種類のディジタルフィルタを内蔵しており、SSLOW bit, SDDA bit, SLDA bitでDACのフィルタ
特性を選択することが可能です。ただし、SSLOW bit = “1”の場合、SDDA bit, SLDA bitの設定は無効に
なります。初期値はSSLOW bit = “0”, SLDA bit =“0” , SDDA bit =“1”(Short delay Sharp Roll-Off Filter) で
す。
SSLOW bit = “1”の場合、DATTは使用できません。
PS pin = “H”の時はShort delay Sharp Roll-Off Filter (default)になります。
SSLOW bit
0
0
0
0
1
SLDA bit
0
0
1
1
SDDA bit
0
1
0
1
DAC Filter Mode Setting
Sharp Roll-Off Filter
Short delay Sharp Roll-Off Filter
Slow Roll-Off Filter
Short delay Slow Roll-Off Filter
x
Super Slow Roll-Off Filter
Table 28. DAC Digital Filter 設定 (x: Do not care)
(default)
■ モノラル/ステレオ切り替え
PMADL, PMADR bit の設定により ADC のモノラル/ステレオ動作を切り替えることができます。ADC
のモノラル/ステレオ動作を切り替える場合には、PMADL = PMADR = “0”を経由してください。
PMADL bit
0
0
1
1
PMADR bit
ADC Lch data
ADC Rch data
0
All “0”
All “0”
1
Rch Input Signal
Rch Input Signal
0
Lch Input Signal
Lch Input Signal
1
Lch Input Signal
Rch Input Signal
Table 29. モノラル/ステレオ切り替え
015004500-J-01
(default)
2015/09
61
[AK4558]
■ ディジタルボリューム機能
AK4558はチャネル独立ディジタルボリューム(256レベル, 0.5dBステップ)を内蔵しています。減衰量は
ATL/R7-0 bitsで設定します(Table 30)。ATL/R 7-0 bits 設定値間の遷移時間はATS 1-0 bitsで設定します
(Table 31)。Mode0, Mode1, Mode2では設定値間の遷移はソフト遷移です。したがって、遷移中にスイ
ッチングノイズは発生しません。Mode0の場合、ATT設定間の遷移は4080レベルでソフト遷移します。
FFH(0dB)から00H(MUTE)までには4080/fs (85ms@fs=48kHz)かかります。PDN pinを “L” にすると、
ATL/R7-0 bitsはFFHに初期化されます。ATL/R7-0 bitsはRSTN bitを “0” にすると一旦FFHになり、RSTN
bitを “1” に戻すと設定値に戻っていきます。
ATTL/R
Attenuation Level
7-0 bits
FFH
0dB
(default)
FEH
0.5dB
FDH
1.0dB
FCH
1.5dB
:
:
03H
126.5dB
01H
127.0dB
00H
MUTE ()
Table 30. ディジタルボリュームの減衰量
Mode
ATS1
ATS0
ATT speed
(default)
0
0
0
4080/fs
1
0
1
2040/fs
2
1
0
510/fs
3
1
1
255/fs
Table 31. ディジタルボリュームの遷移時間設定 (ATS 1-0 bits)
015004500-J-01
2015/09
62
[AK4558]
■ Soft Mute Operation
ソフトミュートはディジタル的に実行されます。SMUTE bit を “1” にするとその時点の ATT 設定値か
ら設定されたディジタルボリュームの遷移時間(Table 31)以内で入力データが- (“0”)までアテネーショ
ンされます。SMUTE bit を “0” にすると、-から設定されたディジタルボリュームの遷移時間(Table 31)
以内で ATT 設定値まで復帰します。ソフトミュート開始後、-までアテネーションされる前に解除さ
れるとアテネーションが中断され、同じサイクルで ATT 設定値まで復帰します。ソフトミュート機能
は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(2)
(4)
Attenuation
-
GD
(3)
GD
LOUT/ROUT
Notes:
(1) 設定されたディジタルボリュームの遷移時間(Table 31) 以内で- (“0”)までアテネーションされま
す。例えば、Mode 0時、ATT設定値が “FFH”の場合は4080/fsサイクルです。ソフトミュートで遷
移するATT値はFFH~00Hです。
(2) 設定されたディジタルボリュームの遷移時間(Table 31) 以内でATT設定値まで復帰します。例え
ば、Mode 0時、ATT設定値が “00H”の場合は4080/fsサイクルです。ソフトミュートで遷移する
ATT値は00H~FFHです。
(3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(4) ソフトミュート開始後、-までアテネーションされる前に解除されるとアテネーションが中断さ
れ、同じサイクルでATT設定値まで復帰します。
Figure 40. Soft Mute
015004500-J-01
2015/09
63
[AK4558]
■ 帯域外ノイズ除去フィルタ
AK4558は周波数特性の選択可能な帯域外ノイズ除去フィルタを内蔵しています。このフィルタは帯域
外ノイズを減衰し、スイッチングレギュレータ等の影響によるアナログ特性の劣化を防ぎます。
FIRDA2-0 bitsにより、ノイズを減衰する周波数を設定することができます(Table 32)。
FIRDA
FIR filter
2-0
Mode
bits
000
0
001
1
010
2
011
3
100
4
101
5
110
6
111
7
FIR filter
1/4*[1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0]
1/4*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1] (default)
1/4*[1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1]
1/4*[1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1]
1/4*[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1]
1/4*[1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1]
1/4*[1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1]
1/4*[1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1]
Table 32. FIR Filter Setting
Figure 41. Mode0 FIR Filter
Figure 42. Mode1 FIR Filter
015004500-J-01
2015/09
64
[AK4558]
Figure 43. Mode2 FIR Filter
Figure 44. Mode3 FIR Filter
Figure 45. Mode4 FIR Filter
015004500-J-01
2015/09
65
[AK4558]
Figure 46. Mode5 FIR Filter
Figure 47. Mode6 FIR Filter
Figure 48. Mode7 FIR Filter
015004500-J-01
2015/09
66
[AK4558]
■ DAC出力 (LOUT, ROUT pins)
1. DAC出力コントロールシーケンス(ポップ音低減回路使用時) PS pin = “L”
PS pin = “L”のとき、下記設定が有効となります。
LOUT, ROUT pinsはVCOM電圧を出力します。また、負荷抵抗はmin. 5kです。PMDAL/R bits = LOPS
bit = “0” にすると、パワーダウン状態になりVSS1に100k (typ)でプルダウンされます。LOPS bit = “1”
とすると、パワーセーブモードになります。また、LOPS bit = “1”として、PMDAL/R bitsでパワーダウ
ンのON/OFF を行うと、Lch, Rch 個別にON/OFF 時に発生するポップ音を低減することができます。
このとき、Figure 49に示すようにCカップル後、DAC出力のラインを20kの抵抗でプルダウンしてく
ださい。立ち上がりおよび立下がりの時間はC=1F, RL=10kのとき、最大300msです。DAC出力は、
PMDAL/R bits = “1”かつLOPS bit = “0”でパワーアップ状態となります。
LOPS bit
0
1
LOPS bit
0
1
PMDAL
Mode
LOUT pin
0
Pull-down to VSS1
パワーダウン
1
通常動作
通常動作
0
Fall down to VSS1
パワーセーブ
1
Rise up to VCOM
パワーセーブ
Table 33. DAC出力Lchのモード設定
PMDAR
Mode
ROUT pin
0
Pull-down to VSS1
パワーダウン
1
通常動作
通常動作
0
Fall down to VSS1
パワーセーブ
1
Rise up to VCOM
パワーセーブ
Table 34. DAC出力Rchのモード設定
LOUT
ROUT
1F
(default)
(default)
220
20k
Figure 49. DAC出力外付け回路(ポップ音低減回路使用時)
015004500-J-01
2015/09
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[AK4558]
[DAC 出力コントロールシーケンス(ポップ音低減回路使用時)]
(2)
(5)
PMDAL/R bits
(1)
(3)
(4)
(6)
LOPS bit
300 ms
300 ms
99%VCOM
LOUT, ROUT pins
Normal Output
1%VCOM
300 ms
300 ms
Figure 50. DACコントロールシーケンス(ポップ音低減回路使用時)
(1) パワーセーブモードを ON します(LOPS bit = “0”  “1”)。
(2) パワーダウンを解除します(PMDAL/R bits = “0”  “1”)。
LOUT, ROUT pins が立ち上がります。99%VCOM までの立ち上がり時間は C=1F のとき 200ms
(max 300ms)です。
(3) LOUT, ROUT pins が立ち上がった後、パワーセーブモードを解除します(LOPS bit = “1”  “0”)。
ステレオライン出力が可能になります。
(4) パワーセーブモードを ON します(LOPS bit = “0”  “1”)。
(5) パワーダウンに設定します(PMDAL/R bits = “1”  “0”)。
LOUT, ROUT pins が立ち下がります。1%VCOM までの立ち下がり時間は C=1F のとき 200ms
(max 300ms)です。
(6) LOUT, ROUT pins が立ち下がった後でパワーセーブモードを解除します(LOPS bit = “1”  “0”)。
2. DAC 出力コントロールシーケンス(ポップ音低減回路使用時) PS pin =”H”
PS pin =”H”のとき、下記設定が有効となります。
LOUT, ROUT pins は VCOM 電圧を出力します。また、負荷抵抗は min. 5kです。PMDAL/R pins = LOPS
pin = “0” にすると、
パワーダウン状態になり VSS1 に 100k (typ)でプルダウンされます。LOPS pin = “H”
とすると、パワーセーブモードになります。また、LOPS pin = “H”として、PMDAL/R pins でパワーダ
ウンの ON/OFF を行うと、Lch, Rch 個別に ON/OFF 時に発生するポップ音を低減することができます。
このとき、Figure 51に示すように C カップル後、DAC 出力のラインを 20kの抵抗でプルダウンして
ください。立ち上がりおよび立下がりの時間は C=1F, RL=10kのとき、最大 300ms です。DAC 出力
は、PMDAL/R pins = “1”かつ LOPS pin = “0”でパワーアップ状態となります。
LOUT
ROUT
1F
220
20k
Figure 51. DAC出力外付け回路(ポップ音低減回路使用時)
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[AK4558]
(2)
(5)
PMDAL/R pins
(1)
(3)
(4)
(6)
LOPS pin
300 ms
300 ms
99%VCOM
LOUT, ROUT pins
Normal Output
300 ms
1%VCOM
300 ms
Figure 52. DACコントロールシーケンス(ポップ音低減回路使用時)
(1) パワーセーブモードをON します。
(2) パワーダウンを解除します(PMDAL/R pins = “L”  “H”)。
LOUT, ROUT pins が立ち上がります。99%VCOMまでの立ち上がり時間はC=1Fのとき200ms
(max 300ms)です。
(3) LOUT, ROUT pins が立ち上がった後でパワーセーブモードを解除します(LOPS pin = “H” 
“L”)。
ステレオライン出力が可能になります。
(4) パワーセーブモードをON します(LOPS pin = “L”  “H”)。
(5) パワーダウンに設定します(PMDAL/R pins = “H”  “L”)。
LOUT, ROUT pins が立ち下がります。1%VCOMまでの立ち下がり時間はC=1Fのとき200ms
(max 300ms)です。
(6) LOUT, ROUT pins が立ち下がった後でパワーセーブモードを解除します(LOPS pin = “H” 
“L”)。
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[AK4558]
■ コントロールシーケンス
1. クロックの設定
PS pin = “L”で AK4558 を使用時には、クロックが供給されている必要があります。
1-1. PLLマスタモードの場合(PS pin=“L”, CKS3-2 pins = “H H”)
Example:
Audio I/F Format: 32bit I2S (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
Sampling Frequency: 44.1kHz
Power Supply
(1) Power Supply & PDN pin = “L”  “H”
(1)
PDN pin
(2)
(3)Addr:01H, Data:08H
Addr:03H, Data:38H
Addr:05H, Data:3AH
1ms (max) (LDOE=”L”), 10ms (max) (LDOE=”H”)
Internal PDN
PMPLL bit
(3)
(4)Addr:01H, Data:09H
(Addr:01H, D0)
(4)
Input
MCKI pin
10ms (max)
BICK pin
LRCK pin
BICK and LRCK output
(6)
Output
(5)
Figure 53. Clock Set Up Sequence (1)
<手順例>
(1) 電源立ち上げ後、PDN pin = “L”  “H”
この区間は AK4558 のリセットのため、150ns 以上の “L”区間が必要です。
(2) PDN pin = “L”  “H”後、LDOE pin=”L”の時は 1ms, LDOE pin=”H”の時は 10ms 以上の時間が経
過後に内部 PDN がパワーアップします。また、外付けコンデンサの容量 1μF±50%の場合、
VCOM のパワーアップ時間は、PDN pin = “L”  “H”後、max 2ms です。
(3) この区間に、DIF2-0, PLL3-0, FS3-0,BCKO1-0 bits の設定を行って下さい。
(4) PMPLL bit が “0”  “1”になり、 MCKI pin にクロックが供給された後、PLL 動作がスタートし
ます。PLL ロック時間は 10ms(max.) です。(3)の区間に MCKI pin にクロックが供給された場
合、この区間では EXT モードのマスタモードとして BICK, LRCK を出力します。
(5) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。
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[AK4558]
1-2. PLLスレーブモードで外部クロック(BICK pin , LRCK pin)を使用する場合
(PS pin=“L”, CKS3-2 pins = “L L” or “L H” or “H L”)
Power Supply
Example:
Audio I/F Format: 32bit I2S (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 44.1kHz
(1)
PDN pin
(2)
1ms (max) (LDOE=”L”), 10ms (max) (LDOE=”H”)
Internal PDN
4fs
(1)ofPower Supply & PDN pin = “L”  “H”
(3)
(3)Addr:01H, Data:04H
Addr:03H, Data:38H
Addr:05H, Data:22H
PMPLL bit
(Addr:01H, D0)
(4)
BICK pin
LRCK pin
Input
BICK…2ms (max)
LRCK…40ms (max)
(4) Addr:01H, Data:05H
Internal Clock
(5)
Figure 54. Clock Set Up Sequence (2)
<手順例>
(1) 電源立ち上げ後、PDN pin = “L”  “H”
この区間は AK4558 のリセットのため、150ns 以上の “L”区間が必要です。
(2) PDN pin = “L”  “H”後、LDOE pin=”L”の時は 1ms, LDOE pin=”H”の時は 10ms 以上の時間が経
過後に内部 PDN がパワーアップします。また、外付けコンデンサの容量 1μF±50%の場合、
VCOM のパワーアップ時間は、PDN pin = “L”  “H”後、max 2ms です。
(3) この区間に、DIF2-0, PLL3-0, FS3-0,BCKO1-0 bits の設定を行って下さい。
(4) PMPLL bit が “0”  “1”になり、 PLL 基準クロック(BICK or LRCK pin)が供給された後、PLL
動作がスタートします。PLL のロック時間は BICK が PLL 基準クロック入力の場合、2ms(max),
LRCK が PLL 基準クロックの場合、40ms(max)です。
(5) PLLが安定後、正常な動作が開始します。
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[AK4558]
1-3. 外部クロックモードで使用する場合(スレーブモード)
(CKS3-2 pins = “L L” or “L H” or “H L”)
Example:
:Audio I/F Format: 32bit I2S (ADC & DAC)
Power Supply
Input MCKI frequency: 256fsn
Sampling Frequency: 44.1kHz
(1)
PDN pin
Internal PDN
(1) Power Supply & PDN pin = “L”  “H”
(2)
1ms (max) (LDOE=”L”), 10ms (max) (LDOE=”H”)
(3)
(4)
MCKI pin
Input
(3)
(PS pin=”L”) Addr:03H, Data:38H
Addr:04H, Data:00H
(PS pin=”H”) CKS3-0 pins= “LHLH” or“LHHH”
(4)
BICK pin
LRCK pin
Input
MCKI, BICK and LRCK input
Figure 55. Clock Set Up Sequence (3)
<手順例>
(1) 電源立ち上げ後、PDN pin “L”  “H”
この区間は AK4558 のリセットのため、150ns 以上の “L”区間が必要です。
(2) PDN pin = “L”  “H”後、LDOE pin=”L”の時は 1ms, LDOE pin=”H”の時は 10ms 以上の時間が
経過後に内部 PDN がパワーアップします。また、外付けコンデンサの容量 1μF±50%の場合、
VCOM のパワーアップ時間は、PDN pin = “L”  “H”後、max 2ms です。
(3)この区間に、シリアルモードの場合、DIF2-0,ACKS,DFS1-0 bits, パラレルモードの場合 CKS
pins の設定を行って下さい。
(4) MCKI, LRCK, BICK クロック入力後、正常な動作が開始します。
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[AK4558]
1-4. 外部クロックモードで使用する場合(マスタモード)
(CKS3-2 pins = “H H”)
Example:
: Audio I/F Format: 32bit I2S (ADC and DAC)
Input MCKI frequency: 256fsn
Sampling Frequency: 44.1kHz
BCKO: 64fs
(1) Power Supply & PDN pin = “L”  “H”
Power Supply
(3) MCKI input
(1)
PDN pin
Internal PDN
(2)
1ms (max) (LDOE=”L”), 10ms (max) (LDOE=”H”)
(3)
MCKI pin
Input
(4)
(PS pin=”L”) Addr:03H, Data:38H
Addr:04H, Data:00H
Addr:05H, Data:02H
(PS pin=”H”) CKS3-0 pins= “ HHHH”
(4)
BICK pin
LRCK pin
BICK and LRCK output
Output
Figure 56. Clock Set Up Sequence (4)
<手順例>
(1) 電源立ち上げ後、PDN pin “L”  “H”
この区間は AK4558 のリセットのため、150ns 以上の “L”区間が必要です。
(2) PDN pin = “L”  “H”後、LDOE pin=”L”の時は 1ms, LDOE pin=”H”の時は 10ms 以上の時間が経
過後に内部 PDN がパワーアップします。また、外付けコンデンサの容量 1μF±50%の場合、
VCOM のパワーアップ時間は、PDN pin = “L”  “H”後、max 2ms です。
(3) MCKI を入力して下さい。
(4) シリアルモードの場合、DIF2-0, DFS1-0, MCKS1-0, BCKO1-0 bits, パラレルモードの場合 CKS
pins を設定して下さい。LRCK および BICK が出力されます。
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[AK4558]
2. ADC 出力
2-1. PS pin = “L”時
Example:
FS3-0 bits
0111
(Addr:05H, D6-3)
PLL Master Mode
Audio I/F Format :32bit I2S
Sampling Frequency: 44.1kHz
Digital filter:
Short delay Sharp Roll-off
0111
(1)
TDM1-0,DIF2-0 bits
(Addr:03H D7-6&D5-3)
SLAD,SDAD bits
(Addr:07H D3&D2)
(1) Addr:05H, Data:3AH
38H
38H
(2) Addr:03H, Data:38H
(2)
0FH
(3) Addr:07H, Data:0FH
0FH
(3)
(4)
(5)
(4) Addr:00H, Data:19H
PMADL/R bits
(Addr:00H, D4-3)
Recording
5200/fs
SDTO pin
State
“L” Output
Initialize
Normal
State
“L” Output
(5) Addr:00H, Data:01H
Figure 57. ADC Out Sequence (PS pin = “L”)
<手順例>
fs=44.1kHz時の設定例です。
「クロックの設定」シリアルモードの項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。PLLロック時間を考慮し、ADCのパワーア
ップを行って下さい。
(2) オーディオフォーマットを設定してください。(Addr=03H)
(3) Digital filterのモードを設定してください。(Addr = 07H)
(4) ADCのパワーアップ : PMADL bit = PMADR bit = “0”  “1”
ADCの初期化サイクルは5200/fs@Normal modeです。
初期化サイクル中、SDTOは”0”データを出力します。
(5) ADCのパワーダウン :PMADL bit = PMADR bit = “1” ”0”
2-2. PS pin = “H”時
CKS3-0 pins
XXXX
(1)
(2)
PMADL/R pins
5200/fs
SDTO pin
State
“L” Output
Initialize
Normal
State
“L” Output
Figure 58.ADC Sequence (PS pin = “H”)
<手順例>
「クロックの設定」パラレルモードの項を参照し、CKS3-0 pins から動作モードを設定してください。
パラレルモード時、Digital filter はショートディレイフィルタです。PLL, TDM モードには対応しません。
(1) ADC のパワーアップ : PMADL pin = PMADR pin = “L”  “H”
ADC の初期化サイクルは 5200/fs@Normal mode です。
初期化サイクル中、SDTO は”0”データを出力します。
(2) ADC のパワーダウン :PMADL pin = PMADR pin = “H” ”L”
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[AK4558]
3. DAC 出力
3-1. PS pin = “L”時
Example:
PLL, Master Mode
Audio I/F Format :32bit I2S (DAC)
Digital filter: Short delay Sharp Roll-off
Sampling Frequency:44.1KHz
Digital Volume: 0dB
(1) Addr:05H, Data: 3AH
FS3-0 bits
(Addr 05H,D6-3)
0111
0111
(2) Addr:06H, Data: 09H
(1)
SSLOW
SLDA, SDDA bits
ATL/ATR7-0 bits
(Addr 08H&09H)
(3) Addr:08H/09H, Data: FFH
09H
(Addr 06H, D4-2)
09H
(2)
(4) Addr:05H, Data: 3BH
FFH
FFH
(5) Addr:00H, Data: 07H
(3)
(6) Addr:05H, Data: 3AH
LOPS bit
(Addr 05H,D0)
>300 ms
(4)
(5)
>300 ms
(6)
(7)
Playback
(9)
(8)
PMDAL/R bits
(7) Addr:05H, Data: 3BH
(Addr:00H D2&D1)
<300 ms
LOUT pin
ROUT pin
<300 ms
Normal Output
(8) Addr:00H, Data: 01H
(9) Addr:05H, Data:3AH
Figure 59. DAC Sequence (PS pin = “L”)
<手順例>
fs=44.1kHz時の設定例です。
「クロックの設定」シリアルモードの項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bits)を設定して下さい。
PLLロック時間を考慮し、DACのパワーアップを行って下さい。
(2) DACのDigital Filterのモードを設定してください。
(3) DACのボリューム設定 (アドレス08H,09H)をしてください。
(4) DAC出力をパワーセーブモードへ移行: LOPS bit = “0”  “1”
(5) DACのパワーアップ:PMDAL bit = PMDAR bit = “0”  “1”
LOUT, ROUT pinsが立ち上がり始めます。立ち上がり時間はC=1uFのときmax. 300msです。
(6) LOUT, ROUT pinsが立ち上がった後、DAC出力のパワーセーブモード解除:LOPS bit = “1” 
“0”の設定を行って下さい。設定後、LOUT, ROUT pinsから出力が開始されます。
(7) DAC出力をパワーセーブモードへ移行: LOPS bit = “0”  “1”
(8) DACのパワーダウン:PMDAL bit = PMDAR bit = “1”  “0”
LOUT, ROUT pinsが立ち下がり始めます。立ち下がり時間はC=1uFのときmax. 300msです。
(9) LOUT, ROUT pinsが立ち下がった後、DAC出力のパワーセーブモード解除:LOPS bit = “1” 
“0”の設定を行って下さい。
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75
[AK4558]
3-2. PS pin = “H”時
CKS3-0 pins
XXXX
LOPS pin
>300 ms
(1)
>300 ms
(3)
(2)
(4)
(6)
(5)
PMDAL/R pins
<300 ms
LOUT pin
ROUT pin
<300 ms
Normal Output
Figure 60. DAC Sequence (PS pin = “H”)
<手順例>
「クロックの設定」パラレルモードの項を参照し、CKS3-0 pinsから動作モードを設定してください。
パラレルモード時、Digital filterはShort delay Sharp Roll-Off Filterです。PLL, TDMモードには対応しま
せん。
(1) DAC出力をパワーセーブモードへ移行: LOPS pin = “L”  “H”
(2) DACのパワーアップ:PMDAL pin = PMDAR pin = “L”  “H”
LOUT, ROUT pinsが立ち上がり始めます。立ち上がり時間はC=1uFのときmax. 300msです。
(3) LOUT, ROUT pinsが立ち上がった後、DAC出力のパワーセーブモード解除:LOPS pin = “H”  “L”
の設定を行って下さい。設定後、LOUT, ROUT pinsから出力が開始されます。
(4) DAC出力をパワーセーブモードへ移行: LOPS pin = “L”  “H”
(5) DACのパワーダウン:PMDAL pin = PMDAR pin = “H”  “L”
LOUT, ROUT pinsが立下り始めます。立下り時間はC=1uFのときmax. 300msです。
(6) LOUT, ROUT pinsが立ち下がった後、DAC出力のパワーセーブモード解除:LOPS pin = “H”  “L”
の設定を行ってください。
015004500-J-01
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76
[AK4558]
4. リセット機能
RSTN bit = “0”の時ADCはアナログ部とディジタル部がパワーダウン、DACはディジタル部がパワー
ダウンしますが、レジスタ値は初期化されません。このとき、SDTO pinは“L”になり、アナログ出力は
VCOM電圧になります。
RSTN bit
1/fs (5)
1/fs (6)
Internal
RSTN bit
(1)
ADC Internal
State
Normal Operation
Power-down
DAC Internal
State
Normal Operation
Digital Block Power-down
Init Cycle
Normal Operation
Normal Operation
GD (2)
GD
ADC In
(Analog)
ADC Out
(Digital)
DAC In
(Digital)
“0”data
(3)
“0”data
(2)
GD
DAC Out
(Analog)
Clock In
MCKI,LRCK,BICK
GD
(7)
(7)
(4)
Don’t care
Figure 61. リセットシーケンス例
注:
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
初期化サイクルはNormal Speed Mode時 (DFS1-0bits= “00”)では5200fs, Double Speed Mode時
(DFS1-0bits= “01”)では10000fs、Quad Speed Mode時(DFS1-0bits= “10”)では19200fsになります。
この期間中、ADCへの入力は動作状態のコモン電圧を入力してください。
(2) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延を持ちま
す。
(3) パワーダウン時ADC出力は”0”データです。
(4) パワーダウン時DAC出力はVCOM電圧です。
(5) RSTN bitに“0”を書き込んでからLSI内部のRSTN bitが変化するまで1/fsかかります。
(6) RSTN bitに“1”を書き込んでから初期化サイクルが開始するまで1/fsかかります。
(7) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが “0”の場
合でも出力されます。クリックノイズが問題になる場合はアナログ出力を外部でミュートしてく
ださい。
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77
[AK4558]
5. クロックの停止
AK4558を使用時には、クロックが供給されている必要があります。
1. PLLマスタモードの場合
Example:
Audio I/F Format: 32bit I2S (ADC & DAC)
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
(1)
PMPLL bit
(Addr:01H, D0)
(1) Addr:01H, Data:00H
(2)
External MCKI
Input
(2) Stop an external MCKI
Figure 62. Clock Stopping Sequence (1)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めて下さい。
2. PLLスレーブモード(BICK, LRCK pin)の場合
Example
(1)
:
Audio
I/F Format : 32bit I2S (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
PMPLL bit
(Addr:01H, D0)
(2)
External BICK
(1) Addr:01H, Data:00H
Input
(2)
External LRCK
Input
(2) Stop the external clocks
Figure 63. Clock Stopping Sequence (2)
<手順例>
(1) PLLのパワーダウン: PMPLL bit = “1”  “0”
(2) 外部クロックを止めて下さい。
3. 外部クロックスレーブモードの場合
(1)
External MCKI
Example
: Audio I/F Format : 32bit I2S (ADC & DAC)
Input
Input MCKI frequency:256fs
(1)
External BICK
Input
(1) Stop the external clocks
(1)
External LRCK
Input
Figure 64. Clock Stopping Sequence (3)
<手順例>
(1) 外部クロックを止めて下さい。
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78
[AK4558]
4. 外部クロックマスタモードの場合
(1)
External MCKI
Example
: Audio I/F Format : 32bit I2S (ADC & DAC)
Input
Input MCKI frequency:256fs
BICK
Output
"H" or "L"
LRCK
Output
"H" or "L"
(1) Stop the external MCKI
Figure 65. Clock Stopping Sequence (4)
<手順例>
(1) MCKIを止めて下さい。BICKおよびLRCKは “H” または “L”に固定されます。
6. システムリセット
電源 ON 時には、PDN pinに一度 “L” を入力してリセットして下さい。VCOMなど基準電圧のパワーダ
ウンは PDN pinで解除され、その後 MCKI 及びLRCK の “” に同期して内部回路がパワーアップし、内
部のタイミングが動作します。MCKI, LRCK , BICKが入力されるまでADC, DACはパワーダウン状態で
す。
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[AK4558]
7. パワーダウン機能
AVDD/TVDD
(1)
PDN pin
LDOE pin
VDD18 pin
(2)
Internal PDN
Figure 66. パワーダウンシーケンス (LDOE pin= “L”)
AVDD/TVDD
(1)
PDN pin
LDOE pin
(2)
Internal PDN
VDD18 pin
Figure 67. パワーダウンシーケンス (LDOE pin= “H”)
注:
(1) AVDDおよびTVDD立ち上げと、PDN pinを150ns “L”にしてください。
(2) LDOE pin=”L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回路は
シャットダウンスイッチがオンした後(1ms(max))にパワーアップします。LDOE pin=”H”のと
き、パワーアップ後内部LDOが立ち上がります。内部回路は内部オシレータのカウントアップ
後、シャットダウンスイッチがオンした後(10ms(max))にパワーアップします。
(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅
Max1s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれら
のピンの出力を参照することと、同じ3-wire Serial / I2Cバス上にあるデバイスと通信をするこ
とは避けて下さい。
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80
[AK4558]
■ シリアルコントロールインターフェース
I2C バスコントロールモード (PS pin = “L”)
AK4558 の各機能はピンまたはレジスタで設定できます。レジスタへの書き込み方式は I2C バスです。
チップアドレスは CAD0, CAD1 pins の設定で決定されます。PDN pin を “L” にすると内部レジスタ値
は初期化されます。RSTN bit に “0” を書き込むと内部タイミング回路がリセットされます。但し、この
時レジスタの内容は初期化されません。
* PDN = “L”時はコントロールレジスタへの書き込みはできません。
AK4558 の I2C バスモードのフォーマットは、高速モード(max:400kHz)に対応しています。
SDA,SCL pins のプルアップ抵抗の接続先は(TVDD+0.3)V 以下にしてください。
1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 68に示されます。バス上のICへのアクセス
には、最初に開始条件 (Start Condition) を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”
にすると、開始条件が作られます(Figure 74)。開始条件の後、スレーブアドレスが送信されます。この
アドレスは7ビットから構成され、8ビット目にはデータ方向ビット(R/W) が続きます。上位5ビットは
“00100”固定、次の2ビットはアクセスするICを選ぶためのアドレスビットで、CAD1,CAD0 pinsにより
設定されます(Figure 69)。アドレスが一致した場合、AK4558は確認応答 (Acknowledge) を生成し、命
令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなり
ません(Figure 75)。R/W bitが “0”の場合はデータ書き込み、R/W bitが “1”の場合はデータ読み出しを行
います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上
位3ビットは “0”固定です(Figure 70)。第3バイト以降はコントロールデータです。コントロールデータ
は8ビット、MSB firstで構成されます(Figure 71)。AK4558は、各バイトの受信を完了するたびに確認応
答を生成します。データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了します。
SCLラインが “H”の時にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 74)。
AK4558は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条
件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ
アドレスに格納されます。アドレス “09 H”にデータを書き込んだ後、さらに次のアドレスに書き込んだ
場合にはアドレス“00H”にデータが書き込まれます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間
で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 76)。SCLライン
が “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 68. I2C バスモードのデータ転送シーケンス
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81
[AK4558]
0
0
1
0
0
CAD1
CAD0
R/W
Figure 69. 第1バイトの構成 (CAD1,CAD0は pinにより設定)
0
0
0
A4
A3
A2
A1
A0
D1
D0
Figure 70. 第 2 バイトの構成
D7
D6
D5
D4
D3
D2
Figure 71. 第 3 バイト以降の構成
2. READ命令
R/W bitが “1”の場合、AK4558はREAD動作を行います。指定されたアドレスのデータが出力された後、
マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次の
アドレスのデータを読み出すことができます。アドレス “09 H”のデータを読み出した後、さらに次のア
ドレスを読み出す場合にはアドレス”00H”のデータが読み出されます。
AK4558はカレントアドレスリードとランダムアドレスリードの2つのREAD命令を持っています。
2-1. カレントアドレスリード
AK4558は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ
れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の
アドレス値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”で
あり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレ
ントアドレスリードでは、AK4558はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認
応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウ
ンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送る
と、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
A
C
K
Data(n+1)
MA
AC
SK
T
E
R
Data(n+2)
MA
AC
SK
T
E
R
Data(n+x)
MA
AC
SK
T
E
R
MA
AC
SK
T
E
R
P
MN
AA
SC
T
EK
R
Figure 72. カレントアドレスリード
2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力す
る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレー
ブアドレス(R/W bit = “0”)、読み出すアドレスを順次入力します。AK4558がこのアドレス入力に対して
確認応答を生成した後、再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4558
はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内
部アドレスカウンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成せ
ず停止条件を送ると、READ動作は終了します。
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82
[AK4558]
S
T
A
R
T
R/W="0"
Slave
S Address
SDA
S
T
A
R
T
Sub
Address(n)
S
T
O
P
R/W="1"
Slave
S Address
A
C
K
A
C
K
Data(n)
Data(n+1)
MA
AC
S K
T
E
R
A
C
K
Data(n+x)
MA
AC
S
T K
E
R
MA
AC
S
T K
E
R
P
MN
A A
S
T C
E K
R
Figure 73. ランダムアドレスリード
SDA
SCL
S
P
start condition
stop condition
Figure 74. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 75. I2C バスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 76. I2C バスでのビット転送
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[AK4558]
■ レジスタマップ
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
PMADR
PMADL
PMDAR
PMDAL
RSTN
0
0
0
00H Power Management
0
0
0
PLL3
PLL2
PLL1
PLL0
PMPLL
01H PLL Control
0
0
0
0
0
0
SDS1
SDS0
02H DAC TDM
TDM1
TDM0
DIF2
DIF1
DIF0
ATS1
ATS0
SMUTE
03H Control 1
0
0
0
MCKS1 MCKS0
DFS1
DFS0
ACKS
04H Control 2
0
FS3
FS2
FS1
FS0
BCKO1
BCKO0
LOPS
05H Mode Control
FIRDA2 FIRDA1 FIRDA0
SLDA
SDDA
SSLOW
DEM1
DEM0
06H Filter setting
0
0
0
0
SLAD
SDAD
HPFER
HPFEL
07H HPF Enable, Filter setting
ATL7
ATL6
ATL5
ATL4
ATL3
ATL2
ATL1
ATL0
08H LOUT Volume Control
ATR7
ATR6
ATR5
ATR4
ATR3
ATR2
ATR1
ATR0
09H ROUT Volume Control
Note 42. アドレス 0AH1FH は書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止で
す。
PDN pin を “L” にすると、レジスタ値は初期化されます。
RSTN bit を “0” にすると、内部のタイミングがリセットされます。但し、レジスタ値は初期
化されません。
■ 詳細説明
Addr
00H
Register Name
Power Management
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
PMADR
R/W
0
D3
PMADL
R/W
0
D2
PMDAR
R/W
0
D1
PMDAL
R/W
0
D0
RSTN
R/W
1
RSTN: 内部タイミングリセット
0: リセット。レジスタ値は初期化されません。
1: 通常動作。(default)
PMDAL/R: DAC L/Rchのパワーマネジメント
0: DAC L/Rchのパワーダウン。(default)
1: 通常動作。
PMADL/R: ADC L/Rchのパワーマネジメント
0: ADC L/Rchのパワーダウン。(default)
1: 通常動作。
Addr
01H
Register Name
PLL Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
PLL3
R/W
0
D3
PLL2
R/W
0
D2
PLL1
R/W
1
D1
PLL0
R/W
0
D0
PMPLL
R/W
0
PMPLL: PLL のパワーマネジメント
0: EXT Mode and Power down (default)
1: PLL Mode and Power up
PLL3-0: PLL基準クロックの選択 (Table 16)
Default: “0010” (BICK pin=64fs)
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84
[AK4558]
Addr
02H
Register Name
DAC TDM
R/W
Default
D7
D6
D5
D4
D3
0
RD
0
RD
0
0
0
0
0
RD
0
RD
0
RD
0
D2
D1
D0
0
SDS1
R/W
SDS0
R/W
0
0
D1
ATS0
R/W
0
D0
SMUTE
R/W
0
RD
0
SDS1-0:DAC TDM Data 選択設定(Table 24)
Default: “00” (L(Data1)/R(Data2)の SDTI データを取り込みます。)
Addr
03H
Register Name
Control 1
R/W
Default
D7
TDM1
R/W
0
D6
TDM0
R/W
0
D5
DIF2
R/W
1
D4
DIF1
R/W
1
D3
DIF0
R/W
1
D2
ATS1
R/W
0
SMUTE: ソフトミュート機能有効
0: 通常動作 (default)
1: 全DAC出力がソフトミュートされます。
ATS1-0: ディジタルアテネータ遷移時間設定(Table 31)
Default: “00”
DIF2-0: オーディオインターフェースフォーマットモード選択(Table 23)
Default: “111” (32bit I2S)
TDM1-0: TDMフォーマット選択 (Table 23,Table 25,Table 26)
Default: “00” (Stereo Mode)
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2015/09
85
[AK4558]
Addr
04H
Register Name
Control 2
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
MCKS1
R/W
1
D3
MCKS0
R/W
0
D2
DFS1
R/W
0
D1
DFS0
R/W
0
D0
ACKS
R/W
0
ACKS: クロック自動認識モード有効
0: 無効, Manual Setting Mode (default)
1: 有効, Auto Setting Mode
ACKS bit = “1”のとき、MCKI周波数は自動検出されます。
この場合、DFS1-0 bitsの設定は無視されます。
ACKS bit = “0”のとき、サンプリングスピードモードはDFS1-0 bitsで設定し、各モードでの
MCKI周波数は自動検出されます。
DFS1-0: サンプリングスピードコントロール(Table 8)
ACKS bit = “1”のとき、DFS1-0 bitsの設定は無視されます。
MCKS1-0: マスタクロック入力周波数選択(Table 9)
Addr
05H
Register
Name
Mode Control
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
0
RD
0
FS3
R/W
0
FS2
R/W
1
FS1
R/W
0
FS0
R/W
1
BCKO1
R/W
0
BCKO0
R/W
1
LOPS
R/W
0
LOPS: LOUT/ROUT のパワーセーブモード
0: Normal Operation (default)
1: Power Save Mode
BCKO1-0: マスタモード時の BICK 出力周波数の設定 (Table 21)
Default: “01” (64fs)
FS3-0: サンプリング周波数(Table 17, Table 18)
Default: “0101”
015004500-J-01
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[AK4558]
Addr
06H
Register Name
Filter Setting
R/W
Default
D7
FIRDA2
R/W
0
D6
FIRDA1
R/W
0
D5
FIRDA0
R/W
1
D4
SLDA
R/W
0
D3
SDDA
R/W
1
D2
SSLOW
R/W
0
D1
DEM1
R/W
0
D0
DEM0
R/W
1
DEM1-0: DAC のディエンファシス応答コントロール(Table 22)
初期値: “01”, OFF
SSLOW: Digital Filter Bypass Mode Enable
0: Roll-off filter (default)
1: Super Slow Roll-off Mode
SLDA: DAC Slow Roll-off Filter Enable (Table 28)
0: Sharp Roll-off filter (default)
1: Slow Roll-off Filter
SDDA: DAC Short delay Filter Enable (Table 28)
0: Normal filter
1: Short delay Filter (default)
FIRDA2-0: Out band noise eliminating Filters Setting (Table 32)
default: “001” (48kHz)
Addr
07H
Register Name
HPF Enable,
Filter Setting
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
0
SLAD
SDAD
HPFER
HPFEL
RD
0
RD
0
RD
0
RD
0
R/W
0
R/W
1
R/W
1
R/W
1
HPFEL/R: ADC HPF L/Rch Setting
0: HPF L/Rch OFF
1: HPF L/Rch ON (default)
SLAD: ADC Slow Roll-off Filter Enable (Table 27)
0: Sharp Roll-off filter (default)
1: Slow Roll-off Filter
SDAD: ADC Short delay Filter Enable (Table 27)
0: Normal filter
1: Short delay Filter (default)
015004500-J-01
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87
[AK4558]
Addr
08H
Register Name
LOUT Volume Control
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
ATL7
ATL6
ATL5
ATL4
ATL3
ATL2
ATL1
ATL0
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
ATL/R 7-0: アテネーションレベル(Table 30)
Default: FF(0dB)
Addr
09H
Register Name
ROUT Volume Control
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
ATR7
ATR6
ATR5
ATR4
ATR3
ATR2
ATR1
ATR0
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
ATL/R 7-0: アテネーションレベル(Table 30)
Default: FF(0dB)
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[AK4558]
18. 外部接続回路例
外部接続回路例をFigure 77 とFigure 78に示します。具体的な回路と測定例については評価ボード
(AKD4558)を参照して下さい。
■ パラレルモード
Mode
Controller
19
18
17
16
PMDAR/CAD1
PMDAL/CAD0
PMADR/SDA
PMADL/SCL
22
Analog Supply
(2.4~3.6V)
LIN
C1
+
VDD18
VSS2
23
RIN
24
AVDD
25
VSS1
10u 0.1u
15
20
LOPS
C1
PDN
21
LDOE
Reset
AK4558
14
13
TVDD
12
MCKI
11
1.0u
0.1u 10u
+
Power Supply
(2.4~3.6V)
Top View
26
VCOM
SDTI
10
27
LOUT
BICK
9
28
ROUT
SDTO
8
VCOC
PS
CKS3
CKS2
CKS1
CKS0/TDMI
LRCK
1
2
3
4
5
6
7
1u
Audio
Controller
Figure 77. 外部接続回路例 (PS pin=”H”, LDOE pin=”H”)
Note:
- AK4558のVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- 全てのディジタル入力ピンはオープンにしないで下さい。
- LINピンとRINピンにはACカップリングコンデンサ(C1≦10μF)を挿入してください。
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[AK4558]
■ シリアルモード
μP
19
18
17
16
PMDAR/CAD1
PMDAL/CAD0
PMADR/SDA
PMADL/SCL
Analog Supply
(2.4~3.6V)
22
LIN
23
RIN
24
AVDD
25
AVSS
C1
10u 0.1u
+
AK4558
15
20
LOPS
C1
PDN
21
LDOE
Reset
VDD18
14
VSS2
13
TVDD
12
MCKI
11
Power Supply
(1.7~1.98V)
0.1u +
10u
0.1u 10u
+
10
Power Supply
(VDD18~3.6V)
Top View
26
VCOM
SDTI
10
27
LOUT
BICK
9
28
ROUT
SDTO
8
CKS1
5
LRCK
CKS2
4
Audio
Controller
7
CKS3
3
CKS0/TDMI
PS
2
6
VCOC
1
1u
Figure 78. 外部接続回路例 (PS pin=”L”, LDOE pin=”L”)
Note:
- AK4558のVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- 全てのディジタル入力ピンはオープンにしないで下さい。
- LINピンとRINピンにはACカップリングコンデンサ(C1≦10μF)を挿入してください。
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[AK4558]
1. グラウンドと電源のデカップリング
AK4558ではデジタルノイズのカップリングを最小限に抑えるため、AVDD とTVDDをデカップリング
します。AVDDにはシステムのアナログ電源を供給し、TVDDにはシステムのデジタル電源を供給して
下さい。AVDDとTVDDの配線はレギュレータ等からの低インピーダンス状態のまま分けて配線して下
さい。その際、AVDDとTVDDの立ち上げシーケンスを考慮する必要はありません。VSS1、VSS2は同
じアナロググランドに接続して下さい。デカップリングコンデンサ、特に小容量のセラミックコンデン
サはAK4558にできるだけ近づけて接続します。
2. 基準電圧
AVDD pin に入力される電圧がアナログ入出力レンジを設定します。通常、AVDD pin とVSS1 pin 間に
10F程度の電解コンデンサと並列に0.1Fのセラミックコンデンサを接続します。VCOMはアナログ信
号のコモン電圧として使われます。このピンには高周波ノイズを除去するため1.0Fのセラミックコン
デンサをVSS1 pin との間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけ
て接続して下さい。VCOM pin は当LSI専用のピンですので、他の回路へ接続しないで下さい。また、
ディジタル信号、特にクロックは変調器へのカップリングを避けるため AVDD, TVDD, VCOM pin から
できるだけ離して下さい。
3. アナログ入力
ADC入力はシングルエンド入力になっており、内部では8k (typ @ fs=48kHz, 96kHz, 192kHz)の抵抗
でVCOM電圧 (typ. 0.5 x AVDD) にバイアスされています。入力レンジはAVDD電源に比例し、typ. 0.8 x
AVDD Vppです。出力コードのフォーマットは 2’s complementです。DCオフセット (ADC自体のDCオ
フセットも含む)は内蔵のHPFでキャンセルすることができます。
AK4558は 128fs (@ fs=48kHz), 64fs (@ fs=96kHz) or 32fs (@ fs=192kHz)でアナログ入力をサンプリン
グします。ディジタルフィルタは、アナログ入力のサンプリング周波数の整数倍付近の帯域を除く阻止
域以上のノイズを全て除去します。AK4558はアナログ入力のサンプリング周波数付近のノイズを減衰
させるためにアンチエリアジングフィルタ(RCフィルタ)を内蔵しています。
4. アナログ出力
DAC出力はシングルエンドになっており、出力レンジはVCOM電圧を中心に0.76 x AVDD Vpp (typ)で
す。入力コードのフォーマットは2’s complementで、7FFFFFH(@24bit)に対しては正のフルスケール、
800000H(@24bit)に対しては負のフルスケール、000000H(@24bit)での理想値はVCOM電圧が出力され
ます。変調器が発生する帯域外ノイズ(シェーピングノイズ)が気になる場合は、外付けのフィルタで
減衰させて下さい。
アナログ出力はVCOM+数mV程度のDCオフセットを持つため、通常の使用ではコンデンサでDC成分を
カットします。
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[AK4558]
19. パッケージ
■ 材質・メッキ仕様
パッケージ材質:
エポキシ系樹脂
リードフレーム材質: 銅
リードフレーム処理: 半田(無鉛)メッキ
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[AK4558]
■ マーキング
4558
XXXX
1
マーキングコード: AK4558
Pin #1 indication
XXXX: Date code (4 digit)
20. 改訂履歴
Date (Y/M/D)
15/04/02
15/09/15
Revision
00
01
Reason
初版
記述追加
Page
Contents
80
誤記訂正
84
86
86
86
7. パワーダウン機能
(2)の説明文を変更
Addr=01H D5: "R/W" → "RD"
Addr=04H D4: "RD" →RW"
MCKS1-0: Default="01" → "10"
Addr=05H:
Register Name="Filter Setting" → "Mode Control"
Addr=06H:
Register Name="Mode Control" → "Filter Setting"
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[AK4558]
重要な注意事項
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機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、
生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財
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出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関
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た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
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2015/09
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