FPGA コンフィギュレーション・ユーザー・ガイド

FPGA コンフィギュレーション・ユーザー・ガイド
MAX 10 FPGA コンフィギュレーション・
ユーザー・ガイド
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目次-2
目次
MAX 10 FPGA コンフィギュレーションの概要.............................................1-1
MAX 10 FPGA のコンフィギュレーション手法と機能................................. 2-1
コンフィギュレーション手法............................................................................................................... 2-1
JTAG コンフィギュレーション.................................................................................................2-1
内部コンフィギュレーション................................................................................................... 2-2
コンフィギュレーション機能............................................................................................................... 2-9
デュアル圧縮イメージでのリモート・システム・アップグレード............................. 2-9
コンフィギュレーション・デザイン・セキュリティ..................................................... 2-17
SEU の緩和とコンフィギュレーション・エラーの検出.................................................2-21
コンフィギュレーション・データの圧縮........................................................................... 2-25
コンフィギュレーションの詳細.........................................................................................................2-26
コンフィギュレーション・シーケンス................................................................................2-26
MAX 10 のコンフィギュレーション・ピン........................................................................ 2-28
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン......... 3-1
兼用コンフィギュレーション・ピン.................................................................................................. 3-1
ガイドライン:兼用コンフィギュレーション・ピン........................................................3-1
兼用ピンのイネーブル.................................................................................................................3-2
JTAG コンフィギュレーションによる MAX 10 デバイスのコンフィギュレーション........ 3-2
JTAG コンフィギュレーションのセットアップ.................................................................. 3-3
JTAG コンフィギュレーションの ICB 設定.......................................................................... 3-4
内部コンフィギュレーションを使用する MAX 10 デバイスのコンフィギュレーショ
ン ............................................................................................................................................................. 3-5
内部コンフィギュレーション・モードの選択.....................................................................3-5
.pof と ICB 設定.............................................................................................................................. 3-5
内部フラッシュへの.pof のプログラミング..........................................................................3-8
エラー検出.................................................................................................................................................. 3-8
エラー検出機能の検証.................................................................................................................3-9
エラー検出の有効化.....................................................................................................................3-9
ユーザー・インタフェースを介したエラー検出ブロックへのアクセス.................. 3-10
データ圧縮の有効化...............................................................................................................................3-12
デザインのコンパイルの前に圧縮を有効にする.............................................................. 3-12
デザインのコンパイル後に圧縮を有効にする...................................................................3-12
AES 暗号化................................................................................................................................................ 3-13
.ekp ファイルの生成およびコンフィギュレーション・ファイルの暗号化.............. 3-13
.ekp ファイルからの.jam/.jbc/.svf ファイルの生成.............................................................3-14
.ekp ファイルと暗号化された.pof ファイルのプログラミング..................................... 3-15
内部コンフィギュレーションでの暗号化........................................................................... 3-16
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目次-3
MAX 10 FPGA コンフィギュレーション IP コア実装ガイド....................... 4-1
アルテラ・ユニーク・チップ ID IP コア...........................................................................................4-1
アルテラ・ユニーク・チップ ID IP コアのインスタンス化............................................4-1
アルテラ・ユニーク・チップ ID IP コアのリセット.........................................................4-2
アルテラ・デュアル・コンフィギュレーション IP コア............................................................. 4-2
アルテラ・デュアル・コンフィギュレーション IP コアのインスタンス化.............. 4-2
アルテラ・デュアル・コンフィギュレーション IP コアの参考資料..........5-1
アルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM アドレス・マッ
プ ............................................................................................................................................................. 5-1
アルテラ・デュアル・コンフィギュレーション IP コアのパラメータ................................... 5-4
アルテラ・ユニーク・チップ ID IP コアの参考資料.................................... 6-1
アルテラ・ユニーク・チップ ID IP コアのポート......................................................................... 6-1
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの追加情報.A-1
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの改訂履歴..............................A-1
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MAX 10 FPGA コンフィギュレーションの概要
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MAX® 10 の CRAM(Configuration RAM)は、以下のコンフィギュレーション手法を使用してコ
ンフィギュレーションが可能です。
• JTAG インタフェースを使用する JTAG コンフィギュレーション
• 内部フラッシュを使用する内部コンフィギュレーション
サポートされているコンフィギュレーション機能
表 1-1: MAX 10 デバイスがサポートするコンフィギュレーション手法と機能
コンフィギュレーション
手法
JTAG コンフィギュ
レーション
内部コンフィギュ
レーション
リモート・
システム・
圧縮
アップグレード
デザイン・
セキュリティ
SEU の緩和
—
—
—
あり
あり
あり
あり
あり
関連する IP コア
• アルテラ・デュアル・コンフィギュレーション IP コア—リモート・システム・アップグレー
ド機能で使用する
• アルテラ・ユニーク・チップ ID IP コア— MAX 10 デバイスのチップ ID を取得する
関連情報
• 2-1 ページの MAX 10 FPGA のコンフィギュレーション手法と機能
コンフィギュレーション手法と機能について情報を提供します。
• 3-1 ページの MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
コンフィギュレーション手法と機能の使用について情報を提供します。
• 2-18 ページの アルテラ・ユニーク・チップ ID IP コア
• 2-16 ページの アルテラ・デュアル・コンフィギュレーション IP コア
© 2016 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
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MAX 10 FPGA のコンフィギュレーション手法
と機能
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コンフィギュレーション手法
図 2-1: MAX 10 デバイスの JTAG コンフィギュレーションおよび内部コンフィギュレーションの概
要
JTAG Configuration
Configuration Data
.sof
MAX 10 Device
CRAM
Internal
Configuration
.pof
CFM
JTAG In-System Programming
JTAG コンフィギュレーション
MAX 10 デバイスでは、JTAG 命令は内部コンフィギュレーション手法よりも優先されます。
JTAG コンフィギュレーション手法を使用して、JTAG インタフェースの TDI、TDO、TMS および
TCK ピンを介して直接的にデバイスの CRAM をコンフィギュレーションすることができます。
Quartus® Prime ソフトウェアは SRAM オブジェクト・ファイル(.sof)を自動的に生成します。.sof
は、ダウンロード・ケーブルと Quartus Prime ソフトウェア・プログラマを使用してプログラミ
ングが可能です。
関連情報
3-2 ページの JTAG コンフィギュレーションによる MAX 10 デバイスのコンフィギュレーシ
ョン
Quartus Prime ソフトウェア・プログラマとダウンロード・ケーブルを使用する JTAG コンフィ
ギュレーションについて詳しい情報を提供します。
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JTAG ピン
JTAG ピン
表 2-1: JTAG ピン
ピン
TDI
機能
以下に用いるシリアル入力ピン
• 命令
• テスト・データ
• プログラミング・データ
TDO
以下に用いるシリアル出力ピン
• 命令
• テスト・データ
• プログラミング・データ
TMS
TCK
TAP コントローラ・ステート・マシ
ンの遷移を決定するコントロール信
号を提供する入力ピン
BST 回路へのクロック入力
概要
• TDI は TCK の立ち上がりエッジでサンプリ
ングされる
• TDI ピンは内部ウィーク・プルアップ抵抗を
備えている
• TDO は TCK の立ち下がりエッジでサンプリ
ングされる
• このピンは、データがデバイスからシフト・
アウトされない場合にはトライ・ステートに
なる
• TMS は TCK の立ち上がりエッジでサンプリ
ングされる
• TMS ピンは内部ウィーク・プルアップ抵抗を
備えている
—
すべての JTAG ピンは、VCCIO 1B によって駆動されます。JTAG モードでは、I/O ピンは LVTTL
あるいは LVCMOS の 3.3V~1.5V の規格をサポートします。
関連情報
• MAX 10 Device Datasheet
MAX 10 デバイスでサポートされる I/O 規格について詳しい情報を提供します。
• 3-1 ページの ガイドライン:兼用コンフィギュレーション・ピン
• 3-2 ページの 兼用ピンのイネーブル
内部コンフィギュレーション
内部コンフィギュレーションを行う前に、コンフィギュレーション・データをコンフィギュレー
ション・フラッシュ・メモリ(CFM)にプログラミングしておく必要があります。CFM に書き
込まれるコンフィギュレーション・データは、プログラム・オブジェクト・ファイル(.pof)の
一部になります。JTAG インシステム・プログラミング(ISP)を使用して、.pof を内部フラッシ
ュにプログラミングします。
内部コンフィギュレーション時には、 MAX 10 デバイスは CFM からのコンフィギュレーショ
ン・データを CRAM にロードします。
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MAX 10 FPGA のコンフィギュレーション手法と機能
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内部コンフィギュレーション・モード
2-3
内部コンフィギュレーション・モード
表 2-2: MAX 10 の機能オプションごとの内部コンフィギュレーション・モード・サポート
MAX 10 機能オプション
サポートされる内部コンフィギュレーション・モード
コンパクト
• Single Compressed Image
• Single Uncompressed Image
アナログ
•
•
•
•
•
Dual Compressed Images
Single Compressed Image
Single Compressed Image with Memory Initialization
Single Uncompressed Image
Single Uncompressed Image with Memory Initialization
注意: Dual Compressed Images モードでは、CONFIG_SEL ピンを使用してコンフィギュレーショ
ン・イメージを選択します。
関連情報
• 3-5 ページの 内部コンフィギュレーションを使用する MAX 10 デバイスのコンフィギュレ
ーション
• 2-9 ページの デュアル圧縮イメージでのリモート・システム・アップグレード
コンフィギュレーション・フラッシュ・メモリ
CFM は、コンフィギュレーショ・イメージを格納するために使用する不揮発性の内部フラッシ
ュです。CFM は、圧縮されたコンフィギュレーション・イメージを、圧縮率と MAX 10 のデバ
イスに応じて最大で 2 つまで格納することができます。デバイスで 2 つのコンフィギュレーシ
ョン・イメージを格納するには、圧縮率を 30%以上にする必要があります。
関連情報
2-20 ページの コンフィギュレーション・フラッシュ・メモリへのアクセス許可
コンフィギュレーション・フラッシュ・メモリのセクタ
10M02 を除く MAX 10 デバイスの CFM はすべて、CFM0、CFM1、CFM2 の 3 つのセクタで構成
されています。セクタは、選択した内部コンフィギュレーション・モードに応じて異なる方法で
プログラミングされます。
10M02 デバイスは CFM0 のみで構成されています。シングル圧縮イメージまたはシングル非圧
縮イメージを選択すると、10M02 デバイスの CFM0 セクタは同じような方法でプログラミング
されます。
MAX 10 FPGA のコンフィギュレーション手法と機能
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コンフィギュレーション・フラッシュ・メモリのプログラミング時間
図 2-2: アナログ機能オプションでのすべての MAX 10 デバイスのコンフィギュレーション・フラッ
シュ・メモリ・セクタの使用方法
未使用の CFM1 セクタと CFM2 セクタは、ユーザ・フラッシュ・メモリ(UFM)として使用す
ることができます。
Configuration Flash Memory Sectors
Internal Configuration
Mode
CFM2
Dual Compressed Image
CFM1
CFM0
Compressed Image 1
Single Uncompressed Image
Compressed Image 0
User Flash Memory
Uncompressed Image 0
Single Uncompressed Image
with Memory Initialization
Uncompressed Image 0 with Memory Initialization
Single Compressed Image
with Memory Initialization
Compressed Image 0 with Memory Initialization
Single Compressed Image
User Flash Memory
Compressed Image 0
関連情報
CFM と UFM のアレイ・サイズ
コンフィギュレーション・フラッシュ・メモリのプログラミング時間
表 2-3: MAX 10 デバイスでのコンフィギュレーション・フラッシュ・メモリのセクタに対するプログラ
ミング時間
注意: プログラミング時間は、システム・オーバーヘッドのみを除外した JTAG インタフェースのプロ
グラミング時間を示します。これはユーザーが経験する実際のプログラミング時間を示したも
のではありません。システム・オーバーヘッドを補償するために、 MAX 10 10M04/08/16/25/40/50
デバイスでは、デバイス・プログラミング時にフラッシュ・パラレル・モードを活用するために
Quartus Prime Programmer は強化されます。10M02 デバイスはフラッシュ・パラレル・モードを
サポートしておらず、他のデバイスとの比較においてプログラミング時間が長くなります。
デバイス
プログラミング時間(秒)
CFM2
CFM1
CFM0
10M02
—
—
5.4
10M04
6.5
4.6
11.1
10M08
12.0
8.9
20.8
10M16 と 10M25
16.4
12.6
29.0
10M40 と 10M50
30.2
22.7
52.9
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MAX 10 FPGA のコンフィギュレーション手法と機能
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イン・システム・プログラミング
2-5
イン・システム・プログラミング
MAX 10 デバイスの CFM を含む内部フラッシュを、業界標準の JTAG インタフェースを介する
ISP によってプログラミングすることができます。ISP は、CFM をプログラミング、消去、およ
び検証する機能を提供します。 MAX 10 デバイスの JTAG 回路と ISP 命令は、IEEE-1532-2002 の
プログラミング仕様に準拠しています。
MAX 10 デバイスは、ISP 時に TDI 入力ピンを介して IEEE Std. 1532 命令、アドレス、およびデー
タを受信します。データは TDO 出力ピンを介してシフト・アウトされ、期待されるデータと比較
されます。
以下は、ISP 動作の基本的な流れです。
1. ID の確認—あらゆるプログラミングまたは検証処理の前に JTAG ID が確認されます。JTAG
ID 読み出しの所要時間は、全体的なプログラミング時間との比較においてごくわずかです。
2. ISP の開始—I/O ピンがユーザー・モードから ISP モードにスムーズに遷移するようにします。
3. セクタ消去—デバイス消去のためにアドレスと命令をシフト・インし、消去パルスを印加し
ます。
4. プログラミング—アドレス、データ、プログラミング命令をシフト・インし、フラッシュ・
セルをプログラミングするためのプログラミング・パルスを生成します。この処理を内部フ
ラッシュ・セクタの各アドレスごとに繰り返します。
5. 検証—アドレスをシフト・インし、検証命令により読み出しパルスを生成し、比較用のデー
タをシフト・アウトします。この処理を内部フラッシュのアドレスごとに繰り返します。
6. ISP の終了—I/O ピンが ISP モードからユーザー・モードにスムーズに遷移するようにします。
Quartus Prime Programmer を使用して CFM をプログラミングすることもできます。
関連情報
3-8 ページの 内部フラッシュへの.pof のプログラミング
Quartus Prime Programmer を使用して.pof をプログラミングするためのステップを提供します。
ISP クランプ
通常の ISP 動作が開始する際には、すべての I/O ピンはトライ・ステートになります。デバイス
の ISP 動作時にデバイスの I/O ピンがトライ・ステートになることが望ましくない状況では、ISP
クランプ機能が使用できます。
ISP クランプ機能を使用すると、デバイスをプログラミングする際に、 Quartus Prime ソフトウ
ェアを使用して MAX 10 の各 I/O ピンを静的な状態に保持することができます。ISP クランプ・
モードでのデバイスのプログラミングが成功すると、I/O ピンの保持は解除され、デバイスは新
しいデザインに基づいて機能します。
ISP クランプは、Device and Pin Option または Pin Assignment tool で設定できます。
リアルタイム ISP
新しいデザイン・イメージで内部フラッシュを更新するための通常の ISP 動作では、デバイスは
ユーザー・モードを終了し、すべての I/O ピンはトライ・ステートになります。デバイスが新し
いデザイン・イメージのプログラミングを完了すると、リセットし、ユーザ・モードに入りま
す。
リアルタイム ISP 機能は、ユーザー・モードで動作しながら、新しいデザイン・イメージで内部
フラッシュを更新します。内部フラッシュの更新中は、デバイスは既存のデザインで動作を続け
MAX 10 FPGA のコンフィギュレーション手法と機能
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ISP 命令とリアルタイム ISP 命令
ます。新しいデザイン・イメージのプログラミング処理が完了しても、デバイスはリセットされ
ません。新しいデザイン・イメージによる更新は次のコンフィギュレーション・サイクルから有
効になります。
ISP 命令とリアルタイム ISP 命令
表 2-4: MAX 10 の ISP 命令とリアルタイム ISP 命令
命令
命令コード
CONFIG_IO
00 0000 1101
PULSE_NCONFIG
00 0000 0001
ISC_ENABLE_HIZ
(1)
ISC_ENABLE_CLAMP
(1)
(2)
10 1100 1100
(1)
10 0011 0011
ISC_DISABLE
10 0000 0001
ISC_PROGRAM (2)
10 1111 0100
概要
• JTAG ポートを介して IOCSR を使用することによ
り、JTAG テスト向けに I/O のリコンフィギュレーシ
ョンを可能にする。これはコンフィギュレーション
中、もしくは終了後に実行される
• CONFIG_IO 命令を発行する前に、nSTATUS ピンが
High になる必要がある
ピンの Low のパルスをエミュレーションする
ことにより、物理的なピンに作用を与えずにリコンフ
ィギュレーションをトリガする
nCONFIG
• デバイスを ISP モードにし、すべての I/O ピンをト
ライ・ステートにし、すべてのコア・ドライバ、ロ
ジック、およびレジスタを駆動する
• ISC_DISABLE 命令がロードされ、更新されるまで、
デバイスは ISP モードを維持する
• ISC_ENABLE 命令は必須の命令。この要件は ISC_
ENABLE_CLAMP 命令または ISC_ENABLE_HIZ 命令によ
って満たされる
• デバイスを ISP モードにし、すべての I/O ピンを強
制的に JTAG バウンダリ・スキャン・レジスタの内
容に従わせる
• この命令がアクティブにされると、コアのドライバ、
ロジック、およびレジスタのすべてが凍結される。
I/O ピンは、デバイスが正常に ISP モードを終了す
るまでクランプされたままになる
• デバイスの ISP モードを終了させる
• ISC_DISABLE 命令は、テスト動作状態またはアイド
ル状態で 200 µs 待機した後ただちに正常に終了す
る
デバイスをイン・システム・プログラミングにセット
する。プログラミングは、テスト動作状態またはアイ
ドル状態で生じる
命令と ISC_ENABLE_CLAMP 命令はコア・ロジックから発行しないでください。
デバイスが ISP モードまたはリアルタイム ISP モードでなければ、ENABLE 命令と DISABLE 命令
を除くすべての ISP 命令とリアルタイム ISP 命令は無効にされます。
ISC_ENABLE_HIZ
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初期化コンフィギュレーション・ビット
命令
ISC_NOOP (2)
命令コード
10 0001 0000
2-7
概要
• ISP モードを終了することなくデバイスを非動作モ
ードにセットし、これは ISC_Default レジスタをタ
ーゲットにする
• 以下の場合に使用する
• 2 つ以上の ISP 準拠デバイスが ISP モードでアク
セスされている
• かつ、デバイスのサブセットが何らかの命令を処
理する間に、他のより複雑なデバイスが与えられ
た処理の付加的なステップを仕上げている
ISC_ADDRESS_SHIFT (2)
10 0000 0011
ISC_ERASE (2)
10 1111 0010
ISC_READ (2)
10 0000 0101
BGP_ENABLE
01 1001 1001
BGP_DISABLE
01 0110 0110
デバイスをフラッシュ・アドレスのロード向けにセッ
トする。フラッシュ・アドレス・レジスタである ISC_
Address をターゲットにする
• 内部フラッシュの消去向けにデバイスをセットする
• ISC_ADDRESS_SHIFT 命令の後に発行する
• 通常のユーザー・バイアス状態で内部フラッシュを
検証するためにデバイスをセットする
• ISC_READ 命令は、バースト・モードとして知られて
いる、明確なアドレス指定と自動的なインクリメン
トをサポート
• デバイスをリアルタイム ISP モードにセットする
• デバイスのユーザ・モードを維持しながら内部フラ
ッシュ・コンフィギュレーション・セクタへアクセ
スすることを可能にする
• デバイスのリアルタイム ISP モードを終了させる
• リコンフィギュレーションによりさえぎられると、
デバイスは BGP_DISABLE 命令を使用してリアルタイ
ム ISP モードを終了しなければならない
注意: サポートされていない JTAG 命令を使用しないでください。デバイスを未知の状態にし、
操作を回復するために電源の再投入が必要になる恐れがあります。
初期化コンフィギュレーション・ビット
初期化コンフィギュレーション・ビット(ICB)は MAX 10 デバイスのコンフィギュレーション
機能の設定を格納しています。ICB 設定は Convert Programming File 機能の使用時にセットでき
ます。
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初期化コンフィギュレーション・ビット
表 2-5: MAX 10 デバイス向け ICB 値およびその概要
コンフィギュレーション設定
Power On Reset Scheme
概要
デフォルト状態と値
デバイスのパワー・オン・リセット(POR)手
法を指定します。
Instant ON
• Instant ON
• Fast POR delay
• Slow POR delay
• 有効:デバイス・コンフィギュレーション
時に I/O をウィーク・プルアップにセット
する
• 無効:I/O 入力をトライ・ステートにする
有効
Configure device from CFM0 有効:
only
• CONFIG_SEL ピン設定がディセーブルにされ
る
• デバイスは自動的にイメージ 0 をロードす
る
• イメージ 0 で不具合が生じた場合にデバイ
スはイメージ 1 をロードしない
無効
Set I/O to weak pull-up prior
usermode
無効:
• 最初のイメージで不具合が生じた場合にデ
バイスが自動的に Secondary イメージをロ
ードする
Use secondary image ISP data .pof に含めるための ISP データを、Initial イメ
as default setting when
ージまたは Secondary イメージから選択しま
available
す。
無効
• 無効:Initial イメージからの ISP データを使
用する
• 有効:Secondary イメージからの ISP データ
を使用する
ISP データは、ISP 時のピンの状態の情報を含
んでいます。これはウィーク・プルアップを使
用するトライ・ステートにもでき、I/O の状態
をクランプすることもできます。ISP クラン
プは、Device and Pin Option または Pin
Assignment ツールから設定できます。
Verify Protect
検証プロテクト機能を有効または無効にする
無効
Allow encrypted POF only
有効にすると、暗号化されていない.pof を使用
した場合にコンフィギュレーション・エラーが
生じる
無効
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コンフィギュレーション機能
コンフィギュレーション設定
概要
2-9
デフォルト状態と値
JTAG Secure(3)
JTAG セキュア機能を有効または無効にする
無効
Enable Watchdog
リモート・システム・アップグレード向けにウ
ォッチドッグ・タイマを有効または無効にする
有効
Watchdog value
リモート・システム・アップグレード向けにウ
ォッチドッグ・タイマの値を設定する
0x1FFF (4)
関連情報
• 3-5 ページの .pof と ICB 設定
• 2-27 ページの インスタント・オン
インスタント・オンやその他のパワー・オン・リセット手法について詳しい情報を提供しま
す。
• 2-19 ページの 検証プロテクト
• 2-19 ページの JTAG セキュア・モード
• 2-6 ページの ISP 命令とリアルタイム ISP 命令
• 2-16 ページの ユーザー・ウォッチドッグ・タイマ
• 3-7 ページの Convert Programming Files による.pof の生成
Convert Programming File を使用して.pof を生成する際の ICB 設定について、詳しい情報を提
供します。
コンフィギュレーション機能
デュアル圧縮イメージでのリモート・システム・アップグレード
MAX 10 デバイスは、リモート・システム・アップグレード機能をサポートしています。デュア
ル圧縮イメージでの内部コンフィギュレーション・モードを選択した際には、リモート・システ
ム・アップグレード機能はすべての MAX 10 デバイスでデフォルトで有効になります。
MAX 10 デバイスのリモート・システム・アップグレード機能は、以下の機能を提供します。
•
•
•
•
リモート・コンフィギュレーションの制御
エラー検出、エラー・リカバリと、エラー情報の提供
ダイレクト・アプリケーション・コンフィギュレーション・イメージをサポート
圧縮され、暗号化された.pof をサポート
アルテラのデュアル・コンフィギュレーション IP コアまたはリモート・システム・アップグレ
ード回路の使用により、 MAX 10 デバイスのリモート・システム・アップグレード・ブロックに
アクセスできます。
(3)
(4)
JTAG セキュア機能は、 Quartus Prime ではデフォルトで無効にされています。JTAG セキュア機能
を使用するためのサポートについては、アルテラにお問い合わせください。
ウォッチドッグ・タイマの値は使用する MAX 10 デバイスによって異なります。詳しくはユーザ
ー・ウォッチドッグ・タイマの項を参照してください。
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リモート・システム・アップグレードのフロー
関連情報
AN 741: Remote System Upgrade for MAX 10 FPGA Devices over UART with the Nios II Processor
MAX 10 FPGA デバイスのリモート・システム・アップグレード向けリファレンス・デザインを
提供します。
リモート・システム・アップグレードのフロー
アプリケーション・コンフィギュレーション・イメージであるイメージ 0 とイメージ 1 は、どち
らも CFM に格納されます。 MAX 10 デバイスは、CFM からどちらか 1 つのアプリケーション・
コンフィギュレーション・イメージをロードします。
図 2-3: MAX 10 デバイスのリモート・システム・アップグレードのフロー
リコ
ー
シ
ョ
ン
パワーアップ
ュ
レ
ギ
フィ
リ
コ
ン
Configure device
from CFM0 only が
有効にされた際のフロー
CONFIG_SEL=0
ョン
ーシ
ュレ
ィギ
ンフ
CONFIG_SELピンを
サンプリング
CONFIG_SEL=1
パワーアップ
最初のエラーが発生
Image 0
Image 1
2番目の
エラーが発生
生
発
レ
ュ
ギ
ィ
フ
ー
ラ
ン
エ
コ
リ
2番目の
エラーが発生
ン
ョ
シ
ー
リコンフィギュレーション
まで待機
リコ
ンフ
ィギ
ュレ
ーシ
ョン
最初のエラーが発生
リモート・システム・アップグレード機能は、以下のシーケンスでエラーを検出します。
1. 電源投入後、デバイスは CONFIG_SEL ピンをサンプリングして、どちらのアプリケーション・
コンフィギュレーション・イメージをロードするかを判断します。後に続くリコンフィギュ
レーションのために、リモート・システム・アップグレード回路の入力レジスタによって
CONFIG_SEL ピンの設定を上書きすることができます。
2. エラーが生じると、リモート・システム・アップグレード機能はもう一方のアプリケーショ
ン・コンフィギュレーション・イメージをロードすることにより回復します。以下に示すエ
ラーにより、リモート・システム・アップグレード機能はもう一方のアプリケーション・コ
ンフィギュレーション・イメージをロードします。
Altera Corporation
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
リモート・システム・アップグレード回路
2-11
• 内部 CRC エラー
• ユーザー・ウォッチドッグ・タイマのタイムアウト
3. 回復のコンフィギュレーションが完了してデバイスがユーザー・モードになると、リモート・
システム・アップグレード回路を使用して、エラーの原因およびどちらのアプリケーション・
イメージで障害が発生したかを確認することができます。
4. 2 番目のエラーが発生した場合、デバイスはリコンフィギュレーション・ソースを待ちます。
Auto-restart configuration after error が有効になっていれば、デバイスはリコンフィギュレー
ション・ソースを待つことなくリコンフィギュレーションします。
5. リコンフィギュレーションは、以下の操作によってトリガされます。
• 外部から nSTATUS を Low に駆動する
• 外部から nCONFIG を Low に駆動する
• RU_nCONFIG を Low に駆動する
リモート・システム・アップグレード回路
図 2-4: リモート・システム・アップグレード回路
Internal Oscillator
Status Register (SR)
Previous
State
Register 2
Bit[31..0]
Current
State
Logic
Bit[33..0]
Previous
State
Register 1
Bit[31..0]
Control Register
Bit [38..0]
Logic
Input Register
Bit [38..0]
update
RU
Master
State
Machine
Logic
RU
Reconfiguration
State
Machine
Shift Register
din
Bit [40..39]
dout
din
dout
Bit [38..0]
capture
clkout capture
Logic
RU_DIN
RU_SHIFTnLD
update
clkin
RU_CLK
RU_CAPTnUPDT
timeout User
Watchdog
Timer
RU_DOUT
RU_nCONFIG
RU_nRSTIMER
Logic Array
リモート・システム・アップグレード回路は、以下のように機能します。
MAX 10 FPGA のコンフィギュレーション手法と機能
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Altera Corporation
2-12
UG-M10CONFIG
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リモート・システム・アップグレード回路の信号
•
•
•
•
•
コンフィギュレーションの現在の状態をトラッキングする
すべてのリコンフィギュレーション・ソースをモニタリングする
アプリケーション・コンフィギュレーション・イメージを設定できるようにする
エラーが発生した場合に、デバイスをフォールバック・コンフィギュレーションに戻す
失敗したアプリケーション・コンフィギュレーション・イメージの情報へのアクセスを提供
する
リモート・システム・アップグレード回路の信号
表 2-6: MAX 10 デバイスのリモート・システム・アップグレード回路の信号
コア信号名
RU_DIN
RU_DOUT
RU_nRSTIMER
RU_nCONFIG
RU_CLK
Altera Corporation
ロジック信号名
regin
regout
rsttimer
rconfig
clk
入力/出力
概要
入力
シフト・レジスタへのデータの書き込みのために、
RU_CLK の立ち上がりエッジでこの信号を使用する。
シフト・レジスタへデータをロードするには、RU_
SHIFTnLD をアサートする。
出力
シフト・レジスタから出力データを取得するため
に、この信号を使用する。RU_SHIFTnLD がアサート
されている場合に RU_CLK の各立ち上がりエッジで
データが出力される。
入力
• ユーザー・ウォッチドッグ・タイマをリセットす
るためにこの信号を使用する。この信号の立ち
下がりエッジでユーザー・ウォッチドッグ・タイ
マのリセットがトリガされる。
• タイマをリセットするには、RU_nRSTIMER 信号を
少なくとも 250 ns パルスする。
入力
デバイスのリコンフィギュレーションのために、こ
の信号を使用する。リモートシステム・アップグレ
ード機能を有効にしている場合にこの信号を Low
に駆動すると、デバイスのリコンフィギュレーショ
ンがトリガされる。
入力
リモート・システム・アップグレード回路のクロッ
ク。リモートシステム・アップグレード機能を有効
にしている場合のユーザー・モードで、このクロッ
ク・ドメイン内のすべてのレジスタが有効にされ
る。シフト・レジスタと入力レジスタはポジティ
ブ・エッジ・フリップフロップ。
MAX 10 FPGA のコンフィギュレーション手法と機能
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リモート・システム・アップグレード回路の入力コントロール
コア信号名
ロジック信号名
RU_SHIFTnLD
入力/出力
入力
shiftnld
RU_CAPTnUPDT
入力
captnupdt
2-13
概要
リモート・システム・アップグレード回路のモード
を決定する信号を制御する。
• RU_SHIFTnLD が Low に駆動され、RU_CAPTnUPDT
が Low に駆動されると、入力レジスタに RU_CLK
の立ち上がりエッジでシフト・レジスタの内容が
ロードされる。
• RU_SHIFTnLD が Low に駆動され、RU_CAPTnUPDT
が Hing に駆動されると、シフト・レジスタは
RU_CLK の立ち上がりエッジで input_cs_ps から
値をキャプチャする。
• RU_SHIFTnLD が Hogh に駆動されると RU_
CAPTnUPDT は無視され、シフト・レジスタは RU_
CLK の立ち上がりエッジでデータをシフトする。
関連情報
MAX 10 Device Datasheet
リモート・システム・アップグレードのタイミング仕様について詳しい情報を提供します。
リモート・システム・アップグレード回路の入力コントロール
リモート・システム・アップグレード回路には 3 つの動作モードがあります。
• アップデート — 入力レジスタにシフト・レジスタの値をロードする
• キャプチャ — シフト・アウトされるデータをシフト・レジスタにロードする
• シフト — ユーザー・ロジックにデータをシフト・アウトする
表 2-7: リモート・システム・アップグレード回路へのコントロール入力
リモート・システム・アップグレード回路のコントロール入力
RU_SHIFTnLD
RU_CAPTnUPDT
0
0
0
1
0
1
シフト・
シフト・
レジスタ
レジスタ
[40]
[39]
ドント・ケア ドント・ケア
0
0
MAX 10 FPGA のコンフィギュレーション手法と機能
フィードバック
0
1
レジスタの入力設定
動作モード
アップデー
ト
キャプチャ
キャプチャ
シフト・
入力
レジスタ
レジスタ
[38:0]
[38:0]
シフト・レジ シフト・レジ
スタ[38:0]
スタ[38:0]
現在のステ
ート
入力レジスタ
[38:0]
{8'b0、前回の
ステート・ア 入力レジスタ
[38:0]
プリケーシ
ョン 1}
Altera Corporation
2-14
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リモート・システム・アップグレードの入力レジスタ
リモート・システム・アップグレード回路のコントロール入力
RU_SHIFTnLD
RU_CAPTnUPDT
シフト・
シフト・
レジスタ
レジスタ
[40]
[39]
レジスタの入力設定
動作モード
0
1
1
0
キャプチャ
0
1
1
1
キャプチャ
1
ドント・ケア ドント・ケア ドント・ケア
シフト
シフト・
入力
レジスタ
レジスタ
[38:0]
[38:0]
{8'b0、前回の
ステート・ア 入力レジスタ
[38:0]
プリケーシ
ョン 2}
入力レジス
タ[38:0]
入力レジスタ
[38:0]
{ru_din、シフ
入力レジスタ
ト・レジスタ
[38:0]
[38:1]}
以下に、リモート・システム・アップグレード回路のコントロール入力の駆動例を示します。
• RU_SHIFTnLD を High に駆動し 1'b1 にすると、シフト・レジスタは RU_CLK の各立ち上がりエ
ッジでデータをシフトし、RU_CAPTnUPDT は機能しない
• RU_SHIFTnLD と RU_CAPTnUPDT の両方を Low に駆動し 1'b0 にすると、入力レジスタに RU_CLK
の立ち上がりエッジでシフト・レジスタの内容がロードされる
• RU_SHIFTnLD を Low に駆動し 1'b0 にし、RU_CAPTnUPDT を High に駆動して 1'b1 にすると、シ
フト・レジスタは RU_DCLK の立ち上がりエッジで値をキャプチャする
リモート・システム・アップグレードの入力レジスタ
表 2-8: MAX 10 デバイスのリモート・システム・アップグレードの入力レジスタ
ビット
名前
38:14
予約
13
ru_config_sel
12
ru_config_sel_
overwrite
11:0
予約
Altera Corporation
概要
予約—0 にセット
• 0:コンフィギュレーション・イメージ 0 をロードする
• 1:コンフィギュレーション・イメージ 1 をロードする
このビットは ru_config_sel_overwrite が 1 にセットされて
いる場合にのみ有効。
• 0:CONFIG_SEL ピンの上書きをディセーブルする
• 1:CONFIG_SEL ピンの上書きをイネーブルする
予約—0 にセット
MAX 10 FPGA のコンフィギュレーション手法と機能
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2015.12.14
リモート・システム・アップグレード・ステータス・レジスタ
2-15
リモート・システム・アップグレード・ステータス・レジスタ
表 2-9: リモート・システム・アップグレード・ステータス・レジスタ— MAX 10 デバイスの現在のステ
ート・ロジック・ビット
ビット
名前
33:30
msm_cs
29
ru_wd_en
28:0
wd_timeout_value
概要
マスタ・ステート・マシン(MSM)の現在の状態。
イネーブルされたユーザー・ウォッチ・ドッグ・タイマの現在の
状態。デフォルト・ステートはアクティブ High。
全 29 ビットのウォッチドッグ・タイム・アウトの現在の値。
表 2-10: リモート・システム・アップグレード・ステータス・レジスタ— MAX 10 デバイスの前回のス
テート・ビット
ビット
名前
31
nCONFIG
30
crcerror
29
nstatus
28
wdtimer
27:26
予約
25:22
msm_cs
21:0
予約
概要
MAX 10 デバイスに以前のアプリケーション・コンフィギュレー
ションを終了させたリコンフィギュレーション・ソースを示す、
アクティブ High のフィールド。同時に生じた場合には、より大
きな数のビットが優先される。たとえば、nconfig と ru_nconfig
が同時にトリガされると、nconfig は ru_nconfig よりも優先され
る。
予約—0 にセット
リコンフィギュレーション・イベントが発生した際の MSM の状
態。リコンフィギュレーションは、デバイスにこれまでのアプリ
ケーション・コンフィギュレーションを中断させる。
予約—0 にセット
関連情報
5-1 ページの アルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM アドレス・
マップ
マスタ・ステート・マシン
マスタ・ステート・マシン(MSM)は現在のコンフィギュレーション・モードをトラッキング
し、また、ユーザー・ウォッチドッグ・タイマを有効にします。
表 2-11: MAX 10 デバイスでのリモート・システム・アップグレードのマスタ・ステート・マシンの現在
の状態の説明
msm_cs 値
状態の説明
0010
イメージ 0 がロードされている
0011
アプリケーション・イメージへの差し戻しが生じた後でイメージ
1 がロードされている
0100
イメージ 1 がロードされている
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2-16
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ユーザー・ウォッチドッグ・タイマ
msm_cs 値
0101
状態の説明
アプリケーション・イメージへの差し戻しが生じた後でイメージ
0 がロードされている
ユーザー・ウォッチドッグ・タイマ
ユーザー・ウォッチドッグ・タイマは、停止状態に陥ったデバイスによるアプリケーション・コ
ンフィギュレーションの失敗を防ぎます。デバイスへのアプリケーション・コンフィギュレーシ
ョンのロードが成功すると、動作エラーを検出するためにタイマを使用できます。
カウンタは 29 ビット幅で、2 29 の最大カウント値を有します。ユーザー・ウォッチドッグ・タ
イマの値を指定する際には、上位側 12 ビットのみを指定します。タイマ設定の精度は 217 サイ
クルです。サイクル時間は、ユーザー・ウォッチドッグ・タイマの内部オシレータの周波数に基
づきます。カウンタおよびデバイスの内部オシレータに基づいて、サイクル時間を 9 ms~244 s
にセットできます。
図 2-5: MAX 10 デバイスのウォッチドッグ・タイマの計算式
タイマは、アプリケーション・コンフィギュレーションがユーザー・モードに入るとすぐにカウ
ントを開始します。リモート・システム・アップグレード回路は、タイマが設定時間に達すると
タイムアウト信号を生成し、ステータス・レジスタを更新し、回復コンフィギュレーション・イ
メージのロードをトリガします。タイマをリセットするには、RU_NRSTIMER を 250ns 以上パルス
します。
ウォッチドッグ・タイマを有効にすると、この設定はすべてのイメージに適用され、すべてのイ
メージがタイマをリセットするためのソフト・ロジック・コンフィギュレーションを含むことが
必要になります。アプリケーション・コンフィギュレーションは、コントロール・ブロックのレ
ジスタをリセットします。
関連情報
• User Watchdog Internal Circuitry Timing Specifications
ユーザー・ウォッチドッグの周波数について詳しい情報を提供します。
• 2-7 ページの 初期化コンフィギュレーション・ビット
アルテラ・デュアル・コンフィギュレーション IP コア
アルテラ・デュアル・コンフィギュレーション IP コアは、Avalon-MM インタフェースを介して
以下の機能を提供します。
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MAX 10 FPGA のコンフィギュレーション手法と機能
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コンフィギュレーション・デザイン・セキュリティ
2-17
• RU_nCONFIG をアサートしてリコンフィギュレーションをトリガする
• ウォッチ・ドッグ・タイマが有効になっている場合に、RU_nRSTIMER をアサートしてウォッチ
ドッグ・タイマをリセットする
• リモート・システム・アップグレード回路の入力レジスタにコンフィギュレーション設定を
書き込む
• リモート・システム・アップグレード回路から情報を読み出す
図 2-6: アルテラ・デュアル・コンフィギュレーション IP コアのブロック図
clk
nreset
Altera
Dual Configuration
avmm_rcv_address[2..0]
avmm_rcv_read
avmm_rcv_writedata[31..0]
avmm_rcv_write
avmm_rcv_readdata[31..0]
関連情報
• 5-1 ページの アルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM アドレ
ス・マップ
• Avalon Interface Specifications
アルテラ・デュアル・コンフィギュレーション IP コアに用いる Avalon-MM インタフェース
の仕様について詳しい情報を提供します。
• 4-2 ページの アルテラ・デュアル・コンフィギュレーション IP コアのインスタンス化
コンフィギュレーション・デザイン・セキュリティ
MAX 10 のデザイン・セキュリティ機能は、以下の機能をサポートしています。
• 暗号化 — 高度暗号化規格(AES)を内蔵して 128 ビット・キーの業界標準のデザイン・セキ
ュリティ・アルゴリズムをサポート
• チップ ID — デバイス固有の識別子
• JTAG セキュア・モード — JTAG 命令のアクセスを制限する
• 検証プロテクト — オプションで CFM 内容のリードバックをディセーブルできる
AES 暗号化保護
MAX 10 のデザイン・セキュリティ機能は、デザインに以下のセキュリティ保護を提供します。
• 複製に対するセキュリティ—不揮発性キーは MAX 10 デバイス内に安全に保存され、いかな
るインタフェースを介しても読み出しされません。このキーなしで攻撃者が暗号化されたコ
ンフィギュレーション・イメージを復号することはできません。
• リバース・エンジニアリングに対するセキュリティ—暗号化されたコンフィギュレーション・
ファイルからのリバース・エンジニアリングは、ファイルを復号しなければならないために
非常に困難かつ時間がかかります。
• 改ざんに対するセキュリティ—JTAG ソースと暗号化された.pof(EPOF)のみを有効にする
と、 MAX 10 デバイスは同じキーで暗号化されたコンフィギュレーション・ファイルのみを
受け入れます。さらに、JTAG インタフェースを介するコンフィギュレーションはブロックさ
れます。
MAX 10 FPGA のコンフィギュレーション手法と機能
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2-18
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2015.12.14
暗号化と復号
関連情報
3-7 ページの Convert Programming Files による.pof の生成
暗号化と復号
MAX 10 は AES での暗号化をサポートしています。プログラミング・ビットストリームはユーザ
ーが指定した暗号化キーに基づいて暗号化されます。 MAX 10 では、このキーは内部フラッシュ
に格納される ICB 設定に含められます。したがってキーは揮発しませんが、ユーザーはデバイ
スのチップ全体の消去を行うことにより、キーをクリアまたは削除できます。
圧縮とともに暗号化をする場合には、 Quartus Prime ソフトウェアの使用により、まずコンフィ
ギュレーション・ファイルが圧縮され、次に暗号化されます。コンフィギュレーション時には、
デバイスはまずコンフィギュレーション・ファイルを復号し、次に解凍します。
ヘッダならびに I/O コンフィギュレーション・シフト・レジスタ(IOCSR)データは暗号化され
ません。IOCSR チェインがプログラミングされた後に復号ブロックがアクティブになります。
復号ブロックは、コア・データとポストアンブルのみを復号します。
関連情報
2-20 ページの 使用できる JTAG 命令
ユニーク・チップ ID
ユニーク・チップ ID は、以下の機能を提供します。
• 権限のないデバイスからデザインを保護するためのセキュリティ機能として、デザイン上で
デバイスの識別をする
• 各 MAX 10 デバイスに、書込み保護を備えた不揮発性 64 ビットのユニーク ID を提供する
アルテラ・ユニーク・チップ ID IP コアを使用して、 MAX 10 デバイスのチップ ID を取得でき
ます。
関連情報
• 4-1 ページの アルテラ・ユニーク・チップ ID IP コア
• 6-1 ページの アルテラ・ユニーク・チップ ID IP コアのポート
アルテラ・ユニーク・チップ ID IP コア
図 2-7: アルテラ・ユニーク・チップ ID IP コアのブロック図
clkin
data_valid
Altera Unique
Chip ID
reset
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chip_id[63..0]
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
JTAG セキュア・モード
2-19
最初の状態では、ユニーク・チップ ID ブロックから読み出されるデータがないので data_valid
信号は Low です。clkin 入力ポートにクロック信号を供給すると、アルテラ・ユニーク・チップ
ID IP コアがユニーク・チップ ID ブロックを介してデバイスのチップ ID の取得を開始します。
デバイスのチップ ID を取得すると、アルテラ・ユニーク・チップ ID IP コアは data_valid 信号
をアサートして、出力ポートでチップ ID 値の読み出しの準備が整ったことを示します。
この動作は、data_valid 信号が Low の際に別のクロック信号を供給した場合にのみ繰り返され
ます。別のクロック信号を供給した際に data_valid 信号が Hogh であれば、chip_id[63..0]出
力がデバイスのチップ ID を保持しているために、動作が停止します。
data_valid
信号が High になるためには少なくとも 67 クロック・サイクルが必要です。
デバイスをリコンフィギュレーションする、または、アルテラ・ユニーク・チップ ID IP コアを
リセットするまで、chip_id[63:0]出力ポートはデバイスのチップ ID の値を保持します。
JTAG セキュア・モード
JTAG Secure モードでは、必須の JTAG 1149.1 命令のみをデバイスで使用できます。
JTAG セキュアは、Convert Programming Files で.pof を生成する際に有効にできます。JTAG セキ
ュア・モードを終了するには、UNLOCK JTAG 命令を発行します。LOCK JTAG 命令がデバイスを再
び JTAG セキュア・モードにします。LOCK と UNLOCK の JTAG 命令は、JTAG コア・アクセスによ
ってのみ発行できます。
関連情報
• 2-20 ページの 使用できる JTAG 命令
• 2-20 ページの コンフィギュレーション・フラッシュ・メモリへのアクセス許可
• 3-7 ページの Convert Programming Files による.pof の生成
JTAG セキュア・モードの命令
表 2-12: MAX 10 デバイスの JTAG セキュア・モードの命令
JTAG 命令
命令コード
LOCK
10 0000 0010
UNLOCK
10 0000 1000
概要
• JTAG セキュア・モードを有効にする
• 外部ピンとコアとの両方からの、JTAG へのアク
セスをブロックする
JTAG セキュア・モードを無効にする
検証プロテクト
検証プロテクトは、CFM セキュリティを強化するためのセキュリティ機能です。Verify Protect
を有効にすると、CFM ではプログラミングと消去の動作のみが可能になります。この機能は、
CFM の内容がコピーされることを防ぎます。
検証プロテクト機能は、Quartus PrimeProgrammer で Verify Protect を有効にすることによりオン
にできます。
関連情報
2-20 ページの コンフィギュレーション・フラッシュ・メモリへのアクセス許可
MAX 10 FPGA のコンフィギュレーション手法と機能
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Altera Corporation
2-20
UG-M10CONFIG
2015.12.14
使用できる JTAG 命令
使用できる JTAG 命令
表 2-13: JTAG セキュア・モードと暗号化の設定に応じて使用できる JTAG 命令
JTAG セキュア・モード
暗号化
概要
すべての JTAG 命令が有効
無効
無効
下記以外のすべての JTAG 命令が有効
有効
有効
• CONFIGURE
無効
下記以外のすべての JTAG 命令が有効
有効
•
•
•
•
•
•
SAMPLE/PRELOAD
BYPASS
EXTEST
IDCODE
UNLOCK
LOCK
関連情報
• 2-19 ページの JTAG セキュア・モード
• 2-18 ページの 暗号化と復号
コンフィギュレーション・フラッシュ・メモリへのアクセス許可
JTAG セキュア・モードと検証プロテクト機能により、CFM 操作の許可範囲が決定されます。以
下の表に、セキュリティ設定に基づいて許可される操作をリストします。
表 2-14: MAX 10 デバイスの CFM 許可
JTAG セキュア・モードが有効
JTAG セキュア・モードが無効
検証プロテクトが
検証プロテクトが
検証プロテクトが
検証プロテクトが
無効
有効
無効
有効
コアを介した
ISP
不正な操作
不正な操作
不正な操作
不正な操作
JTAG ピンを介
した ISP
完全なアクセス
プログラミングと
消去のみ
アクセスなし
アクセスなし
コアを介したリ
完全なアクセス
アル・タイム ISP
プログラミングと
消去のみ
アクセスなし
アクセスなし
JTAG ピンを介
したリアル・タ 完全なアクセス
イム ISP
プログラミングと
消去のみ
アクセスなし
アクセスなし
操作
Altera Corporation
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
SEU の緩和とコンフィギュレーション・エラーの検出
JTAG セキュア・モードが有効
操作
コアを介した
UFM インタフ
ェース (5)
2-21
JTAG セキュア・モードが無効
検証プロテクトが
検証プロテクトが
検証プロテクトが
検証プロテクトが
無効
有効
無効
有効
完全なアクセス
完全なアクセス
完全なアクセス
完全なアクセス
関連情報
• 2-19 ページの JTAG セキュア・モード
• 2-19 ページの 検証プロテクト
SEU の緩和とコンフィギュレーション・エラーの検出
MAX 10 デバイス内蔵の専用回路がエラー検出巡回冗長検査(EDCRC)機能を構成します。この
機能を、SEU(Single Event Upset)やソフト・エラーの緩和のために使用します。
ハード化されたオンチップ EDCRC 回路により、デバイスのフィッティングに影響を与えること
なく以下の動作を行うことができます。
• コンフィギュレーション中に巡回冗長検査(CRC)エラーを自動検出する
• ユーザー・モードでオプションの CRC エラー検出により SEU を特定する
• JTAG インタフェースを介したエラー検出検証によりエラー検出をテストする
関連情報
• 3-9 ページの エラー検出機能の検証
• 3-9 ページの エラー検出の有効化
• 3-10 ページの ユーザー・インタフェースを介したエラー検出ブロックへのアクセス
コンフィギュレーション・エラー検出
コンフィギュレーション・モードでは、コンフィギュレーション・データにフレーム・ベースの
CRC が格納されており、各データ・フレームの CRC 値を含んでいます。
MAX 10 デバイスは、コンフィギュレーション中に受信したデータのフレームに基づいて CRC
値を計算し、それをデータ・ストリームのフレームの CRC 値と比較します。コンフィギュレー
ションは、デバイスがエラーを検出するか、すべての値が計算されるまで継続します。
MAX 10 デバイスでは、CRC は Quartus Prime ソフトウェアで計算され、コンフィギュレーショ
ン・ビット・ストリームの一部としてデバイスにダウンロードされます。デバイスは、コンフィ
ギュレーション・モードの終了時に CRC を 32 ビットのストレージ・レジスタに格納します。
ユーザー・モード・エラー検出
SEU は、イオン化した粒子に起因する CRAM ビット状態の変化です。 MAX 10 デバイスは内蔵
のエラー検出回路を有しており、CRAM セル内のデータ破損を検出します。
(5)
デュアル圧縮イメージ・モードを選択した場合に、コアを介して UFM のインタフェースが有効に
なります。
MAX 10 FPGA のコンフィギュレーション手法と機能
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Altera Corporation
2-22
UG-M10CONFIG
2015.12.14
エラー検出ブロック
このエラー検出機能は、コンフィギュレーション後の CRAM ビットの CRC を持続的に計算しま
す。デバイス・コンテンツの CRC は、コンフィギュレーション終了時に取得した計算済み CRC
値と比較されます。CRC 値が一致すれば、現在のコンフィギュレーション CRAM ビットにエラ
ーはありません。このエラー検出プロセスは、nCONFIG を Low に設定することによりデバイスが
リセットされるまで継続されます。
MAX 10 デバイスのエラー検出回路では、32 ビットの CRC IEEE Std. 802 と 32 ビットの多項式を
CRC ジェネレータとして使用しています。したがって、デバイスは 32 ビットの CRC 演算を処
理します。SEU が生じていなければ、得られる 32 ビットのシグネチャ値は 0x000000 になり、結
果として生じる CRC_ERROR の出力信号は 0 になります。デバイスに SEU が生じていれば、得ら
れるシグネチャ値がゼロ以外になり、CRC_ERROR 出力信号は 1 になります。nCONFIG ピンを Low
にストローブして FPGA をリコンフィギュレーションするか、または、エラーを無視するかを決
定する必要があります。
エラー検出ブロック
図 2-8: エラー検出ブロック図
関係する 2 つの 32 ビット・レジスタであるシグネチャ・レジスタとストレージ・レジスタを含
む、エラー検出ブロックのブロック図を示します。
Error Detection
State Machine
Control Signals
Compute & Compare
CRC
32
32
32-bit Storage
Register
32-bit Signature
Register
32
CRC_ERROR
エラー検出回路には、計算された CRC シグネチャとあらかじめ計算された CRC 値を格納する 2
つの 32 ビット・レジスタのセットがあります。シグネチャ・レジスタがゼロ以外の値になると、
CRC_ERROR ピンが High になります。
表 2-15: MAX 10 デバイスのエラー検出レジスタ
レジスタ
32 ビット・
シグネチャ・
レジスタ
Altera Corporation
概要
このレジスタは CRC シグネチャを格納します。シグネチャ・レジスタが格納
するのは、あらかじめ計算された CRC 値とユーザー・モードで計算された CRC
値とを比較した結果です。エラーが検出されなければ、シグネチャ・レジスタ
はすべてゼロになります。シグネチャ・レジスタがゼロ以外であれば、コンフ
ィギュレーション CRAM の内容のエラーを示しています。CRC_ERROR 信号は
このレジスタの内容に基づきます。
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
CHANGE_EDREG JTAG 命令
レジスタ
32 ビット・
ストレージ・
レジスタ
2-23
概要
このレジスタには、あらかじめ計算された 32 ビットの CRC シグネチャがコン
フィギュレーション・ステージの終了時にロードされます。このシグネチャ
は、ユーザー・モード時に CRC エラーを計算するために 32 ビットの Compute
and Compare CRC ブロックにロードされます。このレジスタは、CHANGE_EDREG
JTAG 命令の実行時に 32 ビットのスキャン・チェインを形成します。CHANGE_
EDREG JTAG 命令で、ストレージ・レジスタの内容を変更することができます。
したがって、命令の実行によりエラーを注入することで、動作中にエラー検出
CRC 回路の機能をイン・システムでチェックすることができます。CHANGE_
EDREG JTAG 命令を発行しても、デバイスの動作は停止されません。
CHANGE_EDREG JTAG 命令
表 2-16: CHANGE_EDREG JTAG 命令の概要
JTAG 命令
CHANGE_EDREG
命令コード
00 0001 0101
概要
この命令は、32 ビットの CRC ストレージ・レジス
タを TDI から TDO まで連結します。任意の計算済み
CRC を CRC ストレージ・レジスタにロードして、
CRC_ERROR ピンでエラー検出 CRC 回路の動作をテ
ストします。
エラー検出のタイミング
Quartus Prime ソフトウェアを介してエラー検出 CRC 機能が有効にされていれば、コンフィギュ
レーションと初期化が完了してユーザー・モードに入った時点でデバイスが自動的に CRC プロ
セスをアクティブにします。
ピンは、エラー検出回路が破損したビットを CRC 演算で検出するまで Low を維持し
ます。ピンが High になると、次の CRC 演算の間はピンは High を維持します。このピンは前の
CRC 演算を記録しません。新しい CRC 演算に破損されたビットが含まれていなければ、
CRC_ERROR ピンは Low に駆動されます。エラー検出はデバイスがリセットされるまで動作しま
す。
CRC_ERROR
エラー検出回路は、周波数を最大にセットする除数を用いた内部コンフィギュレーション・オシ
レータによって駆動されます。CRC 演算時間はデバイスとエラー検出クロック周波数に依存し
ます。
関連情報
3-9 ページの エラー検出の有効化
エラー検出周波数
Quartus Prime ソフトウェアで分周係数を指定することで、より低いクロック周波数をセットで
きます。
MAX 10 FPGA のコンフィギュレーション手法と機能
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Altera Corporation
2-24
UG-M10CONFIG
2015.12.14
巡回冗長検査の計算のタイミング
表 2-17: MAX 10 デバイスの最小および最大エラー検出周波数(暫定版)
デバイス
エラー検出周波数
最大エラー検出
最小エラー検出
周波数(MHz)
周波数(MHz)
55 MHz/2n~116 MHz/2n
58
214.8
35 MHz/2n~77 MHz/2n
38.5
136.7
n として有効な値
10M02
10M04
10M08
2、3、4、5、6、7、
8
10M16
10M25
10M40
10M50
巡回冗長検査の計算のタイミング
表 2-18: MAX 10 デバイスでの巡回冗長検査の計算のタイミング(暫定版)
デバイス
除数値(n = 2)
最小時間(ms)
最大時間(ms)
10M02
2
6.6
10M04
6
15.7
10M08
6
15.7
10M16
10
25.5
10M25
14
34.7
10M40
43
106.7
10M50
43
106.7
図 2-9: CRC 演算式
以下の式を使用して、除数が「2」以外の CRC 演算時間を計算します。
例 2-1: CRC 演算の例
除数値が 256 の 10M16 デバイスでは、
除数 256 での最小 CRC 演算時間 = 10 x(256/2)= 1280 ms
Altera Corporation
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
CRC エラーからの回復
2-25
CRC エラーからの回復
MAX 10 デバイスを含むシステムが、デバイス・リコンフィギュレーションを制御する必要があ
ります。CRC_ERROR ピンでエラーを検出した後で、システムが MAX 10 デバイスをリコンフィギ
ュレーションしても支障のないタイミングで nCONFIG を Low にストローブすることにより、シ
ステムがリコンフィギュレーションを行うことができます。
デバイスをリコンフィギュレーションすることによりデータ・ビットが正しい値に書き換えられ
ると、デバイスは正しく機能します。
通常はアルテラ・デバイスで SEU は発生しませんが、高信頼性アプリケーションではこれらの
エラーに対応したデザインが要求される場合があります。
コンフィギュレーション・データの圧縮
MAX 10 デバイスは、圧縮されたコンフィギュレーション・ビットストリームを受信し、コンフ
ィギュレーション中にリアルタイムでデータを復元することができます。この機能により CFM
に格納されるコンフィギュレーション・イメージのサイズを削減することができます。めやすと
しての資料では、通常、圧縮によってデザインに応じてコンフィギュレーション・ファイル・サ
イズは少なくとも 30%削減されることが示されています。
関連情報
• 3-12 ページの デザインのコンパイルの前に圧縮を有効にする
• 3-12 ページの デザインのコンパイル後に圧縮を有効にする
MAX 10 FPGA のコンフィギュレーション手法と機能
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Altera Corporation
2-26
UG-M10CONFIG
2015.12.14
コンフィギュレーションの詳細
コンフィギュレーションの詳細
コンフィギュレーション・シーケンス
図 2-10: MAX 10 デバイスのコンフィギュレーション・シーケンス
Power Up
•nSTATUSとCONF_DONE がLowに駆動される
•すべてのI/Oピンがトライ・
ステートにされる
•コンフィギュレーションRAM
ビットをクリア
VCCIO 、VCCA とVCC を含む電源が
推奨動作電圧に達する
Reset
• nSTATUSとCONF_DONE は Lowを維持
• すべてのI/Oピンがトライ・
ステートにされる
• CONFIG_SEL
ピンのサンプリング
nSTATUS とnCONFIG が High にリリースされる
CONF_DONE が Low に引き下げられる
Configuration
Configuration Error Handling
• nSTATUS がLow に引き下げられる
• CONF_DONE は Low を維持する
• オプションが有効であれば
コンフィギュレーション・データを
FPGA に書き込む
コンフィギュレーションを再開する
CONF_DONE が High にリリースされる
Initialization
•
内部ロジックとレジスタを
初期化する
• I/Oバッファをイネーブルする
User Mode
デザインを実行する
ピンを少なくとも最小 tCFG Low パルス幅以上 Low に引き下げることにより、リコンフ
ィギュレーションを開始することができます。このピンが Low に引き下げられると、nSTATUS ピ
ンと CONF_DONE ピンは Low に引き下げられ、すべての I/O ピンは ICB 設定に基づいて内部ウイ
ーク・プルアップに接続されるか、トライ・ステートにされます。
nCONFIG
Altera Corporation
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
パワーアップ
2-27
関連情報
3-7 ページの Convert Programming Files による.pof の生成
コンフィギュレーション時にウィーク・プルアップをセットする方法について、詳しい情報を提
供します。
パワーアップ
デバイスをパワーダウン・ステートからパワーアップする場合、バンク 1B と 8 の VCCIO に適切
なレベルまで電力を加え、デバイスの POR を終了させます。
コンフィギュレーションを開始するには、以下の表に示す必要な電圧を適切な電圧レベルにパワ
ーアップする必要があります。バンク 1B とバンク 8 の VCCIO は、コンフィギュレーション中に
1.5V ~ 3.3V の電圧にパワーアップする必要があります。
表 2-19: MAX 10 デバイスのシングル電源とデュアル電源の電圧要件
デバイスの電源オプション
パワーアップする電圧
安定化された VCC_ONE
シングル電源
VCCA
VCCIO バンク 1B とバンク 8
VCC
デュアル電源
VCCA
VCCIO バンク 1B とバンク 8
関連情報
• MAX 10 Power Management User Guide
MAX 10 デバイスの電源モードについて詳しい情報を提供します。
• MAX 10 Device Datasheet
ランプアップ時間の仕様についての詳しい情報を提供します。
• MAX 10 FPGA Device Family Pin Connection Guideline
コンフィギュレーション・ピンの接続について詳しい情報を提供します。
インスタント・オン
MAX 10 デバイスは、インスタント・オン機能をサポートしています。インスタント・オン・モ
ードは、 MAX 10 デバイスで最速のパワーアップ・モードです。
インスタント・オンを有効にすると、デバイスは直接コンフィギュレーション・ステージに入り
ます。POR 遅延値は、インスタント・オン機能が有効になっていない場合の POR 信号を遅延さ
せるために使用されます。
表 2-20: MAX 10 デバイスでのインスタント・オンのパワーアップ・シーケンス要件
デバイスの電源オプション
シングル電源
パワーアップ・シーケンス
VCCA と VCC_ONE が上昇を始める前に、VCCIO が規定されたレール電圧
まで上昇している必要がある
MAX 10 FPGA のコンフィギュレーション手法と機能
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Altera Corporation
2-28
UG-M10CONFIG
2015.12.14
リセット
デバイスの電源オプション
デュアル電源
パワーアップ・シーケンス
VCC が上昇を始める前に、すべての電源が規定されたレール電圧まで
上昇している必要がある
表 2-21: MAX 10 デバイスの POR 要件とタイミング
インスタント・オン
POR 遅延設定
ランプ・レート要件(tRAMP)
POR 遅延(tPOR)
有効
ドント・ケア
200 us~3 ms
遅延なし
無効
高速 POR
200 us~3 ms
3 us~9 ms
無効
標準 POR
200 us~50 ms
50 us~200 ms
リセット
POR 遅延は、POR 回路によってモニタリングされているすべての電源が推奨動作電圧に到達し
た時から、nSTATUS が High に解放されて MAX 10 デバイスがコンフィギュレーションを開始す
る準備ができた時までの時間枠です。
コンフィギュレーション
コンフィギュレーション中に、コンフィギュレーション・データがデバイスに書き込まれます。
コンフィギュレーション・エラーの処理
自動的にコンフィギュレーションを再開するには、Quartus Prime ソフトウェアの Device and Pin
Options ダイアログ・ボックスの General ページで Auto-restart configuration after error オプショ
ンをオンにします。
このオプションをオンにしない場合には、nSTATUS ピンをモニタリングすることでエラーを検出
することができます。コンフィギュレーションを再開するには、nCONFIG ピンを少なくとも tCFG
期間以上 Low に引き下げます。
初期化
ピンを High に引き上げると、初期化シーケンスが開始します。初期化クロック・ソ
ースは内部オシレータです。内部オシレータは、初期化のためのデフォルトのクロック・ソース
です。内部オシレータを使用すると、MAX 10 デバイスが適切に初期化するために十分なクロッ
ク・サイクルが提供されます。
CONF_DONE
ユーザー・モード
初期化が完了するとデザインが動作を開始します。ユーザー I/O ピンはデザインで指定された
ように機能します。
MAX 10 のコンフィギュレーション・ピン
MAX 10 デバイスのすべてのコンフィギュレーション・ピンと JTAG ピンは兼用ピンです。コン
フィギュレーション・ピンは、ユーザー・モードの前にはコンフィギュレーション・ピンとして
機能します。ユーザー・モードになると、ピンはユーザー I/O ピンとして機能するか、またはコ
ンフィギュレーション・ピンのままにもできます。
Altera Corporation
MAX 10 FPGA のコンフィギュレーション手法と機能
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UG-M10CONFIG
2015.12.14
JTAG ピンの共有
2-29
表 2-22: MAX 10 デバイスのコンフィギュレーション・ピンのまとめ
すべてのピンは、VCCIO バンク 1B および 8 によって駆動されます。
コンフィギュレーション・ピン
CRC_ERROR
入力/出力
コンフィギュレーション手法
出力のみ、オープン・ オプショナル、JTAG および内部コンフィギュ
ドレイン
レーション
CONFIG_SEL
入力のみ
内部コンフィギュレーション
DEV_CLRn
入力のみ
オプショナル、JTAG および内部コンフィギュ
レーション
DEV_OE
入力のみ
オプショナル、JTAG および内部コンフィギュ
レーション
CONF_DONE
双方向、オープン・ JTAG および内部コンフィギュレーション
ドレイン
入力のみ
nCONFIG
nSTATUS
JTAG および内部コンフィギュレーション
双方向、オープン・ JTAG および内部コンフィギュレーション
ドレイン
JTAGEN
入力のみ
オプショナル、JTAG コンフィギュレーション
TCK
入力のみ
JTAG コンフィギュレーション
TDO
出力のみ
JTAG コンフィギュレーション
TMS
入力のみ
JTAG コンフィギュレーション
TDI
入力のみ
JTAG コンフィギュレーション
関連情報
• 3-1 ページの ガイドライン:兼用コンフィギュレーション・ピン
• 3-2 ページの 兼用ピンのイネーブル
JTAG ピンの共有
表 2-23: MAX 10 デバイスでの JTAG ピンの共有
コンフィギュレーション
JTAG ピンの
・ステージ
共有
無効
ユーザー・モード
有効
コンフィギュレーション ドント・ケア
MAX 10 FPGA のコンフィギュレーション手法と機能
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JTAGEN ピン
JTAG ピン(TDO、TDI、TCK、TMS)
ユーザー I/O ピン 専用 JTAG ピン
Low へ駆動
ユーザー I/O ピン
High へ駆動
専用 JTAG ピン
使用しない
専用 JTAG ピン
Altera Corporation
MAX 10 FPGA コンフィギュレーション・デザ
インのガイドライン
2015.12.14
UG-M10CONFIG
更新情報
3
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兼用コンフィギュレーション・ピン
ガイドライン:兼用コンフィギュレーション・ピン
ユーザー・モードでコンフィギュレーション・ピンをユーザー I/O ピンとして使用するには、以
下のガイドラインに従う必要があります。
表 3-1: MAX 10 デバイスの兼用コンフィギュレーション・ピンのガイドライン
ピン
nCONFIG
nSTATUS
CONF_DONE
nSTATUS
CONF_DONE
TDO
ガイドライン
初期化時に、
• 外部 I/O ドライバをトライ・ステートにし、外部ウィーク・プルアップ抵抗を
ドライブする (6)
• 外部 I/O ドライバを使用して、ピンを外部ウィーク・プルアップ抵抗と同じ状
態にドライブする
tWAIT(最小)待機時間に達するまで、コンフィギュレーション・ピンの外部ドラ
イバをトライ・ステートにする。これらのピンは tWAIT(最大)の後でコンフィギ
ュレーション用に使用できる
nCONFIG
きる
ピンは、シングル・エンド入力ピンとしてのみユーザー・モードで使用で
をユーザー I/O としてセットする場合、以下によってリコンフィギュレー
ションをトリガできる
nCONFIG
nCONFIG
• リモート・システム・アップグレード回路の RU_nCONFIG をアサートする
• PULSE_NCONFIG JTAG 命令を発行する
(6)
外部ウィーク・プルアップ抵抗を削除する場合には、アルテラは、デバイスがユーザー・モー
ドに入った後で削除することを推奨します。
© 2016 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
登録済
3-2
UG-M10CONFIG
2015.12.14
兼用ピンのイネーブル
ピン
ガイドライン
• JTAGEN ピンを使用してユーザー I/O ピンと JTAG ピンの機能を交互に切り替
えるのであれば、すべての JTAG ピンはシングル・エンドの I/O ピンまたは電
圧リファレンスの I/O ピンとして割り当てられている必要がある。推奨の入力
バッファはシュミット・トリガ入力
• JTAG ピンのいずれかを差動 I/O ピンとして割り当てた場合、ユーザー・モー
ドで JTAG ピンが JTAG ピンとして動作できない
• JTAG プログラミング中は JTAG ピンを専用ピンとして使用する必要があり、ユ
ーザー I/O ピンとして使用することはできない
• 初期化の段階で JTAG ピンをトグルすることはできない
• 初期化の前に、テスト・アクセス・ポート(TAP)コントローラをリセット状
態にし、TDI ピンと TMS ピンを High に、TCK ピンを Low に駆動する
TDO
TMS
TCK
TDI
関連情報
• MAX 10 FPGA Device Family Pin Connection Guidelines
レジスタの推奨値について詳しい情報を提供します。
• 2-28 ページの MAX 10 のコンフィギュレーション・ピン
• 2-2 ページの JTAG ピン
兼用ピンのイネーブル
ユーザー・モードで、コンフィギュレーション・ピンと JTAG ピンをユーザー I/O ピンとして使
用するには、 Quartus Prime ソフトウェアで以下の操作を行う必要があります。
1.
2.
3.
4.
Assignments メニューで、Device をクリックします。
Device and Pin Options をクリックします。
Device and Pin Options の General タブを選択します。
General の Options リストで以下を行います。
• Enable JTAG pin sharing にチェックを入れる
• Enable nCONFIG, nSTATUS, and CONF_DONE pins のチェックを外す
関連情報
• 2-28 ページの MAX 10 のコンフィギュレーション・ピン
• 2-2 ページの JTAG ピン
JTAG コンフィギュレーションによる MAX 10 デバイスのコンフィギュ
レーション
Quartus Prime ソフトウェアは、JTAG コンフィギュレーションに使用できる.sof を生成します。
Quartus Prime ソフトウェア・プログラマとダウンロード・ケーブルを使用して、 MAX 10 デバ
イスを直接コンフィギュレーションすることができます。
Altera Corporation
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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UG-M10CONFIG
2015.12.14
3-3
JTAG コンフィギュレーションのセットアップ
あるいは、他のサードパーティのプログラマ・ツールによって、Jam STAPL(Standard Test and
Programming Language)形式ファイル(.jam)、または JAM Byte Code File(.jbc)を使用すること
もできます。
関連情報
AN 425: Using the Command-Line Jam STAPL Solution for Device Programming
JTAG コンフィギュレーションのセットアップ
ダウンロード・ケーブルを使用して MAX 10 デバイスをコンフィギュレーションするには、デバ
イスを以下の図に示すように接続します。
図 3-1: ダウンロード・ケーブルを使用した 1 つのデバイスの JTAG コンフィギュレーション
VCCIO
VCCIO
10 kΩ
10 kΩ
VCCIO
10 kΩ
MAX 10
nSTATUS
CONF_DONE
nCONFIG
JTAGEN
VCCIO
10 kΩ
VCCIO
10 kΩ
Download Cable V
CCIO
(JTAG Mode)
10-Pin Male Header
1 2
3 4
5 6
7 8
9 10
TCK
TDO
TMS
TDI
JTAGEN
1 kΩ
デバイスを JTAG チェインでコンフィギュレーションするために、プログラミング・ソフトウェ
アは他のデバイスをバイパス・モードにセットします。バイパス・モードのデバイスは、バイパ
ス・レジスタ 1 つを介して TDI ピンから TDO ピンへプログラミング・データを伝送します。コン
フィギュレーション・データは 1 クロック・サイクル後に TDO ピンで有効になります。
Quartus Prime ソフトウェアは、JTAG ポートを介してコンフィギュレーション・プロセスの完了
を確認するために CONF_DONE ピンを使用します。
• CONF_DONE ピンが Low であれば、コンフィギュレーションの失敗を示す
• CONF_DONE ピンが High であれば、コンフィギュレーションの成功を示す
コンフィギュレーション・データが JTAG TDI ポートを使用してシリアルに伝送された後に、デ
バイスの初期化を行うために TCK ポートが駆動されます。
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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Altera Corporation
3-4
UG-M10CONFIG
2015.12.14
JTAG コンフィギュレーションの ICB 設定
電圧オーバーシュートの防止
電圧オーバーシュートを防止するために、JTAG ピンの VCCIO が 2.5V~3.3 V であれば、ダウン
ロード・ケーブルに 2.5V で電源を供給します。TCK ピンをグランドに接続します。JTAG ピンの
VCCIO が 1.5 V または 1.8 V を使用している場合、ダウンロード・ケーブルには同じ VCCIO か
ら電源を供給します。ダウンロード・ケーブルに 3.0 V~3.3 V の範囲内で電源を供給しなければ
ならないシングル電源デバイスの場合には、アルテラは、外付けの抵抗またはダイオードを追加
することを推奨します。
JTAGEN
JTAGEN
ピンを使用する場合には、アルテラは以下の設定を推奨します。
• JTAG ピンが通常の I/O ピンである場合には、ユーザー・モードに入ると JTAGEN ピンをウィ
ーク・プルダウン(1 kΩ)に接続する
• JTAG ピンが専用ピンである場合には、ユーザー・モードに入ると JTAGEN ピンをウィーク・
プルアップ(10 kΩ)に接続する
JTAG コンフィギュレーションの ICB 設定
ICB 設定は、内部コンフィギュレーション手法の.pof をプログラミングする際にデバイスにロー
ドされます。JTAG コンフィギュレーション時に使用される.sof は、ICB 設定を含んでいません。
Quartus Prime Programmer は、以下に基づいて必要な設定を行います。
• ICB 設定を含まないデバイス—ICB 設定が内部フラッシュまたは新しいデバイスから消去さ
れている
• ICB 設定を含むデバイス—-ICB 設定が.pof によって事前にプログラミングされている
ICB 設定を含まないデバイス
ICB 設定を含まないデバイスでは、デフォルト値が使用されます。ただし、 Quartus Prime
Programmer は、ウォッチドッグ・タイマ・イネーブル・ビットを 0 にセットすることによって
ユーザー・ウォッチドッグ・タイマを無効にします。このステップは、ユーザー・ウォッチドッ
グ・タイムアウトにより不要なリコンフィギュレーションが発生することを回避するためのもの
です。
デフォルトの ICB 設定が望ましくない場合には、JTAG コンフィギュレーションを行う前に、.pof
プログラミングによって望ましい ICB 設定をプログラミングします。
ICB 設定を含むデバイス
ICB 設定を含むデバイスでは、設定は内部フラッシュが消去されるまで維持されます。JTAG コ
ンフィギュレーションはその ICB の設定に従い、それに応じて動作しますので、以前の ICB 設
定を覚えておく必要があります。
事前にプログラミングされた ICB 設定が望ましくない場合には、JTAG コンフィギュレーション
を行う前に、.pof プログラミングによって望ましい ICB 設定をプログラミングします。
関連情報
• 3-5 ページの .pof と ICB 設定
• 2-27 ページの インスタント・オン
インスタント・オンやその他のパワー・オン・リセット手法について詳しい情報を提供しま
す。
Altera Corporation
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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UG-M10CONFIG
2015.12.14
•
•
•
•
•
内部コンフィギュレーションを使用する MAX 10 デバイスのコンフィギュレーシ
ョン
3-5
2-19 ページの 検証プロテクト
2-19 ページの JTAG セキュア・モード
2-6 ページの ISP 命令とリアルタイム ISP 命令
2-16 ページの ユーザー・ウォッチドッグ・タイマ
3-7 ページの Convert Programming Files による.pof の生成
Convert Programming File を使用して.pof を生成する際の ICB 設定について、詳しい情報を提
供します。
内部コンフィギュレーションを使用する MAX 10 デバイスのコンフィ
ギュレーション
MAX 10 デバイスで内部コンフィギュレーション手法を使用するには、3 つの主要なステップが
あります。
• 内部コンフィギュレーション方式を選択する
• ICB 設定を含む.pof を生成する
• 内部フラッシュに.pof をプログラミングする
関連情報
• 2-3 ページの 内部コンフィギュレーション・モード
• 2-9 ページの デュアル圧縮イメージでのリモート・システム・アップグレード
内部コンフィギュレーション・モードの選択
コンフィギュレーション・モードを選択するには、以下のステップを実行します。
1. Quartus Prime ソフトウェアを開き、 MAX 10 デバイスを使用するプロジェクトをロードしま
す。
2. Assignments メニューで Settings をクリックします。Settings ダイアログ・ボックスが表示さ
れます。
3. Category リストから、Device を選択します。Device ページが表示されます。
4. Device and Pin Options をクリックします。
5. Device and Pin Options ダイアログ・ボックスで Configuration タブをクリックします。
6. Configuration Scheme リストから Internal Configuration を選択します。
7. Configuration Mode リストで、有効な 5 つのコンフィギュレーション・モードのうちから 1
つを選択します。10M02 デバイスでは 2 つのモードのみが有効です。
8. 必要に応じて Generate compressed bitstreams をオンにします。
9. OK をクリックします。
.pof と ICB 設定
.pof を生成し ICB を設定するための、2 つの手法があります。手法は選択した内部コンフィギュ
レーション・モードによって決まります。
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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Altera Corporation
3-6
UG-M10CONFIG
2015.12.14
自動的に生成される.pof
表 3-2: 内部コンフィギュレーション・モードでの.pof 生成と ICB 設定の手法
内部コンフィギュレーショ
ン・モード
Single Compressed
Image
Single Uncompressed
Image
.pof 生成および ICB 設定
手法
• プロジェクトのコンパイル時に Quartus
Prime が自動的に.pof を生成する
自動的に生成される.pof
(7)
• ICB を Device and Pin Options でセットでき
る
Single Compressed
Image with Memory
Initialization.
Single Uncompressed
Image with Memory
Initialization
概要
Convert Programming
Files
• Convert Programming Files を使用して.pof
を生成する必要がある
• ICB を Convert Programming Files タスクの
際にセットできる
Dual Compressed
Images
自動的に生成される.pof
自動的に生成される.pof に ICB をセットするには以下のステップを実行します。
1. Assignments メニューで Settings をクリックします。Settings ダイアログ・ボックスが表示さ
れます。
2. Category リストから、Device を選択します。Device ページが表示されます。
3. Device and Pin Options をクリックします。
4. Device and Pin Options ダイアログ・ボックスのカテゴリ・ペインで Configuration を選択しま
す。
5. Device Options …ボタンをクリックします。
6. Max 10 Device Options ダイアログ・ボックスで以下をセットできます。
a. パワー・オン・リセット方式:インスタント・オン、高速 POR 遅延、または標準 POR 遅
延
b. コンフィギュレーション時のユーザー I/O ウィーク・プルアップ
c. 検証プロテクト
7. 設定が完了したら OK をクリックします。
(7)
自動的に生成される.pof は暗号化できません。シングル圧縮モードとシングル非圧縮モードで暗
号化機能を有効にするには、Convert Programming Files の手法を使用します。
Altera Corporation
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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UG-M10CONFIG
2015.12.14
Convert Programming Files による.pof の生成
3-7
Convert Programming Files による.pof の生成
.sof ファイルを.pof ファイルに変換するには、次の手順に従います。
1. File メニューの Convert Programming Files をクリックします。
2. Output programming file の Programming file type リストから、Programmer Object File(.pof)
を選択します。
3. Mode リストから Internal Configuration を選択します。
4. Option/Boot Info をクリックすると、ICB 設定をセットするための ICB setting ダイアログ・
ボックスが表示されます。ICB setting ダイアログ・ボックスでは以下の設定をセットするこ
とができます。
a. パワー・オン・リセット方式:インスタント・オン、高速 POR 遅延、または標準 POR 遅
延
b. コンフィギュレーション時のユーザー I/O ウィーク・プルアップ
c. 最初のイメージで障害が発生した際に二番目のイメージから自動的にリコンフィギュレ
ーションする(デフォルトで有効)
注意: この機能を無効にすると、デバイスは物理的な CONFIG_SEL ピンをサンプリングす
ることなく、常にコンフィギュレーション・イメージ 0 をロードします。コンフィ
ギュレーション・イメージ 0 を正常にロードした後で、入力レジスタの
config_sel_overwrite ビットを使用してコンフィギュレーション・イメージを切り
替えることができます。Altera Dual Configuration IP の入力レジスタについて、詳し
くは関連情報を参照してください。
d. 使用可能な際に二番目のイメージの ISP データをデフォルト設定にする
e. JTAG セキュア
注意: JTAG セキュア機能は、Quartus Prime ではデフォルトで無効にされています。JTAG
セキュア機能を使用する必要がある場合には、サポートについてアルテラにお問い
合わせください。
注意: .pof ファイルで JTAG セキュア・モードをイネーブルにすると、MAX 10 FPGA デバ
イスは恒常的にロックされ、.pof は不正なキーで暗号化されます。
f. 検証プロテクト
g. 暗号化された.pof のみを許可
h. デュアル・コンフィギュレーション向けウォッチドッグ・タイマとウォッチング値。(デ
ュアル圧縮内部イメージでコンパイルされた 2 つのデザインのための 2 ページの.sof を追
加すると有効にされる)
i. ユーザー・フラッシュ・メモリ設定
5. File name ボックスで、作成するプログラミング・ファイルのファイル名を指定します。
6. メモリ・マップ・ファイル(.map)を生成するには、Create Memory Map File(output_file.map
の自動生成)をオンにします。.map には Option/Boot Info オプションでセットした、ICB 設
定と CFM や UFM のアドレスが含まれます。
7. ロウ・プログラミング・データ(.rpd)を生成するには、Create config data RPD
(output_file_auto.rpd を生成する)をオンにします。
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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3-8
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内部フラッシュへの.pof のプログラミング
リモート・システム・アップグレード向けには、各コンフィギュレーション・フラッシュ・
メモリおよびユーザー・フラッシュ・メモリ(CFM0、CFM1、UFM)セクションの個別のロ
ウ・プログラミング・データ(.rpd)がまとめて生成されます。
8. .sof は Input files to convert リストから追加することができ、最大 2 つまでの.sof ファイルを追
加することができます。
リモート・システム・アップグレード用に、元のページ 0 データを.pof に保持し、ページ 1
データを新しい.sof ファイルに置き換えることもできます。これを行うには、.pof ファイルを
ページ 0 に追加し、次に.sof ページを追加し、新しい.sof ファイルをページ 1 に追加します。
9. すべての設定をセットした後で、Generate をクリックして関連するプログラミング・ファイ
ルを生成します。
内部フラッシュへの.pof のプログラミング
Quartus Prime Programmer を使用して、JTAG インタフェースを介して.pof を CFM へプログラミ
ングすることができます。また、内部フラッシュの UFM 部分も Quartus Prime Programmer によ
ってプログラミングすることができます。
.pof をフラッシュにプログラミングするには、以下の手順を実行します。
1.
2.
3.
4.
5.
6.
Programmer ウィンドウで、Hardware Setup をクリックし、USB Blaster を選択します。
Mode リストから JTAG を選択します。
左側のペインの Auto Detect ボタンをクリックします。
プログラミングするデバイスを選択し、Add File をクリックします。
選択したデバイスにプログラミングする.pof を選択します。
内部フラッシュのプログラミングにはいくつかのオプションがあります。
• CFM0/CFM1/CFM2 のいずれかのみをプログラミングするには、Program/Configure カラム
で該当する CFM を選択する
• UFM のみをプログラミングするには、Program/Configure カラムで UFM を選択する
• CFM と UFM のみをプログラミングするには、Program/Configure カラムで CFM と UFM の
みを選択する
注意: このオプションでは ICB 設定はそのままに保たれます。しかし、プログラミングを
開始する前に、 Quartus Prime Programmer がデバイスの ICB 設定と選択された.pof
の ICB 設定が同じであるかを確認します。ICB 設定が異なっていれば、 Quartus
Prime Programmer が ICB 設定を上書きします。
• ICB 設定を含む内部フラッシュ全体をプログラミングするには、Program/Configure カラム
で<yourpoffile.pof>を選択する
7. リアルタイム ISP モードを有効にするには、Enable real-time ISP to allow background
programming をオンにします。
8. すべての設定をセットした後で、Start をクリックしてプログラミングを開始します。
エラー検出
この項では、エラー検出に関するガイドラインについて詳しく説明します。
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MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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エラー検出機能の検証
3-9
エラー検出機能の検証
CRC 回路で 32 ビットの CRC ストレージ・レジスタを変更することによって、ソフト・エラー
を注入することができます。引き起こされた障害を検証した後は、同じ命令を使用して正しい値
を挿入することにより、32 ビットの CRC 値を正しい CRC 値に復元することができます。既知
の不正な値で更新する前に、必ず正しい値を読み出ししてください。
MAX 10 デバイスは、ユーザー・モードで CHANGE_EDREG JTAG 命令をサポートしており、これに
より 32 ビットのストレージ・レジスタに書き込みをすることができます。.jam を使用して、テ
ストと検証のプロセスを自動化することができます。この命令は、デバイスがユーザー・モード
にあるときにのみ実行することができます。この命令により、デバイスのリコンフィギュレーシ
ョンなしでイン・システムで CRC 機能を動的に検証できます。その後で、CRC 回路に切り換え
て、SEU に起因する実際のエラーをチェックできます。
テストが完了した後に CRC エラーをクリアして元の CRC 値を復元するには、電源を再投入する
か、または以下のステップを実行します。
1. コンフィギュレーションが完了したら、CHANGE_EDREG JTAG 命令を使用して正しい計算済み
CRC 値をシフト・アウトし、CRC ストレージ・レジスタへ不正な CRC 値をロードします。
エラーが検出されると、CRC_ERROR ピンがアサートされます。
2. CHANGE_EDREG JTAG 命令を使用して正しい計算済み CRC 値をシフト・インします。CRC_ERROR
ピンがディアサートされ、エラー検出 CRC 回路が動作していることを示します。
関連情報
2-21 ページの SEU の緩和とコンフィギュレーション・エラーの検出
エラー検出の有効化
Quartus Prime ソフトウェアの CRC エラー検出機能は CRC_ERROR 出力をオプションの兼用
CRC_ERROR ピンに生成します。
CRC を使用したエラー検出機能を有効にするには、以下のステップを実行します。
1. Quartus Prime ソフトウェアを開き、 MAX 10 デバイス・ファミリを使用するプロジェクトを
ロードします。
2. Assignments メニューで Settings をクリックします。Settings ダイアログ・ボックスが表示さ
れます。
3. Category リストで Device を選択します。
4. Device and Pin Options をクリックします。
5. Device and Pin Options ダイアログ・ボックスの Error Detection CRC タブをクリックします。
6. Enable error detection CRC をオンにします。
7. Divide error check frequency by フィールドに、有効な除数を入力します。
除数値は、コンフィギュレーション・オシレータ出力クロックの周波数を分周します。この
出力クロックは、エラー検出処理用のクロック・ソースとして使用されます。
8. OK をクリックします。
関連情報
2-21 ページの SEU の緩和とコンフィギュレーション・エラーの検出
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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ユーザー・インタフェースを介したエラー検出ブロックへのアクセス
ユーザー・インタフェースを介したエラー検出ブロックへのアクセス
エラー検出回路は、計算された 32 ビットの CRC シグネチャを 32 ビットのレジスタに格納しま
す。コアからのユーザー・ロジックがこのシグネチャを読み出します。fiftyfivenm_crcblock
プリミティブは、ユーザー・ロジックからエラー検出回路へのインタフェースを規定するために
使用される WYSIWYGl コンポーネントです。fiftyfivenm_crcblock プリミティブ・アトムは、
アトムに含まれている必要がある入力ポートと出力ポートを含みます。ロジック・アレイにアク
セスするには、fiftyfivenm_crcblock WYSIWYG アトムをデザインに挿入する必要がありま
す。.clk ポートのクロック周波数は、EDCRC ブロックのクロック周波数に従うことが推奨され
ます。
図 3-2: MAX 10 デバイスのインタフェースを含むエラー検出ブロック図
Internal Chip Oscillator
Clock Divider
(1 to 256 Factor)
VCC
CRC_ERROR
(BIDIRモードで表示される)
Pre-Computed CRC
(オプション・レジスタに保存されている )
LDSRC
SHIFTNLD
CRC_ERROR
CRC
Computation
CLK
SRAM
Bits
REGOUT
Error Detection
Logic
Logic Array
以下の例は、 MAX 10 デバイスで WYSIWYG アトムの入力および出力ポートがどのように定義
されているかを示します。
fiftyfivenm_crcblock <name>
(
.clk(<ED_CLK clock source>),
.shiftnld(<ED_SHIFTNLD source>),
.ldsrc (<LDSRC source>),
.crcerror(<CRCERROR_CORE out destination>),
.regout(<output destination>)
);
defparam <crcblock_name>.oscillator_divider = <internal oscillator division (1 to
256)>;
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ユーザー・インタフェースを介したエラー検出ブロックへのアクセス
3-11
表 3-3: ポートの定義
ポート
<crcblock_
name>
.clk(<clock
source>)
.shiftnld
(<shiftnld
source>)
.ldsrc
(<ldsrc
source>)
.crcerror
(<crcerror
out
destination>
)
.regout
(<output
destination>
)
入力/
出力
定義
入力 CRC ブロック固有の識別子であり、ここには、Verilog HDL、VHDL、AHDL
といった記述言語の選択に応じて適正な識別子名が表記されます。この
フィールドは必須です。
入力 この信号はこのセルのクロック入力を示します。このセルの全ての動作
はこのクロックの立ち上がりエッジに対して生じます。セルへのデータ
のロードであっても、セルからのデータ出力であっても、常に立ち上がり
エッジで生じます。このポートは必須です。
入力 この信号はエラー検出ブロックへの入力です。shiftnld=1 であれば、デー
タはシフト・レジスタから REGOUT へ clk の立ち上がりエッジごとにシ
フトされます。shiftnld=0 であれば、シフト・レジスタはあらかじめ計算
された CRC 値、またはアップデート・レジスタの内容のどちらかを ldsrc
ポート入力に応じてパラレルにロードします。このポートは必須です。
入力 この信号はエラー検出ブロックへの入力です。ldsrc=0 であれば、
shiftnld=0 の際に clk の立ち上がりエッジで 32 ビットのシフト・レジス
タへロードするために、あらかじめ計算された CRC のレジスタが選択さ
れます。Ifldsrc=1 であれば、shiftnld=0 の際に clk の立ち上がりエッジ
でシフト・レジスタへロードするために、シグネチャ・レジスタ(CRC 計
算結果)が選択されます。shiftnld=1 であればこのポートは無視されま
す。このポートは必須です。
出力 この信号はセルの出力であり、これは clk ポートではなく、デバイスの内
部オシレータ(100 MHz または 80 MHz 内部オシレータ)に同期します。
この信号は、SRAM ビットが反転していること、内部 CRC 計算があらかじ
め計算された値と異なることがエラー・ブロックで検出された場合に、自
動的に High にアサートします。この信号は、出力ピンか双方向ピンのど
ちらかに接続する必要があります。出力ピンに接続する場合には、モニタ
リングできるのは CRC_ERROR ピンのみです(コアはこの出力にアクセスで
きません)。CRC_ERROR 信号がコア・ロジックによってエラー検出ロジック
の読み出しに使用される場合には、この信号を BIDIR ピンに接続する必要
があります。VCC に接続された oe ポートを有する BIDIR ピンに供給する
こよにより、信号は間接的にコアに供給されます。
出力 この信号はエラー検出シフト・レジスタの出力であり、clk ポートと同期
しており、コア・ロジックにより読み出されます。各サイクルごとに 1 ビ
ット シフトします。32 ビットのシフト・レジスタを読み出すには、clk 信
号を 31 サイクルで駆動する必要があります。.regout ポートでの値は、実
際の値の逆数です。
関連情報
• 2-21 ページの SEU の緩和とコンフィギュレーション・エラーの検出
• 2-23 ページの エラー検出のタイミング
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データ圧縮の有効化
データ圧縮の有効化
圧縮を有効にすると、 Quartus Prime ソフトウェアが圧縮されたコンフィギュレーション・デー
タでコンフィギュレーション・ファイルを生成します。
圧縮されたコンフィギュレーション・ファイルは、内部コンフィギュレーション手法でデュア
ル・コンフィギュレーション・モードを使用するために必要です。このファイルの圧縮は、内部
フラッシュ・メモリで必要になる容量を削減し、 MAX 10 デバイス・ファミリへとビットストリ
ームを送信するための時間を短縮します。 Quartus Prime ソフトウェアでは、 MAX 10 デバイ
ス・ファミリのビットストリームの圧縮を有効にする 2 つの方法があります。
• デザインのコンパイル前に Compiler Settings メニューを使用する
• デザインのコンパイル後に Convert Programming Files オプションを使用する
デザインのコンパイルの前に圧縮を有効にする
デザインのコンパイルの前に圧縮を有効にするには、以下のステップを実行します。
1. Assignments メニューで Device をクリックします。Settings ダイアログ・ボックスが表示され
ます。
2. Device and Pin Options をクリックします。Device and Pin Options ダイアログ・ボックスが表
示されます。
3. Configuration タブをクリックします。
4. Generate compressed bitstreams をオンにします。
5. OK をクリックします。
6. Settings ダイアログ・ボックスで OK をクリックします。
関連情報
2-25 ページの コンフィギュレーション・データの圧縮
デザインのコンパイル後に圧縮を有効にする
デザインのコンパイルの後に圧縮を有効にするには、以下のステップを実行します。
1. File メニューの Convert Programming Files をクリックします。
2. Output programming file でプルダウン・メニューから、目的のファイル・タイプを選択しま
す。
3. Programmer Object File(.pof)を選択した場合は、ファイル・タイプの下の、Configuration
Device を指定する必要があります。
4. Input files to convert ボックスで、SOF Data を選択します。
5. Add File をクリックし、 MAX 10 デバイス・ファミリの.sof を選択します。
6. Convert Programming Files ダイアログ・ボックスで、SOF Data に追加した.pof を選択し、
Properties をクリックします。
7. SOF Properties ダイアログ・ボックスで、Compression オプションをオンにします。
関連情報
2-25 ページの コンフィギュレーション・データの圧縮
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MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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AES 暗号化
3-13
AES 暗号化
この項では、デザイン・セキュリティ向けの AES 暗号化の適用に関するガイドラインについて
詳しく説明します。 MAX 10 デバイスにデザイン・セキュリティを適用するために、大きく分け
て 2 段階の手順があります。1 つめは.ekp(Encryption Key Programming)ファイルの生成であ
り、2 つ目はデバイスへの.ekp ファイルのプログラミングです。
.ekp ファイルは、
プログラミングに使用するハードウェアもしくはシステムに応じて異なる形式
を有します。 Quartus Prime ソフトウェアがサポートする 3 つのファイル形式を以下に示しま
す。
• .jbc(JAM Byte Code)ファイル
• .jam(JAM™ Standard Test and Programming Language (STAPL) Format)ファイル
• .svf(Serial Vector Format)ファイル
.ekp ファイル・タイプのみ Quartus Prime ソフトウェアから自動的に生成されます。.jbc、.jam、
および.svf ファイルがキーのプログラミングに必要であれば、 Quartus Prime ソフトウェアを使
用してこれらのファイルを生成する必要があります。
注意: アルテラは、.ekp ファイルを機密情報とすることを推奨します。
.ekp ファイルの生成およびコンフィギュレーション・ファイルの暗号化
.ekp ファイルを生成し、コンフィギュレーション・ファイルを暗号化するには、以下のステップ
を実行します。
1. File メニューの Convert Programming Files をクリックします。
2. Output programming file の Programming file type リストから、Programmer Object File(.pof)
を選択します。
3. Mode リストから Internal Configuration を選択します。
4. Option/Boot Info をクリックすると、ICB setting ダイアロ・グボックスが表示されます。
5. Allow encrypted POF only を有効にします。ICB 設定をセットしたら、OK をクリックします。
このオプションを有効にすると、内部コンフィギュレーション時にデバイスは暗号化された
ビットストリームのみを受け入れます。CFM0、CFM1、または CFM2 のうちの 1 つだけしか
暗号化しない場合、プログラマで警告が表示されます。
6. File name フィールドにファイル名を入力し、あるいは「...」ボタンをクリックしてファイル
を探し、選択します。
7. Input files to convert セクションで、SOF Data をクリックします。
8. Add File をクリックし、Select Input File ダイアログ・ボックスを開きます。
9. 暗号化されていない.sof ファイルを選択し、Open をクリックします。
10.Input files to convert セクションで、追加した.sof をクリックします。
11.Properties をクリックすると SOF Files Properties: Bitstream Encryption ダイアログ・ボックス
が表示されます。
12.Generate encrypted bitstream をオンにします。
13.Generate key programming file をオンにし、テキスト・エリアに.ekp のファイル・パスとファ
イル名を入力するか、<filename>.ekp を直接探して指定します。
14.これを経て、.key ファイルの使用により、あるいはキーを手作業で入力することにより、キ
ーを使用できます。
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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.ekp ファイルからの.jam/.jbc/.svf ファイルの生成
注意: MAX 10 デバイスでは 128 ビット・キーの入力が必要です。
• .key ファイルを使用してキーを加える
.key ファイルは、
「#」から始まるラインを除く各ラインがキーを表記するプレーン・テキ
スト・ファイルです。
「#」シンボルはラインがコメントであることを示します。有効な各
キー・ラインは以下の形式を有します。
<key identity><white space><128-bit hexadecimal key>
# This is an example key file
key1 0123456789ABCDEF0123456789ABCDEF
1. Use key file チェック・ボックスを有効にします。
2. Open をクリックし、使用する.key ファイルを追加し、再び Open をクリックします。
3. Key entry パートで.key ファイルに含まれるキーがドロップダウン・リストで選択され
ます。
4. OK をクリックします。
• キーを手作業で入力する
1. Key entry パートで、Add ボタンをクリックします。
2. Key Entry Method で暗号化キーを On-screen Keypad あるいは Keyboard のどちらで入
力するかを選択します。
3. Key Name (alphanumeric)フィールドにキー名を入力します。
4. 使用するキーを Key (128-bit hexadecimal)フィールドに入力し、その下の Confirm Key
フィールドでも繰り返します。
5. OK をクリックします。
15.デザイン・セキュリティ機能の免責事項に目を通してください。同意する場合に
acknowledgment ボックスをオンにし、OK をクリックします。
16.Convert Programming Files ダイアログ・ボックスで、OK をクリックします。<filename>.ekp
と暗号化されたコンフィギュレーション・ファイルが同じプロジェクト・ディレクトリに生
成されます。
注意: デュアル・コンフィギュレーション.pof ファイルでは、両方の.sof ファイルを同じキー
で暗号化する必要があります。異なるキーを使用した場合には、キー・ファイルと暗
号化コンフィギュレーション・ファイルの生成が成功しません。
.ekp ファイルからの.jam/.jbc/.svf ファイルの生成
.ekp ファイルから.jam/.jbc/.svf を生成するには以下のステップを実行します。
1.
2.
3.
4.
5.
6.
7.
8.
Altera Corporation
Tools メニューで Programmer をクリックし、Programmer ダイアログ・ボックスを開きます。
Mode リストで、プログラミング・モードとして JTAG を選択します。
Hardware Setup をクリックします。Hardware Setup ダイアログ・ボックスが表示されます。
currently selected hardware リストでプログラミング・ハードウェアとして USBBlaster を選択
し、Done をクリックします。
Add File をクリックし、Select Programmer File ダイアログ・ボックスを開きます。
File name フィールドに<filename>.ekp と入力し Open をクリックします。
追加した.ekp ファイルを選択し Program/Configure をクリックします。
File メニューで Create/Update にカーソルを合わせ、Create JAM, SVF, or ISC File をクリック
します。Create JAM, SVF, or ISC File ダイアログ・ボックスが表示されます。
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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.ekp ファイルと暗号化された.pof ファイルのプログラミング
3-15
9. File format フィールドで.ekp ファイルに必要なファイル形式を選択します。
• .jam(JEDEC STAPL Format)
• .jbc(Jam STAPL Byte Code)
• .svf(Serial Vector Format)
10.File name フィールドにファイル名を入力し、あるいは「...」ボタンをクリックしてファイル
を探し、選択します。
11.OK をクリックし、.jam、.jbc、または.svf ファイルを生成します。
.ekp ファイルと暗号化された.pof ファイルのプログラミング
暗号化された.pof ファイルおよび.ekp ファイルをプログラミングする 2 つの手法があります。
• .ekp と.pof を個別にプログラミングする
• .ekp を.pof に統合し、両方をまとめてプログラミングする。
.ekp ファイルと暗号化された.pof ファイルを個別にプログラミングする
Quartus Prime ソフトウェアを使用して.ekp と暗号化された.pof を個別にプログラミングするに
は、以下のステップを実行します。
1. Quartus Prime プログラマの Mode リストで、プログラミング・モードとして JTAG を選択し
ます。
2. Hardware Setup をクリックし、Hardware Setup ダイアログ・ボックスを開きます。
3. Currently selected hardware リストでプログラミング・ハードウェアとして USBBlaster を選択
し、Done をクリックします。
4. Add File をクリックし、Select Programmer File ダイアログ・ボックスを開きます。
5. File name フィールドに<filename>.ekp と入力し Open をクリックします。
6. 追加した.ekp ファイルを選択し Program/Configure をクリックします。
7. Start をクリックしてキーをプログラムします。
注意: Quartus Prime ソフトウェアはメッセージ・ウィンドウでキー・プログラミング動作の
成功または失敗についての情報を提供します。.ekp がプログラミングされると、これ
とは別に.pof をプログラミングできます。.ekp によってプログラミングされた内部フ
ラッシュにセキュリティ・キーを保持するには、続けて以下のステップを実行します。
8. 選択したデバイスにプログラミングする.ekp を選択します。
9. 更新する必要がある機能ブロックのみを子レベルでチェックします。プログラマ GUI を使
用する際には、動作を親レベルでチェックしないでください。
10.すべての設定をセットした後で、Start をクリックしてプログラミングを開始します。
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.ekp を.pof に統合しプログラミングする
.ekp を.pof に統合しプログラミングする
Quartus Prime ソフトウェアを使用して.ekp を.pof に統合し、両方をまとめてプログラミングす
るには、以下のステップを実行します。
1. Quartus Prime プログラマの Mode リストで、プログラミング・モードとして JTAG を選択し
ます。
2. Hardware Setup をクリックし、Hardware Setup ダイアログ・ボックスを開きます。
3. Currently selected hardware リストでプログラミング・ハードウェアとして USBBlaster を選択
し、Done をクリックします。
4. 左側のペインの Auto Detect ボタンをクリックします。
5. デバイスにプログラミングする.pof を選択します。
6. <yourpoffile.pof>を選択して右クリックし、 Add EKP File を選択して、.ekp ファイルを.pof フ
ァイルに統合します。
.ekp が.pof に統合されたら、統合された.pof を新しい.pof として保存できます。新しく保存さ
れたファイルは.ekp の情報と統合されたオリジナル.pof を有します。
7. Program/Configure カラムで<yourpoffile.pof>を選択します。
8. すべての設定をセットした後で、Start をクリックしてプログラミングを開始します。
内部コンフィギュレーションでの暗号化
内部コンフィギュレーション時に、FPGA は格納しているキーで.pof を復号化し、復号データを
コンフィギュレーションに使用します。コンフィギュレーション中にロードされるコンフィギ
ュレーション・イメージも暗号化設定と Auto-reconfigure from secondary image when initial image
fails 設定に影響されます。
表 3-4: 暗号化設定、暗号化ピンと CONFIG_SEL ピン設定に基づくコンフィギュレーション・イメージ
以下の表に Auto-reconfigure from secondary image when initial image fails が有効にされている際のシナ
リオを示します。
コンフィギ
ュレーショ
ン・イメー
ジ・モード
CFM0(イメージ CFM1(イメージ
0)暗号化キー 1)暗号化キー
デバイスに
格納された
キー
Allow
encrypted
POF only
CONFIG_SEL パワーアップ後に
ピン
ロードされるデザ
イン
シングル
非暗号化
使用不可
キーなし
無効
0
イメージ 0
シングル
非暗号化
使用不可
キーなし
無効
1
イメージ 0
シングル
非暗号化
使用不可
キー X
無効
0
イメージ 0
シングル
非暗号化
使用不可
キー X
無効
1
イメージ 0
シングル
非暗号化
使用不可
キー X
有効
0
コンフィギュレ
ーション不成功
シングル
非暗号化
使用不可
キー X
有効
1
コンフィギュレ
ーション不成功
シングル
キー X
使用不可
キーなし
有効
0
コンフィギュレ
ーション不成功
シングル
キー X
使用不可
キーなし
有効
1
コンフィギュレ
ーション不成功
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コンフィギ
ュレーショ
ン・イメー
ジ・モード
内部コンフィギュレーションでの暗号化
CFM0(イメージ CFM1(イメージ
0)暗号化キー 1)暗号化キー
デバイスに
格納された
キー
Allow
encrypted
POF only
3-17
CONFIG_SEL パワーアップ後に
ピン
ロードされるデザ
イン
シングル
キー X
使用不可
キー X
有効
0
イメージ 0
シングル
キー X
使用不可
キー X
有効
1
イメージ 0
シングル
キー X
使用不可
キー Y
有効
0
コンフィギュレ
ーション不成功
シングル
キー X
使用不可
キー Y
有効
1
コンフィギュレ
ーション不成功
デュアル
非暗号化
非暗号化
キーなし
無効
0
イメージ 0
デュアル
非暗号化
非暗号化
キーなし
無効
1
イメージ 1
デュアル
キー X
非暗号化
キーなし
無効
0
イメージ 1(8)
デュアル
キー X
非暗号化
キーなし
無効
1
イメージ 1
デュアル
キー X
非暗号化
キー X
無効
0
イメージ 0
デュアル
キー X
非暗号化
キー X
無効
1
イメージ 1
デュアル
キー X
非暗号化
キー X
有効
0
イメージ 0
デュアル
キー X
非暗号化
キー X
有効
1
イメージ 0
デュアル
キー X
非暗号化
キー Y
有効
0
コンフィギュレ
ーション不成功
デュアル
キー X
非暗号化
キー Y
有効
1
コンフィギュレ
ーション不成功
デュアル
キー X
キー X
キーなし
有効
0
コンフィギュレ
ーション不成功
デュアル
キー X
キー X
キーなし
有効
1
コンフィギュレ
ーション不成功
デュアル
キー X
キー X
キー X
有効
0
イメージ 0
デュアル
キー X
キー X
キー X
有効
1
イメージ 1
デュアル
キー X
キー Y
キー X
有効
0
イメージ 0(9)
デュアル
キー X
キー Y
キー X
有効
1
イメージ 0
デュアル
キー Y
キー Y
キー Y
有効
0
イメージ 0
デュアル
キー Y
キー Y
キー Y
有効
1
イメージ 1(9)
デュアル
キー X
キー Y
キー Y
有効
0
イメージ 1
デュアル
キー X
キー Y
キー Y
有効
1
イメージ 1
(8)
(9)
イメージ 0 でのコンフィギュレーションが失敗すると、デバイスは自動的にイメージ 1 をロードし
ます。
イメージ 1 でのコンフィギュレーションが失敗すると、デバイスは自動的にイメージ 0 をロードし
ます。
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
フィードバック
Altera Corporation
3-18
UG-M10CONFIG
2015.12.14
内部コンフィギュレーションでの暗号化
表 3-5: 暗号化設定と暗号化キーに基づくコンフィギュレーション・イメージ
以下の表に Auto-reconfigure from secondary image when initial image fails が無効にされている際のシナ
リオを示します。この設定が無効にされると、デバイスは常にイメージ 0 をロードします。
CFM0(イメージ 0)
デバイスに
Allow encrypted
パワーアップ後に
暗号化キー
格納されたキー
POF only
ロードされるデザイン
非暗号化
キーなし
無効
イメージ 0
非暗号化
キー X
無効
イメージ 0
非暗号化
キー Y
無効
イメージ 0
非暗号化
キーなし
有効
コンフィギュレーション不成功
非暗号化
キー X
有効
コンフィギュレーション不成功
非暗号化
キー Y
有効
コンフィギュレーション不成功
キー X
キーなし
無効
コンフィギュレーション不成功
キー X
キー X
無効
イメージ 0
キー X
キー Y
無効
コンフィギュレーション不成功
キー X
キーなし
有効
コンフィギュレーション不成功
キー X
キー X
有効
イメージ 0
キー X
キー Y
有効
コンフィギュレーション不成功
キー Y
キーなし
無効
コンフィギュレーション不成功
キー Y
キー X
無効
コンフィギュレーション不成功
キー Y
キー Y
無効
イメージ 0l
キー Y
キーなし
有効
コンフィギュレーション不成功
キー Y
キー X
有効
コンフィギュレーション不成功
キー Y
キー Y
有効
イメージ 0
Altera Corporation
MAX 10 FPGA コンフィギュレーション・デザインのガイドライン
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4
MAX 10 FPGA コンフィギュレーション IP コ
ア実装ガイド
2015.12.14
UG-M10CONFIG
更新情報
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関連情報
• Introduction to Altera IP Cores
すべてのアルテラ IP コアについて、パラメータ化、アップグレード、IP のシミュレーション
といった基本的な情報を提供します。
• Creating Version-Independent IP and Qsys Simulation Scripts
ソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必
要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。
• Project Management Best Practices
プロジェクトおよび IP ファイルの効果的な管理および移植性のためのガイドラインを提供
します。
アルテラ・ユニーク・チップ ID IP コア
この項では、アルテラ・ユニーク・チップ ID IP コアを実装するためのガイドラインを提供しま
す。
関連情報
• 2-18 ページの ユニーク・チップ ID
• 6-1 ページの アルテラ・ユニーク・チップ ID IP コアのポート
アルテラ・ユニーク・チップ ID IP コアのインスタンス化
アルテラ・ユニーク・チップ ID IP コアをインスタンス化するには、以下のステップを実行しま
す。
1.
2.
3.
4.
Quartus Prime ソフトウェアの Tools メニューで、IP Catalog をクリックします。
library カテゴリで、Basic Functions と Configuration and Programming を展開します。
Altera Unique Chip ID を選択し、Add をクリックして、出力ファイル名を入力します。
Save IP Variation ダイアログ・ボックスで、
• IP バリエーション・ファイル名とディレクトリを設定します。
• IP バリエーション・ファイル・タイプを選択します。
5. Finish をクリックします。
© 2016 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
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101 Innovation Drive, San Jose, CA 95134
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9001:2008
登録済
4-2
UG-M10CONFIG
2015.12.14
アルテラ・ユニーク・チップ ID IP コアのリセット
アルテラ・ユニーク・チップ ID IP コアのリセット
アルテラ・ユニーク・チップ ID IP コアをリセットするには、reset 信号を 1 クロック・サイク
ル以上 High にアサートする必要があります。reset 信号をディアサートした後、アルテラ・ユ
ニーク・チップ ID IP コアはヒューズ ID ブロックからデバイスのユニーク・チップ ID を再読み
出します。アルテラ・ユニーク・チップ ID IP コアは、動作が完了すると data_valid 信号をア
サートします。
アルテラ・デュアル・コンフィギュレーション IP コア
この項では、アルテラ・デュアル・コンフィギュレーション IP コアを実装するためのガイドラ
インを提供します。
アルテラ・デュアル・コンフィギュレーション IP コアのインスタンス化
アルテラ・デュアル・コンフィギュレーション IP コアをインスタンス化するには、以下のステ
ップを実行します。
1. Quartus Prime ソフトウェアの Tools メニューで、IP Catalog をクリックします。
2. library カテゴリで、Basic Functions と Configuration and Programming を展開します。
3. Altera Dual Configuration を選択し、Add をクリックすると、IP パラメータ・エディタが表示
されます。
4. New IP Instance ダイアログ・ボックスで、
• IP のトップレベル名を設定します。
• デバイス・ファミリを選択します。
• デバイスを選択します。
5. OK をクリックします。
Altera Corporation
MAX 10 FPGA コンフィギュレーション IP コア実装ガイド
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5
アルテラ・デュアル・コンフィギュレーショ
ン IP コアの参考資料
2015.12.14
UG-M10CONFIG
更新情報
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関連情報
AN 741: Remote System Upgrade for MAX 10 FPGA Devices over UART with the Nios II Processor
MAX 10 FPGA デバイスのリモート・システム・アップグレード向けリファレンス・デザインを
提供します。
アルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM ア
ドレス・マップ
表 5-1: MAX 10 デバイスでのアルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM アド
レス・マップ
• アルテラは、書き込み動作向けの予約ビットを 0 にセットすることを推奨します。読み出し動作で
は、IP コアは常に出力として 0 を生成します。
• 1 を書き込んで、概要に記載した任意の動作をトリガします。
• オフセット 4、5、6、7 の任意の読み出し動作の前に、必要な動作をオフセット 2 からトリガする必
要があります。
オフセット
読出/書込
幅
概要
(ビット)
0
W
32
• ビット 0—リコンフィギュレーションをトリガする
• ビット 1—ウォッチドッグ・タイマをリセットする
• ビット 31:2—予約
信号は Avalon で書き込みサイクルと同時にトリガされる。
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specifications before relying on any published information and before placing orders for products or services.
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登録済
5-2
アルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM アドレス・マ
ップ
オフセット
読出/書込
幅
UG-M10CONFIG
2015.12.14
概要
(ビット)
1
W
32
• ビット 0—入力レジスタに対して config_sel_overwrite
をトリガする
• ビット 1—入力レジスタに config_sel を書き込む。コン
フィギュレーション・イメージ 0 または 1 をロードするた
めに 0 または 1 をセットする
• ビット 31:2—予約
信号が書き込みサイクルの直後、コンフィギュレーショ
ン・イメージの情報がレジスタに格納されている間に生成さ
れる。busy 信号が High になると、処理が完了して busy 信号
がディアサートされるまでこのアドレスへの書き込みは無視
される。
busy
2
W
32
• ビット 0—ユーザー・ウォッチドッグからの読み出し動作
をトリガする
• ビット 1—前回のステート・アプリケーション 2 レジスタ
からの読み出し動作をトリガする
• ビット 2—前回のステート・アプリケーション 1 レジスタ
からの読み出し動作をトリガする
• ビット 3—入力レジスタからの読み出し動作をトリガする
• ビット 31:4—予約
busy
3
R
32
信号が書き込みの直後に生成される。
• ビット 0—IP busy 信号
• ビット 31:1—予約
信号は、デュアル・コンフィギュレーション IP コアが
書き込みまたは読み出し処理中であることを示す。この状態
での、リモート・システム・アップデート・ブロック・レジ
スタの動作要求のためのすべての書き込み動作は、リセッ
ト・タイマへのトリガを除き無視される。アルテラは、読み
出しまたは書き込みプロセスをトリガした後、この busy 信号
を引き上げることを推奨する。
busy
4
(10)
R
32
•
•
•
•
ビット 11:0—ユーザー・ウォッチドッグ値 (10)
ビット 12—ユーザー・ウォッチドッグの現在の状態
ビット 16:13—現在の状態の msm_cs 値
ビット 31:17—予約
デュアル・コンフィギュレーション IP コアを使用して、29 ビットのユーザー・ウォッチドッグ
値のうち上位 12 ビットのみを読み出しすることができます。
Altera Corporation
アルテラ・デュアル・コンフィギュレーション IP コアの参考資料
フィードバック
UG-M10CONFIG
2015.12.14
オフセット
アルテラ・デュアル・コンフィギュレーション IP コアの Avalon-MM アドレス・マ
ップ
読出/書込
幅
5-3
概要
(ビット)
5
R
32
• ビット 3:0—リモート・システム・アップグレード・ステ
ータス・レジスタ— MAX 10 デバイスの前回のステート・
ロジック・ビットの表からの前回のステート・アプリケー
ション 1 リコンフィギュレーション・ソースの値
• ビット 7:4—前回のステート・アプリケーション 1 の msm_
cs 値
• ビット 31:8—予約
6
R
32
• ビット 3:0—リモート・システム・アップグレード・ステ
ータス・レジスタ— MAX 10 デバイスの前回のステート・
ロジック・ビットの表からの前回のステート・アプリケー
ション 2 リコンフィギュレーション・ソースの値
• ビット 7:4—前回のステート・アプリケーション 2 の msm_
cs 値
• ビット 31:8—予約
7
R
32
• ビット 0—入力レジスタからの config_sel_overwrite 値
• ビット 1—入力レジスタの config_sel 値(11)
• ビット 31:2—予約
関連情報
• 2-16 ページの アルテラ・デュアル・コンフィギュレーション IP コア
• Avalon Interface Specifications
アルテラ・デュアル・コンフィギュレーション IP コアに用いる Avalon-MM インタフェース
の仕様について詳しい情報を提供します。
• 4-2 ページの アルテラ・デュアル・コンフィギュレーション IP コアのインスタンス化
• 2-15 ページの リモート・システム・アップグレード・ステータス・レジスタ
リモート・システム・アップグレード・ステータス・レジスタ— MAX10 デバイスの前回のス
テート・ロジック・ビットの表で前回のステート・アプリケーション・リコンフィギュレー
ション・ソースについて詳しい情報を提供します。
(11)
入力レジスタの config_sel 読み出しのみを行います。物理的な CONFIG_SEL ピン設定には影
響しません。
アルテラ・デュアル・コンフィギュレーション IP コアの参考資料
フィードバック
Altera Corporation
5-4
UG-M10CONFIG
2015.12.14
アルテラ・デュアル・コンフィギュレーション IP コアのパラメータ
アルテラ・デュアル・コンフィギュレーション IP コアのパラメータ
表 5-2: MAX 10 のアルテラ・デュアル・コンフィギュレーション IP コアのパラメータ
パラメータ
値
クロック周波数
最大 80 MHz
Altera Corporation
概要
信号と RU_nCONFIG 信号をアサートするサイクル数
を指定する。最大 RU_CLK が 40 MHz であり、アルテラのデュア
ル・コンフィギュレーション IP コアの動作は最大 80 MHz の制
限を持ち、これはハードウェアの制限より 2 倍高速であることに
注意が必要。これはアルテラ・デュアル・コンフィギュレーショ
ン IP コアが入力周波数の半分の速度で RU_CLK を生成するため。
RU_nRSTIMER
アルテラ・デュアル・コンフィギュレーション IP コアの参考資料
フィードバック
6
アルテラ・ユニーク・チップ ID IP コアの参考
資料
2015.12.14
UG-M10CONFIG
更新情報
フィードバック
アルテラ・ユニーク・チップ ID IP コアのポート
表 6-1: アルテラ・ユニーク・チップ ID IP コアのポート
ポート
入力/出力
幅(ビット)
概要
clkin
入力
1
• ユニーク・チップ ID ブロックにクロック信号
を供給する。サポートされる最大周波数は 100
MHz
• クロック信号を供給すると、IP コアがユニー
ク・チップ ID の値を読み出して値を chip_id
出力ポートに送る
reset
入力
1
• reset 信号を 1 クロック・サイクル以上 High に
アサートすると、IP コアをリセットする。
• chip_id[63:0]出力ポートは、デバイスをリコ
ンフィギュレーションするか、IP コアをリセッ
トするまでユニーク・チップ ID の値を保持す
る
data_valid
出力
1
• ユニーク・チップ ID 読み出しのための準備が
できていることを示す。信号が Low の場合は、
IP コアが初期状態または、データをヒューズ
ID からロード中
• IP コアが信号をアサートすると、データを
chip_id[63..0]出力ポートで読み出すための
準備ができている
chip_id
出力
64
• 対応するヒューズ ID それぞれの位置に基づい
たユニーク・チップ ID を示す。データは IP コ
アが data_valid 信号をアサートした後にのみ
有効
• パワーアップ時には値は 0 にリセットされる
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ISO
9001:2008
登録済
MAX 10 FPGA コンフィギュレーション・ユー
ザー・ガイドの追加情報
2015.12.14
UG-M10CONFIG
更新情報
A
フィードバック
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの改訂履歴
日付
バージョン
2015 年 12 月
2015.12.14
変更内容
• ICB 設定の概要で Set I/O to weak pull-up prior usermode オプシ
ョンの説明を更新しウィーク・プルアップがコンフィギュレ
ーション時にイネーブルされることを明言
• ユーザー・インタフェースを介したリモート・システム・ア
ップデート・ブロックへのアクセスを削除
• エラー検出の WYSIWYG アトムでの入出力ポートの定義を
追加
• リコンフィギュレーションの際に ICB ビット設定に基づく I/
O ピンの状態を更新
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ISO
9001:2008
登録済
A-2
UG-M10CONFIG
2015.12.14
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの改訂履歴
日付
バージョン
2015 年 11 月
2015.11.02
変更内容
• JTAG コンフィギュレーション向けの JRunner サポートおよ
び AN 414 へのリンクを削除
• デバイスの機能オプションごとの内部コンフィギュレーショ
ン・モード・サポートの違いを表で更新
• 内容の重複により、圧縮されたコンフィギュレーション・イ
メージの最大数の表を削除
• Quartus Prime 15.1 アップデートを反映し、MAX 10 デバイス
の初期化コンフィギュレーション・ビットの設定および説明
を更新
• Quartus Prime 15.1 アップデートを反映し、Enable JTAG pin
sharing および Enable nCONFIG, nSTATUS, and CONF_
DONE pins に更新
• ISP クランプ機能についての情報を追加
• ロウ・プログラミング・データ(.rpd)生成手順の情報を更
新
• 項タイトルをコンフィギュレーション・フラッシュ・メモリ
の合計プログラミング時間からコンフィギュレーション・フ
ラッシュ・メモリのプログラミング時間に変更
• 表タイトルを MAX 10 デバイスでのコンフィギュレーショ
ン・フラッシュ・メモリのセクタに対する合計プログラミン
グ時間から MAX 10 デバイスでのコンフィギュレーション・
フラッシュ・メモリのセクタに対するプログラミング時間に
変更
• MAX 10 デバイスでのコンフィギュレーション・フラッシュ・
メモリのセクタに対するプログラミング時間の表に注意を追
加
2015 年 6 月
Altera Corporation
2015.06.15
• アルテラ・デュアル・コンフィギュレーション IP コアの参考
資料とデュアル圧縮イメージでのリモート・システム・アッ
プグレードで関連情報に AN 741: Remote System Upgrade for
MAX 10 FPGA Devices over UART with the Nios II Processor へ
のリンクを追加
• MAX 10 デバイスのリモート・システム・アップグレード回路
の信号の表で RU_nRSTIMER にパルス保持の要件を追加
• MAX 10 デバイスのアルテラ・デュアル・コンフィギュレーシ
ョン IP コアの Avalon-MM アドレス・マップの表に Remote
System Upgrade Status Register—Previous State Bit for MAX 10
Devices の表へのリックを追加
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの追加情報
フィードバック
UG-M10CONFIG
2015.12.14
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの改訂履歴
日付
2015 年 5 月
バージョン
2015.05.04
変更内容
• 「MAX 10 デバイスの初期化コンフィギュレーション・ビッ
ト」の表を再編し、コンフィギュレーションの設定の項目を
更新
• 図「MAX 10 デバイスの内部コンフィギュレーションの概要」
に JTAG コンフィギュレーションを追加し、図を「コンフィ
ギュレーション手法」の項に移動
• 「MAX 10 デバイスの初期化コンフィギュレーション・ビッ
ト」の表に、関連するコンフィギュレーション設定を説明す
るリンクを追加
• 「MAX 10 デバイスの初期化コンフィギュレーション・ビッ
ト」の表でデフォルトのウォッチドッグ・タイム値を 16 進数
から 10 進数の値に更新
• 「MAX 10 デバイスの初期化コンフィギュレーション・ビッ
ト」の表で ISP データの説明を更新
• 「ユーザー・ウォッチドッグ・タイマ」の項にウォッチドッ
グ・タイマの計算式を追加
• MAX 10 FPGA Device Datasheet の「User Watchdog Internal
Circuitry Timing Specifications」へのリンクを追加
• 「MAX 10 デバイスの初期化コンフィギュレーション・ビッ
ト」の表に JTAG セキュアがデフォルトで無効にされており
有効にするにはアルテラのサポートが必要であることを示す
注を追加
• 最小および最大 CRC 演算時間の除数を 2 に更新
• リモート・システム・アップグレードのフローの図を更新
• 「内部コンフィギュレーションでの暗号化」の表に「キー」の
用語を追加し、イメージ 1 とイメージ 2 をそれぞれイメージ
0 とイメージ 1 に変更
• 「内部コンフィギュレーションでの暗号化」の表に、片方のコ
ンフィギュレーションが失敗するともう片方が自動的にロー
ドされることを示す注を追加
• 除数が 2 以外の場合の最小および最大 CRC 演算時間の計算
式を追加
• JTAG セキュアがオンになっている場合の注意を追加
• 特定の内部コンフィギュレーション・モード向けに自動的に
生成される.pof に関する情報を追加
• Device and Pin Options と Convert Programming Files を用い
る.pof と ICB の設定を追加
• 「概要」にコンフィギュレーション RAM(CRAM)を追加
• 編集上の修正
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの追加情報
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A-3
Altera Corporation
A-4
UG-M10CONFIG
2015.12.14
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの改訂履歴
日付
バージョン
2014 年 12 月
2014.12.15
• BOOT_SEL ピンを CONFIG_SEL ピンに名称変更
• アルテラ IP コア名をデュアル・ブート IP コアからデュアル・
コンフィギュレーション IP コアに更新
• ICB の要素としての AES 暗号化キーについての情報を追加
• 暗号化機能のガイドラインを追加
• 14.1 リリースで使用可能になった ICB 設定オプションを追加
• 14.1 リリースで使用可能になった CFM プログラミング機能
でのプログラマのオプションを追加
2014 年 9 月
2014.09.22
初版
Altera Corporation
変更内容
MAX 10 FPGA コンフィギュレーション・ユーザー・ガイドの追加情報
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