Stratix III デバイスの外部メモリ・インタフェース

Stratix III デバイスの外部メモリ・インタフェース
8. Stratix III デバイスの
外部メモリ・インタフェース
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
SIII51008-1.1
はじめに
Stratix® III の I/O 構造は、既存および新たに登場する外部メモリ規格に
対して柔軟で高性能なサポートを提供するために、完全にゼロから再設
計されています。これらには、DDR3 SDRAM、DDR2 SDRAM、DDR
SDRAM、QDRII+ SRAM、QDRII SRAM、および RLDRAM II などの最
大 400 MHz の高性能 DDR メモリ規格が含まれます。
Stratix III の I/O エレメントは、ダイナミック On-Chip Termination
(OCT)、配線パターン・ミスマッチ補正、リード / ライト・レベリング、
ハーフ・レート・レジスタ(HDR)、4 ∼ 36 ビット・プログラマブル DQ
グループ幅などの機能をパックし、外部メモリ・インタフェースを迅速
かつ堅牢に実装するために必要な使いやすい機能を提供しています。
DDR(Double Data Rate)は、Stratix III FPGA のすべてのサイドでサ
ポートされます。Stratix III デバイスは、新しい小型のモジュール・ベー
スの I/O バンク構造により、幅広い外部メモリ・インタフェースに迅速
かつ容易に適合する効率的なアーキテクチャを提供します。
セルフ・キャリブレート・メガファンクション(ALTMEMPHY)は、
Stratix III デバイスの I/O 構造を活用するように最適化されており、新
しい Quartus® II タイミング解析ツールである TimeQuest と共に、プロ
セス、電圧、および温度(PVT)のばらつきに対して信頼性のある、高
い動作周波数のためのトータル・ソリューションを提供します。
Altera Corporation
2007 年 5 月
8–1
はじめに
表 8–1 に、Stratix III デバイスが外部メモリ・デバイスでサポート可能な
最大クロック・レートを示します。
表 8–1. 外部メモリ・インタフェースに対する Stratix III の最大クロック・レートのサポート
注 (1)
-2 スピード・
グレード (MHz)
メモリ規格
トップ /
ボトム
I/O
バンク
-3 スピード・
グレード (MHz)
-4 スピード・
グレード (MHz)
-4L スピード・グ
レード (MHz) (2)
レフト /
レフト /
レフト /
トップ / レフト /
トップ /
トップ /
ライト
ライト
ライト
ボトム ライト
ボトム
ボトム
I/O
I/O
I/O
I/O
I/O
I/O
I/O
バンク
バンク
バンク
バンク バンク
バンク
バンク
(3)
(3)
(3)
DDR3 SDRAM (4)
400 (5)
300
333
TBD (6)
333
TBD (6)
—
—
DDR2 SDRAM (4)
400 (5)
300
333
267
333
267
200
167
DDR SDRAM (4)
200
200
200
200
200
200
200
167
QDRII+ SRAM
350 (5)
300
300
250
300
250
—
—
QDRII SRAM (7)
350 (5)
300
300
250
300
250
167
133
RLDRAM II (7)
400 (5)
300
300
250
300
250
—
—
表 8–1 の注 :
(1)
(2)
(3)
(4)
(5)
(6)
(7)
数値はハーフ・レート・コントローラに基づいており、最終特性評価まで暫定仕様です。
性能は 0.9 V のコア電圧に基づいています。コア電圧が 1.1 V の場合、-4L スピード・グレードのデバイスと -4 ス
ピード・グレードのデバイスでは性能が等しくなります。
レフト / ライト I/O バンクは LVDS I/O サポートする高いピン・キャパシタンスを備えているため、これらの
I/O バンクの最大性能はトップ / ボトム I/O バンクよりも低くなります。
値はモジュールおよびコンポーネント両方へのインタフェースに適用されます。
333 MHz 以上のメモリ・インタフェースでは、デバイス特性評価待ちのデスキュー回路を使用する必要がありま
す。
サポートは特性評価の後で評価されます。
これは 1.5 V および 1.8 V の I/O 電圧で動作する QDRII SRAM および RLDRAM II デバイスに適用されます。
図 8–1 に、PLL(Phase-Locked Loop)、DLL(Delay-Locked Loop)、お
よび I/O バンクが表示された StratixIII の外部メモリ・サポートを示し
ます。I/O バンク数は、デバイス集積度によって異なります。
8–2
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–1. Stratix III 外部メモリ・サポート
DLL4
DLL1
8A
8B
8C
PLL_T1
PLL_T2
7C
7B
7A
PLL_R1
PLL_L1
1A
6A
1B
6B
1C
6C
PLL_R2
PLL_L2
Stratix III Device
PLL_L3
PLL_R3
2C
5C
2B
5B
2A
5A
PLL_R4
PLL_L4
3A
DLL2
Altera Corporation
2007 年 5 月
3B
3C
PLL_B1
PLL_B2
4C
4B
4A
DLL3
8–3
Stratix III デバイス・ハンドブック Volume 1
はじめに
図 8–2 に、メモリ・インタフェース・データ・パスの概要を示します。
図 8–2. 外部メモリ・インタフェース・データ・パスの概要
注 (1)、(2)
Memory
Stratix III FPGA
DQS Logic
Block
DLL
4n
FIFO
(2)
2n
2n
Alignment &
Synchronization
Registers
Half Data Rate
Input Registers
DQS (Read)
DDR Input
Registers
n
DQ (Read)
Resynchronization Clock
n
2n
4n
Half-Rate
Resynchronization Clock
2
4
Half Data Rate
Output Registers
DQ Write Clock
Clock Management & Reset
DQ (Write)
2n
Alignment
Registers
Half Data Rate
Output Registers
DDR Output
Registers
DQS (Write)
2
Alignment
Registers
DDR Output
Registers
Half-Rate Clock
Alignment Clock
DQS Write Clock
図 8–2 の注 :
(1)
(2)
各レジスタ・ブロックはバイパスできます。
各メモリ・インタフェースのブロックは多少異なります。
この章では、各 DDR メモリ規格の高速メモリ・インタフェースを容易
にする Stratix III デバイスのハードウェア機能について説明します。
Stratix III デバイスは、DLL、PLL、ダイナミック OCT、リード / ライ
ト・レベリング、およびデスキュー回路を特長としています。
8–4
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
メモリ・イン
タフェース・
ピンの
サポート
標準的なメモリ・インタフェースでは、データ・ピン(D、Q、または
DQ)、データ・ストローブ・ピン(DQS、DQSn/CQn)、アドレス・ピ
ン、コマンド・ピン、およびクロック・ピンが必要です。一部のメモリ・
インタフェースでは、データ・マスク(DM)ピンを使用してライト・
マスキングおよび QVLD ピンをイネーブルして、リード・データをキャ
プチャできる状態であることを示します。この項では、Stratix III デバイ
スでこれらすべてのピンをサポートする方法について説明します。
データおよびデータ・クロック / ストローブ・ピン
Stratix III の DDR メモリ・インタフェース・データ・ピンは、DQ ピン
と呼ばれます。リード・データ・ストローブまたはクロックは、DQS ピ
ンと呼ばれます。DQS ピンは、メモリ規格に応じて、双方向シングル・
エンド信号(DDR2 および DDR SDRAM)、単方向差動信号(RLDRAM
II)、双方向差動信号(DDR3 および DDR2 SDRAM)、または単方向コ
ンプリメンタリ信号(QDRII+ および QDRII SRAM)になります。ピン
からレジスタまでのトレース長はピンで最適化されているため、単方向
リード・データ・ストローブまたはクロックを Stratix III DQS ピンに接
続し、単方向ライト・データ・ストローブまたはクロックに使用可能な
DQ または DQS ピン(リード・データ・ピンと同じ I/O バンクまたは
デバイス・サイド)を使用します。
Stratix III デバイスは、差動リード・データ・ストローブ / クロック動作
用の差動入力バッファ、およびコンプリメンタリ・リード・データ・ス
トローブ / クロック動作用の各 CQn ピンのための独立した DQS ロジッ
ク・ブロックを提供します。Stratix III ピン・テーブルでは、差動 DQS
ピン・ペアは DQS ピンと DQSn ピンとして、コンプリメンタリ DQS 信
号は DQS ピンと CQn ピンとして表記されます。このピン・テーブルで
は、DQS ピンと CQn ピンは別々に記載されています。各 CQn ピンは
DQS ロジック・ブロックに接続され、シフトされた CQn 信号は、DQS
IOE レジスタのアクティブ Low 入力レジスタに入ります。
DDR2 SDRAM では、シグナル・インテグリティの向上のために、
Stratix III デバイスのオプションの差動 DQS/DQSn 機能を使用で
きます。また、シングル・エンド DQS オプションを使用して、ピ
ンの利用率を低減することも可能です。
DQ ピンは DDR3、DDR2、および DDR SDRAM および RLDRAM II コ
モン I/O(CIO)インタフェースでは双方向信号、QDRII+、QDRII SRAM、
および RLDRAM II の個別 I/O(SIO)デバイスでは単方向信号にするこ
とができます。単方向読み出しデータ信号を Stratix III の DQ ピンに接
続し、単方向書き込みデータ信号を DQ ピンの別のグループに接続しま
す。
Altera Corporation
2007 年 5 月
8–5
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
書き込みデータ信号に DQS/DQ グループを使用することで、出
力スキューが小さくなり、ライト・レベリング回路へのアクセス
が可能になり、バーティカル・マイグレーションを可能にします。
また、これらのピンはバス上の信号間の遅延ミスマッチを補正可
能なデスキュー回路にもアクセスします。
表 8–2 に、Stratix III デバイスと外部メモリ・デバイス間のピン接続の概
要を示します。
表 8–2. Stratix III メモリ・インタフェース・ピンの利用
Stratix III が使用するピン
ピンの説明
読み出しデータ
DQ
書き込みデータ
DQ (1)
パリティ、DM、BWSn、ECC、 DQ
QVLD
リード・クロック / ストローブ
DDR3/DDR2 SDRAM および RLDRAM II 用差動 DQS/DQSn (2)
DDR2/DDR SDRAM 用シングル・エンド DQS (2)
QDRII+/QDRII SRAM 用コンプリメンタリ DQS/CQn
ライト・クロック / ストローブ
QDRII+/QDRII SRAM および RLDRAM II 用の未使用 DQ または DQS ピン
メモリ・クロック
DDR3 SDRAM 用未使用 DQ ピン(ライト・レベリング・アクセス用)
他のメモリ・インタフェース用の隣接ユーザ I/O
表 8–2 の注 :
(1)
(2)
書き込みデータが単方向の場合、書き込みデータをリード DQ グループ以外の独立した DQ グループに接続しま
す。
DDR2 SDRAM は、シングル・エンドまたは差動 DQS 信号方式のいずれかをサポートします。
DQS ピンと DQ ピンは、DQS 位相シフト回路( 8–22 ページの「Stratix
III 外部メモリ・インタフェースの機能」で説明)を使用して PVT 変動
を補正します。DQS ピンおよび DQ ピンの位置は、ピン・テーブルで固
定されています。メモリ・インタフェース回路は、どの Stratix III I/O バ
ンクでも使用できます。すべてのメモリ・インタフェース・ピンは、
DDR3、DDR2、および DDR SDRAM、QDR II+ および QDRII SRAM、
および RLDRAM II デバイスをサポートするのに必要な I/O 規格をサ
ポートします。
DQ および DQS 出力信号は、DDIO レジスタを使用して生成されます。
DQS 信号を生成するクロックは、DQ 信号を生成するクロックとは異な
り 90° の位相オフセットを持っています。
8–6
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
Stratix III デバイスのどの I/O バンクにも、×4、×8/×9、×16/×18、また
は ×32/×36 の DQ バス・モードで、DQS および DQ 信号をサポートし
ます。ただし、一部のデバイスは、×16/×18 または ×32/×36 の DQ バ
ス・モードをサポートしません(表 8–4 参照)。×4 モードでは、各 DQS
ピンおよび DQSn ピン・ペアは、そのグループ内で最大 4 本の DQ ピン
をドライブします。このモードでは、CQn ピンはサポートされません。
×8/×9 モードでは、各 DQS ピンおよび DQSn/CQn ピン・ペアは最大 10 本
の DQ ピンをドライブして、1 つのパリティ・ビットまたは DM、8 つ
のデータ・ビット、およびオプションの QVLD ピンをサポートします。
パリティ・ビット、DM ビット、QVLD ピン、またはいずれかのデータ・
ビットが使用されていない場合、これらのピンは標準ユーザ I/O ピンと
して使用できます。
同様に、×16/×18 および ×32/×36 モードでは、各 DQS ピンおよび
DQSn/CQn ピン・ペアはそれぞれ各グループ内で 1 本のオプションの
QVLD ピンを含む、最大 19 本および 37 本の DQ ピンをドライブします。
×16/×18 モードには、2 つのパリティ・ビットまたは DM ビット(DQ ピン
数でカウントされる)、×32/×36 モードには 4 つのパリティ・ビットまた
は DM ビットがあります。表 8–3 に、DQS および DQSn/CQn ピン・ペ
アを含む各 DQS/DQ バス・モードの最大ピン数を示します。
表 8–3. Stratix III DQS/DQ バス・モードのピン数
DQSn
サポート
CQn
サポート
グループごと
の最大ピン数
データ
×4
使用可
なし
6
4
—
—
×8/×9 (1)
使用可
使用可
12
8
1
1
16
2
1
32
4
1
モード
×16/×18 (2)
使用可
使用可
21
×32/×36 (3)
使用可
使用可
39
QVLD
パリティ
(オプション)(オプション)
表 8–3 の注 :
(1)
(2)
(3)
×8/×9 グループは、2 つの ×4 DQ グループを統合して作成されます。オリジナルの ×4 グループのいずれかの 1
本のピンがユーザ I/O ピンになります。
×16/×18 グループは、4 つの ×4 DQ グループを統合して作成されます。オリジナルの ×4 グループのいずれかの
3 本のピンがユーザ I/O ピンになります。
×32/×36 グループは、8 つの ×4 DQ グループを統合して作成されます。オリジナルの ×4 グループのいずれかの
9 本のピンがユーザ I/O ピンになります。
Altera Corporation
2007 年 5 月
8–7
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
表 8–4 に、Stratix III デバイスのサイドごとの最大 DQS/DQ グループ数
を示します。各 Stratix III デバイスの各バンクで使用可能な DQS/DQ グ
ループ数について詳しくは、図 8–3 ∼図 8–8 を参照してください。
表 8–4. Stratix III デバイスの各サイドの DQS/DQ グループ数 (1 / 2) 注 (1)、(2)
デバイス
EP3SE50/
EP3SL50/
EP3SL70
パッケージ
484 ピン
FineLine BGA®
780 ピン
FineLine BGA
EP3SE80/
EP3SE110/
EP3SL110/
EP3SL150
780 ピン
FineLine BGA
1152 ピン
FineLine BGA
EP3SL200
780 ピン
FineLine BGA
1152 ピン
FineLine BGA
1517 ピン
FineLine BGA
サイド
レフト
×4
×8/×9
×16/×18
×32/×36
12
4
0
0
ボトム
5
2
0
0
ライト
12
4
0
0
トップ
5
2
0
0
レフト
14
6
2
0
ボトム
17
8
2
0
ライト
14
6
2
0
トップ
17
8
2
0
レフト
14
6
2
0
ボトム
17
8
2
0
ライト
14
6
2
0
トップ
17
8
2
0
レフト
26
12
4
0
ボトム
26
12
4
0
ライト
26
12
4
0
トップ
26
12
4
0
レフト
14
6
2
0
ボトム
17
8
2
0
ライト
14
6
2
0
トップ
17
8
2
0
レフト
26
12
4
0
ボトム
26
12
4
0
ライト
26
12
4
0
トップ
26
12
4
0
レフト
26
12
4
0
ボトム
38
18
8
4
ライト
26
12
4
0
トップ
38
18
8
4
8–8
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
表 8–4. Stratix III デバイスの各サイドの DQS/DQ グループ数 (2 / 2) 注 (1)、(2)
デバイス
パッケージ
EP3SE260
780 ピン
FineLine BGA
1152 ピン
FineLine BGA
1517 ピン
FineLine BGA
EP3SL340
1152 ピン
FineLine BGA
1517 ピン
FineLine BGA
1,760 ピン
FineLine BGA
×4
×8/×9
×16/×18
×32/×36
レフト
14
6
2
0
ボトム
17
8
2
0
ライト
14
6
2
0
トップ
17
8
2
0
レフト
26
12
4
0
ボトム
26
12
4
0
ライト
26
12
4
0
トップ
26
12
4
0
レフト
34
16
6
0
ボトム
38
18
8
4
ライト
34
16
6
0
トップ
38
18
8
4
サイド
レフト
26
12
4
0
ボトム
26
12
4
0
ライト
26
12
4
0
トップ
26
12
4
0
レフト
34
16
6
0
ボトム
38
18
8
4
ライト
34
16
6
0
トップ
38
18
8
4
レフト
40
18
6
0
ボトム
44
22
10
4
ライト
40
18
6
0
トップ
44
22
10
4
表 8–4 の注 :
(1)
(2)
数値は暫定仕様です。
一部の DQS/DQ ピンは、RUP/RDN またはコンフィギュレーション・ピンとして使用することもできます。選択
した DQS/DQ グループは、コンフィギュレーションや OCT キャリブレーションに使用されないことを確認して
ください。
Altera Corporation
2007 年 5 月
8–9
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
図 8–3. 484 ピン FineLine BGA パッケージの EP3SE50、EP3SL50、および EP3SL70 デバイス
における各バンクの DQS/DQ グループ数 注 (1)、(2)
DLL 1
I/O Bank 8C
I/O Bank 7C
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
DLL 4
I/O Bank 6A (3)
I/O Bank 1A (3)
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 1C (4)
I/O Bank 6C
26 User I/Os (5)
x4=3
x8/x9=1x16/x18=0
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
EP3SE50, EP3SL50, and EP3SL70 Devices
484-pin FineLine BGA
I/O Bank 5C
I/O Bank 2C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 5A (3)
I/O Bank 2A (3)
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
DLL 2
I/O Bank 3C
I/O Bank 4C
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
DLL 3
図 8–3 の注 :
(1)
(2)
(3)
数値は暫定仕様です。
このデバイスは、×32/×36 モードをサポートしていません。
一部の ×4 グループは、RUP/RDN ピンを DQ ピンとして使用することができます。OCT キャリブレーションにこ
れら RUP ピンと RDN ピンを使用している場合、これらのグループは使用できません。
(4)
このバンクの一部の DQS/DQ ピンは、コンフィギュレーション・ピンとしても使用できます。コンフィギュレー
ション手法で使用しない DQS/DQ ピンを選択してください。
すべての I/O ピン数は、8 本の専用クロック入力(CLK1p、CLK1n、CLK3p、CLK3n、CLK8p、CLK8n、CLK10p、
および CLK10n)を含みます。
(5)
8–10
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–4. 780ピンFineLine BGAパッケージのEP3SE50、EP3SL50、EP3SL70、EP3SE80、EP3SE110、
EP3SL110、EP3SL150、EP3SL200、および EP3SE260 デバイスにおける各バンクの
DQS/DQ グループ数 注 (1)、(2)
DLL 1
I/O Bank 8A (3)
I/O Bank 8C (3)
I/O Bank 7C
I/O Bank 7A (3)
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 1A (3)
DLL 4
I/O Bank 6A (3)
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C (4)
I/O Bank 6C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 2C
EP3SE50, EP3SL50, EP3SL70, EP3SE80, EP3SE110, EP3SL110, EP3SL150,
EP3SL200, and EP3SE260 Devices
780-pin FineLine BGA
I/O Bank 2A (3)
I/O Bank 5A (3)
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3A (3)
DLL 2
I/O Bank 5C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 3C (3)
I/O Bank 4C
I/O Bank 4A (3)
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL 3
図 8–4 の注 :
(1)
(2)
(3)
(4)
(5)
数値は暫定仕様です。
このデバイスは、×32/×36 モードをサポートしていません。
一部の ×4 グループは、RUP/RDN ピンを DQ ピンとして使用することができます。OCT キャリブレーションにこ
れら RUP ピンと RDN ピンを使用している場合、これらのグループは使用できません。バンク 3C および 8C に OCT
キャリブレーション・ブロックを搭載しているのは、EP3SE260 だけです。
このバンクの一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。コンフィ
ギュレーション手法で使用しない DQS/DQ ピンを選択してください。
すべての I/O ピン数は、8 本の専用クロック入力(CLK1p、CLK1n、CLK3p、CLK3n、CLK8p、CLK8n、CLK10p、
および CLK10n)を含みます。
Altera Corporation
2007 年 5 月
8–11
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
図 8–5. 1,152 ピン FineLine BGA パッケージの EP3SE80、EP3SE110、EP3SL110、EP3SL150、
EP3SL200、EP3SE260、および EP3SL340 デバイスにおける DQS/DQ グループ数
注 (1)、(2)
DLL1
I/O Bank 8A (3)
I/O Bank 8B
I/O Bank 8C (3)
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A (3)
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A (3)
I/O Bank 6A (3)
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
I/O Bank 1C (4)
42 User I/Os (5)
x4=6
x8/x9=3
x16/x18=1
I/O Bank 6C
42 User I/Os (5)
x4=6
x8/x9=3
x16/x18=1
EP3SE80, EP3SE110, EP3SL110, EP3SL150, EP3SL200,
EP3SE260, and EP3SL340 Devices
1152-pin FineLine BGA
I/O Bank 2C
42 User I/Os (5)
x4=6
x8/x9=3
x16/x18=1
I/O Bank 5C
42 User I/Os (5)
x4=6
x8/x9=3
x16/x18=1
I/O Bank 2A (3)
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
I/O Bank 5A (3)
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
I/O Bank 3A (3)
DLL2
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 3B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3C (3)
I/O Bank 4C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 4B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 4A (3)
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 8–5 の注 :
(1)
(2)
(3)
(4)
(5)
数値は暫定仕様です。
このデバイスは、×32/×36 モードをサポートしていません。
一部の ×4 グループは、RUP/RDN ピンを DQ ピンとして使用することができます。OCT キャリブレーションにこ
れら RUP ピンと RDN ピンを使用している場合、
これらのグループは使用できません。バンク 3C と 8C に OCT キャ
リブレーション・ブロックを搭載しているのは、EP3SE260 および EP3SL340 だけです。
このバンクの一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。コンフィ
ギュレーション手法で使用しない DQS/DQ ピンを選択してください。
すべての I/O ピン数は、8 本の専用クロック入力(CLK1p、CLK1n、CLK3p、CLK3n、CLK8p、CLK8n、CLK10p、
および CLK10n)を含みます。
8–12
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–6. 1,517 ピン FineLine BGA パッケージの EP3SL200 デバイスにおける各バンクの DQS/DQ
グループ数 注 (1)
DLL1
I/O Bank 8A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL4
I/O Bank 1A (2)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6A (2)
50 User I/Os
x4=7
x8/x9=3
x6/x18=1
x32/x36=0
I/O Bank 1C (4)
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP3SL200 Devices
1517-pin FineLine BGA
I/O Bank 2C
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 5C
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 5A (2)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2A (2)
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 3B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 4C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 4B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 4A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 8–6 の注 :
(1)
(2)
(3)
(4)
数値は暫定仕様です。
一部の ×4 グループは、RUP/RDN ピンを DQ ピンとして使用することができます。OCT キャリブレーションにこ
れら RUP ピンと RDN ピンを使用している場合、これらのグループは使用できません。
すべての I/O ピン数には、データ入力に使用可能な 8 本の専用クロック入力(CLK1p、CLK1n、CLK3p、CLK3n、
CLK8p、CLK8n、CLK10p、および CLK10n)および 8 本の専用コーナー PLL クロック入力(PLL_L1_CLKp、
PLL_L1_CLKn、PLL_L4_CLKp、PLL_L4_CLKn、PLL_R4_CLKp、PLL_R4_CLKn、PLL_R1_CLKp お よ び
PLL_R1_CLKn)が含まれます。
このバンクの一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。コンフィ
ギュレーション手法で使用しない DQS/DQ ピンを選択してください。
Altera Corporation
2007 年 5 月
8–13
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
図 8–7. 1,517 ピン FineLine BGA パッケージの EP3SE260 および EP3SL340 デバイスにおける各
バンクの DQS/DQ グループ数 注 (1)
DLL1
I/O Bank 8A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C (2)
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL4
I/O Bank 1A (2)
I/O Bank 6A (2)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 6B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 1C (4)
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP3SE260 and EP3SL340 Devices
1517-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 2A (2)
I/O Bank 5A (2)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A (2)
I/O Bank 3B
I/O Bank 3C (2)
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 8–7 の注 :
(1)
(2)
数値は暫定仕様です。
一部の ×4 グループは、RUP/RDN ピンを DQ ピンとして使用することができます。OCT キャリブレーションにこ
れら RUP ピンと RDN ピンを使用している場合、これらのグループは使用できません。
(3)
すべての I/O ピン数には、データ入力に使用可能な 8 本の専用クロック入力(CLK1p、CLK1n、CLK3p、CLK3n、
CLK8p、CLK8n、CLK10p、および CLK10n)および 8 本の専用コーナー PLL クロック入力(PLL_L1_CLKp、
PLL_L1_CLKn、PLL_L4_CLKp、PLL_L4_CLKn、PLL_R4_CLKp、PLL_R4_CLKn、PLL_R1_CLKp お よ び
PLL_R1_CLKn)が含まれます。
このバンクの一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。コンフィ
ギュレーション手法で使用しない DQS/DQ ピンを選択してください。
(4)
8–14
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–8. 1,760 ピン FineLine BGA パッケージの EP3SL340 デバイスにおける各バンクの DQS/DQ
バス・モードのサポート 注 (1)
DLL1
I/O Bank 8A (2)
I/O Bank 8B
I/O Bank 8C (2)
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL4
I/O Bank 1A (2)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6A (2)
I/O Bank 1B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1C (4)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
EP3SL340 Devices
1760-pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
36 User I/Os (3)
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2A (2)
I/O Bank 5A (2)
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os (3)
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A (2)
I/O Bank 3B
I/O Bank 3C (2)
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A (2)
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x81x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 8–8 の注 :
(1)
(2)
数値は暫定仕様です。
一部の ×4 グループは、RUP/RDN ピンを DQ ピンとして使用することができます。OCT キャリブレーションにこ
れら RUP ピンと RDN ピンを使用している場合、これらのグループは使用できません。
(3)
すべての I/O ピン数には、データ入力に使用可能な 8 本の専用クロック入力(CLK1p、CLK1n、CLK3p、CLK3n、
CLK8p、CLK8n、CLK10p、および CLK10n)および 8 本の専用コーナー PLL クロック入力(PLL_L1_CLKp、
PLL_L1_CLKn、PLL_L4_CLKp、PLL_L4_CLKn、PLL_R4_CLKp、PLL_R4_CLKn、PLL_R1_CLKp お よ び
PLL_R1_CLKn)が含まれます。
このバンクの一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。コンフィ
ギュレーション手法で使用しない DQS/DQ ピンを選択してください。
(4)
Altera Corporation
2007 年 5 月
8–15
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
DQS ピンおよび DQSn ピンは、Stratix III ピン・テーブルでそれぞれ
DQSXY、DQSnXY と表記されます。ここで、X は DQS/DQ グループ番号
を、Y はグループがデバイスのトップ(T)、ボトム(B)、レフト(L)、
またはライト(R)のいずれに位置するかを表します。
対応する DQ ピンは、DQXY と表記されます。ここで、X はピンが属す
る DQS グループを、Y はそのグループがデバイスのトップ(T)、ボト
ム(B)、レフト(L)、またはライト(R)のいずれに位置するかを表し
ます。例えば、DQS1L はデバイスのレフト・サイドに位置する DQS ピ
ンを示します。図 8–9 を参照してください。そのグループに属する DQ
ピンは、ピン・テーブルで DQ1L として示されます。
デバイスのトップ・レフト・サイドから反時計回りに番号が付けられま
す。図 8–9 に、デバイスで DQS/DQ グループに番号を付ける方法を示
します。デバイスのトップおよびボトム・サイドには、最大 44 の ×4
DQS/DQ グループを配置でき、デバイスのレフトおよびライト・サイド
には、最大 40 の ×4 DQS/DQ グループを配置できます。
パリティ、DM、BWSn、ECC、および QVLD ピンは、ピン・テーブルに
DQ ピンとして示されます。これらのピンは、メモリ・インタフェース・
ピンとして使用されてないときは、通常の I/O ピンとして使用すること
ができます。
8–16
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–9. Stratix III I/O バンクの DQS ピン
DQS23T
DQS44T
DQS22T
DQS1T
DLL4
DLL1
PLL_T1
PLL_T2
PLL_R1
PLL_L1
8A
8B
8C
7C
7B
7A
DQS1L
DQS40R
1A
6A
1B
6B
1C
6C
DQS20L
DQS21R
PLL_R2
PLL_L2
Stratix III Device
PLL_R3
PLL_L3
DQS21L
DQS20R
2C
5C
2B
5B
2A
5A
DQS40L
DQS1R
3A
3B
3C
4C
4B
4A
PLL_R4
PLL_L4
PLL_B1
PLL_B2
DLL3
DLL2
DQS1B
DQS22B
DQS23B
DQS44B
DQ ピンのナンバリングは、×4 モードに基づいています。×4 モードで
は、各 I/O バンクに最大 8 つの DQS/DQ グループがあります。×4 モー
ドの各 DQS/DQ グループは、1 本の DQS ピン、1 本の DQSn ピン、お
よび 4 本の DQ ピンで構成されています。×8/×9 モードでは、I/O バン
クにより隣接する 2 つの ×4 DQS/DQ グループが統合されます。DQS ピ
Altera Corporation
2007 年 5 月
8–17
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
ンと DQSn/CQn ピンの1ペアで、最大 10 本の DQ ピン(パリティまた
は DM および QVLD ピンを含む)および DQS ピンと DQSn/CQn ピン・
ペアで構成される新しく組み合わせたグループのすべての DQ ピンおよ
びパリティ・ピンをドライブすることができます。同様に、×16/×18 モー
ドでは、I/O バンクにより隣接する 4 つの ×4 DQS/DQ グループを組み
合わせて、最大 19 本の DQ ピン(パリティまたは DM および QVLD ピ
ンを含む)、および DQS ピンと DQSn/CQn ピンのペアで構成されるグ
ループが作成されます。×32/×36 モードでは、I/O バンクにより隣接す
る 8 つの ×4 DQS/DQ グループを組み合わせて、最大 37 本の DQ ピン
(パリティまたは DM および QVLD ピンを含む)、および DQS ピンと
DQSn/CQn ピンのペアで構成されるグループが作成されます。
Stratix III モジュラ I/O バンクは、DQS/DQ グループを容易に形成する
ことができます。I/O バンク内のすべてのピンがユーザ I/O ピンで、プ
ログラミングに使用されておらず、RUP/RDN が OCT キャリブレーショ
ンまたは PLL クロック出力ピンに使用されている場合、バンク内の I/O
ピン数を 6 で除算して可能な最大の ×4 グループ数を求めることができ
ます。次に、その値を 2、4、または 8 で除算して、それぞれ ×8/×9、
×16/×18 または ×32/×36 の可能な最大のグループ数を求めることができ
ます(表 8–5 参照)ただし、I/O バンク内の一部のピンは他のファンク
ションに使用することができます。
表 8–5. Stratix III モジュラ I/O バンクの DQ/QS グループ
可能な
モジュラ
最大の
I/O バンク
×4
のサイズ グループ数 (1)
可能な
最大の
×8/×9
グループ数
可能な
最大の
×16/×18
グループ数
可能な
最大の
×32/×36
グループ数
24 ピン
4
2
1
0
32 ピン
5
2
1
0
40 ピン
6
3
1
0
48 ピン
8
4
2
1
表 8–5 の注 :
(1)
一部の ×4 グループは、RUP/RDN ピンを使用することができます。Stratix III キャ
リブレーション済み OCT 機能を使用する場合、これらのグループは使用できま
せん。
8–18
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
オプションのパリティ、DM、
BWSn、ECC および QVLD ピン
Stratix III デバイスでは、パリティ・ピンと同じ DQS/DQ グループの
DQ ピンをデータに使用することができます。Stratix III デバイス・ファ
ミリは、×8/×9、×16/×18、および ×32/×36 モードでパリティをサポー
トします。データ・ピンの 8 ビットにつき 1 つのパリティ・ビットがあ
ります。DQ ピンと同じように処理、コンフィギュレーション、および
生成されるため、パリティ・ピンとしてデータと同じ DQS/DQ グルー
プの任意の DQ(または D)ピンを使用します。
データ・マスク(DM)ピンは、DDR3 SDRAM、DDR2 SDRAM、DDR
SDRAM、および RLDRAM II デバイスに書き込むときにのみ必要です。
QDRII+ および QDRII SRAM デバイスは、BWSn 信号を使用して、メモ
リに書き込むバイトを選択します。DM 信号または BWSn 信号が Low の
場合は書き込みが有効であることを示します。DM/BWSn 信号が High
の場合、メモリは DQ 信号をマスクします。システムで書き込みデータ
のマスキングが不要の場合、メモリの DM ピンに Low を接続して、す
べての書き込みデータが有効であることを示します。DM/BWSn 信号の
書き込みデータと同じDQS/DQグループの任意のDQピンをDM/BWSn
信 号 と し て 使 用 す る ことができます。DDR3、DDR2、および DDR
SDRAM デバイスでは、DQS および DQ 信号の各グループに DM ピン
が必要です。RLDRAM IIデバイスごとに1本のDMピン、QDRII+/QDRII
SRAM データの各バイト(8 ビット)には 1 本の BWSn ピンがあります。
DQ ピンを使用して DM または BWSn 信号を生成し、DQ(または D)
出力信号と同様に信号をコンフィギュレーションします。Stratix III デバ
イスは、差動 DQS 信号方式の ×4 DDR3 SDRAM または ×4 DDR2 SDRAM
インタフェースでは DM 信号をサポートしません。
一部の DDR3、DDR2 および DDR SDRAM デバイスは、データ送信時
のエラーを検出し、自動的に訂正する方法である誤り訂正コード(ECC)
をサポートしています。72 ビット DDR3、DDR2、または DDR SDRAM
インタフェースでは、一般に 64 本のデータ・ピンに加えて 8 本の ECC
ピンが使用されます。DDR3、DDR2、および DDR SDRAM ECC ピンを
Stratix III デバイスの DQS/DQ グループに接続します。これらの信号も
DQ ピンと同様に生成されます。メモリ・コントローラには ECC データ
用のエンコーディング / デコーディング・ロジックが必要です。設計者
は、他のエラー・チェック方法にデータの余分なデータ・バイトを使用
することもできます。
QVLD ピンは、読み出しデータの可用性を示すために、RLDRAM II およ
び QDRII+ SRAM インタフェースで使用されます。各メモリ・デバイス
に、1 本の QVLD ピンがあります。QVLD の High は、メモリが要求され
るデータを出力していることを示します。DQ 入力同様、この信号はリー
Altera Corporation
2007 年 5 月
8–19
Stratix III デバイス・ハンドブック Volume 1
メモリ・インタフェース・ピンのサポート
ド・クロック信号(QDRII+/QDRII SRAM の CQ/CQn および RLDRAM
II の QK/QK#)にエッジが揃えられ、データがメモリから出力される
1/2 クロック・サイクル前に送信されます。QVLD ピンは、DQ ピンと同
様に処理およびサポートされるので、QVLD ピンを読み出しデータ・グ
ループの任意の DQ ピンに接続します。
パリティ、ECC、および QVLD ピンは、DQ ピンとして扱われるため、こ
れらのピンについて詳しくは、8–5 ページの「データおよびデータ・ク
ロック / ストローブ・ピン」の項を参照してください。
アドレスおよびコントロール / コマンド・ピン
アドレスおよびコントロール / コマンド信号は、一般にシングル・デー
タ・レートで送信されます。唯一の例外は、QDRII SRAM Burst-of-two
デバイスです。この場合、リード・アドレスはクロックの立ち上がりエッ
ジで、ライト・アドレスはクロックの立ち下りエッジでメモリによって
キャプチャされる必要があります。アドレスおよびコントロール / コマ
ンド・ピンには、特別な回路は必要ありません。データ・ピンと同じ I/O
バンクの任意のユーザ I/O ピンを使用できます。
メモリ・クロック・ピン
データをキャプチャする DQS(および CQn)信号に加えて、DDR3、
DDR2、DDR SDRAM、および RLDRAM II は、CK および CK# 信号と
呼ばれるクロックの特別なペアを使用して、アドレスおよびコントロー
ル / コマンド信号をキャプチャします。CK/CK# 信号は、ライト・デー
タ・ストローブを模倣するために Stratix III DDR I/O レジスタ(DDIO)
を使用して生成し、CK/CK# 信号と DQS 信号(DDR3、DDR2、および
DDR SDRAM の tDQSS または RLDRAM II の tCKDK)間のタイミング関
係を満たします。このデバイスは、任意の I/O ピンを使用して DDR2 お
よび DDR SDRAM 用の CK/CK# 信号を生成します。ただし、Stratix III
デバイスでは、ライト・レベリング回路にアクセスするために、DDR3
インタフェースの CK/CK# 信号用に独立した DQS グループ内で利用可
能な DQS ピンまたは DQ ピンが必要です。Stratix III DDIO を使用して、
利用可能な DQS ピンまたは DQ ピンで、RLDRAM II DK/DK# 信号を
生成することもできます。
QDRII+ および QDRII SRAM デバイスは、同じクロック(K/K#)を使
用してデータ、アドレス、およびコントロール / コマンド信号をキャプ
チャします。これらの信号を、D ピンと同じ方法で DDIO を使用して生
成し、K/K# 信号および D 信号の PVT のばらつきが同じになるように
します。
8–20
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–10 に、Stratix III デバイスのメモリ・クロック生成ブロック図を示
します。
図 8–10. メモリ・クロック生成ブロック図
FPGA LEs
I/O Elements
VCC
VCC
D
Q
CK or DK or K
D
Q
D
Q
System Clock
VCC
CK# or DK# or K#
VCC
D
Altera Corporation
2007 年 5 月
Q
8–21
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
Stratix III 外部
メモリ・イン
タフェースの
機能
Stratix III デバイスは、堅牢で高性能な外部メモリ・インタフェースを可
能にする多数の機能を備えています。ALTMEMPHY メガファンクション
では、これらの外部メモリ・インタフェース機能を設定し、システムに
最適な物理インタフェース(PHY)の設定を支援します。この項では、
DQS 位相シフト回路、DQS ロジック・ブロック、レベリング・マルチ
プレクサ、ダイナミック OCT コントロール・ブロック、IOE レジスタ、
IOE 機能、および PLL など、外部メモリ・インタフェースで使用される
の Stratix III デバイスの各機能について説明します。
アルテラのメモリ・コントローラ MegaCore® ファンクションを
使用する場合、PHY がインスタンス化されます。
ALTMEMPHY メガファンションおよびアルテラのメモリ・コン
トローラ MegaCore ファンクションは、メモリ・デバイスの I/O
インタフェースの半分の周波数で動作し、それにより高速メモ
リ・イ ン タ フ ェ ー ス で の タ イ ミ ン グ 管 理 を 改 善 で き ま す。
Stratix III デバイスは、データをフル・レート(I/O 周波数)か
らハーフ・レート(コントローラ周波数)、およびその逆に変換
するビルトイン・レジスタを備えています。メモリ・コントロー
ラが I/O 周波数の半分のレートで動作していない場合、これらの
レジスタはバイパスすることができます。
DQS 位相シフト回路
Stratix III 位相シフト回路は、DQS ピンおよび CQn ピンが FPGA への入
力クロックまたはストローブとして機能しているときには、リード・ト
ランザクション時に DQS ピンおよび CQn ピンへの位相シフトを提供し
ます。DQS 位相シフト回路は、複数の DQS ピンで共有される DLL とデ
バイスの異なるサイドに対する DQS 位相シフトをさらに微調整する位
相オフセット・モジュールで構成されています。図 8–11 に、デバイスで
DQS 位相シフト回路を DQS ピンおよび CQn ピンに接続する方法を示し
ます。
8–22
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–11. DQS および CQn ピンと DQS 位相シフト回路
DQS
Pin
CQn
Pin
DLL
Reference
Clock (2)
注 (1)
DQS
Pin
CQn
Pin
DLL
Reference
Clock (2)
DQS Logic
Blocks
∆t
DQS
Phase-Shift
Circuitry
∆t
∆t
to IOE
to IOE
to IOE
∆t
to IOE
DQS
Phase-Shift
Circuitry
DQS Logic
Blocks
DQS
Pin
CQn
Pin
DQS
Pin
CQn
Pin
to
IOE
∆t
∆t
to
IOE
∆t
to
IOE
∆t
to
IOE
DQS
Phase-Shift
Circuitry
to IOE
to IOE
to IOE
to IOE
∆t
∆t
∆t
∆t
to
IOE
∆t
CQn
Pin
to
IOE
∆t
DQS
Pin
to
IOE
∆t
CQn
Pin
to
IOE
∆t
DQS
Pin
DQS
Phase-Shift
Circuitry
DLL
Reference
Clock (2)
DLL
Reference
Clock (2)
CQn
Pin
DQS
Pin
CQn
Pin
DQS
Pin
図 8–11 の注 :
(1)
(2)
各 PLL の基準入力クロック・ピンについて詳しくは、8–24 ページの「DLL」の項を参照してください。
各 DQS/CQn ピンは、可能な 2 つの DLL 出力設定の 1 つで位相シフトを決定します。
Altera Corporation
2007 年 5 月
8–23
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
DQS 位相シフト回路は、各 DQS または CQn ピンをコントロールする
DQS ロジック・ブロックに接続されます。DQS ロジック・ブロックに
より、DQS 遅延設定を各 DQS ピンまたは CQn ピンで同時に更新できま
す。
DLL
DQS 位相シフト回路は、DLL を使用して DQS/CQn ピンに必要なクロッ
ク周期をダイナミックに測定します。DQS 位相シフト回路は、周波数リ
ファレンスを使用して各 DQS および CQn ピンの遅延チェインに対して
コントロール信号をダイナミックに生成し、それによって PVT のばらつ
きに対する補償を可能にしています。DQS 遅延設定は、Gray コード化
され、DLL が設定を更新するときのジッタを低減します。位相シフト回
路は、正しい入力クロック周期を計算するために最大 1,280 クロック・
サイクルを必要とします。データが適切にキャプチャされる保証はない
ため、これらのクロック・サイクル中にはデータを送信してはなりませ
ん。DLL からの設定は、このロック期間が経過するまで安定しないこと
があるため、この期間中にこれらの設定(レベリング遅延システムを含
む)を使用する場合は、不安定になる可能性があることに注意してくだ
さい。
100 MHz 以下であっても DQS 位相シフト回路をメモリ・インタ
フェースに使用できます。DQS 信号は 2.5 ns だけシフトされま
す。DQS 信号が DQ 有効ウィンドウの正確に中央の位置にシフ
トされない場合でも、I/O エレメントは大量のタイミング・マー
ジンが得られる低周波数アプリケーションではデータをキャプ
チャできるはずです。
Stratix III デバイスは 4 つの DLL を備えており、デバイスの各コーナー
に位置しています。これら 4 つの DLL は、それぞれ一定の周波数で動作
する最大 4 つの固有周波数をサポートできます。各 DLL は 2 つの出力を
持てるため、1 個の Stratix III デバイスで 8 つの差動 DLL 位相シフト設
定を持つことができます。図 8–12 に、Stratix III デバイスの DLL および
I/O バンクの位置を示します。
8–24
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–12. Stratix III の DLL および I/O バンクの位置
8A
DLL1
8B
8C
PLL_T1
PLL_T2
7C
7B
7A
DLL4
6
6
PLL_L1
PLL_R1
6
6
1A
6A
1B
6B
1C
6C
PLL_L2
PLL_R2
Stratix III FPGA
PLL_L3
PLL_R3
2C
5C
2B
5B
2A
5A
6
6
PLL_L4
6
PLL_R4
6
DLL2
3A
3B
3C
PLL_B1
PLL_B2
4C
4B
4A
DLL3
DLL は、デバイス内の位置から隣接する 2 つのサイドにアクセスできま
す。例えば、デバイスのトップ・レフトに位置する DLL 1 は、デバイス
のトップ・サイド(I/O バンク 7A、7B、7C、8A、8B、8C)およびレフ
ト・サイド(I/O バンク 1A、1B、1C、2A、2B、2C)にアクセスするこ
とができます。つまり、各 I/O バンクには 2 つの DLL からアクセス可
Altera Corporation
2007 年 5 月
8–25
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
能で、より柔軟に複数の周波数および複数のタイプのインタフェースを
作成できます。例えば、デバイスの 1 つのサイド内、または DLL に隣接
する 2 つのサイド内にまたがるインタフェースを設計することができま
す。DLL は、DLL に隣接するデバイスの両サイドに同じ DQS 遅延設定
を出力します。
デバイスの 2 つのサイドにまたがるインタフェースは、高性能メ
モリ・インタフェース・アプリケーションでは推奨されていませ
ん。
各バンクは、隣接する DLL のいずれかまたは両方の設定を使用できま
す。例えば、DQS1L は位相シフトの設定を DLL1 から、DQS2L は DLL2
から取得できます。表 8–6 に、DLL の位置および Stratix III デバイスで
サポートされる I/O バンクを示します。
表 8–6. DLL の位置およびサポートされる I/O バンク
DLL
位置
アクセス可能な I/O バンク
DLL1
トップ・レフト・
コーナー
1A, 1B, 1C, 2A, 2B, 2C, 7A, 7B, 7C, 8A, 8B, 8C
DLL2
ボトム・レフト・
コーナー
1A, 1B, 1C, 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B, 4C
DLL3
ボトム・ライト・
コーナー
3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C
DLL4
トップ・ライト・
コーナー
5A, 5B, 5C, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C
各 DLL のリファレンス・クロックは、PLL 出力クロックまたは DLL の
いずれかのサイドに位置する 2 本の専用クロック入力ピンから供給され
ます。表 8–7 ∼ 8–9 に、Stratix III デバイス・ファミリで使用可能な DLL
基準クロック入力リソースを示します。
8–26
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
DLL 入力基準クロック生成専用の PLL を使用する場合、PLL モー
ドを No Compensation に設定します。そうしないと、Quartus II
ソフトウェアが自動的に変更します。PLL は他の出力を使用しな
いため、クロック・パスを補償する必要はありません。
表 8–7. EP3SE50、EP3SL50 および EP3SL70 デバイスに対する
DLL リファレンス・クロック入力
CLKIN
(トップ /
ボトム)
CLKIN
(レフト /
ライト)
PLL
(トップ /
ボトム)
PLL
(レフト /
ライト)
DLL1
CLK15P,
CLK15N,
CLK14P,
CLK14N
CLK0P, CLK0N,
CLK1P, CLK1N
PLL_T1
PLL_L2
DLL2
CLK5P, CLK5N,
CLK4P, CLK4N
CLK0P, CLK0N,
CLK1P, CLK1N
PLL_B1
PLL_L2
DLL3
CLK5P, CLK5N,
CLK4P, CLK4N
CLK10P,
CLK10N,
CLK11P,
CLK11N
PLL_B1
PLL_R2
DLL4
CLK15P,
CLK15N,
CLK14P,
CLK14N
CLK10P,
CLK10N,
CLK11P,
CLK11N
PLL_T1
PLL_R2
DLL
表 8–8. EP3SE80、EP3SE110、EP3SL110 および EP3SL150
デバイスに対する DLL リファレンス・クロック入力
CLKIN
(トップ /
ボトム)
CLKIN
(レフト /
ライト)
PLL
(トップ /
ボトム)
PLL
(レフト /
ライト)
DLL1
CLK15P,
CLK15N,
CLK14P,
CLK14N
CLK0P, CLK0N,
CLK1P, CLK1N
PLL_T1
PLL_L2
DLL2
CLK5P, CLK5N,
CLK4P, CLK4N
CLK2P, CLK2N,
CLK3P, CLK3N
PLL_B1
PLL_L3
DLL3
CLK7P, CLK7N,
CLK6P, CLK6N
CLK8P, CLK8N,
CLK9P, CLK9N
PLL_B2
PLL_R3
DLL4
CLK13P,
CLK13N,
CLK12P,
CLK12N
CLK10P,
CLK10N,
CLK11P,
CLK11N
PLL_T2
PLL_R2
DLL
Altera Corporation
2007 年 5 月
8–27
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
表 8–9. EP3SL200、EP3SE260 および EP3SL340 デバイスに対する
DLL リファレンス・クロック入力
DLL
CLKIN
CLKIN
PLL
PLL
PLL
(トップ / (レフト / (トップ / (レフト /
(コーナー)
ボトム)
ライト) ボトム) ライト)
DLL1
CLK15P,
CLK15N,
CLK14P,
CLK14N
CLK0P,
CLK0N,
CLK1P,
CLK1N
PLL_T1
PLL_L2
PLL_L1
DLL2
CLK5P,
CLK5N,
CLK4P,
CLK4N
CLK2P,
CLK2N,
CLK3P,
CLK3N
PLL_B1
PLL_L3
PLL_L4
DLL3
CLK7P,
CLK7N,
CLK6P,
CLK6N
CLK8P,
CLK8N,
CLK9P,
CLK9N
PLL_B2
PLL_R3
PLL_R4
DLL4
CLK13P,
CLK13N,
CLK12P,
CLK12N
CLK10P,
CLK10N,
CLK11P,
CLK11N
PLL_T2
PLL_R2
PLL_R1
図 8–13 に、DLL の簡略化されたブロック図を示します。入力基準クロッ
クは、DLL に入り最大 16 の遅延エレメントで構成されるチェインに供
給されます。位相コンパレータは、遅延チェイン・ブロックの末端から
出力される信号と入力基準クロックを比較します。次に、位相コンパ
レータは Gray コード・カウンタへの upndn 信号を発行します。この信
号は 6 ビットの遅延設定(DQS 遅延設定)を増分または減分します。こ
れによって、遅延エレメント・チェインを通して遅延を増加 / 減少させ、
入力基準クロックと遅延エレメント・チェインから出力される信号の位
相を合わせます。
8–28
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–13. DQS 位相シフト回路の簡略図
注 (1)
addnsub_a
Phase offset settings
from the logic array
6
Phase
Offset
Control
DLL
Input Reference
Clock (2)
clock enable
Phase offset
settings to DQS pins
on top or bottom edge (3)
addnsub_b
Phase offset settings
from the logic array
6
upndn
Phase
Comparator
6
Up/Down
Counter
Phase
Offset
Control
6
Phase offset
settings to DQS pin (3)
6
Delay Chains
6
DQS Delay
Settings (4)
6
図 8–13 の注 :
(1)
(2)
(3)
(4)
DQS 位相シフト回路のすべての機能は、Quartus II ソフトウェアの ALTMEMPHY メガファンクションからアク
セスできます。
DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。正
確な PLL および入力クロック・ピンについては、表 8–7 ∼ 8–9 を参照してください。
位相オフセット設定は、DQS ロジック・ブロックにのみ供給可能です。
DQS 遅延設定は、ロジック・アレイ、DQS ロジック・ブロック、およびレベリング回路に供給できます。
DLL は、ロジック・アレイまたはユーザ I/O ピンからリセットできま
す。DLL がリセットされるたびに、データを正しくキャプチャできるよ
うになるまで、1,280 クロック・サイクル間待機しなければなりません。
DLL は、DLL 周波数モードに応じて、着信 DQS 信号を 0°、22.5°、30°、
36°、45°、60°、67.5°、72°、90°、108°、120°、135°、144°、または 180°
をシフトできます。シフトされた DQS 信号は、DQ IOE 入力レジスタ用
のクロックとして使用されます。
同じ DLL に参照される DQS ピンおよび CQn ピンはすべて、異なる度
数だけシフトされた入力信号位相を持つことができますが、これらはす
べて 1 つの特定周波数で参照しなければなりません。例えば、DQS1T に
90°の位相シフトを、
DQS2Tに60°の位相シフトを持たせ、両方を200 MHz
クロックで参照することができます。ただし、すべての位相シフトの組
Altera Corporation
2007 年 5 月
8–29
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
み合わせがサポートされているわけではありません。同じ DLL により参
照される DQS ピンにある位相シフトは、すべて 22.5° の倍数(最大 90°)、
30° の倍数(最大 120°)、36° の倍数(最大 144°)、または 45° の倍数(最
大 180°)でなければなりません。
表 8–10 に示すように、Stratix III の DLL には、6 種類の周波数モードが
あります。各周波数モードは、異なる位相シフトの選択を提供します。
周波数モード 0、1、および 2 では、6 ビット DQS 遅延設定は PVT に
よって変化し、位相シフト遅延が実装されます。周波数モード 3、4、お
よび 5 では、DQS 遅延設定の 5 ビットのみ変化して位相シフト遅延が実
装され、DQS 遅延設定の最上位ビットが 0 に設定されます。各モードの
周波数範囲については、
「Stratix III デバイス・ハンドブック」の「Stratix III
デバイスの DC & スイッチング特性」の章を参照してください。
表 8–10. Stratix III の DLL 周波数モード
周波数
モード
DQS 遅延設定の
バス幅
使用可能な位相
シフト
遅延チェイン
の数
0
6 ビット
22.5°, 45°, 67.5°, 90°
16
1
6 ビット
30°, 60°, 90°, 120°
12
2
6 ビット
36°, 72°, 108°, 144°
10
3
5 ビット
30°, 60°, 90°, 120°
12
4
5 ビット
36°, 72°, 108°, 144°
10
5
5 ビット
45°, 90°, 135°, 180°
8
表 8–10 の注 :
(1)
各モードの周波数範囲については、
「Stratix III ハンドブック Volume 2」の「DC
& スイッチング特性」の章を参照してください。
0° シフトの場合、DQS 信号は DLL と DQS ロジック・ブロックの両方を
バイパスします。Stratix III の DQS ピンおよび DQ ピンは、ピンから
IOE までの遅延が一致するように設計されているため、0° シフトが実装
されたとき、DQ IOE レジスタの DQ ピンと DQS ピン間のスキューは無
視できます。DQS 遅延設定を DQS ロジック・ブロックおよびロジック・
アレイに供給できます。
シフトされた DQS 信号は、DQS バスに送られて DQ ピンの IOE レジス
タをクロックします。この信号は、IOE 再同期化レジスタを使用してい
ない場合、ロジック・アレイに送って再同期化に使用することも可能で
す。シフトされた CQn 信号は、DQ IOE のアクティブ Low 入力レジス
タにのみ送られ、QDRII+ および QDRII SRAM インタフェースにのみ使
用されます。
8–30
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
位相オフセット・コントロール
各 DLL には 2 つの位相オフセット・モジュールがあり、独立したオフ
セットを持つ 2 つの個別 DQS 遅延設定(1 つはトップ / ボトム I/O バ
ンク用、もう 1 つはレフト / ライト I/O バンク用)を提供します。これ
によりデバイスの 2 つの異なるサイド間の DQS 位相シフト設定を微調
整できます。独立した位相オフセット・コントロールがある場合でも、
同じDLLを使用するインタフェースの周波数は同じでなければなりませ
ん。入力信号に対して小さなシフトを生成するには位相オフセット・コ
ントロール・モジュールを使用し、より大きな信号シフトを生成するに
は DQS 位相シフト回路を使用する必要があります。例えば、DLL が 30°
位相シフトの倍数しか提供しないが、インタフェースでは DQS 信号に
67.5° 位相シフトが必要な場合、DQS ロジック・ブロックの 2 つの遅延
チェインを使用して 60° 位相シフトを生成し、位相オフセット・コント
ロール機能を使用して 7.5° 位相シフトを実装することができます。
スタティック位相オフセットまたはダイナミック位相オフセットを使用
して、追加位相シフトを実装できます。利用可能な追加位相シフトは、
周波数モード 0、1、および 2 の場合は設定値 –64 ∼ +63、周波数モード
3、4、および 5 の場合は設定値 –32 ∼ +31 の 2 の補数の Gray コードで
実装されます。DQS 位相シフトは、DLL 遅延設定とユーザが選択した
位相オフセット設定の合計で、モード周波数 0、1、および 2 の場合は設
定 64 で最大となり、周波数モード 3、4、および 5 の場合は設定 32 で最
大になります。したがって、実際の物理オフセットの設定範囲は、64 ま
たは 32 から DLL の DQS 遅延設定を減算した値になります。
この機能を使用するときは、DQS 遅延設定をモニタして、システ
ムで加算または減算できるオフセット数を知る必要があります。
例えば、DLL が DLL 周波数モード 1 で 30° 位相シフトを達成するため
に 28 の DQS 遅延設定が必要であると判断した場合は、最大 28 の位相
オフセット設定を減算し、また最大 35 の位相オフセット設定を加算し
て、必要な最適な遅延を達成することができます。ただし、DLL 周波数
モード 3 で 30° 位相シフトを達成するために同じ 28 の DQS 遅延設定が
必要な場合、最大 28 の位相オフセット設定を減算することはできます
が、DLL 周波数モード 3 は 5 ビットの DLL 遅延設定しか使用しないた
め、DQS 遅延設定が最大設定値に達する前に加算できるのは最大 3 つの
位相オフセット設定のみです。
各位相オフセット設定は、
「Stratix III デバイス・ハンドブック」
の「Stratix III デバイスの DC およびスイッチング特性」の章で
規定するように、特定の遅延に変換されます。
Altera Corporation
2007 年 5 月
8–31
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
各ステップの値については、
「Stratix III デバイス・ハンドブック」の
「Stratix III デバイスの DC およびスイッチング特性」の章を参照してく
ださい。
スタティック位相オフセットを使用するときは、ALTMEMPHY メガ
ファンクションに加算の場合は正数、減算の場合は負数として位相オフ
セット量を指定できます。また、常に DLL 位相シフトに加算、減算、ま
たは加減算されるダイナミック位相オフセットを持つこともできます。
常に加算または減算したい場合、dll_offset[5..0] ポートに位相オ
フセット量をダイナミックに入力できます。ダイナミックに加算および
減算したい場合は、dll_offset[5..0] 信号に加えて、addnsub 信号
を制御します。
8–32
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
DQS ロジック・ブロック
各 DQS および CQn ピンは、DQS 遅延チェイン、アップデート・イネー
ブル回路、および DQS ポストアンブル回路で構成された独立した DQS
ロジック・ブロックに接続されます(図 8–14 参照)。
図 8–14. Stratix III の DQS ロジック・ブロック
reset
DQS Enable
gated_dqs control
B
DQS Delay Chain
DFF
VCC
PRN
EnableN
A
D
Q
DQS'
CLR
Bypass
DQS bus
DQS or
CQn Pin
dqsenable
6
6
6
6
6
6
Phase offset
settings from
DQS phase shift
circuitry
DQS delay
settings from the
DQS phaseshift circuitry
6
D
Q
D
Q
Update
Enable
Circuitry
Postamble
Enable
D
Q
D
Q
D
Q
Resynchronization
Clock
Postamble
Clock
6
Input Reference
Clock (1)
図 8–14 の注 :
(1)
DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。正
確な PLL および入力クロック・ピンについては、表 8–7 ∼ 8–9 を参照してください。
DQS 遅延チェイン
DQS 遅延チェインは一連の可変遅延エレメントで構成されており、入力
DQS および CQn 信号を DQS 位相シフト回路またはロジック・アレイで
指定された量だけシフトすることができます。DQS 遅延チェインには 4
つの遅延エレメントがあり、DQS ピンに最も近い最初の遅延チェインは
DQS 遅延設定分または DQS 遅延設定と位相オフセット設定を加算した
分だけシフトできます。必要な遅延チェイン数は、動作周波数を選択し
たときに ALTMEMPHY メガファンクションが自動的に設定するため、
ユーザには分かりません。DQS 遅延設定は、I/O バンクのいずれかのサ
イドにある DQS 位相シフト回路、またはロジック・アレイから供給で
きます。
Altera Corporation
2007 年 5 月
8–33
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
DQS ロジック・ブロックの遅延エレメントは、DLL 内の遅延エレメン
トと同じ特性を備えています。DLL を DQS 遅延チェインの制御に使用
し な い 場 合、ALTMEMPHY メ ガ フ ァ ン ク シ ョ ン で 使 用 可 能 な
dqs_delayctrlin[5..0] 信号を使用して、独自の 6 ビットまたは 5
ビット設定を入力することができます。これらの設定は、DQS 遅延チェ
インの 1 つ、2 つ、3 つ、または 4 つすべての遅延エレメントを制御しま
す。ALTMEMPHY メガファンクションは、システムに必要な DQS 遅延
チェイン数をダイナミックに選択することもできます。遅延量は、遅延
エレメント固有の遅延と遅延ステップ数と遅延ステップ値の積との合計
に等しくなります。
DQS遅延チェインをバイパスして0°位相シフトを達成することもできま
す。
アップデート・イネーブル回路
DQS 遅延設定と位相オフセット設定は、レジスタを通過してから DQS
遅延チェインに入ります。レジスタは DQS 遅延設定ビットの変更がす
べての遅延エレメントに到達するのに十分な時間をとるようにアップ
デート・イネーブル回路で制御されます。これによって遅延を同時に調
整できます。アップデート・イネーブル回路は、DQS 遅延設定が次に変
更される前に DQS 位相シフト回路またはコア・ロジックからすべての
DQS ロジック・ブロックに伝達されるのに十分な時間となるようにレジ
スタをイネーブルします。この回路は、入力基準クロックまたはコアか
らのユーザ・クロックを使用して、アップデート・イネーブル出力を生
成します。ALTMEMPHY メガファンクションは、デフォルトでこの回
路を使用します。アップデート・イネーブル回路出力の波形例は、図 8–15
を参照してください。
図 8–15. DQS アップデート・イネーブル波形
DLL Counter Update
(Every 8 cycles)
DLL Counter Update
(Every 8 cycles)
System Clock
DQS Delay Settings
(Updated every 8 cycles)
6 bit
Update Enable
Circuitry Output
8–34
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
DQS ポストアンブル回路
DDR3、DDR2、および DDR SDRAM などの双方向リード・ストローブ
を使用する外部メモリ・インタフェースの場合、DQS 信号はハイ・イン
ピーダンス状態に入る前、またはそれから抜ける前に Low になります。
ハイ・インピーダンス状態直後の DQS が Low の状態をプリアンブルと
呼び、ハイ・インピーダンス状態に戻る直前の状態をポストアンブルと
呼んでいます。DDR3、DDR2、および DDR SDRAM でのリード動作と
ライト動作の両方に対して、プリアンブル仕様とポストアンブル仕様が
あります。図 8–16 に示される DQS ポストアンブル回路は、リード・ポ
ストアンブル時間の終了時に DQS ライン上にノイズがあるときにデー
タが失われないようにしています。Stratix III デバイスは、リード動作の
終了時に DQ 入力レジスタをクロックするのに使用されるシフトされた
DQS 信号をグランドに接続できるよう制御可能な専用のポストアンブ
ル・レジスタを備えています。これによって、リード・ポストアンブル
時間の終了時に DQS 入力信号上のグリッチが DQ IOE レジスタに影響
を与えないようにしています。
Altera Corporation
2007 年 5 月
8–35
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
図 8–16. Stratix III の DQS ポストアンブル回路
注 (1)
reset
DQS Enable
gated_dqs control
B
EnableN
A
DQS'
DFF
VCC
PRN
Q
D
CLR
DQS Bus
Postamble
Enable
D
Q
D
Q
D
Q
DQSenable
Resynchronization
Clock
Postamble
Clock
図 8–16 の注 :
(1)
ポストアンブル・クロックは、任意の遅延した再同期化クロック・タップから供給されます。ただし、必ずしも
再同期化クロックと同じ位相である必要はありません。
Stratix III デバイスは、専用ポストアンブル・レジスタに加え、ポストア
ンブル・イネーブル回路内に HDR ブロックも備えています。コントロー
ラが I/O の周波数の半分で動作している場合、これらのレジスタが使用
されます。
HDR ブロックを、図 8–16 に示すポストアンブル・イネーブル回路ブ
ロックで最初のステージのキャプチャ・レジスタとして使用するかどう
かはオプションです。HDR ブロックは、DIV2 回路の出力であるハーフ・
レートの再同期化クロックで駆動されます。ポストアンブル・レジスタ
出力の後に AND ゲートがあり、非連続リード・バースト上で前のリー
ド・バーストからのポストアンブル・グリッチを回避するために使用さ
れます。この手法により、図 8–17 に示すように、dqsenable アサー
ションに対しては 1/2 クロック・サイクル・レイテンシ、dqsenable
デアサーションに対しては 0 レイテンシになります。
8–36
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–17. 非連続リード・バースト波形でのグリッチの回避
Postamble glitch
Postamble
Preamble
DQS
Postamble Enable
dqsenable
Delayed by
1/2T logic
レベリング回路
DDR3 SDRAM バッファなしモジュールは、フライバイ・クロック分配
トポロジーを使用してシグナル・インテグリティを向上させます。これ
は、CK/CK# 信号がモジュール内の各 DDR3 SDRAM デバイスに別々の
タイミングで到達することを意味します。モジュールの最初の DDR3
SDRAM デバイスと最後のデバイスへの到達時間の違いは、1.6 ns にな
る可能性があります。図 8–18 に、DDR3 SDRAM バッファなしモジュー
ルのクロック・トポロジーを示します。
Altera Corporation
2007 年 5 月
8–37
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
図 8–18. DDR3 SDRAM バッファなしモジュールのクロック・トポロジー
DQS/DQ
DQS/DQ
DQS/DQ
DQS/DQ
CK/CK# DQS/DQ
DQS/DQ
DQS/DQ
DQS/DQ
Stratix III
データおよびリード・ストローブ信号はポイント・ツー・ポイントであ
るため、ライト中の CK/CK# と DQS 信号のタイミング関係(tDQSS)が
モジュール内の各デバイスで満たされるようにするには、特別な配慮が
必要です。さらに、メモリから FPGA に戻るリード・データも同様の方
法で到達時間にずれを発生させています。Stratix III FPGA はこれら 2 つ
のニーズを満たすレベリング回路を備えています。I/O バンクごとに 1
つのレベリング回路のグループがあり、I/O バンクの中央に配置されて
います。これらの遅延チェインは、DLL および DQS 遅延チェインと同
じ DQS 遅延設定によって PVT 補正されます。400 MHz 以上の周波数の
場合、DLL は各遅延チェインが 45o の遅延を生成するように、8 本の遅
延チェインを使用します。生成されたクロック位相は、I/O バンクで使
用可能な各 DQS ロジック・ブロックに分配されます。次に、遅延チェ
インは ALTMEMPHY メガファンクションで制御されるマルチプレクサ
にタップ出力し、信号を供給して、×4 または ×8 DQS グループで使用さ
れるクロック位相を選択します。各グループは、リード・レベリング /
ライト・レベリング遅延チェインからの異なるタップ出力を使用して、
モジュールの各デバイスに入る異なるCK/CK#遅延を補正することがで
きます。図 8–19 に、Stratix III のリードおよびライト・レベリング回路
を示します。
8–38
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–19. Stratix III のリードおよびライト・レベリング遅延チェインおよびマルチプレクサ
Write clk
(-900)
Write-Leveled DQS Clock
Write-Leveled DQ Clock
DQS
Half-Rate Resynchronization Clock
DIV2
Resynchronization
clock
Half-Rate Source
Synchronous Clock
Read-Leveled Resynchronization Clock
Leveling Circuitry and Multiplexers
ALTMEMPHY メガファンクションの –90° ライト・クロックは、ライト・
レベリング回路に供給され、DQS および DQ 信号を生成するクロックが
作成されます。初期化中、ALTMEMPHY メガファンクションは、ライ
ト・キャリブレーション・プロセスで使用可能なすべてのクロックをス
イープした後、各 DQS/DQ グループに対する DQS および DQ クロック
の正しいライト・レベル・クロックを選択します。DQ クロック出力は、
DQS クロック出力と比較した場合、–90° 位相シフトになります。
同様に、再同期化クロックがリード・レベリング回路に供給され、キャ
リブレーション・プロセスで各 DQS/DQ グループに対して最適な再同
期化およびポストアンブル・クロックが生成されます。再同期化および
ポストアンブル・クロックは、レベリング回路からの異なるクロック出
力を使用することができます。リード・レベリング回路からの出力は、
FPGA ファブリックに供給されるハーフ・レート再同期化クロックも生
成できます。
ALTMEMPHY メガファンクションは、初期化プロセス時にリー
ドおよびライト・レベリングに対するアラインメントをダイナ
ミックにキャリブレーションします。
Altera Corporation
2007 年 5 月
8–39
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
ダイナミック On-Chip Termination コントロール
図 8–20 に、ダイナミック OCT コントロール・ブロックを示します。こ
のブロックには、OCT をリード時にダイナミックにオンにし、ライト時
にオフにするのに必要なすべてのレジスタがあります。
詳細については、8–44 ページの「OCT」の項、または「Stratix III デバイ
ス・ハンドブック Volume 1」の「Stratix III デバイスの I/O 機能」の章
を参照してください。
図 8–20. Stratix III のダイナミック OCT コントロール・ブロック
OCT Control
OCT Enable
2
DFF
OCT HalfRate Clock
HDR
Block
DFF
Resynchronization
Registers
Write
Clock (1)
OCT Control Path
図 8–20 の注 :
(1)
ライト・クロックは、PLL またはライト・レベリング遅延チェインのいずれかから供給されます。
I/O エレメント(IOE)レジスタ
IOE レジスタは、ソース・シンクロナス・システムでより高速なレジス
タ間転送および再同期化が可能になるように拡張されてきました。トッ
プ / ボトム IOE とレフト / ライト IOE は同じ機能を備えていますが、レ
フト / ライト IOE には LVDS データ伝送をサポートする機能も備わって
います。
図 8–21 に、Stratix III 入力パスで利用できるレジスタを示します。入力
パスは、DDR 入力レジスタ、再同期レジスタ、および HDR ブロックで
構成されています。入力パスの各ブロックはバイパスできます。
8–40
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–21. Stratix III の入力パス・レジスタ
注 (1)
Half Data Rate Registers
D
to core (7)
Q
DFF
Double Data Rate Input Registers
D
D
Q
Alignment &
Synchronization
Registers (2)
DFF
DQ
Input Reg A I
D
neg_reg_out
Q
DFF
Input Reg B
D
Q
I
D
D
Q
to core (7)
DFF
DFF
DFF
Input Reg C
Q
to core (7)
Q
DFF
I
DQS (3)
D
CQn (4)
0
1
Q
Resynchronization
Clock (5)
DFF
D
Q
to core (7)
DFF
to core (7)
DIV2 (6)
Half-Rate Resynchronization Clock
図 8–21 の注 :
(1)
(2)
(3)
(4)
(5)
(6)
(7)
このパスの各レジスタ・ブロックは、バイパスすることができます。
再同期レジスタには最大 3 レベルがあります。
入力クロックは、DQS ロジック・ブロック(ポストアンブル回路をバイパスするかしないかに関係なく)または
グローバル・クロック・ラインから供給できます。
この入力クロックは、CQn ロジック・ブロックから供給されます。
この再同期化クロックは、PLL またはリード・レベリング遅延チェインのいずれかから供給できます。
÷ 2(DIV2)回路は、DQS ロジック・ブロックに隣接して配置されています。
ハーフ・レート・データおよびクロック信号は、FPGA コアの FIFO に供給されます。
DDR 入力レジスタ・ブロックには 3 個のレジスタがあります。そのうち
2個のレジスタはクロックのポジティブおよびネガティブ・エッジでデー
タをキャプチャし、3 個目のレジスタはキャプチャしたデータをアライ
ンメントします。ポジティブ・エッジ・レジスタとネガティブ・エッジ・
レジスタに同じクロックを使用するか、または 2 つの異なるクロック(ポ
ジティブ・エッジ・レジスタに DQS、ネガティブ・エッジ・レジスタに
CQn)を使用するかを選択できます。キャプチャしたデータをアライン
メントする 3 番目のレジスタは、ポジティブ・エッジ・レジスタと同じ
クロックを使用します。
Altera Corporation
2007 年 5 月
8–41
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
再同期レジスタは、データをシステム・クロック・ドメインに再同期化
する最大 3 レベルのレジスタで構成されています。これらのレジスタは、
PLL またはリード・レベリング遅延チェインで生成される再同期化ク
ロックによってクロック駆動されます。再同期レジスタの出力は、分周
再同期化クロックでクロック駆動されるコアまたは HDR ブロックに直
接送られます。
リード・レベリング遅延チェインについて詳しくは、8–37 ページの「レ
ベリング回路」を参照してください。
図 8–22 に、Stratix III の出力および出力イネーブル・パスで使用できる
レジスタを示します。このパスは、HDR ブロック、再同期レジスタ、お
よび出力 / 出力イネーブル・レジスタに分割されます。デバイスは、出
力および出力イネーブル・パスの各ブロックをバイパスできます。
8–42
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
図 8–22. Stratix III の出力および出力イネーブル・パス・レジスタ
注 (1)
Half Data Rate to Single Data Rate Output-Enable Registers
From Core (2)
D
Q
Double Data Rate Output-Enable Registers
DFF
DFF
0
1
D
Q
Alignment
Registers (4)
From Core (2)
D
Q
D
Q
OE Reg A OE
OR2
1
DFF
DFF
0
DFF
D
Q
Half Data Rate to Single Data Rate Output Registers
OE Reg B OE
From Core (2)
D
Q
Double Data Rate Output Registers
DFF
DFF
0
D
1
From Core (2)
D
Q
D
Q
TRI
Q
Output Reg Ao
Alignment
Registers (4)
DFF
DFF
D
DQ or DQS
DFF
D
From Core (2)
1
0
Q
Q
Output Reg Bo
DFF
From Core (2)
D
0
1
Q
DFF
D
Q
DFF
Half-Rate Clock(3)
Alignment
Clock (3)
Write
Clock (5)
図 8–22 の注 :
(1)
(2)
(3)
(4)
(5)
出力および出力イネーブル・パスの各レジスタ・ブロックは、バイパスすることができます。
FPGA コアから送られるデータのレートはメモリ・インタフェースの半分です。
ハーフ・レートおよびアラインメント・クロックは PLL から供給されます。
データ・アラインメント用のレジスタには最大 2 レベルがあります。これらのレジスタは DDR3 SDRAM インタ
フェースでのみ使用されます。
ライト・クロックは、PLL またはライト・レベリング遅延チェインのいずれかから供給できます。DQ ライト・ク
ロックと DQS ライト・クロックの間には、90° のオフセットがあります。
Altera Corporation
2007 年 5 月
8–43
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
出力パスは、組み合わせ SDR 出力またはレジスタ付き SDR 出力、およ
び FPGA コアからのフル・レートまたはハーフ・レート DDR 出力を配
線するように設計されています。ハーフ・レート・データは、PLL から
のハーフ・レート・クロックによりクロック駆動される HDR ブロック
を使用してフル・レートに変換されます。再同期レジスタも、DDR3
SDRAM インタフェースを除いて、同じ 0° システム・クロックによって
クロック駆動されます。DDR3 SDRAM インタフェースでは、レベリン
グ・レジスタはライト・レベリング・クロックによってクロック駆動さ
れます。
ライト・レベリング遅延チェインについて詳しくは、8–37 ページの「レ
ベリング回路」を参照してください。
出力イネーブル・パスの構造は、出力パスの構造に似ています。SDR ア
プリケーションには、組み合わせ出力またレジスタ付き出力があり、
DDR アプリケーションではハーフ・レートまたはフル・レート動作を使
用できます。また、出力パス・レジスタ構造に似た再同期レジスタを使
用して、出力イネーブル・パスと出力パスの遅延およびレイテンシが等
しくなるようにすることもできます。
IOE の機能
この項では、メモリ・インタフェースにおける OCT、プログラマブル遅
延チェイン、プログラマブル出力遅延、スルー・レート調整、およびプ
ログラマブルなドライブ強度の使用方法の概要を説明します。
以降に記載されている機能について詳しくは、「Stratix III デバイス・ハ
ンドブック Volume 1」の「Stratix III デバイスの I/O 機能」の章を参照
してください。
OCT
Stratix III デバイスは、信号のドライブ時にオンになり、信号の受信時に
オフになる直列終端(OCT RS)と、信号のドライブ時にオフになり、信
号の受信時にオンになる並列終端(OCT RT)を持つダイナミックにキャ
リブレーションされた OCT を備えています。この機能は、メモリ終端
をメモリのデータ送信時にオフにし、受信時にオンにする DDR3/DDR2
SDRAM の ODT(On-Die Termination)を補完します。OCT を他のメ
モリ・インタフェースに使用して、シグナル・インテグリティを改善す
ることができます。
OCT RS を使用するときには、プログラマブル・ドライブ強度お
よびプログラマブル・スルー・レート機能を使用することはでき
ません。
8–44
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
ダイナミックにキャリブレーションされた OCT を使用するには、RUP ピ
ンおよび RDN ピンを使用して、OCT キャリブレーション・ブロックを
キャリブレーションする必要があります。1 つの OCT キャリブレーショ
ン・ブロックを使用して、デバイス全体で同じ VCCIO を持つ 1 つのタイ
プの終端をキャリブレーションすることができます。デバイス全体で異
なるタイプの終端を可能にするために、最大 10 個の OCT キャリブレー
ション・ブロックがあります。詳しくは、8–40 ページの「ダイナミック
On-Chip Termination コントロール」を参照してください。
オプションにより、キャリブレーション付きまたはなしの OCT
RS 機能を使用できます。ただし、OCT RT 機能はキャリブレー
ション付きの場合にのみ使用可能です。
RUP ピンおよび RDN ピンは DQ ピンとしても使用できるため、ダイナ
ミックにキャリブレーションされた OCT を使用する場合は、RUP ピンお
よび RDN ピンが配置されている DQS/DQ グループは使用できません。
RUP ピンおよび RDN ピンは、デバイスの各サイドにある最初と最後の ×4
DQS/DQ グループに配置されています。
単方向読み出し / 書き込みデータに対しては OCT RT/RS 設定、双方向
データ信号に対してはダイナミック OCT 設定を使用する必要がありま
す。
プログラマブル IOE 遅延チェイン
Stratix III I/O レジスタのプログラマブル遅延チェインは、デスキュー回
路として使用できます。ピンから入力レジスタまでの入力遅延、または
出力レジスタから出力ピンまでの遅延は、各ピンで異なる値に設定でき、
バスと FPGA の入力または出力が同じ遅延で実行されるようにすること
がきます。この機能によってバスにおける信号間の不確実性が小さくな
るため、リードおよびライト・タイム・マージンを確保するのに役立ち
ます。
プログラマブル出力バッファ遅延
出力バッファのデューティ・サイクルの調整に加え、プログラマブル出
力バッファ遅延チェインでは、出力バスにおけるデータ・ビット間の遅
延を調整し、チャネル間スキューを導入または補正することができます。
出力バスにスキューを導入し、バス全体ではなくバスの小さな部分が同
時にスイッチングできるようにすることによって、同時スイッチング・
イベントを少なくすることができます。この機能は、メモリ・システム・
クロック遅延がデータおよびデータ・クロック / ストローブ遅延より大
幅に大きくなる可能性がある DDR3 SDRAM インタフェースでも特に有
Altera Corporation
2007 年 5 月
8–45
Stratix III デバイス・ハンドブック Volume 1
Stratix III 外部メモリ・インタフェースの機能
用です。この遅延チェインを使用して、データおよびデータ・クロック
/ ストローブに遅延を追加し、メモリ・システム・クロック遅延とより
適切にマッチングさせることができます。
プログラマブル・スルー・レート・コントロール
Stratix III デバイスは、4 レベルのスタッティック出力スルー・レート・
コントロール(0、1、2、および 3)を提供します。ここで、0 は最低速
スルー・レート、3 は最高速スルー・レートです。HSTL および SSTL
I/O 規格のデフォルト設定は 3 です。高速スルー・レート設定では I/O
性能が向上し、低速スルー・レート設定ではシステム・ノイズおよび信
号オーバーシュートが減少します。この機能は OCT RS 機能を使用する
場合はディセーブルされます。
プログラマブル・ドライブ強度
ボード・シミュレーション実行後にインタフェースで必要となる最適な
ドライブ強度を選択することができます。ドライブ強度が高いと電圧振
幅が大きくなり、タイミング・マージンが広い大きなアイ・ダイアグラ
ムが提供されます。しかし、一般にドライブ強度が高くなるほど、より
多くの電力、高速スルーレートが必要になり、大きな同時スイッチング・
ノイズが追加されます。プログラマブル・スルー・レート・コントロー
ルをこの機能と併用して、高いドライブ強度のときの同時スイッチング・
ノイズを低減することができます。
この機能は、Stratix III デバイスのデフォルト・ドライブ強度である OCT
RS 機能を使用する場合もディセーブルされます。単方向読み出し / 書き
込みデータに対しては OCT RT/RS 設定、双方向データ信号に対しては
ダイナミック OCT 設定を使用しなければなりません。コマンド、アド
レス、およびクロック信号に必要なドライブ強度を決定するには、シス
テムをシミュレーションする必要があります。
PLL
PLL は、0° システム・クロック、–90°、または 270° 位相シフト・ライト・
クロック、ハーフ・レート PHY クロック、および再同期化クロックな
どのメモリ・インタフェース・コントローラ・クロックを生成するのに
使用されます。PLL リコンフィギュレーション機能は、再同期位相シフ
トをキャリブレーションして、セットアップ・マージンとホールド・マー
ジンのバランスをとるのに使用できます。
VCO とカウンタ設定の組み合わせは、高性能メモリ・インタフェースに
対しては限定される場合があります。
8–46
Stratix III デバイス・ハンドブック Volume 1
Altera Corporation
2007 年 5 月
Stratix III デバイスの外部メモリ・インタフェース
Statix III PLL について詳しくは、
「Stratix III デバイス・ハンド
ブック Volume 1」の「Stratix III デバイスのクロック・ネットワー
クおよび PLL」を参照してください。
まとめ
Stratix III デバイスは、既存および新たに登場する外部メモリ・インタ
フェースをサポートする多数の機能を備えています。ALTMEMPHY メ
ガファンクションは、Stratix III メモリ・インタフェース機能をサポート
するために組み込まれており、ユーザはデータ・パスを容易に実装して、
独自のコントローラまたはアルテラのIPコントローラと共に使用できま
す。
Stratix III デバイスでは、大部分のクリティカル・データ転送は IOE で
処理され、FPGA ファブリックでタイミングを満たさなければならない
負担が軽減されます。さらに、大部分のレジスタは IOE に存在するため、
レジスタ間のデータ遅延が短く、回路はより高い周波数で動作できます。
ダイナミックにキャリブレーションされた OCT、スルー・レート調整、
およびプログラマブルなドライブ強度により、特に高い周波数における
動作時のシグナル・インテグリティが向上します。
さらに、プログラマブル遅延チェインおよびデスキュー回路により、
Stratix III デバイスは高性能メモリ・インタフェースに対してより広い
マージンを達成します。再同期化およびポストアンブル・クロックのダ
イナミック・キャリブレーションは、PVT のばらつきに対して高性能を
保証します。レベリング回路により、Stratix III は DDR3 モジュールを
サポートでき、ユーザに最高性能のメモリ・テクノロジを提供します。
Stratix III デバイスは、
最大 4 種類の周波数で動作する 24 のモジュラ I/O
バンクの任意のバンクにおいてメモリ・インタフェース・サポートも提
供しています。
Altera Corporation
2007 年 5 月
8–47
Stratix III デバイス・ハンドブック Volume 1
改訂履歴
改訂履歴
表 8–11 に、本資料の改訂履歴を示します。
表 8–11. 改訂履歴
日付 & ドキュメント・
バージョン
2007 年 5 月 v1.1
2006 年 11 月 v1.0
変更内容
概要
図 8–5、図 8–8、図 8–14、図 8–18、図 8–19、
コンテンツへのマイナー・
図 8–20、および図 8–21 を更新。新しい図、図 8–17 アップデート。
を追加。表 8–1、表 8–7、表 8–8、および表 8–9 に、
-4L のメモリ・サポート情報を追加。8–31 ページの
「位相オフセット・コントロール」に、新しいマテリ
アルを追加。
初版
8–48
Stratix III デバイス・ハンドブック Volume 1
—
Altera Corporation
2007 年 5 月
Was this manual useful for you? yes no
Thank you for your participation!

* Your assessment is very important for improving the work of artificial intelligence, which forms the content of this project

Download PDF

advertisement