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DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQSn4/CQn4 DQS4/CQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ4 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQSn5/CQn5 DQS5/CQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ5 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQSn6/CQn6 DQS6/CQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQSn7/CQn7 DQS7/CQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ1 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQSn2/CQn2 DQS2/CQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQSn3/CQn3 DQS3/CQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 F17 M17 L17 D14 E14 B13 C13 A13 A12 A15 B14 D13 C12 F13 G13 Y11 Y12 T16 U16 W12 W13 V12 V13 T14 U15 U13 U14 Y17 AA17 V17 W17 V16 V15 Y16 AA16 AB16 AB15 W15 Y15 AB11 AB10 AB13 AA13 W14 Y14 AA11 AA12 W10 Y10 AA14 AB14 T18 U18 R19 R18 U19 T19 N17 P17 V19 V18 T17 R17 V7 V6 Y6 Y7 AA7 AA8 W8 W7 V8 U8 T6 U6 AB1 AA1 V2 W2 T1 R1 Y1 Y2 AA2 AA3 V1 U1 V3 U3 AA4 AB3 W3 W4 Y5 Y4 AB4 AB5 AA6 AB6 AB9 AB8 Y9 AA9 V11 U10 T12 U11 R10 T11 Page 2 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Note (1) Bank Number 2A 2A 3B 3B 3B 3B Index within I/O Bank (2) VREF Pin Name/Function 1 0 23 22 19 18 VREFB2AN0 VREFB2AN0 VREFB3BN0 VREFB3BN0 VREFB3BN0 VREFB3BN0 IO IO IO IO IO IO GND TDO TMS TRST TCK TDI MSEL0 MSEL1 MSEL2 nIO_PULLUP nSTATUS CONF_DONE GND nCONFIG nCE nCSO0 nCSO1 nCSO2 AS_DATA0,ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK ADCGND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS PT-10AX016-1.0 Copyright © 2015 Altera Corp Optional Function(s) Configuration Function CRC_ERROR DEV_CLRn CLK_3B_0n CLK_3B_0p PLL_3B_CLKOUT0n PLL_3B_CLKOUT0p,PLL_3B_CLKOUT0,PLL_3B_FB0 TDO TMS TRST TCK TDI MSEL0 MSEL1 MSEL2 nIO_PULLUP nSTATUS CONF_DONE nCONFIG nCE nCSO0 nCSO1 nCSO2 AS_DATA0,ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK Pin List U19 HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel LVDS2A_24n LVDS2A_24p LVDS3B_13n LVDS3B_13p LVDS3B_15n LVDS3B_15p Soft CDR Support U19 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 Yes Yes No No No No DQ31 DQ31 DQ52 DQ52 DQ52 DQ52 DQ15 DQ15 DQ26 DQ26 DQ26 DQ26 DQ7 DQ7 DQ13 DQ13 DQ13 DQ13 DQ3 DQ3 DQ6 DQ6 DQ6 DQ6 V10 W9 J2 K1 G1 H1 U4 M5 L3 L4 P5 M4 P3 N3 N5 T3 L1 M1 M3 U5 R5 W5 N1 L2 R2 N2 P2 V5 T2 F4 G10 G9 J10 J9 K10 K11 K9 H10 A14 A18 A21 A4 A9 AA10 AA15 AA18 AA19 AA20 AA5 AB12 AB2 AB20 AB21 AB22 AB7 B12 B17 B18 B19 B2 B20 B21 B22 B7 C14 C20 C4 D1 D18 D20 D21 D22 D6 E13 E20 E3 E8 F20 F21 F22 F5 G12 G17 G2 G20 G7 H18 H19 H20 H21 H22 H4 H9 J11 J16 J18 J6 K13 K18 K21 K22 K8 L10 L15 L18 L20 L5 M12 M18 Page 3 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Note (1) Bank Number Index within I/O Bank (2) VREF Pin Name/Function Optional Function(s) Configuration Function GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GNDSENSE VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCCPT VCCPT VCCPT VCCPT DNU DNU DNU DNU DNU VCCPGM VCCPGM TEMPDIODEn TEMPDIODEp VCCBAT VCCA_PLL VCCA_PLL VCCIO2A VCCIO2A VCCIO2A VCCIO2J VCCIO2J VCCIO2J VCCIO2K VCCIO2K VCCIO2K PT-10AX016-1.0 Copyright © 2015 Altera Corp HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support U19 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 M2 M21 M22 M7 N14 N18 N4 N9 P1 P11 P16 P18 P19 P20 P21 P22 P6 R13 R20 R3 R8 T10 T20 T21 T22 T5 U17 U2 U20 U7 V20 V21 V22 V4 W1 W11 W16 W18 W19 W20 Y13 Y18 Y21 Y22 Y3 M9 J12 J13 K15 K16 K6 L11 L12 L13 L14 L16 L6 L7 L8 L9 M10 M14 M15 M16 M6 N10 N11 N12 N13 N16 N6 N7 P10 P13 P15 P7 P8 P9 R11 R12 R15 R16 R6 R7 J14 J8 R14 R9 AB17 AB18 R4 T4 P4 T9 U9 E4 E5 T8 M11 M13 V9 W6 Y8 T15 U12 V14 D16 F15 H14 Pin List U19 Page 4 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Note (1) Bank Number Index within I/O Bank (2) 2A 2J 2K 2L 3B VREF VREFB2AN0 VREFB2JN0 VREFB2KN0 VREFB2LN0 VREFB3BN0 Pin Name/Function Optional Function(s) Configuration Function VCCIO2L VCCIO2L VCCIO2L VCCIO3B VCCIO3B VCCIO3B VREFB2AN0 VREFB2JN0 VREFB2KN0 VREFB2LN0 VREFB3BN0 VREFN_ADC VREFP_ADC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC VCCH_GXBL VCCR_GXBL1C VCCR_GXBL1C VCCT_GXBL1C VCCT_GXBL1C RREF_BL RREF_TL VCCERAM VCCERAM VCCLSENSE VCCP VCCP VCCP VCCP VSIGN_0 VSIGN_1 VSIGP_0 VSIGP_1 HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support U19 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 C9 D11 F10 J1 K2 K3 T7 T13 J15 F12 H2 F3 G3 K5 J7 K7 G4 J5 F6 J4 K4 J3 H5 G8 H7 H3 G5 H6 H8 G6 L19 J19 J20 N19 N20 AB19 A22 N15 N8 M8 K12 K14 P12 P14 D5 F7 D4 E6 Notes: (1) For more information about pin definition and pin connection guidelines, refer to the Arria 10 GT, GX, and SX Device Family Pin Connection Guidelines. (2) For more information about the external memory interface schemes of the pins with indices, refer to the Arria10EMIF.xls (3) For more information about the Hard Processor System functions of the corresponding pins, refer to the Arria10HPS.xls PT-10AX016-1.0 Copyright © 2015 Altera Corp Pin List U19 Page 5 of 15 ® Pin Information for the Arria 10 10AX016 Device Version 1.0 Note (1) Bank Number 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J PT-10AX016-1.0 Copyright © 2015 Altera Corp Index within I/O Bank (2) 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 VREF Pin Name/Function VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 REFCLK_GXBL1D_CHTp REFCLK_GXBL1D_CHTn GXBL1D_TX_CH5n GXBL1D_TX_CH5p GXBL1D_RX_CH5n,GXBL1D_REFCLK5n GXBL1D_RX_CH5p,GXBL1D_REFCLK5p GXBL1D_TX_CH4n GXBL1D_TX_CH4p GXBL1D_RX_CH4n,GXBL1D_REFCLK4n GXBL1D_RX_CH4p,GXBL1D_REFCLK4p GXBL1D_TX_CH3n GXBL1D_TX_CH3p GXBL1D_RX_CH3n,GXBL1D_REFCLK3n GXBL1D_RX_CH3p,GXBL1D_REFCLK3p GXBL1D_TX_CH2n GXBL1D_TX_CH2p GXBL1D_RX_CH2n,GXBL1D_REFCLK2n GXBL1D_RX_CH2p,GXBL1D_REFCLK2p GXBL1D_TX_CH1n GXBL1D_TX_CH1p GXBL1D_RX_CH1n,GXBL1D_REFCLK1n GXBL1D_RX_CH1p,GXBL1D_REFCLK1p GXBL1D_TX_CH0n GXBL1D_TX_CH0p GXBL1D_RX_CH0n,GXBL1D_REFCLK0n GXBL1D_RX_CH0p,GXBL1D_REFCLK0p REFCLK_GXBL1D_CHBp REFCLK_GXBL1D_CHBn REFCLK_GXBL1C_CHTp REFCLK_GXBL1C_CHTn GXBL1C_TX_CH5n GXBL1C_TX_CH5p GXBL1C_RX_CH5n,GXBL1C_REFCLK5n GXBL1C_RX_CH5p,GXBL1C_REFCLK5p GXBL1C_TX_CH4n GXBL1C_TX_CH4p GXBL1C_RX_CH4n,GXBL1C_REFCLK4n GXBL1C_RX_CH4p,GXBL1C_REFCLK4p GXBL1C_TX_CH3n GXBL1C_TX_CH3p GXBL1C_RX_CH3n,GXBL1C_REFCLK3n GXBL1C_RX_CH3p,GXBL1C_REFCLK3p GXBL1C_TX_CH2n GXBL1C_TX_CH2p GXBL1C_RX_CH2n,GXBL1C_REFCLK2n GXBL1C_RX_CH2p,GXBL1C_REFCLK2p GXBL1C_TX_CH1n GXBL1C_TX_CH1p GXBL1C_RX_CH1n,GXBL1C_REFCLK1n GXBL1C_RX_CH1p,GXBL1C_REFCLK1p GXBL1C_TX_CH0n GXBL1C_TX_CH0p GXBL1C_RX_CH0n,GXBL1C_REFCLK0n GXBL1C_RX_CH0p,GXBL1C_REFCLK0p REFCLK_GXBL1C_CHBp REFCLK_GXBL1C_CHBn IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO Optional Function(s) Configuration Function HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support DIFFIO2L_1n DIFFIO2L_1p DIFFIO2L_2n DIFFIO2L_2p DIFFIO2L_3n DIFFIO2L_3p DIFFIO2L_4n DIFFIO2L_4p DIFFIO2L_5n DIFFIO2L_5p DIFFIO2L_6n DIFFIO2L_6p DIFFIO2L_7n DIFFIO2L_7p DIFFIO2L_8n DIFFIO2L_8p DIFFIO2L_9n DIFFIO2L_9p DIFFIO2L_10n DIFFIO2L_10p DIFFIO2L_11n DIFFIO2L_11p DIFFIO2L_12n DIFFIO2L_12p DIFFIO2L_13n DIFFIO2L_13p DIFFIO2L_14n DIFFIO2L_14p DIFFIO2L_15n DIFFIO2L_15p DIFFIO2L_16n DIFFIO2L_16p DIFFIO2L_17n DIFFIO2L_17p DIFFIO2L_18n DIFFIO2L_18p DIFFIO2L_19n DIFFIO2L_19p DIFFIO2L_20n DIFFIO2L_20p DIFFIO2L_21n DIFFIO2L_21p DIFFIO2L_22n DIFFIO2L_22p DIFFIO2L_23n DIFFIO2L_23p DIFFIO2L_24n DIFFIO2L_24p PLL_2L_CLKOUT1n PLL_2L_CLKOUT1p,PLL_2L_CLKOUT1,PLL_2L_FB1 RZQ_2L CLK_2L_1n CLK_2L_1p CLK_2L_0n CLK_2L_0p PLL_2L_CLKOUT0n PLL_2L_CLKOUT0p,PLL_2L_CLKOUT0,PLL_2L_FB0 LVDS2K_1n LVDS2K_1p LVDS2K_2n LVDS2K_2p LVDS2K_3n LVDS2K_3p LVDS2K_4n LVDS2K_4p LVDS2K_5n LVDS2K_5p LVDS2K_6n LVDS2K_6p LVDS2K_7n LVDS2K_7p LVDS2K_8n LVDS2K_8p LVDS2K_9n LVDS2K_9p LVDS2K_10n LVDS2K_10p LVDS2K_11n LVDS2K_11p LVDS2K_12n LVDS2K_12p LVDS2K_13n LVDS2K_13p LVDS2K_14n LVDS2K_14p LVDS2K_15n LVDS2K_15p LVDS2K_16n LVDS2K_16p LVDS2K_17n LVDS2K_17p LVDS2K_18n LVDS2K_18p LVDS2K_19n LVDS2K_19p LVDS2K_20n LVDS2K_20p LVDS2K_21n LVDS2K_21p LVDS2K_22n LVDS2K_22p LVDS2K_23n LVDS2K_23p LVDS2K_24n LVDS2K_24p LVDS2J_1n LVDS2J_1p LVDS2J_2n LVDS2J_2p LVDS2J_3n LVDS2J_3p LVDS2J_4n LVDS2J_4p LVDS2J_5n LVDS2J_5p LVDS2J_6n LVDS2J_6p LVDS2J_7n LVDS2J_7p LVDS2J_8n LVDS2J_8p LVDS2J_9n LVDS2J_9p LVDS2J_10n LVDS2J_10p LVDS2J_11n LVDS2J_11p LVDS2J_12n LVDS2J_12p LVDS2J_13n LVDS2J_13p LVDS2J_14n PLL_2K_CLKOUT1n PLL_2K_CLKOUT1p,PLL_2K_CLKOUT1,PLL_2K_FB1 RZQ_2K CLK_2K_1n CLK_2K_1p CLK_2K_0n CLK_2K_0p PLL_2K_CLKOUT0n PLL_2K_CLKOUT0p,PLL_2K_CLKOUT0,PLL_2K_FB0 PLL_2J_CLKOUT1n PLL_2J_CLKOUT1p,PLL_2J_CLKOUT1,PLL_2J_FB1 RZQ_2J CLK_2J_1n CLK_2J_1p CLK_2J_0n CLK_2J_0p Pin List F27 No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes F27 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 L22 L21 C25 C26 B23 B24 E25 E26 D23 D24 G25 G26 F23 F24 J25 J26 H23 H24 L25 L26 K23 K24 N25 N26 M23 M24 N22 N21 R22 R21 R25 R26 P23 P24 U25 U26 T23 T24 W25 W26 V23 V24 AA25 AA26 Y23 Y24 AC25 AC26 AB23 AB24 AE25 AE26 AD23 AD24 U22 U21 E5 E4 D5 D4 E7 E6 F4 F3 G5 G4 F8 F7 E9 D9 E11 E10 C8 C7 D8 D7 D10 C10 C6 C5 B6 A6 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2A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A 3A CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS CSS PT-10AX016-1.0 Copyright © 2015 Altera Corp Index within I/O Bank (2) VREF Pin Name/Function 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 VREFB2AN0 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IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO IO GND TDO TMS TRST TCK TDI MSEL0 MSEL1 MSEL2 nIO_PULLUP nSTATUS CONF_DONE GND nCONFIG nCE nCSO0 nCSO1 nCSO2 AS_DATA0,ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK ADCGND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND Optional Function(s) Configuration Function PLL_2J_CLKOUT0n PLL_2J_CLKOUT0p,PLL_2J_CLKOUT0,PLL_2J_FB0 DATA0 DATA1 DATA2 DATA3 DATA4 DATA5 DATA6 DATA7 DATA8 DATA9 DATA10 DATA11 DATA12 DATA13 DATA14 DATA15 DATA16 DATA17 DATA18 DATA19 nCEO PLL_2A_CLKOUT1n PLL_2A_CLKOUT1p,PLL_2A_CLKOUT1,PLL_2A_FB1 RZQ_2A CLK_2A_1n CLK_2A_1p CLK_2A_0n CLK_2A_0p DATA20 DATA21 DATA22 DATA23 DATA24 DATA25 DATA26 DATA27 DATA28 DATA29 DATA30 DATA31 CLKUSR PR_REQUEST PR_READY nPERSTL0 PR_DONE PLL_2A_CLKOUT0n PLL_2A_CLKOUT0p,PLL_2A_CLKOUT0,PLL_2A_FB0 PR_ERROR CvP_CONFDONE INIT_DONE DEV_OE CRC_ERROR DEV_CLRn PLL_3A_CLKOUT1n PLL_3A_CLKOUT1p,PLL_3A_CLKOUT1,PLL_3A_FB1 RZQ_3A CLK_3A_1n CLK_3A_1p CLK_3A_0n CLK_3A_0p PLL_3A_CLKOUT0n PLL_3A_CLKOUT0p,PLL_3A_CLKOUT0,PLL_3A_FB0 TDO TMS TRST TCK TDI MSEL0 MSEL1 MSEL2 nIO_PULLUP nSTATUS CONF_DONE nCONFIG nCE nCSO0 nCSO1 nCSO2 AS_DATA0,ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK Pin List F27 HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support F27 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 LVDS2J_14p LVDS2J_15n LVDS2J_15p LVDS2J_16n LVDS2J_16p LVDS2J_17n LVDS2J_17p LVDS2J_18n LVDS2J_18p LVDS2J_19n LVDS2J_19p LVDS2J_20n LVDS2J_20p LVDS2J_21n LVDS2J_21p LVDS2J_22n LVDS2J_22p LVDS2J_23n LVDS2J_23p LVDS2J_24n LVDS2J_24p LVDS2A_1n LVDS2A_1p LVDS2A_2n LVDS2A_2p LVDS2A_3n LVDS2A_3p LVDS2A_4n LVDS2A_4p LVDS2A_5n LVDS2A_5p LVDS2A_6n LVDS2A_6p LVDS2A_7n LVDS2A_7p LVDS2A_8n LVDS2A_8p LVDS2A_9n LVDS2A_9p LVDS2A_10n LVDS2A_10p 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DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQSn6/CQn6 DQS6/CQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ6 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQSn7/CQn7 DQS7/CQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQSn14/CQn14 DQS14/CQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ14 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQSn15/CQn15 DQS15/CQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQS2/CQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ2 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQSn3/CQn3 DQS3/CQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ3 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQSn7/CQn7 DQS7/CQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes Page 7 of 15 ® Pin Information for the Arria 10 10AX016 Device Version 1.0 Note (1) Bank Number Index within I/O Bank (2) VREF Pin Name/Function Optional Function(s) Configuration Function GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GNDSENSE VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC PT-10AX016-1.0 Copyright © 2015 Altera Corp HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support F27 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 AD25 AD26 AD6 AE13 AE18 AE20 AE21 AE22 AE23 AE24 AE3 AE8 AF10 AF15 AF20 AF24 AF25 AF5 B12 B17 B2 B20 B21 B22 B25 B26 B7 C14 C19 C22 C23 C24 C4 D1 D21 D22 D25 D26 D6 E13 E22 E23 E24 E3 F10 F20 F22 F25 F26 F5 G12 G17 G2 G21 G22 G23 G24 G7 H14 H19 H22 H25 H26 H4 H9 J1 J11 J16 J20 J21 J22 J23 J24 J6 K13 K18 K25 K26 K3 K8 L10 L15 L20 L23 L24 L5 M12 M17 M2 M20 M25 M26 M7 N14 N19 N20 N23 N24 N4 N9 P1 P11 P16 P25 P26 P6 R13 R18 R20 R23 R24 R8 T10 T15 T20 T25 T26 U12 U17 U20 U23 U24 U7 V14 V19 V20 V21 V22 V25 V26 V4 V9 W1 W11 W21 W22 W23 W24 W6 Y22 Y25 Y26 Y3 Y8 R10 K10 K15 K16 K17 K9 L13 L14 L17 L18 L8 L9 M10 M13 M14 M16 M8 N10 N12 N15 N16 N17 N18 N8 P12 P13 P14 P17 P18 P8 P9 R14 R15 R17 T12 Pin List F27 Page 8 of 15 ® Pin Information for the Arria 10 10AX016 Device Version 1.0 Note (1) Bank Number Index within I/O Bank (2) 2A 2J 2K 2L 3A VREF VREFB2AN0 VREFB2JN0 VREFB2KN0 VREFB2LN0 VREFB3AN0 Pin Name/Function Optional Function(s) Configuration Function VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCCPT VCCPT VCCPT VCCPT DNU DNU DNU DNU DNU VCCPGM VCCPGM TEMPDIODEn TEMPDIODEp VCCBAT VCCA_PLL VCCA_PLL VCCIO2A VCCIO2A VCCIO2A VCCIO2J VCCIO2J VCCIO2J VCCIO2K VCCIO2K VCCIO2K VCCIO2L VCCIO2L VCCIO2L VCCIO3A VCCIO3A VCCIO3A VREFB2AN0 VREFB2JN0 VREFB2KN0 VREFB2LN0 VREFB3AN0 VREFN_ADC VREFP_ADC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC VCCH_GXBL VCCH_GXBL VCCR_GXBL1C VCCR_GXBL1C VCCR_GXBL1D VCCR_GXBL1D VCCT_GXBL1C VCCT_GXBL1C VCCT_GXBL1D VCCT_GXBL1D RREF_BL RREF_TL VCCERAM VCCERAM VCCLSENSE VCCP VCCP VCCP VCCP VCCP VSIGN_0 VSIGN_1 VSIGP_0 VSIGP_1 HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support F27 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 T13 T14 T17 T18 T8 T9 U10 U11 U13 U14 U15 U16 U18 U8 U9 L11 L16 T11 T16 AF21 AF22 W7 Y7 Y6 V11 V12 J8 J9 V10 N11 N13 AA15 AB12 Y13 AB17 W16 Y18 D16 E18 F15 C9 D11 E8 R3 T5 U2 V15 V17 H17 E12 R6 G6 F6 G13 G11 H10 F12 G16 F14 G15 G14 G10 H13 J15 J13 F13 F11 J14 H15 H16 H12 H20 H21 H7 J17 J18 J19 K14 K19 K6 K7 L19 L6 L7 M18 M19 M6 N6 N7 P19 P7 R19 R7 T19 T6 T7 U19 U6 V13 V16 V18 V5 V6 V7 V8 W12 W13 W14 W20 Y11 Y12 K20 P20 T21 T22 M21 M22 P21 P22 K21 K22 AF23 A21 P10 P15 R11 M15 M9 R12 R16 R9 H8 G9 G8 F9 Notes: (1) For more information about pin definition and pin connection guidelines, refer to the Arria 10 GT, GX, and SX Device Family Pin Connection Guidelines. (2) For more information about the external memory interface schemes of the pins with indices, refer to the Arria10EMIF.xls (3) For more information about the Hard Processor System functions of the corresponding pins, refer to the Arria10HPS.xls PT-10AX016-1.0 Copyright © 2015 Altera Corp Pin List F27 Page 9 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Note (1) Bank Number 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1D 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 1C 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2L 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2K 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J 2J PT-10AX016-1.0 Copyright © 2015 Altera Corp Index within I/O Bank (2) 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 47 46 45 44 43 42 41 40 39 38 37 36 VREF Pin Name/Function VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2LN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2KN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 VREFB2JN0 REFCLK_GXBL1D_CHTp REFCLK_GXBL1D_CHTn GXBL1D_TX_CH5n GXBL1D_TX_CH5p GXBL1D_RX_CH5n,GXBL1D_REFCLK5n GXBL1D_RX_CH5p,GXBL1D_REFCLK5p GXBL1D_TX_CH4n GXBL1D_TX_CH4p GXBL1D_RX_CH4n,GXBL1D_REFCLK4n GXBL1D_RX_CH4p,GXBL1D_REFCLK4p GXBL1D_TX_CH3n GXBL1D_TX_CH3p GXBL1D_RX_CH3n,GXBL1D_REFCLK3n GXBL1D_RX_CH3p,GXBL1D_REFCLK3p GXBL1D_TX_CH2n GXBL1D_TX_CH2p GXBL1D_RX_CH2n,GXBL1D_REFCLK2n GXBL1D_RX_CH2p,GXBL1D_REFCLK2p GXBL1D_TX_CH1n GXBL1D_TX_CH1p GXBL1D_RX_CH1n,GXBL1D_REFCLK1n GXBL1D_RX_CH1p,GXBL1D_REFCLK1p GXBL1D_TX_CH0n GXBL1D_TX_CH0p GXBL1D_RX_CH0n,GXBL1D_REFCLK0n GXBL1D_RX_CH0p,GXBL1D_REFCLK0p REFCLK_GXBL1D_CHBp REFCLK_GXBL1D_CHBn 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Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel DIFFIO2L_1n DIFFIO2L_1p DIFFIO2L_2n DIFFIO2L_2p DIFFIO2L_3n DIFFIO2L_3p DIFFIO2L_4n DIFFIO2L_4p DIFFIO2L_5n DIFFIO2L_5p DIFFIO2L_6n DIFFIO2L_6p DIFFIO2L_7n DIFFIO2L_7p DIFFIO2L_8n DIFFIO2L_8p DIFFIO2L_9n DIFFIO2L_9p DIFFIO2L_10n DIFFIO2L_10p DIFFIO2L_11n DIFFIO2L_11p DIFFIO2L_12n DIFFIO2L_12p DIFFIO2L_13n DIFFIO2L_13p DIFFIO2L_14n DIFFIO2L_14p DIFFIO2L_15n DIFFIO2L_15p DIFFIO2L_16n DIFFIO2L_16p DIFFIO2L_17n DIFFIO2L_17p DIFFIO2L_18n DIFFIO2L_18p DIFFIO2L_19n DIFFIO2L_19p DIFFIO2L_20n DIFFIO2L_20p DIFFIO2L_21n DIFFIO2L_21p DIFFIO2L_22n DIFFIO2L_22p DIFFIO2L_23n DIFFIO2L_23p DIFFIO2L_24n DIFFIO2L_24p PLL_2L_CLKOUT1n PLL_2L_CLKOUT1p,PLL_2L_CLKOUT1,PLL_2L_FB1 RZQ_2L CLK_2L_1n CLK_2L_1p CLK_2L_0n CLK_2L_0p PLL_2L_CLKOUT0n PLL_2L_CLKOUT0p,PLL_2L_CLKOUT0,PLL_2L_FB0 LVDS2K_1n LVDS2K_1p LVDS2K_2n LVDS2K_2p LVDS2K_3n LVDS2K_3p LVDS2K_4n LVDS2K_4p LVDS2K_5n LVDS2K_5p LVDS2K_6n LVDS2K_6p LVDS2K_7n LVDS2K_7p LVDS2K_8n LVDS2K_8p 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Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes N24 N23 E27 E28 D25 D26 G27 G28 F25 F26 J27 J28 H25 H26 L27 L28 K25 K26 N27 N28 M25 M26 R27 R28 P25 P26 R24 R23 U24 U23 U27 U28 T25 T26 W27 W28 V25 V26 AA27 AA28 Y25 Y26 AC27 AC28 AB25 AB26 AE27 AE28 AD25 AD26 AG27 AG28 AF25 AF26 W24 W23 H16 H17 J19 J18 K17 J17 F18 F17 H18 G18 G19 G20 E21 D22 E23 D23 F22 E22 C22 C23 G21 F21 G23 F23 H23 J23 K21 J20 H22 J22 H21 H20 K20 K19 K22 K23 D18 D19 E17 E16 F19 E19 E20 D20 C16 C17 D17 C18 B8 B9 C10 B10 C11 C12 A8 A9 D8 C8 D10 D9 A16 A17 A18 A19 C15 B16 B18 B19 C20 B20 E15 D15 A23 A24 C21 B21 B23 B24 A26 A27 A22 A21 B25 B26 E14 D14 D13 C13 B15 B14 B13 A14 A13 A12 B11 A11 AG9 AG10 AH17 AH18 AH15 AH16 AH10 AH11 AG11 AH12 AG13 AH13 DQ0 DQ0 DQSn0 DQS0 DQ0 DQ0 DQSn1 DQS1 DQ1 DQ1 DQ1 DQ1 DQ2 DQ2 DQSn2 DQS2 DQ2 DQ2 DQSn3 DQS3 DQ3 DQ3 DQ3 DQ3 DQ4 DQ4 DQSn4 DQS4 DQ4 DQ4 DQSn5 DQS5 DQ5 DQ5 DQ5 DQ5 DQ6 DQ6 DQSn6 DQS6 DQ6 DQ6 DQSn7 DQS7 DQ7 DQ7 DQ7 DQ7 DQ8 DQ8 DQSn8 DQS8 DQ8 DQ8 DQSn9 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nCSO1 nCSO2 AS_DATA0,ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK Pin List F29 HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel LVDS3A_17n LVDS3A_17p LVDS3A_18n LVDS3A_18p LVDS3A_19n LVDS3A_19p LVDS3A_20n LVDS3A_20p LVDS3A_21n LVDS3A_21p LVDS3A_22n LVDS3A_22p LVDS3A_23n LVDS3A_23p LVDS3A_24n LVDS3A_24p Soft CDR Support F29 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 No No Yes Yes No No Yes Yes No No Yes Yes No No Yes Yes AF1 AG1 AF3 AG3 AH3 AH2 AD4 AE4 AC7 AC6 AE6 AF6 AF4 AG4 AD5 AE5 AB10 W10 AH6 AF8 Y9 AC10 AE7 AD7 AB8 AD8 AF7 AG8 AD10 AC8 AB9 AH8 AH7 AF9 AE9 AG6 AG5 AH5 AD9 G10 J13 H13 K14 L13 L14 M13 J14 A10 A15 A20 A25 A5 AA10 AA24 AA25 AA26 AB17 AB2 AB22 AB24 AB27 AB28 AB7 AC24 AC25 AC26 AC4 AC9 AD1 AD11 AD16 AD21 AD24 AD27 AD28 AD6 AE13 AE18 AE24 AE25 AE26 AE3 AE8 AF10 AF15 AF20 AF24 AF27 AF28 AF5 AG12 AG17 AG2 AG22 AG24 AG25 AG26 AG7 AH14 AH19 AH26 AH27 AH4 AH9 B17 B2 B22 B27 B28 B7 C19 C24 C25 C26 C27 C4 C9 D1 D11 D16 D21 D24 D27 D28 D6 E13 E24 E25 E26 E3 E8 F10 F20 F24 F27 F28 F5 G12 G17 G2 G22 G24 G25 G26 H14 H24 H27 H28 H4 J1 J11 J16 J21 J24 J25 J26 J6 K13 K24 K27 K28 K3 L10 L15 DQ61 DQ61 DQ61 DQ61 DQ62 DQ62 DQSn62 DQS62 DQ62 DQ62 DQSn63 DQS63 DQ63 DQ63 DQ63 DQ63 DQ30 DQ30 DQ30 DQ30 DQ31 DQ31 DQ31 DQ31 DQ31 DQ31 DQSn31/CQn31 DQS31/CQ31 DQ31 DQ31 DQ31 DQ31 DQ15 DQ15 DQSn15/CQn15 DQS15/CQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ15 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 DQ7 Page 12 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Note (1) Bank Number 2A 2J 2K 2L 3A PT-10AX016-1.0 Copyright © 2015 Altera Corp Index within I/O Bank (2) VREF Pin Name/Function VREFB2AN0 VREFB2JN0 VREFB2KN0 VREFB2LN0 VREFB3AN0 GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GNDSENSE VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCCPT VCCPT VCCPT VCCPT DNU DNU DNU DNU DNU VCCPGM VCCPGM TEMPDIODEn TEMPDIODEp VCCBAT VCCA_PLL VCCA_PLL VCCIO2A VCCIO2A VCCIO2A VCCIO2J VCCIO2J VCCIO2J VCCIO2K VCCIO2K VCCIO2K VCCIO2L VCCIO2L VCCIO2L VCCIO3A VCCIO3A VCCIO3A VCCIO3B VCCIO3B VCCIO3B VREFB2AN0 VREFB2JN0 VREFB2KN0 VREFB2LN0 VREFB3AN0 Optional Function(s) Configuration Function HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support F29 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 L20 L21 L22 L23 L24 L25 L26 M12 M17 M2 M21 M27 M28 N14 N19 N21 N22 N25 N26 N4 N9 P1 P11 P16 P21 P22 P27 P28 R13 R18 R21 R22 R25 R26 R3 R8 T10 T15 T20 T21 T27 T28 U12 U17 U2 U21 U22 U25 U26 V14 V19 V21 V22 V27 V28 V9 W1 W11 W16 W22 W25 W26 Y13 Y22 Y23 Y24 Y27 Y28 Y3 T12 L11 L12 L16 L17 L18 L19 M10 M11 M15 M16 M19 M20 N10 N12 N13 N15 N16 N18 N20 P10 P12 P14 P17 P18 P19 P20 R10 R11 R14 R15 R16 R19 R20 T11 T14 T16 T17 T18 T19 U10 U14 U15 U18 U19 U20 V10 V11 V13 V15 V16 V17 V20 W12 W18 W19 M14 M18 V12 V18 AH23 AH24 Y11 Y12 Y10 W14 Y14 H10 H11 W13 P13 P15 AA15 AB12 AC14 AA20 AC19 Y18 B12 C14 F15 E18 H19 K18 AA5 W6 Y8 T5 U7 V4 W15 W17 E9 K16 W9 Pin List F29 Page 13 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Note (1) Bank Number 3B Index within I/O Bank (2) VREF Pin Name/Function VREFB3BN0 VREFB3BN0 VREFN_ADC VREFP_ADC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC VCCH_GXBL VCCH_GXBL VCCR_GXBL1C VCCR_GXBL1C VCCR_GXBL1D VCCR_GXBL1D VCCT_GXBL1C VCCT_GXBL1C VCCT_GXBL1D VCCT_GXBL1D RREF_BL RREF_TL VCCERAM VCCERAM VCCLSENSE VCCP VCCP VCCP VCCP VCCP VSIGN_0 VSIGN_1 VSIGP_0 VSIGP_1 Optional Function(s) Configuration Function HPS Function (3) Non-Dedicated Tx/Rx Channel Dedicated Tx/Rx Channel Soft CDR Support F29 DQS for X4 DQS for X8/X9 DQS for X16/X18 DQS for X32/X36 U9 J10 K10 G14 K11 K12 F12 G16 D12 J12 H12 F14 G13 J15 H15 F16 E12 G15 K15 F13 J9 K9 G9 F9 L8 L9 J8 H8 F7 F6 F8 G8 D7 C7 A7 A6 E7 E6 C6 C5 B6 B5 E5 F1 D5 E1 M9 C1 R9 B1 K8 H3 H9 J4 G7 G3 P6 F3 M7 F2 L5 E2 D2 C2 D3 D4 A2 A3 F4 E4 A4 B4 B3 C3 G5 G6 N5 P5 M5 M6 K5 J5 R6 R7 N6 P7 P9 P8 L7 M8 K7 J7 G4 H5 L6 K6 N7 N8 H6 H7 M22 T22 V23 V24 P23 P24 T23 T24 M23 M24 AH25 C28 R12 R17 T13 N11 N17 U11 U13 U16 E11 G11 E10 F11 Notes: (1) For more information about pin definition and pin connection guidelines, refer to the Arria 10 GT, GX, and SX Device Family Pin Connection Guidelines. (2) For more information about the external memory interface schemes of the pins with indices, refer to the Arria10EMIF.xls (3) For more information about the Hard Processor System functions of the corresponding pins, refer to the Arria10HPS.xls PT-10AX016-1.0 Copyright © 2015 Altera Corp Pin List F29 Page 14 of 15 Pin Information for the Arria®10 10AX016 Device Version 1.0 Version Number Date 1.0 8/19/2015 PT-10AX016-1.0 Copyright © 2015 Altera Corp. Changes Made Initial release. Revision History Page 15 of 15
* Your assessment is very important for improving the work of artificial intelligence, which forms the content of this project
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