Stratix Stratix GX デバイスのコンフィギュレーション

Stratix Stratix GX デバイスのコンフィギュレーション
11. Stratix & Stratix GX デバイスの
コンフィギュレーション
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
S52013-3.2
はじめに
Stratix および Stratix GX デバイスは、数種類のコンフィギュレーショ
ン手法の 1 つを使用してコンフィギュレーションすることができます。
すべてのコンフィギュレーション手法では、マイクロプロセッサ、コン
フィギュレーション・デバイス、またはダウンロード・ケーブルのいず
れかを使用します(表 11–1 を参照)。
表 11–1. Stratix および Stratix GX デバイスのコンフィギュレーション手法
コンフィギュレーション
手法
一般的な使用
ファースト・パッシブ・
パラレル(FPP)
各クロック・サイクルで 8 ビットのコンフィギュレーション・データがロード
されるパラレル同期コンフィギュレーション・デバイスまたはマイクロプロ
セッサ・インタフェースとのコンフィギュレーション。
パッシブ・シリアル (PS)
シリアルな同期マイクロプロセッサ・インタフェースまたは MasterBlasterTM 通
信ケーブル、USB-Blaster、ByteBlasterTM II、または ByteBlasterMV パラレル・
ポート・ダウンロード・ケーブルによるコンフィギュレーション。
パッシブ・パラレル非同期 パラレルな同期マイクロプロセッサ・インタフェースとのコンフィギュレー
(PPA)
ション。この手法では、マイクロプロセッサはターゲット・デバイスをメモリ
として扱います。
リモート / ローカル・
アップデート FPP
Nios®(16 ビット ISA)および Nios II(32 ビット ISA)またはその他のエンベ
デッド・プロセッサを使用したコンフィギュレーション。リモートで FPP 手法
を使用してデータをロードすることにより、Stratix または Stratix GX デバイス・
コンフィギュレーションを更新できます。
リモート / ローカル・
アップデート PS
Nios またはその他のエンベデッド・プロセッサを使用したパッシブ・シリアル
同期コンフィギュレーション。リモートで PS 手法を使用してデータをロード
することにより、Stratix または Stratix GX デバイス・コンフィギュレーション
を更新できます。
リモート / ローカル・
アップデート PPA
Nios またはその他のエンベデッド・プロセッサを使用したパッシブ・パラレル
非同期コンフィギュレーション。
この手法では、Nios マイクロプロセッサはター
ゲット・デバイスをメモリとして扱います。リモートで PPA 手法を使用して
データをロードすることにより、Stratix または Stratix GX デバイス・コンフィ
ギュレーションを更新できます。
JTAG(Joint Test Action
Group)
IEEE Std. 1149.1 JTAG ピンを使用したコンフィギュレーション。ダウンロー
ド・ケーブルまたはエンベデッド・デバイスのいずれかと JTAG コンフィギュ
レーションが可能です。SignalTap® II エンベデッド・ロジック・アナライザを
使用することができます。
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2005 年 8 月
11–1
デバイスのコンフィギュレーションについて
この章では、1 つまたは複数の Stratix または Stratix GX デバイスをコン
フィギュレーションする方法について説明します。以下の資料も併せて
ご利用ください。
MasterBlaster Serial/USB Communications Cable Data Sheet
USB Blaster USB Port Download Cable Development Tools Data Sheet
ByteBlaster II Parallel Port Download Cable Data Sheet
ByteBlasterMV Parallel Port Download Cable Data Sheets
Configuration Devices for SRAM-Based LUT Devices Data Sheet
Enhanced Configuration Devices (EPC4, EPC8, & EPC16) Data Sheet
■ The Remote System Configuration with Stratix & Stratix GX Devices
chapter
■
■
■
■
■
■
デバイスのコンフィギュレーション・オプションの設定またはコンフィ
ギュレーション・ファイルの生成について詳しくは、
「コンフィギュレー
ション・ハンドブック Volume 2」の 6 章および 7 章のソフトウェア設
定セクションを参照してください。
デバイスの
コンフィギュ
レーションに
ついて
デバイスの動作中、アルテラの FPGA はコンフィギュレーション・デー
タを SRAM セルに保存します。SRAM メモリは揮発性のため、デバイス
に電源を投入するたびにコンフィギュレーション・データを SRAM セル
にロードする必要があります。コンフィギュレーションの完了後、デバ
イスはレジスタおよび I/O ピンを初期化しなくてはなりません。初期化
後、デバイスはユーザ・モードに入ります。図 11-1 に、コンフィギュレー
ション、初期化、およびユーザ・モード時のデバイスの状態を示します。
図 11-1. Stratix および Stratix GX のコンフィギュレーション・サイクル
D(N – 1)
nCONFIG
nSTATUS
CONF_DONE (1)
(4)
DCLK
DATA High-Z
User I/O Pins (2)
D0
D1
D2
D3
DN
High-Z
High-Z
(5)
User I/O
INIT_DONE (3)
MODE
Configuration
Configuration
Initialization
User
図 11-1 の注:
(1) 初期起動およびコンフィギュレーション時には、CONF_DONE は Low になります。コンフィギュレーション実行後、
CONF_DONE はHighになります。
nCONFIG がLowにドライブ
デバイスがリコンフィギュレーションされた場合、
された後、CONF_DONE は Low になります。
11–2
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
(2) コンフィギュレーション実行中、ユーザ I/O ピンはトライ・ステートになります。また、コンフィギュレーショ
ン実行中、Stratix および Stratix GX デバイスは nIO_PULLUP によってイネーブルされると、I/O ピンにウィー
ク・プルアップ抵抗が接続されます。初期化後、ユーザ I/O ピンはユーザのデザインで割り当てられた機能を
実行します。
(3) INIT_DONE ピンを使用している場合、nCONFIG が Low のとき、およびコンフィギュレーション開始時には
10 kΩ の外部抵抗プルアップのためにこのピンは High になります。INIT_DONE をイネーブルするオプショ
ン・ビットがデバイスにプログラムされると(コンフィギュレーション・データの最初のフレーム時)、
INIT_DONE ピンが Low になります。
(4) DCLK はフロート状態のままにしないでください。このピンは High または Low にしておく必要があります。
(5) DATA0 はフロート状態のままにしないでください。このピンは High または Low にしておく必要があります。
StratixまたはStratix GX
パッシブ・コンフィギュレーション手法を使用して、
デバイスのコンフィギュレーション・データをロードできます。パッシブ・
コンフィギュレーション手法を使用すると、Stratix または Stratix GX デバ
イスは、コンフィギュレーション・プロセスを制御するマイクロプロセッ
サなどのインテリジェント・ホストによってシステムに組み込まれます。
ホストはコンフィギュレーション・データをストレージ・デバイス(ハー
ド・ディスク、RAM、その他のシステム・メモリなど)から供給します。
パッシブ・コンフィグレーションを使用すると、システムの動作中にデバ
イスをリコンフィギュレーションすることによってターゲット・デバイス
の機能を変更できます。また、システム・ユーザに新しいプログラミング・
ファイルを配布することによって、フィールドでシステムをアップグレー
ドすることもできます。
以下のセクションでは、Stratix および Stratix GX デバイス・コンフィ
ギュレーションで使用する MSEL[2..0]、VCCSEL、PORSEL、および
nIO_PULLUP ピンについて説明します。
MSEL[2..0] ピン
表 11–2 に示すように、Stratix または Stratix GX デバイスのコンフィギュ
レーション手法を選択するには、MSEL2、MSEL1、および MSEL0 ピンを
High または Low に設定します。
表 11–2. Stratix および Stratix GX デバイスの
コンフィギュレーション手法 ( 1 / 2 )
MSEL2
MSEL1
MSEL0
FPP コンフィギュレーション
0
0
0
PPA コンフィギュレーション
0
0
1
PS コンフィギュレーション
0
1
0
リモート / ローカル・アップデート FPP (1)
1
0
0
リモート / ローカル・アップデート PPA (1)
1
0
1
リモート / ローカル・アップデート PS (1)
1
1
0
説明
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2005 年 8 月
11–3
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デバイスのコンフィギュレーションについて
表 11–2. Stratix および Stratix GX デバイスの
コンフィギュレーション手法 ( 2 / 2 )
説明
MSEL2
MSEL1
MSEL0
JTAG ベースのコンフィギュレーション (3)
(2)
(2)
(2)
表 11–2 の注:
(1) これらの手法では、セカンダリ・ピン RUnLU をドライブして、リモート・アップ
デートまたはローカル・アップデートを実行するかどうかを指定する必要があ
ります。
(2) MSEL ピンはフロート状態にしないで、VCCI O または GND に接続してください。
これらのピンは、生産時に使用される JTAG 以外のコンフィギュレーション手
法をサポートします。JTAG コンフィギュレーションしか使用しない場合は、
MSEL ピンをグランドに接続する必要があります。
(3) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法より
も優先されます。つまり MSEL ピンの設定は無視されます。
MSEL[] ピンは、それらのピンが存在する I/O バンクの VCCIO またはグ
ランドに接続できます。
VCCSEL ピン
Stratix および Stratix GX デバイスは、コンフィギュレーションおよび
JTAG 入力ピンの 3.3 V、2.5 V、1.8 V、または 1.5 V LVTTL 標準 I/O 規
格を使用してコンフィギュレーションすることができます。VCCSEL は
Stratix および Stratix GX デバイスの専用入力で、3.3 V/2.5 V 入力バッ
ファと 1.8 V/1.5 V 入力バッファを選択するコンフィギュレーション専
用の入力ピンです。Low 入力で 3.3 V/2.5 V 信号がサポートされ、High
入力で 1.8 V/1.5 V 信号がサポートされます。High 入力では 3.3 V/2.5 V
信号もサポートされます。VCCSEL は、TDI、TMS、TCK、TRST、MSEL0、
MSEL1、MSEL2、nCONFIG、nCE、DCLK、PLL_ENA、CONF_DONE、およ
び nSTATUS ピンが存在するコンフィギュレーション関連 I/O バンク
(3、
4、7、および 8)に影響を与えます。VCCSEL ピンは、ロジック High レ
ベルに対しては 1.5、1.8、2.5、または 3.3 V にプルできます。VCCSEL に
は内蔵 2.5 kΩ プルダウン抵抗があります。したがって、プルアップ抵抗
を使用してこの信号をプルアップするには、1 kΩ 抵抗を使用する必要が
あります。
11–4
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
また、VCCSEL は、コンフィギュレーション関連のすべての I/O バンク
(3、4、7、および 8)のパワー・オン・リセット(POR)トリップ・ポ
イントも設定します。これらの I/O バンクは、コンフィギュレーション
を開始する前に適切な電圧レベルにパワーアップされます。電源投入時
に、FPGA は VCCINT およびコンフィギュレーション I/O バンクのすべ
ての VCCIO が POR トリップ・ポイントを超えるまで nSTATUS を解放し
ません。VCCSEL をグランド(ロジック Low)に設定した場合、すべて
のコンフィギュレーション I/O バンクの POR トリップ・ポイントが
3.3 V/2.5 V 信号と一致する電圧に設定されます。VCCSEL = 0 の場合、こ
れらの I/O バンクの POR トリップ・ポイントは 1.8 V の高さにするこ
とができます。コンフィギュレーション・バンクのいずれかの VCCIO が
1.8 V または 1.5 V に設定されている場合、この I/O バンクに供給される
電圧は POR トリップ・ポイントに到達できず、FPGA がコンフィギュ
レーションを開始できません。
I/O バンクの 3、4、7、または 8 の VCCIO が 1.5 V または 1.8 V に
設定され、使用するコンフィギュレーション信号が 3.3 V または
2.5 V 信号を必要とする場合は、VCCSEL を VCC(ロジック High)
に設定し、POR トリップ・ポイントを低くしてコンフィギュレー
ションを正しく実行できるようにする必要があります。
表 11–3 に、コンフィギュレーション I/O バンクの VCCIO 設定およびコ
ンフィギュレーション入力信号電圧に応じたVCCSELの設定方法を示し
ます。
表 11–3. VCCSEL 設定
VCCIO
コンフィギュレーション
(バンク 3、4、7、8)
入力信号電圧
VCCSEL
3.3 V/2.5 V
3.3 V/2.5 V
GND
1.8 V/1.5 V
3.3 V/2.5 V/1.8 V/1.5 V
VCC
3.3 V/2.5 V
1.8 V/1.5 V
サポートなし
VCCSEL 信号は、DATA[7..0] および PPA ピン(nWS、nRS、CS、nCS、
および RDYnBSY)などの兼用コンフィギュレーション・ピンを含め、ど
の兼用ピンもコントロールしません。コンフィギュレーション実行中、
これらの兼用ピンはピンを持つ I/O バンクを駆動する VCCIO 電源電圧に
対応する電圧レベルをドライブ・アウトします。コンフィギュレーショ
ン実行後、兼用ピンはデザインで指定された標準 I/O 規格を継承します。
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2005 年 8 月
11–5
Stratix ハンドブック Volume 2
デバイスのコンフィギュレーションについて
PORSEL ピン
PORSEL は、電源投入時に 2 ms または 100 ms の POR 遅延時間を切り替え
る専用ピンです。PORSEL ピンがグランドに接続されているとき POR 時
間は 100 ms となり、PORSEL ピンが VCC に接続されているとき POR 時
間は 2 ms となります。PORSEL には内蔵 2.5 kΩ プルダウン抵抗があり
ます。したがって、プルアップ抵抗を使用してこの信号をプルアップす
るには、1 kΩ 抵抗を使用する必要があります。
エンハンスド・コンフィギュレーション・デバイスを使用して Stratix デ
バイスをコンフィギュレーションするときは、StratixデバイスのPORSEL
設定がエンハンスド・コンフィギュレーション・デバイスの PORSEL 設
定と同じかそれより高速であることを確認します。エンハンスド・コン
フィギュレーション・デバイスが POR を終了した後で FPGA に電源が
投入されない場合、プルアップ抵抗がこの信号を High にプルするため
CONF_DONE 信号は High になります。エンハンスド・コンフィギュレー
ション・デバイスが POR を終了すると、エンハンスド・コンフィギュ
レーション・デバイスの OE が解放され、プルアップ抵抗によって High
にプルアップされます。エンハンスド・コンフィギュレーション・デバ
イスは、nCS/CONF_DONE 信号も High であることを検知するため、テ
スト・モードに入ります。したがって、FPGA への電源投入は、エンハ
ンスド・コンフィギュレーション・デバイスが POR を終了する前に行
う必要があります。
広いマージンを確保するために、エンハンスド・コンフィギュレーショ
ン・デバイスの使用時には 100 ms の設定を選択して、Stratix FPGA に
電源を投入してからコンフィギュレーションを試みることができます
(表 11–4)。
表 11–4. PORSEL 設定
11–6
Stratix ハンドブック Volume 2
PORSEL 設定
POR 時間(ms)
GND
100
VCC
2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
nIO_PULLUP ピン
nIO_PULLUP ピンにより、
すべてのユーザ I/O ピンをデバイス・コンフィ
ギュレーションの実行前と実行中に、内部ウィーク・プルアップ抵抗で
VCCIO にプルアップすることができます。コンフィギュレーション実行
中に、nIO_PULLUP が VCC に接続された場合、すべてのユーザ I/O ピン
およびすべての兼用ピンのウィーク・プルアップはディセーブルされま
す。これがグランドに接続された場合は、コンフィギュレーション実行
中にプルアップがイネーブルされます。nIO_PULLUP ピンは、ロジック
High レベルに対しては 1.5 V、1.8 V、2.5 V、または 3.3 V にプルできま
す。nIO_PULLUP には 2.5 kΩ 内部プルダウン抵抗があります。したがっ
て、プルアップ抵抗を使用してこの信号をプルアップするには、1 kΩ 抵
抗を使用する必要があります。
TDO & nCEO ピン
TDO ピンおよび nCEO ピンは、ピンが存在する I/O バンクに電源を供給す
る VCCIO と同じ電圧レベルをドライブします。それに応じて、TDO を含む
バンク用の VCCIO 電源を選択する必要があります。例えば、ByteBlasterMV
ケーブルの使用時には、TDO を含むバンク用の VCCIO を 3.3 V にパワー・
アップする必要があります。TDO の電流強度は 12 mA です。
コンフィギュ
レーション・
ファイルの
サイズ
表 11–5 および 11–6 に、各 Stratix および Stratix GX デバイスに必要なコ
ンフィギュレーション・ファイルの大まかなサイズをまとめます。マル
チ・デバイス・コンフィギュレーションに必要な記憶域を計算するには、
各デバイスのファイル・サイズを加算します。
表 11–5. Stratix コンフィギュレーション・ファイルのサイズ
Altera Corporation
2005 年 8 月
デバイス
ロウ・バイナリ・ファイル(.rbf)
サイズ(ビット)
EP1S10
3,534,640
EP1S20
5,904,832
EP1S25
7,894,144
EP1S30
10,379,368
EP1S40
12,389,632
EP1S60
17,543,968
EP1S80
23,834,032
11–7
Stratix ハンドブック Volume 2
アルテラの コンフィギュレーション・デバイス
表 11–6. Stratix GX コンフィギュレーション・ファイルのサイズ
デバイス
ロウ・バイナリ・ファイルのサイズ
(ビット)
EP1SGX10C
3,579,928
EP1SGX10D
3,579,928
EP1SGX25C
7,951,248
EP1SGX25D
7,951,248
EP1SGX25F
7,951,248
EP1SGX40D
12,531,440
EP1SGX40G
12,531,440
表 11–5 および 11–6 の数字のみを使用して、デザインをコンパイルする
前のファイル・サイズを見積もる必要があります。アルテラの Quartus® II
ソフトウェアのバージョンごとに、プログラミング時に追加される付加
ビット数が多少異なる可能性があるため、正確なファイル・サイズも変
化する場合があります。ただし、どのバージョンの Quartus II ソフト
ウェアでも、同じデバイスをターゲットとするデザインではコンフィ
ギュレーション・ファイルは同じサイズになります。
アルテラの
コンフィギュ
レーション・
デバイス
アルテラのエンハンスド・コンフィギュレーション・デバイス(EPC16、
EPC8、および EPC4 デバイス)は、高集積 FPGA 向けのシングル・デ
バイス・コンフィギュレーション・ソリューションをサポートし、FPP
および PS コンフィギュレーション手法で使用されます。これらは自身
の JTAG インタフェースを介して ISP に対応します。エンハンスド・コ
ンフィギュレーション・デバイスは、コントローラとフラッシュ・メモ
リの 2 つの主要ブロックに分かれます。
エンハンスド・コンフィギュレーション・デバイスについて詳しくは、
「コンフィギュレーション・ハンドブック Volume 2」の「エンハンスド・
コンフィギュレーション・デバイス(EPC4、EPC8 & EPC16)データシー
ト」および「アルテラ・エンハンスド・コンフィギュレーション・デバ
イス」の章を参照してください。
EPC2 および EPC1 コンフィギュレーション・デバイスは、PS コンフィ
ギュレーション手法向けにコンフィギュレーション・サポートを提供し
ます。EPC2 デバイスは自身の JTAG インタフェースを介して ISP に対
応します。EPC2 および EPC1 はカスケード接続して、大きなコンフィ
ギュレーション・ファイルを保持することができます。
11–8
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
EPC2、EPC1、および EPC1441 コンフィギュレーション・デバイスにつ
いて詳しくは、
「コンフィギュレーション・ハンドブック Volume 2」の
「Configuration Devices for SRAM-Based LUT Devices Data Sheet」の章
を参照してください。
コンフィギュ
レーション手法
このセクションでは、Stratix および Stratix GX デバイスを以下のコン
フィギュレーション手法でコンフィギュレーションする方法について説
明します。
■
■
■
■
■
■
■
コンフィギュレーション・デバイスによる PS コンフィギュレーション
ダウンロード・ケーブルによる PS コンフィギュレーション
マイクロプロセッサによる PS コンフィギュレーション
FPP コンフィギュレーション
PPA コンフィギュレーション
JTAG プログラミングおよびコンフィギュレーション
複数のデバイスの JTAG プログラミングおよびコンフィギュレー
ション
PS コンフィギュレーション
Stratix または Stratix GX デバイスの PS コンフィギュレーションは、
MAX® デバイス、フラッシュ・メモリ内蔵マイクロプロセッサ、アルテ
ラ・コンフィギュレーション・デバイス、ダウンロード・ケーブルなど
のインテリジェント・ホストを使用して実行できます。PS 手法では、外
部ホスト(MAX デバイス、エンベデッド・プロセッサ、コンフィギュ
レーション・デバイス、またはホスト PC)がコンフィギュレーション
を制御します。コンフィギュレーション・データは、DCLK の各立ち上
がりエッジで DATA0 ピンを介してターゲットの Stratix デバイスに送ら
れます。
コンフィギュレーション・デバイスによる PS コンフィギュレー
ション
このコンフィギュレーション・デバイス手法では、アルテラのコンフィ
ギュレーション・デバイスを使用して Stratix または Stratix GX デバイス
に、シリアル・ビットストリームでデータを供給します(図 11-3)。
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2005 年 8 月
11–9
Stratix ハンドブック Volume 2
コンフィギュレーション手法
このコンフィギュレーション・デバイス手法では、nCONFIG は通常、
VCC に接続されます(EPC16、EPC8、EPC4、または EPC2 デバイスの
使用時には、nCONFIG は nINIT_CONF に接続しておくことができます)。
デバイスへの電源投入時に、ターゲットの Stratix または Stratix GX デバ
イスはnCONFIGでLowからHighへの遷移を検知してコンフィギュレー
ションを開始します。次に、ターゲット・デバイスはオープン・ドレイ
ンの CONF_DONE ピンを Low にドライブし、このピンがコンフィギュ
レーション・デバイスの nCS ピンを Low にドライブします。パワー・
オン・リセット(POR)の終了時に、ターゲットおよびコンフィギュ
レーション・デバイスはオープン・ドレインの nSTATUS ピンを解放し
ます。
コンフィギュレーションを開始する前に、コンフィギュレーション・デ
バイスは最大 200 ms の POR 遅延を設けて電源を安定させる(コンフィ
ギュレーション・デバイスの POR 実行前または実行中に Stratix または
Stratix GX デバイスに電源を供給する)ことができます。EPC2 デバイス
の場合、この POR 遅延は最大 200 ms です。エンハンスド・コンフィ
ギュレーション・デバイスの場合、PORSEL ピンを VCC または GND に接
続することによって、2 ms または 100 ms を選択できます。この間、コ
ンフィギュレーション・デバイスは OE ピンを Low にドライブします。
OE ピンはターゲット・デバイスの nSTATUS ピンに接続されるため、こ
の Low 信号によってコンフィギュレーションが遅れます。ターゲットお
よびコンフィギュレーション・デバイスは POR を完了すると nSTATUS
を解放し、それによって nSTATUS はプルアップ抵抗で High にプルアッ
プされます。
複数のデバイスをコンフィギュレーションするときは、すべてのデバイ
スが OE ピンまたは nSTATUS ピンを解放するまでコンフィギュレーショ
ンは開始されません。すべてのデバイスの準備が整うと、コンフィギュ
レーション・デバイスは内部オシレータを使用してシリアルにデータを
出力してターゲット・デバイスに送ります。
コンフィギュレーションが成功すると、Stratix FPGA は 10 MHz 内部オ
シレータを基準クロックとして使用して初期化を開始します。初期化後、
この内部オシレータはオフになります。CONF_DONE ピンは、ターゲッ
ト・デバイスによって解放され、プルアップ抵抗によって High にプル
アップされます。初期化が完了すると、FPGA はユーザ・モードに入り
ます。CONF_DONE ピンには、デバイスが初期化されるように 10 kΩ の
外部プルアップ抵抗が必要です。
11–10
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
コンフィギュレーション実行中にエラーが発生すると、ターゲット・デ
バイスは nSTATUS ピンを Low にドライブし、内部で自身をリセットし
て、コンフィギュレーション・デバイスをリセットします。Quartus II
ソフトウェアの Global Device Options ダイアログ・ボックス(Assign
メニュー)から選択可能な Auto-Restart Configuration on Frame Error
オプションがオンになっている場合、エラーが発生するとデバイスは自
動的にリコンフィギュレーションされます。このオプションを見つける
には、Compiler Settings(Processing メニュー)を選択し、Chips &
Devices タブをクリックします。
このオプションがオフになっている場合は、外部システムが nSTATUS
でエラーを監視し、nCONFIG に Low のパルスを与えてコンフィギュレー
ションを再開する必要があります。外部システムは、nCONFIG がシステ
ムの制御下にある場合は、それを VCC に接続しないでパルスを与えるこ
とができます。コンフィギュレーションが完了すると、ターゲット・デ
バイスは CONF_DONE を解放し、これによって nCS を High にドライブ
してコンフィギュレーション・デバイスをディセーブルします。コンフィ
ギュレーション・デバイスは、コンフィギュレーション実行前および実
行後に DCLK を Low にドライブします。
また、コンフィギュレーション・デバイスがすべてのデータを送信した
後で CONF_DONE が High になっていないことを検出した場合、コンフィ
ギュレーション・デバイスはターゲット・デバイスが正しくコンフィギュ
レーションされていないものと判断します。この場合、コンフィギュレー
ション・デバイスは OE ピンに数ミリ秒の Low パルスを与えて、ター
ゲット・デバイスの nSTATUS ピンを Low にドライブします。ソフト
ウェアで Auto-Restart Configuration on Frame Error オプションが設定
されている場合、ターゲット・デバイスはリセットした後で nSTATUS
ピンに Low のパルスを与えます。nSTATUS が High に戻ると、コンフィ
ギュレーション・デバイスはターゲット・デバイスをリコンフィギュレー
ションします。コンフィギュレーションが完了すると、コンフィギュレー
ション・デバイスは DCLK を Low にドライブします。
CONF_DONE を Low にプルして初期化を遅らせないでください。その代
わりに、Quartus IIソフトウェアのEnable User-Supplied Start-Up Clock
(CLKUSR) オプションを使用して、同じコンフィギュレーション・チェ
インにない複数のデバイスの初期化を同期させてください。同じコン
フィギュレーション・チェイン内のデバイスはまとめて初期化されます。
デバイス・コンフィギュレーション実行後に CONF_DONE が Low にドラ
イブされると、コンフィギュレーション・デバイスはターゲット・デバ
イスが正しくコンフィギュレーションされていないものと判断します。
図 11-2 に、1 つの Stratix または Stratix GX デバイスを 1 つのコンフィ
ギュレーション・デバイスでコンフィギュレーションする方法を示しま
す。
Altera Corporation
2005 年 8 月
11–11
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-2.シングル・デバイス・コンフィギュレーション回路
VCC (1)
10 kΩ
(2)
Stratix or Stratix GX Device
MSEL2
MSEL1
MSEL0
GND
nCEO
10 kΩ
(3)
VCC (1)
10 kΩ
(2)
Configuration
Device
DCLK
DATA
OE (2)
nCS (2)
nINIT_CONF (3)
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
VCC
VCC (1)
N.C.
nCE
GND
図 11-2 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続
する必要があります。
(2) エンハンスド・コンフィギュレーション・デバイスおよびEPC2デバイスには、
OE および nCS に内部プログラマブル・プルアップがあります。
nSTATUS および
(1.8 V や 1.5 V ではなく)
3.3 V または 2.5 V にプルアップされ
CONF_DONE 信号が
る場合にのみコンフィギュレーション・デバイスの内部プルアップを使用して
ください。外部プルアップを使用する場合は、10 kΩ でなければなりません。
(3) nINIT_CONF ピンは、EPC16、EPC8、EPC4、および EPC2 デバイスにあります。
抵抗を通してnCONFIG をVCCにプルする必要
nINIT_CONF を使用しない場合は、
があります。nINIT_CONF ピンには内部プルアップ抵抗があり、EPC16、EPC8、
EPC4、EPC2 デバイスでは常にアクティブになっています。これらのデバイス
では、nINIT_CONF ピンに外部プルアップ抵抗は必要ありません。
図 11-3 に、複数の Stratix または Stratix GX デバイスを複数の EPC2 ま
たは EPC1 コンフィギュレーション・デバイスでコンフィギュレーショ
ンする方法を示します。
11–12
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
図 11-3. マルチ・デバイス・コンフィギュレーション回路
注 (1)
VCC (2) VCC (2) VCC (2)
10 kΩ 10 kΩ 10 kΩ
(3)
Stratix or Stratix GX Device 2
VCC
MSEL2
MSEL1
MSEL0
Stratix or Stratix GX Device 1
MSEL2
MSEL1
MSEL0
nCEO
nCE
nCEO
(3)
EPC1/EPC2
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
DCLK
DATA
OE (3)
nCS (3)
nCASC
nINIT_CONF (4)
GND
GND
N.C.
VCC
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
(4)
EPC1/EPC2
DCLK
DATA
nCS
OE
nINIT_CONF (4)
nCE
GND
図 11-3 の注:
(1) マルチ・デバイスのアクティブ・シリアル・コンフィギュレーションを実行するときは、各プロジェクトの
SOF からコンフィギュレーション・デバイス・プログラマ・オブジェクト・ファイル(.pof)を生成する必
要があります。Quartus II ソフトウェアの Device & Pin Option ダイアログ・ボックスを使用して、複数の
SOF を結合できます。コンフィギュレーションおよびプログラミング・ファイルの作成方法について詳しく
は、
「コンフィギュレーション・ハンドブックVolume 2」のソフトウェア設定セクションを参照してください。
(2) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスには、OE および nCS に内部プログ
ラマブル・プルアップがあります。nSTATUS および CONF_DONE 信号が(1.8 V や 1.5 V ではなく)3.3 V また
は 2.5 V にプルアップされる場合にのみコンフィギュレーション・デバイスの内部プルアップを使用してくだ
さい。外部プルアップを使用する場合は、10 kΩ でなければなりません。
(4) nINIT_CONF ピンは、EPC16、EPC8、EPC4、および EPC2 デバイスにあります。nINIT_CONF を使用しない
場合は、抵抗を通して nCONFIG を VCC にプルする必要があります。nINIT_CONF ピンには内部プルアップ抵
抗があり、EPC16、EPC8、EPC4、EPC2 デバイスでは常にアクティブになっています。これらのデバイスで
は、nINIT_CONF ピンに外部プルアップ抵抗は必要ありません。
マルチ・デバイス・コンフィギュレーションで、
最初のStratixまたはStratix GX
デバイスがコンフィギュレーションを完了すると、nCEO ピンで 2 番目のデ
バイスの nCE ピンをアクティブにして、2 番目のデバイスにコンフィギュ
レーションを開始するよう促します。すべてのデバイスの CONF_DONE ピ
ンが連結されているため、すべてのデバイスが初期化され、同時にユーザ・
モードになります。
さらに、すべての nSTATUS ピンも連結されているため、いずれかのデ
バイス(コンフィギュレーション・デバイスを含む)がエラーを検出す
ると、チェイン全体でコンフィギュレーションが停止します。また、最
初のコンフィギュレーション・デバイスがコンフィギュレーションの終
了時に CONF_DONE が High になるのを検出しない場合は、数マイクロ
秒の間 OE ピンに Low のパルスを与えてチェインをリセットします。こ
の Low パルスは、2 番目のコンフィギュレーション・デバイスの OE ピ
ンを Low にドライブし、またすべての Stratix および Stratix GX デバイ
スの nSTATUS を Low にドライブします。これによって、これらのデバ
イスはエラー状態になります。
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2005 年 8 月
11–13
Stratix ハンドブック Volume 2
コンフィギュレーション手法
ソフトウェアでAuto-Restart Configuration on Frame Errorオプションがオ
ンになっている場合、Stratix または Stratix GX デバイスはリセット・タイ
ム・アウト期間の経過後に nSTATUS ピンを解放します。nSTATUS ピンが
解放されて High にプルされると、コンフィギュレーション・デバイスは
チェインをリコンフィギュレーションします。Auto-Restart Configuration
on Frame Error オプションがオンになっていない場合、Stratix または
Stratix GX デバイスは nCONFIG への Low パルスでリセットされるまで、
nSTATUS を Low にドライブします。
また、いくつかの EPC2/EPC1 コンフィギュレーション・デバイスをカ
スケード接続して、複数の Stratix および Stratix GX デバイスをコンフィ
ギュレーションすることもできます。最初のコンフィギュレーション・
デバイスからすべてのデータが送信されると、コンフィギュレーション・
デバイスは nCASC を Low にドライブし、このピンが後続のコンフィギュ
レーション・デバイスの nCS をドライブします。コンフィギュレーショ
ン・デバイスは後続のコンフィギュレーション・デバイスを 1 クロック・
サイクル未満でアクティブにするため、データ・ストリームは中断され
ません。
エンハンスド(EPC16、EPC8、および EPC4)コンフィギュレー
ション・デバイスをカスケード接続することはできません。
1 つのコンフィギュレーション・チェインを使用して、複数の Stratix お
よびStratix GXデバイスをコンフィギュレーションすることができます。
この手法では、最初のデバイスの nCEO ピンがチェイン内の 2 番目のデ
バイスの nCE ピンに接続されます。別のデバイスがある場合は、次のデ
バイスの nCE ピンを直前のデバイスの nCEO ピンに接続します。正しく
コンフィギュレーションするには、デバイスの CONF_DONE ピンおよび
nSTATUS ピンをすべてまとめて接続する必要があります。
図 11-4 に、コンフィギュレーション・デバイスを使用して複数の Stratix
およびStratix GXデバイスをコンフィギュレーションする例を示します。
11–14
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
図 11-4. 1 つのコンフィギュレーション・デバイスによる複数の Stratix および Stratix GX デバイ
スのコンフィギュレーション
注 (1)
VCC (2)
VCC (2)
VCC (2)
10 kΩ
Stratix or Stratix GX Device 2
VCC
MSEL2
MSEL1
MSEL0
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
Configuration
Device (4)
Stratix or Stratix GX Device 1
MSEL2
MSEL1
MSEL0
10 kΩ
DCLK
DATA0
nSTATUS
CONF_DONE
nCONFIG
DCLK
DATA
OE
nCS
nCASC
nINIT_CONF (5)
GND
GND
N.C.
VCC
(3)
nCEO
nCE
nCEO
nCE
GND
図 11-4 の注:
(1) マルチ・デバイスのアクティブ・シリアル・コンフィギュレーションを実行するときは、各プロジェクトの
SOF からコンフィギュレーション・デバイス・プログラマ・オブジェクト・ファイル(.pof)を生成する必
要があります。Quartus II ソフトウェアの Device & Pin Option ダイアログ・ボックスを使用すると、複数
の SOF を結合することができます。コンフィギュレーションおよびプログラミング・ファイルの作成方法
について詳しくは、
「コンフィギュレーション・ハンドブック Volume 2」のソフトウェア設定セクションを
参照してください。
(2) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスには、OE および nCS に内部プログ
ラマブル・プルアップがあります。nSTATUS および CONF_DONE 信号が(1.8 V や 1.5 V ではなく)3.3 V また
は 2.5 V にプルアップされる場合にのみコンフィギュレーション・デバイスの内部プルアップを使用してくだ
さい。外部プルアップを使用する場合は、10 kΩ でなければなりません。
(4) EPC16、EPC8、および EPC4 コンフィギュレーション・デバイスをカスケード接続することはできません。
(5) nINIT_CONF ピンは、EPC16、EPC8、EPC4、および EPC2 デバイスにあります。nINIT_CONF を使用しない場
合は、抵抗を通して nCONFIG を VCC にプルする必要があります。nINIT_CONF ピンには内部プルアップ抵抗
があり、EPC16、EPC8、EPC4、EPC2 デバイスでは常にアクティブになっています。これらのデバイスでは、
nINIT_CONF ピンに外部プルアップ抵抗は必要ありません。
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2005 年 8 月
11–15
Stratix ハンドブック Volume 2
コンフィギュレーション手法
表 11–7 に、コンフィギュレーション実行中および実行後のデバイスの
DATA ピンの状態を示します。
表 11–7. コンフィギュレーション実行前および実行後のDATAピンの
状態
Stratix または Stratix GX デバイス
ピン
実行中
実行後
DATA0 (1)
コンフィギュレーションに使用
DATA[7..1] (2)
一部のコンフィギュレーション・ ユーザ定義
モードで使用
I/O ピン
トライ・ステート
ユーザ定義
ユーザ定義
表 11–7 の注:
(1) ここに示す状態は、コンフィギュレーション・デバイスによりコンフィギュ
レーションした場合です。
(2) これらのピンの機能は、Quartus II ソフトウェアの Device & Pin Option ダ
イアログ・ボックスを使用して指定した設定によって決まります(詳しく
は、
「コンフィギュレーション・ハンドブック Volume 2」のソフトウェア設
定セクションおよび Quartus II ソフトウェアの Help を参照してください)。
ダウンロード・ケーブルによる PS コンフィギュレーション
ダウンロード・ケーブルによる PS コンフィギュレーションでは、インテ
リジェント・ホストが MasterBlaster、USB-Blaster、ByteBlaster II、または
ByteBlasterMV ケーブルを介して、ストレージ・デバイスから Stratix また
は Stratix GX デバイスにデータを転送します。この手法でコンフィギュ
レーションを開始するために、ダウンロード・ケーブルは nCONFIG ピン
で Low から High への遷移を生成します。次に、プログラミング・ハー
ドウェアがコンフィギュレーション・データを 1 ビットずつデバイスの
DATA0 ピンに置きます。データは、CONF_DONE が High になるまでター
ゲット・デバイスに送られます。CONF_DONE ピンには、デバイスが初期
化されるように 10 kΩ の外部プルアップ抵抗が必要です。
11–16
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
Stratix または Stratix GX デバイスのプログラミング・ハードウェアの使用
時には、Quartus II ソフトウェアはエラーが発生したときにコンフィギュ
レーションを再開する必要があるため、Auto-Restart Configuration on
Frame Error オプションをオンにしてもコンフィギュレーション・サイクル
に影響を与えません。また、Quartus II ソフトウェア・プログラマとダウン
ロード・ケーブルを使用した FPGA のプログラミング時には、Enable UserSupplied Start-Up Clock (CLKUSR) オプションは SOF でディセーブルされ
るため、このオプションがデバイスの初期化に影響を与えることはありま
せん。したがって、CLKUSR オプションをオンにした場合、Quartus II プ
ログラマとダウンロード・ケーブルを使用して FPGA をコンフィギュレー
ションするときに、CLKUSR にクロックを供給する必要はありません。図
11-5 に、MasterBlaster、USB-Blaster、ByteBLaster II、または ByteBlasterMV
ケーブルを使用した Stratix または Stratix GX デバイスの PS コンフィギュ
レーションを示します。
図 11-5. ダウンロード・ケーブルによる PS コンフィギュレーション回路
VCC (1)
(2)
VCC (1)
10 kΩ
(2)
VCC
10 kΩ
MSEL2
VCC (1)
10 kΩ
Stratix or
Stratix GX Device
MSEL1
VCC (1)
10 kΩ
VCC (1)
10 kΩ
CONF_DONE
nSTATUS
MSEL0
(2)
nCE
nCEO
Download Cable
10-Pin Male Header
(PS Mode)
N.C.
GND
DCLK
DATA0
nCONFIG
Pin 1
VCC
GND
VIO (3)
Shield
GND
図 11-5 の注:
(1) プルアップ抵抗は MasterBlaster(VIO ピン)または ByteBlasterMV ケーブルと同じ電源電圧に接続する必要が
あります。
(2) ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルのみの場合、DATA0 ピンおよび DCLK
ピンのプルアップ抵抗のみ必要です。これにより、DATA0 ピンおよび DCLK ピンがコンフィギュレーション
実行後にフロート状態になったままにならないようにしています。例えば、デザインでコンフィギュレー
ション・デバイスも使用する場合、DATA0 ピンと DCLK ピンのプルアップ抵抗は必要ありません。
(3) ヘッダのピン 6 は MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO はデバイスの VCCIO と一
致する必要があります。このピンは ByteBlasterMV ヘッダの非接続ピンです。
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2005 年 8 月
11–17
Stratix ハンドブック Volume 2
コンフィギュレーション手法
各デバイスの nCEO ピンを後続デバイスの nCE ピンに接続することによ
り、プログラミング・ハードウェアを使用して複数の Stratix および
Stratix GX デバイスをコンフィギュレーションすることができます。そ
の他のコンフィギュレーション・ピンはすべてチェイン内の各デバイス
に接続されます。
すべての CONF_DONE ピンがまとめて接続されているため、チェイン内
のすべてのデバイスは同時に初期化されユーザ・モードに入ります。ま
た、nSTATUS ピンもまとめて接続されているため、いずれかのデバイス
がエラーを検出すると、チェイン全体でコンフィギュレーションが停止
します。この場合、Quartus II ソフトウェアはコンフィギュレーション
を再開する必要があります。したがって、Auto-Restart Configuration
on Frame Error オプションがコンフィギュレーション・サイクルに影響
を与えることはありません。
図11-6に、複数のStratixおよびStratix GXデバイスを複数のMasterBlaster
または ByteBlasterMV ケーブルでコンフィギュレーションする方法を示
します。
図 11-6. ダウンロード・ケーブルによるマルチ・デバイス PS コンフィギュレーション
VCC (1)
VCC
Stratix or
Stratix GX Device 1
VCC (1)
MSEL1
(2)
Download Cable
10-Pin Male Header
(PS Mode)
VCC (1)
10 kΩ
CONF_DONE
nSTATUS
DCLK
MSEL0
10 kΩ
10 kΩ
VCC (1)
(2)
10 kΩ
Pin 1
VCC
MSEL2
VCC (1)
GND
VIO (3)
nCE
10 kΩ
GND
DATA0
nCONFIG
VCC
nCEO
GND
Stratix or
Stratix GX Device 2
MSEL0
MSEL1
CONF_DONE
nSTATUS
DCLK
MSEL2
GND
nCE
nCEO
N.C.
DATA0
nCONFIG
図 11-6 の注:
(1) プルアップ抵抗は MasterBlaster(VIO ピン)または ByteBlasterMV ケーブルと同じ電源電圧に接続する必要が
あります。
11–18
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
(2) ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルのみの場合、DATA0 ピンおよび DCLK
ピンのプルアップ抵抗のみ必要です。これにより、DATA0 ピンおよび DCLK ピンがコンフィギュレーション
実行後にフロート状態になったままにならないようにしています。例えば、デザインでコンフィギュレー
ション・デバイスも使用する場合、DATA0 ピンと DCLK ピンのプルアップ抵抗は必要ありません。
(3) VIO は MasterBlaster 出力ドライバのリファレンス電圧です。VIO はデバイスの VCCIO と一致する必要があり
ます。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を参照してくだ
さい。
ダウンロード・ケーブルを使用してボード上のデバイスをコンフィギュ
レーションするとき、ボード上にコンフィギュレーション・デバイスも
存在する場合は、コンフィギュレーション・デバイスをターゲット・デ
バイスとケーブルから電気的に絶縁する必要があります。コンフィギュ
レーション・デバイスを分離する 1 つの方法は、コンフィギュレーショ
ン・デバイスとケーブルを切り替えて選択可能なロジック(マルチプレ
クサなど)を追加することです。マルチプレクサ・デバイスは、nSTATUS
および CONF_DONE 信号を双方向で転送できなければなりません。別の
方法は、ケーブルとコンフィギュレーション・デバイスの間で 5 つの共
通信号(CONF_DONE、nSTATUS、DCLK、nCONFIG、および DATA0)に
スイッチを追加することです。さらに別の方法は、ケーブルを使用して
コンフィギュレーションするときにボードからコンフィギュレーショ
ン・デバイスを取り外すことです。図 11-7 に、Stratix または Stratix GX
デバイスをコンフィギュレーションするためのコンフィギュレーショ
ン・デバイスとダウンロード・ケーブルの組み合わせを示します。
図 11-7. PS とコンフィギュレーション・デバイスの組み合わせ手法によるコンフィギュレーション
VCC (1)
VCC (1)
VCC
10 kΩ
10 kΩ
(6)
(2)
10 kΩ
(6)
Stratix or Stratix GX Device
VCC (1)
10 kΩ
MSEL0
MSEL1
MSEL2
nCE
Download Cable
10-Pin Male Header
(PS Mode)
VCC (1)
VCC (1)
(2)
CONF_DONE
nSTATUS
DCLK
10 kΩ
Pin 1
VCC
GND
VIO (3)
nCEO
N.C.
GND
DATA0
nCONFIG
(4)
(4)
(4)
GND
Configuration
Device
(4)
(4)
DCLK
DATA
OE (6)
nCS (6)
nINIT_CONF (5)
図 11-7 の注:
(1) プルアップ抵抗はコンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
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2005 年 8 月
11–19
Stratix ハンドブック Volume 2
コンフィギュレーション手法
(2) ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルのみの場合、DATA0 ピンおよび DCLK
ピンのプルアップ抵抗のみ必要です。これにより、DATA0 ピンおよび DCLK ピンがコンフィギュレーション
実行後にフロート状態になったままにならないようにしています。例えば、デザインでコンフィギュレー
ション・デバイスも使用する場合、DATA0 ピンと DCLK ピンのプルアップ抵抗は必要ありません。
(3) ヘッダのピン 6 は MasterBlaster 出力ドライバの VIO リファレンス電圧です。VIO はターゲット・デバイスの
VCCIO と一致する必要があります。これは ByteBlasterMV ヘッダの非接続ピンです。
(4) コンフィギュレーション・デバイスが Stratix または Stratix GX デバイスに接続されているときは、ダウンロー
ド・ケーブルを使用してコンフィギュレーションを実行しないでください。その代わりに、ダウンロード・
ケーブルを使用するときにはソケットからコンフィギュレーション・デバイスを取り外すか、ダウンロード・
ケーブルとコンフィギュレーション・デバイスの間の 5 つの共通信号にスイッチを配置します。コンフィギュ
レーション・デバイスでコンフィギュレーションするときは、ダウンロード・ケーブルを取り外します。
(5) nINIT_CONF を使用しない場合は、直接または抵抗を通して nCONFIG を VCC にプルする必要があります。
(6) 外部プルアップを CONF_DONE ピンおよび nSTATUS ピンで使用する場合は、必ず 10 kΩ でなければなりま
せん。CONF_DONE および nSTATUS 信号が(1.8 V や 1.5 V ではなく)3.3 V または 2.5 V にプルアップされる
場合にのみ、コンフィギュレーション・デバイスの内部プルアップを使用できます。
MasterBlasterまたはByteBlasterMVケーブルの使用方法について詳しく
は、下記の資料を参照してください。
■
■
■
■
USB-Blaster USB Port Download Cable Data Sheet
MasterBlaster Serial/USB Communications Cable Data Sheet
ByteBlasterMV Parallel Port Download Cable Data Sheet
ByteBlaster II Parallel Port Download Cable Data Sheet
マイクロプロセッサによる PS コンフィギュレーション
マイクロプロセッサによる PS コンフィギュレーションでは、マイクロプ
ロセッサがストレージ・デバイスからターゲットのStratixまたはStratix GX
デバイスにデータを転送します。この手法でコンフィギュレーションを開
始するには、マイクロプロセッサは nCONFIG ピンに Low から High への
遷移を生成し、ターゲット・デバイスは nSTATUS を解放する必要があり
ます。次に、マイクロプロセッサまたはプログラミング・ハードウェアが
コンフィギュレーション・データを 1 ビットずつ Stratix または Stratix GX
デバイスの DATA0 ピンに置きます。各データ・バイトの最下位ビット
(LSB)を最初に出力しなければなりません。データは、CONF_DONE が
High になるまで継続的にターゲット・デバイスに送られます。
すべてのコンフィギュレーション・データが Stratix または Stratix GX デ
バイスに送信された後、CONF_DONE ピンが High になり、コンフィギュ
レーションの成功と初期化の開始を示します。CONF_DONE ピンには、デ
バイスが初期化されるように 10 kΩ の外部プルアップ抵抗が必要です。
デフォルトでは、初期化には 10 MHz で動作する内部オシレータを使用
します。初期化後、この内部オシレータはオフになります。clkusr オプ
ションを使用している場合、すべてのデータが転送された後、clkusr
は Stratix または Stratix GX デバイスが適切に初期化されるように、さら
に 136 回クロックを供給する必要があります。コンフィギュレーション
の完了後に、DCLK をデバイスにドライブしても、デバイス動作には影
響ありません。
11–20
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
信号のハンドシェイクは、PS コンフィギュレーション・モードでは使用
されません。したがって、コンフィギュレーション・クロック速度は、
正しいコンフィギュレーションを実行するには規定周波数以下でなけれ
ばなりません。最大 DCLK 周期はありません。DCLK を無期限に停止し
てコンフィギュレーションを中止することができます。
ターゲット・デバイスがコンフィギュレーション実行中にエラーを検出
すると、ターゲット・デバイスは nSTATUS ピンを Low にドライブして
マイクロプロセッサに警告します。
次に、
マイクロプロセッサはnCONFIG
に Low のパルスを与えて、コンフィギュレーション・プロセスを再開で
きます。また、Quartus II ソフトウェアで、Auto-Restart Configuration
on Frame Error オプションがオンになっている場合、ターゲット・デバ
イスはリセット・タイム・アウト期間経過後に nSTATUS を解放します。
nSTATUS が解放された後、マイクロプロセッサは nCONFIG に Low のパ
ルスを与えなくても、ターゲット・デバイスをリコンフィギュレーショ
ンすることができます。
また、マイクロプロセッサは、コンフィギュレーションが正しく実行され
るように、CONF_DONE ピンおよび INIT_DONE ピンを監視することもで
きます。マイクロプロセッサがすべてのデータを送信し、初期化クロック
がスタートしたが、CONF_DONE および INIT_DONE が High になってい
ない場合、マイクロプロセッサはターゲット・デバイスをリコンフィギュ
レーションする必要があります。デフォルトでは、INIT_DONE 出力はディ
セーブルされています。Quartus II ソフトウェアで、Enable INIT_DONE
output オプションをオンにして、INIT_DONE 出力をイネーブルすること
ができます。
Quartus II ソフトウェアの Enable INIT_DONE output オプションをオンに
しない場合は、デバイスが正しく初期化され確実にユーザ・モードになる
ように、CONF_DONE 信号が High になった後、最大 tCD2UM(表 11–8 を参
照)の間だけ待ってください。
コンフィギュレーション実行中および初期化中、デバイスがユーザ・モー
ドに入る前に、マイクロプロセッサは CONF_DONE 信号を Low にドライ
ブしてはいけません。
オプションの CLKUSR ピンが使用されているとき、nCONFIG を
Low にプルして、デバイスの初期化中にコンフィギュレーション
を再開する場合は、nSTATUS が Low の間(最大 40 µs)、CLKUSR
がトグルし続けるようにする必要があります。
Altera Corporation
2005 年 8 月
11–21
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-8 に、マイクロプロセッサによる PS コンフィギュレーションの回
路を示します。
図 11-8.マイクロプロセッサによる PS コンフィギュレーション回路
Memory
ADDR
DATA0
VCC
10 k Ω
VCC
VCC
Stratix Device
10 k Ω
MSEL2
CONF_DONE
nSTATUS
MSEL1
MSEL0
nCE
Microprocessor
GND
GND
nCEO
N.C.
DATA0
nCONFIG
DCLK
PS コンフィギュレーション・タイミング
図 11-9 に、Stratix および Stratix GX デバイスの PS コンフィギュレー
ション・タイミング波形を示します。表 11–8 に、Stratix および Stratix
GX デバイスの PS タイミング・パラメータを示します。
表 11–8. Stratix および Stratix GX デバイスの PS タイミング・パラメータ
シンボル
最大
単位
nCONFIG Low から CONF_DONE Low
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
800
ns
tCF2ST1
nCONFIG High から nSTATUS High
40 (2)
µs
tCFG
nCONFIG Low パルス幅
40
tSTATUS
tCF2CD
パラメータ
(1/2)
最小
µs
nSTATUS Low パルス幅
10
tCF2CK
nCONFIG High から DCLK の最初の立ち上がりエッジ
40
40 (2)
µs
µs
tST2CK
nSTATUS High から DCLK の最初の立ち上がりエッジ
1
µs
tDSU
DCLK の立ち上がりエッジ前のデータ・セットアップ時間
7
ns
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド時間
0
ns
tCH
DCLK の High 時間
4
ns
tCL
DCLK の Low 時間
4
ns
tCLK
DCLK 周期
10
ns
fMAX
DCLK 最大周波数
11–22
Stratix ハンドブック Volume 2
100
MHz
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–8. Stratix および Stratix GX デバイスの PS タイミング・パラメータ
シンボル
tCD2UM
パラメータ
CONF_DONE High からユーザ・モード (1)
(2/2)
最小
最大
単位
6
20
µs
表 11–8 の注:
(1) 最小値および最大値は、デバイスを起動するためのクロック・ソースとして内部オシレータが選択された
場合にのみ適用されます。クロック・ソースがCLKUSRの場合は、
クロック周期を136倍にしてこの値を得ます。
この値が得られ
(2) ユーザが nSTATUS の Low パルス幅を延長してコンフィギュレーションを遅延させない場合に、
ます。
図 11-9. Stratix および Stratix GX デバイスの PS タイミング波形
注 (1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
DATA
Bit 0 Bit 1 Bit 2 Bit 3
Bit n
(4)
tDSU
User I/O
High-Z
User Mode
INIT_DONE
tCD2UM
図 11-9 の注:
(1) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にプルすると、リコンフィギュレー
ション・サイクルが開始されます。
(2) 電源投入時に、Stratix II デバイスは POR 遅延の間 nSTATUS を Low に保持します。
(3) 電源投入時、コンフィギュレーション実行前および実行中には、CONF_DONE は Low です。
(4) DCLK はコンフィギュレーション実行後は、フロート状態のままにしてはなりません。このピンは High ま
コンフィギュレーション実行後はユー
たは Low のいずれか都合の良いレベルにドライブします DATA[] は、
ザ I/O ピンとして使用可能であり、これらのピンの状態は兼用ピンの設定によって決まります。
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2005 年 8 月
11–23
Stratix ハンドブック Volume 2
コンフィギュレーション手法
FPP コンフィギュレーション
Stratix および Stratix GX デバイスのパラレル・コンフィギュレーション
は、ますます強まる高速コンフィギュレーション時間の要求に応えます。
Stratix および StratixGX デバイスは、クロック・サイクルごとにバイト・
ワイドのコンフィギュレーション・データを受信でき、100 MHz コン
フィギュレーション・クロックでコンフィギュレーション時間が 100 ms
以下になることを保証しています。Stratix および Stratix GX デバイスは、
このモードでは最大 800 Mbps のプログラミング・データ帯域幅をサポー
トしています。EPC16、EPC8、EPC4 デバイスまたはマイクロプロセッ
サによるパラレル・コンフィギュレーションを使用できます。
このセクションでは、Stratix および Stratix GX デバイスでの FPP コン
フィギュレーションに対する以下の手法について説明します。
エンハンスド・コンフィギュレーション・デバイスを使用した FPP コ
ンフィギュレーション
■ マイクロプロセッサを使用した FPP コンフィギュレーション
■
エンハンスド・コンフィギュレーション・デバイスを使用した
FPP コンフィギュレーション
エンハンスド・コンフィギュレーション・デバイスで FPP を使用する
と、DCLK サイクルごとにバイト・ワイドで Stratix または Stratix GX デ
バイスにデータを供給します(図 11-10)。
図 11-10.エンハンスド・コンフィギュレーション・デバイスを使用した
FPP コンフィギュレーション
VCC (1) VCC (1)
10 kΩ
Stratix or
Stratix GX Device
10 kΩ
(2)
GND
nCEO
Enhanced
Configuration
Device
DCLK
DATA[7..0]
OE (2)
nCS (2)
nINIT_CONF (3)
DCLK
DATA[7..0]
nSTATUS
CONF_DONE
nCONFIG
MSEL2
MSEL1
MSEL0
(2)
N.C.
nCE
GND
図 11-10 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接
続する必要があります。
11–24
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
(2) エンハンスド・コンフィギュレーション・デバイスおよび EPC2 デバイスには、
OE および nCS に内部プログラマブル・プルアップがあります。
nSTATUS および
(1.8 V や 1.5 V ではなく)
3.3 V または 2.5 V にプルアップされ
CONF_DONE 信号が
る場合にのみコンフィギュレーション・デバイスの内部プルアップを使用して
ください。外部プルアップを使用する場合は、10 kΩ でなければなりません。
(3) nINIT_CONF ピンは、EPC16、EPC8、EPC4、および EPC2 デバイスにあります。
抵抗を通してnCONFIG をVCCにプルする必要
nINIT_CONF を使用しない場合は、
があります。nINIT_CONF ピンには内部プルアップ抵抗があり、EPC16、EPC8、
EPC4、EPC2 デバイスでは常にアクティブになっています。これらのデバイス
では、nINIT_CONF ピンに外部プルアップ抵抗は必要ありません。
エンハンスド・コンフィギュレーション・デバイス手法では、nCONFIG
は、nINIT_CONF に接続されています。電源投入時には、Stratix または
Stratix GX デバイスは、nCONFIG で Low から High への遷移を検知して
コンフィギュレーションを開始します。Stratix または Stratix GX デバイ
スはオープン・ドレインの CONF_DONE ピンを Low にドライブし、この
ピンがエンハンスド・コンフィギュレーション・デバイスの nCS ピンを
Low にドライブします。
コンフィギュレーションの開始前に、エンハンスド・コンフィギュレー
ション・デバイスで PORSEL ピンが VCC に接続されている場合は、2 ms
の POR 遅延があります。PORSEL ピンがグランドに接続されている場
合、POR 遅延は 100 ms となります。各デバイスが電圧が安定している
と判断すると、nSTATUS ピンまたは OE ピンを解放します。エンハンス
ド・コンフィギュレーション・デバイスの OE ピンがターゲットの Stratix
または Stratx GX デバイスの nSTATUS ピンに接続されているため、コン
フィギュレーションは各デバイスで nSTATUS ピンおよび OE ピンが解放
されるまで遅延します。nSTATUS ピンおよび OE ピンは解放されると、
それぞれのデバイスの抵抗によってプルアップされます。複数のデバイ
スをコンフィギュレーションするときには、nSTATUS ピンを連結して、
すべてのデバイスがそれぞれの OE ピンまたは nSTATUS ピンを解放した
ときにのみ、コンフィギュレーションが実行されるようにします。エン
ハンスド・コンフィギュレーション・デバイスは、66 MHz 内部オシレー
タを使用して Stratix または Strartix GX デバイスにパラレルにデータを
出力するか、または EXTCLK ピンにより Stratix または Strartix GX デバ
イスにドライブします。
コンフィギュレーション実行中にエラーが発生した場合、Stratix または
Stratix GX デバイスは nSTATUS ピンを Low にドライブし、内部で自身を
リセットして、エンハンスド・コンフィギュレーション・デバイスをリ
セットします。Quartus II ソフトウェアは、エラーが発生すると自動的に
リコンフィギュレーションを開始する Auto-restart configuration after
error オプションを提供しています。このオプションをオンまたはオフに
する方法については、
「コンフィギュレーション・ハンドブック Volume
2」のソフトウェア設定セクションを参照してください。
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2005 年 8 月
11–25
Stratix ハンドブック Volume 2
コンフィギュレーション手法
このオプションがオフになっている場合、nSTATUS を監視してエラーを
チェックする必要があります。リコンフィギュレーションを開始するに
は、nCONFIG に Low のパルスを与えます。外部システムは、nCONFIG
がシステムの制御下にある場合は、それを VCC に接続しないでパルスを
与えることができます。したがって、動作中の Stratix または Stratix GX
デバイスを再プログラムしたい場合、nCONFIG を nINIT_CONF に接続
しなければなりません。
コンフィギュレーションが完了すると、Stratix または Stratix GX デバイ
スは CONF_DONE ピンを解放し、ピンは抵抗によってプルアップされま
す。この動作により、nCS が High にドライブされるため、EPC16、EPC8、
または EPC4 のエンハンスド・コンフィギュレーション・デバイスはディ
セーブルされます。デフォルトでは、初期化には 10 MHz で動作する内
部オシレータを使用します。初期化後、この内部オシレータはオフにな
ります。初期化が完了すると、Stratix または Stratix GX デバイスはユー
ザ・モードに入ります。エンハンスド・コンフィギュレーション・デバ
イスはコンフィギュレーション実行前および実行後に、DCLK を Low に
ドライブします。
.rbf、.hex および .ttf ファイル・フォーマットでマイクロプロセッ
サを使用するパラレル同期(FPP)モードおよび非同期(PPA)
モードでは、CONF_DONE は 1 バイト早く High になります。こ
れは、.pof ファイル・フォーマットを使用したエンハンスド・コ
ンフィギュレーション・デバイスの FPP モードには適用されませ
ん。また、シリアル・モードにも適用されません。
すべてのデータの送信後、エンハンスド・コンフィギュレーション・デ
バイスが CONF_DONE が High になるのを検出しない場合、Stratix また
は Stratix GX デバイスは正しくコンフィギュレーションされていないも
のと判断します。エンハンスド・コンフィギュレーション・デバイスは、
2 ∼ 3 マイクロ秒の間、OE ピンに Low のパルスを与えて、Stratix また
は Stratix GX デバイスの nSTATUS ピンを Low にドライブします。Autorestart configuration after error オプションがオンの場合、Stratix また
は Stratix GX デバイスはリセットされた後、nSTATUS に Low のパルス
を与えます。nSTATUS が High に戻ると、リコンフィギュレーションが
再開されます(11–28 ページの図 11-11)。
デバイスのコンフィギュレーション後に、CONF_DONE を Low にドライ
ブして、初期化を遅らせないでください。その代わりに、Device & Pin
Options ダイアログ・ボックスの Enable User-Supplied Start-Up Clock
(CLKUSR) オプションを使用します。このオプションを使用して、同じ
コンフィギュレーション・チェイン内にない複数のデバイスの初期化を
同期させることができます。同じコンフィギュレーション・チェイン内
のデバイスはまとめて初期化されます。
11–26
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
マルチ・デバイス・コンフィギュレーションで、最初の Stratix または
Stratix GX デバイスがコンフィギュレーションを完了すると、nCEO ピンで
2 番目の Stratix または Stratix GX デバイスの nCE ピンをアクティブにして、
2 番目のデバイスにコンフィギュレーションを開始するよう促します。
CONF_DONE ピンが連結されているため、すべてのデバイスは同時に初期
化され、ユーザ・モードに入ります。nSTATUS ピンは連結されているた
め、いずれかのデバイス(エンハンスド・コンフィギュレーション・デバ
イスを含む)がエラーを検出すると、チェイン全体でコンフィギュレー
ションが停止します。また、エンハンスド・コンフィギュレーション・デ
バイスは、コンフィギュレーションの終了時に CONF_DONE で High を検
出しない場合は、2 ∼ 3 マイクロ秒の間 OE に Low のパルスを与えて、チェ
インをリセットします。Low の OE パルスは、すべての Stratix および
Stratix GX デバイスで nSTATUS を Low にドライブするため、それらのデ
バイスはエラー状態になります。この状態は Stratix または Stratix GX がエ
ラーを検出した場合に似ています。
Auto-restart configuration after error オプションがオンの場合、Stratix
および Stratix GX デバイスはリセット・タイムアウト期間後にそれぞれ
の nSTATUS ピンを解放します。nSTATUS ピンが解放されて High にプ
ルされると、コンフィギュレーション・デバイスはチェインをリコンフィ
ギュレーションします。Auto-restart configuration after error オプショ
ンがオフの場合、nSTATUS は、Stratix および Stratix GX デバイスは
nCONFIG の Low パルスでリセットされるまで Low のままです。
図 11-11 に、FPP コンフィギュレーションを Stratix および Stratix GX デ
バイスのコンフィギュレーション・デバイス・タイミング波形と共に示
します。
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2005 年 8 月
11–27
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-11.FPP コンフィギュレーションとコンフィギュレーション・デバイス・タイミング波形
注 (1)
nINIT_CONF or VCC/nCONFIG
tPOR
OE/nSTATUS
nCS/CONF_DONE
DCLK
tDSU
tCL
Byte0
Byte1
tDH
tOEZX
DATA[7..0]
tCH
Byte2 Byte3
(2)
Byten
tCO
Tri-State
User I/O
User Mode
Tri-State
INIT_DONE
(3)
図 11-11 の注:
(1) タイミング情報については、Enhanced Configuration Devices (EPC4, EPC8 & EPC16) Data Sheet を参照してく
ださい。
(2) コンフィギュレーション・デバイスは、コンフィギュレーション実行後に DATA を High にドライブします。
(3) Stratix および Stratix GX デバイスは、CONF_DONE が High になった 136 クロック・サイクル後にユーザ・
モードに入ります。
マイクロプロセッサを使用した FPP コンフィギュレーション
マイクロプロセッサをパラレル・コンフィギュレーションに使用すると、
マイクロプロセッサはコンフィギュレーション・ハードウェアによりス
トレージ・デバイスからのデータを Stratix または Stratix GX デバイスに
転送します。コンフィギュレーションを開始するには、マイクロプロセッ
サは nCONFIG ピンで Low から High への遷移を生成し、Stratix または
Stratix GX デバイスは nSTATUS を解放する必要があります。次にマイク
ロプロセッサは、Stratix または Stratix GX デバイスの DATA[7..0] ピ
ンにコンフィギュレーション・データを置きます。CONF_DONE が High
になるまで、継続して Stratix または Stratix GX デバイスにデータが送ら
れます。
コンフィギュレーションを正しく実行するには、コンフィギュレーショ
ン・クロック(DCLK)速度が規定周波数以下でなければなりません。最
大 DCLK 周期はありません。DCLK を無期限に停止してコンフィギュレー
ションを中止することができます。
11–28
Stratix ハンドブック Volume 2
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Stratix & Stratix GX デバイスのコンフィギュレーション
すべてのコンフィギュレーション・データが Stratix または Stratix GX デ
バイスに送信された後、CONF_DONE ピンが High になり、コンフィギュ
レーションの成功と初期化の開始を示します。CONF_DONE ピンには、デ
バイスが初期化されるように 10 kΩ の外部プルアップ抵抗が必要です。
初期化にはデフォルトとして 10 MHz で動作する内部オシレータを使用
します。初期化後、この内部オシレータはオフになります。clkusr オプ
ションを使用している場合、すべてのデータが転送された後、clkusr
は Stratix または Stratix GX デバイスが適切に初期化されるように、さら
に 136 回クロックを供給する必要があります。コンフィギュレーション
の完了後に、DCLK をデバイスにドライブしても、デバイス動作には影
響ありません。デフォルトでは、INIT_DONE 出力はディセーブルされ
ています。Quartus II ソフトウェアで、Enable INIT_DONE output オ
プションをオンにして、INIT_DONE 出力をイネーブルすることができ
ます。
Quartus II ソフトウェアの Enable INIT_DONE output オプションをオン
にしない場合は、デバイスが正しく初期化され確実にユーザ・モードに
なるように、CONF_DONE 信号が High になった後、最大 tCD2UM(表 11–9
を参照)の間だけ待ってください。
コンフィギュレーション実行中および初期化中、
デバイスがユーザ・モー
ドに入る前に、マイクロプロセッサは CONF_DONE 信号を Low にドライ
ブしてはいけません。
オプションの CLKUSR ピンが使用されているとき、nCONFIG を
Low にプルして、デバイスの初期化中にコンフィギュレーション
を再開する場合は、nSTATUS が Low の間(最大 40 µs)、CLKUSR
がトグルし続けるようにする必要があります。
コンフィギュレーション実行中に Stratix または Stratix GX デバイスがエ
ラーを検出すると、デバイスは nSTATUS を Low にドライブしてマイク
ロプロセッサに警告します。nSTATUS に接続されているマイクロプロ
セッサのピンは入力でなければなりません。次に、マイクロプロセッサ
は nCONFIG に Low のパルスを与えて、コンフィギュレーション・エ
ラーを再開できます。Auto-restart configuration after error オプション
がオンの場合、Stratix または Stratix GX デバイスはリセット・タイムア
ウト期間後に nSTATUS を解放します。nSTATUS の解放後、マイクロプ
ロセッサは nCONFIG に Low のパルスを与えることなく、Stratix または
Stratix GX デバイスをリコンフィギュレーションすることができます。
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2005 年 8 月
11–29
Stratix ハンドブック Volume 2
コンフィギュレーション手法
また、マイクロプロセッサは、コンフィギュレーションが正しく実行さ
れるように、CONF_DONE ピンおよび INIT_DONE ピンを監視すること
もできます。マイクロプロセッサがすべてのデータを送信し、初期化ク
ロックがスタートしたが CONF_DONE および INIT_DONE が High になっ
ていない場合、Stratix または Stratix GX デバイスをリコンフィギュレー
ションする必要があります。規定される 136 DCLK サイクルの待機後、マ
イクロプロセッサは nCONFIG に Low のパルスを与えて、コンフィギュ
レーションを再開しなければなりません。
図 11-12 に、マイクロプロセッサを使用した Stratix および Stratix GX パ
ラレル・コンフィギュレーション用回路を示します。
図 11-12.マイクロプロセッサを使用したパラレル・コンフィギュレーション
VCC (1)
VCC (1)
Memory
ADDR DATA[7..0]
10 kΩ
10 kΩ
Stratix Device
MSEL2
CONF_DONE
nSTATUS
MSEL1
MSEL0
nCE
Microprocessor
GND
nCEO
GND
N.C.
DATA[7..0]
nCONFIG
DCLK
図 11-12 の注:
(1) プルアップ抵抗は Stratix の High レベル入力電圧(VIH)仕様に適合する任
意の VCC に接続する必要があります。
マイクロプロセッサによるマルチ・デバイス・パラレル・コンフィギュ
レーションを行うには、最初の Stratix または Stratix GX デバイスの nCEO
ピンが 2 番目のデバイスの nCE ピンにカスケード接続されている必要が
あります。チェイン内の 2 番目のデバイスは 1 クロック・サイクル以内
にコンフィギュレーションを開始するため、データ転送先の転送はマイ
クロプロセッサには見えません。デバイスの CONF_DONE ピンがまとめ
て接続されているため、すべてのデバイスは同時に初期化されユーザ・
モードになります。
11–30
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
また、nSTATUS ピンも連結されているため、いずれかのデバイスがエラー
を検出した場合、チェイン全体がコンフィギュレーションを停止し、
nSTATUS を Low にドライブします。ここで、マイクロプロセッサは
nCONFIG に Low のパルスを与えて、コンフィギュレーションを再開する
ことができます。Auto-restart configuration after error オプションがオン
の場合、リセット・タイムアウト期間の後、Stratix および Stratix GX デバ
イスは nSTATUS を解放します。マイクロプロセッサは nSTATUS が解放
されると、デバイスをリコンフィギュレーションすることができます。図
11-13 にマイクロプロセッサを使用したマルチ・デバイスのコンフィギュ
レーションを示します。図 11-14 に、Stratix デバイスと Stratix GX デバイ
スの両方が同じデータを受信しているときのマルチ・デバイス・コンフィ
ギュレーションを示します。この場合、マイクロプロセッサは両方のデバ
イスに同時にデータを送信し、デバイスは同時にコンフィギュレーション
を実行します。
図 11-13.マイクロプロセッサによるシリアル・コンフィギュレーションでのパラレル・データ転送
VCC (1)
10 kΩ
Memory
ADDR DATA[7..0]
VCC (1)
Stratix Device
10 kΩ
Stratix Device
MSEL2
CONF_DONE
nSTATUS
nCE
Microprocessor
GND
MSEL2
MSEL1
MSEL0
CONF_DONE
nSTATUS
nCEO
nCE
GND
nCEO
GND
DATA[7..0]
MSEL1
MSEL0
N.C.
DATA[7..0]
nCONFIG
nCONFIG
DCLK
DCLK
図 11-13 の注:
(1) プルアップ抵抗は、Stratix の High レベル入力電圧(VIH)仕様に適合する任意の VCC に接続する必要があ
ります。
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2005 年 8 月
11–31
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-14.マイクロプロセッサを使用した同じデータによるマルチ・デバイス・パラレル・
コンフィギュレーション
VCC (1)
10 kΩ
Memory
VCC (1)
ADDR DATA[7..0]
Stratix Device
10 kΩ
Stratix Device
MSEL2
CONF_DONE
nSTATUS
nCE
Microprocessor
CONF_DONE
nSTATUS
N.C. (2)
MSEL1
MSEL0
nCE
GND
nCEO
GND
MSEL2
MSEL1
MSEL0
GND
nCEO
GND
DATA[7..0]
DATA[7..0]
nCONFIG
nCONFIG
DCLK
DCLK
N.C. (2)
図 11-14 の注:
(1) プルアップ抵抗は、Stratix の High レベル入力電圧
(VIH)仕様に適合する任意の VCC に接続する必要があります。
(2) 同じデータを Stratix または Stratix GX デバイスにコンフィギュレーションするとき、nCEO ピンは接続しな
いでおきます。
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイス
のコンフィギュレーションについて詳しくは、「コンフィギュレーショ
ン・ハンドブック」の「Configuring Mixed Altera FPGA Chains」を参
照してください。
FPP コンフィギュレーション・タイミング
図 11-15 に、Stratix または Stratix GX デバイスを FPP モードでコンフィ
ギュレーションするための FPP タイミング波形を示します。表 11–9 に、
Stratix または Stratix GX デバイスの FPP タイミング・パラメータを示し
ます。
11–32
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
図 11-15.FPP モードでデバイスをコンフィギュレーションするためのタイミング波形
注 (1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
DATA[7..0}
Byte 0 Byte 1 Byte 2 Byte 3
(4)
User Mode
Byte n
tDSU
User I/O
High-Z
User Mode
INIT_DONE
tCD2UM
図 11-15 の注:
(1) この波形の開始はデバイスがユーザ・モードにあることを示します。ユーザ・モードでは、nCONFIG、nSTATUS、
および CONF_DONE は、ロジック High レベルにあります。nCONFIG を Low にプルすると、リコンフィギュ
レーション・サイクルが開始されます。
(2) 電源投入時に、Stratix II デバイスは POR 遅延の間 nSTATUS を Low に保持します。
(3) 電源投入時、コンフィギュレーション実行前および実行中には、CONF_DONE は Low です。
(4) DCLK はコンフィギュレーション実行後は、フロート状態のままにしてはなりません。このピンは High ま
たは Low のいずれか都合の良いレベルにドライブします DATA[] はコンフィギュレーション実行後はユー
ザ I/O ピンとして使用可能であり、これらのピンの状態は兼用ピンの設定によって決まります。
表 11–9. Stratix および Stratix GX デバイスの FPP タイミング・パラメータ
(1/2)
シンボル
最大
パラメータ
最小
単位
tCF2CK
nCONFIG High から DCLK の最初の立ち上がりエッジ
40
µs
tDSU
DCLK の立ち上がりエッジ前のデータ・セットアップ時間
7
ns
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド時間
0
ns
tCFG
nCONFIG Low パルス幅
40
µs
tCH
DCLK High 時間
4
ns
tCL
DCLK Low 時間
4
ns
tCLK
DCLK 周期
10
ns
fMAX
DCLK 周波数
tCD2UM
CONF_DONE High からユーザ・モード (1)
tCF2CD
nCONFIG Low から CONF_DONE Low
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2005 年 8 月
6
100
MHz
20
µs
800
ns
11–33
Stratix ハンドブック Volume 2
コンフィギュレーション手法
表 11–9. Stratix および Stratix GX デバイスの FPP タイミング・パラメータ
(2/2)
シンボル
最大
単位
パラメータ
最小
tCF2ST0
nCONFIG Low から nSTATUS Low
800
ns
tCF2ST1
nCONFIG High から nSTATUS High
40 (2)
µs
tSTATUS
nSTATUS Low パルス幅
10
40 (2)
µs
nSTATUS High から DCLK の最初の立ち上がりエッジ
1
tST2CK
µs
表 11–9 の注:
(1) 最小値および最大値は、デバイスを起動するためのクロック・ソースとして内部オシレータが選択された
場合にのみ適用されます。クロック・ソースがCLKUSRの場合は、クロック周期を136倍にしてこの値を得ます。
(2) ユーザが nSTATUS の Low パルス幅を延長してコンフィギュレーションを遅延させない場合に、この値が得られ
ます。
PPA コンフィギュレーション
PPA 手法では、マイクロプロセッサはダウンロード・ケーブルを通して、
Stratix または Stratix GX デバイスにデータをドライブします。PPA 手法
を使用するときは、1 kΩ プルアップ抵抗を使用して、DCLK ピンを High
にプルアップして、未使用のコンフィギュレーション・ピンがフロート
状態になるのを防止します。
コンフィギュレーションを開始するには、
マイクロプロセッサは nCONFIG
を High にドライブし、ターゲット・デバイスの nCS ピンを Low、そして
CS ピンを High にドライブします。次に、マイクロプロセッサは 8 ビット
のコンフィギュレーション・ワードをターゲット・デバイスのデータ入力
に置き、nWS に Low のパルスを与えます。nWS の立ち上がりエッジで、
ターゲット・デバイスは 1 バイトのコンフィギュレーション・データをラッ
チし、RDYnBSY 信号を Low にドライブします。これはデバイスが 1 バイ
トのコンフィギュレーション・データを処理したことを示します。これに
より、マイクロプロセッサは Stratix または Stratix GX デバイスが 1 バイト
のコンフィギュレーション・データを処理している間に、他のシステム機
能を実行します。
11–34
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
次に、マイクロプロセッサは nSTATUS と CONF_DONE をチェックしま
す。nSTATUS が High で CONF_DONE が Low の場合、マイクロプロセッ
サは次のデータ・バイトを送信します。nSTATUS が Low の場合、デバ
イスはエラーを示しており、マイクロプロセッサはコンフィギュレー
ションを再開しなければなりません。ただし、nSTATUS が High の場合
には、すべてのコンフィギュレーション・データが受信されると、デバ
イスは初期化可能な状態になります。初期化の開始時に、CONF_DONE
は High になり、コンフィギュレーションが完了したことを示します。
CONF_DONE ピンには、デバイスが初期化されるように 10 kΩ の外部プ
ルアップ抵抗が必要です。デフォルトでは、初期化には 10 MHz で動作
する内部オシレータを使用します。初期化後、この内部オシレータはオ
フになります。初期化が完了すると、Stratix または Stratix GX デバイス
はユーザ・モードに入ります。
図 11-16 に PPA コンフィギュレーション回路を示します。オプションの
アドレス・デコーダがデバイスの nCS ピンと CS ピンを制御します。こ
のデコーダにより、マイクロプロセッサは特定のアドレスにアクセスす
ることによって Stratix または Stratix GX デバイスを選択できるため、コ
ンフィギュレーション・プロセスが簡略化されます。
図 11-16.PPA コンフィギュレーション回路
VCC (1)
10 kΩ
Address Decoder
ADDR
VCC (1)
Memory
10 kΩ
VCC (1)
ADDR DATA[7..0]
10 k Ω
VCC
Stratix Device
nCS
MSEL2
CS
MSEL1
CONF_DONE
MSEL0
nSTATUS
nCE
Microprocessor
GND
nCEO
GND
N.C.
VCC (1)
DATA[7..0]
nWS
nRS
10 kΩ
nCONFIG
RDYnBSY
DCLK
図 11-16 の注:
(1) プルアップ抵抗は Stratix または Stratix GX デバイスと同じ電源電圧に接続する必要があります。
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2005 年 8 月
11–35
Stratix ハンドブック Volume 2
コンフィギュレーション手法
デバイスの nCS ピンまたは CS ピンは、デザインが 11–41 ページの表
11–10 に記載される tCSSU、tWSP、および tCSH に適合する場合は、PPA コ
ンフィギュレーション実行中に切り替えることができます。マイクロプ
ロセッサは、nCS および CS 信号を直接制御することもできます。nCS
または CS 信号の 1 つをアクセス状態に接続して(すなわち、nCS を Low
に接続できます)、他の信号を切り替えてコンフィギュレーションを制御
することができます。
Stratix および Stratix GX デバイスは、マイクロプロセッサなしで内部で
データをシリアル化することができます。Stratix または Stratix GX デバ
イスは、コンフィギュレーション・データの次のバイトを処理する準備
ができると、RDYnBSY を High にドライブします。マイクロプロセッサ
が RDYnBSY をポーリングしたときに、High 信号を検知した場合、マイ
クロプロセッサはコンフィギュレーション・データの次のバイトをデバ
イスに送ります。あるいは、nRS 信号をストローブすることもでき、そ
れによって DATA7 に RDYnBSY 信号が現れます。RDYnBSY は監視する
必要がないので、nRS を Low にストローブしてコンフィギュレーショ
ン・データの状態を読み出すことで、システム I/O ポートを節約できま
す。DATA7 で競合が発生するので、nRS が Low の間はデータ・バスに
データをドライブしてはいけません。nRS ピンをコンフィギュレーショ
ンの監視に使用していない場合は、High に接続してください。コンフィ
ギュレーションを簡略化するには、マイクロプロセッサは次のデータ・
ビットを送信する前に、tBUSY (max) + tRDY2WS + tW2SB の合計時間だけ待
つことができます。
コンフィギュレーション実行後、nCS、CS、nRS、nWS、および RDYnBSY
ピンはユーザ I/O ピンとして機能します。ただし、Quartus II ソフト
ウェアで PPA 手法が選択された場合、これらの I/O ピンはユーザ・モー
ドではデフォルトによりトライ・ステートになるため、マイクロプロセッ
サでドライブしなければなりません。Quartus II ソフトウェアの設定を
変更するには、Device & Pin Option (Compiler Setting メニュー)を
選択します。
コンフィギュレーション実行中に Stratix または Stratix GX デバイスがエ
ラーを検出すると、デバイスは nSTATUS を Low にドライブしてマイク
ロプロセッサに警告します。次に、マイクロプロセッサは nCONFIG に
Low のパルスを与えて、コンフィギュレーション・プロセスを再開でき
ます。あるいは、Auto-Restart Configuration on Frame Error オプショ
ンがオンになっている場合、Stratix または Stratix GX デバイスはリセッ
ト・タイム・アウト期間の経過後に nSTATUS を解放します。nSTATUS
の解放後、マイクロプロセッサは Stratix または Stratix GX デバイスをリ
コンフィギュレーションすることができます。この時点で、マイクロプ
ロセッサは nCONFIG に Low のパルスを与える必要はありません。
11–36
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
また、マイクロプロセッサは、コンフィギュレーションが正しく実行さ
れるように、CONF_DONE ピンおよび INIT_DONE ピンを監視すること
もできます。マイクロプロセッサは、nSTATUS ピンを監視してエラーを
検出し、CONF_DONE ピンによりプログラミングの完了を判断します
(CONF_DONE はパラレル・モードでは 1 バイト早く High になります)
。
マイクロプロセッサがすべてのコンフィギュレーション・データを送信
し、初期化を開始したが CONF_DONE がアサートされていない場合、マ
イクロプロセッサは Stratix または Stratix GX デバイスをリコンフィギュ
レーションする必要があります。
デフォルトでは、INIT_DONE はディセーブルされています。Quartus II
ソフトウェアで、Enable INIT_DONE output オプションをオンにして、
INIT_DONE 出力をイネーブルすることができます。Quartus II ソフト
ウェアのEnable INIT_DONE outputオプションをオンにしない場合は、
デバイスが正しく初期化され確実にユーザー・モードに入るように、
CONF_DONE 信号が High になった後、tCD2UM(表 11–10 を参照)の最大
値だけ待ってください。
コンフィギュレーション実行中および初期化中、デバイスがユーザ・モー
ドに入る前に、マイクロプロセッサは CONF_DONE 信号を Low にドライ
ブしてはいけません。
オプションの CLKUSR ピンが使用されており、nCONFIG を Low
にプルダウンして、デバイスの初期化中にコンフィギュレーショ
ンを再開する場合は、nSTATUS が Low の間(最大 40 µs)、CLKUSR
がトグルし続けるようにする必要があります。
PPA モードを使用しても複数の Stratix および Stratix GX デバイスをコ
ンフィギュレーションすることができます。マルチ・デバイス PPA コン
フィギュレーションは、Stratix および Stratix GX デバイスがカスケード
接続されていることを除いて、シングル・デバイス PPA コンフィギュ
レーションに類似しています。最初の Stratix または Stratix GX デバイス
のコンフィギュレーション後に、nCEO がアサートされ、それによって
2 番目のデバイスの nCE ピンがアサートされて、コンフィギュレーショ
ンが開始されます。2 番目の Stratix または Stratix GX デバイスは、最初
のデバイスの 1 ライト・サイクル以内にコンフィギュレーションを開始
するため、データ転送先の転送はマイクロプロセッサには見えません。
すべての Stratix および Stratix GX デバイスの CONF_DONE ピンは連結さ
れているため、すべてのデバイスが初期化され同時にユーザ・モードに
なります(図 11-17 を参照)。
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2005 年 8 月
11–37
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-17.PPA マルチ・デバイス・コンフィギュレーション回路
VCC (2)
VCC (2)
VCC (2)
10 kΩ
10 kΩ
VCC (3)
10 kΩ
10 kΩ
Address Decoder
VCC (2)
ADDR
Memory
10 kΩ
ADDR DATA[7..0]
Stratix Device 1
DATA[7..0]
nCS
CS (1)
CONF_DONE
nSTATUS
Microprocessor
Stratix Device 2
nCE
GND
DCLK
nCEO
nWS
nRS
nCONFIG
RDYnBSY
VCC
MSEL2
MSEL1
MSEL0
GND
DATA[7..0]
DCLK
nCS
CS (1)
CONF_DONE
nSTATUS
nCE
nCEO
nWS
nRS
MSEL2
nCONFIG
MSEL1
RDYnBSY
MSEL0
N.C.
VCC
GND
図 11-17 の注:
(1) 使用していない場合、CS ピンを VCC に直接接続することができます。使用していない場合、nCS ピンは GND に
直接接続することができます。
(2) プルアップ抵抗は Stratix または Stratix GX デバイスと同じ電源電圧に接続します。
11–38
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
PPA コンフィギュレーション・タイミング
図 11-18 に、PPA コンフィギュレーションのための Stratix および
Stratix GX デバイスのタイミング波形を示します。
図 11-18.Stratix および Stratix GX デバイスの PPA タイミング波形
tCFG tCF2ST1
nCONFIG
nSTATUS (1)
CONF_DONE (2)
Byte 0
DATA[7..0]
Byte 1
Byte n Ð 1
Byte n
tDSU
tCSSU
tCF2WS
CS (3)
(4)
tDH
tCSSU
(4)
nCS (3)
tWSP
tCSH
(4)
nWS (3)
tRDY2WS
(4)
RDYnBSY (3)
tWS2B
tSTATUS
tCF2ST0
tCF2CD
User I/Os
tBUSY
tCD2UM
High-Z
(4)
INIT_DONE
図 11-18 の注:
(1) 電源投入時に、nSTATUS は POR 遅延の間 Low に保持されます。
(2) 電源投入時、コンフィギュレーション実行前および実行中には、CONF_DONE は Low です。
(3) コンフィギュレーション実行後の CS、nCS、nWS、および RDYnBSY の状態は、Stratix または Stratix GX デバイ
スにプログラムされたデザインによって異なります。
(4) デバイスの I/O ピン数はユーザ・モードの場合です。
図 11-19 に、ストローブされた nRS および nWS 信号を使用するときの
Stratix および Stratix GX デバイスのタイミング波形を示します。
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2005 年 8 月
11–39
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-19.ストローブされた nRS および WS 信号使用時の PPA タイミング波形
tCF2ST1
tCFG
nCONFIG
nSTATUS
tCF2SCD
tCF2ST0
tSTATUS
CONF_DONE
tCSSU
(2)
nCS (1)
tCSH
(2)
CS (1)
tDH
Byte 0
DATA[7..0]
Byte 1
Byte n
(3)
tDSU
(2)
nWS
tWSP
nRS
INIT_DONE
User I/O
tRS2WS
tWS2RS
tCF2WS
(2)
tWS2RS
tRSD7
tRDY2WS
(2)
tWS2B
(2)
DATA7/RDYnBSY (4)
tCD2UM
tBUSY
図 11-19 の注:
(1) デザインが tCSSU、tWSP、および tCSH の仕様に適合する場合、ユーザは nCS または CS を切り替えることができます。
(2) デバイスの I/O ピン数はユーザ・モードの場合です。
(3) DATA[7..0] ピンは、コンフィギュレーション実行後はユーザI/Oピンとして使用可能であり、これらのピ
ンの状態は兼用ピンの設定によって決まります。DATA[7..0] はフロート状態にしないでください。これら
のピンをユーザ・モードで使用しない場合は、HighまたはLowのいずれか都合の良いほうにドライブします。
(4) DATA7 は双方向ピンです。このピンは入力の場合はデータ入力を表しますが、出力の場合は RDYnBSY の状
態を示します。
11–40
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表11–10 に、
PPAコンフィギュレーションのためのStratixおよびStratix GX
デバイスのタイミング波形を定義します。
表 11–10.Stratix および Stratix GX デバイスの PPA タイミング・パラメータ
シンボル
パラメータ
最小
最大
単位
tCF2WS
nCONFIG High から nWS の最初の立ち上がりエッジ
40
µs
tDSU
nWS の立ち上がりエッジ前のデータ・セットアップ時間
10
ns
tDH
nWS の立ち上がりエッジ後のデータ・ホールド時間
0
ns
nWS の立ち上がりエッジ前のチップ・セレクト・セットアップ
10
ns
0
ns
tCSSU
時間
tCSH
nWS の立ち上がりエッジ後のチップ・セレクト・データ・
ホールド時間
tWSP
nWS Low パルス幅
15
ns
tCFG
nCONFIG Low パルス幅
40
µs
tWS2B
nWS の立ち上がりエッジから RDYnBSY Low
tBUSY
RDYnBSY Low パルス幅
tRDY2WS
7
20
ns
45
ns
RDYnBSY の立ち上がりエッジから nWS の立ち上がりエッジ
15
ns
tWS2RS
nWS の立ち上がりエッジから nRS の立ち下上がりエッジ
15
ns
tRS2WS
nRS の立ち上がりエッジから nWS の立ち上がりエッジ
15
ns
tRSD7
nRS の立ち下がりエッジから RDYnBSY 信号による DATA7 有効
tCD2UM
CONF_DONE High からユーザ・モード (1)
tSTATUS
nSTATUS Low パルス幅
20
ns
6
20
µs
10
40 (2)
µs
ns
tCF2CD
nCONFIG Low から CONF_DONE Low
800
tCF2ST0
nCONFIG Low から nSTATUS Low
800
ns
tCF2ST1
nCONFIG High から nSTATUS High
40 (2)
µs
表 11–10 の注:
(1) 最小値および最大値は、デバイスを起動するためのクロック・ソースとして内部オシレータが選択された
場合にのみ適用されます。クロック・ソースがCLKUSRの場合は、クロック周期を136倍にしてこの値を得ます。
(2) ユーザが nstatus のLowパルス幅を延長して、コンフィギュレーションを遅延させない場合に、この値が得られ
ます。
このコンフィギュレーション手法に対してコンフィギュレーション・ファ
イルおよびプログラミング・ファイルの作成方法については、
「コンフィ
ギュレーション・ハンドブック Volume 2」のソフトウェアの設定セク
ションを参照してください。
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2005 年 8 月
11–41
Stratix ハンドブック Volume 2
コンフィギュレーション手法
JTAG プログラミングおよびコンフィギュレーション
JTAG はバウンダリ・スキャン・テストの仕様を開発しました。このバ
ウンダリ・スキャン・テスト (BST) アーキテクチャは、リード間隔の狭
い PCB 上のコンポーネントを効率的にテストする能力を提供します。
BST アーキテクチャでは、物理的なテスト・プローブを使用しないでピ
ンの接続をテストでき、またデバイスの通常動作中に機能データをキャ
プチャすることができます。JTAG回路を使用してコンフィギュレーショ
ン・データをデバイスにシフトすることも可能です。
JTAG バウンダリ・スキャン・テストについて詳しくは、
「AN 39: IEEE 1149.1
(JTAG) Boundary-Scan Testing in Altera Devices」を参照してください。
SignalTap® II エンベデッド・ロジック・アナライザを使用するには、
Stratix デバイスの JTAG ピンを PCB のダウンロード・ケーブル・ヘッ
ダに接続する必要があります。
SignalTap II について詳しくは、
「Quartus II ハンドブック Volume 2」の
「Design Debugging Using SignalTap II Embedded Logic Analyzer」の章
を参照してください。
JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の 4
本の専用ピン、および TRST の 1 本のオプション・ピンを使用します。4
本の JTAG 入力ピン(TDI、TMS、TCK および TRST)には弱い内部プル
アップ抵抗があり、抵抗値の範囲は 20 ∼ 40 kΩ です。JTAG コンフィギュ
レーションの実行中、他のすべてのピンはトライ・ステートになります。
他のすべてのコンフィギュレーションが完了するまで、JTAG コンフィ
ギュレーションを開始してはいけません。表 11–11 に各 JTAG ピンの機
能を示します。
表 11–11.JTAG ピンの説明
ピン
TDI
(1/2)
説明
テスト・データ入力
機能
命令、テストおよびプログラミング・データ用シリアル入力ピン。データは
TCK の立ち上がりエッジでシフトされます。VCCSEL ピンは入力バッファの選
択を制御します。
TDO
テスト・データ出力
11–42
Stratix ハンドブック Volume 2
命令、テストおよびプログラミング・データ用シリアル・データ出力ピン。
データは TCK の立ち下がりエッジでシフト・アウトされます。このピンはデ
バイスからデータがシフト・アウトされない場合は、トライ・ステートになり
ます。High レベル出力電圧は、VCCIO で決定されます。
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Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–11.JTAG ピンの説明
ピン
(2/2)
説明
機能
Test Access Port (TAP) コントローラ・ステート・マシンの遷移を決定するコ
ントロール信号を供給する入力ピン。ステート・マシン内の遷移は、TCK の立
ち上がりエッジで発生します。したがって、 TCK の立ち上がりエッジ前に、
TMS をセットアップする必要があります。TMS は、TCK の立ち上がりエッジで
評価されます。 VCCSEL ピンは入力バッファの選択を制御します。
TMS
テスト・モード選択
TCK
テスト・クロック入力 BST 回路へのクロック入力。動作には立ち上がりエッジで行われるものと、立
ち下がりエッジで行われるものがあります。VCCSEL ピンは入力バッファの選
択を制御します。
TRST テスト・リセット入力 バウンダリ・スキャン回路を非同期でリセットするアクティブ Low 入力。TRST
(オプション)
ピンは IEEE Std. 1149.1 に従ってオプションです。 VCCSEL ピンは入力バッ
ファの選択を制御します。
JTAG コンフィギュレーション実行中、データは MasterBlaster または
ByteBlasterMV ヘッダを通して、PCB 上のデバイスにダウンロードされ
ます。ケーブルによるデバイスのコンフィギュレーションは、システム
内のデバイスをプログラムするのに似ています。相違点は、TAP コント
ローラがリセットされないように、TRST ピンを VCC に接続することで
す(図 11-20 を参照)。
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2005 年 8 月
11–43
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-20.シングル・デバイスの JTAG コンフィギュレーション
VCC (1)
1 kΩ
VCC
VCC (1)
VCC
10 kΩ
10 kΩ
Stratix or
Stratix GX Device
nCE
TCK
TDO
TRST
nSTATUS
CONF_DONE
nCONFIG
MSEL0
MSEL1
MSEL2
DATA0
DCLK
TMS
TDI
GND
VCC
(2)
(2)
(2)
(2)
(2)
(2)
1 kΩ
MasterBlaster or ByteBlasterMV
10-Pin Male Header
(Top View)
Pin 1
VCC (1)
GND
VIO (3)
1 kΩ
GND
GND
図 11-20 の注:
(1) プルアップ抵抗はダウンロード・ケーブルと同じ電源電圧に接続する必要が
あります。
nCONFIG、
MSEL0、
(2) JTAG以外のコンフィギュレーション手法をサポートするには、
および MSEL1 ピンを接続する必要があります。JTAG コンフィギュレーション
のみ使用する場合は、nCONFIG を VCC に、MSEL0、MSEL1、および MSEL2 を
グランドに接続します。
DATA0 および DCLK を High または Low にプルします。
(3) VIO は MasterBlaster 出力ドライバのリファレンス電圧です。VIO はデバイスの
「MasterBlaster Serial/USB
VCCIO と一致する必要があります。この値については、
Communications Cable Data Sheet」を参照してください。
JTAG チェイン内の 1 つのデバイスをコンフィギュレーションするため
に、プログラミング・ソフトウェアは他のすべてのデバイスを BYPASS
モードにします。BYPASS モードでは、デバイスは 1 個のバイパス・レ
ジスタを通して、内部的に影響を受けることなく、TDI ピンからのプロ
グラミング・データを TDO ピンに渡します。この手法により、プログラ
ミング・ソフトウェアはターゲット・デバイスをプログラムまたは検証
することができます。デバイスにドライブされたコンフィギュレーショ
ン・データは、1 クロック・サイクル後に、TDO ピンに現れます。
11–44
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
Stratix および Stratix GX デバイスは専用の JTAG ピンを備えています。
Stratix および Stratix GX デバイスでの JTAG テストは、コンフィギュ
レーション実行前または完了後に行うことができますが、コンフィギュ
レーション実行中に行うことはできません。Stratix および Stratix GX デ
バイスのチップ全体のリセットおよび出力イネーブル・ピンは、JTAG
バウンダリ・スキャンまたはプログラミング動作に影響を与えません。
これらのピンを切り替えても JTAG 動作(通常のバウンダリ・スキャン
動作以外)に影響を与えません。
Stratix および Stratix GX デバイスの JTAG コンフィギュレーション用
ボードの設計時には、標準のコンフィギュレーション・ピンを検討する
必要があります。表 11–12 に、JTAG コンフィギュレーション実行中の
これらのピンの接続方法を示します。
表 11–12.JTAGコンフィギュレーション実行中の専用コンフィギュレーション・ピン接続 (1/2)
信号
説明
nCE
チェイン内のすべての Stratix および Stratix GX デバイスでは、nCE をグランドに接続、抵抗
を通して Low にプルダウン、または何らかのコントロール回路でドライブすることによって
Low にドライブする必要があります。さらにマルチ・デバイス PS、FPP、または PPA コン
フィギュレーション・チェイン内にあるデバイスの場合、 nCE ピンは、JTAG コンフィギュ
レーションまたはコンフィギュレーション・チェインと同じ順序でコンフィギュレーション
された JTAG 実行中は GND に接続しなければなりません。
nCEO
チェイン内のすべての Stratix および Stratix GX デバイスでは、 nCEO はフロート状態にする
か、または次のデバイスの nCE に接続することができます。上記の nCE ピンの説明を参照し
てください。
MSEL
これらのピンはフロート状態にしないでください。これらのピンは、生産時に使用される
JTAG 以外のコンフィギュレーションをサポートします。JTAG コンフィギュレーションしか
使用しない場合、両方のピンをグランドに接続する必要があります。
nCONFIG
nCONFIG は、JTAG プログラミング・プロセスで High にドライブしなければなりません。VC C
に接続して High にドライブする、抵抗を通して High にプルアップする、または何らかのコ
ントロール回路で High にドライブします。
nSTATUS
10 kΩ 抵抗を通して VC C にプルアップ同じ JTAG チェイン内の複数のデバイスをコンフィギュ
レーションするときには、各 nSTATUS ピンを個別に VC C にプルアップしなければなりませ
ん。 nSTATUS を JTAG コンフィギュレーションの中央で Low にプルダウンして、エラーが
発生したことを示します。
CONF_DONE
10 kΩ 抵抗を通して VC C にプルアップ同じ JTAG チェイン内の複数のデバイスをコンフィギュ
レーションするときには、各 CONF_DONE ピンを個別に VC C にプルアップしなければなりま
せん。 CONF_DONE が JTAG コンフィギュレーションの終了時に High になると、コンフィ
ギュレーションが成功したことを示します。
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2005 年 8 月
11–45
Stratix ハンドブック Volume 2
コンフィギュレーション手法
表 11–12.JTAGコンフィギュレーション実行中の専用コンフィギュレーション・ピン接続 (2/2)
信号
説明
DCLK
フロート状態のままにしてはなりません。High または Low のいずれかボード上で都合の良い
レベルにドライブします。
DATA0
フロート状態のままにしてはなりません。High または Low のいずれかボード上で都合の良い
レベルにドライブします。
複数のデバイスのJTAGプログラミングおよびコンフィギュ
レーション
JTAG デバイス・チェインのプログラミング時には、ByteBlasterMV ヘッ
ダなど、1 つの JTAG 互換ヘッダが複数のデバイスに接続されます。JTAG
チェイン内のデバイス数は、ダウンロード・ケーブルのドライブ能力に
よってのみ制限されます。ただし、JTAG チェインに 6 つ以上のデバイ
スが接続されている場合、アルテラは TCK、TDI、および TMS ピンをオ
ンボード・バッファでバッファリングすることを推奨しています。
JTAG チェイン・デバイスのプログラミングは、PCB に複数のデバイス
が含まれているとき、または JTAG BST 回路を使用して PCB をテストす
るときに理想的です。図 11-21 に PPA マルチ・デバイス JTAG コンフィ
ギュレーションを示します。
11–46
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
図 11-21.マルチ・デバイス JTAG コンフィギュレーション
VCC
MasterBlaster or ByteBlasterMV
10-Pin Male Header
VCC
10 kΩ
注 (1)、(2)
10 kΩ
10 kΩ
Stratix Device
VCC
VCC
VCC
10 kΩ
VCC
10 kΩ
Stratix Device
10 kΩ
Stratix Device
VCC
Pin 1
1 kΩ
VCC
VCC
1 kΩ
VIO
(4)
(3)
(3)
(3)
(3)
(3)
(3)
(5)
nSTATUS
DATA0
DCLK
nCONFIG
MSEL2 CONF_DONE
MSEL1
MSEL0
nCE
TDI
TMS
TCK
TDO
(3)
(3)
(3)
(3)
(3)
(3)
(5)
nSTATUS
DATA0
DCLK
nCONFIG
MSEL2 CONF_DONE
MSEL1
MSEL0
nCE
TDI
TMS
TDO
TCK
nSTATUS
(3)
(3)
(3)
(3)
(3)
(3)
(5)
DATA0
DCLK
nCONFIG
MSEL2 CONF_DONE
MSEL1
MSEL0
nCE
TDI
TMS
TDO
TCK
1 kΩ
図 11-21 の注:
(1) Stratix、Stratix GX、APEXTM II、APEX 20K、MercuryTM、ACEX® 1K、および FLEX® 10K デバイスは、デバイス
のプログラミングおよびコンフィギュレーションを行う場合は、同じ JTAG チェイン内に置くことができます。
(2) このモードで接続されるすべてのコンフィギュレーション・ピンについて詳しくは、11–42 ページの表 11–11 を
参照してください。
(3) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG、MSEL0、MSEL1、および MSEL2 ピ
ンを接続する必要があります。
JTAG コンフィギュレーションのみ使用する場合は、
nCONFIG を VCC に、
MSEL0、
MSEL1、MSEL2 をグランドに接続します。DATA0 および DCLK を High または Low にプルします。
(4) VIO は MasterBlaster 出力ドライバのリファレンス電圧です。VIO はデバイスの VCCIO と一致する必要があります。
この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を参照してください。
(5) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか Low にドライブする必要があ
ります。
JTAG コンフィギュレーションの実行中は、nCE ピンを GND に接続する
か Low にドライブする必要があります。マルチ・デバイス PS、FPP、お
よび PPA コンフィギュレーション・チェインでは、最初のデバイスの
nCE ピンが GND に接続され、nCEO ピンが次のデバイスの nCE に接続され
ます。最後のデバイスの nCE 入力は前のデバイスから送られ、nCEO ピ
ンはフロート状態のままです。マルチ・デバイス・コンフィギュレーショ
ン・チェインで、最初のデバイスがコンフィギュレーションを完了する
と、nCEO ピンで Low をドライブし、2 番目のデバイスの nCE ピンをア
クティブにして、2 番目のデバイスにコンフィギュレーションを開始す
るよう促します。したがって、これらのデバイスが JTAG チェインにも
含まれる場合は、JTAG コンフィギュレーション実行中に nCE ピンが
GND に接続されるか、またはデバイスがコンフィギュレーション・チェ
インと同じ順序で JTAG コンフィギュレーションされるようにする必要
があります。デバイスがマルチ・デバイス・コンフィギュレーション・
チェインと同じ順序で JTAG コンフィギュレーションされている限り、
前のデバイスの nCEO はそのデバイスが正しく JTAG コンフィギュレー
ションされると、次のデバイスの nCE を Low にドライブします。
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2005 年 8 月
11–47
Stratix ハンドブック Volume 2
コンフィギュレーション手法
Quartus II ソフトウェアは、完了時に JTAG コンフィギュレーションの成
功を検証します。このソフトウェアは、JTAG ポートを通して CONF_DONE
の状態をチェックします。
CONF_DONEが正しい状態にない場合、
Quartus II
ソフトウェアはコンフィギュレーションが失敗したことを示します。
CONF_DONE が正しい状態の場合、ソフトウェアはコンフィギュレーショ
ンが成功したことを示します。
VCCIO を 3.3 V に接続した場合、両方の I/O ピンと JTAG TDO
ポートは 3.3 V レベルにドライブされます。
JTAG コンフィギュレーションと JTAG 以外のコンフィギュレーション
を同時に開始しないでください。JTAG コンフィギュレーションを実行
するときは、先に JTAG 以外のコンフィギュレーションが完了できるよ
うにします。
図 11-22 に、マイクロプロセッサによる Stratix または Stratix GX デバイ
スの JTAG コンフィギュレーションを示します。
図 11-22.マイクロプロセッサによる Stratix および Stratix GX デバイス
の JTAG コンフィギュレーション
Stratix or
Stratix GX Device
Memory
ADDR
DATA
(1)
(2)
(2)
Microprocessor
MSEL2
MSEL1
nCONFIG MSEL0
DATA0
DCLK
TDI
TCK
TDO
TMS
nSTATUS
(1)
(1)
(1)
VCC
VCC
10 kΩ
10 kΩ
CONF_DONE
図 11-22 の注:
(1) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG、MSEL2、
およびMSEL0ピンを接続します。
デザインでJTAGコンフィギュレーショ
MSEL1、
ンのみ使用する場合は、nCONFIG ピンを VCC に、MSEL2、MSEL1、および MSEL0
ピンをグランドに接続します。
(2) DATA0 および DCLK を High または Low にプルします。
11–48
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
Jrunner ソフトウェア・ドライバによるコンフィギュレー
ション
JRunner は、JTAG モードで ByteBlasterMV ダウンロード・ケーブルを
通して、アルテラの FPGA をコンフィギュレーション可能なソフトウェ
ア・ドライバです。サポートされるプログラミング入力ファイルは、Raw
Binary File(.rbf)フォーマットです。Jrunner は Quartus II ソフトウェ
アで生成された Chain Description File(.cdf)も必要とします。JRunner
は、エンベデッド JTAG コンフィギュレーションをターゲットにしてい
ます。ソース・コードは Windows NT オペレーティング・システム用に
開発されています。このコードをカスタマイズすれば、他のプラット
フォームで動作させることができます。
JRunner ソフトウェア・ドライバについて詳しくは、
「JRunner Software
Driver: An Embedded Solution to the JTAG Configuration White Paper」
および zip ファイルを参照してください。
Jam STAPL Programming & Test Language
JamTM Standard Test and Programming Language (STAPL)、JEDEC 標準
規格 JESD-71 は、イン・システム・プログラマビリティ(ISP)のための
標準ファイル・フォーマットです。Jam STAPL は、IEEE 1149.1 JTAG イ
ンタフェースを使用したプログラマブル・デバイスのプログラミングま
たはコンフィギュレーション、および電子システムのテストをサポート
します。Jam STAPL はライセンス・フリーのオープン・スタンダードです。
エンベデッド・プロセッサへの JTAG チェインの接続
JTAG チェインをエンベデッド・プロセッサに接続するには、2 つの方法
があります。最も簡単な方法は、エンベデッド・プロセッサを直接 JTAG
チェインに接続することです。この方法では、プロセッサのピンのうち
4 本が JTAG インタフェース専用となっており、ボード・スペースは節
約されますが、利用可能なエンベデッド・プロセッサのピン数が少なく
なります。
図 11-23 に、JTAG チェインをインタフェース PLD を通して既存のバス
に接続する 2 番目の方法を示します。この方法では、JTAG チェインが
既存のバス上のアドレスになります。プロセッサは JTAG チェインを表
すアドレスを読み書きします。
Altera Corporation
2005 年 8 月
11–49
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-23.エンベデッド・システムのブロック図
Embedded System
TDI
TMS
to/from ByteBlasterMV
Interface
Logic
(Optional)
TCK
TDO
TDI
Control
Control
8
d[7..0]
4
TMS
TDI
TCK
d[3..0]
Any JTAG
Device
TMS
TDO
TCK
20
adr[19..0]
TDO
Embedded
Processor
MAX 9000,
MAX 9000A,
MAX 7000S,
MAX 7000A,
MAX 7000AE,
or MAX 3000
Device
TDI
Control
8
d[7..0]
TMS
EPROM or
System
Memory
TCK
TDO
adr[19..0]
20
20
VCC VCC
adr[19..0]
VCC
TDI
TMS
TCK
10 kΩ
TRST
nSTATUS
CONF_DONE
nCONFIG
MSEL0
MSEL1
nCE
TDO
10 kΩ
Any Cyclone,
FLEX 10K,
FLEX 10KA,
FLEX10KE,
APEX 20K,
or APEX 20KE
Device
GND
TDI
TMS
TCK
(2)
(2)
DATA0
(1)
nCONFIG
DCLK
MSEL1
(1)
MSEL0
(1)
Cyclone FPGA
TDO
図 11-23 の注:
(1) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG、MSEL2、MSEL1、および MSEL0 ピンを
接続します。デザインで JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、MSEL2、
MSEL1、および MSEL0 ピンをグランドに接続します。
(2) DATA0 および DCLK を High または Low にプルします。
両方の JTAG 接続方法とも、MasterBlaster または ByteBlasterMV ヘッダ
接続のためのスペースが含まれていなければなりません。ヘッダを使用
して Stratix または Stratix GX デバイスの内容を検証したり変更すること
ができるので、ヘッダはプロトタイプ作成時に有用です。生産時には、
ヘッダを取り外してコストを節約できます。
11–50
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
プログラム・フロー
Jam Player は、IEEE Std. 1149.1 JTAG TAP ステート・マシンを操作する
ためのインタフェースを提供します。TAP コントローラは、TCK の立ち
上がりエッジでクロックされる 16 ステートのステート・マシンであり、
TMS ピンを使用して、デバイスでの JTAG 動作を制御します。図 11-24
に IEEE Std. 1149.1TAP コントローラ・ステート・マシンのフローを示
します。
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2005 年 8 月
11–51
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-24.JTAG TAP コントローラ・ステート・マシン
TMS = 1
TEST_LOGIC/
RESET
TMS = 0
SELECT_DR_SCAN
SELECT_IR_SCAN
TMS = 1
TMS = 1
TMS = 0
TMS = 1
RUN_TEST/
IDLE
TMS = 0
TMS = 0
TMS = 1
TMS = 1
CAPTURE_IR
CAPTURE_DR
TMS = 0
TMS = 0
SHIFT_DR
SHIFT_IR
TMS = 0
TMS = 1
TMS = 1
TMS = 1
TMS = 1
EXIT1_IR
EXIT1_DR
TMS = 0
TMS = 0
PAUSE_IR
PAUSE_DR
TMS = 0
TMS = 1
TMS = 0
TMS = 1
TMS = 0
TMS = 0
EXIT2_IR
EXIT2_DR
TMS = 1
TMS = 1
TMS = 1
TMS = 1
UPDATE_DR
TMS = 0
11–52
Stratix ハンドブック Volume 2
TMS = 0
UPDATE_IR
TMS = 0
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
Jam Player は、TAP コントローラを操作するドライバを提供し、Jam
Byte-Code File(.jbc)はデバイスをプログラムするのに必要な高度なイ
ンテリジェンスを提供します。JTAG データをデバイスに供給するすべ
ての Jam 命令には、ステート・マシンのデータ・レジスタ・レグまたは
命令レジスタ・レグによる TAP コントローラの状態遷移が関係します。
例えば、JTAG 命令のロードには、TAP コントローラの SHIFT_IR 状態
への移行、および TDI ピンを通した命令レジスタへの命令のシフトが関
係します。次に、TAP コントローラは RUN_TEST/IDLE 状態に移行し
ます。この状態では、命令時間がラッチできるように遅延が導入されま
す。このプロセスは、ステート・マシンのデータ・レジスタ・レグが交
差することを除いて、データ・レジスタ・スキャンと同じです。
高度な Jam 命令には、JTAG データ・レジスタをスキャンするための
DRSCAN 命令、命令レジスタをスキャンするための IRSCAN 命令、およ
びステート・マシンを指定した期間アイドル状態にする WAIT コマンド
があります。TAP コントローラの各レグは、すべてのターゲット・デバ
イスがプログラムされるまで、JBC ファイルの命令に応じて繰り返しス
キャンされます。
図 11-25 に、Jam Player が JBC ファイルを解析するときの機能動作を示
します。Jam Player が DRSCAN、IRSCAN、または WAIT 命令を見つける
と、TCK、TMS、および TDI を生成して命令を完了します。フロー図に、
DRSCAN、IRSCAN、および WAIT 命令に対する分岐を示します。Jam
Player は他の命令もサポートしますが、簡単にするためにフロー図から
削除されています。
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2005 年 8 月
11–53
Stratix ハンドブック Volume 2
コンフィギュレーション手法
図 11-25.Jam Player フロー図(パート 1/2)
Start
Set TMS to 1
and Pulse TCK
Five Times
Test-Logic-Reset
Set TMS to 0
and Pulse TCK
Run-Test/Idle
Switch
WAIT
Read Instruction
from the Jam
File
EOF?
F
T
Case[]
DRSCAN
IRSCAN
Set TMS to 0
and Pulse TCK
Parse Argument
Parse Argument
Run-Test/Idle
Set TMS to 1
and Pulse TCK
Twice
Delay
Set TMS to 1
and Pulse TCK
Select-IR-Scan
Set TMS to 1
and Pulse TCK
Three Times
Set TMS to 0
and Pulse TCK
Twice
Set TMS to 0
and Pulse TCK
Twice
Switch
Test-Logic-Reset
Shift-DR
Shift-IR
Set TMS to 0
and Pulse TCK
and Write TDI
End
Set TMS to 1
and Pulse TCK
Select-DR-Scan
Set TMS to 0
and Pulse TCK
and Write TDI
Shift-IR
Shift-DR
Exit1-IR
Set TMS to 0
and Pulse TCK
Pause-IR
Set TMS to 1
and Pulse TCK
Twice
T
EOF
Shift-IR
Continued on
Part 2 of
Flow Diagram
F
Set TMS to 0
and Pulse TCK
and Write TDI
Update-IR
Set TMS to 0
and Pulse TCK
Run-Test/Idle
Switch
11–54
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
図 11-26.Jam Player フロー図(パート 2/2)
Continued from
Part 1 of
Flow Diagram
Compare
Case[]
Default
Capture
Set TMS to 1
and Pulse TCK
and Store TDO
F
Exit1-DR
Loop<
DR Length
F
Set TMS to 1
and Pulse TCK
and Store TDO
Set TMS to 1
and Pulse TCK
Update-IR
Shift-DR
T
Set TMS to 0
and Pulse TCK,
Write TDI, and
Store TDO
Exit1-DR
T
Set TMS to 0
and Pulse TCK,
Write TDI, and
Store TDO
Loop<
DR Length
Correct F
TDO Value
Report
Error
Set TMS to 0
and Pulse TCK
Set TMS to 1
and Pulse TCK
and Store TDO
F
Loop<
DR Length
Run-Test/Idle
Exit1-DR
T
T
Switch
Set TMS to 1
and Pulse TCK
Set TMS to 1
and Pulse TCK
Update-IR
Set TMS to 0
and Pulse TCK
and Write TDI
Update-IR
Set TMS to 0
and Pulse TCK
Run-Test/Idle
Switch
Set TMS to 0
and Pulse TCK
Run-Test/Idle
Switch
Jam プログラムの実行はプログラムの始めに開始されます。プログラム・
フローは、GOTO、CALL/RETURN、および FOR/NEXT 構造を使用して制
御されます。GOTO および CALL ステートメントは、Jam プログラムに
散在するシンボル名であるラベルを見分けます。この言語自体には、プ
ログラムの組織構造や制御フローにはほとんど制約はありません。
Jam 言語は、複数の Jam プログラムのリンクや Jam プログラム
への別ファイルの内容のインクルードはサポートしていません。
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2005 年 8 月
11–55
Stratix ハンドブック Volume 2
コンフィギュレーション手法
Jam 命令
各 Jam ステートメントは、表 11–13 にリストされている命令名の 1 つで
始まります。命令名は、オプションの命令の名前を含めて、Jam プログ
ラムでは変数またはラベル識別子として使用できない予約済みキーワー
ドです。
表 11–13.命令名
BOOLEAN
INTEGER
PREIR
CALL
IRSCAN
PRINT
CRC
IRSTOP
PUSH
DRSCAN
LET
RETURN
DRSTOP
NEXT
STATE
EXIT
NOTE
WAIT
EXPORT
POP
VECTOR (1)
FOR
POSTDR
VMAP (1)
GOTO
POSTIR
–
IF
PREDR
–
表 11–13 の注:
(1) この命令名はオプションの言語拡張です。
表 11–14 に、Jam 言語では予約済みキーワードである状態名を示します。
これらのキーワードは、IEEE Std. 1149.1 JTAG 仕様で規定される状態名
に対応しています。
表 11–14.予約済みキーワード
(1/2)
IEEE Std. 1149.1 JTAG 状態名
Jam 予約済み状態名
Test-Logic-Reset
RESET
Run-Test-Idle
IDLE
Select-DR-Scan
DRSELECT
Capture-DR
DRCAPTURE
Shift-DR
DRSHIFT
Exit1-DR
DREXIT1
Pause-DR
DRPAUSE
Exit2-DR
DREXIT2
Update-DR
DRUPDATE
Select-IR-Scan
IRSELECT
11–56
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–14.予約済みキーワード
(2/2)
IEEE Std. 1149.1 JTAG 状態名
Jam 予約済み状態名
Capture-IR
IRCAPTURE
Shift-IR
IRSHIFT
Exit1-IR
IREXIT1
Pause-IR
IRPAUSE
Exit2-IR
IREXIT2
Update-IR
IRUPDATE
IDCODE を読み出す Jam ファイル例
図 11-27 に Jam STAPL の柔軟性および有用性を示します。JTAG チェイ
ン内の 1 つのデバイスから IDCODE を読み出す例
アレイ変数 I_IDCODE は、LSB を先頭(左側)として最上位ビッ
ト (MSB)(右側)まで順序付けられた IDCODE 命令で初期化さ
れます。この順序は、IRSCAN 命令のアレイ・フィールドが常に
MSB から LSB の順に解釈され送信されるため重要です。
図 11-27.IDCODE を読み出す Jam ファイル例
BOOLEAN read_data[32];
BOOLEAN I_IDCODE[10] = BIN 1001101000; ‘assumed
BOOLEAN ONES_DATA[32] = HEX FFFFFFFF;
INTEGER i;
‘Set up stop state for IRSCAN
IRSTOP IRPAUSE;
‘Initialize device
STATE RESET;
IRSCAN 10, I_IDCODE[0..9]; ‘LOAD IDCODE INSTRUCTION
STATE IDLE;
WAIT 5 USEC, 3 CYCLES;
DRSCAN 32, ONES_DATA[0..31], CAPTURE
read_data[0..31];
‘CAPTURE IDCODE
PRINT “IDCODE:”;
FOR i=0 to 31;
PRINT read_data[i];
NEXT i;
EXIT 0;
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2005 年 8 月
11–57
Stratix ハンドブック Volume 2
MicroBlaster Driver を使用したコンフィギュレーション
MicroBlaster
Driver を使用し
たコンフィギュ
レーション
MicroBlasterTM ソフトウェア・ドライバにより、PS または FPP モードを
使用したエンベデッド環境でアルテラ・デバイスをコンフィギュレー
ションすることができます。MicroBlaster ソフトウェア・ドライバは、
Raw Binary File (.rbf)のプログラミング入力ファイルをサポートします。
ソース・コードは Windows NT オペレーティング・システム向けに開発
されていますが、他の OS で動作するようカスタマイズすることが可能
です。MicroBlaster ソフトウェア・ドライバについて詳しくは、アルテ
ラのウェブサイト(www.altera.co.jp)を参照してください。
デバイス・
コンフィギュ
レーション・
ピン
以下の表に、Stratix または Stratix GX デバイスのすべてのコンフィギュ
レーション関連ピンの接続と機能を示します。表 11–15 に、コンフィギュ
レーションを成功させるためにボードに正しく接続する必要がある専用
のコンフィギュレーション・ピンについて説明します。これらのピンの
何本かはコンフィギュレーション手法に必要ない場合があります。
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
VCCSEL
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
すべて
ピン・
タイプ
入力
(1/8)
説明
コンフィギュレーション入力ピン、nCONFIG、DCLK、RUnLU、
nCE、nWS、nRS、CS、nCS、および CLKUSR で使用される入
力バッファを選択する専用入力。
VCCSEL 入力バッファは VC C I N T で駆動され、常時アクティブ
な 2.5 kΩ の内部プルダウン抵抗を備えています。
ロジック High(1.5 V、1.8 V、2.5 V、3.3 V)は 1.8 V/1.5 V
入力バッファを選択し、ロジック Low は 3.3 V/2.5 V 入力バッ
ファを選択します。詳しくは、「VCCSEL ピン」セクションを
参照してください。
PORSEL
N/A
すべて
入力
2 ms または 100 ms の POR 時間を選択する専用入力。ロジッ
ク High(1.5 V、1.8 V、2.5 V、3.3 V)は約 2 ms の POR 時
間を選択し、ロジック Low は約 100 ms の POR 時間を選択
します。
PORSEL 入力バッファは、VC C I N T で駆動され、常時アクティ
ブな 2.5 kΩ の内部プルダウン抵抗を備えています。
11–58
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
nIO_
PULLUP
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
すべて
ピン・
タイプ
入力
(2/8)
説明
ユーザ I/O および兼用 I/O(DATA[7..0]、nWS、nRS、
RDYnBSY、nCS、CS、RUnLU、PGM[]、CLKUSR、INIT_DONE、
DEV_OE、DEV_CLR)の内部プルアップをコンフィギュレー
ション実行前および実行中にオンするかオフするかを選択する
専用入力。ロジック High(1.5 V、1.8 V、2.5 V、3.3 V)は弱い
内部プルアップ抵抗をオフにし、
ロジックLowはオンにします。
nIO_PULLUP 入力バッファは VC C I N T で駆動され、常時アク
ティブな 2.5 kΩ の内部プルダウン抵抗を備えています。
MSEL
N/A
すべて
入力
[2..0]
Stratix または Stratix GX デバイスのコンフィギュレーション
手法を設定する3ビットのコンフィギュレーション入力です。
正しい接続は表 11–2 を参照してください。
これらのピンは、ピンが存在する I/O バンクの VC C I O または
グランドに接続できます。このピンはシュミット・トリガ入
力バッファを使用します。
nCONFIG N/A
すべて
入力
コンフィギュレーション・コントロール入力。ユーザ・モー
ド中にこのピンを Low にプルすると、FPGA はコンフィギュ
レーション・データを失い、リセット状態に入り、すべての
I/O ピンをトライ・ステートにします。このピンをロジック
High レベルに戻すと、リコンフィギュレーションが開始され
ます。
コンフィギュレーション手法でエンハンスド・コンフィギュ
レーション・デバイスまたは EPC2 デバイスを使用する場合、
nCONFIG は直接 VC C またはコンフィギュレーション・デバイ
スの nINIT_CONF ピンに接続できます。このピンはシュミッ
ト・トリガ入力バッファを使用します。
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2005 年 8 月
11–59
Stratix ハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
コンフィ
ユーザ・ ギュレー
モード
ション
手法
nSTATUS N/A
すべて
ピン・
タイプ
(3/8)
説明
双方向
デバイスは電源投入直後に nSTATUS を Low にドライブし、
オープン・ POR 時間後に解放します。
ドレイン
ステータス出力。コンフィギュレーション実行中にエラーが
発生した場合、 nSTATUS はターゲット・デバイスによって
Low にプルされます。ステータス入力。外部ソースがコンフィ
ギュレーション実行中または初期化中に nSTATUS ピンを
Low にドライブした場合、ターゲット • デバイスはエラー状態
に入ります。
コンフィギュレーションおよび初期化の実行後に、nSTATUS
を Low にドライブしても、コンフィギュレーションされたデ
バイスには影響ありません。コンフィギュレーション・デバ
イスを使用する場合、 nSTATUS を Low にドライブすると、
コンフィギュレーション・デバイスは FPGA のコンフィギュ
レーションを試みますが、ユーザ・モードでは FPGA は
nSTATUS 上の遷移を無視するためリコンフィギュレーショ
ンを行いません。リコンフィギュレーションを開始するには、
nCONFIG を Low にプルする必要があります。
エンハンスド・コンフィギュレーション・デバイスおよび
EPC2 デバイスの OE ピンおよび nCS ピンには、内部プログ
ラマブル・プルアップ抵抗(オプション)があります。エン
ハンスド・コンフィギュレーション・デバイスの内部プルアッ
プ抵抗を使用した場合、これらのピンでは 10 kΩ の外部プル
アップ抵抗を使用してはなりません。EPC2 デバイスを使用
する場合は、10 kΩ の外部プルアップ抵抗のみ使用します。
このピンはシュミット・トリガ入力バッファを使用します。
11–60
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
CONF_
DONE
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
すべて
ピン・
タイプ
(4/8)
説明
双方向
ステータス出力。ターゲット FPGA は、コンフィギュレー
オープン・ ション実行前および実行中に、CONF_DONE ピンを Low にド
ドレイン ライブします。すべてのコンフィギュレーション・データを
エラーなしで受信し、初期化サイクルが開始されると、ター
ゲット・デバイスは CONF_DONE を解放します。
ステータス入力。すべてのデータの受信後、CONF_DONE が
High になると、ターゲット・デバイスは初期化を行いユーザ・
モードに入ります。CONF_DONE ピンには、デバイスが初期
化されるように 10 kΩ の外部プルアップ抵抗が必要です。
コ ン フ ィ ギ ュ レ ー シ ョ ン お よ び 初 期 化 の 実 行 後 に、
CONF_DONE をLowにドライブしても、コンフィギュレーショ
ンされたデバイスには影響ありません。
エンハンスド・コンフィギュレーション・デバイスおよび
EPC2 デバイスの OE ピンおよび nCS ピンには、内部プログ
ラマブル・プルアップ抵抗(オプション)があります。エン
ハンスド・コンフィギュレーション・デバイスの内部プルアッ
プ抵抗を使用した場合、これらのピンでは 10 kΩ の外部プル
アップ抵抗を使用してはなりません。EPC2 デバイスを使用
する場合は、10 kΩ の外部プルアップ抵抗のみ使用します。
このピンはシュミット・トリガ入力バッファを使用します。
nCE
N/A
すべて
入力
アクティブ Low チップ・イネーブル。nCE ピンは、Low 信号
でデバイスをアクティブにして、コンフィギュレーションを
可能にします。nCE ピンは、コンフィギュレーション実行中、
初期化中、およびユーザ・モードでは Low に保持する必要が
あります。シングル・デバイス・コンフィギュレーションで
は、Low に接続しておきます。マルチ・デバイス・コンフィ
ギュレーションでは、最初のデバイスの nCE は Low に接続
され、 nCEO ピンはチェイン内の nCE に接続されます。
FPGA の JTAG プログラミングを成功させるには、 nCE ピン
も Low に保持する必要があります。このピンはシュミット・
トリガ入力バッファを使用します。
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2005 年 8 月
11–61
Stratix ハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
nCEO
コンフィ
ユーザ・ ギュレー
モード
ション
手法
N/A
ピン・
タイプ
すべて
出力
マルチ・
デバイス
手法
(5/8)
説明
デバイスのコンフィギュレーション完了時に Low をドライブ
する出力。シングル・デバイス・コンフィギュレーションで
は、これらのピンはフロート状態のままです。マルチ・デバ
イス・コンフィギュレーションでは、このピンは次のデバイ
スの nCE ピンに信号を供給します。チェイン内の最後のデバ
イスの nCEO は、フロート状態のままです。
このピンによってドライブされる電圧は、ピンが存在する I/O
バンクの VC C I O によって決まります。
DCLK
N/A
同 期 コ ン 入力
PS および FPP コンフィギュレーションでは、 DCLK は外部
フ ィ ギ ュ (PS、FPP) ソースからターゲット・デバイスにデータ送るのに使用され
レーション
るクロック入力です。データは DCLK の立ち上がりエッジで
手法
FPGA にラッチされます。
(PS、FPP)
PPA モードでは、 DCLK は、このピンがフロートしないよう
に、High の VC C に接続する必要があります。
コンフィギュレーション実行後、このピンはトライ・ステー
トになります。コンフィギュレーション・デバイスを使用す
る手法では、コンフィギュレーション実行後、 DCLK は Low
にドライブされます。コントロール・ホストを使用する手法
では、 DCLK は High または Low のうち都合の良いレベルに
ドライブしなければなりません。コンフィギュレーション実
行後にこのピンを切り替えても、コンフィギュレーションさ
れたデバイスには影響ありません。このピンはシュミット・
トリガ入力バッファを使用します。
DATA0
I/O
PS、FPP、 入力
PPA
データ入力。シリアル・コンフィギュレーション・モードで
は、ビット・ワイドのコンフィギュレーション・データがター
ゲット・デバイスの DATA0 ピンに送られます。このピンの
VI H および VI L レベルは、ピンが存在する I/O バンクの VC C I O
によって決まります。
コンフィギュレーション実行後は、DATA0 は、ユーザ I/O ピ
ンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設定
兼用ピン
によって決まります。
コンフィギュレーション実行後は、EPC1 および EPC1441 デ
バイスはこのピンをトライ・ステートにし、エンハンスド・
コンフィギュレーションおよび EPC2 デバイスはこのピンを
High にドライブします。
11–62
Stratix ハンドブック Volume 2
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
DATA
[7..1]
コンフィ
ユーザ・ ギュレー
モード
ション
手法
I/O
ピン・
タイプ
パラレル・ 入力
コンフィ
ギュレー
ション手法
(FPP およ
び PPA)
(6/8)
説明
データ入力。ビット・ワイドのコンフィギュレーション・デー
タが DATA[7..0] によりターゲット・デバイスに送られま
す。これらのピンの VI H および VI L レベルは、ピンが存在す
る I/O バンクの VC C I O によって決まります。
シリアル・コンフィギュレーション手法では、これらのピン
はコンフィギュレーション実行中にはユーザ I/O ピンとして
機能し、トライ・ステートになります。
PPA または FPP コンフィギュレーション実行後は、
DATA[7..1] は、ユーザ I/O ピンとして使用可能であり、こ
れらのピンの状態は兼用ピン
兼用ピンの設定によって決まります。
兼用ピン
DATA7
I/O
PPA
双方向
PPA コンフィギュレーション手法では、DATA7 ピンは nRS
信号が Low にストローブされた後、 RDYnBSY 信号を出力し
ます。このピンに対する VI H および VI L レベルは、ピンが存
在する I/O バンクの VC C I O によって決まります。
シリアル・コンフィギュレーション手法では、このピンはコ
ンフィギュレーション実行中にはユーザ I/O ピンとして機能
し、トライ・ステートになります。
PPA コンフィギュレーション実行後は、DATA7 は、ユーザ I/O
ピンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設
兼用ピン
定によって決まります。
nWS
I/O
PPA
入力
ライト・ストローブ入力。Low から High への遷移によって、
デバイスは DATA[7..0] ピン上の 1 バイトのデータをラッ
チします。
PPA 以外の手法では、このピンはコンフィギュレーション実
行中にはユーザ I/O ピンとして機能し、トライ・ステートに
なります。
PPA コンフィギュレーション実行後は、 nWS は、ユーザ I/O
ピンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設
兼用ピン
定によって決まります。
Altera Corporation
2005 年 8 月
11–63
Stratix ハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
nRS
コンフィ
ユーザ・ ギュレー
モード
ション
手法
I/O
PPA
ピン・
タイプ
入力
(7/8)
説明
リード・ストローブ入力。Low 入力によって、デバイスは
RDYnBSY 信号を DATA7 ピンにドライブします。
nRS ピンを PPA モードで使用しない場合は、High に接続しな
ければなりません。PPA 以外の手法では、このピンはコンフィ
ギュレーション実行中にはユーザ I/O ピンとして機能し、ト
ライ・ステートになります。
PPA コンフィギュレーション実行後は、nRS はユーザ I/O ピ
ンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設定
兼用ピン
によって決まります。
RDYnBSY I/O
PPA
出力
レディ出力。High の出力はターゲット・デバイスが別のデー
タ・バイトを受け入れる状態であることを示します。Low の
出力はターゲット・デバイスがビジーで別のデータ・バイト
を受け入れる状態にないことを示します。
PPA コンフィギュレーション手法では、このピンは電源投入
後、コンフィギュレーション実行前およびコンフィギュレー
ション実行後ユーザ・モードになる前に High をドライブ・ア
ウトします。PPA 以外の手法では、このピンはコンフィギュ
レーション実行中にはユーザ I/O ピンとして機能し、トライ・
ステートになります。
PPA コンフィギュレーション実行後は、RDYnBSY はユーザ I/O
ピンとして使用可能であり、このピンの状態は兼用ピン
兼用ピンの設定
兼用ピン
によって決まります。
11–64
Stratix ハンドブック Volume 2
Altera Corporation
2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–15.Stratix および Stratix GX デバイスの専用コンフィギュレーション・ピン
ピン名
nCS/CS
コンフィ
ユーザ・ ギュレー
モード
ション
手法
I/O
PPA
ピン・
タイプ
入力
(8/8)
説明
チップ・セレクト入力。nCS の Low および CS の High で、コ
ンフィギュレーションを行うターゲット・デバイスを選択し
ます。 nCS ピンおよび CS ピンは、コンフィギュレーション
実行中および初期化中には、アクティブに保持しなければな
りません。
PPA コンフィギュレーション・モードでは、nCS ピンまたは
CS ピンのいずれかを使用することのみ必要です。したがっ
て、1 つのチップ・セレクト入力のみ使用する場合、他の入
力はアクティブ状態に接続しておきます。例えば、 nCS は
GND に接続でき、 CS は切り替えてコンフィギュレーション
を制御します。PPA 以外の手法では、このピンはコンフィギュ
レーション実行中にはユーザ I/O ピンとして機能し、トライ・
ステートになります。
PPA コンフィギュレーション実行後は、nCS および CS はユー
ザ I/O ピンとして使用可能であり、これらのピンの状態は兼
兼
用ピンの設定によって決まります。
用ピン
RUnLU
PGM
[2..0]
リモート・
コンフィ
ギュレー
ション
使用時には
N/A、
使用しない
場合は I/O
FPP、PS、 入力
または
PPA での
リモート・
コンフィ
ギュレー
ション
リモート・
コンフィ
ギュレー
ション使
用時には
N/A、使用
しない場
合は I/O
FPP、PS、 入力
または
PPA での
リモート・
コンフィ
ギュレー
ション
Altera Corporation
2005 年 8 月
リモート・アップデートとローカル・アップデートの間で選
択する入力。ロジック High(1.5 V、1.8 V、2.5 V、3.3 V)で
は、リモート・アップデートを選択し、ロジック Low はロー
カル・アップデートを選択します。
リモート・アップデートまたはローカル・アップデート・コ
ンフィギュレーション・モードを使用しないときには、この
ピンは汎用ユーザ I/O ピンとして使用可能です。
これらの出力ピンは、リモート・コンフィギュレーション・
モード使用時には、メモリ(フラッシュまたはエンハンスド・
コンフィギュレーション・デバイス)内の 8 ページの 1 つを
選択します。
リモート・アップデートまたはローカル・アップデート・コ
ンフィギュレーション・モードを使用しないときには、これ
らのピンは汎用ユーザ I/O ピンとして使用可能です。
11–65
Stratix ハンドブック Volume 2
デバイス・コンフィギュレーション・ピン
表 11–16 にオプションのコンフィギュレーション・ピンを示します。こ
れらオプションのコンフィギュレーション・ピンは、Quartus II ソフト
ウェアでイネーブルされていない場合には、汎用ユーザ I/O ピンとして
使用可能です。したがって、コンフィギュレーション実行中は、これら
のピンはユーザ I/O ピンとして機能し、弱いプルアップでトライ・ス
テートになります。
表 11–16.オプションのコンフィギュレーション・ピン
ピン名
CLKUSR
ユーザ・
モード
ピン・
タイプ
オプションが
入力
オンの場合は N/A。
オプションが
オフの場合は I/O。
説明
オプションのユーザ供給クロック入力。1 つまたは複数のデバイス
の初期化を同期させます。このピンは、Quartus II ソフトウェアで、
Enable user-supplied start-up clock (CLKUSR) オプションをオン
にするとイネーブルされます。
INIT_DONE オプションが
出力
オンの場合は N/A。 オープン・
ドレイン
オプションが
オフの場合は I/O。
ステータス・ピン。デバイスが初期化されユーザ・モードになっ
たことを示すのに使用できます。nCONFIG が Low で、コンフィ
ギュレーション開始中のとき、 INIT_DONE ピンはトライ・ス
テートになり、10 kΩ の外部プルアップ抵抗によって High にプ
ルアップされます。INIT_DONE をイネーブルするオプション・
ビットがデバイスにプログラムされると(コンフィギュレー
ション・データの最初のフレーム時)、INIT_DONE ピンが Low
になります。初期化が完了すると、 INIT_DONE ピンが解放さ
れ High にプルアップされると、FPGA はユーザ・モードに入り
ます。したがって、監視回路は Low から High への遷移を検出で
きなければなりません。このピンは、Quartus II ソフトウェアで、
Enable INIT_DONE output オプションをオンにするとイネーブ
ルされます。
DEV_OE
オプションが
入力
オンの場合は N/A。
オプションが
オフの場合は I/O。
ユーザがデバイスのすべてのトライ・ステートを無効にできるオ
プションのピンです。このピンが Low にドライブされると、I/O ピ
ンはすべてトライ・ステートになります。このピンが High にドラ
イブされると、I/O ピンはすべてプログラムされたとおり動作しま
す。このピンは、Quartus II ソフトウェアで、Enable device-wide
output enable (DEV_OE) オプションをオンにするとイネーブルさ
れます。
DEV_CLRn
オプションが
入力
オンの場合は N/A。
オプションが
オフの場合は I/O。
ユーザがデバイス・レジスタのすべてのクリアを無効にできる
オプションのピンです。このピンが Low にドライブされると、
すべてのレジスタがクリアされます。このピンが High にドライ
ブされると、レジスタはすべてプログラムされたとおり動作し
ます。このピンは、Quartus II ソフトウェアで、Enable devicewide reset (DEV_CLRn) オプションをオンにするとイネーブル
されます。
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2005 年 8 月
Stratix & Stratix GX デバイスのコンフィギュレーション
表 11–17 に専用の JTAG ピンを示します。JTAG ピンは、コンフィギュ
レーション実行前または実行中は、JTAG 命令が誤ってロードされない
ように安定状態に維持しなければなりません。SignalTap II エンベデッ
ド・ロジック・アナライザを使用する場合には、デバイスの JTAG ピン
をボードの JTAG ヘッダに接続する必要があります。
表 11–17. 専用 JTAG ピン
ピン名
ユーザ・
モード
ピン・
タイプ
説明
TDI
N/A
入力
命令、テストおよびプログラミング・データ用シリアル入力ピン。データ
は TCK の立ち上がりエッジでシフトされます。ボードに JTAG インタ
フェースが必要ない場合は、このピンを VC C に接続すると JTAG 回路を
ディセーブルできます。このピンはシュミット・トリガ入力バッファを使
用します。
TDO
N/A
出力
命令、テストおよびプログラミング・データ用シリアル・データ出力ピン。
データは TCK の立ち下がりエッジでシフト・アウトされます。このピンは
デバイスからデータがシフト・アウトされない場合は、トライ・ステート
になります。ボードに JTAG インタフェースが必要ない場合、このピンを
接続しないでおくと JTAG 回路をディセーブルすることができます。
TMS
N/A
入力
TAP コントローラ・ステート・マシンの遷移を決定するコントロール信
号を供給する入力ピン。ステート・マシン内の遷移は、 TCK の立ち上が
りエッジで発生します。したがって、TCK の立ち上がりエッジ前に、TMS
をセットアップする必要があります。 TMS は、 TCK の立ち上がりエッジ
で評価されます。ボードに JTAG インタフェースが必要ない場合は、この
ピンを VC C に接続すると JTAG 回路をディセーブルできます。このピン
はシュミット・トリガ入力バッファを使用します。
TCK
N/A
入力
BST 回路へのクロック入力。動作には立ち上がりエッジで行われるもの
と、立ち下がりエッジで行われるものがあります。ボードに JTAG インタ
フェースが必要ない場合は、このピンを GND に接続すると JTAG 回路を
ディセーブルできます。このピンはシュミット・トリガ入力バッファを使
用します。
TRST
N/A
入力
バウンダリ・スキャン回路を非同期でリセットするアクティブ Low 入力。
TRST ピンは IEEE Std. 1149.1 に従ってオプションです。ボードに JTAG イ
ンタフェースが必要ない場合は、このピンを GND に接続すると JTAG 回
路をディセーブルできます。このピンはシュミット・トリガ入力バッファ
を使用します。
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2005 年 8 月
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デバイス・コンフィギュレーション・ピン
11–68
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