Arria II 器件中的 I/O 特性

Arria II 器件中的 I/O 特性
6. Arria II 器件中的 I/O 特性
December 2011
AIIGX51006-4.2
AIIGX51006-4.2
本章介绍了如何通过 Arria® II 器件 I/O 功能,来实现按照现有的和新形成的 I/O 标准
及要求进行操作。通过这些器件特性,可以降低电路板设计接口的成本,并提高开发
的灵活性。
利用动态匹配和输出控制的封装和裸片增强功能,提供最佳的信号完整性。大量的 I/O
特性帮助高速数据在器件中的进出传输,包括:
■
单端、非电压参考和电压参考 I/O 标准
■
低电压差分信号 (LVDS)、减少摆幅差分信号 (RSDS)、mini-LVDS、高速收发器逻辑
(HSTL) 和 SSTL
■
Arria II GX 器件的总线 LVDS(BLVDS)
■
可编程输出电流强度
■
可编程摆率
■
可编程总线保持
■
可编程上拉电阻
■
开漏输出
■
片上串行匹配 (RS OCT)
■
片上差分匹配 (RD OCT)
■
Arria II GZ 器件的片上并行匹配 (RT OCT)
■
Arria II GZ 器件的动态 OCT
■
可编程预加重
■
可编程电压输出差分 (VOD)
这一章节包括以下几部分内容:
■
“I/O 标准支持 ” 第 6-2 页
■
“I/O Bank” 第 6-5 页
■
“I/O 结构 ” 第 6-10 页
■
“OCT 支持 ” 第 6-19 页
■
“Arria II OCT 校准 ” 第 6-26 页
■
“I/O 标准的匹配方案 ” 第 6-28 页
■
“I/O Bank 限制 ” 第 6-36 页
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Arria II 器件手册卷 1:器件接口与集成
2011 年 12 月
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准支持
6–2
I/O 标准支持
表 6-1 列出了 Arria II GX 器件所支持的 I/O 标准,以及输入和输出 VCCIO、VCCPD、VREF
和电路板 VTT 的典型值。
表 6-1. Arria II GX 器件的 I/O 标准和电压电平
I/O 标准
VCCIO (V)
标准支持
输入操作
输出操作
VCCPD (V)
VREF (V)
VTT (V)
3.3-V LVTTL/3.3-V LVCMOS
JESD8-B
3.3/3.0/2.5
3.3
3.3
—
—
3.0-V LVTTL/3.0-V LVCMOS
JESD8-B
3.3/3.0/2.5
3.0
3.0
—
—
2.5-V LVTTL/LVCMOS
JESD8-5
3.3/3.0/2.5
2.5
2.5
—
—
1.8-V LVTTL/LVCMOS
JESD8-7
1.8/1.5
1.8
2.5
—
—
1.5-V LVCMOS
JESD8-11
1.8/1.5
1.5
2.5
—
—
1.2-V LVCMOS
JESD8-12
1.2
1.2
2.5
—
—
PCI Rev 2.2
3.0
3.0
3.0
—
—
PCI-X Rev 1.0
3.0
3.0
3.0
—
—
SSTL-2 Class I, II
JESD8-9B
(2)
2.5
2.5
1.25
1.25
SSTL-18 Class I, II
JESD8-15
(2)
1.8
2.5
0.90
0.90
3.0-V PCI
3.0-V PCI-X (1)
—
(2)
1.5
2.5
0.75
0.75
HSTL-18 Class I, II
JESD8-6
(2)
1.8
2.5
0.90
0.90
HSTL-15 Class I, II
JESD8-6
(2)
1.5
2.5
0.75
0.75
HSTL-12 Class I, II
JESD8-16A
(2)
1.2
2.5
0.6
0.6
差分 SSTL-2
JESD8-9B
(2), (3)
2.5
2.5
—
1.25
差分 SSTL- 18
JESD8-15
(2), (3)
1.8
2.5
—
0.90
差分 SSTL- 15
—
(2), (3)
1.5
2.5
—
0.75
差分 HSTL- 18
JESD8-6
(2), (3)
1.8
2.5
—
0.90
差分 HSTL- 15
JESD8-6
(2), (3)
1.5
2.5
—
0.75
差分 HSTL- 12
JESD8-16A
(2), (3)
1.2
2.5
—
0.60
LVDS
ANSI/TIA/
EIA-644
(2)
2.5
2.5
—
—
RSDS 和 mini-LVDS
—
—
2.5
2.5
—
—
LVPECL
—
(2)
—
2.5
—
—
BLVDS
—
(2)
2.5
2.5
—
—
SSTL-15 Class I
表 6-1 注释 :
(1) PCI-X 不满足线性区域的 PCI-X I-V 曲线要求。
(2) 单端 SSTL/HSTL、差分 SSTL/HSTL、LVDS、LVPECL 和 BLVDS 输入缓冲器由 VCCPD 供电。
(3) 差分 SSTL/HSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
Arria II 器件手册卷 1:器件接口与集成
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准支持
6–3
表 6-2 列出了 Arria II GZ 器件所支持的 I/O 标准,以及输入和输出 VCCIO、VCCPD、VREF
和电路板 VTT 的典型值。
表 6-2. Arria II GZ 器件的 I/O 标准和电压电平 (1)
(1/2)
VCCIO (V)
I/O 标准
输入操作
标准支持
列 I/O
Bank
输出操作
行
I/O Bank
列 I/O
Bank
行
I/O Bank
VCCPD (V)
( 预驱动
电压 )
(V) (
输入参考
电压 )
VREF
(V) ( 电
路板匹配电
压)
VTT
3.3-V LVTTL
JESD8-B
3.0/2.5
3.0/2.5
3.0
3.0
3.0
—
—
3.3-V LVCMOS (3)
JESD8-B
3.0/2.5
3.0/2.5
3.0
3.0
3.0
—
—
2.5-V LVCMOS
JESD8-5
3.0/2.5
3.0/2.5
2.5
2.5
2.5
—
—
1.8-V LVCMOS
JESD8-7
1.8/1.5
1.8/1.5
1.8
1.8
2.5
—
—
1.5-V LVCMOS
JESD8-11
1.8/1.5
1.8/1.5
1.5
1.5
2.5
—
—
1.2-V LVCMOS
JESD8-12
1.2
1.2
1.2
1.2
2.5
—
—
PCI Rev 2.1
3.0
3.0
3.0
3.0
3.0
—
—
3.0-V PCI-X
PCI-X Rev
1.0
3.0
3.0
3.0
3.0
3.0
—
—
SSTL-2 Class I, II
JESD8-9B
(2)
(2)
2.5
2.5
2.5
1.25
1.25
SSTL-18 Class I, II
JESD8-15
(2)
(2)
1.8
1.8
2.5
0.90
0.90
SSTL-15 Class I
—
(2)
(2)
1.5
1.5
2.5
0.75
0.75
SSTL-15 Class II
—
(2)
(2)
1.5
—
2.5
0.75
0.75
HSTL-18 Class I, II
JESD8-6
(2)
(2)
1.8
1.8
2.5
0.90
0.90
HSTL-15 Class I
JESD8-6
(2)
(2)
1.5
1.5
2.5
0.75
0.75
HSTL-15 Class II
JESD8-6
(2)
(2)
1.5
—
2.5
0.75
0.75
HSTL-12 Class I
JESD8-16A
(2)
(2)
1.2
1.2
2.5
0.6
0.6
HSTL-12 Class II
JESD8-16A
(2)
(2)
1.2
—
2.5
0.6
0.6
差分 SSTL-2 Class I, II
JESD8-9B
(2)
(2)
2.5
2.5
2.5
—
1.25
差分 SSTL- 18 Class I,
II
JESD8-15
(2)
(2)
1.8
1.8
2.5
—
0.90
差分 SSTL- 15 Class I
—
(2)
(2)
1.5
1.5
2.5
—
0.75
差分 SSTL- 15 Class II
—
(2)
(2)
1.5
—
2.5
—
0.75
差分 HSTL- 18 Class I,
II
JESD8-6
(2)
(2)
1.8
1.8
2.5
—
0.90
差分 HSTL- 15 Class I
JESD8-6
(2)
(2)
1.5
1.5
2.5
—
0.75
差分 HSTL- 15 Class II
JESD8-6
(2)
(2)
1.5
—
2.5
—
0.75
差分 HSTL- 12 Class I
JESD8-16A
(2)
(2)
1.2
1.2
2.5
—
0.60
差分 HSTL- 12 Class II
JESD8-16A
(2)
(2)
1.2
—
2.5
—
0.60
LVDS (4)、(5)、(8)
ANSI/TIA/
EIA-644
(2)
(2)
2.5
2.5
2.5
—
—
RSDS (6)、(7)、(8)
—
(2)
(2)
2.5
2.5
2.5
—
—
mini-LVDS (6)、(7)、
(8)
—
(2)
(2)
2.5
2.5
2.5
—
—
3.0-V PCI
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准支持
6–4
表 6-2. Arria II GZ 器件的 I/O 标准和电压电平 (1)
(2/2)
VCCIO (V)
I/O 标准
LVPECL
输入操作
标准支持
—
输出操作
列 I/O
Bank
行
I/O Bank
列 I/O
Bank
行
I/O Bank
(4)
2.5
—
—
VCCPD (V)
( 预驱动
电压 )
2.5
(V) (
输入参考
电压 )
VREF
—
(V) ( 电
路板匹配电
压)
VTT
—
表 6-2 注释:
(1) VCCPD 是 2.5 或 3.0 V。对于 VCCIO = 3.0 V、VCCPD = 3.0 V。对于 VCCIO = 2.5 V 或更少,VCCPD = 2.5 V。
(2) 单端 HSTL/SSTL、差分 SSTL/HSTL 和 LVDS 输入缓冲器由 VCCPD 供电。行 I/O bank 支持真差分输入缓冲和真差分输出缓冲。列 I/O 块支持真差分输入缓冲,
但不支持真差分输出缓冲。I/O 管脚成对配对,以支持差分标准。列 I/O 差分 HSTL 和 SSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
(3) 要了解关于 Arria II 器件中支持的 3.3-V LVTTL/LVCMOS 标准的详细信息,请参考 第 6-13 页 “3.3-V I/O 接口 ”。
(4) 列 I/O bank 对于输入时钟操作支持 LVPECL I/O 标准。在列 I/O 上的时钟输入,当配置为差分时钟输入时,由 VCCCLKIN 供电。当配置为单端时钟输入时,它
们由 VCCIO 供电。在行 I/O 上的差分时钟输入由 VCCPD 供电。
(5) 列和行 I/O bank 支持 LVDS 输出使用两个单端输出缓冲,一个外部单电阻 (LVDS_E_1R) 和一个三电阻 (LVDS_E_3R) 网络。
(6) 行 I/O bank 支持 RSDS 和 mini-LVDS I/O 标准,在不具备电阻网络的情况下,使用一个真 LVDS 输出缓冲。
(7) 列和行 I/O bank 支持 RSDS 和 mini-LVDS I/O 标准,利用一个单电阻 (RSDS_E_1R 和 mini-LVDS_E_1R) 和三电阻 (RSDS_E_3R 和 mini-LVDS_E_3R) 网络,使用
两个单端输出缓冲。
(8) 支持三态功能的伪差分输出标准包括:LVDS_E_1R、LVDS_E_3R、RSDS_E_1R、RSDS_E_3R、Mini_LVDS_E_1R 和 Mini_LVDS_E_3R。要了解详细信息,请参考
I/O Buffer (ALTIOBUF) Megafunction User Guide。
f 对于每个 I/O 标准详细的电气特性的信息,请参考 Device Datasheet for Arria II
Devices。
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第 6 章 : Arria II 器件中的 I/O 特性
I/O Bank
6–5
I/O Bank
Arria II GX 器件包含多达 16 个 I/O bank,如图 6-1 所示。左边的 I/O bank 块专用
于高速收发器。Bank 3C 和 8C 专用于配置管脚。剩下的 bank 是支持所有的单端和差分
I/O 标准的用户 I/O bank。
图 6-1. Arria II GX 器件中的 I/0 Bank(1), (2), (3), (4), (5), (6), (7)
Bank 8B
Bank 8A
Bank 7A
Bank 7B
GXB3
Bank 6B
Bank 8C
Bank 6A
Bank 5A
GXB0
Bank 5B
GXB1
GXB2
These I/O Banks Support:
3.3-V LVTTL/LVCMOS, 3.0-V LVTTL/LVCMOS,
2.5-V LVTTL/LVCMOS, 1.8-V LVTTL/LVCMOS,
1.5-V LVCMOS, 1.2-V LVCMOS,
True LVDS, Emulated LVDS, BLVDS, RSDS, mini-LVDS,
SSTL-2, SSTL-18, SSTL-15,
HSTL-18, HSTL-15, HSTL-12,
Differential SSTL-2, Differenital SSTL-18,
Differential SSTL-15, Differential HSTL-18,
Differential HSTL-15, and Differential HSTL-12
Bank 3C
Bank 3B
Bank 3A
Bank 4A
Bank 4B
图 6-1 注释:
(1) Bank GXB0、GXB1、GXB2 和 GXB3 是高速收发器 I/O 专用 bank。
(2) Bank 3C 和 8C 是专用的配置 bank,并没有用户 I/O 管脚。
(3) 带 DPA 的 LVDS 在 bank 5A、5B、6A 和 6B 中被支持。
(4) 差分 HSTL 和 SSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
(5) 差分 HSTL 和 SSTL 输出不是真差分输出。它们使用第二个输出编程为反转输出的两个单端输出。
(6) 图 6-1 是硅晶片的表面示意图,与倒装芯片的镜像图一致。
(7) PLL_CLKOUT 管脚仅支持伪差分 I/O 标准,但不是真差分 I/O 标准。
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第 6 章 : Arria II 器件中的 I/O 特性
I/O Bank
6–6
Arria II GZ 器件包含多达 20 个的 I/O bank,如图 6-2 所示。每个 I/O bank 利用专
用电路,可支持高性能外部存储器接口。I/O 管脚成对配对 , 以支持差分标准。除了
clk[1,3,8,10]、 PLL_L[1,4]_clk 和 PLL_R[1,4]_clk 管脚仅支持差分输入外,其余每
个配对的 I/O 管脚均可支持差分输入和输出缓冲。
图 6-2. Arria II GZ 器件中的 I/0 Bank(1), (2), (3), (4), (5), (6), (7), (8)
I/O banks 4A, 4B & 4C support all
single-ended and differential input
and output operation.
I/O banks 3A, 3B & 3C support all
single-ended and differential input
and output operation.
Bank 3A
Bank 3B
Bank 3C
Bank 4C
Bank 4B
Bank 4A
图 6-2 注释:
(1) 差分 HSTL 和 SSTL 输出不是真差分输出。它们使用第二个输出编程为反转输出的两个单端输出。
(2) 列 I/O 差分 HSTL 和 SSTL 输入使用没有 RD OCT 支持的 LVDS 差分输入缓冲。
(3) 列 I/O 支持 LVDS 输出使用单端缓冲和外部电阻网络。
(4) 列 I/O 支持带有片上钳位二极管的 PCI/PCI-X。行 I/O 支持带有外部钳位二极管的 PCI/PCI-X。
(5) 在列 I/O 上的时钟输入,当配置为差分时钟输入时,由 VCCCLKIN 供电。当配置为单端时钟输入时,它们由 VCCIO 供电。所有的输出
使用相应的 bank VCCIO。
(6) 行 I/O 支持真 LVDS 输出缓冲。
(7) 列和行 I/O bank 对于输入时钟操作支持 LVPECL 标准。
(8) 图 6-2 是硅晶片的表面示意图,与倒装芯片的镜像图一致。
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Transceiver Bank
GXBR2
Transceiver Bank
GXBR1
Bank5C
Row I/O banks support LVTTL, LVCMOS, 2.5-V, 1.8V, 1.5-V, 1.2-V, SSTL-2 Class I & II, SSTL-18 Class I
& II, SSTL-15 Class I, HSTL-18 Class I & II, HSTL-15
Class I, HSTL-12 Class I, LVDS, RSDS, mini-LVDS,
differential SSTL-2 Class I & II, differential SSTL-18
Class I & II, differential SSTL-15 Class I, differential
HSTL-18 Class I & II, differential HSTL-15 Class I and
differential HSTL-12 Class I standards for input and
output operation.
SSTL-15 class II, HSTL-15 Class II, HSTL-12 Class II,
differential SSTL-15 Class II, differential HSTL-15
Class II, differential HSTL-12 Class II standards are
only supported for input operations
Transceiver Bank
GXBR0
Bank 6C
I/O banks 7A, 7B & 7C support all
single-ended and differential input
and output operation.
Bank 6A
Bank 7A
Bank 5A
Bank 1A
Bank 1C
Bank 7B
Bank 7C
I/O banks 8A, 8B & 8C support all
single-ended and differential input
and output operation.
Bank 2C
Bank 2A
Transceiver Bank
GXBL2
Transceiver Bank
GXBL1
Transceiver Bank
GXBL0
Bank 8C
Bank 8B
Bank 8A
第 6 章 : Arria II 器件中的 I/O 特性
I/O Bank
6–7
组件化 I/O Bank
Arria II 器件的 I/O 管脚分布在称为组件化 I/O bank 的组中。根据器件的密度,I/O
bank 的数量可从 6 到 20 的范围。表 6-3 和表 6-4 显示了 I/O 管脚在每个 I/O bank
上的可用数量。
表 6-3. 在每个 Arria II GX I/O Bank 中的可用 I/O 的管脚 (1)
封装
358- 管脚
倒装芯片
UBGA
572- 管脚
倒装芯片
FBGA
780- 管脚
倒装芯片
FBGA
1152- 管脚
倒装芯片
FBGA
Bank
器件
总数量
3A
3B
4A
4B
5A
5B
6A
6B
7A
7B
8A
8B
EP2AGX45
22
—
38
—
18
—
18
—
38
—
22
—
156
EP2AGX65
22
—
38
—
18
—
18
—
38
—
22
—
156
EP2AGX45
38
—
38
—
50
—
50
—
38
—
38
—
252
EP2AGX65
38
—
38
—
50
—
50
—
38
—
38
—
252
EP2AGX95
38
—
42
—
50
—
50
—
38
—
42
—
260
EP2AGX125
38
—
42
—
50
—
50
—
38
—
42
—
260
EP2AGX45
54
—
70
—
66
—
50
—
70
—
54
—
364
EP24GX65
54
—
70
—
66
—
50
—
70
—
54
—
364
EP2AGX95
54
—
74
—
66
—
50
—
70
—
58
—
372
EP2AGX125
54
—
74
—
66
—
50
—
70
—
58
—
372
EP2AGX190
54
—
74
—
66
—
50
—
70
—
58
—
372
EP2AGX260
54
—
74
—
66
—
50
—
70
—
58
—
372
EP2AGX95
70
—
74
16
66
—
66
—
70
16
74
—
452
EP2AGX125
70
—
74
16
66
—
66
—
70
16
74
—
452
EP2AGX190
70
32
74
32
66
32
66
32
70
32
74
32
612
EP2AGX260
70
32
74
32
66
32
66
32
70
32
74
32
612
表 6-3 注释:
(1) I/O 管脚的数量包括所有的通用 I/O、专用时钟管脚和复用配置管脚。收发器管脚和专用配置管脚不包括在 I/O 管脚列表中。
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6–8
Arria II 器件手册卷 1:器件接口与集成
表 6-4. 在每个 Arria II GZ I/O Bank 中的可用 I/O 管脚 (1)
Bank
封装
780- 管脚
倒装芯片 FBGA
1152- 管脚
倒装芯片 FBGA
1517- 管脚
倒装芯片 FBGA
器件
总数量
1A
1C
2A
2C
3A
3B
3C
4A
4B
4C
5A
5C
6A
6C
7A
7B
7C
8A
8B
8C
EP2AGZ300
—
1
—
—
40
—
28
40
—
30
—
—
—
—
40
—
30
40
—
32
281
EP2AGZ350
—
1
—
—
40
—
28
40
—
30
—
—
—
—
40
—
30
40
—
32
281
EP2AGZ225
46
42
—
—
40
24
30
40
24
30
—
—
46
42
40
24
30
40
24
32
554
EP2AGZ300
46
42
—
—
40
24
30
40
24
30
—
—
46
42
40
24
30
40
24
32
554
EP2AGZ350
46
42
—
—
40
24
30
40
24
30
—
—
46
42
40
24
30
40
24
32
554
EP2AGZ225
46
42
48
42
40
24
30
40
24
30
48
42
46
42
40
24
30
40
24
32
734
EP2AGZ300
46
42
48
42
40
24
30
40
24
30
48
42
46
42
40
24
30
40
24
32
734
EP2AGZ350
46
42
48
42
40
24
30
40
24
30
48
42
46
42
40
24
30
40
24
32
734
表 6-4 注释:
(1) I/O 管脚的数量包括所有的通用 I/O、专用时钟管脚和复用配置管脚。收发器管脚和专用配置管脚不包括在 I/O 管脚列表中。
第 6 章 : Arria II 器件中的 I/O 特性
I/O Bank
Altera 公司 2011 年 12 月
第 6 章 : Arria II 器件中的 I/O 特性
I/O Bank
6–9
在 Arria II 器件中,每侧 I/O bank 的最大数量 ( 配置 bank 除外 ),是四个或六个,
这取决于器件密度。所有的 Arria II 器件支持在器件密度和封装之间的移植。在器件
每侧不同数量的 I/O bank 之间移植时,"B" bank 被移除或插入。例如,当从一个 12bank 器件移到一个 8- bank 器件时,所丢弃的 bank 是 "B" bank,即:3B、5B、6B 和
8B。同样地,当从一个 8- bank 器件移到一个 12- bank 器件时,所添加的 bank 是 "B"
bank,即:3B、5B、6B 和 8B。
从一个较小的器件移植到一个较大的器件过程中,bank 的大小增加或保持相同,但不
会缩小。表 6-5 和表 6-6 列出了在器件密度和封装之中的管脚移植。
表 6-5. 在 Arria II GX 器件上密度之中的管脚移植 (1)
封装
器件
管脚类型
EP2AGX45
EP2AGX65
EP2AGX95
EP2AGX125
EP2AGX190
EP2AGX260
358- 管脚
倒装芯片
UBGA
I/O
144
144
—
—
—
—
时钟
12
12
—
—
—
—
XCVR 通道
4
4
—
—
—
—
572- 管脚
倒装芯片
FBGA
I/O
240
240
248
248
—
—
时钟
12
12
12
12
—
—
XCVR 通道
8
8
8
8
—
—
780- 管脚
倒装芯片
FBGA
I/O
352
352
360
360
360
360
时钟
12
12
12
12
12
12
XCVR 通道
8
8
12
12
12
12
1152- 管脚
倒装芯片
FBGA
I/O
—
—
440
440
600
600
时钟
—
—
12
12
12
12
XCVR 通道
—
—
12
12
16
16
表 6-5 注释:
(1) 每个收发器通道由两个发射 (Tx) 管脚、两个接收 (Rx) 管脚和一个收发器时钟管脚组成。
表 6-6. 在 Arria II GZ 器件上密度之中的管脚移植 (1)
(1/2)
器件
封装
780- 管脚
倒装芯片 FBGA
1152- 管脚
倒装芯片 FBGA
管脚类型
EP2AGZ225
EP2AGZ300
EP2AGZ350
I/O
—
280
280
时钟
—
1
1
XVCR 通道
—
16
16
I/O
550
550
550
时钟
4
4
4
XVCR 通道
16
16
16
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–10
表 6-6. 在 Arria II GZ 器件上密度之中的管脚移植 (1)
(2/2)
器件
封装
1517- 管脚
倒装芯片 FBGA
管脚类型
EP2AGZ225
EP2AGZ300
EP2AGZ350
I/O
726
726
726
时钟
8
8
8
XVCR 通道
24
24
24
表 6-6 注释:
(1) 每个收发器通道由两个 Tx 管脚、两个 Rx 管脚和一个收发器时钟管脚组成。
I/O 结构
在 Arria II 器件中的 I/O 单元 (IOE) 包含双向 I/O 缓冲器和 I/O 寄存器,来支持一个
完全嵌入式的双向单倍数据速率 (SDR) 或 2 倍数据速率 (DDR) 的传送。IOE 位于
Arria II 器件外设周围的 I/O 模块。每行列 I/O 模块均有多达 4 个 IOE。行 IOE 驱动
行、列或直接链接互联。列 IOE 驱动列互联。
Arria II 双向 IOE 支持以下特性:
■
可编程输入延迟
■
可编程输出电流强度
■
可编程摆率
■
可编程总线保持
■
可编程上拉电阻
■
可编程输出延迟
■
开漏输出
■
RS OCT
■
RD OCT
■
对于 Arria II GZ 器件的 RT OCT
■
对于 Arria II GZ 器件的动态 OCT
■
PCI 钳位二极管
Arria II 器件手册卷 1:器件接口与集成
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–11
I/O 寄存器由用于处理管脚至内核的数据的输入路径、用于处理内核至管脚的数据的输
出路径和用于处理 OE 信号至输出缓冲的输出使能路径组成。这些寄存器实现更快的源
同步 (source-synchronous) 寄存器到寄存器 (register-to-register) 的传输和重同
步。您可以旁路每个输出模块和输出使能路径。图 6-3 和图 6-4 显示了 Arria II IOE
的结构。
图 6-3. Arria II GX 器件的 IOE 结构
OE Register
PRN
Q
D
OE
from
Core
Output Enable
Pin Delay
OE Register
D
PRN
VCCIO
Q
VCCIO
PCI Clamp
Output Register
D
Write
Data
form
Core
PRN
Q
PRN
From OCT
Calobration
Block
Output Buffer
Output Pin
Delay
Output Register
D
Programmable
Pull-Up Resistor
Programmable
Current
Strength and
Slew Rate
Control
On-Chip
Termination
Open Drain
Q
Input Buffer
Input Pin Delay
to Input Register
To
Core
To
Core
Input Pin Delay
to internal Cells
Input Register
D
Read
Data
to
Core
Bus-Hold
Circuit
PRN
Q
Synchronization
Registers
Input Register
D
PRN
Q
Input Register
D
PRN
Q
DQS
CQn
clkin
DQS Bus
to
Input Register Delay
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–12
图 6-4. Arria II GZ 器件的 IOE 结构 (1), (2)
Firm Core
DQS Logic Block
OE Register
OE
from
Core
2
Half Data
Rate Block
D
Dynamic OCT Control (2)
OE Register
D
D6_OCT
D5_OCT
PRN
Q
VCCIO
D5, D6
Delay
PRN
Q
VCCIO
PCI Clamp
Programmable
Pull-Up Resistor
Programmable
Current
Strength and
Slew Rate
Control
Output Register
Write
Data
from
Core
4
D
Half Data
Rate Block
PRN
Q
From OCT
Calibration
Block
Output Buffer
D5, D6
Delay
Output Register
D
PRN
Q
D2 Delay
Input Buffer
D3_0
Delay
clkout
To
Core
D3_1
Delay
To
Core
Read
Data
to
Core
4
D1
Delay
Bus-Hold
Circuit
Input Register
PRN
D
Q
Half Data
Rate Block
Input Register
Input Register
PRN
D
DQS
CQn
On-Chip
Termination
Open Drain
PRN
Q
D
Q
D4 Delay
clkin
图 6-4 注释:
(1) D3_0 和 D3_1 延迟在 Quartus® II 软件中具有相同的可用设置。
(2) 每个 DQ/DQS 组可用一个动态 OCT 控制。
f 要了解关于 I/O 寄存器和它们如何用于存储器应用中的详细信息,请参考 External
Memory Interfaces in Arria II Devices 章节。
Arria II 器件手册卷 1:器件接口与集成
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–13
3.3-V I/O 接口
Arria II I/O 缓冲器支持 3.3- V I/O 标准。可以将它们用作设计中的发射器或接收
器。当 Arria II GX 器件的 VCCIO 电压由 3.3 V 或 3.0 V 供电,或 Arria II GZ 器件仅
由 3.0 V 供电时,输出高电压 (VOH)、输出低电压 (VOL)、输入高电压 (VIH) 和输入低电
压 (VIL) 电平,满足由带有裕量的 EIA/JEDEC 标准 JESD8- B 定义的 3.3- V I/O 标准规
格。
使用 Arria II 期间的 3.3V I/O 系统,为了确保器件的可靠性和正常运行,不可超过
绝对最大额定值。Altera 建议实行 IBIS 仿真,来确定过冲和下冲电压均在指定范围
内。
当您将 Arria II 器件作为发射器使用时,限制 I/O 管脚上的过冲和下冲的方法包括使
用较慢摆率和串行匹配。传输线的影响导致在接收器上大的电压偏差和在驱动器和传
输线之间的阻抗不匹配相关。通过将驱动器上的阻抗匹配到传输线上的特性阻抗,您
可以极大地减少过冲电压。您可以使用一个串行匹配电阻 , 放置在接近驱动器的地方,
来将总驱动器阻抗匹配到传输线阻抗。除了 3.3-V LVTTL 和 3.3-V LVCMOS I/O 标准,
Arria II 器件在所有 I/O bank 中支持所有 LVTTL/LVCMOS I/O 标准的 RS OCT。
当您将 Arria II 器件作为接收器使用时,使用一个钳位二极管 ( 片内或片外 ) 来限制
过冲。Arria II 器件为 I/O 管脚提供一个可选的片内钳位二极管。您可以使用这个二
极管,来防止 I/O 管脚的过冲电压。
另一个限制过冲的方法是使用一个 3.0-V VCCIO bank 供电电压。这一方法中,钳位二极
管 ( 片内或片外 ),在直流和交流输入电压规格中可以充分地钳位过冲电压。 钳位电
压可以表示成供电电压 (VCCIO) 和二极管正向电压的总和。通过使用 3.0 V 的 VCCIO,您
可以减少所有 I/O 标准的过冲和下冲,包括 3.3-V LVTTL/LVCMOS、3.0- V
LVTTL/LVCMOS 和 3.0-V PCI/PCI-X。此外,将 VCCIO 降低至 3.0 V,还减少功耗。
f 要了解关于绝对最大额定值和允许的最大过冲跳变过程的详细信息,请参考 Devices
Datasheet for Arria II Devices 章节。
外部存储器接口
除了每个 IOE 上的 I/O 寄存器,Arria II 器件在所有 I/O bank 上也具有专用寄存器和
相移电路,用于连接外部存储器接口。
f 要了解关于外部存储器接口的详细信息,请参考 External Memory Interfaces in
Arria II Devices 章节。
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–14
具有 DPA 支持的高速差分 I/O
Arria II 器件对于高速差分 I/O 的支持具有以下专用电路:
■
差分 I/O 缓冲器
■
发射串化器
■
接收解串器
■
数据重新对齐电路
■
动态相位对齐器 (DPA)
■
同步器 (FIFO 缓冲器 )
■
锁相环 (PLL)
f 要了解关于 DPA 支持的详细信息,请参考 High- Speed Differential I/O Interfaces
and DPA in Arria II Devices 章节。
可编程电流强度
每个 Arria II I/O 管脚的输出缓冲对于某些 I/O 标准具有一个可编程电流强度控制。
您可以修改电流驱动强度,来减少远距离传输线路或者传统背板带来的高信号衰减影
响。您可以控制 LVTTL、LVCMOS、SSTL 和 HSTL 标准上的一些电流强度水平。表 6-7 和
表 6-8 列出了 Arria II 器件的可编程电流强度的设置。
表 6-7. Arria II GX 器件的可编程电流强度 (1)
I/O 标准
(1/2)
对于顶端、底部和右侧 I/O 管脚的
IOL / IOH 电流强度设置 (mA)
3.3-V LVTTL (2)
[12], 8, 4
3.3-V LVCMOS (2)
[2]
3.0-V LVTTL
16, 12, 8, 4
3.0-V LVCMOS
16, 12, 8, 4
2.5-V LVTTL/LVCMOS
16, 12, 8, 4
1.8-V LVTTL/LVCMOS
16, 12, 10, 8, 6, 4, 2
1.5-V LVCMOS
16, 12, 10, 8, 6, 4, 2
1.2-V LVCMOS
12, 10, 8, 6, 4, 2
SSTL-2 Class I
12, 8
SSTL-2 Class II
16
SSTL-18 Class I
12, 10, 8
SSTL-18 Class II
16, 12
SSTL-15 Class I
12, 10, 8
HSTL-18 Class I
12, 10, 8
HSTL-18 Class II
16
HSTL-15 Class I
12, 10, 8
HSTL-15 Class II
16
HSTL-12 Class I
12, 10, 8
HSTL-12 Class II
16
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–15
表 6-7. Arria II GX 器件的可编程电流强度 (1)
I/O 标准
(2/2)
对于顶端、底部和右侧 I/O 管脚的
IOL / IOH 电流强度设置 (mA)
BLVDS
8, 12, 16
表 6-7 注释:
(1) 在 Quartus II 软件中,对于所有非电压参考和 HSTL/SSTL Class I I/O 标准的默认电流强度设置是不
带校准的 50- Ω RS OCT。对于 HSTL/SSTL Class II I/O 标准的默认设置是不带校准的 25- Ω RS OCT。
(2) 在 Quartus II 软件中的默认电流强度设置是显示在方括号中 [] 的电流强度。
表 6-8. Arria II GZ 器件的可编程电流强度 (1), (2)
列 I/O 管脚的
IOH / IOL 电流强度设置
(mA)
行 I/O 管脚的
IOH / IOL 电流强度设置
(mA)
3.3-V LVTTL
16, 12, 8, 4
12, 8, 4
3.3-V LVCMOS
16, 12, 8, 4
8, 4
2.5-V LVCMOS
16, 12, 8, 4
12, 8, 4
1.8-V LVCMOS
12, 10, 8, 6, 4, 2
8, 6, 4, 2
1.5-V LVCMOS
12, 10, 8, 6, 4, 2
8, 6, 4, 2
1.2-V LVCMOS
8, 6, 4, 2
4, 2
SSTL-2 Class I
12, 10, 8
12, 8
SSTL-2 Class II
16
16
SSTL-18 Class I
12, 10, 8, 6, 4
12, 10, 8, 6, 4
SSTL-18 Class II
16, 8
16, 8
SSTL-15 Class I
12, 10, 8, 6, 4
8, 6, 4
SSTL-15 Class II
16, 8
—
HSTL-18 Class I
12, 10, 8, 6, 4
12, 10, 8, 6, 4
HSTL-18 Class II
16
16
HSTL-15 Class I
12, 10, 8, 6, 4
8, 6, 4
HSTL-15 Class II
16
—
HSTL-12 Class I
12, 10, 8, 6, 4
8, 6, 4
HSTL-12 Class II
16
—
I/O 标准
表 6-8 注释:
(1) 在 Quartus II 软件中,对于所有非电压参考以及 HSTL 和 SSTL Class I I/O 标准的默认设置是不带校
准的 50- Ω RS OCT。对于 HSTL 和 SSTL Class II I/O 标准的默认设置是不带校准的 25- Ω RS OCT。
(2) 3.3-V LVTTL 和 3.3-V LVCMOS 支持使用 3.0 V 的 VCCIO 和 VCCPD。
1
Altera 建议执行 IBIS 或者 SPICE 仿真,为特定的应用确定正确的电流强度设置。
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–16
可编程摆率控制
每个 Arria II 器件的普通和双重功能 I/O 管脚的输出缓冲具有一个可配置低噪声或高
速性能的可编程输出摆率控制。一个较快的摆率为高性能系统提供高速跳变。一个较
慢的摆率有助于降低系统的噪声,但会增加上升和下降沿上的额定延迟。每个 I/O 管
脚有一个独立的摆率控制,允许您在管脚至管脚的基础上指定摆率。
1
您不能使用带 RS OCT 的可编程摆率功能。
表 6-9 列出了 Quartus II 软件中默认的摆率设置。
表 6-9. Arria II 器件默认的摆率设置
Arria II GX 器件
Arria II GZ 器件
摆率选
项
默认摆
率
( 快速 )
摆率选
项
默认摆
率
( 快速 )
0, 1
1
0, 1, 2,
3
3
1
1
0, 1, 2,
3
3
0, 1
1
0, 1, 2,
3
3
LVDS_E_1R、mini-LVDS_E_1R 和 RSDS_E_1R(2)
1
1
0, 1, 2,
3
3
LVDS_E_3R、mini-LVDS_E_3R 和 RSDS_E_3R
1
1
0, 1, 2,
3
3
I/O 标准
1.2-V、1.5-V、1.8-V、2.5-V LVCMOS 和 3.3- V LVTTL/LVCMOS(1)
SSTL-2、SSTL-18、SSTL-15、HSTL- 18、HSTL-15 和 HSTL-12
3.0-V PCI/PCI-X
表 6-9 注释:
(1) 可编程摆率不支持 Arria II GX 器件中的 3.3-V LVTTL/LVCMOS。
(2) LVDS_E_1R 和 mini-LVDS_E_1R 在 Arria II GX 器件中不支持。
在存储器接口应用中,或者输出管脚具有高容性负载的情况下,您可以使用更快的摆
率来改善有效时序裕量。
1
Altera 建议执行 IBIS 或者 SPICE 仿真,为特定的应用确定正确的摆率设置。
开漏输出
Arria II 器件对每个 I/O 管脚提供一个可选的开漏输出 ( 相当于一个开漏集电器输出
)。当配置为开漏时,输出逻辑值为 high-z 或者 0。您必须使用一个外部上拉电阻将
high-Z 输出上拉到逻辑高电平。
Arria II 器件手册卷 1:器件接口与集成
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–17
总线保持
每个 Arria II 器件 I/O 管脚提供一个可选的总线保持功能。总线保持电路可以稍微将
I/O 管脚上的信号保持在其最后驱动状态。由于总线保持功能将管脚的最后驱动状态保
持直到下一个输入信号出现,当总线处于三态时,不需要外部上拉和下拉电阻器来保
持信号水平。
当噪声导致意外高频开关时,总线保持电路也会将非驱动管脚拉离输入阈值电压。您
可以单独为每个 I/O 管脚选择这一功能。总线保持输出驱动不超过 VCCIO,以防止过驱
动信号。如果您使能总线保持功能,那么您不能使用可编程上拉选项。如果 I/O 引脚
为差分信号配置,那么总线保持功能是禁用的。
总线保持电路使用一个额定阻值的电阻,稍微上拉最后驱动状态,它仅在配置之后有
效。当进入用户模式时,总线保持电路采集管脚中出现在配置最后的值。
f 要了解关于驱动这个电阻器的特定持续电流和用于识别下一个驱动输入电平的过驱动
电流的详细信息,请参考 Device Datasheet for Arria II Devices 章节。
可编程上拉电阻
每个 Arria II 器件 I/O 管脚在用户模式期间,提供一个可选的可编程上拉电阻。如果
为 I/O 管脚使能这一功能,那么上拉电阻器稍微将 I/O 保持到 VCCIO 电平。
可编程上拉电阻仅支持用户 I/O 管脚,但不支持专用配置管脚、JTAG 管脚,或专用时
钟管脚。如果使能可编程上拉选项,那么不能使用总线保持功能。
可编程预加重
Arria II LVDS 发射器支持可编程预加重,以补偿传输线路上的频率依赖衰减。对于可
编程预加重控制,Quartus II 软件中 Arria II GX 器件有两种设置,Arria II GZ 器件
有四种设置。
f 要了解关于可编程预加重的详细信息,请参考 High- Speed Differential I/O
Interfaces and DPA in Arria II Devices 章节。
可编程差分输出电压
Arria II LVDS 发射器支持可编程 VOD。可编程 VOD 设置允许调整输出眼高度,以优化走
线长度及功耗。更高的 VOD 摆动可提高接收器端的电压容限,而更小的 VOD 摆动可降低
功耗。
f 要了解关于可编程 VOD 的详细信息,请参考 High-Speed Differential I/O Interfaces
and DPA in Arria II Devices 章节。
Altera 公司 2011 年 12 月 Arria II 器件手册卷 1:器件接口与集成
第 6 章 : Arria II 器件中的 I/O 特性
I/O 结构
6–18
多种电压 I/O 接口
Arria II 体系结构支持多种电压 I/O 接口功能,实现所有封装中的 Arria II 器件与不
同供电电压的系统连接。
根据输出要求,可以将 VCCIO 管脚连接到表 6-10 列出的电源电平上。输出电平与相同
电压和电源的系统兼容。( 例如,当 VCCIO 管脚连接到 1.5-V 供电时,输出电平与
1.5-V 系统兼容 )。
您必须将 Arria II GX VCCPD 电源管脚连接到 2.5-、3.0-,或 3.3-V 的电源,并且将
Arria II GZ VCCPD 电源管脚连接到 2.5 或 3.0-V 的电源。使用这些电源管脚,为输出
缓冲器提供预驱动电源来提高输出管脚的性能。表 6-10 列出了 Arria II 的多种电压
I/O 支持。
表 6-10. Arria II 器件的多种电压 I/O 支持 (1)
输入信号 (V)
VCCIO (V)
输出信号 (V)
(2)
1.2
1.2
v
—
—
1.5
—
v
v
—
—
1.8
—
v
v
—
—
2.5
—
—
—
v
3.0
—
—
—
3.3 (5)
—
—
—
1.5
1.8
2.5
—
3.0
—
v
3.3
1.2
1.5
1.8
2.5
3.0
3.3
—
v
—
—
—
—
—
—
—
v
—
—
—
—
—
—
—
v
—
—
—
(3)(4)
(3)(4)
v
—
—
—
v
—
—
v
v(4)
v(4)
—
—
—
—
v
—
v
v(4)
v(4)
—
—
—
—
—
v
表 6-10 注释:
(1) 管脚电流可能会比默认值略高。您必须验证驱动器件的 VOL 最大化和 VOH 最小化电压不会违背 Arria II 适用的 VIL 最大化和 VIH 最
小化电压规格。
(2) Arria II 器件上的每个 I/O bank 都有自身的 VCCIO 管脚,并且仅支持一个 VCCIO,1.2、1.5、1.8、2.5、3.0,或是 3.3 V。LVDS
I/O 标准不支持 3.0 或 3.3 V 的 VCCIO。LVDS 输入操作支持 1.2、1.5、1.8,或 2.5 V 的 VCCIO。LVDS 输出操作仅支持 2.5 V 的
VCCIO。
(3) Altera 建议在 VCCIO 是 2.5 V 并且输入信号是 3.0 或 3.3 V 时,使用一个外部钳位二极管。
(4) Altera 建议对于 Arria II GZ 器件,当输入信号为 3.0 V 或者 3.3 V 时,在行 I/O 管脚上使用一个外部钳位二极管。
(5) 不适用于 Arria II GZ 器件。
Arria II 器件手册卷 1:器件接口与集成
Altera 公司 2011 年 12 月
第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–19
OCT 支持
Arria II 器件采用 OCT,以提供 I/O 阻抗匹配和端接能力。OCT 保持信号质量,节省电
路板空间,并降低外部组件成本
Arria II 器件支持以下特性:
■
Arria II 器件的不带校准 RS OCT
■
Arria II 器件的带校准 RS OCT
■
Arria II GZ 器件的左移 RS OCT 控制
■
Arria II GZ 器件带校准的扩展 RS OCT
■
Arria II LVDS 输入 I/O 标准的 RD OCT
■
Arria II GZ 器件的带校准 RT OCT
■
Arria II GZ 器件单端 I/O 标准的动态 RS 和 RT OCT
Arria II 器件所有用户 I/O bank 均支持 OCT,可以通过选择 OCT I/O 的各种标准来实
现。如果使用相同的 VCCIO 电源电压,那么 Arria II 器件支持在同一 bank 中使用不
同的 I/O 标准。您可以分别配置 I/O bank 中的每个 I/O 缓冲器,以支持 OCT 或可编程
电流强度。但不支持对同一个 I/O 缓冲器,同时为相同的 I/O 缓冲器配置 RS OCT 和可
编程电流强度。
一对 RUP 和 RDN 管脚对于 Arria II GX 串行校准匹配后可用,对于 ArriaII GZ 是串行
和并行校准匹配共享的。 RUP 和 RDN 管脚利用它们所在的 I/O bank 分别共享相同的
VCCIO 和 GND。如果您不使用校准电路,那么 RUP 和 RDN 管脚是复用 I/O,并作为普通
I/O 功能。
对于 RS OCT,连接如下:
■
RUP管脚通过一个外部 25Ω ±1% 或者 50Ω ±1% 的电阻器,分别为 25Ω 或者 50Ω 的片
内串行匹配阻值连接 VCCIO。
■
RDN管脚通过一个外部25Ω ±1%或者50Ω ±1%的电阻器,分别为25Ω或者50Ω的RS
OCT 值连接 GND。
对于 RT OCT,连接如下:
■
RUP 管脚通过一个外部 50Ω ±1% 的电阻器,连接到 VCCIO。
■
RDN 管脚通过一个外部 50Ω ±1% 的电阻器,连接到 GND。
Arria II 器件的不带校准 RS OCT
Arria II 器件支持驱动阻抗匹配,为 I/O 驱动器提供受控输出阻抗,与传输线路的阻
抗紧密地匹配。结果,您可以极大地减少反射。Arria II 器件支持单端 I/O 标准的 RS
OCT。
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第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–20
显示在图 6-5 的 RS 是输出晶体管固有的阻抗。典型的 R S 值是 25Ω 和 50Ω。
图 6-5. Arria II 器件的不带校准 RS OCT
Arria II GX Driver
Series Termination
Receiving
Device
VCCIO
RS
ZO = 50 
RS
GND
使用 OCT 为:
■
SSTL Class I 标准 — 选择 50- Ω on-chip series termination 设置,从而消除外部
25-Ω RS ( 来匹配 50-Ω 传输线路 )。
■
SSTL Class II标准—选择25- Ω on- chip series termination设置(来匹配50-Ω传
输线路,并且将近端外部 50- Ω 上拉到 VTT)。
Arria II 器件的带校准 RS OCT
Arria II 器件在所有 I/O bank 中支持带校准 RS OCT。RS OCT 校准电路对比 I/O 缓冲器
的总阻抗和外部 25-Ω ±1% 或者 50-Ω ±1% 电阻器,连接到 RUP 和 RDN 管脚,并且动
态地使能或者禁用晶体管,直到它们相匹配。
显示在图 6-6 的 RS 是输出晶体管固有的阻抗。校准出现在配置的最后。当校准电路搜
索到正确的阻抗时,它将断电并停止改变驱动器的特性。
图 6-6. Arria II 器件的带校准 RS OCT
Arria II Driver
Series Termination
Receiving
Device
VCCIO
RS
ZO = 50 
RS
GND
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第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–21
表 6-11 列出了支持带和不带校准 RS OCT 的 I/O 标准。
表 6-11. Arria II 器件的带和不带校准 RS OCT 可选的 I/O 标准
RS OCT 匹配设置
I/O 标准
行 I/O (Ω)
列 I/O (Ω)
50
50
25
25
50
50
25
25
50
50
25
25
50
50
25
25
50
50
25 (3)
25
50
50
25 (3)
25
SSTL-2 Class I
50
50
SSTL-2 Class II
25
25
SSTL-18 Class I
50
50
SSTL-18 Class II
25
25
SSTL-15 Class I
50
50
SSTL-15 Class II (2)
—
25
HSTL-18 Class I
50
50
HSTL-18 Class II
25
25
HSTL-15 Class I
50
50
HSTL-15 Class II
25 (3)
25
HSTL-12 Class I
50
50
HSTL-12 Class II
25 (3)
25
3.3-V LVTTL/LVCMOS (1),(2)
3.0-V LVTTL/LVCMOS
2.5-V LVTTL/LVCMOS
1.8-V LVTTL/LVCMOS
1.5-V LVCMOS
1.2-V LVCMOS
表 6-11 注释:
(1) 3.3-V LVTTL/LVCMOS 标准支持在 3.0 V 中使用 VCCIO。
(2) 仅适用于 Arria II GZ 器件。
(3) 仅适用于 Arria II GX 器件。
Arria II GZ 器件的左移 RS OCT 控制
Arria II GZ 器件支持左移串行匹配控制。您可以使用左移串行匹配控制来校准 RS
OCT,利用外部参考电阻器一半的阻抗值连接到 RUP 和 RDN 管脚。这一特性在相同的
VCCIO 中要求 25- Ω 和 50- Ω 校准的 RS OCT 的运用是有用的。例如,如果您的应用对于
SSTL- 2 Class I 和 Class II I/O 标准要求 25- Ω 和 50- Ω 校准的 RS OCT,那么仅需要
一个 50- Ω 外部参考电阻器的 OCT 校准模块。
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第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–22
可以在 Quartus II 软件的 ALTIOBUF 宏功能中使能左移串行匹配控制特性。
Quartus II 软件仅允许对 50- Ω 外部参考电阻器连接到 RUP 和 RDN 管脚的 25- Ω 校准
的 RS OCT 的左移串行匹配控制。仅可以对支持 25- Ω 校准的 RS OCT 的 I/O 标准使用左
移串行匹配控制。
1
如果您正在使用一个具有 25- Ω 校准的 RS OCT 和 50- Ω RT OCT 的双向 I/O,那么这一功能
自动使能。
f 要了解关于如何使能 ALTIOBUF 宏功能中的左移串行匹配特性的详细信息,请参考 I/O
Buffer (ALTIOBUF) Megafunction User Guide。
Arria II GZ 器件带校准的扩展 RS OCT
OCT 校准电路总是调整 RS OCT,将外部电阻连接到 RUP 和 RDN 管脚;然而,有可能实
现除了 25- Ω 和 50- Ω 电阻器之外的 RS OCT 值。从理论上讲,如果您需要一个不同的
RS OCT 值,那么您可以相应地将电阻连接到 RUP 和 RDN 管脚。实际上,Arria II GZ 器
件支持的 RS OCT 范围是有限的,这是由于输出缓冲大小和粒度限制。
Quartus II 软件仅允许 25、40、50 和 60 Ω 设置的离散 RS OCT 校准。在 Quartus II
软件中为系统选择带校准 RS OCT 设置的最靠近的离散值,来实现最短的时间。例如,
如果系统中使用带校准的 20- Ω RS OCT,那么您可以在 Quartus II 软件中选择 25- Ω
RS OCT with calibration 设置选项,来实现最短的时间。
表 6-12 列出了 Arria II 器件中带校准的扩展 RS OCT。将 SSTL 和 HSTL 带校准的扩展
RS OCT 用于阻抗匹配,以改善信号完整性,但并不使用它来满足 JEDEC 标准。
表 6-12. Arria II GZ 器件带校准的扩展 RS OCT 的可选 I/O 标准的范围
扩展 RS OCT 范围
I/O 标准
行 I/O (Ω)
列 I/O (Ω)
3.3- V LVTTL/LVCMOS
20–60
20–60
2.5- V LVTTL/LVCMOS
20–60
20–60
1.8- V LVTTL/LVCMOS
20–60
20–60
1.5- V LVTTL/LVCMOS
40–60
20–60
1.2- V LVTTL/LVCMOS
40–60
20–60
SSTL- 2
20–60
20–60
SSTL- 18
20–60
20–60
SSTL- 15
40–60
20–60
HSTL- 18
20–60
20–60
HSTL- 15
40–60
20–60
HSTL- 12
40–60
20–60
Arria II 器件手册卷 1:器件接口与集成
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第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–23
Arria II LVDS 输入 I/O 标准的 RD OCT
在 Arria II GX 器件上的所有 I/O bank 支持具有 100 Ω 额定阻值的输入 RD OCT,如
图 6-7 所示。然而,并非所有的输入差分管脚都支持 RD OCT。当 VCCIO 和 VCCPD 都设置
为 2.5 V 时,才可以使能 R D OCT。
Arria II GZ 列 I/O bank 和行 I/O bank 上的专用时钟输入对不支持 RD OCT。当 VCCIO
和 VCCPD 都设置为 2.5 V 时,可以在行 I/O bank 使能 Arria II GZ RD OCT。
图 6-7. Arria II 器件的差分输入片上匹配
Transmitter
Receiver
ZO = 50 Ω
100 Ω
ZO = 50 Ω
f 要了解关于RD OCT的详细信息,请参考High- Speed Differential I/O Interfaces and
DPA in Arria II Devices 章节。
Arria II GZ 器件的带校准 RT OCT
Arria II GZ 器件在所有 bank 中支持带校准 RT OCT。带校准 RT OCT 仅支持输入和双向
管脚的输入配置。输出管脚配置不支持带校准 RT OCT。图 6-8 显示了带校准 RT OCT。
当使用 RT OCT 时,bank 上的 VCCIO 必须与管脚的 I/O 标准相匹配 (RT OCT 为使能状态
)。
图 6-8. Arria II GZ 器件的带校准 RT OCT
Arria II GZ OCT
VCCIO
100 
ZO = 50 
VREF
100 
Transmitter
GND
Receiver
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第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–24
RT OCT 校准电路将 I/O 缓冲器的总阻抗和连接到 RUP 和 RDN 管脚的外部 50-Ω ±1% 电
阻作对比,并且动态地使能或者禁用晶体管,直到它们相匹配。校准在器件配置阶段
的最后出现。当校准电路搜索到正确的阻抗时,它将断电并停止改变驱动器的特性。
表 6-13 列出了支持带校准 RT OCT 的 I/O 校准。
表 6-13. Arria II GZ 器件带校准 RT OCT 的可选 I/O 标准
RT OCT 设置
( 列 I/O) (Ω)
RT OCT 设置
( 行 I/O) (Ω)
SSTL-2 Class I, II
50
50
SSTL-18 Class I, II
50
50
SSTL-15 Class I, II
50
50
HSTL-18 Class I, II
50
50
HSTL-15 Class I, II
50
50
HSTL-12 Class I, II
50
50
差分 SSTL-2 Class I, II
50
50
差分 SSTL-18 Class I, II
50
50
差分 SSTL-15 Class I, II
50
50
差分 HSTL-18 Class I, II
50
50
差分 HSTL-15 Class I, II
50
50
差分 HSTL-12 Class I, II
50
50
I/O 标准
Arria II GZ 器件单端 I/O 标准的动态 RS 和 RT OCT
Arria II GZ 器件在所有的 I/O bank 中对于双向 I/O,支持串行或并行的开启或关闭
动态匹配。图 6-9 显示了 Arria II GZ 器件中所支持的匹配方案。动态并行匹配仅在
双向 I/O 作为接收器时被使能,而当它作为驱动器时则被禁用。同样的,动态串行匹
配仅在双向 I/O 作为驱动器时被使能,而当它作为接收器时则被禁用。这一特性对于
任何高性能双向路径的匹配是有用的,因为信号完整性的优化取决于数据的方向。
使用动态 OCT 有助于节省功耗,这是由于器件是内部而不是外部的匹配。匹配仅在输
入操作期间打开,因而使用更少的静态功耗。
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第 6 章 : Arria II 器件中的 I/O 特性
OCT 支持
6–25
图 6-9. 在 Arria II GZ 器件上的动态 RT OCT
VCCIO
VCCIO
Transmitter
50 
Receiver
100 
100 
ZO = 50 
100 
100 
50 
GND
GND
Arria II GZ OCT
Arria II GZ OCT
VCCIO
VCCIO
100 
100 
50 
ZO = 50 
100 
100 
50 
GND
GND
Transmitter
Receiver
Arria II GZ OCT
Arria II GZ OCT
f 要了解关于带校准OCT的容限规格的详细信息,请参考Device Datasheet for Arria II
Devices 章节。
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第 6 章 : Arria II 器件中的 I/O 特性
Arria II OCT 校准
6–26
Arria II OCT 校准
在所有的 I/O 管脚上,Arria II GX 器件支持校准后 RS OCT,Arria II GZ 器件支持校
准后 RS 和 RT OCT。您可以校准器件中任何可用 OCT 校准模块的 I/O bank,为 I/O bank
的 VCCIO 提供管脚,使用校准后 OCT,将 I/O bank 的 VCCIO 和校准模块以及自身相关的
RUP 和 RDN 管脚相匹配。
f 要了解关于 Arria II 器件中 OCT 校准模块位置的详细信息,请参考 Arria II Device
Family Connection Guidelines 和 Arria II Device Pin- Outs。
OCT 校准模块
一个 OCT 校准模块具有与包括模块的 I/O bank 相同的 VCCIO。RS OCT 校准支持所有不同
VCCIO 电压标准的用户 I/O bank,由可用 OCT 校准模块的数量决定。您可以配置 I/O
bank,从任何含有相同 VCCIO 的 OCT 校准模块中接收校准码。所有含有相同 VCCIO 的 I/O
bank 可以共享一个 OCT 校准模块,即使特定的 I/O bank 已有一个 OCT 校准模块。
例如,图 6-10 显示了一组含有相同 VCCIO 电压的 I/O bank。如果一组 I/O bank 含有相
同的 VCCIO 电压,那么您可以使用一个 OCT 来校准模块校准置位到外设周围的 I/O 组。
因为 bank 3B、4C、6C 和 7B 和 bank 7A 具有相同的 VCCIO。可利用位于 bank 7A 的 OCT
校准模块,校准所有的四个 I/O bank (3B、4C、6C 和 7B)。通过将位于 7A 中的 OCT 校
准模块的 RS OCT 校准码连续地移出位于外设周围的 I/O bank 中,来使能此功能。
1
不包含校准模块的 I/O bank 共享包含校准模块的 I/O bank 的校准模块。
图 6-10 是 Arria II GZ 硅晶片的表面示意图,与倒装芯片封装的镜像图一致。它仅用
图表示。此图表不显示收发器 bank 和收发器校准模块。
Bank 7A
Bank 7B
Bank 7C
Bank 8C
Bank 8B
Bank 8A
CB 7
图 6-10. 在 Arria II GZ 器件中利用一个共享 OCT 校准模块校准多个 I/O Bank 的示例
Bank 1A
Bank 6A
Bank 1C
Bank 6C
I/O bank with the same VCCIO
Arria II GZ Device
I/O bank with different VCCIO
Arria II 器件手册卷 1:器件接口与集成
Bank 4A
Bank 4B
Bank 4C
Bank 5A
Bank 3C
Bank 2A
Bank 3B
Bank 5C
Bank 3A
Bank 2C
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第 6 章 : Arria II 器件中的 I/O 特性
Arria II OCT 校准
6–27
f 要了解关于 OCT 校准模块的详细信息,请参考 ALT_OCT Megafunction User Guide。
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–28
I/O 标准的匹配方案
以下部分介绍了用于 Arria II 器件中的 I/O 标准的不同匹配方案。
单端 I/O 标准匹配
电压参考 I/O 标准需要一个输入参考电压 (VREF) 和一个匹配电压 (VTT)。接收器件的参
考电压追踪发送器件的匹配电压。
图 6-11 显示了 Arria II 器件上 SSTL I/O 匹配的详细内容。
图 6-11. Arria II 器件的 SSTL I/O 标准匹配
Termination
SSTL Class I
SSTL Class II
External
On-Board
Termination
50 
25 
50 
25 
50 
VREF
Receiver
Transmitter
Receiver
Transmitter
VTT
VTT
VTT
50 
OCT
Transmit
Series OCT 25
50 
50  50 
50 
50 
8
VREF
VREF
Transmitter
Receiver
VTT
Parallel OCT
25 
OCT
Receive (1)
Receiver
Transmitter
VCCIO
100 
25 
50 
VREF
Transmitter
Series OCT
25 
100 
VCCIO
100 
50 
100 
100 
Series
OCT 50 
Transmitter
Receiver
100 
50
100 
100 
Transmitter
VCCIO
VCCIO
100 
Parallel OCT
100 
50 
VREF
Receiver
VCCIO
Series OCT
50 
VCCIO
50 
100 
OCT
in BiDirectional
Pins (1)
50 
50 
VREF
Series OCT
VTT
VTT
VTT
Receiver
Transmitter
100 
Series
OCT 25 
Receiver
图 6-11 注释:
(1) 仅适用于 Arria II GZ 器件。
Arria II 器件手册卷 1:器件接口与集成
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–29
图 6-12 显示了 Arria II 器件上 HSTL I/O 匹配的详细内容。
图 6-12. Arria II 器件的 HSTL I/O 标准匹配
Termination
HSTL Class II
HSTL Class I
VTT
VTT
VTT
50  50 
50 
External
On-Board
Termination
50 
50 
VREF
VREF
Transmitter
Receiver
Receiver
VTT
VTT
Series OCT 50 
Transmitter
Series OCT 25 
50 
50  50 
50 
VREF
50 
VREF
OCT
Transmit
Receiver
Transmitter
Transmitter
Receiver
VTT
VCCIO
100 
50 
VREF
OCT
Receive (1)
Series OCT
50 
Parallel OCT
VCCIO
100 
Series OCT
25 
100 
Transmitter
Parallel OCT
100 
Transmitter
Receiver
VCCIO
VCCIO
100 
50 
100 
100 
100 
Receiver
VCCIO
VCCIO
50 
50 
VREF
Transmitter
OCT
in BiDirectional
Pins (1)
VTT
100 
50 8
100 
100 
Series
OCT 50 
Receiver
Transmitter
100 
Series
OCT 25 
Receiver
图 6-12 注释:
(1) 仅适用于 Arria II GZ 器件。
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第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–30
差分 I/O 标准匹配
Arria II 器件支持差分 SSTL-2 和 SSTL-18、差分 HSTL-18、HSTL- 15、HSTL-12、
LVDS、LVPECL、RSDS 和 mini-LVDS。图 6-13 到图 6-14 显示了在 Arria II 器件中各
种差分 I/O 匹配的详细内容。
1
差分 HSTL 和 SSTL 输出不是真差分输出。它们使用第二个输出编程为反转输出的两个单
端输出。
图 6-13 显示了 Arria II 器件上差分 SSTL I/O 标准匹配的详细内容。
图 6-13. Arria II 器件的差分 SSTL I/O 标准匹配
Termination
Differential SSTL Class II
Differential SSTL Class I
VTT VTT
50 Ω
External
On-Board
Termination
25 Ω
25 Ω
VTT VTT
25 Ω
50 Ω
50 Ω
Receiver
Differential SSTL Class I
R S OCT for
Arria II GX
Devices
Series OCT 25 Ω
50 Ω
Z0= 50 Ω
Receiver
VTT
VTT
50 Ω
50 Ω
Z0= 50 Ω
VTT
VTT
50 Ω
VTT
50 Ω
Z0= 50 Ω
50 Ω
Z0= 50 Ω
Transmitter
Receiver
Differential SSTL Class I
Receiver
Transmitter
Differential SSTL Class II
Series OCT 50 Ω
Parallel OCT
100 
VCCIO
Z0= 50 
R S OCT and
R T OCT for
Arria II GZ
Devices
50 Ω
Transmitter
Differential SSTL Class II
VTT
Series OCT 50 Ω
50 Ω
50 Ω
50 Ω
25 Ω
Transmitter
VTT VTT
50 Ω
50 Ω
50 Ω
Z0= 50 
100 
Series OCT 25 Ω
Z0= 50 
100 
VCCIO
GND
100 
VTT
50 
Z0= 50 
100 
100 
VCCIO
GND
100 
100 
GND
Arria II 器件手册卷 1:器件接口与集成
Parallel OCT
100 
VCCIO
50 
100 
Transmitter
VTT
Receiver
GND
Transmitter
Receiver
Altera 公司 2011 年 12 月
第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–31
图 6-14 显示了 Arria II 器件上差分 HSTL I/O 标准匹配的详细内容。
图 6-14. Arria II 器件的差分 HSTL I/O 标准匹配
Termination
HSTL Class II
HSTL Class I
VTT VTT
50 Ω
External
On-Board
Termination
VTT VTT
50 Ω
50 Ω
50 Ω
50 Ω
50 Ω
50 Ω
Receiver
HSTL Class I
Series OCT 25 
50 Ω
Z0= 50 Ω
VTT
50 Ω
VTT
50 Ω
VTT
50 Ω
Z0= 50 Ω
50 Ω
Z0= 50 Ω
Transmitter
Receiver
Differential HSTL Class I
Receiver
Transmitter
Differential HSTL Class II
Series OCT 50 Ω
Parallel OCT
100 
VCCIO
Z0= 50 
Z0= 50 
100 
Series OCT 25 Ω
VTT
Z0= 50 
100 
VCCIO
GND
100 
Parallel OCT
100 
VCCIO
50 
VTT
50 
Z0= 50 
100 
100 
100 
VCCIO
GND
100 
100 
GND
Transmitter
VTT
Z0= 50 Ω
VTT
50 Ω
R S OCT and
R T OCT for
Arria II GZ
Devices
Receiver
Transmitter
HSTL Class II
VTT
R S OCT for
Arria II GX
Devices
50 Ω
50 Ω
50 Ω
Transmitter
Series OCT 50 Ω
VTT VTT
Receiver
GND
Transmitter
Receiver
Altera 公司 2011 年 12 月 Arria II 器件手册卷 1:器件接口与集成
第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–32
LVDS
LVDS I/O 标准是一个差分高速、低电压摆幅、低功耗、通用 I/O(GPIO) 接口的标准。
Arria II LVDS I/O 标准要求 2.5-V 的 VCCIO 电平。LVDS 输入缓冲器要求 2.5-V 的
VCCPD。LVDS 在输入缓冲器的两个信号之间要求一个 100Ω 的匹配电阻器。Arria II 器
件在 RD OCT 的器件中提供一个可选的 100Ω 差分匹配电阻器。
图 6-15 显示了在 Arria II 器件中 LVDS 匹配的详细内容。Arria II GZ RD OCT 仅在行
I/O bank 中可用。
图 6-15. Arria II 器件的 LVDS I/O 标准匹配 (1)
Termination
LVDS
Differential Outputs
Differential Inputs
External On-Board
Termination
50 Ω
100 Ω
50 Ω
Differential Inputs
Differential Outputs
50 Ω
OCT Receive
(True LVDS
Output)
100 Ω
50 Ω
Arria II OCT
OCT Receive
(Single-Ended
LVDS Output
with One-Resistor
Network,
LVDS_E_1R)
(1), (2)
Differential Inputs
Single-Ended Outputs
≤ 1 inch
50 Ω
100 Ω
Rp
50 Ω
External Resistor
Arria II OCT
OCT Receive
(Single-Ended
LVDS Output
with Three
Resistor
Network,
LVDS_E_3R) (1)
Single-Ended Outputs
Differential Inputs
50 Ω
Rs
100 Ω
Rp
Rs
External Resistor
50 Ω
Arria II OCT
图 6-15 注释:
(1) 对于三个电阻网络的 LVDS 输出,RS 和 RP 值分别为 120 和 170Ω。对于一个单电阻网络的 LVDS 输出,RP 值是 120Ω。
(2) LVDS_E_1R 仅对 Arria II GZ 器件可用。
Arria II 器件手册卷 1:器件接口与集成
Altera 公司 2011 年 12 月
第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–33
差分 LVPECL
Arria II 器件仅在输入时钟管脚中支持 LVPECL I/O 标准。不支持 LVPECL 输出操作。
LVDS 输入缓冲器用于支持 LVPECL 输入操作。当输出缓冲的 LVPECL 共模电压大于
Arria II LVPECL 输入共模电压时,需要交流耦合 (AC- coupling)。图 6-16 显示了交
流耦合的匹配方案。用于接收器端的 50Ω 电阻器是器件之外的。
图 6-16. LVPECL 交流耦合匹配
LVPECL
Output Buffer
Arria II
LVPECL Input Buffer
0.1 μF
0.1 μF
ZO
VICM
ZO
如果 LVPECL 输出共模电压在 Arria II LVPECL 输入缓冲器规格之内,那么 Arria II
器件支持直流耦合 LVPECL( 图 6-17)。
图 6-17. LVPECL 直流耦合匹配
Arria II
LVPECL Input Buffer
LVPECL
Output Buffer
ZO = 50 Ω
ZO = 50 Ω
100 Ω
RSDS
Arria II 器件支持真 RSDS,RSDS 含有一个单电阻网络,以及三电阻网络。两个单端输
出缓冲用于外部的单或者三电阻网络,如图 6-18 所示。只有 Arria II GZ 的行 I/O
bank 支持 RSDS 输出,无需外部电阻网络的情况下,使用真 LVDS 输出缓冲。
Altera 公司 2011 年 12 月 Arria II 器件手册卷 1:器件接口与集成
第 6 章 : Arria II 器件中的 I/O 特性
I/O 标准的匹配方案
6–34
mini-LVDS
Arria II GX 器件支持三个电阻网络的真 mini- LVDS,将两个单端输出缓冲用于外部的
三电阻网络。
对于 Arria II GZ 器件,使用两个外部的单个或者三个电阻网络的单端输出缓冲
(mini-LVDS_E_1R 或者 mini-LVDS_E_3R)。Arria II GZ 行 I/O bank 支持 mini-LVDS 输
出,无需外部电阻网络的情况下,使用真 LVDS 输出缓冲。
图 6-18 显示了对于 RSDS 和 mini- LVDS I/O 标准匹配的单电阻器和三电阻器的拓扑。
图 6-18. Arria II 器件的 RSDS 和 mini-LVDS I/O 标准匹配 (1)
Termination
One-Resistor Network (RSDS_E_1R and mini-LVDS_E_1R) (2)
Three-Resistor Network (RSDS_E_3R and mini-LVDS_E_3R)
≤1 inch
External
On-Board
Termination
RP
≤1 inch
50Ω
50Ω
RS
100 Ω
RP
50 Ω
100 Ω
50 Ω
RS
Receiver
Transmitter
RP
50 Ω
50 Ω
Transmitter
Receiver
≤ 1 inch
RS
Arria II OCT
≤1 inch
OCT
Transmitter
RP
100 Ω
RS
Transmitter
Receiver
Arria II OCT
50 Ω
50 Ω
100 Ω
Receiver
图 6-18 注释:
(1) Rp = 170 Ω,Rs= 120 Ω
(2) mini-LVDS_E_1R 仅适用于 Arria II GZ 器件。
需要一个电阻网络来减少 LVDS 输出电压摆幅,以满足 RSDS 和 mini-LVDS 的规格。通
过修改三电阻网络值,以降低功耗或者改善噪声容限。所选的电阻值应该满足公式 1
所示的公式。
公式 1. 电阻网络
R
RS x
P
2
R
RS +
1
= 50 Ω
P
2
要验证定制电阻值是否满足 RSDS 要求,Altera 建议执行 IBIS 模型的额外仿真。
f 要了解关于 RSDS I/O 标准的详细信息,请参考国家半导体公司 (National
Semiconductor) 网站 (www.national.com) 的 RSDS Specification。
f 要了解关于 mini-LVDS I/O 标准的详细信息,请参考德州仪器 (Texas Instruments) 网
站 (www.ti.com) 的 mini- LVDS Specification。
Arria II 器件手册卷 1:器件接口与集成
Altera 公司 2011 年 12 月
第 6 章 : Arria II 器件中的 I/O 特性
设计考量
6–35
设计考量
虽然 Arria II 器件具有用于实现高性能和高速系统设计的各种 I/O 功能,但有一些其
它的设计考量需要注意,以确保您设计的成功。
I/O 匹配
这一部分对于单端和差分 I/O 标准的 I/O 匹配要求作了介绍。
单端 I/O 标准
尽管单端、非电压参考 I/O 标准不需要匹配,但是阻抗匹配对于降低反射和改善信号
完整性是必需的。
电压参考 I/O 标准需要一个输入参考电压 (VREF) 和一个匹配电压 (VTT)。接收器件的电
压参考追踪发送器件的匹配电压。每个电压参考 I/O 标准需要一个指定的匹配设置。
例如,在 SSTL-2 标准中,一个正确的电阻信号匹配方案是产生一个可靠的具有高噪声
容限的 DDR 存储器系统的关键。
Arria II RS OCT 为不使用外部组件提供了方便。在典型的传输线路环境中优化使用
OCT 时,为了最优的性能,RS OCT 阻抗必须等于或者小于传输线路阻抗。在理想的应用
中,设置 RS OCT 阻抗与传输线路的阻抗相匹配以避免反射。也可以使用外部上拉电阻
来匹配电压参考 I/O 标准 ( 例如 SSTL 和 HSTL I/O 标准 )。
差分 I/O 标准
差分 I/O 标准通常在接收器的两个信号之间需要一个匹配电阻。该匹配电阻必须匹配
信号线的差分负载阻抗。当使用 LVDS 时,Arria II 器件提供了一个可选的差分片上电
阻。
Altera 公司 2011 年 12 月 Arria II 器件手册卷 1:器件接口与集成
第 6 章 : Arria II 器件中的 I/O 特性
设计考量
6–36
I/O Bank 限制
每个 I/O bank 可同时支持多个 I/O 标准。以下部分提供了在 Arria II 器件中混合非
电压参考和电压参考 I/O 标准的指南。
非电压参考标准
每个 Arria II 器件 I/O bank 有其自身的 VCCIO 管脚,并仅支持一个 VCCIO。一个 I/O
bank 可同时支持不同 I/O 标准分配的任何数量的输入信号,如第 6-2 页
“<<$paratext>” 中所示。
对于输出信号,单一 I/O bank 支持与 VCCIO 相同电压驱动的非电压参考输出信号。由
于一个 I/O bank 仅能有一个 VCCIO 值,它仅能为非电压参考信号驱动该值。例如,一
个 2.5- V VCCIO 设置的 I/O bank 可支持 2.5-V 的标准输入及输出和 3.0- V LVCMOS 的输
入 ( 但不支持输出或双向管脚 ).
电压参考标准
为了适应电压参考 I/O 标准,每个 Arria II GX I/O bank 具有一个专用的 VREF 管脚,
同时 Arria II GZ I/O bank 支持多个为公共总线 VREF 供电的 VREF 管脚。可用的 VREF
管脚数量随着器件密度的增加而增加。对于 Arria II GZ 管脚,如果这些管脚不作为
VREF 管脚使用,那么它们必须与 V CCIO 或者 GND 相连,并不能作为普通 I/O 管脚使用。每
个 bank 在同一时刻只能有一个 VCCIO 电压电平和一个 VREF 电压电平。
Arria II GX I/O bank 采用单端或者差分标准,只要所有电压参考标准均使用相同的
VREF 设置,可支持电压参考标准。
对于 Arria II GZ 器件,电压参考输入标准使用它们自身的 VCCPD 电平作为电源。这一
特性允许您将电压参考输入信号放置在一个具有 2.5 V 或更低的 VCCIO 的 I/O bank 中。
例如,你可以放置 HSTL-15 输入管脚在一个具有 2.5-V VCCIO 的 I/O bank 中。然而,带
有 RT OCT 的电压参考输入的使能要求 I/O bank 的 VCCIO 与输入标准的电压相匹配。
电压参考双向和输出信号必须与 I/O bank 的 VCCIO 电压相同。例如,您仅能将 SSTL-2
输出管脚放置在 2.5-V VCCIO 的 I/O bank 中。
混合电压参考和非电压参考标准
一个 I/O bank 通过分别设置规则,可支持非电压参考和电压参考管脚。例如,一个
I/O bank 可支持 SSTL-18 输入和具有 1.8-V VCCIO 和 0.9-V VREF 的 1.8-V 输入及输出。
类似地,一个 I/O bank 可支持 1.5-V 标准、1.8-V 输入 ( 但不是输出 ) 和具有 1.5-V
VCCIO 和 0.75-V VREF 的 HSTL 及 HSTL-15 I/O 标准。
Arria II 器件手册卷 1:器件接口与集成
Altera 公司 2011 年 12 月
第 6 章 : Arria II 器件中的 I/O 特性
文档修订历史
6–37
I/O 布局指南
这一章节介绍了由 Arria II 器件支持的可编程 I/O 标准的 I/O 布局的指南,并包括
Arria II 器件的可选 I/O 功能的设计系统的基本信息。
3.3-V、3.0-V 和 2.5-V LVTTL/LVCMOS 容限指南
当您使用 3.3-、3.0- 和 2.5- V I/O 标准时,Altera 建议以下技术,来限制 I/O 管脚的
过冲和下冲:
■
低驱动电流或者串行匹配 —I/O 驱动器的阻抗必须等于或者大于板级走线阻抗,以
最小化非匹配接收器端的过冲和下冲。如果要求高驱动电流 ( 更低驱动阻抗 ),那
么 Altera 建议在驱动器端串行匹配 ( 片内或片外 )。
■
输出摆率 — 对于单端输出缓冲,Arria II GX 器件具有两个层面,而 Arria II GZ 器
件具有四个层面的摆率控制。慢摆率可显著地降低系统的过冲和下冲,以略有降低
性能为代价。
■
输入钳位二极管 —Arria II I/O 有片内钳位二极管。这些钳位二极管是 PCI/PCI-X
标准需要的,并建议在 3.3- V LVTTL/CMOS 标准中使用。
■
当您使用钳位二极管时,浮井 I/O 钳位到 VCCIO。结果,Arria II 器件有可能从外部
输入驱动器中拉出额外的输入漏电流。这可能会违背热插拔直流和交流的电流规
格,并增加功耗。利用使能钳位二极管,Arria II 器件支持最大化 8 mA 的直流电
流。
管脚布局指南
要验证管脚布局,Altera 建议创建一个 Quartus II 设计,进入器件 I/O 分配,并编译
设计。Quartus II 软件核查有关 I/O 分配的管脚连接性和布局规则,以确保正确的器
件操作。这些规则取决于器件密度、封装、I/O 分配、电压分配和那些没有在本章节中
描述的其它因素。
文档修订历史
表 6-14 列出了本章节的修订历史。
表 6-14. 文档修订历史
日期
版本
2011 年 12 月
4.2
2011 年 6 月
4.1
(1/2)
修订内容
■
更新了表 6-2 和表 6-11。
■
少许的文本编辑。
■
更新了表 6–9 和表 6–10。
■
更新了图 6–3 和图 6–4。
■
少许的文本编辑。
针对 Quartus II 软件版本 10.1 的发布:
2010 年 12 月
4.0
■
添加了 Arria II GZ 器件信息。
■
添加了“对于Arria II GZ器件的左移RS OCT控制”、“对于Arria II GZ器件带
校准的扩展 RS OCT”、“ 对于 Arria II GZ 器件的带校准 RT OCT” 和 “ 对于
Arria II GZ 器件的单端 I/O 标准的动态的 RS 和 RT OCT” 章节。
■
添加了图 6–1。
Altera 公司 2011 年 12 月 Arria II 器件手册卷 1:器件接口与集成
第 6 章 : Arria II 器件中的 I/O 特性
文档修订历史
6–38
表 6-14. 文档修订历史
日期
(2/2)
版本
修订内容
针对 Arria II GX 软件版本 10.0 的发布:
2010 年 7 月
3.0
■
更新了表 6–4、表 6–5 和表 6–6。
■
更新了图 6–1。
■
更新了 “ 概述 ” 章节。
针对 Arria II GX 软件版本 9.1 的发布:
2009 年 10 月
2009 年 6 月
2009 年 2 月
2.0
1.1
1.0
■
更新了表 6–2 和表 6–3。
■
更新了图 6–2、图 6–13 和图 6–14。
■
少许的文本编辑。
■
更新了表 6–1、表 6–4 和表 6–5。
■
更新了 “ 可编程摆率控制 ”、“ 可编程差分输出电压 ”、“MiniLVDS”、“RSDS”、“OCT 校准模块 ” 和 “I/O 布局指南 ” 章节。
■
更新了图 6–1、图 6–6、图 6–7、图 6–8、图 6–9、图 6–1 和图 6–14。
首次发布。
Arria II 器件手册卷 1:器件接口与集成
Altera 公司 2011 年 12 月
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