功能框图

功能框图
集成VCO的宽带
频率合成器
ADF4351
特性
概述
输出频率范围:35 MHz至4,400 MHz
小数N分频频率合成器和整数N分频频率合成器
具有低相位噪声的VCO
可编程的1/2/4/8/16/32/64分频输出
典型抖动:0.3 ps rms
EVM(典型值,2.1 GHz): 0.4%
电源:3.0 V至3.6 V
逻辑兼容性: 1.8 V
可编程双模预分频器:4/5或8/9
可编程的输出功率
RF输出静音功能
三线式串行接口
模拟和数字锁定检测
在宽带宽内快速锁定模式
周跳减少
ADF4351结合外部环路滤波器和外部参考频率使用时,可
实现小数N分频或整数N分频锁相环(PLL)频率合成器。
ADF4351具有一个集成电压控制振荡器(VCO),其基波输
出频率范围为2200 MHz至4400 MHz。此外,利用1/2/4/8/
16/32/64分频电路,用户可以产生低至35 MHz的RF输出频
率。对于要求隔离的应用,RF输出级可以实现静音。静音
功能既可以通过引脚控制,也可以通过软件控制。同时提
供辅助RF输出,且不用时可以关断。
所有片内寄存器均通过简单的三线式接口进行控制。该器
件采用3.0 V至3.6 V电源供电,不用时可以关断。
应用
无 线 基 础 设 施 (W-CDMA、 TD-SCDMA、 WiMAX、 GSM、
PCS、DCS、DECT)
测试设备
无线局域网(LAN)、有线电视设备
时钟产生
功能框图
SDVDD
10-BIT R
COUNTER
×2
DOUBLER
DVDD
VP
RSET
VVCO
MULTIPLEXER
÷2
DIVIDER
MUXOUT
LOCK
DETECT
FAST LOCK
SWITCH
SW
LD
CLK
DATA
LE
DATA REGISTER
FUNCTION
LATCH
CHARGE
PUMP
CPOUT
PHASE
COMPARATOR
INTEGER
VALUE
FRACTION
VALUE
VTUNE
VREF
VCOM
VCO
CORE
MODULUS
VALUE
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
TEMP
MULTIPLEXER
N COUNTER
MULTIPLEXER
CE
AGND
OUTPUT
STAGE
÷1/2/4/8/16/
32/64
DGND
CPGND
SDGND
RFOUTA–
PDBRF
OUTPUT
STAGE
ADF4351
AGNDVCO
RFOUTA+
RFOUTB+
RFOUTB–
09800-001
REFIN
AVDD
图1.
Rev. 0
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ADF4351
目录
特性..................................................................................................... 1
寄存器1........................................................................................ 18
应用..................................................................................................... 1
寄存器2........................................................................................ 18
概述..................................................................................................... 1
寄存器3........................................................................................ 19
功能框图 ............................................................................................ 1
寄存器4........................................................................................ 20
修订历史 ............................................................................................ 2
寄存器5........................................................................................ 20
技术规格 ............................................................................................ 3
寄存器初始化序列 .................................................................... 20
时序特性........................................................................................ 5
RF频率合成器:一个成功范例 ............................................. 21
绝对最大额定值............................................................................... 6
参考倍频器和参考分频器....................................................... 21
晶体管数量 ................................................................................... 6
12位可编程模数......................................................................... 21
热阻 ................................................................................................ 6
减少周跳以缩短锁定时间....................................................... 22
ESD警告......................................................................................... 6
杂散优化和快速锁定................................................................ 22
引脚配置和功能描述 ...................................................................... 7
快速锁定定时器和寄存器序列 .............................................. 22
典型工作特性 ................................................................................... 9
快速锁定范例............................................................................ 22
电路描述 .......................................................................................... 11
快速锁定环路滤波器拓扑....................................................... 23
参考输入部分............................................................................. 11
杂散机制...................................................................................... 23
RF N分频器................................................................................. 11
杂散一致性和小数杂散优化 .................................................. 24
鉴频鉴相器(PFD)和电荷泵..................................................... 11
相位再同步 ................................................................................. 24
MUXOUT和锁定检测 .............................................................. 12
应用信息 .......................................................................................... 25
输入移位寄存器 ........................................................................ 12
直接变频调制器 ........................................................................ 25
编程模式...................................................................................... 12
与ADuC70xx和ADSP-BF527接口 .......................................... 26
VCO.............................................................................................. 12
芯片级封装的PCB设计指南 ................................................... 26
输出级 .......................................................................................... 13
输出匹配...................................................................................... 27
寄存器映射...................................................................................... 14
外形尺寸 .......................................................................................... 28
寄存器0........................................................................................ 18
订购指南...................................................................................... 28
修订历史
2012年5月—修订版0:初始版
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ADF4351
技术规格
除非另有说明,AVDD = DVDD = VVCO = SDVDD = VP = 3.3 V ± 10%;AGND = DGND = 0 V;TA = TMIN至TMAX。工作温度范围
为−40°C至+85°C。
表1.
参数
REFIN特性
输入频率
输入灵敏度
输入电容
输入电流
鉴频鉴相器(PFD)
鉴相器频率
电荷泵
ICP吸/源电流1
高值
低值
RSET范围
吸电流与源电流匹配
ICP与VCP
ICP与温度
逻辑输入
输入高电压VINH
输入低电压VINL
输入电流IINH/IINL
输入电容CIN
逻辑输出
输出高电压VOH
输出高电流IOH
输出低电压VOL
电源
AVDD
DVDD, VVCO, SDVDD, VP
DIDD + AIDD 2
输出分频器
IVCO2
IRFOUT2
低功耗休眠模式
RF输出特性
VCO输出频率
使用分频器时最小VCO
输出频率
VCO灵敏度KV
推频(开环)
拉频(开环)
谐波成分(二次)
谐波成分(三次)
最小值
典型值
10
0.7
最大值
单位
测试条件/注释
250
AVDD
如果f < 10 MHz,确保压摆率大于21 V/µs
偏置AVDD/2;交流耦合确保AVDD/2偏置
±60
MHz
V p-p
pF
µA
32
45
90
MHz
MHz
MHz
小数N分频
整数N分频(频段选择使能)
整数N分频(频段选择禁用)
10
RSET = 5.1 kΩ
5
0.312
3.9
10
2
1.5
2
1.5
0.6
±1
3.0
DVDD − 0.4
3.0
AVDD
21
6 to 36
70
21
7
2200
34.375
mA
mA
kΩ
%
%
%
V
V
µA
pF
500
0.4
V
µA
V
3.6
V
27
mA
mA
mA
mA
µA
80
26
10
4400
40
1
90
−19
−20
−13
−10
MHz
MHz
MHz/V
MHz/V
kHz
dBc
dBc
dBc
dBc
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0.5 V ≤ VCP ≤ 2.5 V
0.5 V ≤ VCP ≤ 2.5 V
VCP = 2.0 V
选择CMOS输出
IOL = 500 µA
这些电压必须等于AVDD
每个二分频输出消耗6 mA
RF输出级可编程
基波VCO模式
2200 MHz基波输出,选择64
分频
驱动2.00 VSWR负载
基波VCO输出
分频VCO输出
基波VCO输出
分频VCO输出
ADF4351
参数
最小RF输出功率3
最大RF输出功率3
输出功率波动
最小VCO调谐电压
最大VCO调谐电压
噪声特性
VCO相位噪声性能
最小值
典型值
−4
5
±1
0.5
2.5
最大值
单位
dBm
dBm
dB
V
V
−89
−114
−134
−148
−86
−111
−134
−145
−83
−110
−131
−145
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−220
−221
dBc/Hz
dBc/Hz
−116
−118
−100
0.27
−80
dBc/Hz
dBc/Hz
dBc/Hz
ps
dBc
−40
dBm
归一化相位噪底
(PNSYNTH) 4
归一化1/f噪声(PN1_f) 5
带内相位噪声
积分RMS抖动6
PFD频率引起的杂散
信号
使能RF静音时的信号电平
1
2
3
4
5
6
测试条件/注释
可以3 dB步进编程
VCO噪声在开环条件下测量
10 kHz偏移、2.2 GHz载波
100 kHz偏移、2.2 GHz载波
1 MHz偏移、2.2 GHz载波
5 MHz偏移、2.2 GHz载波
10 kHz偏移、3.3 GHz载波
100 kHz偏移、3.3 GHz载波
1 MHz偏移、3.3 GHz载波
5 MHz偏移、3.3 GHz载波
10 kHz偏移、4.4 GHz载波
100 kHz偏移、4.4 GHz载波
1 MHz偏移、4.4 GHz载波
5 MHz偏移、4.4 GHz载波
DPLL环路带宽= 500 kHz
ABP = 6 ns
ABP = 3 ns
10 kHz偏移;归一化为1 GHz
ABP = 6 ns
ABP = 3 ns
3 kHz偏移、2111.28 MHz载波
内部改变ICP以使环路增益在整个频率范围内保持稳定。
TA = 25°C;AVDD = DVDD = VVCO = 3.3 V;预分频 = 8/9;fREFIN = 100 MHz;fPFD = 25 MHz;fRF = 4.4 GHz。
使用50 Ω电阻接VVCO,驱动50 Ω负载。测量功率时辅助RF输出禁用。辅助输出的功耗与主输出相同。
频率合成器相位噪底的估算方法如下:测量VCO输出端的带内相位噪声,然后减去20 log N(其中N为N分频器的值)和10 log FPFD。计算VCO输出端的带内相位噪
声性能时,请使用以下公式:PNSYNTH = PNTOT − 10 log(fPFD) − 20 log N。
PLL相位噪声由闪烁(1/f)噪声加归一化PLL噪底组成。RF频率为fRF,频率偏移为f时,计算1/f噪声贡献的公式如下:PN = PN1_f + 10 log(10 kHz/f) + 20 log(fRF/1
GHz)。归一化相位噪底和闪烁噪声均在ADIsimPLL中进行了模拟。
fREFIN = 122.88 MHz;fPFD = 30.72 MHz;VCO频率 = 4222.56 MHz;RFOUT = 2111.28 MHz;N = 137;环路带宽 = 60 kHz;ICP = 2.5 mA;低噪声模式。噪声是利用
EVAL-ADF4351EB1Z和Rohde & Schwarz FSUP信号源分析仪测得。
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ADF4351
时序特性
除非另有说明,AVDD = DVDD = VVCO = SDVDD = VP = 3.3 V ± 10%;AGND = DGND = 0 V;使用1.8 V和3 V逻辑电平;
TA = TMIN至TMAX。
表2.
参数
t1
t2
t3
t4
t5
t6
t7
限值
20
10
10
25
25
10
20
单位
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
描述
LE建立时间
DATA到CLK建立时间
DATA到CLK保持时间
CLK高电平持续时间
CLK低电平持续时间
CLK到LE建立时间
LE脉冲宽度
时序图
t4
t5
CLK
t2
DATA
DB31 (MSB)
t3
DB30
DB2
(CONTROL BIT C3)
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t7
LE
t1
09800-002
t6
LE
图2. 时序图
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ADF4351
绝对最大额定值
本器件为高性能RF集成电路,ESD额定值小于1.5 kV,对ESD
除非另有说明,TA = 25°C。
(静电放电)敏感。搬运和装配时应采取适当的防范措施。
表3.
参数
AVDD 至GND 1
AVDD 至DVDD
VVCO 至GND 1
VVCO 至AVDD
数字I/O电压至GND1
模拟I/O电压至GND1
REFIN 至GND 1
工作温度范围
存储温度范围
最高结温
回流焊
峰值温度
峰值温度时间
1
晶体管数量
额定值
−0.3 V至+3.9 V
−0.3 V至+0.3 V
−0.3 V至+3.9 V
−0.3 V至+0.3 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
−40°C至+85°C
−65°C至+125°C
150°C
ADF4351的晶体管数量为36,955 (CMOS)和986(双极性)。
热阻
热阻(θJA)针对裸露焊盘焊接到GND的器件指定。
表4. 热阻
封装类型
32引脚 LFCSP(CP-32-2)
θJA
27.3
单位
°C/W
ESD警告
ESD(静电放电)敏感器件。
260°C
40 sec
GND = AGND = DGND = CPGND = SDGND = AGNDVCO = 0 V.
注意,超出上述绝对最大额定值可能会导致器件永久性损
坏。这只是额定最值,不表示在这些条件下或者在任何其
它超出本技术规范操作章节中所示规格的条件下,器件能
够正常工作。长期在绝对最大额定值条件下工作会影响器
件的可靠性。
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带电器件和电路板可能会在没有察觉的情况下放
电。尽管本产品具有专利或专有保护电路,但在遇
到高能量ESD时,器件可能会损坏。因此,应当采
取适当的ESD防范措施,以避免器件性能下降或功
能丧失。
ADF4351
32
31
30
29
28
27
26
25
SDVDD
SDGND
MUXOUT
REFIN
DVDD
DGND
PDBRF
LD
引脚配置和功能描述
3
4
5
6
PIN 1
INDICATOR
24
23
22
ADF4351
21
TOP VIEW
(Not to Scale)
19
20
18
8
17
AGND 9
AVDD 10
AGNDVCO 11
7
VREF
VCOM
RSET
AGNDVCO
VTUNE
TEMP
AGNDVCO
VVCO
NOTES
1. THE LFCSP HAS AN EXPOSED PAD THAT
MUST BE CONNECTED TO GND.
09800-003
1
2
RFOUTA+ 12
RFOUTA− 13
RFOUTB+ 14
RFOUTB− 15
VVCO 16
CLK
DATA
LE
CE
SW
VP
CPOUT
CPGND
图3. 引脚配置
表5. 引脚功能描述
引脚编号
1
引脚名称
CLK
2
DATA
3
LE
4
CE
5
6
7
SW
VP
CPOUT
8
9
10
CPGND
AGND
AVDD
11, 18, 21
12
13
14
15
16, 17
AGNDVCO
RFOUTA+
RFOUTA−
RFOUTB+
RFOUTB−
VVCO
19
20
TEMP
VTUNE
描述
串行时钟输入。数据在CLK上升沿时逐个输入32位移位寄存器。此输入为高阻抗CMOS
输入。
串行数据输入。串行数据以MSB优先方式加载,三个LSB用作控制位。此输入为高阻抗
CMOS输入。
加载使能。当LE变为高电平时,存储在32位移位寄存器中的数据载入三个控制位所选择
的寄存器。此输入为高阻抗CMOS输入。
芯片使能。此引脚的逻辑低电平将关断器件,并使电荷泵进入三态模式。根据关断位
的状态不同,此引脚的逻辑高电平将使器件上电。
快速锁定开关。使用快速锁定模式时,必须将环路滤波器与此引脚相连。
电荷泵电源。VP的值必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近此引脚。
电荷泵输出。使能时,此输出向外部环路滤波器提供±ICP。环路滤波器的输出连到VTUNE,
以驱动内部VCO。
电荷泵接地。此输出是CPOUT的接地回路引脚。
模拟地。AVDD的接地回路引脚。
模拟电源。范围为3.0 V至3.6 V。将去耦电容放置到模拟接地层并尽可能靠近此引脚。
AVDD的值必须与DVDD相同。
VCO模拟地。VCO的接地回路引脚。
VCO输出。输出电平可编程。提供VCO基波输出或分频输出。
互补VCO输出。输出电平可编程。提供VCO基波输出或分频输出。
辅助VCO输出。输出电平可编程。提供VCO基波输出或分频输出。
互补辅助VCO输出。输出电平可编程。提供VCO基波输出或分频输出。
VCO电源。范围为3.0 V至3.6 V。将去耦电容放置到模拟接地层并尽可能靠近这些引脚。VVCO
的值必须与AVDD相同。
温度补偿输出。将去耦电容放置到接地层并尽可能靠近此引脚。
VCO的控制输入。此电压决定输出频率,从对CPOUT输出电压的滤波而获得。
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ADF4351
引脚编号
22
引脚名称
RSET
23
24
25
26
27
28
29
VCOM
VREF
LD
PDBRF
DGND
DVDD
REFIN
30
31
32
MUXOUT
SDGND
SDVDD
EP
Exposed Pad
描述
在此引脚与地之间连一个电阻可设置电荷泵输出电流。RSET引脚的标称电压偏置为0.55 V。ICP与
RSET的关系如下:
ICP = 25.5/RSET
其中:
RSET = 5.1 kΩ.
ICP = 5 mA.
内部补偿节点。偏置调谐范围的一半。将去耦电容放置到接地层并尽可能靠近此引脚。
基准电压。将去耦电容放置到接地层并尽可能靠近此引脚。
锁定检测输出引脚。此引脚输出逻辑高电平时表示PLL锁定。逻辑低电平输出表示PLL失锁。
RF关断。此引脚为逻辑低电平时,RF输出静音。此功能也是软件可编程的。
数字地。DVDD的接地回路引脚。
数字电源。DVDD的值必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近此引脚。
基准输入。这是一个CMOS输入,标称阈值为AVDD/2,并具有100 kΩ的直流等效输入电阻。此
输入可以采用TTL或CMOS晶振驱动,或者交流耦合。
多路复用器输出。此多路复用器输出允许从外部访问锁定检测值、N分频器值或R分频器值。
数字Σ-Δ调制器地。Σ-Δ调制器的接地回路引脚。
数字Σ-Δ调制器的电源引脚。SDVDD的值必须与AVDD相同。将去耦电容放置到接地层并尽可能靠近
此引脚。
裸露焊盘。LFCSP具有一个必须连接至GND的裸露焊盘。
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ADF4351
典型工作特性
–90
–40
–50
–70
PHASE NOISE (dBc/Hz)
–80
–90
–100
–110
–120
–130
–140
1M
10M
–150
10k
100k
1M
10M
FREQUENCY (Hz)
图7. 闭环相位噪声,基波VCO和分频器,
VCO = 2.2 GHz,PFD = 25 MHz,环路滤波器带宽 = 63 kHz
–90
–40
–50
DIV1
DIV2
DIV4
DIV8
DIV16
DIV32
DIV64
–100
–60
–70
PHASE NOISE (dBc/Hz)
–80
–90
–100
–110
–120
–130
–140
–110
–120
–130
–140
–150
–160
–150
100k
1M
10M
FREQUENCY (Hz)
–170
1k
09800-105
10k
10k
100k
1M
10M
FREQUENCY (Hz)
图5. 开环VCO相位噪声,3.3 GHz
09800-108
PHASE NOISE (dBc/Hz)
–140
–170
1k
图4. 开环VCO相位噪声,2.2 GHz
图8. 闭环相位噪声,基波VCO和分频器,
VCO = 3.3 GHz,PFD = 25 MHz,环路滤波器带宽 = 63 kHz
–40
–90
–50
DIV1
DIV2
DIV4
DIV8
DIV16
DIV32
DIV64
–100
–60
PHASE NOISE (dBc/Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–110
–120
–130
–140
–150
–160
–150
10k
100k
1M
FREQUENCY (Hz)
10M
09800-106
PHASE NOISE (dBc/Hz)
–130
09800-107
100k
09800-104
10k
FREQUENCY (Hz)
–160
1k
–120
–160
–150
–160
1k
–110
图6. 开环VCO相位噪声,4.4 GHz
–170
1k
10k
100k
1M
10M
FREQUENCY (Hz)
图9. 闭环相位噪声,基波VCO和分频器,
VCO = 4.4 GHz,PFD = 25 MHz,环路滤波器带宽 = 63 kHz
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09800-109
PHASE NOISE (dBc/Hz)
–60
–160
1k
DIV1
DIV2
DIV4
DIV8
DIV16
DIV32
DIV64
–100
–60
–70
–70
–80
–80
–110
–120
–130
–120
–130
–140
–150
–150
10k
100k
1M
10M
FREQUENCY (Hz)
图10. 小数N分频杂散性能,低噪声模式,W-CDMA频段,
RFOUT = 2111.28 MHz,REFIN = 122.88 MHz,PFD = 30.72 MHz,
选择2分频输出;环路滤波器带宽 = 60 kHz,通道间隔 = 240 kHz;
RMS相位误差 = 0.21°,RMS抖动 = 0.27 ps,EVM = 0.37%
–160
1k
–70
–70
–80
–80
PHASE NOISE (dBc/Hz)
–60
–100
–110
–120
–130
–110
–120
–130
–150
–150
100k
1M
10M
FREQUENCY (Hz)
图11. 小数N分频杂散性能,低杂散模式,W-CDMA频段,
RFOUT = 2111.28 MHz,REFIN = 122.88 MHz,PFD = 30.72 MHz,
选择2分频输出;环路滤波器带宽 = 60 kHz,通道间隔 = 240 kHz;
RMS相位误差 = 0.37°,RMS抖动 = 0.49 ps,EVM = 0.64%
–160
1k
–70
–80
–80
PHASE NOISE (dBc/Hz)
–60
–110
–120
–130
–110
–120
–130
–140
–150
FREQUENCY (Hz)
1M
10M
–160
1k
09800-112
100k
图12. 小数N分频杂散性能,低噪声模式,W-CDMA频段,
RFOUT = 2111.28 MHz,REFIN = 122.88 MHz,PFD = 30.72 MHz,
选择2分频输出;环路滤波器带宽 = 20 kHz,通道间隔 = 240 kHz;
RMS相位误差 = 0.25°,RMS抖动 = 0.32 ps,EVM = 0.44%
10M
–90
–150
10k
1M
–100
–140
–160
1k
100k
图14. 小数N分频杂散性能,低杂散模式,LTE频段,
RFOUT = 2646.96 MHz,REFIN = 122.88 MHz,PFD = 30.72 MHz;
环路滤波器带宽 = 60 kHz,通道间隔 = 240 kHz;
RMS相位误差 = 0.56°,RMS抖动 = 0.59 ps,EVM = 0.98%
–70
–90
10k
FREQUENCY (Hz)
–60
–100
10M
–100
–140
10k
1M
–90
–140
–160
1k
100k
图13. 小数N分频杂散性能,低噪声模式,LTE频段,
RFOUT = 2646.96 MHz,REFIN = 122.88 MHz,PFD = 30.72 MHz;
环路滤波器带宽 = 60 kHz,通道间隔 = 240 kHz;相位字 = 9,
RMS相位误差 = 0.28°,RMS抖动 = 0.29 ps,EVM = 0.49%
–60
–90
10k
FREQUENCY (Hz)
09800-111
PHASE NOISE (dBc/Hz)
–110
–140
–160
1k
PHASE NOISE (dBc/Hz)
–100
09800-114
–100
–90
10k
100k
FREQUENCY (Hz)
1M
10M
09800-115
–90
09800-113
PHASE NOISE (dBc/Hz)
–60
09800-110
PHASE NOISE (dBc/Hz)
ADF4351
图15. 小数N分频杂散性能,低噪声模式,W-CDMA频段,
RFOUT = 2646.96 MHz,REFIN = 122.88 MHz,PFD = 30.72 MHz;
环路滤波器带宽 = 20 kHz,通道间隔 = 240 kHz;RMS相位误差 = 0.35°,
RMS抖动 = 0.36 ps,EVM = 0.61%
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ADF4351
电路描述
PFD频率(fPFD)公式为:
参考输入部分
fPFD = REFIN × [(1 + D)/(R × (1 + T))]
参考输入级如图16所示。SW1和SW2为常闭开关。SW3为
常开开关。启动关断程序后,SW3闭合,SW1和SW2断
开,确保关断期间REFIN引脚无负载。
D是REFIN倍频器位(0或1)。
R是二进制10位可编程参考计数器的预设分频比(1至1023)。
100kΩ
T是REFIN 2分频位(0或1)。
SW2
REFIN NC
其中:
REFIN是参考输入频率。
POWER-DOWN
CONTROL
NC
(2)
整数N分频模式
09800-005
BUFFER
SW1
TO R COUNTER
SW3
NO
如果FRAC = 0且寄存器2的DB8 (LDF)设为1,则频率合成
器工作在整数N分频模式。若要进行整数N数字锁定检
图16. 参考输入级
RF N分频器
测,应将寄存器2的DB8设为1。
RF N分频器可以在PLL反馈路径中提供一个分频比。分频比
R分频器
由构成此分频器的INT、FRAC和MOD的值决定(见图17)。
利用10位R分频器,可以细分输入参考频率(REFIN)以产生
RF N DIVIDER
FROM
VCO OUTPUT/
OUTPUT DIVIDERS
PFD的参考时钟。分频比可以为1至1023。
N = INT + FRAC/MOD
鉴频鉴相器(PFD)和电荷泵
TO PFD
N COUNTER
鉴频鉴相器(PFD)接受R分频器和N分频器的输入,产生与
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
二者的相位和频率差成比例的输出。图18是该鉴频鉴相器
的原理示意图。
FRAC
VALUE
MOD
VALUE
HIGH
09800-006
INT
VALUE
D1
Q1
UP
U1
+IN
CLR1
图17. RF N分频器
INT、FRAC、MOD与R分频器的关系
DELAY
U3
CHARGE
PUMP
CPOUT
利用INT、FRAC和MOD的值以及R分频器,可以产生间隔
为PFD频率的分数的输出频率。详情见“RF频率合成器:
一个成功范例”部分。
HIGH
09800-007
U2
RF VCO频率(RFOUT)公式为:
RFOUT = fPFD × (INT + (FRAC/MOD))
CLR2
DOWN
D2
Q2
–IN
(1)
图18. PFD简化原理图
其中:
PFD内置一个可编程延迟元件,用来设置防反冲脉冲(ABP)
RFOUT是电压控制振荡器(VCO)的输出频率。
的宽度。此脉冲可确保PFD传递函数中无死区。寄存器3
INT是二进制16位计数器的预设分频比(4/5预分频器为23至
(R3)中的DB22位用于设置ABP:
65535,8/9预分频器为75至65,535)。
FRAC是小数分频的分子(0至MOD − 1)。MOD是预设的小
数模数(2至4095)。
• DB22位设为0时,ABP宽度为6 ns,这是小数N分频应用
的推荐值。
• DB22位设为1时,ABP宽度为3 ns,这是整数N分频应用
的推荐值。
对于整数N分频应用,较短的脉冲宽度有助于改善带内噪
声。这种模式下,PFD的工作频率最高可达90 MHz。当PFD
工作频率高于45 MHz时,必须将寄存器1中的相位调整位
(DB28)设为1以禁用VCO频段选择。
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ADF4351
MUXOUT和锁定检测
编程模式
ADF4351的多路复用器输出允许用户访问芯片的各种内部
表6和图23至图29显示了如何设置ADF4351的编程模式。
点。MUXOUT状态由寄存器2中的M3、M2和M1位控制(见
图26)。图19以框图形式显示了MUXOUT部分。
倍频器、参考2分频、R分频器值和电荷泵电流设置。器件
DVDD
要使用任何双缓冲设置的新值,必须发生两个事件:
1. 通过写入适当的寄存器,将新值锁存至器件中。
THREE-STATE OUTPUT
2. 对寄存器0 (R0)执行一次新的写操作。
DVDD
DGND
R COUNTER OUTPUT
ADF4351的下列设置采用双缓冲:相位值、模数值、参考
例如,更新模数值时,必须写入寄存器0 (R0),以确保模数
MUX
CONTROL
值正确加载。寄存器4 (R4)中的分频器选择值也是双缓冲,
MUXOUT
N DIVIDER OUTPUT
但条件是寄存器2 (R2)的DB13位设为1。
ANALOG LOCK DETECT
DIGITAL LOCK DETECT
VCO
DGND
09800-008
RESERVED
图19. MUXOUT原理图
ADF4351的VCO内核由三个独立VCO组成,每个VCO使用
16个重叠频段,如图20所示,以便覆盖较宽的频率范围,
而VCO灵敏度(KV)则较小,不会导致相位噪声和杂散性能
输入移位寄存器
较差。
ADF4351数字部分包括一个10位RF R计数器、一个16位RF N
3.0
计数器、一个12位FRAC计数器和一个12位模数计数器。
数据在CLK的每个上升沿时逐个输入32位移位寄存器。数
2.5
据输入方式是MSB优先。在LE上升沿时,数据从移位寄存
2.0
三个控制位(C3、C2和C1)的状态决定。如图2所示,这些
控制位是三个LSB:DB2、DB1和DB0。表6是这些位的真
VTUNE (V)
器传输至六个锁存器之一。目标锁存器由移位寄存器中的
值表。图23总结了这些锁存器的编程方式。
1.0
表6. C3、C2和C1控制位的真值表
C1
0
1
0
1
0
1
0.5
寄存器
寄存器0 (R0)
寄存器1 (R1)
寄存器2 (R2)
寄存器3 (R3)
寄存器4 (R4)
寄存器5 (R5)
0
2.0
2.5
3.0
3.5
FREQUENCY (GHz)
4.0
4.5
09800-120
C3
0
0
0
0
1
1
控制位
C2
0
0
1
1
0
0
1.5
图20. VTUNE 与频率的关系
上电时或寄存器0 (R0)更新时,VCO和频段选择逻辑会自动
选择正确的VCO和频段。
VCO和频段选择取10个PFD周期与频段选择时钟分频器值
的乘积。VCO VTUNE与环路滤波器的输出断开,连到内部基
准电压。
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ADF4351
R计数器用作频段选择逻辑的时钟。R计数器输出端有一个
输出级
可编程分频器,允许进行1至255整数分频,该分频器值由
ADF4351的RFOUTA+和RFOUTA−引脚连到由VCO的缓冲输出
寄存器4 (R4)中的位[DB19:DB12]设置。当所需PFD频率高
驱动的NPN差分对的集电极,如图22所示。
于125 kHz时,应设置分频比,以为正确选择频段提供足够
RFOUTA+
RFOUTA–
的时间。
频段选择需要10个PFD周期,也就是80 µs。如果需要更快的
锁定时间,必须将寄存器3 (R3)的DB23位设为1。此设置允
VCO
许用户选择最高500 kHz的频段选择时钟频率,从而最短频
BUFFER/
DIVIDE-BY-1/-2/-4/-8/
-16/-32/-64
09800-010
段选择时间缩短到20 µs。对于相位调整和小(<1 MHz)频率
调整,用户可以将寄存器1 (R1)的DB28位设为1,从而禁用
VCO频段选择。此设置选择相位调整特性。
图22. 输出级
为了优化功耗与输出功率之间的关系,用户可以通过寄存
选择频段之后,恢复正常PLL操作。当N分频器采用VCO
输出或此值除以D的商驱动时,KV的标称值为40 MHz/V。
如果N分频器采用RF分频器输出驱动(由寄存器4中的编程
位 [DB22:DB20]予 以 选 择 ) , 则 D为 输 出 分 频 器 值 。
ADF4351内置线性电路,用以将ICP与KV乘积的变化降至最
小,从而保持环路带宽不变。
器4 (R4)中的位[DB4:DB3]设置该差分对的尾电流。可以设
置四种电流水平。使用50 Ω电阻与AVDD相连并交流耦合至
50 Ω负载时,这些电流水平分别提供−4 dBm、−1 dBm、+2 dBm
和+5 dBm的输出功率水平。此外,也可以将两路输出合并
在一个1 + 1:1变压器或180°微带耦合器中(参见“输出匹配”
部分)。
VTUNE在频段内和频段间变化时,VCO的KV随之变化。针
对频率范围较宽(且输出分频器不断变化)的宽带应用,
40 MHz/V是最精确的KV值,因为它最接近平均值。图21显
示了KV随VCO基频的变化以及频段的平均值。使用窄带设
计时,用户可能更倾向于使用此图。
如果单独使用这些输出,则最佳输出级应包含一个与VVCO
相连的分流电感。未使用的互补输出必须用与已使用输出
相似的电路端接。
引脚RFOUTB+和RFOUTB−上存在一个辅助输出级,可提供第
使能主要输出的情况下使用。如果不使用辅助输出级,可
70
以将其关断。
60
ADF4351的另一个特性是可以切断RF输出级的电源电流,
50
直到数字锁定检测电路检测到器件实现锁定为止。此特性
40
可通过设置寄存器4 (R4)中的“静音至检测到锁定”(MTLD)
位使能。
30
20
10
0
2.0
2.5
3.0
3.5
4.0
FREQUENCY (GHz)
4.5
09800-121
VCO SENSITIVITY (MHz/V)
二组差分输出,用来驱动其它电路。辅助输出级只能在已
80
图21. VCO灵敏度(KV )与频率的关系
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ADF4351
寄存器映射
RESERVED
REGISTER 0
16-BIT INTEGER VALUE (INT)
CONTROL
BITS
12-BIT FRACTIONAL VALUE (FRAC)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
N16
N15
N14
N13
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
F12
F11
F10
F9
F8
F7
F6
F5
F4
F3
F2
F1
DB2
DB1
DB0
C3(0) C2(0) C1(0)
RESERVED
PRESCALER
PHASE
ADJUST
REGISTER 1
DBR 1
12-BIT PHASE VALUE (PHASE)
CONTROL
BITS
DBR 1
12-BIT MODULUS VALUE (MOD)
PR1
P12
P11
P10
P9
P8
P7
P6
P5
P4
P3
P2
P1
M12
M11
M10
M9
M8
M7
M6
DB2
DB1
DB0
M5
M4
M3
M2
M1
C3(0) C2(0) C1(1)
COUNTER
RESET
PH1
CP THREESTATE
0
POWER-DOWN
0
PD
POLARITY
0
LDP
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
CONTROL
BITS
DBR 1
DBR 1
LDF
DBR 1
10-BIT R COUNTER
CHARGE
PUMP
CURRENT
SETTING
DOUBLE
BUFFER
MUXOUT
RDIV2
LOW
NOISE AND
LOW SPUR
MODES
REFERENCE
DOUBLER DBR 1
RESERVED
REGISTER 2
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
L2
L1
M3
M2
M1
RD2
RD1
R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
D1
CP4
CP3
CP2
CP1
U6
U5
U4
U3
U2
U1
DB2
DB1
DB0
C3(0) C2(1) C1(0)
RESERVED
RESERVED
CSR
CHARGE
CANCEL
RESERVED
ABP
BAND SELECT
CLOCK MODE
REGISTER 3
CLK
DIV
MODE
CONTROL
BITS
12-BIT CLOCK DIVIDER VALUE
0
0
0
0
0
0
F4
F3
F2
0
0
F1
0
C2
C1
D12
D11
D10
D9
D8
D7
D6
AUX OUTPUT
ENABLE
0
MTLD
0
AUX OUTPUT
SELECT
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
D5
D4
D3
D2
D1
DB2
DB1
DB0
C3(0) C2(1) C1(1)
DBB 2
RF DIVIDER
SELECT
8-BIT BAND SELECT CLOCK DIVIDER VALUE
AUX
OUTPUT
POWER
RF OUTPUT
ENABLE
RESERVED
VCO POWERDOWN
FEEDBACK
SELECT
REGISTER 4
OUTPUT
POWER
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
0
0
0
0
0
0
0
D13
D12
D11
D10
BS8
BS7
BS6
BS5
BS4
BS3
BS2
BS1
D9
D8
D7
D6
D5
D4
D3
D2
D1
CONTROL
BITS
DB2
DB1
DB0
C3(1) C2(0) C1(0)
RESERVED
CONTROL
BITS
RESERVED
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
1DBR
2DBB
0
0
0
0
0
0
0
D15
D14
0
1
1
0
0
0
0
0
0
0
0
0
0
= DOUBLE-BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.
= DOUBLE-BUFFERED BITS—BUFFERED BY THE WRITE TO REGISTER 0, IF AND ONLY IF DB13 OF REGISTER 2 IS HIGH.
图23. 寄存器小结
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0
0
0
0
0
0
DB2
DB1
DB0
C3(1) C2(0) C1(1)
09800-023
LD PIN
MODE
RESERVED
RESERVED
REGISTER 5
RESERVED
ADF4351
16-BIT INTEGER VALUE (INT)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
N16
N15
N14
N13
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
F12
F11
F10
F9
F8
F7
F6
DB7 DB6
F5
F4
DB5 DB4
F3
F2
DB3
F1
DB2
DB1
DB0
C3(0) C2(0) C1(0)
N16
N15
...
N5
N4
N3
N2
N1
INTEGER VALUE (INT)
F12
F11
...
F2
F1
FRACTIONAL VALUE (FRAC)
0
0
...
0
0
0
0
0
NOT ALLOWED
0
0
...
0
0
0
0
0
...
0
0
0
0
1
NOT ALLOWED
0
0
...
0
1
1
0
0
...
0
0
0
1
0
NOT ALLOWED
0
0
...
1
0
2
.
.
...
.
.
.
.
.
...
0
0
...
1
1
3
0
0
...
1
0
1
1
0
NOT ALLOWED
.
.
...
.
.
.
0
0
...
1
0
1
1
1
23
.
.
...
.
.
.
0
0
...
1
1
0
0
0
24
.
.
...
.
.
.
.
.
...
.
.
.
.
.
...
1
1
...
0
0
4092
1
1
...
1
1
1
0
1
65,533
1
1
...
0
1
4093
1
1
...
1
1
1
1
0
65,534
1
1
...
1
0
4094
1
1
...
1
1
1
1
1
65,535
1
1
...
1
1
4095
09800-012
0
CONTROL
BITS
12-BIT FRACTIONAL VALUE (FRAC)
INTmin = 75 WITH PRESCALER = 8/9
PHASE
ADJUST
PRESCALER
图24. 寄存器0 (R0)
RESERVED
DBR
12-BIT PHASE VALUE (PHASE)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
PH1
PR1
P12
P11
P10
P9
P8
P7
P6
P5
P4
P3
P2
P1
M12
M11
M10
M9
M8
M7
M6
DB7 DB6
M5
M4
P12
P11
...
P2
P1
PHASE VALUE (PHASE)
M12
M11
...
M2
M1
0
0
...
0
0
0
0
0
...
1
0
0
0
...
0
1
1 (RECOMMENDED)
0
0
...
1
1
3
0
0
...
1
0
2
.
.
...
.
.
.
0
0
...
1
1
3
.
.
...
.
.
.
.
.
...
.
.
.
1
1
...
0
0
4092
.
.
...
.
.
.
.
.
...
.
.
.
1
1
...
0
1
4093
1
ON
.
.
...
.
.
.
1
1
...
1
0
4094
1
1
...
0
0
4092
1
1
...
1
1
4095
1
...
0
1
4093
0
4/5
1
1
...
1
0
4094
1
8/9
1
1
...
1
1
4095
M2
DB3
M1
DB2
DB1
DB0
C3(0) C2(0) C1(1)
09800-013
PHASE ADJ
OFF
1
M3
2
0
PRESCALER
DB5 DB4
INTERPOLATOR MODULUS (MOD)
PH1
PR1
CONTROL
BITS
DBR
12-BIT MODULUS VALUE (MOD)
图25. 寄存器1 (R1)
Rev. 0 | Page 15 of 28
COUNTER
RESET
CP THREESTATE
POWER-DOWN
PD
POLARITY
LDF
DBR
LDP
DBR
10-BIT R COUNTER
CHARGE
PUMP
CURRENT
SETTING
DOUBLE
BUFFER
MUXOUT
RDIV2
LOW
NOISE AND
LOW SPUR
MODES
REFERENCE
DOUBLER DBR
RESERVED
ADF4351
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
L2
L1
M3
M2
M1
RD2
RD1
R10
L2
L1
NOISE MODE
RD2
REFERENCE
DOUBLER
0
0
LOW NOISE MODE
0
DISABLED
0
1
RESERVED
1
ENABLED
1
0
RESERVED
1
1
LOW SPUR MODE
M3
M2
M1
OUTPUT
0
0
0
THREE-STATE OUTPUT
0
0
1
DVDD
0
1
0
DGND
0
1
1
R COUNTER OUTPUT
1
0
0
N DIVIDER OUTPUT
1
0
1
ANALOG LOCK DETECT
1
1
0
DIGITAL LOCK DETECT
1
1
1
RESERVED
R8
R7
R6
R5
R4
R3
R2
R1
D1
CP4
CP3
CP2
DOUBLE BUFFER
R4 [DB22:DB20]
D1
CP4
CP3
CP2
CP1
ENABLED
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0.31
0.63
0.94
1.25
1.56
1.88
2.19
2.50
2.81
3.13
3.44
3.75
4.06
4.38
4.69
5.00
R9
...
R2
R1
R COUNTER (R)
0
0
...
0
1
1
0
0
...
1
0
2
.
.
...
.
.
.
.
.
...
.
.
.
.
.
...
.
.
.
1
1
...
0
0
1020
1
1
...
0
1
1021
1
1
...
1
0
1022
1
1
...
1
1
1023
U1
DB0
C3(0) C2(1) C1(0)
0
DISABLED
INT-N
1
ENABLED
1
DISABLED
U2
COUNTER
RESET
ENABLED
1
U3
U1
DISABLED
0
U4
FRAC-N
1
ICP (mA)
5.1k
U5
LDF
0
REFERENCE DIVIDE-BY-2
U6
DB1
U6
0
RD1
CP1
DB2
U5
LDP
U2
CP
THREE-STATE
0
10ns
0
DISABLED
1
6ns
1
ENABLED
U4
PD POLARITY
U3
POWER-DOWN
0
NEGATIVE
0
DISABLED
1
POSITIVE
1
ENABLED
09800-014
R10
R9
CONTROL
BITS
CLK
DIV
MODE
CONTROL
12-BIT CLOCK DIVIDER VALUE
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
0
0
0
0
0
F4
F3
F2
0
F1
0
0
C2
C1
D12
D11
D10
D9
D8
D7
D6
BITS
DB7 DB6
D5
D4
DB5 DB4
D3
D2
D12
D11 ... D2
D1
CLOCK DIVIDER VALUE
0
0
... 0
0
0
0
DISABLED
0
0
... 0
1
1
1
ENABLED
0
0
... 1
0
2
0
0
... 1
1
3
.
.
... .
.
.
.
.
... .
.
.
.
.
... .
.
.
1
1
... 0
0
4092
F2
CHARGE
CANCELATION
0
LOW
0
DISABLED
C2
C1
CLOCK DIVIDER MODE
ENABLED
0
0
CLOCK DIVIDER OFF
0
1
FAST LOCK ENABLE
1
1
... 0
1
4093
1
0
RESYNC ENABLE
1
1
... 1
0
4094
1
1
RESERVED
1
1
... 1
1
4095
1
F3
ANTIBACKLASH
PULSE WIDTH
0
6ns (FRAC-N)
1
3ns (INT-N)
DB1
图27. 寄存器3 (R3)
Rev. 0 | Page 16 of 28
DB0
C3(0) C2(1) C1(1)
CYCLE SLIP
REDUCTION
BAND SELECT
CLOCK MODE
HIGH
D1
DB2
F1
F4
1
DB3
09800-015
RESERVED
CSR
RESERVED
CHARGE
CANCEL
RESERVED
ABP
BAND SELECT
CLOCK MODE
图26. 寄存器2 (R2)
AUX
OUTPUT
POWER
RF OUTPUT
ENABLE
AUX OUTPUT
ENABLE
8-BIT BAND SELECT CLOCK DIVIDER VALUE
MTLD
RF DIVIDER
SELECT DBB
AUX OUTPUT
SELECT
RESERVED
VCO POWERDOWN
FEEDBACK
SELECT
ADF4351
CONTROL
BITS
OUTPUT
POWER
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
0
0
0
0
0
0
0
D13
D12
D11
D10
BS8
BS7
BS6
BS5
BS4
FEEDBACK
D13 SELECT
0
BS1
D9
D8
D7
–4dBm
0
1
–1dBm
1
0
+2dBm
1
1
+5dBm
D8
MUTE TILL
LOCK DETECT
0
MUTE DISABLED
D3
RF OUT
1
MUTE ENABLED
0
DISABLED
1
ENABLED
0
1
÷2
0
1
0
÷4
0
1
1
÷8
1
0
0
÷16
D7
AUX OUTPUT
SELECT
1
0
1
÷32
0
DIVIDED OUTPUT
1
1
0
÷64
1
FUNDAMENTAL
BAND SELECT CLOCK DIVIDER
0
0
...
1
0
2
.
.
...
.
.
.
.
.
...
.
.
.
.
.
...
.
.
.
1
1
...
0
0
252
1
1
...
0
1
253
1
1
...
1
0
254
1
1
...
1
1
255
D5
D4
AUX OUTPUT POWER
0
0
–4dBm
0
1
–1dBm
D6
AUX OUT
1
0
+2dBm
0
DISABLED
1
1
+5dBm
1
ENABLED
09800-016
1
DB0
VCO POWERED DOWN
0
1
DB1
1
÷1
0
DB2
C3(1) C2(0) C1(0)
OUTPUT POWER
RF DIVIDER SELECT
...
D1
0
0
0
D2
D1
D10
0
D3
D2
0
BS1
D4
0
D11
BS2
D5
VCO POWERED UP
0
...
D6
VCO
POWER-DOWN
D12
BS7
BS8
BS2
0
D9
DIVIDED
FUNDAMENTAL
1
BS3
LD PIN
MODE
RESERVED
RESERVED
图28. 寄存器4 (R4)
RESERVED
CONTROL
BITS
RESERVED
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
0
0
0
0
D15
D14
0
1
D15
D14
LOCK DETECT PIN OPERATION
0
0
LOW
0
1
DIGITAL LOCK DETECT
1
0
LOW
1
1
HIGH
1
0
0
0
0
0
0
0
0
0
0
0
DB7 DB6
0
0
DB5 DB4
0
0
DB3
0
DB2
DB1
DB0
C3(1) C2(0) C1(1)
09800-017
0
图29. 寄存器5 (R5)
Rev. 0 | Page 17 of 28
ADF4351
寄存器0
12位相位值
控制位
位[DB26:DB15]控制相位字。相位字必须小于寄存器1中设
当位[C3:C1]设置为000时,可对寄存器0进行编程。图24显
置的MOD值。相位字用来设置RF输出相位,从0°到360°,
示对此寄存器进行编程的输入数据格式。
分辨率为360°/MOD(参见“相位再同步”部分)。
16位整数值(INT)
多数应用中,RF信号与参考信号之间的相位关系不是很重
这16个INT位(位[DB30:DB15])设置INT值,它决定反馈分
要。对于这些应用,相位值可用来优化小数和次分小数杂
频系数的整数部分,用于公式1(参见“INT、FRAC、MOD
散水平。更多信息见“杂散一致性和小数杂散优化”部分。
与R分频器的关系”部分)。对于4/5预分频器,可以设置23
如果相位再同步和杂散优化功能均不使用,建议将相位字
到65,535的整数值;对于8/9预分频器,最小整数值为75。
设置为1。
12位小数值(FRAC)
12位模数值(MOD)
12个FRAC位(位[DB14:DB3])设置Σ-Δ调制器小数输入的分
12个MOD位(位[DB14:DB3])设置小数模数,即PFD频率与
子。它与INT值一起指定频率合成器所锁定的新频率通
RF输出端通道步进分辨率的比值。详见“12位可编程模数”
道,参见“RF频率合成器:一个成功范例”部分。FRAC值
部分。
的范围是从0到(MOD − 1),所涵盖的通道频率范围与PFD基
准频率相同。
寄存器2
控制位
寄存器1
当位[C3:C1]设置为010时,可对寄存器2进行编程。图26显
控制位
示对此寄存器进行编程的输入数据格式。
当位[C3:C1]设置为001时,可对寄存器1进行编程。图25显
示对此寄存器进行编程的输入数据格式。
低噪声和低杂散模式
ADF4351的噪声模式由寄存器2中的位[DB30:DB29]控制(参
相位调整
见图26)。噪声模式允许用户优化设计,以改善杂散性能或
相位调整位(位DB28)决定是否允许对给定输出频率的输出
相位噪声性能。
相位进行调整。相位调整使能(位DB28设为1)时,器件在
寄存器0更新时不执行VCO频段选择或相位再同步。相位
调整禁用(位DB28设为0)时,器件在寄存器0更新时执行
VCO频段选择和相位再同步(前提是寄存器3中的相位再同
步(位[DB16:DB15])使能)。建议不要禁用VCO频段选择,
除非是固定频率应用或相对于原始选择频率的偏差小于
1 MHz。
选择低杂散模式将使能扰动。扰动会将使小数量化噪声随
机化,使其类似于白色噪声,而不是杂散噪声。因此,器
件的杂散性能便得以改善。对于PLL闭环带宽较宽的快速
锁定应用,一般使用低杂散模式。宽环路带宽是指大于
RFOUT通道步进分辨率(fRES) 1/10的环路带宽。宽环路滤波器
无法将杂散衰减到与窄环路带宽相同的水平。
为获得最佳噪声性能,可以使用低噪声模式选项。选择低
预分频器值
噪声模式将禁用扰动。此模式会确保电荷泵工作在使噪声
双模预分频器(P/P + 1)与INT、FRAC和MOD值一起,决定
性能最佳的区域。当环路滤波器带宽较窄时,低噪声模式
从VCO输出到PFD输入的整体分频比。寄存器1中的PR1位
非常有用。频率合成器会确保噪声极低,滤波器则会衰减
(DB27)设置预分频器值。
杂散。图10至图12显示了典型W-CDMA设置中不同噪声和
预分频器工作在CML电平,从VCO输出获得时钟,并针对
杂散设置的效果。
分频器进行分频。预分频器基于同步4/5内核。当预分频器
MUXOUT
设置为4/5时,容许的最大RF频率为3.6 GHz。因此,当ADF4351
的工作频率超过3.6 GHz时,必须将预分频器设置为8/9。
预分频器会限制INT值:
片内多路复用器由位[DB28:DB26]控制(参见图26)。注意,
为使VCO频段选择正常工作,必须禁用N分频器输出。
• 预分频器 = 4/5: NMIN = 23
• 预分频器 = 8/9: NMIN = 75
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ADF4351
参考倍频器
整数N分频应用,位[DB8:DB7]的推荐设置为11。
当DB25位设置为0时,倍频器禁用,REFIN信号直接输入
10位R分频器。当此位设置为1时,REFIN频率加倍,然后
输入10位R分频器。倍频器禁用时,REFIN下降沿是小数
频 率 合 成 器 的 PFD输 入 端 的 有 效 沿 。 倍 频 器 使 能 时 ,
REFIN的上升沿和下降沿均是PFD输入端的有效沿。
鉴相器极性
DB6位设置鉴相器极性。如果使用无源环路滤波器或同相
有源环路滤波器,则应将此位设置为1。如果使用反相有
源滤波器,则应将此位设置为0。
当使能倍频器且选择低杂散模式时,带内相位噪声性能对
关断(PD)
REFIN占空比敏感。对于45%至55%范围之外的REFIN占空
DB5位提供可编程关断模式。当此位设置为1时,执行关断
比,相位噪声性能下降可能多达5 dB。在低噪声模式下,
程序。当此位设置为0时,频率合成器恢复正常工作。在
并且倍频器禁用时,相位噪声性能对REFIN占空比不敏
软件关断模式下,器件会保留寄存器中的所有信息。只有
感。
当切断电源时,寄存器内容才会丢失。
倍频器使能时,最大容许REFIN频率为30 MHz。
激活关断时,将发生下列事件:
• 强制频率合成器的分频器进入加载状态。
RDIV2
当DB24位设置为1时,R分频器与PFD之间将插入一个二分
频触发器,以扩大REFIN最大输入速率。此功能使得PFD
输入端信号占空比为50%,这对于减少周跳是必要的。
• VCO关断。
• 强制电荷泵进入三态模式。
• 数字锁定检测电路复位。
• RFOUT缓冲器禁用。
10位R分频器
• 输入寄存器保持活动状态,能够加载并锁存数据。
利用10位R分频器(位[DB23:DB14]),可以细分输入参考频
率 (REFIN)以 产 生 PFD的 参 考 时 钟 。 分 频 比 可 以 为 1至
1023。
电荷泵三态
DB4位设置为1时,电荷泵进入三态模式。正常工作时,应
将此位设置为0。
双缓冲器
DB13位使能或禁用对寄存器4中的位[DB22:DB20]的双缓
冲。有关双缓冲工作原理的信息,参见“编程模式”部分。
电荷泵电流设置
分频器复位
DB3位是ADF4351的R分频器和N分频器的reset位。当此位
设为1时,RF频率合成器N分频器和R分频器处于复位状
态。正常工作时,此位应设置为0。
位[DB12:DB9]用于设置电荷泵的电流。应将电荷泵电流设
置为环路滤波器的设计电流(参见图26)。
寄存器3
控制位
锁定检测功能(LDF)
当位[C3:C1]设置为011时,可对寄存器3进行编程。图27显
DB8位配置锁定检测功能(LDF)。LDF控制PFD周期数,锁
示对此寄存器进行编程的输入数据格式。
定检测电路监视该周期数以确定是否实现锁定。DB8设为0
时,监视的PFD周期数为40。DB8设为1时,监视的PFD周
期数为5。对于小数N分频模式,建议将DB8位设为0;对
于整数N分频模式,建议将其设为1。
频段选择时钟模式
DB23位设为1时,选择较快的频段选择逻辑序列,这种设
置适合高PFD频率,对于快速锁定应用是必要的。对于低
PFD (<125 kHz)值,建议将DB23位设为0。对于较快的频段
锁定检测精度(LDP)
选择逻辑模式(DB23设为1),频段选择时钟分频器的值必
锁定检测精度位(DB7)设置锁定检测电路的比较窗口。DB7
须小于或等于254。
设为0时,比较窗口为10 ns;DB7设为1时,比较窗口为6 ns。
当n个连续PFD周期小于比较窗口值时,锁定检测电路变
为高电平;n由LDF位(DB8)设置。例如,当DB8 = 0且DB7
= 0时,必须经过40个连续的10 ns或更短PFD周期后,数字
锁定检测才会变为高电平。
防反冲脉冲宽度(ABP)
DB22位设置PFD防反冲脉冲宽度。DB22位设为0时,PFD
防反冲脉冲宽度为6 ns。建议小数N分频使用此设置。DB22
位设为1时,PFD防反冲脉冲宽度为3 ns,可改善整数N分
频操作的相位噪声和杂散性能。对于小数N分频操作,不
对于小数N分频应用,位[DB8:DB7]的推荐设置为00;对于
建议使用3 ns设置。
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ADF4351
电荷消除
VCO关断
DB21位设为1将使能电荷泵电荷消除功能,这可以降低整
DB11位设为0时,VCO上电;设为1时,VCO关断。
数N分频模式下的PFD杂散。在小数N分频模式下,此位应
设置为0。
静音至检测到锁定(MTLD)
如果DB10位设置为1,则切断RF输出级的电源电流,直到
CSR使能
数字锁定检测电路检测到器件实现锁定为止。
DB18位设置为1将使能周跳减少(CSR)功能。利用此功能可
缩短锁定时间。请注意,为使周跳减少有效,鉴频鉴相器
(PFD)的信号必须有50%的占空比。电荷泵电流设置也必须
设置为最小值。详情见“减少周跳以缩短锁定时间”部分。
辅助输出选择
DB9位设置辅助RF输出。DB9设为0时,辅助RF输出为RF
分频器的输出;DB9设为1时,辅助RF输出为VCO基频。
辅助输出使能
时钟分频器模式
位[DB16:DB15]设置为10时将激活相位再同步(参见“相位再
同步”部分),设置为01时将激活快速锁定(参见“快速锁定
DB8位使能或禁用辅助RF输出。DB8设为0时,辅助RF输
出禁用;DB8设为1时,辅助RF输出使能。
定时器和寄存器序列”部分),设置为00时将禁用时钟分频
辅助输出功率
器(参见图27)。
位[DB7:DB6]设置辅助RF输出功率水平的值(参见图28)。
12位时钟分频器值
RF输出使能
位[DB14:DB3]设置12位时钟分频器值。此值是激活相位再
DB5位使能或禁用主RF输出。DB5设为0时,主RF输出禁
同步的超时计数器(参见“相位再同步”部分)。时钟分频器
用;DB5设为1时,主RF输出使能。
值还设置快速锁定的超时计数器(参见“快速锁定定时器和
寄存器序列”部分)。
输出功率
位[DB4:DB3]设置主RF输出功率水平的值(参见图28)。
寄存器4
寄存器5
控制位
当位[C3:C1]设置为100时,可对寄存器4进行编程。图28显
示对此寄存器进行编程的输入数据格式。
控制位
当位[C3:C1]设置为101时,可对寄存器5进行编程。图29显
示对此寄存器进行编程的输入数据格式。
反馈选择
DB23位选择从VCO输出到N计数器的反馈。此位设置为
1时,信号直接从VCO获得。此位设置为0时,信号从输出
锁定检测引脚工作方式
位[DB23:DB22]设置锁定检测(LD)引脚的工作方式(参见图
分频器的输出获得。这些分频器使得输出可涵盖较宽的频
29)。
率范围(34.375 MHz至4.4 GHz)。当分频器使能且反馈信号
寄存器初始化序列
从其输出获得时,两个独立配置PLL的RF输出信号同相。
初始上电时,对电源引脚施加正确的电压后,ADF4351寄
这在需要对信号进行正干涉以提高功率的一些应用中很
存器应按以下顺序启动:
有用。
1. 寄存器5
RF分频器选择
2. 寄存器4
位[DB22:DB20]选择RF输出分频器的值(参见图28)。
3. 寄存器3
4. 寄存器2
频段选择时钟分频器值
位[DB19:DB12]设置频段选择逻辑时钟输入的分频器。R分
频器的输出默认用作频段选择逻辑时钟,但如果此值太大
5. 寄存器1
6. 寄存器0
(>125 kHz),则可以启用一个分频器,以将R分频器输出细
分为较小的值(参见图28)。
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ADF4351
RF频率合成器:一个成功范例
参考倍频器和参考分频器
下面的公式用于对ADF4351频率合成器进行编程:
片内参考倍频器可以使输入参考信号频率加倍,参考信号
RFOUT = [INT + (FRAC/MOD)] × (fPFD/RF Divider)
(3)
频率加倍意味着PFD比较频率加倍,这可以改善系统的噪
声性能。PFD频率加倍一般可使噪声性能改善3 dB。注意,
其中:
在小数N分频模式下,由于N分频器的Σ-Δ电路存在速度限
RFOUT是RF频率输出;
制,PFD的工作频率不能高于32 MHz。对于整数N分频应
INT是整数分频系数;
用,PFD的工作频率最高可达90 MHz。
FRAC是小数分频的分子(0至MOD − 1)。
MOD是预设的小数模数(2至4095)。
参考2分频将参考信号除以2,得到50%占空比的PFD频
RF Divider是细分VCO频率的输出分频器。
率。这是周跳减少(CSR)功能正常工作所必需的。详情见
fPFD = REFIN × [(1 + D)/(R × (1 + T))]
(4)
“减少周跳以缩短锁定时间”部分。
其中:
12位可编程模数
REFIN是参考频率输入;
模数(MOD)的选择取决于可用的参考信号(REFIN)以及RF输
D是RF REFIN倍频器位(0或1);
出所需的通道分辨率(f RES )。例如,一个13 MHz REF IN 的
R是RF参考分频系数(1至1023);
GSM系统将模数设置为65。这意味着,RF输出分辨率(fRES)
T是参考2分频位(0或1)。
为GSM所必需的200 kHz (13 MHz/65)。扰动关闭时,小数
例如,一个UMTS系统要求2112.6 MHz RF频率输出(RFOUT),
杂散间隔取决于所选的模数值(参见表7)。
参考频率输入(REFIN)为10 MHz,并且RF输出要求200 kHz
与其它大多数小数N分频PLL不同,ADF4351允许用户在12
通道分辨率(fRESOUT)。
位范围内设置模数。结合参考倍频器和10位R分频器,用
请注意,ADF4351 VCO工作在2.2 GHz至4.4 GHz频率范围
户可以通过12位模块实现许多不同的配置,以适合各种应
内。因此,应使用RF二分频(VCO频率 = 4225.2 MHz,RFOUT
用。
= VCO频率/RF分频器 = 4225.2 MHz/2 = 2112.6 MHz)。
例如,考虑一个要求1.75 GHz RF频率输出和200 kHz通道步
环路何处闭合也很重要。本例中,环路在输出分频器之前
进分辨率的应用。该系统具有13 MHz参考信号。
闭合(参见图30)。
一种可能的设置是将13 MHz参考信号直接馈入PFD,并将
PFD
VCO
÷2
模数设置为除以65,这样就能获得所需的200 kHz分辨率。
RFOUT
N
DIVIDER
另一种可能的设置是使用参考倍频器,从13 MHz输入信号
产生26 MHz信号。然后,将此26 MHz馈入模数设置为130
09800-027
fPFD
的PFD,这样也能获得200 kHz分辨率,而且相位噪声性能
图30. 环路在输出分频器之前闭合
RF分频器的输出要求200 kHz通道分辨率(fRESOUT)。因此,
V C O 输 出 的 通 道 分 辨 率 ( f RES) 需 为 f RESOUT的 两 倍 , 即
40 0 kHz。
优于前一种设置。
可编程模数对于多标准应用也非常有用。例如,如果双模
电话要求支持PDC和GSM 1800两种标准,则可编程模数非
常有利。
MOD = REFIN/fRES
MOD = 10 MHz/400 kHz = 25
PDC要求25 kHz通道步进分辨率,GSM 1800则要求200 kHz
通道设置分辨率。可以将13 MHz参考信号直接馈入PFD,
根据公式4,
fPFD = [10 MHz × (1 + 0)/1] = 10 MHz
(5)
在PDC模式下,模数设置为520 (13 MHz/520 = 25 kHz)。在
2112.6 MHz = 10 MHz × [(INT + (FRAC/25))/2]
(6)
GSM 1800模式下,必须将模数设置为65 (13 MHz/65 = 200
其中:
kHz)。
INT = 422.
FRAC = 13.
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ADF4351
PFD频率必须保持恒定(本例中为13 MHz),以便用户为两
杂散优化和快速锁定
种设置设计一个环路滤波器,而不会发生不稳定问题。注
窄环路带宽可以滤除不需要的杂散信号,但锁定时间一般
意,RF频率与PFD频率之比原则上会影响环路滤波器设
较长。较宽的环路带宽可以实现较快的锁定时间,但环路
计,而不是实际的通道间隔。
带宽内的杂散信号可能会增加。
减少周跳以缩短锁定时间
快速锁定特性不仅可以实现与较宽带宽一样的快速锁定时
如“低噪声和低杂散模式”部分所述,ADF4351有多种特性
间,而且具有较窄最终环路带宽的优势,可以保持低杂
可用来优化噪声性能。但是,快速锁定应用一般要求宽环
散。
路带宽,因此滤波器不能大幅衰减杂散。如果启用周跳减
快速锁定定时器和寄存器序列
少特性,则可以针对杂散衰减保持窄环路带宽,同时仍能
实现较快的锁定时间。
如果使用快速锁定模式,必须将一个定时器值载入PLL,
以确定宽带宽模式的持续时间。
周跳
当寄存器3中的位[DB16:DB15]设置为01(快速锁定使能)
当环路带宽比PFD频率窄时,小数N分频/整数N分频频率
时 , 该 定 时 器 值 由 12位 时 钟 分 频 器 值 ( 寄 存 器 3中 的 位
合成器就会发生周跳。PFD输入端的相位误差积累过快,
[DB14:DB3])加载。要使用快速锁定,必须设置以下序列:
PLL来不及校正,电荷泵暂时沿错误方向吸入电荷,这就
会大幅延缓锁定时间。ADF4351包含周跳减少特性,可扩
展PFD的线性范围,从而加快锁定,而无需更改环路滤波
器电路。
1. 启动初始化序列(参见“寄存器初始化序列”部分)。器件
上电后,此序列仅发生一次。
2. 加载寄存器3,将位[DB16:DB15]设置为01,并设置所选
的快速锁定时间值(位[DB14:DB3])。PLL保持宽带宽模
当电路检测到将要发生周跳时,就会启动额外的电荷泵电
流单元。它将向环路滤波器输出恒定的电流,或者从环路
滤波器移除恒定的电流(取决于是要提高还是降低VCO调
谐电压,以便得到新的频率)。其结果是,PFD的线性范围
得以扩展。环路仍然保持稳定,因为该电流恒定且不是脉
冲电流。
如果相位误差再次增大到可能又要发生周跳,ADF4351将
再启动一个电荷泵单元。这一过程将持续下去,直至
式的持续时间等于快速锁定时间除以fPFD。
快速锁定范例
如果PLL具有13 MHz的参考频率,fPFD = 13 MHz,并且要
求60 µs的锁定时间,则将PLL的宽带宽模式持续时间设置
为20 µs。本例假设模数为65,以实现200 kHz的通道间隔。
同时必须考虑VCO校准时间20 µs(利用寄存器3的DB23位设
置较高频段选择时钟模式来实现)。
ADF4351检测到VCO频率已超过所需的频率。额外的电荷
如果宽带宽模式下PLL锁定时间为20 µs,则
泵单元逐个关闭,直至所有额外电荷泵单元都已禁用,并
快速锁定定时器值 = (VCO频段选择时间 + 宽带宽模式下的
且频率在初始环路滤波器带宽下达到稳定。
PLL锁定时间) × fPFD/MOD
最多可以启动7个额外电荷泵单元。大多数应用中,这足
快速锁定定时器值 = (20 µs + 20 µs) × 13 MHz/65 = 8
以彻底消除周跳,从而大幅缩短锁定时间。
因此,必须将值8载入寄存器3中的时钟分频器值(见“快速
将寄存器3中的DB18位设置为1可使能周跳减少。请注意,
锁定计时器和寄存器序列”部分中的第二步)。
为使周跳减少(CSR)正常工作,PFD要求45%至55%的占空
比。如果REFIN频率没有合适的占空比,使能RDIV2模式
(寄存器2中的DB24位)可确保PFD的输入具有50%占空比。
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ADF4351
快速锁定环路滤波器拓扑
在低噪声模式下(禁用扰动),来自Σ-Δ调制器的量化噪声作
要使用快速锁定模式,需将环路滤波器中的阻尼电阻降至
为小数杂散出现。杂散之间的间隔为fPFD/L,其中L是数字
宽带宽模式下该电阻值的¼。为实现较宽的环路滤波器带
Σ-Δ调制器中码序列的重复长度。对于ADF4351所用的三
宽,电荷泵电流增大16倍,而为了保持环路稳定,阻尼电
阶Σ-Δ调制器,该重复长度取决于MOD值(参见表7)。
阻必须减小¼。要使能快速锁定,需将寄存器3中的位
表7. 禁用扰动时的小数杂散(低噪声模式)
[DB16:DB15]设置为01,使SW引脚对AGND引脚短路。可
用的拓扑结构有两种:
• 阻尼电阻(R1)分为两个值(R1和R1A),二者之比为1:3(参
见图31)。
• 直接从SW连一个额外电阻(R1A),如图32所示。该额外
电阻与阻尼电阻(R1)的并联结果应为R1初始值的¼(参见
MOD值(扰动禁用)
MOD能被2整除,但不能被3整除
MOD能被3整除,但不能被2整除
MOD能被6整除
MOD不能被2、3、6整除
重复
长度
2 × MOD
3 × MOD
6 × MOD
MOD
杂散间隔
通道步进/2
通道步进/3
通道步进/6
通道步进
在低杂散模式下(使能扰动),重复长度扩展至221个周期,
与MOD值无关,使得量化误差频谱看起来像宽带噪声。
图32)。
这可能会使PLL输出端的带内相位噪声性能下降多达10 dB。
ADF4351
R2
CPOUT
C1
为了获得最低噪声,禁用扰动是更好的选择,尤其是当最
VCO
终环路带宽低到足以衰减最低频率小数杂散时。
C3
C2
R1
整数边界杂散
SW
小数杂散的另一个产生机制是RF VCO频率与基准频率的交
R1A
09800-018
互作用。当这些频率不是整数关系时(小数N分频频率合成
器的意义所在),杂散边带将以一定的偏移频率出现在
图31. 快速锁定环路滤波器拓扑1
VCO输出频谱上,该偏移频率与整数倍数的基准频率和
VCO频率之间的拍频或差频相对应。这些杂散由环路滤波
ADF4351
器予以衰减,在靠近基准频率整数倍数的通道上表现得更
R2
CPOUT
C1
C2
VCO
为明显;对于这些通道,差频率可能位于环路带宽以内,
C3
“整数边界杂散”的名称正是由此而来。
R1A
R1
参考杂散
SW
09800-019
在小数N分频频率合成器中,参考杂散一般不是问题,因
为参考偏移远远超出了环路带宽。不过,旁路环路的任何
参考馈通机制可能会引起问题。耦合到VCO的低电平片内
图32. 快速锁定环路滤波器拓扑2
杂散机制
参考切换噪声的馈通,可能会产生高达-80 dBc的参考杂散。
本部分说明小数N分频频率合成器的三种不同杂散机制,
PCB布局必须确保VCO电路与输入参考之间充分隔离,避
以及如何降低ADF4351的杂散。
免电路板上可能出现馈通路径。
小数杂散
ADF4351中的小数插值器是一种三阶Σ-Δ调制器,其模数
(MOD)可设置为从2到4095的任意整数值。在低杂散模式
下(使能扰动),MOD的最小容许值为50。Σ-Δ调制器的时
钟 频 率 为 PFD参 考 频 率 (f P F D ), 允 许 PLL输 出 频 率 以
fPFD/MOD的通道步进分辨率合成。
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ADF4351
杂散一致性和小数杂散优化
在图33所示的例子中,PFD参考为25 MHz,MOD = 125,
扰动关闭时,Σ-Δ调制器量化噪声所引起的小数杂散码也
因而通道间隔为200 kHz。将CLK_DIV_VALUE设置为80,
取决于作为调制器种子值的特定相位字。
从而tSYNC等于400 µs。
可以改变相位字,以优化任何特定频率上的小数和次分小
LE
tSYNC
数杂散水平。因此,可以创建一个与各频率相对应的相位
SYNC
(INTERNAL)
值查找表,以便在对ADF4351进行编程时使用。
如果不使用查找表,则应保持相位字不变,确保任一特定
频率上的杂散水平保持一致。
LAST CYCLE SLIP
FREQUENCY
PLL SETTLES TO
INCORRECT PHASE
相位再同步
当MOD为小数模数时,小数N分频PLL的输出可以建立至
PLL SETTLES TO
CORRECT PHASE
AFTER RESYNC
PHASE
位再同步特性可产生相对于输入参考的一致输出相位偏
–100
移。对于输出相位和频率十分重要的应用,如数字波束形
200 300
400 500 600
TIME (µs)
700
800
900 1000
相位编程
将寄存器3中的位[DB16:DB15]设置为10时,可使能相位再
同步。当相位再同步使能时,内部定时器以下式所给出的
间隔tSYNC产生同步信号:
寄存器1中的相位字控制RF输出相位。当此相位字从0扫至
MOD时,RF输出相位以360°/MOD的步进扫过360°范围。
许多应用中,建议将寄存器1 (R1)的DB28位设为1,从而禁
用VCO频段选择。此设置选择相位调整特性。
tSYNC = CLK_DIV_VALUE × MOD × tPFD
高PFD频率
其中:
CLK_DIV_VALUE是寄存器3的位[DB14:DB3]所设置的小数
值。此值可以是从1到4095的任意整数。
为确保选择适合相关频率的正确VCO频段,必须使能VCO
频段选择功能。使用高VCO频段选择模式(寄存器3中的
DB23位设为1),VCO频段选择可以支持最高45 MHz的PFD
MOD是寄存器1 (R1)的位[DB14:DB3]所设置的模数值。
频率。
tPFD是PFD参考周期。
新频率设置后,LE上升沿后的第二个同步脉冲用来使输出
相位与参考重新同步。tSYNC时间的设置值至少应与最差情
况下的锁定时间相同,以保证相位再同步发生于PLL建立
瞬态中的最后一个周跳之后。
100
图33 相位再同步示例
成等,这种相位偏移是必需的。使用相位再同步时,特定
RF输出相位编程请参见“相位编程”部分。
0
09800-020
相对于输入参考的任何一个MOD相位偏移。ADF4351的相
对于45 MHz以上的PFD频率,建议用户执行以下步骤:
1. 禁用相位调整(寄存器1中的DB28位设为0),设置所需的
VCO频率。确保PFD频率小于45 MHz。
2. 达到正确的频率后,使能相位调整(寄存器1中的DB28位
设为1)。
3. 只有整数N分频应用才允许使用32 MHz以上的PFD频率,
因此,将防反冲脉冲宽度设为3 ns(寄存器3中的DB22位
设为1)。
4. 使用所需的PFD频率设置参考R和反馈N分频器的合
适值。
按照这一程序操作,可以实现最低的RMS带内相位噪声。
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ADF4351
应用信息
直接变频调制器
ADL5375的LO端口可以用ADF4351的互补RFOUTA±输出以
基站发射机正越来越多地采用直接变频结构。图34为如何
差分方式驱动。与单端LO驱动器相比,这种设置可提供更
利用ADI公司器件来实现该系统。
佳的性能,并且不需要使用巴伦来将单端LO输入转换为更
图34显示AD9788 TxDAC®与ADL5375一起使用。使用双通
适合ADL5375的差分LO输入。这种配置中,LO的典型均
方根相位噪声(100 Hz至5 MHz)为0.61° rms。
道集成DAC,例如额定增益和偏移特性分别为±2% FSR和
±0.001% FSR的AD9788,可确保此部分信号链所贡献的误
ADL5375接受-6 dBm至+6 dBm的LO驱动功率。最佳LO功
差(在整个温度范围内)极小。
率可以通过软件在ADF4351上设置,各路输出可提供−4
本振(LO)利用ADF4351来实现。低通滤波器用ADIsimPLL™
dBm至+5 dBm的功率。
来设计,通道间隔为200 kHz,闭环带宽为35 kHz。
RF输出用来驱动50 Ω负载,但必须交流耦合,如图34所示。
如果用2 V峰峰值信号以正交方式驱动I和Q输入,则ADL5375
调制器所产生的输出功率约为2 dBm。
51Ω
51Ω
OUT1_P
MODULATED
DIGITAL
DATA
LOW-PASS
FILTER
OUT1_N
AD9788
TxDAC
OUT2_P
LOW-PASS
FILTER
OUT2_N
51Ω
VVCO
17
VVCO
fREFIN
LOCK
DETECT
VDD
28
10
DVDD AVDD
30
26
25
4
6
32
CE PDB RF VP SDV DD MUXOUT LD
29 REF IN
51Ω
RFOUTB+ 14
VVCO
IBBN
RFOUTB– 15
1 CLK
3.9nH
2 DATA
3.9nH
1nF
3 LE
SPI-COMPATIBLE SERIAL BUS
ADL5375
IBBP
1nF 1nF
RFOUTA+ 12
ADF4351
22 RSET
LOIN
RFOUTA– 13
4.7kΩ
LOIP
LPF
1nF
DSOP
680Ω
QBBP
CPOUT 7
39nF
CPGND SDGND AGND AGNDVCO
8
31
9
11 18
21
DGND TEMP VCOM
27
10pF
19
23
0.1µF 10pF
2700pF
VREF
RFOUT
LPF
VTUNE 20
SW 5
QUADRATURE
PHASE
SPLITTER
1200pF
QBBN
360Ω
24
0.1µF 10pF
0.1µF
图34. 直接变频调制器
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09800-034
16
51Ω
ADF4351
与ADuC70xx和ADSP-BF527接口
ADSP-BF527接口
ADF4351具有一个简易的SPI兼容型串行接口,用于将数据
图36显示ADF4351与Blackfin® ADSP-BF527数字信号处理器
写入器件。CLK、DATA和LE引脚控制数据传输。在CLK
之间的接口。ADF4351的每个锁存器写入需要一个32位串
上升沿将32位数据逐位写入对应寄存器,当LE变为高电平
行字。对此,使用Blackfin系列的最简单实现方法是利用帧
时,数据波传输至对应的锁存器。时序图见图2,寄存器
交替式自缓冲传输工作模式。这样,中断产生之前,可以
地址表见表6。
传输整块的串行数据。
ADF4351
ADSP-BF527
SCK
图35显示ADF4351与ADuC70xx系列模拟微控制器之间的接
口。ADuC70xx系列基于AMR7内核,但该接口可以用于任
何基于8051的微控制器。
MOSI
I/O PORTS
DATA
GPIO
LE
ADF4351
CLK
CE
MUXOUT
(LOCK DETECT)
图36. ADSP-BF527与ADF4351接口
DATA
LE
将字长度设置为8位,每个32位字使用四个存储器位置。
CE
MUXOUT
(LOCK DETECT)
为对各32位锁存器进行编程,存储4个8位字节,使能自缓
09800-035
SCLOCK
MOSI
I/O PORTS
ADuC70xx
CLK
09800-036
ADuC70xx接口
冲模式,然后写入DSP的传输寄存器。最后一个操作启动
自缓冲传输。确保满足表2所列的SPI时序要求。
图35. ADuC70xx与ADF4351接口
微控制器设置为SPI主机模式,CPHA = 0。若要启动操作,
芯片级封装的PCB设计指南
驱动LE的I/O端口应变为低电平。ADF4351的各锁存器需
芯片级封装(CP-32-2)上的焊盘为方形。PCB焊盘必须比封
要一个32位字,其实现方法是从微控制器写入四个8位字
装焊盘长0.1 mm,宽0.05 mm。为确保焊点最大,每个焊盘
节至该器件。写入第四个字节之后,LE输入应变为高电
必须位于电路板焊盘中央。
平,以完成传输。
芯片级封装的底部有一个居中的裸露焊盘用于散热,PCB
ADF4351初始通电时,为使输出有效,器件需要6次写操作
的散热焊盘至少应与裸露焊盘一样大。在PCB上,散热焊
(分别写入R5、R4、R3、R2、R1和R0)。
盘与焊盘图形内边的间距至少应为0.25 mm,以确保不会发
该微控制器的I/O端口线也可用来控制关断输入(CE)和检测
生短路。
锁定(MUXOUT配置为锁定检测,并由单片机输入端口进
PCB散热焊盘上可以开散热通孔,以改善封装的散热性
行轮询)。
能。散热通孔必须与散热焊盘合为一体,间距为1.2 mm。
当工作在所述模式时,ADuC70xx的最大SPI传输速率为
通孔直径必须在0.3 mm至0.33 mm之间,通孔管必须镀以1
20 Mbps。这意味着,输出频率变化的最大速率为833 kHz。
盎司的铜,以堵住通孔。
如果使用较快的SPI时钟,应确保满足表2所列的SPI时序
要求。
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ADF4351
VVCO
输出匹配
本的方法是将一个50 Ω电阻连接到VVCO。如图37所示,串联
RFOUT
1nF
一个100 pF的直流旁路电容。该电阻与频率无关,因而可提
供良好的宽带匹配性能。连接50 Ω负载时,此电路的差分
50Ω
09800-038
3.9nF
匹配ADF4351的输出以实现最佳操作的方法有多种,最基
图38. 最佳输出级
输出功率通常与寄存器4 (R4)中的位[DB4:DB3]所选择的值
如果不需要差分输出,则不用的输出可以端接起来,或者
相等。
利用巴伦将两路输出合并。
VVCO
利用分立电感和电容可以实现图39所示的巴伦结构。元件
50Ω
50Ω
用于隔直。
VVCO
图37. 简易输出级
L2
更好的解决方案是将一个分流电感(充当RF扼流圈)连到
RFOUTA+
V VCO 。由此可获得更好的匹配性能,从而提供更高输出
功率。
L1
C1
L1
C2
50Ω
RFOUTA–
实验表明,对于W-CDMA UMTS频段1(2110 MHz至2170 MHz),
09800-039
100pF
L1和C1构成LC巴伦,L2为RFOUTA−提供直流路径,电容C2
09800-037
RFOUT
C1
图38所示电路可提供出色的50 Ω匹配。这种情况下,最大
图39. 用于ADF4351的LC巴伦
输出功率约为5 dBm。两种单端结构均可以使用EVAL-ADF4351
EB1Z评估板进行验证。
表8. LC巴伦组成元件
频率
范围(MHz)
137至300
300至460
400至600
600至900
860至1240
1200至1600
1600至3600
2800至3800
电感L1 (nH)
100
51
30
18
12
5.6
3.3
2.2
电容C1 (pF)
10
5.6
5.6
4
2.2
1.2
0.7
0.5
RF扼流圈
电感L2 (nH)
390
180
120
68
39
15
10
10
Rev. 0 | Page 27 of 28
隔直
电容C2 (pF)
1000
120
120
120
10
10
10
10
输出功率测量
结果(dBm)
9
10
10
10
9
9
8
8
ADF4351
外形尺寸
5.00
BSC SQ
0.60 MAX
0.60 MAX
25
0.50
BSC
1.00
0.85
0.80
12° MAX
SEATING
PLANE
0.80 MAX
0.65 TYP
0.30
0.25
0.18
0.50
0.40
0.30
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
PIN 1
INDICATOR
3.25
3.10 SQ
2.95
EXPOSED
PAD
17
TOP VIEW
1
8
16
9
BOTTOM VIEW
0.25 MIN
3.50 REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2
03-28-2012-A
4.75
BSC SQ
PIN 1
INDICATOR
32
24
40. 32引脚引脚架构芯片级封装[LFCSP_VQ]
5 mm × 5 mm,超薄体
(CP-32-2)
图示尺寸单位:mm
订购指南
型号1
ADF4351BCPZ
ADF4351BCPZ-RL7
EVAL-ADF4351EB1Z
1
温度范围
−40°C至+85°C
−40°C至+85°C
封装描述
32引脚引脚架构芯片级封装[LFCSP_VQ]
32引脚引脚架构芯片级封装[LFCSP_VQ]
评估板
Z = 符合RoHS标准的器件。
©2012 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D09800sc-0-5/12(0)
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封装选项
CP-32-2
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