ADF4355 VCO データシート

ADF4355 VCO  データシート
日本語参考資料
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VCO内蔵の
マイクロウエーブ広帯域シンセサイザ
ADF4355
データシート
特長
概要
RF 出力周波数範囲: 54 MHz~6,800 MHz
非整数型 N シンセサイザおよび整数型 N シンセサイザ
高分解能 38 ビット・モジュラス
低位相ノイズの電圧制御発振器 (VCO)
プログラマブルな 1、2、4、8、16、32、64 分周出力
アナログ電源およびデジタル電源: 3.3 V
チャージ・ポンプ電源および VCO 電源: 5.0 V (typ)
1.8 V ロジックと互換
4/5 または 8/9 のプログラマブルなデュアル・モジュラス・プリ
スケーラ
プログラマブルな出力電力レベル
RF 出力ミュート機能
3 線式シリアル・インターフェースを内蔵
アナログとデジタルのロック検出
ADF4355 を外付けループ・フィルタ、外付けリファレンス周波
数と組み合わせて使用すると、非整数型 N または整数型 N の位
相ロック・ループ (PLL) 周波数シンセサイザを構成することが
できます。一連の周波数分周器を使うと、54 MHz~6800 MHz
の動作が可能です。
ADF4355 は、3400 MHz~6800 MHz の基本波出力周波数を持つ
VCO を内蔵しています。さらに、VCO 周波数を 1、2、4、8、
16、32、64 分周して、最小 54 MHz の RF 出力周波数を生成す
ることができます。アイソレーションを必要とするアプリケー
ションに対して、RF 出力ステージをミュートすることもできま
す。このミュート機能は、ピンおよびソフトウェアから制御で
きます。
すべての内蔵レジスタの制御は、シンプルな 3 線式インター
フェースを経由して行います。ADF4355 は、3.15 V~3.45 V の
アナログ電源およびデジタル電源と、4.75 V~5.25 V のチャー
ジ・ポンプ電源および VCO 電源で動作します。ADF4355 には、
ハードウェアおよびソフトウェア・パワーダウン・モードもあ
ります。
アプリケーション
ワイヤレス・インフラストラクチャ (W-CDMA、TD-SCDMA、
WiMAX、GSM、PCS、DCS、DECT)
ポイント to ポイント/ポイント to マルチポイントのマイクロ
波回線
衛星/VSAT
テスト装置/計装装置
クロック生成
機能ブロック図
AV DD
CE
REFIN A
REFIN B
CLK
DATA
LE
×2
DOUBLER
10-BIT R
COUNTER
RSET
VP
DVDD
VVCO
VRF
AVDD
MULTIPLEXER
÷2
DIVIDER
MUXOUT
LOCK
DETECT
CREG 1
CREG 2
DATA REGISTER
FUNCTION
LATCH
CHARGE
PUMP
CPOUT
PHASE
COMPARATOR
VTUNE
VREF
VBIAS
VCO
CORE
INTEGER
REGISTER
FRACTION
REGISTER
MODULUS
REGISTER
VREGVCO
1/2/4/8
÷
16/32/64
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
OUTPUT
STAGE
RFOUTA+
RFOUTA–
PDBRF
OUTPUT
STAGE
N COUNTER
RFOUTB+
RFOUTB–
ADF4355
AGND
CPGND
AGNDRF
SDGND
AGNDVCO
12910-001
MULTIPLEXER
図 1.
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
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Rev. 0
©2015 Analog Devices, Inc. All rights reserved.
本
社/〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03(5402)8200
大阪営業所/〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06(6350)6868
ADF4355
データシート
目次
特長 ...................................................................................................... 1
レジスタ 4 .................................................................................... 22
アプリケーション .............................................................................. 1
レジスタ 5 .................................................................................... 23
概要 ...................................................................................................... 1
レジスタ 6 .................................................................................... 24
機能ブロック図 .................................................................................. 1
レジスタ 7 .................................................................................... 26
改訂履歴 .............................................................................................. 2
レジスタ 8 .................................................................................... 27
仕様 ...................................................................................................... 3
レジスタ 9 .................................................................................... 27
タイミング特性 .............................................................................. 5
レジスタ 10................................................................................... 28
絶対最大定格 ...................................................................................... 6
レジスタ 11 ................................................................................... 28
トランジスタ数 .............................................................................. 6
レジスタ 12................................................................................... 29
ESD の注意 ..................................................................................... 6
レジスタ初期化シーケンス ........................................................ 29
ピン配置およびピン機能説明 .......................................................... 7
周波数更新シーケンス ................................................................ 29
代表的な性能特性 .............................................................................. 9
RF シンセサイザ—動作例 .......................................................... 30
回路説明 ............................................................................................ 12
リファレンス・ダブラーとリファレンス分周器..................... 30
リファレンス入力セクション .................................................... 12
スプリアスの最適化と高速ロック ............................................ 30
RF N 分周器 .................................................................................. 12
ジッタの最適化............................................................................ 30
位相周波数検出器(PFD)およびチャージ・ポンプ ................... 13
スプリアスのメカニズム ............................................................ 31
MUXOUT とロック検出 .............................................................. 13
ロック時間.................................................................................... 31
入力シフトレジスタ .................................................................... 13
アプリケーション情報 .................................................................... 32
プログラム・モード .................................................................... 13
ダイレクト・コンバージョン変調器 ........................................ 32
VCO ............................................................................................... 14
電源 ............................................................................................... 33
出力ステージ ................................................................................ 14
レジスタ・マップ ............................................................................ 16
チップ・スケール・パッケージに対するプリント回路ボード
(PCB) 設計のガイドライン ......................................................... 33
レジスタ 0 ..................................................................................... 18
出力のマッチング ........................................................................ 34
レジスタ 1 ..................................................................................... 19
外形寸法............................................................................................ 35
レジスタ 2 ..................................................................................... 20
オーダー・ガイド ........................................................................ 35
レジスタ 3 ..................................................................................... 21
改訂履歴
4/15—Revision 0: Initial Version
Rev. 0
- 2/35 -
ADF4355
データシート
仕様
特に指定がない限り、AVDD = DVDD = VRF = 3.3 V ± 5%、4.75 V ≤ VP = VVCO ≤ 5.25 V、AGND = CPGND = AGNDVCO = SDGND = AGNDRF = 0 V、
RSET = 5.1 kΩ、dBm は 50 Ω 基準、TA = TMIN~TMAX。
表 1.
Parameter
Symbol
Min
Typ
Max
Unit
Test Conditions/Comments
REFINA/REFINB CHARACTERISTICS
Input Frequency
For f < 10 MHz, ensure slew rate > 21 V/µs
Single-Ended Mode
10
250
MHz
Differential Mode
10
600
MHz
Single-Ended Mode
0.4
AVDD
V p-p
REFINA biased at AVDD/2; ac coupling
ensures AVDD/2 bias
Differential Mode
0.4
1.8
V p-p
LVDS and LVPECL compatible,
REFINA/REFINB biased at 2.1 V;
ac coupling ensures 2.1 V bias
Input Sensitivity
Input Capacitance
Single-Ended Mode
6.9
Differential Mode
1.4
Input Current
Phase Detector Frequency
pF
pF
±60
µA
Single-ended reference programmed
±250
µA
Differential reference programmed
125
MHz
CHARGE PUMP (CP)
Charge Pump Current, Sink/Source
RSET = 5.1 kΩ
ICP
High Value
4.8
mA
Low Value
0.3
mA
RSET Range
5.1
kΩ
Fixed
Current Matching
3
%
0.5 V ≤ VCP1 ≤ VP − 0.5 V
3
%
0.5 V ≤ VCP1 ≤ VP − 0.5 V
1.5
%
VCP1 = 2.5 V
ICP vs. VCP
1
ICP vs. Temperature
LOGIC INPUTS
Input High Voltage
VINH
Input Low Voltage
VINL
1.5
0.6
V
V
Input Current
IINH/IINL
±1
µA
Input Capacitance
CIN
3.0
pF
LOGIC OUTPUTS
DVDD − 0.4
Output High Voltage
VOH
Output High Current
IOH
500
µA
Output Low Voltage
VOL
0.4
V
3.45
V
1.5
V
1.8
V
1.8 V output selected
IOL 2 = 500 µA
POWER SUPPLIES
Analog Power
AVDD
Digital Power and RF Supply Voltage
DVDD,
VRF
3.15
AVDD
Charge Pump and VCO Voltage
VP, VVCO
5.0
5.25
Charge Pump Supply Power Current
IP
8
9
Digital Power Supply Current + Analog
Power Supply Curent 3
DIDD, AIDD
62
69
mA
Supply Current
IVCO
70
85
mA
RFOUTA±/RFOUTB± Supply Current
IRFOUTx ±
16/20/
42/55
20/35/
50/70
mA
RF output stage is programmable;
RFOUTB+/RFOUTB− powered off
500
µA
Hardware power-down
1000
µA
Software power-down
Output Dividers
Low Power Sleep Mode
Rev. 0
4.75
Voltages must equal AVDD
6 to 36
- 3/35 -
V
mA
VP must equal VVCO
Each output divide by 2 consumes 6 mA
ADF4355
データシート
Parameter
Symbol
Min
Typ
Max
Unit
Test Conditions/Comments
Fundamental VCO range
RF OUTPUT CHARACTERISTICS
VCO Frequency Range
3400
6800
MHz
RF Output Frequency
53.125
6800
MHz
VCO Sensitivity
15
MHz/V
Frequency Pushing (Open-Loop)
KV
15
MHz/V
Frequency Pulling (Open-Loop)
0.5
MHz
Voltage standing wave ratio (VSWR) = 2:1
Harmonic Content
Second
Third
RF Output Power 4
−27
dBc
Fundamental VCO output (RFOUTA+)
−22
dBc
Divided VCO output (RFOUTA+)
−20
dBc
Fundamental VCO output (RFOUTA+)
−12
dBc
Divided VCO output (RFOUTA+)
+8
dBm
RFOUTA+ = 1 GHz
+3
dBm
RFOUTA+/RFOUTA− = 4.4 GHz
RF Output Power Variation
±1
dB
RFOUTA+/RFOUTA− = 4.4 GHz
RF Output Power Variation (over
Frequency)
±3
dB
RFOUTA+/RFOUTA− = 1 GHz to 4.4 GHz
Level of Signal with RF Output Disabled
−60
dBm
RFOUTA+/RFOUTA− = 1 GHz, VCO = 4 GHz
−30
dBm
RFOUTA+/RFOUTA− = 4.4 GHz, VCO = 4.4 GHz
NOISE CHARACTERISTICS
Fundamental VCO Phase Noise
Performance
VCO noise in open-loop conditions
−116
dBc/Hz
−136
dBc/Hz
800 kHz offset from 3.4 GHz carrier
−138
dBc/Hz
1 MHz offset from 3.4 GHz carrier
100 kHz offset from 3.4 GHz carrier
−155
dBc/Hz
10 MHz offset from 3.4 GHz carrier
−113
dBc/Hz
100 kHz offset from 5.0 GHz carrier
−133
dBc/Hz
800 kHz offset from 5.0 GHz carrier
−135
dBc/Hz
1 MHz offset from 5.0 GHz carrier
−153
dBc/Hz
10 MHz offset from 5.0 GHz carrier
−110
dBc/Hz
100 kHz offset from 6.8 GHz carrier
−130
dBc/Hz
800 kHz offset from 6.8 GHz carrier
−132
dBc/Hz
1 MHz offset from 6.8 GHz carrier
−150
dBc/Hz
10 MHz offset from 6.8 GHz carrier
Normalized In-Band Phase Noise Floor
Fractional Channel 5
−221
dBc/Hz
Integer Channel 6
−223
dBc/Hz
Normalized 1/f Noise, PN1_f 7
−116
dBc/Hz
Integrated RMS Jitter
150
fs
Spurious Signals due to Phase Frequency
Detector (PFD) Frequency
−80
dBc
10 kHz offset; normalized to 1 GHz
1
VCP は CPOUT ピンでの電圧。
2
IOL は出力ロー電流。
3
TA = 25°C; AVDD = DVDD = VRF = 3.3 V; VVCO = VP = 5.0 V; 分周比 = 4/5; fREFIN = 122.88 MHz; fPFD = 61.44 MHz; fRF = 1650 MHz。
4
EV-ADF4355SD1Z 評価用ボードを使ってスペクトル・アナライザで測定した RF 出力電力。ボードとケーブルの損失は含みません。EV-ADF4355SD1Z RF 出力は外部
で 4.7 nH インダクタを使ってプルアップ。 未使用 RF 出力ピンは 50 Ω で終端。
5
この値を使って、任意のアプリケーションの位相ノイズを計算してください。 VCO 出力での帯域内位相ノイズ性能を計算するときは、式−221 + 10log(fPFD) + 20logN
を使ってください。 表示の値は非整数型チャンネルの最小ノイズ・モードです。
6
この値を使って、任意のアプリケーションの位相ノイズを計算してください。 VCO 出力での帯域内位相ノイズ性能を計算するときは、式-223 + 10log(fPFD) + 20logN
を使ってください。 表示の値は整数型チャンネルの最小ノイズ・モードです。
7
PLL 位相ノイズは、1/f (フリッカ)ノイズと正規化 PLL ノイズ・フロアの和で構成されます。 RF 周波数 (fRF) と周波数オフセット (f)での 1/f ノイズ成分を計算する式
は、PN = P1_f + 10log(10 kHz/f) + 20log(fRF/1 GHz)で与えられます。 正規化位相ノイズ・フロアとフリッカ・ノイズは、ADIsimPLL 設計ツールでモデル化されています。
Rev. 0
- 4/35 -
ADF4355
データシート
タイミング特性
特に指定がない限り、AVDD = DVDD = VRF = 3.3 V ± 5%、4.75 V ≤ VP = VVCO ≤ 5.25 V、AGND = CPGND = AGNDVCO = SDGND = AGNDRF = 0 V、
RSET = 5.1 kΩ、dBm は 50 Ω 基準、TA = TMIN~TMAX。
表 2. 書込みタイミング
Parameter
Limit
Unit
Description
t1
t2
t3
t4
t5
t6
t7
20
10
10
25
25
10
20
ns min
ns min
ns min
ns min
ns min
ns min
ns min
LE setup time
DATA to CLK setup time
DATA to CLK hold time
CLK high duration
CLK low duration
CLK to LE setup time
LE pulse width
書込みのタイミング図
t4
t5
CLK
t2
DATA
DB31 (MSB)
t3
DB30
DB3
(CONTROL BIT C4)
DB2
(CONTROL BIT C3)
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t7
t1
t6
図 2. 書込みのタイミング図
Rev. 0
- 5/35 -
12910-002
LE
ADF4355
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 3.
Parameter
Rating
VRF, DVDD, AVDD to GND1
AVDD to DVDD
VP, VVCO to GND1
VP, VVCO to AVDD
CPOUT to GND1
Digital Input/Output Voltage to GND1
Analog Input/Output Voltage to GND1
REFINA, REFINB to GND1
REFINA to REFINB
Operating Temperature Range
Storage Temperature Range
Maximum Junction Temperature
θJA, Thermal Impedance Pad Soldered to
GND1
Reflow Soldering
Peak Temperature
Time at Peak Temperature
Electrostatic Discharge (ESD)
Charged Device Model
Human Body Model
−0.3 V to +3.6 V
−0.3 V to +0.3 V
−0.3 V to +5.8 V
−0.3 V to AVDD + 2.5 V
−0.3 V to VP + 0.3 V
−0.3 V to DVDD + 0.3 V
−0.3 V to AVDD + 0.3 V
−0.3 V to AVDD + 0.3 V
±2.1 V
−40°C to +85°C
−65°C to +125°C
150°C
27.3°C/W
1
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセク
ションに記載する規定値以上での製品動作を定めたものではあ
りません。製品を長時間絶対最大定格状態に置くと製品の信頼
性に影響を与えます。
ADF4355 は、2500 V の ESD 定格を持つ ESD に敏感な高性能 RF
集積回路です。取り扱いと組み立てでは適切な注意が必要です。
トランジスタ数
ADF4355 のトランジスタ数は、103,665 (CMOS)および 3214 (バ
イポーラ)です。
ESD の注意
ESD(静電放電)の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
260°C
40 sec
1000 V
2500 V
GND = AGND = SDGND = AGNDRF = AGNDVCO = CPGND = 0 V。
Rev. 0
- 6/35 -
ADF4355
データシート
32
31
30
29
28
27
26
25
CREG 2
SDGND
MUXOUT
REFINA
REFINB
DVDD
PDBRF
CREG 1
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
ADF4355
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
VBIAS
VREF
RSET
AGNDVCO
VTUNE
VREGVCO
AGNDVCO
VVCO
NOTES
1. THE EXPOSED PAD MUST BE CONNECTED TO AGND.
12910-003
AGND
VRF
RFOUTA+
RFOUTA−
AGNDRF
RFOUTB+
RFOUTB−
AV DD
9
10
11
12
13
14
15
16
CLK
DATA
LE
CE
AVDD
VP
CPOUT
CPGND
図 3.ピン配置
表 4.ピンの機能説明
ピン番号
記号
説明
1
CLK
シリアル・クロック入力。データは、CLK の立上がりエッジで 32 ビットのシフトレジスタへ入力されます。この入力
はハイ・インピーダンス CMOS 入力です。
2
DATA
シリアル・データ入力。シリアル・データが MSB ファーストでロードされ、下位 4 ビットはコントロール・ビットで
す。この入力はハイ・インピーダンス CMOS 入力です。
3
LE
ロード・イネーブル、CMOS 入力。LE がハイ・レベルになると、シフトレジスタに格納されているデータが 4 LSB で
選択されたレジスタへロードされます。
4
CE
チップ・イネーブル。このピンをロー・レベルにすると、デバイスがパワーダウンして、チャージ・ポンプはス
リー・ステート・モードになります。このピンをハイ・レベル(DVDD と同じレベル)にすると、パワーダウン・ビット
の状態に応じてデバイスがパワーアップします。
5, 16
AVDD
アナログ電源。3.15 V~3.45 V の範囲が可能。アナログ・グラウンド・プレーンへのデカップリング・コンデンサをこ
のピンのできるだけ近くに配置する必要があります。AVDD は DVDD と同じ値である必要があります。
6
VP
チャージ・ポンプ電源。VP は VVCO と同じ値である必要があります。グランド・プレーンとこのピンの間で、デカップ
リング・コンデンサをこのピンのできるだけ近くに接続してください。
7
CPOUT
チャージ・ポンプ出力。イネーブルされると、このピンから±ICP が外付けループ・フィルタに出力されます。内蔵
VCO を駆動するため、ループ・フィルタ出力を VTUNE ピンに接続します。
8
CPGND
チャージ・ポンプ・グラウンド。この出力は、CPOUT のグラウンド・リターン・ピンです。
9
AGND
アナログ・グラウンド。AVDD のグラウンド・リターン・ピン。
10
VRF
RF 出力の電源。アナログ・グランド・プレーンとこのピンの間で、デカップリング・コンデンサをこのピンのできる
だけ近くに接続してください。VRF は AVDD と同じ値である必要があります。
11
RFOUTA+
VCO 出力。出力レベルはプログラマブルです。VCO 基本波またはその分周が出力されます。
12
RFOUTA−
相補 VCO 出力。出力レベルはプログラマブルです。VCO 基本波またはその分周が出力されます。
13
AGNDRF
RF 出力ステージ・グラウンド。RF 出力ステージのグラウンド・リターン・ピン。
14
RFOUTB+
補助 VCO 出力。出力レベルはプログラマブルです。VCO 基本波またはその分周が出力されます。
15
RFOUTB−
相補補助 VCO 出力。出力レベルはプログラマブルです。VCO 基本波またはその分周が出力されます。
17
VVCO
VCO 電源。4.75 V~5.25 V の範囲が可能。アナログ・グラウンド・プレーンへのデカップリング・コンデンサをこの
ピンのできるだけ近くに配置する必要があります。
18, 21
AGNDVCO
VCO グラウンド。VCO のグラウンド・リターン・パス。
19
VREGVCO
VCO 補償ノード。グランド・プレーンとこのピンの間で、デカップリング・コンデンサをこのピンのできるだけ近く
に接続してください。このピンは VVCO へ直接接続してください。
20
VTUNE
VCO の制御入力。この電圧は出力周波数を決定し、CPOUT 出力電圧のフィルタ処理により生成されます。
Rev. 0
- 7/35 -
ADF4355
データシート
ピン番号
記号
説明
22
RSET
バイアス電流抵抗。このピンとグラウンドとの間に抵抗を接続すると、チャージ・ポンプ出力電流が設定されます。
23
VREF
内部補償ノード。チューニング範囲の中央に DC バイアスされます。グランド・プレーンとこのピンの間で、デカッ
プリング・コンデンサをこのピンのできるだけ近くに接続してください。
24
VBIAS
リファレンス電圧。グランド・プレーンとこのピンの間で、100 nF のデカップリング・コンデンサをこのピンのでき
るだけ近くに接続してください。
25, 32
CREG1, CREG2
LDO レギュレータ出力。ピン 25 とピン 32 はデジタル回路の電源電圧で、公称電圧は 1.8 V です。これらのピンと
AGND の間に 100 nF のデカップリング・コンデンサを接続する必要があります。
26
PDBRF
RF パワーダウン。このピンをロー・レベルにすると、 RF 出力が停止します。このミユート機能はソフトウェアから
も制御することができます。
27
DVDD
デジタル電源。このピンは AVDD と同じ電位である必要があります。グランド・プレーンとこのピンの間で、デカップ
リング・コンデンサをこのピンのできるだけ近くに接続してください。
28
REFINB
相補リファレンス入力。このピンを使用しない場合は、AGND へ AC 結合してください。
29
REFINA
リファレンス入力。
30
MUXOUT
マルチプレクサ出力。このマルチプレクサ出力を使うと、デジタル・ロック検出、アナログ・ロック検出、スケール
済み RF、またはスケール済みリファレンス周波数が外部からアクセスできるようになります。
31
SDGND
デジタル Σ-Δ 変調器グラウンド。ピン 31 は、Σ-Δ 変調器のグラウンド・リターン・パス。
EP
エクスポーズド・パッド。エクスポーズド・パッドは AGND に接続する必要があります。
Rev. 0
- 8/35 -
ADF4355
データシート
–50
–50
–70
–70
PHASE NOISE (dBc/Hz)
PHASE NOISE (dBc/Hz)
代表的な性能特性
–90
–110
–130
÷1
÷2
÷4
÷8
÷16
÷32
÷64
–90
–110
–130
–150
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
12910-004
–170
–170
100k
1M
10M
100M
図 7. クローズド・ループ位相ノイズ、RFOUTA+、基本波
VCO、分周器、VCO = 3.4 GHz、PFD = 61.44 MHz
ループ帯域幅 = 20 kHz
–50
–50
–70
–70
PHASE NOISE (dBc/Hz)
–90
–110
–130
÷1
÷2
÷4
÷8
÷16
÷32
÷64
–90
–110
–130
–150
–150
10k
100k
1M
10M
100M
FREQUENCY (Hz)
12910-005
–170
1k
1k
10k
100k
1M
10M
12910-008
PHASE NOISE (dBc/Hz)
10k
FREQUENCY (Hz)
図 4. オープン・ループ VCO 位相ノイズ、3.4 GHz
–170
1k
12910-007
–150
100M
FREQUENCY (Hz)
図 8. クローズド・ループ位相ノイズ、RFOUTA+、基本波
VCO、分周器 VCO = 5.0 GHz、PFD = 61.44 MHz
ループ帯域幅 = 20 kHz
図 5. オープン・ループ VCO 位相ノイズ、5.0 GHz
–50
–50
–90
–110
–130
–110
–130
100k
1M
10M
100M
–170
1k
10k
100k
1M
FREQUENCY (Hz)
10M
100M
12910-009
10k
12910-006
1k
FREQUENCY (Hz)
図 9. クローズド・ループ位相ノイズ、RFOUTA+、基本波
VCO、分周器 VCO = 6.8 GHz、PFD = 61.44 MHz
ループ帯域幅 = 20 kHz
図 6. オープン・ループ VCO 位相ノイズ、6.8 GHz
Rev. 0
–90
–150
–150
–170
÷1
÷2
÷4
÷8
÷16
÷32
÷64
–70
PHASE NOISE (dBc/Hz)
PHASE NOISE (dBc/Hz)
–70
- 9/35 -
ADF4355
データシート
÷1
÷2
OUTPUT POWER (dBm)
PHASE NOISE (dBc/Hz)
–70
–90
–110
–130
–170
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
12910-010
–150
図 10. クローズド・ループ位相ノイズ、RFOUTA+、基本波
VCO、2 分周、VCO = 3.4 GHz、PFD = 61.44 MHz
ループ帯域幅 = 2 kHz
–40°C
+25°C
+85°C
1
2
3
6
5
4
7
FREQUENCY (GHz)
図 13. 出力電力の周波数特性、RFOUTA+/RFOUTA− (7.5 nH イン
ダクタ、10 pF バイパス・コンデンサ、ボード損失を除外)
0
–50
÷1
÷2
SECOND HARMONIC
THIRD HARMONIC
–5
–70
–10
–15
–90
POWER (dBc)
PHASE NOISE (dBc/Hz)
10
9
8
7
6
5
4
3
2
1
0
–1
–2
–3
–4
–5
–6
–7
–8
–9
–10
12910-016
–50
–110
–130
–20
–25
–30
–35
–40
–150
10k
100k
1M
10M
100M
FREQUENCY (Hz)
図 11. クローズド・ループ位相ノイズ、RFOUTA+、基本波
VCO、2 分周、VCO = 5.0 GHz、PFD = 61.44 MHz
ループ帯域幅 = 2 kHz
–50
–50
12910-011
1k
1
2
4
3
5
6
7
FREQUENCY (GHz)
12910-017
–45
–170
図 14. RFOUTA+/RFOUTA− 高調波の周波数特性 (7.5 nH インダク
タ、10 pF バイパス・コンデンサ、ボード損失を除外)
10
÷1
÷2
8
–70
4
–90
POWER (dBm)
PHASE NOISE (dBc/Hz)
6
–110
–130
2
0
–2
–4
–6
–150
10k
100k
1M
FREQUENCY (Hz)
10M
100M
–10
0
2
3
4
FREQUENCY (GHz)
図 12. クローズド・ループ位相ノイズ、RFOUTA+、基本波
VCO、2 分周 VCO = 6.8 GHz、PFD = 61.44 MHz
ループ帯域幅 = 2 kHz
Rev. 0
1
5
6
7
12910-018
1k
12910-012
–8
–170
図 15. RFOUTA+/RFOUTA−電力の周波数特性 (100 nH インダク
タ、100 pF バイパス・コンデンサ、ボード測定)
- 10/35 -
ADF4355
データシート
0.45
–80
RMS JITTER (ps) 1kHz TO 20MHz
RMS JITTER (ps) 12kHz TO 20MHz
NOISE AND SPUR POWER (dBc/Hz)
0.50
0.40
RMS JITTER (ps)
0.35
0.30
0.25
0.20
0.15
0.10
–90
–100
–110
–120
–130
–140
–150
1.8
2.8
3.8
4.8
5.8
1k
10k
12910-021
–160
0
0.8
6.8
OUTPUT FREQUENCY (GHz)
100k
1M
10M
100M
FREQUENCY (Hz)
図 16. 出力周波数対 RMS ジッタ、PFD 周波数 = 61.44 MHz、
ループ・フィルタ = 20 kHz
12910-025
0.05
図 19. 非整数型 N スプリアス性能、W-CDMA バンド、
RFOUTA+ = 2113.5 MHz、REFIN = 122.88 MHz、PFD = 61.44
MHz、2 分周出力を選択、ループ・フィルタ帯域幅 = 20 kHz、
チャンネル間隔 = 20 kHz
–50
PFD = 15.36MHz
PFD = 30.72MHz
PFD = 61.44MHz
–80
NOISE AND SPUR POWER (dBc/Hz)
PFD SPUR AMPLITUDE (dBc)
–60
–70
–80
–90
–100
–90
–100
–110
–120
–130
–140
2
1
3
4
5
6
7
RFOUTA+/RFOUTA– OUTPUT FREQUENCY (GHz)
–160
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
図 17. RFOUTA+/RFOUTA−出力周波数対 PFD スプリアス振幅、
PFD = 15.36 MHz、PFD = 30.72 MHz、PFD = 61.44 MHz
ループ・フィルタ = 20 kHz
12910-026
0
12910-022
–150
–110
図 20. 非整数型 N スプリアス性能、RFOUTA+ = 2.591 GHz、
REFIN = 122.88 MHz、PFD = 61.44 MHz、 2 分周出力を選択、
ループ・フィルタ帯域幅 = 20 kHz、チャンネル間隔 = 20 kHz
–80
4.60
–100
4.55
FREQUENCY (GHz)
–110
–120
–130
–140
4.50
4.45
1
4.40
4.35
4.30
4.25
–150
4.20
1k
10k
100k
1M
FREQUENCY (Hz)
10M
100M
4.15
–1
12910-024
–160
1
2
TIME (ms)
図 18. 非整数型 N スプリアス性能、GSM1800 バンド、
RFOUTA+ = 1550.2 MHz、REFIN = 122.88 MHz、PFD = 61.44
MHz、 4 分周出力を選択、ループ・フィルタ帯域幅 = 20 kHz、
チャンネル間隔 = 20 kHz
Rev. 0
0
3
4
12910-128
NOISE AND SPUR POWER (dBc/Hz)
4.65
–90
図 21. 4150 MHz から 4400 MHz への 250 MHz ジャンプに対す
るロック時間、ループ帯域幅 = 20 kHz
- 11/35 -
ADF4355
データシート
回路説明
INT、FRACx、MODx、R カウンタの関係
リファレンス入力セクション
図 22 にリファレンス入力ステージを示します。リファレンス入
力には、シングルエンド信号と差動信号を入力することができま
す。信号を選択するときは、リファレンス・モード・ビット (レ
ジスタ 4、DB9) を使用します。 リファレンス入力として差動信
号を使用するときは、このビットをハイ・レベルにする必要が
あります。この場合、SW1 と SW2 が開き、SW3 と SW4 が閉じ、
トランジスタ差動ペアを駆動する電流源はオンになります。差
動信号はバッファされた後に、エミッタ結合ロジック (ECL)か
ら CMOS コンバータへ供給されます。シングルエンド信号をリ
ファレンスとして使用する場合は、レジスタ 4 のビット DB9 に
0 を設定します。シングルエンド・リファレンス信号を REFINA
に接続します。この場合、SW1 と SW2 が閉じ、SW3 と SW4 が
開き、トランジスタ差動ペアを駆動する電流源はオフになりま
す。
入力リファレンス周波数が 250 MHz より低い場合は、最適スプ
リアス性能のためにシングルエンド・モードで動作させること
が推奨されます。
R カウンタと組み合わせたINT、FRAC1、FRAC2、MOD1、
MOD2 の値を使うと、非整数の PFD 周波数 (fPFD)間隔を持つ出力
周波数を生成できるようになります。詳細については、RF シン
セサイザ—動作例のセクションを参照してください。
RF VCO 周波数 (VCOOUT)は次式で計算されます。
VCOOUT = fPFD × N
(1)
ここで、
VCOOUT はVCOの出力周波数 (出力分周器なし)。
fPFD は位相周波数検出器の周波数。
N は帰還カウンタ値N。
次式でfPFDを計算します。
(2)
fPFD = REFIN × [(1 + D)/(R × (1 + T))]
ここで、
REFIN はリファレンス入力周波数。
D は REFIN ダブラー・ビット。
R はバイナリ 10 ビット・プログラマブル・リファレンス・カウ
ンタに設定されている分周比(1~1023)。
T は REFIN の 2 分周ビット (0 または 1)。
Nは、
REFERENCE
INPUT MODE
N = INT +
85kΩ
SW2
BUFFER
TO
R COUNTER
MULTIPLEXER
AVDD
ECL TO CMOS
CONVERTER
REFINA
REFINB
2.5kΩ
2.5kΩ
12910-226
SW4
BIAS
GENERATOR
図 22.リファレンス電圧入力ステージ
RF N 分周器
RF N分周器を使うと、PLL帰還パスでの分周比が可能になりま
す。分周比は、INT、FRAC1、FRAC2、MOD2の値で決定され、
これにより分周器が構成されます。
RF N COUNTER
FRAC1 +
FRAC2
MOD2
N = INT +
MOD1
FROM
VCO OUTPUT/
OUTPUT DIVIDERS
TO PFD
式3から、残留周波数誤差のない高い周波数分解能が得られます。
この式を使う場合、次のステップに従ってください。
1.
VCOOUT/fPFD の除算により N を計算します。
2.
この値の整数値が INT になります。
3.
フル N 値からこの INT 値を減算します。
4.
整数剰余に 224 を乗算します。
5.
この値の整数値が FRAC1 になります。
6.
チャンネル間隔 (fCHSP)に基いて MOD2 を次式により計算
します。
(4)
MOD2 = fPFD/GCD(fPFD, fCHSP)
ここで、
GCD(fPFD, fCHSP)は PFD 周波数とチャンネル間隔周波数の最
大公約数。
fCHSP は所望のチャンネル間隔周波数。
7.
次式で FRAC2 を計算します。
(5)
FRAC2 = [(N − INT) × 224 − FRAC1)] × MOD2
N COUNTER
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
FRAC1
REGISTER
FRAC2
VALUE
MOD2
VALUE
12910-027
INT
REGISTER
図 23. RF N 分周器
Rev. 0
(3)
ここで、
INTは16ビット整数値 (4/5 分周器の場合23~32,767、 8/9 分周器
の場合75~65,535)。
FRAC1 はプライマリ・モジュラスの分子 (0~16,777,215)。
FRAC2 は14ビット補助モジュラスの分子 (0~16,383)。
MOD2 はプログラマブルな14ビット補助非整数モジュラス (2~
16,383)。
MOD1は固定値224 (16,777,216) の24ビット・プライマリ・モジュ
ラス。
SW1
SW3
FRAC2
MOD2
MOD1
FRAC1+
- 12/35 -
ADF4355
データシート
DVDD
この非整数 FRAC2 と MOD2 により、次の場合にチャンネル間
隔に対するゼロ周波数誤差の出力が得られます。
fPFD/GCD(fPFD/fCHSP) < 16,383
(6)
THREE-STATE OUTPUT
ここで、
fPFD は位相周波数検出器の周波数。
GCD は最大公約数。
fCHSP は所望のチャンネル間隔周波数。
DVDD
SDGND
R DIVIDER OUTPUT
N DIVIDER OUTPUT
ゼロ周波数誤差が不要な場合は、MOD1 と MOD2 を一緒に動作
させて、38 ビット分解能モジュラスを構成します。
MUX
CONTROL
ANALOG LOCK DETECT
DIGITAL LOCK DETECT
FRAC1 および FRAC2 = 0 の場合、シンセサイザは整数型 N
モードで動作します。
SDGND
R カウンタ
12910-029
RESERVED
INT N モード
図 25. MUXOUT のブロック図
10 ビ ッ ト の R カ ウ ン タ を 使 う と 、 入 力 リ フ ァ レ ン ス 周 波 数
(REFIN)を分周して、PFDへのリファレンス・クロックを生成す
ることができます。1~1023の分周比が可能です。
位相周波数検出器(PFD)およびチャージ・ポンプ
PFDはRカウンタとNカウンタから入力を受取り、両入力の位相
差と周波数差に比例した出力を生成します。図24に、簡略化し
たPFDの回路図を示します。PFDには固定遅延要素が含まれて
おり、バックラッシュ防止パルスの幅を制御しています。この
パルスは、PFD伝達関数内でデッド・ゾーンが発生しないよう
にし、リファレンス・スプリアスを妥当なレベルにします。
VCOは正チューニングであるため、このデバイスでは位相検出器
極性を正に設定してください。
HIGH
MUXOUT
D1
Q1
UP
入力シフトレジスタ
ADF4355のデジタル・セクションには、10ビット R カウンタ、
16ビット RF 整数N カウンタ、24ビット FRAC1 カウンタ、14
ビット補助非整数カウンタ、14ビット補助モジュラス・カウン
タがあります。データは、CLKの各立上がりエッジで32ビッ
ト・シフトレジスタにクロック入力されます。データはMSB
ファーストでクロック入力されます。データは、シフトレジス
タからLEの立上がりエッジで12個のラッチ内の1つに転送され
ます。ディステネーション・ラッチは、シフトレジスタの4ビッ
トのコントロール・ビット(C4、C3、C2、C1)の状態で指定され
ます。図 2に示すように、この下位4ビットは DB3、DB2、DB1、
DB0です。表5にこれらのビットの真理値表を、図28と図29に
ラッチの設定方法を、それぞれ示します。
表 5. C4、C3、C2、C1 コントロール・ビットの真理値表
U1
Control Bits
CLR1
DELAY
HIGH
U3
CHARGE
PUMP
CP
CLR2
DOWN
D2
Q2
U2
–IN
12910-028
+IN
図 24.簡略化した PFD の回路図
MUXOUT とロック検出
ADF4355 の出力マルチプレクサを使うと、チップ上の種々の内
部ポイントにアクセスできます。MUXOUT の状態はレジスタ 4
の M3、M2、M1 の各ビットによって制御されます。図 25 に、
MUXOUT セクションのブロック図を示します。
C4
C3
C2
C1
Register
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
Register 0
Register 1
Register 2
Register 3
Register 4
Register 5
Register 6
Register 7
Register 8
Register 9
Register 10
Register 11
Register 12
プログラム・モード
表5および図28~図42に、ADF4355で設定するプログラム・モー
ドを示します。
ADF4355 で、メイン非整数値 (FRAC1) 、 補 助 モ ジ ュ ラ ス 値
(MOD2)、補助非整数値 (FRAC2)、リファレンス・ダブラー、リ
ファレンス 2 分周 (RDIV2)、R カウンタ値、チャージ・ポンプ電
流設定の各設定はダブル・バッファされています。これは、ダブ
ル・バッファされる 2 つのイベントが起った後に新しい値を
ADF4355 が使えるようになることを意味しています。該当する
レジスタに書込むことにより、新しい値が最初にデバイスに
ラッチされ、その後でレジスタ 0 に新しい書込みを行うことが
必要です。
Rev. 0
- 13/35 -
ADF4355
データシート
例えば、モジュラス値を更新するごとに、レジスタ 0 に書込み
を行って、モジュラス値を正しくロードする必要があります。
レジスタ 6 の RF 分周器選択もダブル・バッファされています
が、レジスタ 4 の DB14 がハイ・レベルの場合だけです。
VCO
ADF4355 の VCO コアは、4 個の VCO で構成されています。各々
は 256 個の重複するバンドを使用しているため、VCO 感度 (KV)
を大きくせず、高感度に起因する位相ノイズとスプリアス性能
の低下なしで、広い周波数範囲をカバーすることができます。
レジスタ 0 が更新されて自動キャリブレーションがイネーブルさ
れると、正しい VCO とバンドが VCO およびバンド選択ロジッ
クにより自動的に選択されます。VCO VTUNE がループ・フィル
タ出力から切り離されて、内蔵リファレンス電圧に接続されま
す。
R カウンタ出力が、バンド選択ロジックのクロックとして使用
されます。バンド選択の後、通常の PLL 動作が再開されます。
N 分周器が VCO 出力から駆動される場合、または KV 値が D で
除算される場合、KV の公称値は 15 MHz/V になります。 N 分周
器が RF 出力分周器 (レジスタ 6 のビット[D23:D21]を設定して
選択)から駆動される場合、D は出力分周器の値になります。
出力ステージ
ADF4355 の RFOUTA+ピンと RFOUTA−ピンは、VCO からのバッ
ファされた出力で駆動される NPN 差動ペアのコレクタに接続さ
れます(図 27 参照)。この回路図で、ADF4355 は VRF ピンに接続
された 50 Ω 抵抗を内蔵しています。消費電力対出力電力条件を最
適化するため、差動ペアのテール電流をレジスタ 6 のビット
[D2:D1]を使って設定することができます。4 種類の電流レベル
を設定できます。これらのレベルは、VRF に接続した 50 Ω 抵抗
を使い 50 Ω 負荷に AC 結合した場合、それぞれ約 −4 dBm、−1
dBm、+2 dBm、+5 dBm の出力電力レベルになります。正確な電
力レベルについては、代表的な性能特性のセクションを参照し
てください。出力電力が 5 dBm の場合、高い電力レベルを提供
するために外付けシャント・インダクタが必要になりますが、こ
れを追加すると内部バイアスだけの場合より帯域が狭くなりま
す。未使用相補出力は、使用する出力と同じ回路で終端してく
ださい。
VRF
50Ω
RFOUTA+
VCO
VCO SENSITIVITY, KV (MHz/V)
45
BUFFER/
DIVIDE BY
1/2/4/8/
16/32/64
図 27.出力ステージ
40
35
AVERAGE
VCO SENSITIVITY
25
RFOUTB+/RFOUTB− ピ ン は 、 独 立 に 使 用 す る か 、 ま た は
RFOUTA+/RFOUTA− ピンと組み合わせて使用する共用出力ピンです。
LINEAR
TREND LINE
30
20
15
10
3.8
4.3
4.8
5.3
5.8
FREQUENCY (GHz)
6.3
6.8
12910-133
5
図 26. KV の周波数特性
Rev. 0
RFOUTA–
ADF4355 のもう 1 つの特長は、ADF4355 がロックするまで出力
ス テ ー ジ へ の電源電流を シ ャ ッ ト ダ ウ ンで き る こ と です 。
ADF4355 のロックはデジタル・ロック検出回路により判断され
ます。レジスタ 6 のロック検出までミュート (MTLD) ビット
(DB11)を使ってこの機能をイネーブルします。
50
0
3.3
50Ω
12910-032
バンド内およびバンド間でチューニング電圧 VTUNE が変わると、
VCO の KV が変化します。 広い周波数範囲 (および出力分周器の
変更)をカバーする広帯域アプリケーションでは、15 MHz/V とい
う値を使用すると、最も正確な KV が得られます。これはこの値
が最も平均値に近いためです。図 26 に、基本波 VCO 周波数お
よび周波数バンドの平均値に対する KV の変化を示します。狭帯
域設計を使用する場合にこの図が役立ちます。
VRF
- 14/35 -
ADF4355
データシート
表 6. 総合 IDD (RFOUTA±は RFOUTA+/RFOUTA−を意味します)
Divide By
RFOUTA± Off
RFOUTA± = −4 dBm
RFOUTA± = −1 dBm
RFOUTA± = +2 dBm
RFOUTA± = +5 dBm
5 V Supply (IVCO and IP)
78 mA
78 mA
78 mA
78 mA
78 mA
3.3 V Supply (AIDD, DIDD, IRF)
1
2
4
8
16
32
64
79.8 mA
87.8 mA
97.1 mA
104.9 mA
109.8 mA
113.6 mA
115.9 mA
101.3 mA
110.1 mA
119.3 mA
127.1 mA
131.8 mA
135.5 mA
137.8 mA
111.9 mA
120.6 mA
130.1 mA
137.8 mA
142.7 mA
146.5 mA
148.9 mA
122.7 mA
131.9 mA
141.6 mA
149.2 mA
154.1 mA
157.8 mA
160.1 mA
132.8 mA
141.9 mA
152.1 mA
159.7 mA
164.6 mA
168.4 mA
170.8 mA
Rev. 0
- 15/35 -
ADF4355
データシート
レジスタ・マップ
AUTOCAL
PRESCALER
REGISTER 0
RESERVED
CONTROL
BITS
16-BIT INTEGER VALUE (INT)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9
0
0
0
0
0
0
0
0
0
0
AC1
PR1
N15
N16
N14
N13
N12
N11
N10
N9
N8
N7
DB8
DB7
DB6
DB5
DB4
N5
N4
N3
N2
N1
N6
DB3
DB2
C4(0) C3(0)
DB1
DB0
C2(0) C1(0)
REGISTER 1
RESERVED
CONTROL
BITS
DBR 1
24-BIT MAIN FRACTIONAL VALUE (FRAC1)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
F24
0
F23
F22
F21
F20
F19
F18
F17
F16
F15
F14
F13
F12
F10
F11
F9
F8
F7
F6
DB7 DB6
F5
F4
F3
DB5 DB4
DB3
F2
C4(0) C3(0) C2(0) C1(1)
F1
DB2
DB1
DB0
REGISTER 2
14-BIT AUXILIARY FRACTIONAL VALUE (FRAC2)
DBR 1
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9
F14
F13
F12
F11
F10
F9
F8
F7
F5
F6
CONTROL
BITS
14-BIT AUXILIARY MODULUS VALUE (MOD2) DBR 1
F4
F3
F2
M14
F1
M13
M12
M11
M10
M9
M8
M7
M6
DB8
DB7
DB6
DB5
DB4
M5
M4
M3
M2
M1
DB3
DB2
DB1
DB0
C4(0) C3(0) C2(1) C1(0)
PHASE
ADJUST
PHASE
RESYNC
SD LOAD
RESET
RESERVED
REGISTER 3
CONTROL
BITS
DBR 1
24-BIT PHASE VALUE (PHASE)
P23
P22
P21
P20
P19
P18
P17
P16
P14
P15
P13
P12
P11
P10
P9
P8
P7
DB0
P6
P5
P4
P3
P2
P1
C4(0) C3(0) C2(1) C1(1)
COUNTER
RESET
P24
DB1
CP THREESTATE
PA1
DB2
POWER-DOWN
PR1
DB3
PD
POLARIT Y
SD1
DB5 DB4
MUX LOGIC
0
DB7 DB6
REF MODE
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
CONTROL
BITS
DBR 1
DOUBLE BUFF
MUXOUT
RDIV2
RESERVED
REFERENCE
DOUBLER DBR 1
REGISTER 4
DBR 1
10-BIT R COUNTER
CURRENT
SETTING
DBR 1
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
M3
M2
M1
RD2
RD1
R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
D1
CP4
CP3
CP2
CP1
U6
DB7 DB6
U5
U4
U3
DB5 DB4
DB3
U2
C4(0) C3(1) C2(0) C1(0)
U1
DB2
DB1
DB0
REGISTER 5
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26
0
0
0
0
0
DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
DB9
DB8
DB7
DB6
DB5
DB4
0
0
0
0
1
0
RF OUTPUT
ENABLE
RESERVED
RF
OUTPUT
POWER
0
DB3
DB2
DB1
DB0
C4(0) C3(1) C2(0) C1(1)
AUX RF
OUTPUT
POWER
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
BL10
0
1DBR
2DBB
BL9
1
0
1
0
D13
D12
D11
D10
BL8
BL7
BL6
BL5
BL4
BL3
BL2
BL1
1
D8
1
= DOUBLE BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.
= DOUBLE BUFFERED BITS—BUFFERED BY A WRITE TO REGISTER 0 WHEN BIT DB14 OF REGISTER 4 IS HIGH.
図 28. レジスタの一覧 (レジスタ 0~レジスタ 6)
Rev. 0
- 16/35 -
D6
D5
D4
D3
D2
D1
DB2
DB1
DB0
C4(0) C3(1) C2(1) C1(0)
12910-034
AUX RF OUTPUT
ENABLE
CHARGE PUMP BLEED CURRENT
RESERVED
RF DIVIDER
SELECT2
MTLD
RESERVED
RESERVED
FEEDBACK
SELECT
NEGATIVE
BLEED
GATED
BLEED
RESERVED
REGISTER 6
ADF4355
データシート
LDO MODE
LD
CYCLE
COUNT
RESERVED
FRAC-N LD
PRECISION
RESERVED
LOL MODE
LE SYNC
REGISTER 7
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4
0
0
0
1
0
0
LE
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
LD4
LD5
LOL LD3
CONTROL
BITS
DB3
DB2
DB1
DB0
LD2 LD1 C4(0) C3(1) C2(1) C1(1)
REGISTER 8
CONTROL
BITS
RESERVED
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
1
0
0
0
0
0
0
1
0
1
1
0
1
0
0
0
0
0
1
0
DB7 DB6
0
0
DB5 DB4
1
0
0
DB3
DB2
DB1
DB0
C4(1) C3(0) C2(0) C1(0)
REGISTER 9
SYNTHESIZER
LOCK TIMEOUT
AUTOMATIC LEVEL TIMEOUT
TIMEOUT
VCO BAND DIVISION
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
VC8
VC7
VC6
VC5
VC4
VC3
VC2
VC1
TL10
TL9
TL8
TL7
TL6
TL5
TL4
TL3
TL2
TL1
AL5
AL4
AL3
AL2
AL1
SL5
CONTROL
BITS
DB7 DB6
DB5 DB4
SL4
SL2
SL3
DB3
DB2
DB1
DB0
SL1 C4(1) C3(0) C2(0) C1(1)
ADC
CLOCK DIVIDER
RESERVED
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
AD8
0
AD7
AD6
AD5
AD4
DB7 DB6
AD3 AD2
AD1
ADC ENABLE
ADC
CONVERSION
REGISTER 10
DB5 DB4
CONTROL
BITS
DB3
DB2
DB1
DB0
AE2 AE1 C4(1) C3(0) C2(1) C1(0)
REGISTER 11
CONTROL
BITS
RESERVED
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
0
0
1
1
0
0
0
DB7 DB6
0
0
0
DB5 DB4
0
0
DB3
DB2
DB1
DB0
C4(1) C3(0) C2(1) C1(1)
REGISTER 12
P15
P14
P13
P12
P11
P10
P9
P8
P7
P6
P5
P4
P3
P2
P1
0
0
0
0
0
1
DB9
DB8
DB7
DB6
DB5
DB4
0
0
0
0
0
1
図 29. レジスタの一覧 (レジスタ 7~レジスタ 12)
Rev. 0
- 17/35 -
DB3
DB2
DB1
DB0
C4(1) C3(1) C2(0) C1(0)
12910-035
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
P16
CONTROL
BITS
RESERVED
RESYNC CLOCK
ADF4355
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9
0
0
0
0
0
0
0
0
0
0
AC1
PR1
CONTROL
BITS
16-BIT INTEGER VALUE (INT)
N16
N15
N14
PR1
PRESCALER
0
4/5
1
8/9
N13
N12
N11
N10
N9
N8
N7
N6
DB8
DB7
DB6
DB5
DB4
N5
N4
N3
N2
N1
N16
N15
...
N5
N4
N3
N2
N1
0
0
...
0
0
0
0
0
DB2
DB1
DB0
INTEGER VALUE (INT)
NOT ALLOWED
0
0
...
0
0
0
0
1
NOT ALLOWED
0
0
...
0
0
0
1
0
NOT ALLOWED
.
.
...
.
.
.
.
.
...
0
0
...
1
0
1
1
0
NOT ALLOWED
0
0
...
1
0
1
1
1
23
VCO
AUTOCAL
0
0
...
1
1
0
0
0
24
.
.
...
.
.
.
.
.
...
0
DISABLED
1
1
...
1
1
1
0
1
65533
1
ENABLED
AC1
DB3
C4(0) C3(0) C2(0) C1(0)
1
1
...
1
1
1
1
0
65534
1
1
...
1
1
1
1
1
65535
INTMIN = 75 WITH PRESCALER = 8/9
12910-036
RESERVED
PRESCALER
AUTOCAL
データシート
図 30. レジスタ 0
です (詳細については、周波数更新シーケンスのセクションを
参照してください)。
レジスタ 0
コントロール・ビット
ビット[C4:C1] = 0000 のとき、レジスタ 0 が設定されます。図 30
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
予約済み
ビット[DB31:DB22]は予約済みで、0 に設定する必要があります。
自動キャリブレーション (Autocal)
レジスタ 0 に書込みを行って VCO 自動キャリブレーションを起
動し(デフォルト)、該当する VCO と VCO サブバンドを選択し
ます。自動キャリブレーションをイネーブルするときは(推奨動
作モード)、AC1 ビット (ビット DB21)に 1 を書込みます。
自動キャリブレーションをディスエーブルするときは AC1 ビッ
トに 0 を設定します。これにより、ADF4355 はレジスタ 0 の更
新時と同じバンドに留まります。
固定周波数アプリケーション、位相調整アプリケーション、ま
たは非常に小さい周波数ジャンプ(<10 kHz) に対してのみ自動
キャリブレーションをディスエーブルしてください。周波数を
変える場合は自動キャリブレーションのトグル (autocal)も必要
Rev. 0
プリスケーラ
デュアル・モジュラス分周器(P/P + 1)とINT、FRACx、MODxの
各カウンタの組み合わせにより、VCO出力からPFD入力までの
全分周比が決定されます。レジスタ 0 のPR1 ビット (ビット
DB20)で分周値を設定します。
分周器は CML レベルで動作し、VCO 出力からのクロックを使
用し、カウンタ用にそれを分周します。この分周器は同期 4/5 コ
アを採用しています。分周器が 4/5 に設定されると、許容最大
RF 周波数は 7 GHz になります。分周器は INT 値を制限します。
P が 4/5 の場合、NMIN = 23 で、 P が 8/9 の場合、NMIN = 75 にな
ります。
16 ビット整数値
16 INT ビット (ビット[DB19:DB4])は INT 値を設定します。この
値は帰還分周比の整数部を決定します。INT 値は式 3 で使用さ
れます (INT、FRACx、MODx、R カウンタの関係のセクション
参照)。23~32,767 の整数値が 4/5 分周器に設定可能です。8/9 分
周器の場合、最小整数値は 75 で、最大整数値は 65,535 です。
- 18/35 -
ADF4355
データシート
CONTROL
BITS
DBR 1
24-BIT MAIN FRACTIONAL VALUE (FRAC1)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
1DBR
0
0
0
F24
F23
F22
F21
F20
F19
F18
F17
F16
F15
F14
F13
F12
F11
F10
F9
F8
F7
F6
F24
F23
..........
F2
F1
MAIN FRACTIONAL VALUE (FRAC1)
0
0
..........
0
0
0
0
0
..........
0
1
1
0
0
..........
1
0
2
0
0
..........
1
1
3
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
16777212
1
1
..........
0
1
16777213
1
1
..........
1
0
16777214
1
1
.........
1
1
16777215
DB7 DB6
F5
= DOUBLE BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.
F4
F3
DB5 DB4
DB3
F2
C4(0) C3(0) C2(0) C1(1)
F1
DB2
DB1
DB0
12910-037
RESERVED
図 31. レジスタ 1
レジスタ 1
24 ビット・メイン非整数値
コントロール・ビット
FRAC1 の 24 ビット (ビット[DB27:DB4])により、Σ-Δ 変調器へ
入力される非整数値の分子を設定します。この非整数値と INT
値の組み合わせで、シンセサイザから見た新しい周波数チャン
ネルを指定します(RF シンセサイザ―動作例のセクション参照)。
0~(MOD1 − 1) の FRAC1 値が、PFD リファレンス周波数に等し
い周波数範囲のチャンネルをカバーします。
ビット[C4:C1] = 0001 のとき、レジスタ 1 が設定されます。図 31
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
予約済み
ビット[DB31:DB28]は予約済みで、0 に設定する必要があります。
Rev. 0
- 19/35 -
ADF4355
データシート
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9
F14
1DBR
F13
F12
F11
F10
F9
F8
F7
F6
F5
F4
CONTROL
BITS
14-BIT AUXILIARY MODULUS VALUE (MOD2) DBR 1
F3
F2
F1
M14
M13
M12
M11
M10
M9
M8
M7
M6
DB8
DB7
DB6
DB5
DB4
M5
M4
M3
M2
M1
DB3
DB2
DB1
DB0
C4(0) C3(0) C2(1) C1(0)
F14
F13
..........
F2
F1
FRAC2 WORD
M14
M13
..........
M2
M1
MODULUS VALUE (MOD2)
0
0
..........
0
0
0
0
0
..........
0
0
NOT ALLOWED
0
0
..........
0
1
1
0
0
..........
0
1
NOT ALLOWED
0
0
..........
1
0
2
0
0
..........
1
0
2
0
0
..........
1
1
3
0
0
..........
1
1
3
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
16381
1
1
..........
0
0
16380
1
1
..........
0
1
16382
1
1
..........
0
1
16381
1
1
..........
1
0
16382
1
1
..........
1
0
16382
1
1
.........
1
1
16383
1
1
.........
1
1
16383
= DOUBLE BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.
図 32. レジスタ 2
ドを制御します。FRAC2 は、レジスタ 2 に設定された MOD2 値
より小さい必要があります。
レジスタ 2
コントロール・ビット
ビット[C4:C1] = 0010 のとき、レジスタ 2 が設定されます。図 32
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
14 ビット補助モジュラス値 (MOD2)
14 ビットの補助モジュラス値 (ビット[DB17:DB4])が補助非整数
モジュラスを設定します。MOD2 を使って、メイン非整数モ
ジュラスから発生する残留誤差を補正します。
14 ビット補助非整数値 (FRAC2)
14 ビットの補助非整数値 (ビット[DB31:DB18])が補助非整数ワー
Rev. 0
- 20/35 -
12910-038
DBR 1
14-BIT AUXILIARY FRACTIONAL VALUE (FRAC2)
ADF4355
PHASE
ADJUST
PHASE
RESYNC
SD LOAD
RESET
RESERVED
データシート
CONTROL
BITS
DBR 1
24-BIT PHASE VALUE (PHASE)
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
SD1
PR1
PA1
PA1
PR1
SD1
1DBR
P24
P23
PHASE
ADJUST
P22
P21
P20
P19
P18
P17
P16
P15
P14
P13
P12
P11
P10
P9
P8
P24
P23
..........
P2
P1
PHASE VALUE (PHASE)
0
DISABLED
0
0
..........
0
0
0
1
ENABLED
0
0
..........
0
1
1
0
0
..........
1
0
2
0
0
..........
1
1
3
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
16777212
1
1
..........
0
1
16777213
1
1
..........
1
0
16777214
1
1
.........
1
1
16777215
PHASE
RESYNC
0
DISABLED
1
ENABLED
SD LOAD
RESET
0
ON REGISTER0 UPDATE
1
DISABLED
P7
P6
P5
DB5 DB4
DB3
P4
P2
C4(0) C3(0) C2(1) C1(1)
P3
P1
DB2
DB1
DB0
12910-039
0
DB7 DB6
= DOUBLE BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.
図 33. レジスタ 3
レジスタ 3
コントロール・ビット
ビット[C4:C1] = 0011 のとき、レジスタ 3 が設定されます。図 33
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
ティカルなアプリケーションでは、基本波 VCO 周波数とは異な
る VCO 分周周波数を N 分周器に入力する必要があります。レ
ジスタ 6 の D13 ビット (ビット DB24)に 0 を設定すると、N 分
周器への分周帰還を行うこの機能が実現されます。
再同期アプリケーションの場合、レジスタ 3 の DB30 に 0 を設
定して SD 負荷リセットをイネーブルしてください。
予約済み
位相調整
DB31 ビットは予約済みで 0 を設定する必要があります。
レジスタ 0 の各更新で ADF4355 の相対出力位相を調整するとき
は、PA1 ビット (ビット DB28) に 1 を設定します。この機能は
アプリケーションで位相調整が連続的に行われる点で、再同期
機能と異なります。 この機能の場合、レジスタ 0 の AC1 ビット
(ビット DB21)に 1 を設定して VCO 自動キャリブレーションを
ディスエーブルし、レジスタ 3 の SD1 ビット (ビット DB30)に 1
を設定して SD 負荷リセットをディスエーブルしてください。
位相再同期と位相調整を同時使用できないことに注意してくだ
さい。
SD 負荷リセット
レジスタ 0 へ書込みを行うと、Σ-Δ 変調器がリセットされます。
位相を連続的に調整するアプリケーションでは、この機能は不
要なため、SD1 ビット (ビット DB30)に 1 を書込んで Σ-Δ リセッ
トをディスエーブルすることができます。
位相再同期
位相再同期機能を使うときは、PR1 ビット (ビット DB29) に 1 を
設定する必要があります。使用しない場合は、このビットに 0
を設定します。PLL が最終周波数に安定した後に再同期機能を
使用するため、レジスタ 12 で位相再同期タイマも使用する必要
があります。PLL が最終周波数になっていない場合、位相再同期
は正しく機能しません。再同期は、フェーズド・アレイ・アプ
リケーションとビーム形成アプリケーションで役立ちます。同じ
周波数を設定する場合、出力位相の再現性が保証されます。出
力分周器 (<3400 MHz)を必要とする周波数を使う位相がクリ
Rev. 0
24 ビット位相値
RF 出力周波数の位相は、0° (0)~360° (224 − 1)の範囲で 24 ビッ
ト・ステップで調整することができます。位相調整アプリケー
ションの場合、次式で位相が設定されます。
(Phase Value/16,777,216) × 360°
位相値をレジスタ 3 に設定するとき、レジスタ 0 の各後続調整
でこの式の値だけ位相がインクリメントされます。
- 21/35 -
ADF4355
COUNTER
RESET
CP THREESTATE
POWER-DOWN
DBR 1
PD
POLARITY
CURRENT
SETTING
REF MODE
DBR 1
10-BIT R COUNTER
MUX LOGIC
DOUBLE BUFF
RDIV2
MUXOUT
RESERVED
DBR 1
REFERENCE
DOUBLER DBR 1
データシート
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4
M3
M2
M1
RD2
REFERENCE
DOUBLER
0
DISABLED
1
ENABLED
R7
R8
R9
R10
RD2
RD1
REFERENCE DIVIDE BY 2
0
DISABLED
1
R6
R4
R5
R3
ENABLED
R DIVIDER (R)
..........
R2
R1
0
0
..........
0
1
1
0
0
..........
1
0
2
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
1020
1
1
..........
0
1
1021
1
1
..........
1
0
1022
1
1
..........
1
1
1023
M3
M2
M1
OUTPUT
0
0
0
THREE-STATE OUTPUT
0
0
1
DVDD
0
1
0
SDGND
0
1
1
R DIVIDER OUTPUT
1
0
0
N DIVIDER OUTPUT
1
0
1
ANALOG LOCK DETECT
1
1
0
DIGITAL LOCK DETECT
1
1
1
RESERVED
R2
R1
D1
CP4
CP3
CP2
CP1
U6
U5
U4
U3
U1
U2
DB3
DB2
DOUBLE BUFFERED
REGISTER 6, BITS[DB23:DB21]
U6
REFIN
U1
COUNTER
RESET
0
DISABLED
0
SINGLE
0
DISABLED
1
ENABLED
1
DIFF
1
ENABLED
CP3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
CP1
CP2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
ICP (mA)
5.1kΩ
0.31
0.63
0.94
1.25
1.56
1.88
2.19
2.50
2.81
3.13
3.44
3.75
4.06
4.38
4.69
5.00
DB1
C4(0) C3(1) C2(0)
D1
CP4
R9
R10
1DBR
RD1
U5
LDP
U2
CP
THREE-STATE
0
1.8V
0
DISABLED
1
3.3V
1
DB0
C1(0)
ENABLED
U4
PD POLARITY
U3
POWER DOWN
0
NEGATIVE
0
DISABLED
1
POSITIVE
1
ENABLED
12910-040
0
0
CONTROL
BITS
= DOUBLE BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.
図 34. レジスタ 4
レジスタ 4
RDIV2
コントロール・ビット
ビット[C4:C1] = 0100 のとき、レジスタ 4 が設定されます。図 34
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
RD1 ビット (ビット DB25)に 1 を設定すると、R カウンタと PFD
との間に 2 分周トグル・フリップフロップが挿入されるため、
最大リファレンス周波数入力レートが拡張されます。この機能
は、PFD 入力で 50% デューティ・サイクル信号を提供します。
10 ビット R カウンタ
予約済み
ビット[DB31:DB30]は予約済みで、0 に設定する必要があります。
MUXOUT
内蔵マルチプレクサ(MUXOUT)は、ビット[DB29:DB27]から制
御されます。詳細については、図 34 を参照してください。
リファレンス・ダブラー
RD2ビット(ビットDB26)に0を設定すると、REFIN 信号が10ビッ
トRカウンタに直接入力されて、ダブラーがディスエーブルされ
ます。このビットに1を設定すると、リファレンス周波数を2倍に
した後に10ビットRカウンタへの入力が行われます。ダブラーを
ディスエーブルすると、非整数シンセサイザのPFD入力で、
REFINの立下がりエッジがアクティブ・エッジになります。ダブ
ラーをイネーブルすると、リファレンス周波数の立上がりエッ
ジと立下がりエッジが、PFD入力でアクティブ・エッジになり
ます。
10ビットのRカウンタは、入力リファレンス周波数(REFIN)を分
周して、PFDへのリファレンス・クロックを生成します。分周
比範囲は1~1023です。
ダブル・バッファ
D1 ビット (ビット DB14) は、レジスタ 6 の RF 分周器選択ビッ
ト (ビット[DB23:DB21]) のダブル・バッファリングをイネーブ
ルまたはディスエーブルします。ダブル・バッファリングの機
能についてはプログラム・モードのセクションを参照してくだ
さい。
チャージ・ポンプ電流の設定
CP4~CP1 ビット (ビット[DB13:DB10])は、チャージ・ポンプ電
流を設定します。この値をループ・フィルタが設計された際の
チャージ・ポンプ電流値に設定してください (図34参照)。スプ
リアスを小さくするため、0.9 mA の設定が推奨されます。
ダブラーをイネーブルしたときの最大許容リファレンス周波数
は 60 MHz です。
Rev. 0
- 22/35 -
ADF4355
データシート
リファレンス・モード
パワーダウンが起動すると、次のイベントが発生します。
ADF4355 では、差動またはシングルエンドのリファレンス電源
を使用することができます。
•
•
•
最適な整数境界スプリアス性能を得るためには、最大 250 MHz
までのすべてのリファレンスに対してシングルエンド設定を使
用してください (差動リファレンス信号を使用する場合でも)。
250 MHz を超えるリファレンス周波数に対しては差動設定を使用
してください。
シンセサイザ・カウンタは強制的にロード状態にされます。
VCO がパワーダウンします。
チャージ・ポンプは強制的にスリー・ステート・モードに
されます。
デジタル・ロック検出回路がリセットされます。
RFOUTA+/RFOUTA− 出力ステージと RFOUTB+/RFOUTB− 出力
ステージがディスエーブルされます。
入力レジスタはアクティブ状態を維持し、データのロード
とラッチが可能です。
•
•
•
レベル選択
ロジック互換性に役立てるため、MUXOUT では 2 種類のロジッ
ク・レベルを設定することができます。U5 ビット (ビット DB8)
に 0 を設定すると 1.8 V ロジックが、1 を設定すると 3.3 V ロ
ジックが、それぞれ選択されます。
チャージ・ポンプ・スリーステート
U2 ビット (ビット DB5) に1を設定すると、チャージ・ポンプが
スリー・ステート・モードになります。DB5に0 を設定すると、
通常動作になります。
位相検出器 (PD) 極性
カウンタ・リセット
U4 ビット (ビット DB7)は位相検出器極性を設定します。受動
ループ・フィルタまたは非反転アクティブ・ループ・フィルタ
を使用する場合、DB7 に 1 (正)を設定します。反転特性のアク
ティブ・フィルタを使う場合は、このビットに 0 (負)を設定し
ます。
U1 ビット (ビット DB4)は、ADF4355 の R カウンタ、N カウン
タ、VCO バンド選択をリセットします。DB4 に 1 を設定すると、
RF シンセサイザの N カウンタと R カウンタおよび VCO バンド
選択がリセットされます。通常動作のためには、DB4 に 0 を設
定してください。周波数を変えるときは、カウンタ・リセット
(ビット DB4) のトグルも必要です (詳細については、周波数更
新シーケンスのセクションを参照してください)。
パワーダウン
U3 ビット (ビット DB6)は、プログラマブルなパワーダウン・
モードを設定します。DB6 に 1 を設定すると、パワーダウンが
実行されます。DB6 に 0 を設定すると、シンセサイザは通常の
動作に戻ります。ソフトウェア・パワーダウン・モードでは、
ADF4355 はレジスタのすべての情報を保持します。電源電圧が
なくなると、レジスタ値が失われます。
レジスタ 5
レジスタ 5 のビットは予約済みで、図 35 のように 16 進ワード
0x00800025 を設定する必要があります。
DB31 DB30 DB29 DB28 DB27 DB26
0
0
0
0
0
0
DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
0
0
1
0
0
0
0
0
0
0
0
0
0
0
図 35. レジスタ 5 (0x00800025)
Rev. 0
- 23/35 -
0
0
DB9
DB8
DB7
DB6
DB5
DB4
0
0
0
0
1
0
DB3
DB2
DB1
DB0
C4(0) C3(1) C2(0) C1(1)
12910-041
CONTROL
BITS
RESERVED
ADF4355
AUX RF
OUTPUT
POWER
RF OUTPUT
ENABLE
RESERVED
CHARGE PUMP BLEED CURRENT
AUX RF OUTPUT
ENABLE
RF
OUTPUT
POWER
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
0
BL10
BL9
1
0
1
0
D13
D12
D11
D10
BL8
BL7
BL5
BL6
BL4
BL3
BL2
BL1
1
D8
0
D6
D5
D4
D3
FEEDBACK
D13 SELECT
0
1
DIVIDED
FUNDAMEN TAL
BL9 BLEED CURRENT
0
1
DISABLED
ENABLED
BL10 GATED BLEED
0
1
DISABLED
ENABLED
D12
D11
D10
RF DIVIDER SELECT
0
0
0
÷1
0
0
1
÷2
0
1
0
÷4
0
1
1
1
0
1
0
1
1
D8
MUTE TILL
LOCK DETECT
÷8
0
MUTE DISABLED
0
÷16
1
MUTE ENABLED
1
÷32
0
÷64
BL8
BL7
..........
BL2
BL1
0
0
..........
0
1
1
(3.75µA)
0
0
..........
1
0
2
(7.5µA)
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
252
(945µA)
1
1
..........
0
1
253
(948.75µA)
1
1
..........
1
0
254
(952.5µA)
1
1
..........
1
1
255
(956.25µA)
D2
D1
DB2
DB1
C4(0) C3(1) C2(1) C1(0)
D2
D1
OUTPUT POWER
0
0
–4dBm
0
1
–1dBm
1
0
+2dBm
1
1
+5dBm
D3
RF OUT
0
DISABLED
1
ENABLED
D5
D4
AUXILIARY OUTPUT POWER
0
0
–4dBm
0
1
–1dBm
1
0
+2dBm
1
1
+5dBm
D6
AUXILIARY OUT
0
DISABLED
1
ENABLED
DB0
BLEED CURRENT
1BITS[DB23:DB21] ARE BUFFERED BY A WRITE TO REGISTER 0 WHEN THE DOUBLE BUFFER BIT IS ENABLED, BIT DB14 OF REGISTER 4.
12910-042
RF DIVIDER
SELECT1
MTLD
RESERVED
RESERVED
FEEDBACK
SELECT
NEGATIVE
BLEED
GATED
BLEED
RESERVED
データシート
図 36. レジスタ 6
レジスタ 6
予約済み
コントロール・ビット
ビット[DB28:DB25]は予約済みで、1010 に設定する必要があり
ます。
ビット[C4:C1] = 0110 のとき、レジスタ 6 が設定されます。図 36
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
予約済み
DB31 ビットは予約済みで 0 を設定する必要があります。
ゲーティド・ブリード
位相ノイズとスプリアスの改善にブリード電流を使用できます
が、ロック時間に影響するので、ゲーティド・ブリード・ビッ
ト BL10 (ビット DB30)を 1 に設定すると、デジタル・ロック検
出がハイ・レベルを出力するまでブリード電流がオンになりま
せん。この機能では、デジタル・ロック検出がイネーブルされ
ている必要があることに注意してください。
負ブリード
帰還選択
D13 (ビット DB24)は、VCO 出力から N カウンタへの帰還を選
択します。D13 に 1 を設定すると、信号は VCO から直接取得さ
れます。このビットに 0 を設定すると、信号は出力分周器から
取得されます。分周器により、広い周波数バンド(54 MHz~
6800 MHz)をカバーできるようになります。分周器をイネーブ
ルして帰還信号を出力から取得する場合、個別構成の 2 つの
PLL の RF 出力信号は同相になります。分周帰還は、電力を増
加させるために信号の正干渉を必要とするアプリケーションで
は役立つ場合があります。
RF 分周比の選択
D12~D10 (ビット[DB23:DB21]) は、RF 出力分周器の値を選択
します(図 36 参照)。
大部分のアプリケーションに対して固定負ブリードの使用が推
奨されます。これは、負ブリードをオフにした場合に比べて、
チャージ・ポンプの直線性が向上し、ノイズとスプリアスが小
さくなるためです。負ブリードをイネーブルするときは、BL9
(ビット DB29)に 1 を書込みます。負ブリードをディスエーブル
するときは、BL9 (ビット DB29)に 0 を書込みます。
Rev. 0
- 24/35 -
ADF4355
データシート
チャージ・ポンプ・ブリード電流
予約済み
BL8~BL1 (ビット[DB20:DB13]) は、チャージ・ポンプ出力に追
加されるブリード電流レベルを制御します。この電流は、デバ
イスの位相ノイズ・レベルとスプリアス・レベルを最適化しま
す。
DB10 ビットは予約済みで 1 を設定する必要があります。
最適ブリード設定は次のようになることがテストから得られて
います。
4/N < IBLEED/ICP < 10/N
ここで、
IBLEED は、チャージ・ポンプに与えられる固定負ブリード値で、
ビット[BL8:BL1]の値で指定されます。
ICP はチャージ・ポンプ電流設定値で、レジスタ 4 のビット
[DB13:DB10]で指定されます。
N は VCO から PFD への帰還カウンタ値。
補助 RF 出力イネーブル
ビット DB9 は、補助周波数 RF 出力 (RFOUTB+/RFOUTB−)をイ
ネーブルまたはディスエーブルします。DB9 に 1 を設定すると、
補助周波数 RF 出力がイネーブルされます。DB9 に 0 を設定す
ると、補助 RF 出力がディスエーブルされます。
補助 RF 出力電力
ビット[DB8:DB7]は、補助 RF 出力電力レベルの値を設定します
(図 36 参照)。
RF 出力イネーブル
DB12 ビットは予約済みで 0 を設定する必要があります。
ビット DB6 は、プライマリ RF 出力 (RFOUTA+/ RFOUTA−)をイ
ネーブルまたはディスエーブルします。DB6 に 0 を設定すると、
プライマリ RF 出力がディスエーブルされます。DB6 に 1 を設
定すると、プライマリ RF 出力がイネーブルされます。
ミュート・ティル・ロック検出
出力電力
D8 (ビット DB11)に 1 を設定すると、デバイスがロックするまで
RF 出力ステージへの電源電流がシャットダウンされます。この
デバイスのロックはデジタル・ロック検出回路により判断され
ます。
ビット[DB5:DB4]は、プライマリ RF 出力電力レベルの値を設定
します (図 36 参照)。
予約済み
Rev. 0
- 25/35 -
ADF4355
DB7 DB6 DB5 DB4
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
1
0
0
LE
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
LD5
LD4
LOL LD3
LE SYNCHRONIZ ATION
DB3
DB2
DB1
DB0
LD2 LD1 C4(0) C3(1) C2(1) C1(1)
LD1
LE
CONTROL
BITS
LOCK DETECT MODE
0
FRACTIONAL-N
1
INTEGER-N (2.9ns)
LD3
LD2
FRACTIONAL-N LD PRECISION
0
0
5.0ns
0
1
6.0ns
1
0
8.0ns
1
1
12.0ns
LOL LOSS OF LOCK MODE
0
DISABLED
0
DISABLED
1
LE SYNCED TO REFIN
1
ENABLED
LD5
LD4
LOCK DETECT CYCLE COUNT
0
0
1024
0
1
2048
1
0
4096
1
1
8192
12910-043
0
LD MODE
LD
CYCLE
COUNT
RESERVED
FRAC-N LD
PRECISION
RESERVED
LOL MODE
LE SYNC
データシート
図 37. レジスタ 7
レジスタ 7
非ロック・モード
コントロール・ビット
クロッ キン グ ・アプ リケ ー ション のよ う に、リ ファ レ ンス
(REFIN)がなくなってしまうような固定周波数アプリケーション
の場合に、LOL (ビット DB7)に 1 を設定してください。標準ロッ
ク検出回路では REFIN が常に存在しますが、クロッキング・アプ
リケーションの場合はそうではありません。この機能をイネー
ブルするときは、DB7 に 1 を設定します。
ビット[C4:C1] = 0111 のとき、レジスタ 7 が設定されます。図 37
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
予約済み
ビット[DB31:DB29]は予約済みで、0 に設定する必要があります。
DB28 ビットは予約済みで 1 を設定する必要があります。ビット
[DB27:DB26]は予約済みで、0 に設定する必要があります。
LE 同期
ビット DB25 に 1 を設定すると、ロード・イネーブル (LE) エッ
ジが内部でリファレンス入力周波数の立上がりエッジに同期化
されます。この同期は、リファレンスと RF 分周器がリファレ
ンス周波数の立下がりエッジと同時にロードされる稀なイベン
ト(これによりロック時間が長くなります)を防止します。
予約済み
ビット[DB24:DB10]は予約済みで、0 に設定する必要があります。
非整数型 N ロック検出精度 (LDP)
LD3 ビットと LD2 (ビット[DB6:DB5])は、非整数 N モードでの
ロック検出回路精度を設定します。LDP は、5.0 ns、6.0 ns、8.0
ns、12.0 ns で使用可能です。ブリード電流を使用する場合は、12
ns を使用してください。
ロック検出モード (LDM)
LD1 (ビット DB4)に 0 を設定すると、各リファレンス・サイク
ルは、非整数型 N ロック検出カウント (LDC) のセクションで説
明するように、非整数 N ロック検出精度により設定されます。
DB4 に 1 を設定すると、各リファレンス・サイクル長は 2.9 ns
になり、整数型 N アプリケーションに適します。
非整数型 N ロック検出カウント (LDC)
LD5 と LD4 (ビット[DB9:DB8]) は、ロック検出をハイ・レベルに
する前に、ロック検出回路がカウントする連続サイクル数を設
定します。詳細については、図 37 を参照してください。
Rev. 0
- 26/35 -
ADF4355
データシート
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
1
0
0
0
0
0
0
0
1
0
1
1
0
1
0
0
0
0
0
1
0
DB7 DB6
0
0
DB5 DB4
1
0
DB3
0
DB2
DB1
DB0
C4(1) C3(0) C2(0) C1(0)
12910-044
CONTROL
BITS
RESERVED
図 38. レジスタ 8 (0x102D0428)
SYNTHESIZER
LOCK TIMEOUT
AUTOMATIC LEVEL TIMEOUT
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
VC8
VC7
VC5
VC6
VC4
VC3
VC2
VC1
TL10
TL9
TL8
TL7
TL6
TL5
TL4
TL3
TL2
TL1
AL5
AL4
AL3
AL2
SL5
TL10
VC8
VC7
..........
VC2
VC1
0
0
..........
0
1
1
0
0
..........
1
0
2
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
..........
0
1
1
0
TL9
..........
TL2
TL1
TIMEOUT
0
0
..........
0
1
1
0
0
..........
1
0
2
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
1020
1
1
..........
0
1
1021
1
1
..........
1
0
1022
1
1
..........
1
1
1023
AL5
VCO BAND DIV
252
1
1
..........
0
1
253
1
1
..........
1
0
254
1
1
..........
1
1
255
AL1
SL5
CONTROL
BITS
DB7 DB6
DB5 DB4
SL4
SL2
SL3
DB3
SL4
..........
SL2
SL1
0
0
..........
0
1
1
0
0
..........
1
0
2
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
28
1
1
..........
0
1
29
1
1
..........
1
0
30
1
1
..........
1
1
31
ALC WAIT
AL4
..........
AL2
AL1
0
0
..........
0
1
1
0
0
..........
1
0
2
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
28
1
1
..........
0
1
29
1
1
..........
1
0
30
1
1
..........
1
1
31
DB2
DB1
DB0
SL1 C4(1) C3(0) C2(0) C1(1)
SLC WAIT
12910-045
TIMEOUT
VCO BAND DIVISION
図 39. レジスタ 9
レジスタ 8
自動レベル・キャリブレーション・タイムアウト
このレジスタのビットは予約済みで、図 38 のように 16 進ワード
0x102D0428 を設定する必要があります。
AL5~AL1 (ビット[DB13:DB9])は、VCO の自動レベル・キャリ
ブレーションで使用するタイマ値を設定します。この機能は、
PFD 周波数、タイムアウト変数、 ALC ウェイト変数と組み合わ
せます。次式が常に 50 µs より大きくなるように ALC を選択し
ます。
レジスタ 9
コントロール・ビット
ビット[C4:C1] = 1001 のとき、レジスタ 9 が設定されます。図 39
に、このレジスタを設定するときの入力データ・フォーマット
を示します。
VCO バンド分周
VC8~VC1 (ビット[DB31:DB24])は、VCO バンド分周クロック
値を設定します。このクロック値を PFD/(バンド分周 × 16) で求
めて、150 kHz 未満になるようにします。
(タイムアウト × ALC ウェイト/PFD 周波数) > 50 µs
シンセサイザ・ロック・タイムアウト
SL5~SL1 (ビット[DB8:DB4]) は、シンセサイザ・ロック・タイ
ムアウト値を設定します。この値を使うと、 VTUNE を VTUNE ピ
ン上で安定させることができます。この値は 20 µs である必要
があります。次式を使って値を計算します。
タイムアウト
TL10~TL1 (ビット[DB23:DB14])は、VCO バンド選択のタイム
アウト値を設定します。他の VCO キャリブレーション設定値
ではこの値を変数として使ってください。
Rev. 0
- 27/35 -
(タイムアウト × シンセサイザ・ロック・タイムアウト/
PFD 周波数) > 20 µs
ADF4355
ADC
CLOCK DIVIDER
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
AD8
AD8
AD7
AD6
AD5
AD4
DB7 DB6
AD3 AD2
AD7
..........
AD2
0
0
..........
0
1
1
0
0
..........
1
0
2
.
.
..........
.
.
.
.
.
..........
.
.
.
.
.
..........
.
.
.
1
1
..........
0
0
252
1
1
..........
0
1
253
1
1
..........
1
0
254
1
1
..........
1
1
255
DB5 DB4
AD1
CONTROL
BITS
DB3
DB2
DB1
DB0
AE2 AE1 C4(1) C3(0) C2(1) C1(0)
AE1
ADC
0
DISABLED
1
ENABLED
AE2
ADC CONVERSION
0
DISABLED
1
ENABLED
AD1 ADC CLK DIV
12910-047
RESERVED
ADC ENABLE
ADC
CONVERSION
データシート
図 40. レジスタ 10
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
0
0
1
1
0
0
0
0
DB7 DB6
0
0
DB5 DB4
0
0
DB3
DB2
DB1
DB0
C4(1) C3(0) C2(1) C1(1)
12910-048
CONTROL
BITS
RESERVED
図 41. レジスタ 11 (0x0061300B)
れらのパワーアップ・ケースでは、デフォルトとして R = 1 が
使用されます。
レジスタ 10
コントロール・ビット
ビット[C4:C1] = 1010 のとき、レジスタ 10 が設定されます。図
40 に、このレジスタを設定するときの入力データ・フォーマッ
トを示します。
予約済み
ビット[DB31:DB14]は予約済みです。ビット[DB23:DB22]には
11 を設定しますが、この範囲内の他のすべてのビットには 0 を
設定する必要があります。
ADC クロック分周器 (ADC_CLK_DIV)
内蔵 A/D コンバータ (ADC) は、ADF4355 の周囲温度に対する
VTUNE セットポイントを決定します。すべての温度ドリフト問
題を回避するようにアプリケーション内で初期チューニング電
圧が正しく選択されていることが ADC により保証されます。
ADC では、R カウンタ (または PFD 周波数) ÷ ADC_CLK_DIV に
等しいクロックを使います。
次式を満たすように ADC_CLK_DIV を選択します。
PFD/((ADC_CLK_DIV × 4) + 2) < 100 kHz
ADC 変換イネーブル
AE2 (ビット DB5)は、レジスタ 10 へ書込みが行われたとき
ADC が変換を行うようにします。このモードをイネーブルする
ことが推奨されます。
ADC イネーブル
AE1 (ビット DB4)に 1 を設定すると、温度依存の VTUNE キャリ
ブレーション用に ADC がパワーアップします。この機能は常に
使用することが推奨されます。
レジスタ 11
このレジスタのビットは予約済みで、図 41 のように 16 進ワード
0x0061300B を設定する必要があります。
AD8~AD1 (ビット[DB13:DB6])は、この分周器の値を設定しま
す。パワーアップ時、R カウンタは設定されていませんが、こ
Rev. 0
- 28/35 -
ADF4355
データシート
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
P15
P14
P13
P12
P11
P10
P9
P8
P7
P6
P5
P4
P3
P2
P16
P15
...
P5
P4
P3
P2
P1
RESYNC CLOCK
0
0
...
0
0
0
0
0
NOT ALLOWED
0
0
...
0
0
0
0
1
1
0
0
...
0
0
0
1
0
2
.
.
...
.
.
.
.
.
...
0
0
...
1
0
1
1
0
22
0
0
...
1
0
1
1
1
23
0
0
...
1
1
0
0
0
24
.
.
...
.
.
.
.
.
...
1
1
...
1
1
1
0
1
65533
1
1
...
1
1
1
1
0
65534
1
1
...
1
1
1
1
1
65535
P1
0
0
0
0
0
1
DB9
DB8
DB7
DB6
DB5
DB4
0
0
0
0
0
1
DB3
DB2
DB1
DB0
C4(1) C3(1) C2(0) C1(0)
12910-049
P16
CONTROL
BITS
RESERVED
RESYNC CLOCK
図 42. レジスタ 12
レジスタ 12
周波数更新シーケンス
コントロール・ビット
周波数の更新では、レジスタ 2 の補助変調器 (MOD2)、レジス
タ 1 の非整数値 (FRAC1)、レジスタ 0 の整数値 (INT)の更新が必
要です。周波数更新シーケンスではカウンタ・リセット (ビット
DB4)も必要です。 したがって、シーケンスは次のようになりま
す。
ビット[C4:C1] = 1100 のとき、レジスタ 12 が設定されます。図
42 に、このレジスタを設定するときの入力データ・フォーマッ
トを示します。
位相再同期クロック分周値
P16~P1 (ビット[DB31:DB16])は、位相再同期開始用のタイムア
ウト・カウンタを設定します。この値は、再設定の後に PLL が
ロックした直後に(前ではなく)再同期が発生するように設定す
る必要があります。
次式を使ってタイムアウト値を計算します。
1.
2.
3.
4.
5.
6.
タイムアウト値 = 位相再同期クロック/PFD 周波数
予約済み
ビット[DB15:DB4]は予約済みです。ビット DB10 とビット DB4
には 1 を設定しますが、この範囲内の他のすべてのビットには
0 を設定する必要があります。
7.
周波数変化は、レジスタ 0 への 2 回目の書込みで発生します。
レジスタ初期化シーケンス
初期パワーアップ時、電源ピンへ正しい電圧を加えた後、次の
シーケンスで ADF4355 レジスタを設定してください。
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
レジスタ 12
レジスタ 11
レジスタ 10
レジスタ 9
レジスタ 8
レジスタ 7
レジスタ 6
レジスタ 5
レジスタ 4
レジスタ 3
レジスタ 2
レジスタ 1
レジスタ 0
Rev. 0
レジスタ 4 (カウンタ・リセットをイネーブル [DB4 = 1])
レジスタ 2
レジスタ 1
レジスタ 0 (autocal をディスエーブル [DB21 = 0])
レジスタ 4 (カウンタ・リセットをディスエーブル [DB4 =
0])
ADC_CLK の 16 サイクル分より長く待ちます。例えば、
ADC_CLK = 99.417 kHz の場合、16/99417 sec = 161 µs 間待
ちます。レジスタ 10 参照。
レジスタ 0 (autocal をイネーブル [DB21 = 1])
- 29/35 -
ADF4355
データシート
RF シンセサイザ—動作例
動作例は次のようになります。
次式を使ってADF4355 シンセサイザを設定します。
•
RFOUT = INT +
FRAC2
MOD2 × (fPFD)/RF Divider
MOD1
FRAC1+
(7)
ここで、
RFOUT は RF 周波数出力。
INT は整数分周比。
FRAC1 は非整数値。
FRAC2 は補助非整数値。
MOD2 は補助モジュラス値。
MOD1 は固定 24 ビット・モジュラス値。
RF Divider は、VCO 周波数を分周する出力分周器。
•
式 8 から、
fPFD = (122.88 MHz × (1 + 0)/2) = 61.44 MHz
fPFD = REFIN × ((1 + D)/(R × (1 + T)))
例えば、2,112.8 MHz の RF 周波数出力 (RFOUT)が必要とされる
UMTS (universal mobile telecommunication system)システムでは、
122.88 MHz のリファレンス周波数入力 (REFIN)が使用できます。
ADF4355 の VCO は 3.4 GHz~6.8 GHz の周波数範囲で動作する
ことに注意してください。このため、RF 分周比 2 を使う必要が
あります (VCO 周波数 = 4,225.6 MHz、RFOUT = VCO 周波数/RF
分周比 = 4,225.6 MHz/2 = 2,112.8 MHz)。
帰還パスも重要です。この例では、出力分周器の前で VCO 出
力が帰還されます (図 43 参照)。
この例では、122.88 MHz リファレンス信号を 2 分周して、fPFD
= 61.44 MHz を生成しています。所望チャンネル間隔は 200 kHz
です。
÷2
RFOUT
N
DIVIDER
図 43. 出力分周器の前で閉じるループ
12910-148
fPFD
VCO
2112.8 MHz = 61.44 MHz × ((INT + (FRAC1 +
FRAC2/MOD2)/224))/2
(8)
ここで、
REFIN はリファレンス入力周波数。
D は RF REFIN ダブラー・ビット。
R は RF リファレンス分周比。
T はリファレンスの 2 分周ビット (0 または 1)。
PFD
•
•
•
•
•
•
N = VCOOUT/fPFD = 4225.6 MHz/61.44 MHz =
68.7760416666666667
INT = int(VCO 周波数/fPFD) = 68
FRAC = 0.7760416666666667
MOD1 = 16,777,216
FRAC1 = int(MOD1 × FRAC) = 13019817
余り = 0.6666666667 または 2/3
MOD2 = fPFD/GCD(fPFD/fCHSP) = 61.44 MHz /
GCD(61.44 MHz/200 kHz) = 1536
FRAC2 = 余り × 1536 = 1024
(10)
ここで、
INT = 68
FRAC1 = 13,019,817
MOD2 = 1536
FRAC2 = 1024
RF 分周比 = 2
リファレンス・ダブラーとリファレンス分周器
内蔵リファレンス・ダブラーを使うと、入力リファレンス信号
を2倍にすることができます。ダブラーは、PFD 比較頻度を増や
すときに役立ちます。システムのノイズ性能を改善するときは、
PFD 周波数を大きくします。PFD周波数を2倍にすると、ノイズ
性能は3 dB向上します。
リファレンス 2 分周では、リファレンス信号を 2 分周するため、
50%デューティ・サイクルの PFD 周波数が得られます。
スプリアスの最適化と高速ロック
狭いループ帯域幅では不要なスプリアス信号を除去できますが、
これらの帯域幅では一般にロック時間が長くなります。ループ
帯域幅を広くすると、ロック時間を短くできますが、ループ帯
域内のスプリアス信号が大きくなってしまいます。
ジッタの最適化
アプリケーションでジッタを最小にするためには、可能な最大
PFD 周波数を使って、PLL からの帯域内ノイズ成分を小さくし
ます。PLL の帯域内ノイズが VCO のオープン・ループ・ノイズ
と交差して、ノイズ全体への両ノイズ成分の寄与が小さくなる
ように、PLL フィルタ帯域幅を設定してください。
この作業には ADIsimPLL 設計ツールを使ってください。
Rev. 0
(9)
- 30/35 -
ADF4355
データシート
スプリアスのメカニズム
シンセサイザ・ロック・タイムアウト
このセクションでは、非整数型 N シンセサイザで発生する 2 種
類のスプリアス・メカニズムと ADF4355 でこれらのスプリアス
を削減する方法について説明します。
シンセサイザ・ロック・タイムアウトは、VCO キャリブレー
ション DAC (VTUNE を決定)がバンド選択回路の定常値に安定す
ることを保証します。
整数境界スプリアス
非整数スプリアス発生の 1 つのメカニズムは、RF VCO 周波数
とリファレンス周波数との間の相互干渉です。これらの周波数
が整数関係にないとき(非整数型 N シンセサイザの場合のよう
に)、スプリアスのサイドバンドが VCO 出力スペクトルのオフ
セット周波数位置に現れます。これはビート、すなわちリファ
レンス周波数の整数倍と VCO 周波数との間の周波数差に対応し
ます。これらのスプリアスはループ・フィルタで減衰され、リ
ファレンスの整数倍に近いチャンネルで顕著になります。ここ
では差周波数がループ帯域内に入ることがあるため、整数境界
スプリアスと呼ばれています。
リファレンス・スプリアス
リファレンス・スプリアスは一般に、非整数型 N シンセサイザ
で問題になることはありません。これは、リファレンス・オフ
セットがループ帯域から離れているためです。ただし、ループ
をバイパスするリファレンス・フィードスルー・メカニズムに
より、問題が発生することがあります。内蔵リファレンスから
分周器を経由して VCO へ戻る低レベルのスイッチング・ノイズ
のフィードスルーがあり、リファレンス・スプリアス・レベル
が-80 dBc にもなることがあります。
ロック時間
レジスタ 9 に設定されるタイムアウト変数とシンセサイザ・ロッ
ク・タイムアウト変数が、VCO キャリブレーション・プロセス
が次のフェーズ(VCO バンド選択)に進む前に DAC が最終電圧に
安定するまでに要する時間を選択します。PFD 周波数はこのロ
ジックのクロックとして使用され、周期は次式で設定されます。
Timeout × Synthesizer LockTimeout
PFD Frequency
計算された時間は 20 µs 以上である必要があります。
VCO バンドの選択
PFD 周波数をバンド選択プロセスのクロックとして再度使用し
ます。この値は次式で計算します。
PFD/(VCO バンド選択 × 16) < 150 kHz
バンド選択には、前に計算した値の 11 サイクルを要します。周
期を次式で計算します。
11 × (VCO バンド選択 × 16)/PFD 周波数
自動レベル・キャリブレーション・タイムアウト
自 動 レ ベ ル ・ キ ャ リ ブ レ ー シ ョ ン (ALC) 機 能 を 使 っ て 、
ADF4355 VCO コアのバイアス電流を選択します。要する時間を
次式で計算します。
5 × 11 × ALC ウェイト × タイムアウト/PFD 周波数
PLL ロック時間は複数の設定値に分けられます。これらすべて
は、ADIsimPLL 設計ツールでモデル化されます。このデータ
シートの記載より高速なロック時間が可能です。詳細について
は、最寄りの当社販売代理店にご相談ください。
ロック時間—動作例
PLL ローパス・フィルタ・セトリング・タイム
ループの安定に要する時間は、ローパス・フィルタ帯域幅に逆
比例します。セトリング・タイムも ADIsimPLL 設計ツールでモ
デル化されています。
周波数変更の合計ロック時間は、 4 つの時間 (シンセサイザ・
ロック、VCO バンド選択、ALC タイムアウト、 PLL セトリン
グ・タイム)の和になり、すべてが ADIsimPLL 設計ツールでモ
デル化されています。
fPFD = 61.44 MHz とすると、
VCO Band Div = Ceiling(fPFD/2,400,000) = 26
ここで、 Ceiling( )は最寄りの整数を表します。
次の 2 式から、
ALC ウェイト > (50 µs × fPFD)/タイムアウト
シンセサイザ・ロック・タイムアウト > (20 µs × fPFD)/タイ
ムアウト
次が求まります。
ALC ウェイト = 2.5 × シンセサイザ・ロック・タイムアウト
ALC ウェイト = 30、かつシンセサイザ・ロック・タイムアウト
= 12 となるように、ALC 待ちを大きくします (タイムアウトを
最小時間にします)。
最後に、ALC ウェイト > (50 µs × fPFD)/タイムアウトを次のよう
に変形します。
タイムアウト = Ceiling((fPFD × 50 µs)/ALC ウェイト)
タイムアウト = Ceiling((61.44 MHz × 50 µs)/30) = 103
Rev. 0
- 31/35 -
ADF4355
データシート
アプリケーション情報
ADL5375 の LO ポートは、ADF4355 の相補 RFOUTA+/RFOUTA− 出
力から差動で駆動することができます。差動駆動により、シン
グルエンド LO ドライバより優れた 2 次歪み性能が実現され、シ
ングルエンド LO 入力から ADL5375 のさらに望ましい差動 LO
入力へ変換するバランが不要になります。
ダイレクト・コンバージョン変調器
ダイレクト・コンバージョン・アーキテクチャの採用は、基地
局トランスミッタで増えています。図 44 に、アナログ・デバイ
セズのデバイスでこのようなシステムを実現する方法を示しま
す。
回路ブロック図に、AD9761 TxDAC+®と ADL5375 の組み合わ
せ使用を示します。AD9761 のような 2 個の内蔵 DAC を使うと、
シグナル・チェーンのこの部分からの誤差成分 (対温度)が最小
になります。
ローカル発振器 (LO)は ADF4355 で実現しています。ローパス・
フィルタは、PFD = 61.44 MHz、かつクローズ・ループ帯域幅 =
20 kHz に対して ADIsimPLL 設計ツールを使って設計しています。
51Ω
REFIO
AD9761
RF 出力は 50 Ω 負荷を駆動するように設計されていますが、図
44 に示すように AC 結合する必要があります。 I 入力と Q 入力
が 2 V p-p 信号で直交駆動される場合、ADL5375 変調器からの
出力電力は約 2 dBm になります。
51Ω
IOUTA
MODULATED
DIGITAL
DATA
ADL5375 には、−6 dBm~+6 dBm の LO 駆動レベルを入力する
ことができます。ADF4355 では最適 LO 電力をソフトウェアか
ら設定でき、各出力から−4 dBm~+5 dBm のレベルが可能です。
LOW-PASS
FILTER
IOUTB
TxDAC
QOUTA
LOW-PASS
FILTER
QOUTB
FSADJ
51Ω
51Ω
2kΩ
VVCO
VDD
FREF IN
100nF
LOCK
DETECT
25
30
CREG1 MUXOUT
17
10
26
32
5
4
27
6
16
VVCO VP AV DD DVDD AV DD CE PDB RF VRF CREG2
RFOUTB+ 14
1nF 1nF
FREF IN
RFOUTB– 15
28 REF INB
IBBN
VOUT
7.5nH
7.5nH
1 CLK
1nF
SPI-COMPATIBLE SERIAL BUS
2 DATA
RFOUTA+ 11
ADF4355
3 LE
LOIP
LPF
LOIN
RFOUTA– 12
1nF
QUADRATURE
PHASE
SPLITTER
RFOUT
LPF
VTUNE 20
DSOP
3.3kΩ
QBBN
CPOUT 7
22 RSET
4.7kΩ
33nF
1500pF
QBBP
390pF
1kΩ
CPGND SDGND AGND AGNDRF AGNDVCO VREGVCO
8
31
9
13
18
21
10pF
VREF
VBIAS
23
24
19
0.1µF
10pF
0.1µF 10pF
0.1µF
図 44. ダイレクト・コンバージョン変調器
Rev. 0
ADL5375
IBBP
29 REF A
IN
- 32/35 -
12910-138
1nF 1nF
100nF
ADF4355
データシート
パッケージの熱性能を向上させるため、PCB サーマル・パッド
上にサーマル・ビアを使用してください。ビアを使用する場合
は、1.2 mm ピッチ・グリッドでサーマル・パッドに使用する必
要があります。ビアの直径は 0.3 mm~0.33 mm であり、ビア・
バレルは 1 オンスの銅でメッキして、ビアを構成する必要があ
ります。
電源
ADF4355 は 4 個のマルチバンド VCO を内蔵し、すべてを使用す
ると 1 オクターブの周波数範囲をカバーします。最適性能のため
には、ADM7150 のような低ノイズ・レギュレータを VVCO ピン
に接続することが不可欠です。同じレギュレータを VREGVCO と VP
に接続してください。
ADF4355 のような、マイクロウエーブ PLL および VCO シンセ
サイザの場合、ボードの積み上げとレイアウトに注意してくだ
さい。FR4 材料は 3 GHz より上で損失が大きいため使用しない
でください。Rogers 4350、Rogers 4003、Rogers 3003 絶縁材料の
方が適しています。
3.3 V 電源ピンの場合、1 個または 2 個の ADM7150 レギュレー
タを使用してください。図 45 に推奨接続を示します。
チップ・スケール・パッケージに対するプリント
回路ボード (PCB) 設計のガイドライン
RF 出力パターンに注意して、不連続性を小さくし、最適な信号
インテグリティを維持してください。ビアの配置とグラウンド
接続が重要です。
32 ピン・リードフレーム・チップ・スケール・パッケージのラ
ンドは長方形です。これらランドに対する PCB パッドは、パッ
ケージのランド長より 0.1 mm 長く、かつパッケージのランド幅
より 0.05 mm 広いことが求められます。パッド上でランドを中
心に合わせてハンダ接続サイズを大きくしてください。
チップスケール・パッケージの底部には、中央に露出したサー
マル・パッドがあります。PCB 上のサーマル・パッドは、少な
くともこのエクスポーズド・パッドより大きい必要があります。
PCB 上では、サーマル・パッドとパッド・パターンの内側エッ
ジとの間に少なくとも 0.25 mm の間隙を設けてください。この
間隙により短絡が防止されます。
VIN = 6.0V
VOUT = 3.3V
VIN
ON
VOUT
COUT
1µF
ADM7150
EN
100nF
OFF
REF
BYP
CBYP
1µF
LOCK
DETECT
100nF
25
30
CREG1 MUXOUT
17
VREG
REF_SENSE
1nF 1nF
CREG
10µF
GND
FREF IN
10
26
4
27
6
32
16
VVCO VP DVDD AVDD CE PDB RF VRF CREG2
29 REF INA
RFOUTB+ 14
1nF 1nF
FREF IN
RFOUTB– 15
28 REF INB
VOUT
7.5nH
7.5nH
1 CLK
1nF
VIN = 6.0V
VOUT = 5.0V
VIN
CIN
1µF
ON
VOUT
COUT
1µF
ADM7150
EN
OFF
REF
BYP
CBYP
1µF
VREG
CREG
10µF
REF_SENSE
GND
SPI-COMPATIBLE SERIAL BUS
2 DATA
ADF4355
3 LE
RFOUTA– 12
1nF
VTUNE 20
3.3kΩ
CPOUT 7
22 RSET
4.7kΩ
33nF
AVDD 5
CPGND SDGND AGND AGNDRF AGNDVCO VREGVCO
8
31
9
13
18
21
10pF
図 45. ADF4355 による電源
Rev. 0
RFOUTA+ 11
- 33/35 -
VREF
19
390pF
1kΩ
VBIAS
23
0.1µF
1500pF
24
10pF
0.1µF 10pF
0.1µF
12910-050
CIN
1µF
ADF4355
データシート
出力のマッチング
必要に応じて低周波出力を次の回路へ単純に AC 結合すること
ができますが、大きい出力電力が必要な場合は、プルアップ・
インダクタを使用して出力電力レベルを大きくしてください。
差動出力が不要な場合は、未使用出力を終端するか、またはバ
ランを使って両出力接続してください。
周波数が 2 GHz より低い場合は、RFOUTA+/RFOUTA− ピンに 100
nH のインダクタを使用することが推奨されます。
RFOUTA+/RFOUTA− ピンは差動回路です。可能な場合、シャン
ト・インダクタ値、バイパス・コンデンサ、終端などで同じ (ま
たは同等の) 部品を各出力に使用してください。
VRF
7.5nH
50Ω
12910-051
100pF
RFOUTA+
補助周波数出力 RFOUTB+/RFOUTB−は、RFOUTA+/RFOUTA− 出力と
同じに扱うことができます。使用しない場合は、両
RFOUTB+/RFOUTB− ピンをオープンのままにしてください。
図 46. 最適出力ステージ
Rev. 0
- 34/35 -
ADF4355
データシート
外形寸法
0.30
0.25
0.18
32
25
1
24
0.50
BSC
*3.75
3.60 SQ
3.55
EXPOSED
PAD
17
TOP VIEW
0.80
0.75
0.70
0.50
0.40
0.30
8
16
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
PIN 1
INDICATOR
9
BOTTOM VIEW
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
*COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5
WITH THE EXCEPTION OF THE EXPOSED PAD DIMENSION.
08-16-2010-B
PIN 1
INDICATOR
5.10
5.00 SQ
4.90
図 47. 32 ピン ・リード・フレーム・チップ・スケール・パッケージ [LFCSP_WQ]
5 mm × 5 mm ボディ、極薄クワッド
(CP-32-12)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
ADF4355BCPZ
ADF4355BCPZ-RL7
−40°C to +85°C
−40°C to +85°C
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
CP-32-12
CP-32-12
EV-ADF4355SD1Z
1
Evaluation Board
Z = RoHS 準拠製品。
Rev. 0
- 35/35 -
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