MSOP/QFN 18 1MSPS PulSAR 7.0mW

MSOP/QFN 18 1MSPS PulSAR 7.0mW
MSOP/QFNパッケージを採用した
18ビット1MSPS PulSAR® 7.0mWのADC
AD7982
アプリケーション図の例
特長
2.5V TO 5V 2.5V
IN+
REF VDD VIO
SDI
AD7982
±10V, ±5V, ..
IN–
ADA4941
SCK
SDO
GND
CNV
1.8V TO 5V
3- OR 4-WIRE
INTERFACE
(SPI, CS
DAISY CHAIN)
06513-001
ノー・ミッシング・コードの18ビット分解能
スループット:1MSPS
低消費電力
1MSPSで7.0mW
10kSPSで70µW
INL:±1LSB(typ)、±2LSB(max)
ダイナミック・レンジ:99dB
真の差動アナログ入力範囲:±VREF
2.5∼5.0VのVREFで0V∼VREF
任意の入力範囲が可能
ADA4941で簡単に駆動
パイプライン遅延なし
1.8V/2.5V/3V/5Vのロジック・インターフェースで2.5V単電源
動作
SPI®/QSPITM/MICROWIRETM/DSP互換シリアル・インター
フェース
複数ADCのデイジーチェーン接続機能とビジー・インジケータ
機能
10 ピン・パッケージ: MSOP ( MSOP-8 )および 3mm ×
3mmのQFN(LFCSP)、SOT-23サイズ
図1
概要
AD7982は、単電源VDDで動作する18ビット逐次比較型のA/D
コンバータ( ADC )です。低消費電力、高速の 18 ビット・サ
ンプリング ADC と融通性に優れたシリアル・インターフェー
ス・ポートを備えています。 CNV の立上がりエッジで、 IN +
ピンとIN−ピンの電位差をサンプルします。両ピンの電圧振幅
は、 0V ∼ V REF の範囲で逆位相です。リファレンス電圧 REF は
外部から供給し、電源電圧 VDD と無関係に設定できます。消
費電力はスループットに比例します。
アプリケーション
SPI互換シリアル・インターフェースは、SDI入力を使用し、3
線式バスで複数のADCをデイジーチェーン接続することが可能
バッテリ駆動の装置
データ・アクイジション・システム
医療用計測器
地震データ・アクイジション・システム
です。オプションでビジー・インジケータを出力します。別の
VIO電源を使用する1.8V、2.5V、3V、5Vロジックと互換性が
あります。
AD7982には10ピンMSOPまたは10ピンQFN(LFCSP)パッ
ケージがあり、動作は−40∼+85℃の温度範囲で規定されてい
ます。
表1.
MSOP、QFN(LFCSP)パッケージの14/16/18ビットPulSAR® ADC
Type
100 kSPS
18-Bit True Differential
16-Bit True Differential
16-Bit Pseudo Differential
14-Bit Pseudo Differential
AD7684
250 kSPS
400 kSPS to 500 kSPS
≥1000 kSPS
ADC Driver
AD7691
AD7690
AD7982
ADA4941
AD7984
ADA4841
AD7687
AD7688
ADA4941
AD7693
ADA4841
AD7680
AD7685
AD7683
AD7694
AD7940
AD7942
REV. A
アナログ・デバイセズ株式会社
AD7686
AD7946
AD7980
ADA4841
ADA4841
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AD7982
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション図の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
タイミング仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
回路情報. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
コンバータの動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
代表的な接続図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
アナログ入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
ドライバ・アンプの選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
シングルエンド/差動変換ドライバ. . . . . . . . . . . . . . . . . . . 15
電圧リファレンス入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
電源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
デジタル・インターフェース. . . . . . . . . . . __
. . . . . . . . . . . . . . 16
ビジー・インジケータを使用しない3線式CS
__ モード . . . . . 17
ビジー・インジケータを使用する3線式CS__
モード . . . . . . . 18
ビジー・インジケータを使用しない4線式CS
__ モード . . . . . 19
ビジー・インジケータを使用する4線式CSモード . . . . . . . 20
ビジー・インジケータを使用しないチェーン・モード. . . 21
ビジー・インジケータを使用するチェーン・モード. . . . . 22
アプリケーションのヒント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
レイアウト. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
AD7982の性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
改訂履歴
10/07―Rev. 0 to Rev. A
Changes to Table 1 and Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Changes to Table 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Changes to Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Changes to Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Changes to Figure 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Changes to Figure 18 and Figure 20 . . . . . . . . . . . . . . . . . . . . . . . . . 11
Changes to Figure 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Changers to Figure 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Changes to Digital Interface Section . . . . . . . . . . . . . . . . . . . . . . . . . 16
Changes to Figure 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Changes to Figure 40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Updated Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3/07―Revision 0: Initial Version
―2―
REV. A
AD7982
仕様
特に指定のない限り、VDD=2.5V、VIO=2.3∼5.5V、REF=5V、TA=−40∼+85℃。
表2
Parameter
Conditions
Min
RESOLUTION
Typ
Max
18
Unit
Bits
ANALOG INPUT
Voltage Range
IN+ – IN–
–VREF
+VREF
V
Absolute Input Voltage
IN+, IN–
–0.1
VREF + 0.1
V
VREF x 0.475
VREF x 0.525
V
Common-Mode Input Range
IN+, IN–
Analog Input CMRR
fIN = 450 kHz
Leakage Current at 25°C
Acquisition phase
Input Impedance
VREF x 0.5
67
dB
200
nA
See the Analog Inputs section
ACCURACY
No Missing Codes
18
Differential Linearity Error
–0.85
±0.5
+1.5
LSB1
Integral Linearity Error
–2
±1
+2
LSB1
Transition Noise
REF = 5 V
Bits
1.05
Gain Error, TMIN to TMAX2
–0.023
+0.004
Gain Error Temperature Drift
±1
Zero Error, TMIN to TMAX2
±100
Zero Temperature Drift
Power Supply Rejection Ratio
VDD = 2.5 V ± 5%
LSB1
+0.023
% of FS
ppm/°C
+700
µV
0.5
ppm/°C
90
dB
THROUGHPUT
Conversion Rate
0
Transient Response
Full-scale step
1
MSPS
290
ns
AC ACCURACY
Dynamic Range
VREF = 5 V
99
dB3
VREF = 2.5 V
93
dB3
FO = 1 kSPS
129
dB3
98
dB3
fIN = 1 kHz, VREF = 2.5 V, TA = 25°C
92.5
dB3
Spurious-Free Dynamic Range
fIN = 10 kHz
–115
dB3
Total Harmonic Distortion
fIN = 10 kHz
–120
dB3
Signal-to-(Noise + Distortion)
fIN = 1 kHz, VREF = 5 V, TA = 25°C
97
dB3
Oversampled Dynamic Range
4
Signal-to-Noise
97
fIN = 1 kHz, VREF = 5 V, TA = 25°C
5
95.5
LSBは最下位ビットを意味します。入力範囲が±5Vの場合は、1LSB=38.15µV。
「用語の説明」を参照。これらの仕様には全温度範囲での変動が含まれますが、外部リファレンスの誤差分は含まれません。
dB表示の仕様はすべてフルスケール入力(FSR)を基準とします。特に指定のない限り、フルスケールより0.5dB低い入力信号でテスト。
4
ダイナミック・レンジは、スループットFSで動作する1MSPSのADCをオーバーサンプリングした後にFOの出力ワードレートを持つポストデジタル・フィルタによる処理を行っ
て取得した値です。
5
fIN=1kHzで出荷テスト済み。
1
2
3
REV. A
―3―
AD7982
特に指定のない限り、VDD=2.5V、VIO=2.3∼5.5V、REF=5V、TA=−40∼+85℃。
表3
Parameter
Conditions
Min
Typ
Max
Unit
5.1
V
REFERENCE
Voltage Range
Load Current
2.4
1 MSPS, REF = 5 V
350
µA
10
MHz
2
ns
SAMPLING DYNAMICS
–3 dB Input Bandwidth
Aperture Delay
VDD = 2.5 V
DIGITAL INPUTS
Logic Levels
VIL
VIO > 3 V
–0.3
+0.3 x VIO
V
VIH
VIO > 3 V
0.7 x VIO
VIO + 0.3
V
VIL
VIO ≤ 3 V
–0.3
+0.1 x VIO
V
VIH
VIO ≤ 3 V
0.9 x VIO
VIO + 0.3
V
IIL
–1
+1
µA
IIH
–1
+1
µA
DIGITAL OUTPUTS
Data Format
Serial 18 bits, twos complement
Pipeline Delay
Conversion results available immediately
after completed conversion
VOL
ISINK = +500 µA
VOH
ISOURCE = –500 µA
0.4
VIO – 0.3
V
V
POWER SUPPLIES
VDD
VIO
2.375
Specified performance
VIO Range
2.5
2.625
V
2.3
5.5
V
1.8
5.5
V
Standby Current1, 2
VDD and VIO = 2.5 V, 25°C
0.35
Power Dissipation
10 kSPS throughput
70
86
µW
1 MSPS throughput
7.0
8.6
mW
Energy per Conversion
µA
7.0
nJ/sample
TEMPERATURE RANGE3
Specified Performance
1
2
3
TMIN to TMAX
–40
+85
°C
すべてのデジタル入力は必要に応じてVIOまたはGNDに接続。
アクイジション・フェーズ時。
拡張温度範囲については、代理店および弊社営業部にお問い合わせください。
―4―
REV. A
AD7982
タイミング仕様
特に指定のない限り、TA=−40∼+85℃、VDD=2.37∼2.63V、VIO=2.3∼5.5V。1
表4
Parameter
Symbol
Min
Conversion Time: CNV Rising Edge to Data Available
tCONV
500
Acquisition Time
tACQ
290
ns
Time Between Conversions
__
CNV Pulse Width (CS Mode)
__
SCK Period (CS Mode)
tCYC
1000
ns
Max
Unit
710
ns
tCNVH
10
ns
VIO Above 4.5 V
10.5
ns
VIO Above 3 V
12
ns
VIO Above 2.7 V
13
ns
15
ns
tSCK
VIO Above 2.3 V
SCK Period (Chain Mode)
tSCK
VIO Above 4.5 V
11.5
ns
VIO Above 3 V
13
ns
VIO Above 2.7 V
14
ns
VIO Above 2.3 V
16
ns
SCK Low Time
tSCKL
4.5
ns
SCK High Time
tSCKH
4.5
ns
SCK Falling Edge to Data Remains Valid
tHSDO
3
ns
SCK Falling Edge to Data Valid Delay
tDSDO
VIO Above 4.5 V
9.5
ns
VIO Above 3 V
11
ns
VIO Above 2.7 V
12
ns
14
ns
VIO Above 3 V
10
ns
VIO Above 2.3 V
15
ns
20
ns
VIO Above 2.3 V
__
CNV or SDI Low to SDO D15 MSB Valid (CS Mode)
tEN
__
CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode)
tDIS
SDI Valid Setup Time from CNV Rising Edge
tSSDICNV
5
ns
tHSDICNV
2
ns
SDI Valid Hold Time from CNV Rising Edge (Chain Mode)
tHSDICNV
0
ns
SCK Valid Setup Time from CNV Rising Edge (Chain Mode)
tSSCKCNV
5
ns
SCK Valid Hold Time from CNV Rising Edge (Chain Mode)
tHSCKCNV
5
ns
SDI Valid Setup Time from SCK Falling Edge (Chain Mode)
tSSDISCK
2
ns
SDI Valid Hold Time from SCK Falling Edge (Chain Mode)
tHSDISCK
3
SDI High to SDO High (Chain Mode with Busy Indicator)
tDSDOSDI
__
SDI Valid Hold Time from CNV Rising Edge (CS Mode)
ns
15
ns
負荷条件については、図2と図3を参照。
500µA
Y% VIO1
I OL
X% VIO1
tDELAY
tDELAY
V IH2
V IL2
1.4V
TO SDO
CL
20pF
I OH
1FOR VIO ≤ 3.0V, X = 90, AND Y = 10; FOR VIO > 3.0V, X = 70, AND Y = 30.
2MINIMUM V AND MAXIMUM V USED. SEE DIGITAL INPUTS
IH
IL
06513-002
500µA
SPECIFICATIONS IN TABLE 3.
図2. デジタル・インターフェース・タイミング測定時の
負荷回路
REV. A
V IH2
V IL2
図3.
―5―
タイミング測定の電圧レベル
06513-003
1
Typ
AD7982
絶対最大定格
表5
Parameter
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
Rating
Analog Inputs
IN+, IN– to GND1
–0.3 V to VREF + 0.3 V or
±130 mA
ESDに関する注意
Supply Voltage
REF, VIO to GND
–0.3 V to +6.0 V
VDD to GND
–0.3 V to +3.0 V
VDD to VIO
+3 V to –6 V
Digital Inputs to GND
–0.3 V to VIO + 0.3 V
Digital Outputs to GND
–0.3 V to VIO + 0.3 V
Storage Temperature Range
–65°C to +150°C
Junction Temperature
150°C
ESD(静電放電)の影響を受けやすいデバイス
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスが高エネル
ギーの静電放電を被った場合、損傷を生じる可
能性があります。したがって、性能劣化や機能
低下を防止するため、ESDに対する適切な予防
措置を講じることをお勧めします。
θJA Thermal Impedance
10-Lead MSOP
200°C/W
10-Lead QFN (LFCSP_WD)
48.7°C/W
θJC Thermal Impedance
10-Lead MSOP
44°C/W
10-Lead QFN (LFCSP_WD)
2.96°C/W
Lead Temperatures
1
Vapor Phase (60 sec)
215°C
Infrared (15 sec)
220°C
IN+とIN−の説明は、「アナログ入力」を参照してください。
―6―
REV. A
AD7982
1
10
VIO
REF
1
10
VIO
2
AD7982
9
SDI
VDD
2
AD7982
9
SDI
TOP VIEW
(Not to Scale)
8
SCK
IN+ 3
8
SCK
7
SDO
IN– 4
TOP VIEW
(Not to Scale)
7
SDO
6
CNV
6
CNV
IN+ 3
IN– 4
GND 5
図4.
表6.
1
06513-004
REF
VDD
GND 5
06513-004
ピン配置と機能の説明
図5 10ピンQFN(LFCFS)のピン配置
10ピンMSOPのピン配置
ピン機能の説明
ピン
番号
記号
タイプ1
説明
1
REF
AI
リファレンス入力電圧。 REF の範囲は 2.4 ∼ 5.1V です。このピンは GND ピンを基準としており、
10µFのコンデンサをこのピンの近くに配置してデカップリングしてください。
2
VDD
P
電源
3
IN+
AI
正側差動アナログ入力
4
IN–
AI
負側差動アナログ入力
5
GND
P
電源グラウンド
6
CNV
DI
変換入力。この入力には複数の機能があります。立上がりエッジで変換を開始し、インター
__
__
フェース・モードとしてチェーン・モードか CS モードを選択します。 CS モード時は、 CNV が
ローレベルのときにSDOピンがイネーブルされます。チェーン・モードでは、CNVがハイレベル
のときにデータを読み出します。
7
SDO
DO
シリアル・データ出力。変換結果がこのピンに出力されます。これはSCKと同期します。
8
SCK
DI
シリアル・データ・クロック入力。デバイスが選択されたとき、このクロックによって変換結果
がシフト出力されます。
9
SDI
DI
シリアル・データ入力。この入力には複数の機能があります。ADCのインターフェース・モード
を次のように選択します。
CNV の立上がりエッジで SDI がローレベルになると、チェーン・モードが選択されます。この
モードでは、SDIをデータ入力に使用し、複数のADCの変換結果を1本のSDOラインでデイジー
チェーン接続します。SDIのデジタル・データ・レベルは、SCKの18サイクル後にSDO上に出力
されます。
__
CNVの立上がりエッジでSDIがハイレベルのとき、CSモードが選択されます。このモードでは、
SDIまたはCNVがローレベルのときにシリアル出力信号をイネーブルすることができます。変換
の終了時にSDIまたはCNVがローレベルのとき、ビジー・インジケータ機能がイネーブルされま
す。
10
VIO
P
入力/出力インターフェースのデジタル電源。公称値は、ホスト・インターフェースと同じです
(1.8V、2.5V、3V、5V)。
AI=アナログ入力、DI=デジタル入力、DO=デジタル出力、P=電源。
REV. A
―7―
AD7982
用語の説明
有効分解能
有効分解能は次式で計算し、ビット数で表します。
積分非直線性誤差(INL)
INLとは、負側フルスケールと正側フルスケールを結ぶ直線と
実際の各コード出力との差を意味します。負側フルスケールと
して使用するポイントは、最初のコード遷移より 1/2LSB だけ
下に存在します。正側フルスケールは、最後のコード遷移より
1 1/2LSB高いレベルと定義されます。偏差は各コードの中央と
真の直線との距離として測定されます(図22を参照)。
高調波歪み(THD)
THD は、最初の 5 つの高調波成分の RMS 値の総和と、フルス
ケール入力信号のRMS値との比であり、dB値で表します。
微分非直線性誤差(DNL)
理想的なADCでは、各コード遷移は1LSBだけ離れた位置で発
生します。DNLとは、この理論値からの最大偏差のことです。
通常は、ノー・ミッシング・コードが保証される分解能として
規定されることもあります。
ダイナミック・レンジ
ダイナミック・レンジは、フルスケールのRMS値と、入力を短
絡して測定したトータルRMSノイズとの比で、dB値で表しま
す。すべてのノイズ源とDNL成分が含まれるように、−60dBF
の信号で測定します。
ゼロ誤差
ゼロ誤差は、理想的なミッドスケール入力電圧(0V)と、ミッ
ドスケール出力コード(0LSB )を発生する実際の電圧との差
を指します。
S/N比(SNR)
SNR は、実際の入力信号のRMS 値と、ナイキスト周波数より
下の他の全スペクトル成分のRMS値総和から高調波成分とDC
成分を除いた値との比であり、dB値で表します。
ゲイン誤差
最初の遷移(100...00から100...01)は、公称負側フルスケール
より1/2LSB高いレベルで発生します(±5V範囲では
−4.999981V)。最後の遷移(011...10から011...11)は、公称
正側フルスケールより1 1/2LSB低いアナログ電圧で発生します
(±5V範囲では+4.999943V)。ゲイン誤差は、最後の遷移の実
際のレベルと最初の遷移の実際のレベルとの差と、対応する理
論値の差との偏差を表します。
信号/ノイズ&歪み比(SINAD)
SINADは、実際の入力信号のRMS値と、ナイキスト周波数よ
り下の他の全スペクトル成分のRMS値総和(DC以外の高調波
成分を含む)との比であり、dB値で表します。
N
有効分解能=log(
2 2 /RMS入力ノイズ)
アパーチャ遅延
アパーチャ遅延は、アクイジション性能を表します。CNV入力
の立上がりエッジから、入力信号が変換用にホールドされるま
での時間として測定されます。
スプリアスフリー・ダイナミックレンジ(SFDR)
SFDRは、入力信号のRMS振幅値とピーク・スプリアス信号の
RMS値との差を意味し、dB値で表します。
過渡応答
ADCにフルスケールのステップ関数が入力されてから、ADC
がその入力を正確に取得するまでに要する時間です。
有効ビット数(ENOB)
ENOB は、サイン波を入力したときの分解能の測定値であり、
ビット数で表します。SINADとの関係は次式で表します。
ENOB=(SINADdB−1.76)/6.02
ノイズフリー・コード分解能
ノイズフリー・コード分解能は、これを超えると個々のコード
を明確に分解することが不可能になるビット数のことです。次
式で計算し、ビット数で表します。
ノイズフリー・コード分解能=
N
log(
2 2 /ピークto ピーク・ノイズ)
―8―
REV. A
AD7982
代表的な性能特性
VDD=2.5V、REF=5.0V、VIO=3.3V。
2.0
1.5
1.0
1.0
0.5
0.5
DNL ( L SB)
1.5
0
–0.5
–1.0
–1.0
–1.5
–1.5
0
65536
図6.
131072
CODE
196608
262144
–2.0
0
65536
262144
コード 対 微分非直線性
44806
43239
45000
50000
40000
35000
40000
COUNT S
32476
29064
30000
20000
30000
25000
20013
20000
16682
15000
10000
9064
7795
29
3FFF2
745
881
3FFF4
3FFF6
3FFF8
43
0
3FFFA
0
3FFFC
CODE IN HEX
0
0
7
145
0
1
2
3
4
5
6
7
8
9
222
7
0
0
A
B
C
D
CODE IN HEX
図7. コードの中央におけるDC入力の
ヒストグラム
図10.
コード遷移時のDC入力のヒストグラム
100
0
–20
SNR ( dB RE F E RRE D TO F UL L SCA L E )
fS = 1MSPS
fIN = 2kHz
SNR = 97.3dB
THD = –121.8dB
SFDR = 120.2dB
SINAD = 97.3dB
–40
–60
–80
–100
–120
–140
–180
100
200
300
FREQUENCY (kHz)
図8.
400
500
06513-008
–160
0
3158
2793
0
99
98
97
96
95
94
93
92
91
90
–10
FFTプロット
–9
–8
–7
図11.
―9―
–6
–5
–4
–3
INPUT LEVEL (dB)
–2
入力レベル 対 S/N比
–1
0
06513-032
3FFF0
0
06513-007
5000
0
0
06513-010
10000
A MPL ITUDE ( dB OF F UL L SCA L E )
196608
50000
50975
REV. A
131072
CODE
図9.
コード 対 積分非直線性
60000
COUNT S
0
–0.5
–2.0
POSITIVE INL: +0.46 LSB
NEGATIVE INL: –0.49 LSB
06513-009
POSITIVE INL: +0.79 LSB
NEGATIVE INL: –0.68 LSB
06513-006
INL ( L SB)
2.0
AD7982
100
18
–100
130
–105
125
SNR, SINAD
95
17
110
–120
85
THD
15
105
–125
2.75
図12.
3.25
3.75
4.25
REFERENCE VOLTAGE (V)
4.75
14
5.25
–130
2.25
06513-034
80
2.25
SFDR ( dB)
115
–115
リファレンス電圧 対 S/N比、SINAD、
2.75
図15.
3.25
3.75
4.25
REFERENCE VOLTAGE (V)
4.75
100
5.25
06513-033
16
ENOB
120
SFDR
THD ( dB)
90
E NOB ( Bi ts)
SNR, SINA D ( dB)
–110
リファレンス電圧 対 THD、SFDR
ENOB
98
–117
96
–119
T HD ( dB)
–115
94
92
–35
–15
5
25
45
65
TEMPERATURE (°C)
図13.
85
105
125
–125
–55
–35
–15
S/N比の温度特性
5
25
45
65
TEMPERATURE (°C)
図16.
100
85
105
125
06513-041
–123
06513-042
90
–55
–121
1000
06513-030
SNR ( dB)
100
THDの温度特性
–80
–85
–90
95
T HD ( dB)
90
–100
–105
–110
85
–115
–120
80
0.1
1
図14.
10
FREQUENCY (kHz)
100
1000
–125
0.1
06513-031
SINA D ( dB)
–95
SINADの周波数特性
1
図17.
― 10 ―
10
FREQUENCY (kHz)
100
THDの周波数特性
REV. A
AD7982
1.4
1.4
IVDD
IVDD
1.2
O PE RA T ING CURRE NT S ( mA )
1.0
0.8
0.6
IREF
0.4
IVIO
0.2
2.475
2.525
SUPPLY VOLTAGE (V)
2.575
2.625
06513-036
2.425
図18.
IREF
0.4
IVIO
6
5
4
3
IVDD + IVIO
2
–15
図19.
5
25
45
65
TEMPERATURE (°C)
85
105
125
06513-038
1
–35
–35
–15
5
図20.
電源電圧 対 動作電流
7
POWE R-DO WN CURRE NTS ( µA )
0.6
0
–55
8
REV. A
0.8
0.2
0
2.375
0
–55
1.0
パワーダウン電流の温度特性
― 11 ―
25
45
65
TEMPERATURE (°C)
85
動作電流の温度特性
105
125
06513-035
OPE RA T ING CURRE NT S ( mA )
1.2
AD7982
動作原理
IN+
SWITCHES CONTROL
LSB
MSB
REF
131,072C
65,536C
4C
2C
C
SW+
C
BUSY
COMP
GND
131,072C
65,536C
4C
2C
C
CONTROL
LOGIC
C
MSB
OUTPUT CODE
LSB
SW–
06513-011
CNV
IN–
図21.
ADCの簡略回路図
回路情報
AD7982は、逐次比較型アーキテクチャを採用した高速、低消
費電力、単電源、高精度の18ビットADCです。
AD7982 は毎秒100 万サンプル(1MSPS )の変換能力を備え、
変換終了から次の変換の開始までの間パワーダウンします。た
とえば、10kSPSの動作で消費電力がわずか70µW(typ)であ
るため、バッテリ駆動のアプリケーションに最適です。
AD7982はトラック&ホールドを内蔵しており、パイプライン
遅延や待ち時間が生じないため、複数のマルチプレクス・チャ
ンネルのアプリケーションに最適です。
AD7982は、1.8∼5Vのデジタル・ロジック・ファミリーのい
ずれにも接続できます。 10 ピン MSOP または小型の 10 ピン
QFN (LFCSP )パッケージを採用しているため、省スペース
の柔軟な構成が可能です。
16ビットのAD7980とピン互換です。
コンバータの動作
AD7982は、電荷再分配型DACを採用した逐次比較型ADCで
す。図 21 に、 ADC の簡略回路図を示します。容量性 DAC は、
18個のバイナリ重み付けコンデンサから構成される2個の同一
アレイで構成されており、アレイは2 個のコンパレータ入力に
アクイジション・フェーズで、コンパレータの入力に接続され
ているアレイの端子がSW+とSW−を介してGNDに接続され
ます。独立した個々のスイッチはすべてアナログ入力に接続さ
れます。したがって、コンデンサ・アレイをサンプリング・コ
ンデンサとして使用し、IN+とIN−の各入力上のアナログ信号
を取得します。アクイジション・フェーズが終了し、CNV入力
がハイレベルになると、変換フェーズが開始されます。変換
フェーズが開始されると、まずSW+とSW−が開きます。2個
のコンデンサ・アレイが入力から切り離されて、 GND 入力に
接続されます。これにより、アクイジション・フェーズの終了
時に取得したIN+入力とIN−入力の間の差電圧がコンパレータ
に入力され、コンパレータが不平衡状態になります。コンデン
サ・アレイの各要素を GND と REF の間で切り換えると、コン
パレータ入力はバイナリ重み付けの電圧ステップ( V R E F /2 、
VREF/4 ... VREF/262,144)で変化します。コントロール・ロジッ
クは、これらのスイッチをMSBから順にトグルさせて、コンパ
レータを元の平衡状態に戻すようにします。このプロセスが完
了すると、AD7982はアクイジション・フェーズに戻り、コン
トロール・ロジックがADC出力コードとビジー信号インジケー
タを発生します。
AD7982には変換クロックが内蔵されているため、変換プロセ
スでシリアル・クロックSCKは必要ありません。
接続されています。
― 12 ―
REV. A
AD7982
表7.
A DC CO DE ( TWO S CO MPL E ME NT)
伝達関数
AD7982の理想的な伝達関数を図22と表7に示します。
011...111
011...110
011...101
1
100...010
2
100...001
–FSR + 1 LSB
–FSR + 0.5 LSB
+FSR – 1 LSB
+FSR – 1.5 LSB
ANALOG INPUT
図22.
Description
Analog Input
VREF = 5 V
Digital Output
Code (Hex)
FSR – 1 LSB
+4.999962 V
0x1FFFF1
Midscale + 1 LSB
+38.15 µV
0x00001
Midscale
0V
0x00000
Midscale – 1 LSB
–38.15 µV
0x3FFFF
–FSR + 1 LSB
–4.999962 V
0x20001
–FSR
–5 V
0x200002
オーバーレンジのアナログ入力(VIN+−VIN−>VREF−VGND)のコード。
アンダーレンジのアナログ入力(VIN+−VIN−<VGND)のコード。
代表的な接続図
06513-012
100...000
–FSR
出力コードと理想的な入力電圧
図23に、複数の電源を使用するときのAD7982の推奨接続例を
示します。
ADCの理想的な伝達関数
REF 1
V+
2.5V
10µF 2
100nF
V+
1.8V TO 5V
20 Ω
0 TO VREF
100nF
REF
2.7nF
VDD
V–
AD7982
4
V+
SCK
SDO
IN–
20 Ω
VREF TO 0
ADA4841 2, 3
VIO
SDI
IN+
3-WIRE INTERFACE
CNV
GND
2.7nF
V–
NOTES
1SEE VOLTAGE REFERENCE INPUT SECTION FOR REFERENCE SELECTION.
2C
REF IS USUALLY A 10µF CERAMIC CAPACITOR (X5R).
SEE RECOMMENDED LAYOUT FIGURE 41 AND FIGURE 42.
3SEE DRIVER AMPLIFIER CHOICE SECTION.
4OPTIONAL FILTER. SEE ANALOG INPUT SECTION.
図23.
REV. A
複数の電源を使用する代表的なアプリケーション図
― 13 ―
06513-013
4
AD7982
アナログ入力
図24にAD7982の入力構造の等価回路を示します。
D1とD2の2個のダイオードが、IN+とIN−のアナログ入力に
対するESD保護機能を提供します。アナログ入力信号がリファ
レンス入力電圧(REF)を0.3V以上超えないように注意してく
ださい。アナログ入力信号がこのレベルを超えると、ダイオー
ドが順方向にバイアスされて、電流が流れ始めます。これらの
ダイオードは、最大130mAの順方向バイアス電流に対応します。
ただし、入力バッファの電源(たとえば、図23に示す
ADA4841の電源)がREFと異なると、アナログ入力信号が最
終的に電源レールを0.3V以上超えてしまうことがあります。こ
のような場合には(たとえば入力バッファに短絡回路がある場
合)、デバイスを保護するために電流制限機能を使うことがで
きます。
駆動回路の信号源インピーダンスが低い場合は、AD7982を直
接駆動できます。信号源インピーダンスが大きいと、AC性能、
特にTHDに大きく影響します。DC性能は、入力インピーダン
スにそれほど影響されません。最大の信号源インピーダンスは、
許容できるTHD の値によって異なります。THD の低下は、信
号源インピーダンスと最大入力周波数の関数になります。
ドライバ・アンプの選択
AD7982は簡単に駆動できますが、ドライバ・アンプは次の条
件を満たす必要があります。
• ドライバ・アンプから発生するノイズをできる限り小さく
し、AD7982のS/N比および遷移ノイズ性能を維持する必要
があります。ドライバ・アンプから発生するノイズは、RIN
とCINで構成されるAD7982のアナログ入力回路の単極ロー
パス・フィルタか、あるいは外部フィルタを使用する場合
はそのフィルタによって除去することができます。AD7982
のノイズは40µV rms(typ)であるため、アンプによるS/N
比の低下は次式で求めることができます。
REF
D1
RIN
CIN
IN+ OR IN–
D2
06513-014
CPIN
GND
図24.
SNRLOSS=20 log
40
π
40 + f−3dB(NeN)2
2
2
アナログ入力の等価回路
このアナログ入力構造を使うと、IN+とIN−の間の真の差動信
号をサンプリングすることができます。これらの差動入力を使
用すると、2つの入力に共通する信号が除去されます。
ここで、
f−3dBは、AD7982のMHzで表した入力帯域幅(10MHz)ま
たは入力フィルタを使用する場合はそのカットオフ周波数。
90
Nは、アンプのノイズ・ゲイン(たとえば、バッファの場合
は1)。
85
eNは、オペアンプの等価入力ノイズ電圧(nV/ Hz )。
CMRR ( dB)
80
• ACアプリケーションの場合は、ドライバがAD7982に釣り
合うTHD性能を持っている必要があります。
75
• マルチチャンネルのマルチプレクス・アプリケーションで
は、ドライバ・アンプとAD7982のアナログ入力回路のセト
70
リング時間は、コンデンサ・アレイへのフルスケール・ス
テップ入力に対して18ビット精度以内(0.0004%、4ppm)
に安定する必要があります。アンプのデータシートには、
一般に0.1∼0.01%以内に安定するセトリング時間が規定さ
れています。これは 18 ビット精度以内に安定するセトリン
グ時間と大きく異なるため、ドライバを選択する前に確認
する必要があります。
60
1
10
図25.
100
FREQUENCY (kHz)
1000
10000
06513-040
65
アナログ入力CMRRの周波数特性
アクイジション・フェーズでは、アナログ入力( IN +または
IN−)のインピーダンスをコンデンサCPINとRIN―CIN直列接続
回路との並列接続としてモデル化できます。CPINは主にピン・
コンデンサです。RINは一般に400Ωであり、直列抵抗とスイッ
チのオン抵抗で構成される集中定数成分です。 C I N は一般に
30pFで、主にADCサンプリング・コンデンサとして使用しま
す。
表8.
スイッチが閉じるサンプリング・フェーズでは、入力インピー
ダンスがCPINに制限されます。RINとCINは単極ローパス・フィ
ルタを構成し、望ましくない折り返し信号の影響を削減し、ノ
イズを制限します。
― 14 ―
推奨ドライバ・アンプ
Amplifier
Typical Application
ADA4941
Very low noise, low power, single to
differential
ADA4841
Very low noise, small, and low power
AD8021
Very low noise and high frequency
AD8022
Low noise and high frequency
OP184
Low power, low noise, and low
frequency
AD8655
5 V single supply, low noise
AD8605, AD8615
5 V single supply, low power
REV. A
AD7982
シングルエンド/差動変換ドライバ
電源
バイポーラまたはユニポーラのシングルエンドのアナログ信号
を使用するアプリケーションでは、シングルエンド/差動変換
ドライバのADA4941を使用することで差動入力が可能になり
ます。図26に回路図を示します。
AD7982では、コア電源VDDとデジタル入出力インターフェー
ス電源VIOの2本の電源ピンを使用します。VIOは、1.8∼5.5V
R1とR2で入力範囲とADC範囲(VREF)の減衰比を設定します。
入力抵抗、信号帯域幅、折り返し防止機能、ノイズ成分により、
R1 、 R2 、 C F の値を選びます。たとえば、入力範囲が± 10V 、
インピーダンスが4kΩ の場合、R2 =1kΩ 、R1 =4kΩ となりま
す。
の任意のロジックに直接接続できます。必要な電源の数を少な
くするために、VIOピンとVDDピンを相互に接続することがで
きます。AD7982は、VIOとVDDの間の電源シーケンシングに
は関係ありません。また、図27に示すように、広い周波数範囲
で電源変動の影響を受けません。
95
90
R3 と R4 で ADC の IN −入力の同相電圧を設定し、 R5 と R6 で
IN+入力の同相電圧を設定します。同相電圧はVREF/2に近い値
にしてください。たとえば、単電源で入力範囲が±10Vの場合、
R3=8.45kΩ、R4=11.8kΩ、R5=10.5kΩ、R6=9.76kΩとな
PSRR ( dB)
85
ります。
R3
R4
100nF
70
+5V REF
10µF
+5.2V
REF
OUTN
20 Ω
+2.5V
IN+
REF
65
VDD
60
2.7nF
20 Ω
IN
図27.
–0.2V
R2
図26.
シングルエンド/差動変換ドライバ回路
電圧リファレンス入力
AD7982の電圧リファレンス入力REFは、ダイナミックな入力
インピーダンスを持つため、「レイアウト」で説明するように
REF ピンと GND ピンの間で効果的なデカップリングを行い、
低い信号源インピーダンスで駆動する必要があります。
特にインピーダンスが低い信号源(たとえば、 AD8031 や
AD8605を使用するリファレンス・バッファ)でREFを駆動す
る場合、最適な性能を得るためには10µF(X5R、0805サイズ)
のセラミック・チップ・コンデンサの使用が適しています。
バッファなしでリファレンス電圧を使用する場合、デカップリ
ングの値は、使用するリファレンスによって異なります。たと
えば、温度ドリフトの低いADR43xリファレンスを使用して最
適な性能を得るためには、22µF(X5R、1206サイズ)のセラ
ミック・チップ・コンデンサの使用が適しています。
場合によって、 2.2µF までの容量の小さいリファレンス・デ
カップリング用コンデンサを使用することで、性能、特にDNL
に対する影響を最小限に抑えることができます。
ただし、さらに小さい容量のセラミック・デカップリング用コ
ンデンサ(100nFなど)をREFピンとGNDピンの間に追加する
必要はありません。
REV. A
1000
PSRRの周波数特性
各変換フェーズの終わりに、AD7982は自動的にパワーダウン
します。したがって、消費電力はサンプリング・レートに正比
例します。このため、このデバイスは低いサンプリング・レー
ト(数Hzの場合でも)や低電圧バッテリ駆動のアプリケーショ
ンに最適です。
06513-015
CF
100
FREQUENCY (kHz)
最適な性能を得るためには、 VDD を電圧リファレンス入力
REFの約半分にしてください。たとえば、REFが5.0Vの場合は、
VDDを2.5V(±5%)に設定します。
ADA4941
R1
10
GND
FB
±10V,
±5V, ..
1
IN–
― 15 ―
10.000
O PE RATING CURRE NT S ( mA )
100nF
AD7982
2.7nF
OUTP
75
06513-039
R6
1.000
IVDD
IREF
0.100
IVIO
0.010
0.001
10000
100000
SAMPLING RATE (SPS)
図28.
サンプリングレート 対 動作電流
1000000
06513-037
R5
80
AD7982
デジタル・インターフェース
AD7982 のピン数は少なくなっていますが、シリアル・イン
ターフェース・モードでは高い柔軟性を提供します。
__
CSモードでは、SPI、QSPI、デジタル・ホスト、DSPと互換性
があります。このモードで、3線式または4線式インターフェー
スを使用できます。CNV、SCK、SDOの信号を使用する3線式
インターフェースは配線数がごくわずかになり、絶縁型のアプ
リケーションなどに適しています。SDI 、CNV 、SCK 、SDO
の信号を使用する 4 線式インターフェースでは、変換を開始す
るCNVを読出しタイミング(SDI)と無関係にすることが可能
です。これは、ジッタの低いサンプリングまたは同時サンプリ
ングのアプリケーションで便利です。
チェーン・モードでは、SDI入力を使用して、シフト・レジス
タと同様に1本のデータ・ラインで複数のADCをカスケード接
続するデイジーチェーン接続が可能です。
AD7982の動作モードは、CNVの立上がりエッジでのSDIのロ
__
ジックレベルで決定されます。 SDI がハイレベルの場合は CS
モード、SDIがローレベルの場合はチェーン・モードが選択さ
れます。SDIのホールド時間を、SDIとCNVを接続して設定す
ると、チェーン・モードが常に選択されるようになります。
いずれのモードでも、AD7982にはデータビットの前にスター
トビットを挿入するオプションがあります。このスタートビッ
トをビジー信号インジケータとして使用することで、デジタ
ル・ホストに割込みをかけ、データの読出しをトリガできます。
ビジー・インジケータを使用しない場合は、読出しを行う前に
最大変換時間の経過を待つ必要があります。
次の場合に、ビジー・インジケータがイネーブルされます。
__
• CSモードでは、ADCの変換終了時にCNVまたはSDIがロー
レベルのとき(図32と図36)
• チェーン・モードでは、CNVの立上がりエッジでSCKがハ
イレベルのとき(図40)
― 16 ―
REV. A
AD7982
__
ビジー・インジケータを使用しない3線式CS
モード
能な限り長くハイレベルに保持し、ビジー信号インジケータが
発生しないようにする必要があります。変換が完了すると、
AD7982はアクイジション・フェーズに入り、パワーダウンし
ます。CNVがローレベルになると、MSBがSDO上に出力され
ます。残りのデータビットは、その後に続く SCK の立下がり
エッジで出力されます。データはSCKの両エッジで有効です。
立上がりエッジを使用してデータの取込みが可能ですが、SCK
の立下がりエッジを使用するデジタル・ホストでは、ホールド
時間が許容される限り、読出し速度を速くすることができます。
SCKの18番目の立下がりエッジの後、またはCNVがハイレベ
ルになるときに(いずれか先に発生する方)、SDOはハイ・イ
ンピーダンスに戻ります。
一般に、1個のAD7982をSPI互換のデジタル・ホストに接続す
るときに使用するモードです。図29に接続図、図30に対応する
タイミング図を示します。
SDIをVIOに接続しているときに、
CNVの立上がりエッジで変
__
換が開始され、CS モードが選択され、SDO がハイ・インピー
ダンスになります。変換が開始されてから終わるまで、CNVの
状態に関係なくこれが続きます。これは、たとえばCNVをロー
レベルに設定して、アナログ・マルチプレクサなどの他のSPI
デバイスを選択する場合に便利です。ただし、最小変換時間が
経過する前にCNVをハイレベルに復帰させ、変換時間の間、可
CONVERT
DIGITAL HOST
CNV
VIO
SDI
AD7982
DATA IN
SDO
06513-016
SCK
CLK
__
図29. ビジー・インジケータを使用しない3線式CSモードの接続図(SDIはハイレベル)
SDI = 1
tCYC
tCNVH
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSCK
tSCKL
1
2
3
16
tHSDO
tSCKH
D17
D16
__
図30.
REV. A
18
tDSDO
tEN
SDO
17
D15
tDIS
D1
D0
06513-017
SCK
ビジー・インジケータを使用しない3線式CSモードのシリアル・インターフェース・タイミング(SDIはハイレベル)
― 17 ―
AD7982
__
ビジー・インジケータを使用する3線式CS
モード
ン上のプルアップを使用し、この変化を割込み信号とし、デジ
タル・ホストが制御するデータ読出しを開始できます。その後、
AD7982はアクイジション・フェーズに入り、パワーダウンし
ます。データビットは、後に続くSCKの立下がりエッジによっ
て MSB ファーストで出力されます。 SCK の両エッジでデータ
は有効です。立上がりエッジを使用してデータの取込みが可能
ですが、SCKの立下がりエッジを使用するデジタル・ホストで
は、ホールド時間が許容される限り、読出し速度を速くするこ
とができます。SCKの19番目の立下がりエッジが発生した後、
またはCNVがハイレベルになるときに(いずれか先に発生する
方)、SDOはハイ・インピーダンスに戻ります。
一般に、割込み入力を持つSPI互換のデジタル・ホストに1個の
AD7982を接続するときに使用するモードです。
図31に接続図、図32に対応するタイミング図を示します。
SDIをVIOに接続しているときに、
CNVの立上がりエッジで変
__
換が開始され、CS モードが選択され、SDO がハイ・インピー
ダンスになります。SDO はCNV の状態に関係なく、変換が完
了するまでハイ・インピーダンスのままです。最小変換時間の
前にCNVを使用してアナログ・マルチプレクサなどの他のSPI
デバイスを選択できますが、最小変換時間が経過する前にCNV
をローレベルに復帰させ、変換時間の間、可能な限り長くロー
レベルに保持し、ビジー信号インジケータを発生させるように
する必要があります。変換が完了すると、 SDO はハイ・イン
ピーダンスからロー・インピーダンスに変わります。SDOライ
複数のAD7982を同時に選択する場合は、損傷やラッチアップ
を生じることなくSDO出力ピンがこの競合を処理します。ただ
し、消費電力を抑えるために、競合はできる限り短くすること
を推奨します。
CONVERT
VIO
DIGITAL HOST
CNV
47k Ω
VIO
AD7982
DATA IN
SDO
IRQ
SCK
06513-018
SDI
CLK
__
図31. ビジー・インジケータを使用する3線式CSモードの接続図(SDIはハイレベル)
SDI = 1
tCYC
tCNVH
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSCK
tSCKL
1
2
3
17
tHSDO
18
19
tSCKH
tDSDO
D17
SDO
__
図32.
D16
tDIS
D1
D0
06513-019
SCK
ビジー・インジケータを使用する3線式CSモードのシリアル・インターフェース・タイミング(SDIはハイレベル)
― 18 ―
REV. A
AD7982
__
ビジー・インジケータを使用しない4線式CS
モード
間の間、可能な限り長くハイレベルに保持し、ビジー信号イン
ジケータが発生しないようにする必要があります。変換が完了
すると、AD7982はアクイジション・フェーズに入り、パワー
ダウンします。SDI入力をローレベルにすることで各ADCの結
果が読み出され、これによってMSBがSDO上に出力されます。
残りのデータビットは、その後に続くSCKの立下がりエッジで
出力されます。SCKの両エッジでデータは有効です。立上がり
エッジを使用してデータの取込みが可能ですが、SCKの立下が
りエッジを使用するデジタル・ホストでは、ホールド時間が許
容される限り、読出し速度を速くすることができます。SCKの
18番目の立下がりエッジが発生した後、またはSDIがハイレベ
ルになるときに(いずれか先に発生する方)、SDOがハイ・イ
ンピーダンスに戻り、もう1つのAD7982の読出しが可能になり
ます。
一般に、複数の AD7982 を SPI 互換のデジタル・ホストに接続
するときに使用するモードです。
図33に2個のAD7982を使用する接続図の例、図34に対応する
タイミング図を示します。
SDIがハイレベルのときに、
CNVの立上がりエッジで変換が開
__
始され、CS モードが選択され、SDO がハイ・インピーダンス
になります。このモードでは、変換フェーズおよびその後に続
くデータ読出し時にCNVをハイレベルに保持する必要がありま
す。(SDIとCNVがローレベルの場合は、SDOがローレベルに
なります。)最小変換時間の前にSDIを使用して、アナログ・マ
ルチプレクサなどの他のSPIデバイスを選択できますが、最小
変換時間が経過する前にSDIをハイレベルに復帰させ、変換時
CS2
CS1
CONVERT
CNV
DIGITAL HOST
AD7982
SDO
SDI
AD7982
SCK
SDO
SCK
DATA IN
CLK
__
図33.
06513-020
SDI
CNV
ビジー・インジケータを使用しない4線式CSモードの接続図
tCYC
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSSDICNV
SDI(CS1)
tHSDICNV
SDI(CS2)
tSCK
tSCKL
1
2
16
3
tHSDO
18
19
20
D1
D0
D17
D16
34
35
36
D1
D0
tDSDO
tEN
D17
SDO
17
tSCKH
D16
D15
tDIS
__
図34.
REV. A
ビジー・インジケータを使用しない4線式CSモードのシリアル・インターフェース・タイミング
― 19 ―
06513-021
SCK
AD7982
__
変換時間が経過する前にSDIをローレベルに復帰させ、変換時
間の間、可能な限り長くローレベルに保持し、ビジー信号イン
ジケータを発生させるようにする必要があります。変換が完了
すると、SDOはハイ・インピーダンスからロー・インピーダン
スに変化します。SDOライン上のプルアップを使用し、この変
化を割込み信号とし、デジタル・ホストが制御するデータ読出
しを開始できます。その後、 AD7982 はアクイジション・
フェーズに入り、パワーダウンします。データビットは、後に
続くSCKの立下がりエッジでMSBファーストで出力されます。
SCKの両エッジでデータは有効です。立上がりエッジを使用し
てデータの取込みが可能ですが、SCKの立下がりエッジを使用
するデジタル・ホストでは、ホールド時間が許容される限り、
読出し速度を速くすることができます。SCKのオプションの19
番目の立下がりエッジが発生した後、またはSDIがハイレベル
になるときに(いずれか先に発生する方)、SDOはハイ・イン
ピーダンスに戻ります。
ビジー・インジケータを使用する4線式CS
モード
一般に、割込み入力を持つSPI互換のデジタル・ホストに1個の
AD7982 を接続し、アナログ入力のサンプリングに使用する
CNVをデータ読出しの選択に使用する信号とは無関係にしてお
きたい場合に使用するモードです。この非依存性は、 CNV の
ジッタを低く抑える必要のあるアプリケーションで特に重要で
す。
図35に接続図、図36に対応するタイミング図を示します。
SDIがハイレベルのときに、
CNVの立上がりエッジで変換が開
__
始され、CS モードが選択され、SDO がハイ・インピーダンス
になります。このモードでは、変換フェーズおよびその後に続
くデータ読出し時にCNVをハイレベルに保持する必要がありま
す。(SDIとCNVがローレベルの場合は、SDOがローレベルに
なります。)最小変換時間の前にSDIを使用して、アナログ・マ
ルチプレクサなどの他のSPIデバイスを選択できますが、最小
CS1
CONVERT
VIO
DIGITAL HOST
CNV
47kΩ
AD7982
DATA IN
SDO
IRQ
SCK
06513-022
SDI
CLK
__
図35.
ビジー・インジケータを使用する4線式CSモードの接続図
tCYC
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSSDICNV
SDI
tSCK
tHSDICNV
tSCKL
1
2
3
17
tHSDO
18
19
tSCKH
tDSDO
tDIS
tEN
D17
SDO
D16
D1
__
図36.
D0
06513-023
SCK
ビジー・インジケータを使用する4線式CSモードのシリアル・インターフェース・タイミング
― 20 ―
REV. A
AD7982
ズおよびその後に続くデータ読出し時に、CNVをハイレベルに
保持する必要があります。変換が完了すると、MSB がSDO 上
に出力され、AD7982はアクイジション・フェーズに入り、パ
ワーダウンします。内部シフト・レジスタに格納されている残
りのデータビットは、後に続くSCKの立下がりエッジで出力さ
れます。各ADCでは、SDIが内部シフト・レジスタの入力に接
続され、SCKの立下がりエッジで入力されます。チェーン内の
各 ADC はデータを MSB ファーストで出力し、 N 個の ADC の
データを読み出すには18×Nクロックが必要になります。SCK
の両エッジでデータは有効です。立上がりエッジを使用して
データの取込みが可能ですが、SCKの立下がりエッジを使用す
るデジタル・ホストでは、ホールド時間が許容される限り読出
し速度を速くすることができるため、チェーン内の多くの
AD7982の読出しができます。合計読出し時間により、最大変
換レートが低下することがあります。
ビジー・インジケータを使用しないチェーン・
モード
3線式シリアル・インターフェースで複数のAD7982をデイジー
チェーン接続するときに、このモードが使用できます。たとえ
ば、絶縁型マルチコンバータ・アプリケーションなど、使用す
る部品数や配線数を少なくする場合やインターフェース能力が
限られているシステムにこの機能が便利です。データの読出し
は、シフト・レジスタのクロック動作とほぼ同じです。
図37に2個のAD7982を使用する接続図の例、図38に対応する
タイミング図を示します。
SDIとCNVがローレベルのときに、SDOがローレベルになりま
す。 SCK がローレベルのときに、 CNV の立上がりエッジで変
換が開始され、チェーン・モードが選択され、ビジー・インジ
ケータがディセーブルされます。このモードでは、変換フェー
CONVERT
SDI
CNV
AD7982
SDO
SDI
DIGITAL HOST
AD7982
A
B
SCK
SCK
SDO
DATA IN
06513-024
CNV
CLK
図37.
ビジー・インジケータを使用しないチェーン・モードの接続図
SDIA = 0
tCYC
CNV
ACQUISITION
tCONV
tACQ
CONVERSION
ACQUISITION
tSCK
tSCKL
tSSCKCNV
SCK
1
tHSCKCNV
2
3
16
17
tSSDISCK
18
19
20
DA 17
DA 16
34
35
36
DA 1
DA 0
tSCKH
tHSDISCK
tEN
SDO A = SDIB
DA 17
DA 16
DA 15
DA 1
DA 0
DB17
DB16
DB15
DB1
DB0
SDO B
図38.
REV. A
ビジー・インジケータを使用しないチェーン・モードのシリアル・インターフェース・タイミング
― 21 ―
06513-025
tHSDO
tDSDO
AD7982
ベルに維持する必要があります。チェーン内の全ADCの変換が
完了すると、デジタル・ホストに最も近いADC(図39ではCと
表記されているAD7982 ADC)のSDOピンがハイレベルにな
ります。このSDOの変化をビジー・インジケータとし、デジタ
ル・ホストが制御するデータ読出しをトリガできます。その後、
AD7982はアクイジション・フェーズに入り、パワーダウンし
ます。内部シフト・レジスタに格納されているデータビットは、
後に続くSCKの立下がりエッジで出力されます。各ADCでは、
SDIが内部シフト・レジスタの入力に接続され、SCKの立下が
りエッジで入力されます。チェーン内の各 ADC はデータを
MSB ファーストで出力し、N 個のADC のデータを読み出すた
めには 18 × N + 1 クロックが必要になります。立上がりエッジ
を使用してデータの取込みが可能ですが、SCKの立下がりエッ
ジを使用するデジタル・ホストでは、ホールド時間が許容され
る限り読出し速度を速くすることができるため、チェーン内の
多くのAD7982の読出しができます。
ビジー・インジケータを使用するチェーン・
モード
3線式シリアル・インターフェースで複数のAD7982をデイジー
チェーン接続し、ビジー・インジケータを出力する場合に、こ
のモードが使用できます。たとえば、絶縁型マルチコンバー
タ・アプリケーションなど、使用する部品数や配線数を少なく
する場合やインターフェース能力が限られているシステムにこ
の機能が便利です。データの読出しは、シフト・レジスタのク
ロック動作とほぼ同じです。
図39に3個のAD7982を使用する接続図の例、図40に対応する
タイミング図を示します。
SDIとCNVがローレベルのときに、SDOがローレベルになりま
す。 SCK がハイレベルのときに、 CNV の立上がりエッジで変
換が開始され、チェーン・モードが選択されて、ビジー・イン
ジケータ機能がイネーブルされます。このモードでは、変換
フェーズおよびその後に続くデータ読出し時に、CNVをハイレ
CONVERT
CNV
AD7982
SDI
SDO
SDI
CNV
AD7982
SDO
AD7982
SDI
B
A
SCK
DIGITAL HOST
SDO
DATA IN
C
SCK
SCK
IRQ
06513-026
CNV
CLK
図39.
ビジー・インジケータを使用するチェーン・モードの接続図
tCYC
ACQUISITION
tCONV
tACQ
ACQUISITION
CONVERSION
tSSCKCNV
SCK
1
tHSCKCNV
tSCK
tSCKH
2
tSSDISCK
tEN
SDO A = SDIB
3
4
17
18
tHSDISCK
DA 17 DA 16 DA 15
19
20
21
35
36
37
38
39
tSCKL
DA 1
tDSDOSDI
図40.
55
DA 0
tDSDOSDI
DB17 DB16 DB15
DB1
DB0 DA 17 DA 16
DA 1
DA 0
DC17 DC16 DC15
DC1
DC0 DB17 DB16
DB1
DB0 DA 17 DA 16
tDSDOSDI
SDO C
54
tDSDOSDI
tHSDO
tDSDO
SDO B = SDIC
53
tDSDOSDI
DA 1
DA 0
06513-027
CNV = SDI A
ビジー・インジケータを使用するチェーン・モードのシリアル・インターフェース・タイミング
― 22 ―
REV. A
AD7982
アプリケーションのヒント
レイアウト
AD7982
AD7982を実装するPCボードは、アナログ部とデジタル部を分
離し、ボード内でそれぞれをまとめて配置するように設計して
ください。アナログ信号をすべて左側、デジタル信号をすべて
右側に置くピン配置を採用することによって、このような設計
が簡単にできるようになっています。
少なくともグラウンド・プレーンを1 枚使用してください。デ
ジタル部とアナログ部で共通のものにするか、分割することが
できます。分割する場合は、AD7982の真下で接続してくださ
い。
06513-028
デバイスの真下にデジタル信号ラインを配置しないようにして
ください。そうしないと、 AD7982 の真下のグラウンド・プ
レーンがシールドに使われていない限り、チップ上にノイズが
混入してしまいます。CNVやクロックなどの高速スイッチング
信号がアナログ信号パスの近くを通らないようにします。デジ
タル信号とアナログ信号は、できるだけ交差しないようにして
ください。
図41.
AD7982のレイアウト例(上面層)
図42.
AD7982のレイアウト例(底面層)
AD7982の電圧リファレンス入力REFには、ダイナミックな入
力インピーダンスがあるため、最小の寄生インダクタンスでデ
カップリングしてください。その際、リファレンス・デカップ
リング用のセラミック・コンデンサを REF ピンと GND ピンの
できる限り近く、理想的にはその真上に配置し、低インピーダ
ンスの太いパターンで接続します。
図41と図42に、これらのルールに従ったレイアウトの例を示し
ます。
AD7982の性能評価
AD7982のその他の推奨レイアウトは、AD7982評価用ボード
(EVAL-AD7982CBZ)の説明書に概説されています。この評
価用ボード・パッケージには、完全組立てテスト済みの評価用
ボード、説明書、EVAL-CONTROL BRD3を使用してPCから
ボードを制御するためのソフトウェアが含まれています。
REV. A
― 23 ―
06513-029
最後に、AD7982の電源VDDとVIOのデカップリングには、一
般に100nFのセラミック・コンデンサをAD7982の近くに配置
し、接続には短くて太いパターンを使用します。こうすること
で、低インピーダンス・パスが得られ、電源ライン上のグリッ
チの影響を小さくすることができます。
AD7982
外形寸法
3.10
3.00
2.90
6
10
1
5.15
4.90
4.65
5
D06513-0-10/07(A)-J
3.10
3.00
2.90
PIN 1
0.50 BSC
0.95
0.85
0.75
0.15
0.05
1.10 MAX
0.33
0.17
SEATING
PLANE
0.80
0.60
0.40
8°
0°
0.23
0.08
COPLANARITY
0.10
COMPLIANT TO JEDEC STANDARDS MO-187-BA
図43.
10ピン・ミニスモール・アウトライン・パッケージ[MSOP]
(RM-10)
寸法単位:mm
0.30
0.23
0.18
3.00
BSC SQ
0.50 BSC
8
5
PIN 1 INDEX
AREA
EXPOSED
PAD
(BOTTOM VIEW)
0.50
0.40
0.30
4
TOP VIEW
0.80 MAX
0.55 NOM
SEATING
PLANE
図44.
2.48
2.38
2.23
PIN 1
INDICATOR
(R 0.19)
0.05 MAX
0.02 NOM
0.20 REF
062507-B
0.80
0.75
0.70
1
1.74
1.64
1.49
10ピン・リード・フレーム・チップ・スケール・パッケージ[QFN(LFCSP_WD)]
3mm×3mmボディ、極薄、デュアル・リード
(CP-10-9)
寸法単位:mm
オーダー・ガイド
Model
Temperature Range
–40°C to +85°C
10-Lead MSOP
RM-10
Tube, 50
C5F
–40°C to +85°C
10-Lead MSOP
RM-10
Reel, 1000
C5F
AD7982BCPZ1
–40°C to +85°C
10-Lead QFN (LFCSP_WD)
CP-10-9
Tube, 75
C5F
AD7982BCPZ-RL71
–40°C to +85°C
10-Lead QFN (LFCSP_WD)
CP-10-9
Reel, 1000
C5F
–40°C to +85°C
10-Lead QFN (LFCSP_WD)
CP-10-9
Reel, 5000
C5F
EVAL-AD7982CBZ
1, 2
EVAL-CONTROL BRD3Z3
3
Branding
AD7982BRMZRL71
AD7982BCPZ-RL1
2
Package Ordering
Option
Quantity
AD7982BRMZ
1
1
Package Description
Evaluation Board
Controller Board
Z=RoHS準拠製品
このボードは、評価/デモンストレーション用に、単独の評価用ボードとして、またはEVAL-CONTROL BRD3と組み合わせて使用することができます。
このボードを使用すると、製品番号末尾にCBが付いたアナログ・デバイセズ製評価用ボード全製品の制御と通信をPCから行うことができます。
― 24 ―
REV. A
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