PLL トラブル解決技法と性能改善技法 アナログ・デバイセズ株式会社 石井 聡

PLL トラブル解決技法と性能改善技法 アナログ・デバイセズ株式会社 石井 聡
The World Leader in High Performance Signal Processing Solutions
PLLアン・ドゥ・トロア(その3)
PLL(位相ロック・ループ)回路での
トラブル解決技法と性能改善技法
アナログ・デバイセズ株式会社
石井 聡
PLLアン・ドゥ・トロア 3部作の構成
1.
2.
3.
2
PLL(位相ロック・ループ)回路の基本と各部
動作
設計ツールADIsimPLL(ADIsimCLK)
を用いたPLL回路構成方法
PLL(位相ロック・ループ)回路でのトラブル
とその解決技法
Analog Devices Proprietary Information
ーその3ー Agenda
1.
2.
3.
4.
5.
6.
7.
3
PLLがロックしない
ロックが時々はずれる/ノイズっぽい
PLLで生じるリファレンス・リーク・ノイズ
部品選定やレイアウト改善で特性改善
SSBノイズレベルを低くしたい
フラクショナルN PLL特有の問題点
ロックアップを高速にしたい
Analog Devices Proprietary Information
1. PLLがロックしない
4
Analog Devices Proprietary Information
一番基本的な特性確認
ロックしているかの検出「Lock Detect」
MUXOUTから観測できる
AN-873を参照






よくある問題点(トレードオフ)






5
以下について説明している
Analog Lock Detect
Digital Lock Detect
それぞれの回路構成
ロックしない
SSBノイズが大きい
性能とPFD周波数
スプリアス・リークの影響
サイクル・スリップ
Analog Devices Proprietary Information
ロックしない原因をMUXOUTで確認
a) 参照周波数分周器(Rカウンタ)




MUXOUTから
R/Nを出力
Rカウンタ出力が正しい周波数で出ているか
出てないならプログラミングの間違いかREF入力レベルが低い
周波数が違っているならプログラミングの間違い
期待どおりなら、Rカウンタ回路は問題ない
b) VCO & プログラマブル分周器(Nカウンタ)

6
Rカウンタ出力と同じタイミングになっている必要がある
Analog Devices Proprietary Information
MUXOUTのRカウンタ出力が得られない/周波数が下
にずれている
ADF4116/7/8のデータシートより






7
REFinの最低入力レベルがある
レベルが低すぎる(Rカウンタがカウントしない)
電源依存性もあるので注意!
ギリギリだとRカウンタがカウントミスを起こして、
周波数が下にずれていることがある
規定周波数より低い場合はスルーレートが満足
できれば動作するものが多い
ADIのPLL製品はREF入力は立下りが有効
Analog Devices Proprietary Information
MUXOUTのNカウンタ出力が得られない/周波数が上
にずれている




8
RFinの入力レベルが十
分かを確認する
レベルが低すぎる(Nカ
ウンタがカウントしない)
周波数(電源電圧/温
度)依存性もあるので注
意!
ギリギリだとNカウンタが
カウントミスを起こして、
周波数が上にずれてい
ることがある
ADF4116/7/8のデータシートより
Analog Devices Proprietary Information
ロックしない原因をMUXOUTで確認
MUXOUTから
R/Nを出力
c) PFD、チャージポンプとループフィルタ


R/Nカウンタに問題なければ、ループフィルタに問題がありそう
位相検出器の極性設定を反転


9
チャージポンプ出力とVCOのVTUNEの間の極性が適切かを確認する
ループフィルタの問題についてはADisimPLLが推奨!
Analog Devices Proprietary Information
2. ロックが時々はずれる/ノイズっぽい
10
Analog Devices Proprietary Information
ロックが外れる、ノイズっぽい
 VCO自体にSSBノイズが多い
 VCO電源のデカップリング、VCO自体の設計を見直し
 PLLとしてのループゲインが低い(PFD周波数が低い、Nの値が大きい)
 周辺のデジタル回路からのノイズ混入
 RFinの入力レベルが低い
 VCOからPLL
ICへの信号レベルを増やす
 適切なレベルかどうかは入力レベルを大きめにしておいて、入力に分圧抵
抗を用意し、減衰量を増やしていき、ロックしなくなるところを確認してみる
 REFinの入力レベルが低い
 同上
 部品選定やレイアウトが不適切
 詳細は以下のスライドに説明
11
Analog Devices Proprietary Information
インジェクション・ロッキング(周波数プリング)
※2周波でのVCO引き込みのこと
 VCO信号(RFin)に別周波数の信
号(外部の不要波)が混入してし
まった場合
 不要波、もしくはその整数倍でロックして
しまう可能性がある
 不要波にロックしなくても影響を受
ける
 スプリアス特性が大幅に劣化
12
Analog Devices Proprietary Information
3. PLLで生じるリファレンス・
リーク・ノイズ
13
Analog Devices Proprietary Information
ADF4117の回路で生じたリファレンス・リーク・スプリア
スのようす
-70dBc
14
Analog Devices Proprietary Information
リファレンス・リークの発生原因と低減
PFD(位相比較器)入力
REFin から
1/Rした信号
VCOから
1/Nした信号
チャージポンプ
(CP)出力
UP側パルスが連続して出ている状態
CP出力の電流パルス
がLFのコンデンサを充電する
(ここで電圧変動は一部低減)
15
後段のLPFはループ
特性には影響を(ほぼ)
与えず、電流パルスに
よるノイズを軽減
Analog Devices Proprietary Information
ADIsimPLLでリーク・スプリアスを発生させたようす
(リーク電流 = 0.5nAで設定)
-90dBc
 インテジャーN
PLLは対応は難しくない
 リーク電流は一定周期のパルス列(定常状態)
 ループフィルタで低減させることが(だいたいの場合)できる
 フラクショナルNについては、追って説明
16
Analog Devices Proprietary Information
4. 部品選定やレイアウト改善で特性改善
17
Analog Devices Proprietary Information
部品選定、グラウンドやパターンのレイアウトが不適切な
場合の例(以降のスライドで個々に説明)
 ループフィルタに用いる部品
 VTUNE のパターン・レイアウト
 電源レギュレータ
& デカップリング
 PLLリファレンス経路
 デジタル・インターフェース
 インダクタ
18
Analog Devices Proprietary Information
ループフィルタに用いる部品
 他の信号ラインと干渉が生じないよう配置
 大容量セラミックは振動すると圧電効果によるノイズが発生するので注意
 ADIsimPLLでフィルタ定数とロック特性のパラメータが確認できる
19
Analog Devices Proprietary Information
VTUNE のパターン・レイアウト
 PLLで一番重要なライン
 ましてや「ハイ・インピーダンスな」端子
 デジタル、リファレンス
VCO制御電圧を変調
(REFin)、その他の信号をピックアップし、
 SSBノイズやスプリアスが増加
20
Analog Devices Proprietary Information
VTUNE のパターン・レイアウト
SMA
 いくつか問題点が散見される
1) 外部SMA端子に接続
2) 余計なパターンが余計干渉を
拾う
3) TPもノイズ増加の可能性
TP
PLL IC
VTUNE
 図はVTUNEライン(R17を挟んで)
R17
 SMA端子を取り去るとスプリアス
が低減
 製造の利便性を考えると、TP(テ
VCO
VTUNE
21
ストポイント)は残しておきたいが、
設計上で「無くても良い」ようにで
きるだけする
 パターンはできるだけ短く、単純
になるようレイアウト
Analog Devices Proprietary Information
電源レギュレータ & デカップリング
 LDOはADP151/150/3300
/3334が良好
 30uV
rms以下が良い
 このノイズはループゲインで
(ループ帯域内は)低減
uFと10 pF
でそれぞれデカップリング
 コンデンサはPLL電源端子
にできるだけ近付ける
 電源端子数が多く、端子直
近でデカップリングできな
い場合は、反対面に実装
 電源ピンは0.1
22
Analog Devices Proprietary Information
参照周波数REFin経路
 REFin信号は高純度のサイン波か
矩形波

TCXOはクリップしたサイン波が多い
 REFinとVCO信号(RFin)とをアイ
ソレーションする

相互の結合でSSBノイズが増加
 信号源が矩形波の場合に重要

23
高調波がVCO信号(RFin)と簡単に
結合して(飛び込んで)しまう
Analog Devices Proprietary Information
デジタル・インターフェース
 CLK,
DATA, LEのラインがある
 20MHzで動作可能
 不適切なレイアウトでアナログ信号部分に結合してしまう!
CLK, DATA, LEはチップの反対側に配置されている
 CLKラインがRFinラインに対して電源から結合
 デジタル信号はRFラインの間近に配置してはならない(要アイソレート)

この間で
結合!
RFin
AVDD
ディジタル
部品面
24
RFin
内層L3
Analog Devices Proprietary Information
インダクタの注意点
 良好なタンク回路を実現する
ためにはhigh Qのインダクタ
が必須
 インダクタ間の相互インダクタ
ンスで、インダクタンス値が変
化しないように注意
 複数のインダクタは直角に
配置
 ワイヤ巻線型インダクタが一
般的に良好
 Qが高い
 レイアウト(向き)で結合を低減可
能
25
Analog Devices Proprietary Information
5. SSBノイズレベルを低くしたい
26
Analog Devices Proprietary Information
フラクショナルN PLLならSSBノイズを低減できる



位相ノイズ量が低減
比較周波数を高く設定可能
ループ帯域幅はRF周波数ステッ
プに依存しない(広く取れる)
RF
INT-N
FRAC-N
PFD周波数は
RF周波数ステップ
よりかなり高い!
DIV = N + FRAC/MOD
なので、たとえば
PFD = 5MHzでRFout = 243.28MHz
ならN = 48 + 328/500
f
ループ帯域 > fSTEP /10にできる
位相ノイズ = ノイズ・フロア + 10log fPFD + 20log Nから
INT-N
PFD = 10k & N = 24328 ⇒ +127.7dB
FRAC-N PFD = 5M & N = 48.656 ⇒ +100.6dB
でノイズ・フロアが上昇(FRAC-Nの方が小さい)
27
27dB改善
Analog Devices Proprietary Information
CNRを求めながら適切なループ帯域幅を設定
Phase Noise at 415MHz
-60
-70
TOTAL
-80
Phase Noise (dBc/Hz)
ここにVCOの
位相雑音を
パラメータとして
入れられる
-90
-100
-110
-120
VCO
-130
-140
-150 > Report Optionから
Edit
-160
10
100
10k
1k
Report画面の表示
帯域を指定
表示形式を
指定
28
1M
100k
Frequency (Hz)
Analog Devices Proprietary Information
T otal
Loop Filter
Chip
Ref
VCO
6. フラクショナルN PLL特有の問題点
29
Analog Devices Proprietary Information
よくあるトラブル「フラクショナルNだとSSBノイズが多い」
 この例はPFD
= 1.6MHz, ループ帯域 = 15kHzとしたもの
SoftPlot Measurement Presentation
dBm
SoftPlot Measurement Presentation
dBm
Trace A
0
0
-10
-10
-20
-20
-30
-30
-40
-40
-50
-50
-60
-60
-70
-70
-80
-80
-90
-90
-100
-100
Start: 197.512500 MHz
Res BW: 30 kHz
13/03/2006 11:45:48
Stop: 202.512500 MHz
Start: 190.012500 MHz
Stop: 210.012500 MHz
Vid BW: 30 kHz
Sweep: 50 ms
Res BW: 300 kHz
Vid BW: 300 kHz
Sweep: 50 ms
SPAN5M~1.SPT
HP8561B,003
13/03/2006 11:45:16
SPAN20~1.SPT
HP8561B,003
Span = 5MHz
30
Trace A
Span = 20MHz
Analog Devices Proprietary Information
PFD周波数とループ帯域幅の比に注意
 ΣΔのノイズがループ帯域内に混入しVCOを変調
 PFD周波数とループ帯域幅の比は200倍以上にする
 スペアナのスパンを広げるとΣΔのノイズが繰り返しスペクトルとして見
えるので判断もできる
 RF/REFが整数になる周波数(INT-Nとなる)でスプリアスが消えるか?
SoftPlot Measurement Presentation
dBm
Trace A
0
-10
-20
Span = 20MHz
-30
-40
-50
-60
-70
-80
-90
-100
Start: 190.012500 MHz
Stop: 210.012500 MHz
Res BW: 300 kHz
Vid BW: 300 kHz
Sweep: 50 ms
13/03/2006 11:45:16
SPAN20~1.SPT
HP8561B,003
 解決方法はPFD周波数を上げるかループ帯域幅を低くする
31
Analog Devices Proprietary Information
フラクショナルNで生じるスプリアスのメカニズム
 ΣΔフラクショナル・スプリアス
 ディザ回路オフでΣΔ量子化ノイズがスプリアスとして現れる
 本来はループフィルタで減衰する
 ディザ回路をオン(
Low Spur Mode)にすると広帯域にノイズが広がる
 インテジャー境界スプリアス
 RF周波数とREF周波数(の高調波)間のビート
 RF周波数がREF
x Nに近いと問題
 ループフィルタで減衰するものではあるが・・・
 VCOとRFin間にアイソレーション・バッファを入れると低減できる
 ディザ回路をオン( Low Spur Mode)でも低減できない
 リファレンス(PFD)スプリアス
 PFDノイズのフィードスルー。RFinからVCO経路に逆流
 VCOとRFin間にアイソレーション・バッファを入れると低減できる
32
Analog Devices Proprietary Information
フラクショナルNで生じるスプリアスをデバッグする









33
PFDのN倍か?それとも1/2,1/3,1/6倍など分数倍か?
Low Spur Modeにするとスプリアスが消えるか?
RF/REFが整数になる周波数でスプリアスが消えるか?
ならば「ΣΔフラクショナル・スプリアス」と判定できる
スプリアスの周波数はPFD周波数のN倍か?
Low Spur Modeにしてもスプリアスが残っているか?
ならば「インテジャー境界スプリアス」と判定できる
キャリアからのオフセットはPFD周波数か?
ならば「リファレンス(PFD)スプリアス」と判定できる
Analog Devices Proprietary Information
生じるスプリアスの発生源切り分け例
 RFout
= 1720.2MHz
 スプリアスが1725MHzに見える。これはPFD = 25MHz x 51
 Low Spur Modeにしてもスプリアスが残っている
 「インテジャー境界スプリアス」と判定できる
・50
PHASE NOISE (dBc/Hz)
・60
・70
–40
–50
–60
・80
・90
–80
–90
–100
・100
–110
・110
–120
・120
–130
・130
–140
・150
–150
03685-004
・140
・160
・170
1k
10k
100k
1M
FREQUENCY (Hz)
10M
Low Noise Mode
34
–70
20kHz LOOP BW, LOW SPUR MODE
RF = 1.7202MHz, PFD = 25MHz, N = 68,
FRAC = 101, MOD = 125, ICP = 625mA, DSB
INTEGRATED PHASE ERROR = 0.36° RMS
SIRENZA 1750T VCO
100M
03685-006
・40
–30
20kHz LOOP BW, LOW NOISE MODE
RF = 1.7202MHz, PFD = 25MHz, N = 68,
FRAC = 101, MOD = 125, ICP = 625mA, DSB
INTEGRATED PHASE ERROR = 0.23ーRMS
SIRENZA 1750T VCO
PHASE NOISE (dBc/Hz)
・30
–160
–170
1k
10k
100k
1M
FREQUENCY (Hz)
10M
Low Spur Mode
Analog Devices Proprietary Information
100M
7. ロックアップを高速にしたい
35
Analog Devices Proprietary Information
周波数切り替えを高速化「Fast Lock」を用いる
–––– それによ
 周波数変更時のループフィルタの時定数を高速にする
りロックアップ時間が高速化
7
このSWをオン
することで
Vcc1
6
5
15 16
Vcc2 Vp
Fin
CPo
2
C1
/Fin
7.59nF
FLo
ADF4116/7/8
V Supply
1
V+
F out
8
MUXOUT
13
12
Reference
10.0MHz
11
R1
10.5k
R1a
10.5k
Osc In
Gnd
C2
36.6nF
14
LE
Data
Clock
10
抵抗R1aが
CE
無くなり
Gnd Gnd Gnd
時定数が高速化
3 4 9
36
Notes:
Analog Devices Proprietary Information
Ct
0F
VCO
12.0MHz/V
ADIsimPLLで「Fast Lock」を設定したようす
Abs Frequency Error (Hz)
|Freq Error|
100M
Fast Lock
オフ
10M
1M
100k
位相余裕45°, Loop BW 500Hz, ADF4118
10k
1k
100
10
Fast Lock
オン
1
100m
0
37
1
2
3
4
5
6
7
Analog Devices Proprietary Information
8
9
10 11 12
Time (ms)
フラクショナルN型PLLを用いる(ADF4150でINT-N
モードとFRAC-Nモードでの比較)
Abs Frequency Error (Hz)
|Freq Error|
100M
10M
INT-N
PFD = 100kHz,
BW = 10kHz
1M
100k
10k
1k
FRAC-N
PFD = 13MHz,
BW = 50kHz
100
10
1
100m
0
38
100 200 300 400 500 600 700 800 900 1000
Time (us)
Analog Devices Proprietary Information
【補足】ADF4156で可能なサイクル・スリップの軽減
 「サイクル・スリップ」はフラクショナルN
PLLでよく発生する
 PFDでの位相誤差累積量が、PLL補正量より大きい場合(ループ・フィル
タが狭い場合)
 ADF4156はサイクル・スリップ軽減回路がついている!
 高速ロックアップが可能
Frequency
1.84
Frequency (GHz)
1.82
1.80
1.78
軽減回路
オン
1.76
軽減回路
オフ
1.74
1.72
1.70
0
39
100
200
300
400
500
600
Analog Devices Proprietary Information
700
800
Time (us)
【補足】サイクル・スリップのメカニズム
REF = 12kHz
RF/N = 10kHz
PFD UP
OUT
位相差に応じて差分が大きく
なるはずが、ゼロに戻ってしまう!
40
Analog Devices Proprietary Information
PFD DOWN
OUT
まとめ
 PLL回路でのトラブル解決技法と性能改善技法を説明
 PLLはフィードバック(帰還)回路
 PLLがロックしない場合はLock
子を活用
DetectとMUXOUT端
 入力レベルが低くなっている場合も多い
 位相(SSB)ノイズの低減方法を例示した
 部品選定やレイアウトに注意(特性が劣化)
 フラクショナルN
PLL特有の問題点と解決方法を示し
た
 ロックアップの高速化について示した
41
Analog Devices Proprietary Information
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Thank you for your participation!

* Your assessment is very important for improving the work of artificial intelligence, which forms the content of this project

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