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利用高压 VCO 设计高性
能锁相环
4. 环路滤波器 :对来自电荷泵的电流脉冲求积分,向 VCO
调谐端口提供干净的电压。
5. VCO :根据调谐端口上的电压 (V tune),输出一个频率。
VCO 具有增益 KV,用 MHz/V 表示。VCO 输出频率与输
入控制电压的基本关系表达式为fo = fc + Kv (Vtune),其中 fc
为 VCO 偏移频率。
作者:Austin Harney
简介
“锁相环”(PLL) 是现代通信系统的基本构建模块。PLL 通
常用在无线电接收机或发射机中,主要提供“本振”(LO) 功
能;也可用于时钟信号分配和降噪,而且越来越多地用作高采
样速率模数 (A/D) 转换的时钟源。
随着集成电路加工中功能器件的尺寸缩小,器件电源电压也
呈下降趋势,包括 PLL 和其它混合信号功能所用的电源。然
而,PLL 的关键元件——“压控振荡器”(VCO) 的实用技术
要求并未随之大幅降低。许多高性能 VCO 设计仍然采用分
立电路来实施,可能要求高达 30 V 的电源电压。这就给当今
的 PLL 或 RF 系统设计师提出了挑战:低压 PLL IC 如何与高
压 VCO 实现接口。电平转换接口通常利用有源滤波电路来实
施,这将在下文讨论。
本文将分析说明 PLL 的基本原理,考察采用高压 VCO 的 PLL
设计的当前 技术水平,讨论典型架构的利弊,并介绍高压
VCO 的一些替代方案。
PLL 基本原理
锁相环(图 1)是一个反馈系统,其中相位比较器或鉴相器驱
动反馈环路中的 VCO,使振荡器频率(或相位)精确跟踪所
施加的参考频率。通常需要用滤波电路,对正/负误差信号求
积分并使之平坦,以及提高环路稳定性。反馈路径中常包含分
频器,使输出频率(VCO 的范围内)为参考频率的倍数。分
频器的频率倍数N可以是整数,也可以是小数,PLL 相应地称
为“整数 N 分频 PLL”或“小数 N 分频 PLL”。
FREF
3. 电荷泵 :将误差信号转换为与相位误差成比例的正/负电
流脉冲串。
LOWPASS
FILTER
PHASE
DETECTOR
VCO
6. N 分频器 :将输出频率倍除为 PFD 或参考频率。可以简
单地采用整数倍除,也可以采用小数倍除(小数 N 分频
器),采用后者的越来越多。小数分频器的实施很简单,
只需切换整数分频器的除数便可获得小数平均值(例如,
要获得平均值 4.25,可以计数到 4 三次并计数到 5 一次;
这样就计数了 17 个脉冲,并生成了 4 个脉冲,因此频率
比为 17/4 = 4.25)。实践中,借助高分辨率噪声整形转换
器所用的技术可以实现更好的效果。因此,小数方法通常
采用Σ-Δ结构实施,它具有杂散频率少的优势。
图 2 显示了当前器件的高度集成电路示例,这是集成 VCO 的
小数 N 分频 PLL IC ADF4350 宽带频率合成器的框图,其输出
频率范围为 137.5 MHz 至 4400 MHz。(集成 VCO 的宽带宽
PLL 部分简要描述了其功能。)
限制 PLL 性能的主要特性有相位噪声、杂散频率和锁定时
间。
相位噪声 :相当于时域中的抖动,相位噪声是振荡器或 PLL
噪声在频域中的表现。它是 PLL 中各器件所贡献噪声的均方
根和。基于电荷泵的 PLL 可以抑制环路滤波器带宽内的 VCO
噪声。在环路带宽之外,VCO 噪声占主导地位。
杂散 :杂散频率由电荷泵定期更新 VCO 调谐电压而引起,并
以与载波相差 PFD 频率的偏移频率出现。在小数N分频PLL
中,小数分频器操作也会引起杂散。
锁定时间 :从一个频率变为另一个频率或响应瞬时偏移时,
PLL 的相位或频率返回锁定范围所需的时间。它以频率或相位
建立性能来确定,其作为特性的重要程度视应用而定。
N × FREF
为什么 VCO 仍然用高压?
÷N
COUNTER
图 1. 基本锁相环
PLL 是负反馈控制环路,因此达到均衡时,频率误差信号必须
为零,以便在 VCO 输出端产生精确且稳定的频率 N × FREF。
PLL 有多种实施方法,根据所需频率范围、噪声和杂散性能以
及物理尺寸,可以采用全数字式、全模拟式或混合电路。目
前,高频(或 RF)PLL 的常用架构既含有全数字式模块,如
反馈分频器和鉴相器等,也含有高精度模拟电路,如电荷泵和
VCO 等。混合信号 PLL 的主要特点包括:
高性能 VCO 是最后几种不为硅集成潮流所动的电子器件之
一。仅几年前,手机所用的 VCO 才完全集成到手机无线电芯
片组中。但是,在蜂窝基站、微波点对点系统、军用和航空航
天产品以及其它高性能应用中,基于硅的 VCO 则能力有限,
仍然需要采用分立方式来实施 VCO。原因如下:
大多数商用分立 VCO 采用容值可变的变容二极管,作为 LC
振荡电路的可调谐元件。改变二极管的电压会改变其电容,从
而改变振荡电路的谐振频率。
1. 参考频率 :稳定、精确的基准频率,RF 输出将锁相于该
频率;通常源于晶振或温度控制晶体振荡器 (TCXO)。
2. 鉴频鉴相器 (PFD):从参考信号和反馈信号中产生相位误
差信号。
第 43 卷 – 2009 年 12 月
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1
SDVDD
REFIN
10-BIT R
COUNTER
×2
DOUBLER
DVDD
AVDD
VP
RSET
VVCO
MULTIPLEXER
÷2
DIVIDER
MUXOUT
LOCK
DETECT
FLO SWITCH
SW
LD
CLK
DATA
LE
DATA REGISTER
FUNCTION
LATCH
CHARGE
PUMP
CPOUT
PHASE
COMPARATOR
INTEGER
REG
FRACTION
REG
VTUNE
VREF
VCOM
VCO
CORE
MODULUS
REG
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
TEMP
MULTIPLEXER
AGND
DGND
CPGND
SDGND
RFOUTA+
RFOUTA–
PDBRF
MULTIPLEXER
N COUNTER
CE
OUTPUT
STAGE
÷1/2/4/8/16
OUTPUT
STAGE
RFOUTB+
RFOUTB–
ADF4350
AGNDVCO
图 2. ADF4350 PLL 频率合成器框图
变容二极管的任何电压噪声都会被 VCO 增益 KV(用 MHz/V
表示)放大,并转换为相位噪声。要使 VCO 相位噪声保持最
小,KV 必须尽可能小,但为了实现合理的宽调谐范围,KV 必
须较大。因此,对于要求低相位噪声和宽调谐范围的应用,
VCO 制造商通常会设计低增益、输入电压范围较大的振荡
器,以满足这些相互矛盾的要求。
图 3 显示建议有源滤波器拓扑结构的两个示例,其中前置滤波
分别使用反相和同相增益。请注意,这些放大器电路是真时间
积分器,可强迫 PLL 环路在输入端保持零误差。环路之外,
所示拓扑结构可能会漂移至供电轨。
窄带 VCO 的典型电压调谐范围为 0.5 V 至 4.5 V,宽带 VCO
通常为 1 V 至 14 V,某些情况下可以宽达 1 V 至 28 V。
同轴谐振器振荡器 (CRO) 是另一种特殊类型 VCO,利用极低
增益和宽输入调谐电压来实现超低相位噪声,通常用于窄带专
用移动无线电和陆地移动无线电应用。
a. 反相拓扑结构
与高压 VCO 接口
大多数商用 PLL 频率合成器 IC 提供电荷泵输出,其上限约为
5.5 V;当环路滤波器仅使用无源器件时,VCO 要求较高的调
谐电压,该输出不足以直接驱动 VCO。为了达到较高的调谐
电压,必须利用运算放大器电路实施有源环路滤波器拓扑结
构。
实现这种结构的最简单方法是在无源环路滤波器之后添加一个
增益级。虽然易于设计,但这种方法有几个缺点:反相运算放
大器配置具有低输入阻抗,会使无源环路滤波器承受负载,从
而改变环路动态特性;同相配置具有足够高的输入阻抗,不会
使滤波器承受负载,但有源滤波器增益会放大运算放大器的任
何噪声,从而无法受益于前置无源环路滤波器的滤波功能。更
好的拓扑结构是将增益级与滤波器集成于单一有源滤波器模块
中。建议采用前置滤波,避免来自电荷泵的极短电流脉冲过驱
放大器,否则这可能会限制输入电压额定值。
2
b. 同相拓扑结构
图 3. 采用前置滤波的有源滤波器
反相拓扑结构的优势是可以将电荷泵输出偏置在固定电压,
通常为电荷泵电压的一半 (VP/2),此时对杂散性能最有利。注
意应提供干净的偏置电压,最好是来源于 ADP150 等专用低
噪声线性稳压器,并在尽可能靠近运算放大器输入引脚处充
分去耦。分压器网络所用的电阻值应尽可能小,以便降低噪
声。使用反相拓扑结构时,必须确保 PLL IC 允许 PFD 极性反
转;如有必要,应抵消运算放大器的反转,以正确的极性驱动
VCO。ADF4xxx 系列就具有这种特性。
第 43 卷 – 2009 年 12 月
同相环路滤波器配置不需要专用偏置,因此这种解决方案可能
更紧凑。此时,电荷泵电压不是偏置在固定电平,而是在其工
作电压范围内变化。因此,采用此类滤波器时,使用具有轨到
轨输入的运算放大器更为关键。(下一节将说明输入电压范围
要求。)
选择运算放大器
运算放大器的选择对于最大限度地发挥有源滤波器的潜能至关
重要。除带宽外,需要考虑的主要性能规格有:
•
•
•
•
噪声电压密度,用nV/√Hz表示
电流噪声,用pA/√Hz表示
输入偏置电流
共模电压范围
滤波器输出直接影响所产生的频率和相位;因此,运算放大器
的噪声电压密度可以显示有源滤波器将增加多少相位噪声。放
大器噪声在PLL环路带宽内和带外均会产生影响,在环路滤波
器的转折频率处最为显著,具有高噪声电压密度的放大器尤其
突出。因此,放大器噪声必须保持较低水平,才能完成放大器
和高压 VCO 的使命,提供较低的相位噪声。10 nV/√Hz以下
是一个不错的设计目标。与误差电流脉冲相比,电流噪声一般
非常小,因此其影响往往比电压噪声小得多。
相对于 PFD 输出电流,如果运算放大器具有较为明显的输入
偏置电流,则可能会导致 PLL 输出频谱上出现较大的杂散。
为使 VCO 调谐电压保持恒定且 PLL 保持锁定,电荷泵必须补
偿每个 PFD 周期中运算放大器输入端所耗用的偏置电流。这
就会在 PFD 频率调制 VTUNE 电压,并在载波周围引起杂散,
其偏移等于 PFD 频率。输入偏置电流越高,对 VTUNE 电压的
调制越大,杂散幅度越高。
共模电压范围或输入电压范围 (IVR) 是运算放大器的另一个重
要特性,但常被忽视,导致终端设计发生严重问题。IVR决定
输入引脚上最大/最小信号与正/负供电轨之间所需的间隙。
对于采用 ±15 V 电源供电的早期运算放大器,典型 IVR 为 ±12
V。后来加入了缓慢的横向 PNP 输入级,使得 IVR 可以包括
负供电轨,从而提供单电源工作能力。虽然任何运算放大器均
能采用地和正电源供电,但必须注意输入与供电轨的间距。
例如,颇受欢迎的 OP27 采用 ±15 V 电源时,IVR 为 ±12.3 V。
这意味着,输入电压至少需要与正负供电轨相差 ±2.7 V。对
于单电源供电、宽输入摆幅应用,范围低端的这种限制将使该
放大器缺乏吸引力。如果使用双电源设计方案,则运算放大器
的选择范围广得多(而且可轻松解决输入偏置问题)。如果必
须采用单电源设计,请使用具有轨到轨输入摆幅的运算放大器
(但其中许多放大器可能具有较高的噪声电压特性)。因此,
为获得最佳效果,运算放大器需要具有低噪声电压密度、低输
入偏置电流和轨到轨输入,以便实现低相位噪声、低杂散和单
电源供电。表1列出了 ADI 公司的一些运算放大器及其上述设
计标准的相关特性。
第 43 卷 – 2009 年 12 月
表 1. 建议在 PLL 有源环路滤波器中使用的运算放大器
运算放大器 电压噪声, 电流噪声, 输入偏置
输入电压
f = 1 kHz
f = 1 kHz
电流
范围,与
(nV/√Hz) (pA/√Hz) (典型值) 低供电轨的
间隙(V)
AD820
16
0.8
2 pA
-0.2
OP184
3.9
0.4
60 nA
0
AD8661
12
0.1
0.3 pA
-0.1
OP27
3
0.4
10 nA
+2.7
AD8099
2
8
100 nA
+1.3
最大
电源电压,
单电源(V)
36
36
16
36
12
运算放大器的选择取决于应用。如果 PFD 杂散远离环路带宽
(例如在小数N分频频率合成器中),则可以选用双极性结型
晶体管输入 (BJT) 运算放大器,如 OP184 或 OP27 等。环路滤
波器将会很好地衰减 BJT 的高输入偏置电流所引起的 PFD 杂
散,而且 PLL 可以充分利用 BJT 运算放大器的低噪声电压密
度特性。
如果应用要求较小的 PFD 与环路带宽比(例如在整数 N 分频
频率合成器中),则应折衷考虑噪声与杂散水平;AD820 和
AD8661 可能是较佳选择。
值得注意的是,虽然有源滤波器往往会增加 PLL 的噪声,但
它能够充当缓冲器,在一些特定应用中具有无源滤波器所不及
的性能优势。例如,如果 VCO 调谐端口的泄漏电流较高,导
致 PFD 杂散较高,则可以使用运算放大器来降低杂散水平。
运算放大器的低阻抗输出可轻松弥补调谐端口泄漏电流。
设计示例
考虑这样一个例子,其中LO的规格要求如下:
•
•
•
•
•
•
倍频程调谐范围:1000 MHz 至 2000 MHz
相位噪声要求:–142 dBc/Hz(1 MHz 偏移)
杂散:小于 -70 dBc
通道间隔:250 kHz
锁定时间:小于 2 ms
单电源:15 V 或 30 V
为在 1-GHz 频带上工作,同时满足相位噪声要求,有必要使
用高压 VCO 和有源环路滤波器。相位噪声和杂散特性以及单
电源限制,将决定运算放大器的选择。为了达到杂散要求,运
算放大器必须具有低输入偏置电流,而为了实现最佳相位噪声
性能,运算放大器必须具有低电压噪声。选择 JFET 输入运算
放大器可以兼顾以上两个要求,例如 AD8661,其输入偏置电
流为 0.3 pA,电压噪声为 12 nV/√Hz。该器件还能处理单电
源要求。选择 RFMD UMS-2000-A16 VCO 来满足倍频程范围
要求。
开始设计时,最好利用支持有源滤波器拓扑结构的
ADIsimPLLTM 工具进行仿真。图 3 所示为两种推荐的滤波器
类型;ADIsimPLL 还支持其它配置。
PLL 选择 ADF4150,它具有整数和小数两种工作模式,提供
2/4/8/16/32 几种输出分频器选项,可覆盖从 2 GHz 至 31.25
MHz 的连续频率。ADF4150 与图 2 所示的 ADF4350 相似,
但前者允许选择外部 VCO,适合需要满足更严苛相位噪声要
求的应用。在仿真过程中,PLL 环路滤波器设置为 20 kHz,
以期减小运算放大器的噪声贡献,同时使 PLL 锁定时间小于 2
ms。
3
图 4 所示为采用以下器件的仿真系统与测量系统噪声 (dBc)
与频率偏移关系曲线:ADF4150 PLL、UMS VCO 和基于
AD8661 的滤波器。两条曲线均显示,由于有源环路滤波器增
加的噪声,约 20 kHz 时出现峰值噪声 -90 dBc,不过仍然实现
了 1 MHz 偏移时 -142 dBc/Hz 的目标。若要降低带内噪声,可
以使用 OP184 或 OP27 等噪声更低的运算放大器,但杂散会
提高;或者将 PLL 环路带宽降至 20 kHz 以下。
–80
MEASURED AD8661
ADIsimPLL AD8661
–90
PHASE NOISE (dBc)
–100
–110
–120
ADF4350 等,代替有源滤波器与高压 VCO 组合。这种情况
下,VCO 集成在芯片内。采用多频段 VCO 方法可以避免上
述权衡考虑宽调谐范围与低相位噪声的问题。ADF4350 片内
集成三个独立的 VCO,每个 VCO 均有 16 个重叠子频段,因
而共有 48 个子频段。每次更新频率时,就会启动自动校准程
序,以选择合适的 VCO 子频段。
这真正体现出从分立式 VCO 设计转向硅解决方案的优势:在
极小的面积上实现非常高的集成度,从而使设计更加灵活。例
如,ADF4350 同时集成了可编程输出分频器级,可以覆盖从
137.5 MHz 至 4.4 GHz 的频率,这对于希望多种频率和标准均
采用同一设计的无线电设计师极具吸引力。
ADF4350 采用 5 mm2 LFCSP 封装,而标准 VCO 封装为 12.7
mm2。同时性能水平也接近分立设计;相位噪声在100 kHz偏
移时为 -114 dBc/Hz,在 1 MHz 偏移时为 -134 dBc/Hz。(返回
图 2)
–130
–140
–150
–160
2.8
–170
–180
1k
10k
100k
1M
2.4
10M
FREQUENCY (Hz)
1.2
0.8
–90
4600
4200
4400
4000
3600
3800
3400
3200
3000
2800
2600
2400
1800
MEASURED AD8661
MEASURED OP27
ADIsimPLL OP27
2200
0.4
0
–80
PHASE NOISE (dBc)
1.6
2000
图 5 显示,使用 OP27 时性能约改善 6 dB。这种情况下,因为
环路带宽相对较窄,所以杂散并未显著增加。进一步降低带宽
可以改善 100 kHz 以下偏移的相位噪声,但 PLL 锁定时间会
延长。所有这些权衡考虑均可以在进入实验室设计之前,利用
ADIsimPLL 模拟进行测试。
2.0
VTUNE (V)
图 4. ADIsimPLL 仿真性能与测量性能对比:AD8661 用作 PLL
有源滤波器中的运算放大器
FREQUENCY (MHz)
–100
图 6. ADF4350 VCO中48 个不同频段的电压与频率关系图
–110
欲了解更多业界最齐全的 PLL 产品信息,包括整数N分频、小
数 N 分频、集成 VCO 和高压 PLL IC,以及不断突破性能极
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挑战,请访问 PLL 频率合成器/VCO 网站。
–120
–130
–140
–150
–160
参考文献
–170
–180
1k
10k
100k
1M
10M
FREQUENCY (Hz)
图 5. 有源环路滤波器中使用 AD8661 与使用 OP27 的 PLL 测
量性能对比
爆炸新闻:高压 PLL
以上讨论都围绕利用有源滤波器实现低压PLL器件与高压VCO
接口而展开。不过,高压 PLL 已经出现,因而使用有源滤波
器的必要性大大降低 。例如 ADF4113HV PLL,它集成高压
电荷泵,归一化相位本底噪声为 -212 dBc/Hz。对于该器件,
PLL 电荷泵输出可以高达 15 V,因此 VCO 之前可以使用更为
简单的无源滤波器。
该高压 PLL 系列产品将会不断扩充,不久将会出现最大电压
为 30 V 的器件,以及具有高压电荷泵的小数 N 分频 PLL。有
关产品更新和新产品信息,请访问 PLL 网站。
1. Applied Radio Labs Forums
http://www.radiolab.com.au/Forums/default.asp.
2. Best, Roland E. Phase-Locked Loops. Design, Simulation, and
Applications . McGraw Hill.
3. Curtin, Mike and Paul O'Brien. 1999.“Phase-Locked Loops for
High-Frequency Receivers and Transmitters—Part 2(高频接收
机和发射机的锁相环—第二部分)”
(《模拟对话》第 33 卷)。
4. 有关所有 ADI 公司器件的信息,请访问:www.analog.com 。
关于作者
Austin Harney [[email protected]] 于
1999 年毕业于爱尔兰都柏林大学,获得工程
学士学位,毕业之后即加入 ADI 公司。他目
前任 ISM 频段无线产品线应用工程师,工作
地点在爱尔兰利默里克。Austin 在业余时间喜
欢踢足球、听音乐以及陪伴女儿。
集成 VCO 的宽带宽 PLL
另外可以用完全集成的高性能 PLL,例如图 2 所示的
4
第 43 卷 – 2009 年 12 月
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