Tessent® Memory BIST and Logic BIST
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Student Workbook
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Part Number:072728
Table of Contents
Module 1
Introduction to Embedded Memory Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Comprehensive BIST Infrastructure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Supported Memory Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST Solution Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Base Capabilities: Key Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Base Capabilities: Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Base Capabilities: Tessent MemoryBIST Operating Protocol . . . . . . . . . . . . . . . . . . . . . . .
Scannable Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Base Capabilities: Test Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Base Capabilities: Fault Coverage Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hard Algorithm Programming. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hard Algorithm Programming: High Level Programming Language. . . . . . . . . . . . . . . . . .
Hard Algorithm Programming: Large Algorithm Library. . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Library File for Each Memory (.lvmemlib) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Library Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Built-In Standard Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hard and Soft Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Field Algorithm Programming Option: Microcode Memory Architecture . . . . . . . . . . . . . .
Field Algorithm Programming Option: Support for Both Hard and Soft Programming. . . .
Tessent MemoryBIST Hierarchical Implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hierarchical Bottom Up Flow Advantages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent Block Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST Top Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Basic Block BIST Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Classic ASIC Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent BIST Integration Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Prerequisites. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Recommended BIST Test Directory Setup: Memory BIST . . . . . . . . . . . . . . . . . . . . . . . . .
Directory Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Getting Help. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Accessing SupportNet Material . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Customer Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 1: Exploring Online Help and SupportNet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Module 2
Introduction to ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
What Is ETChecker? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Benefits of ETChecker. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Tessent Memory BIST and Logic BIST
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Table of Contents
ETChecker Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Summary of ETChecker Block Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Clock Extraction: Why Do It? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Clock Extraction: How It Works . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Rule Checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Rules Checking Using ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Running ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Generating the Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Default ETChecker Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Basic ETChecker Configuration File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Generated Makefile Snippet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Edited Makefile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Run Make Target ClockInfo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Reported lv.ClockDomainBases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Final ETChecker Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Clustering in ETChecker Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Run Make Target RuleCheck . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 2 Exercise 1: The Hierarchical Block Flow: ETChecker . . . . . . . . . . . . . . . . . . . . . . . .
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Module 3
Block Flow Planning With ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Planning Using ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: What Is It and Why Do I Need It? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: How Does It Work? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Input Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: -mode genPlan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Make File Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Validate Your Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Generate the Workspace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Generating the Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Editing the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Running CheckPlan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Validating the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Generating the Workspace Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: ET Environment Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Design Environment Directories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Output From ETPlanner. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 2 Exercise 2: The Hierarchical Block Flow: ETPlanner . . . . . . . . . . . . . . . . . . . . . . . .
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Tessent Memory BIST and Logic BIST
Table of Contents
Module 4
ETAssemble and ETSignOff in the Block Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Generation and Assembly Using ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: What Is It? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: Running the Steps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: Common Make File Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: Pre-Layout ETSignOff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: Generated Output For Display Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
I Did ETAssemble — What Next? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Synthesis and STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Physical Design and Timing Closure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Verification Using ETSignoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Final ETSignoff Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETSignOff: Common Make File Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 2 Exercise 3: The Hierarchical Block Flow: ETAssemble and ETSignOff . . . . . . . . .
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Module 5
Memory BIST Hierarchical Top Level Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TAP Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST TAP Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Boundary Scan Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETChecker Initial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETChecker Extracted Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: Final ETChecker Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETAssemble Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pin Order File (.pinorder) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Flow: ETSignOff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST Completed Full Chip Insertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Prerequisite Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Library File for Each Memory (.lvmemlib) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Library Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Built-In Standard Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memlibc: Memory Library File Certification Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memlibc: Usage Example and Make Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Cell Description File (cell.lvcelllib) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pad Description File (pad.library) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pad Description Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Global Setup Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Example CAD Setup File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Example ICTechnology File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Tessent Memory BIST and Logic BIST
5
Table of Contents
ETPlanner: Example ETDefaults File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Scan Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Importance of Partitioning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 3: The Memory BIST Hierarchical Top Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Module 6
Introduction to Built-In Self Repair (BISR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST Solution Components: BIRA and BISR . . . . . . . . . . . . . . . . . . . . . .
Overview of Built-In Self Repair. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Repair AnalysisOverview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Repair Analysis — Row OR Column Supported Redundancy Schemes . . . . . . . . . . . . . . .
Repair Analysis — Row AND Column Supported Redundancy Scheme. . . . . . . . . . . . . . .
Repair Analysis — Row AND ColumnOptimal Row AND Column Repair Analysis. . . . .
Repair Analysis — Row OR ColumnSample Column I/O Redundancy Specification . . . .
Self-RepairBenefits and Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Self-Repair Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Fully Autonomous Self-Repair . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Summary: Manufacturing Repair Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Support for Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Built-In Self-Repair Tasks Within the Tessent LV Flow . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab Exercise: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Module 7
Shared Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST Shared Bus Support Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent MemoryBIST Solution for Shared Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . .
Library File Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MemoryClusterTemplate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Logical Memory Library Syntax Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Logical MemoryTemplate File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
High-Level Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETCreate Flow With Shared Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker Step . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner Step . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble Step. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETVerify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Operation Sets for Latency/Pipelining. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Repair Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Common Issues and Debugging Strategies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Using FreezeStep to Verify Individual Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Shared Bus Support Material . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab Exercise: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Module 8
Introduction to Logic Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
6
Tessent Memory BIST and Logic BIST
Table of Contents
Overview — Tessent LogicBIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Goal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Basics of Scan Based Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Testing Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Stuck-At Fault Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Stuck-At Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Transition Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Control and Observe Test Cube. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Fault Coverage Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Test Coverage Calculation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ATPG Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Defect Types in the Sub-90 Nanometer Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Transition Fault . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Logic BIST Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Launch-Off-Capture or Broadside . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Launch-Off-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Transition Test — Launch-Off-Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Transition Test — Launch-Off-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Critical Timing Requirement for Scan Enable UsingLaunch-Off-Shift . . . . . . . . . . . . . . . .
Launch-Off-Capture versus Launch-Off-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Scan Test Timing Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Module 9
ETChecker and ETPlanner in the Logic BIST ELTCore Flow . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Setup Files/Prerequisite Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ICTech File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETDefault File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent SoCScan Scan Mapping File <technology>. lvscanglib . . . . . . . . . . . . . . . . . . . . .
DFT Rules Checking Using ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Generate Setup File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.Target. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Setup File Clock Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.Assert Property . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.TestMode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.InjectControl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.BlackBox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
X Source Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.NonScanInstance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
lv.ELTCoreModule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.BlockModule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Modified Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Modified Makefile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker ClockInfo Extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Tessent Memory BIST and Logic BIST
7
Table of Contents
ETChecker: Extracted Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Generated Initial Clock Domain Info . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Setup File Clock Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.ClockDomainBase Property . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.ClockDomainBase Property -injectPin . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.InternalClockSource Property . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.InternalClockSource -testClockSource . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: lv.InternalClockSource Using Functional Clock Dividers . . . . . . . . . . . . . . . .
Example: Extracted Clock Domain Bases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Determining a Clock Domain Base (CDB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Determining an Internal Clock Source (ICS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Example display.etpClockTree File Contents . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Modified Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Properties for Assigning the Internal Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 06 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 06 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 07 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 07 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Check DFT Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: ELT Design Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Design Rule Checks With ETChecker. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
When -atpgRulesOnly Rules Are Relaxed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Understanding Violations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Investigate Error Reports with Incremental Schematic View . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Fixing Violations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Important ruleCheck Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Autofix Violations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Autofix Testability. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: Autofix File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: display.etpDIInfo File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Hand Off Design Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Planning Using ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Global Setup Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Generate the Test Plan File Using a Script. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Edit the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Validate Test Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Report File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Modifying the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Tessent Memory BIST and Logic BIST
Table of Contents
ETPlanner: Validating the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner: Generate the Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Test Planning With ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ATPG Library Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Controlling TestKompress with ETPlanner. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETPlanner Properties for TestKompress . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 4 Exercise 1: The Hierarchical ELTCore Flow: ETChecker and ETPlanner. . . . . . . . .
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Module 10
Logic BIST ETAssemble, ETScan, and ETSignOff. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Generation and Assembly Using ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble Features and Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELTCore Level Environment Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELTCore Level ETAssemble Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELTCore Level ETAssemble Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: Example Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble — Assembled ETControllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble — Clock and Scan Enable Controllers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETAssemble: Synthesis and Layout Automation Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Scan Chain and Testpoint Insertion Using ETScan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETScan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELTCore Level ETScan Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Testpoints. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Adding Observation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETScan — Scan and Test Point Stitching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Physical Design and Timing Closure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Verification Using ETSignoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELTCore Level Post-Layout ETSignoff Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELT Hardware and Operation Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
WTAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ELT (Embedded Logic Test Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Burst Mode Principal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BCC (Burst Clock Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Burst Clock Controller Connection Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SCC (Shift Clock Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Shift Clock Selection Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SEC (Scan Enable Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LBIST-Inserted Test Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hierarchical Test: Isolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Isolation Elements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Shared and Dedicated Isolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hierarchical Test: Shell Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Burst Mode Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Burst Mode Principal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Scan Chain/Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Shift Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Burst Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Tessent Memory BIST and Logic BIST
9
Table of Contents
Launch-From-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Burst Mode Avoids Clock Stretching Effect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Run-Time Adjustable Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Robust Timing Eliminates Unknowns Due to Timing Exceptions . . . . . . . . . . . . . . . . . . . .
Handling Cross Clock Domain Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Using Clock Gating Instead of Priority Data Flip-Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 4 Exercise 2: Completing the Logic BIST Flow: ETAssemble, ETScan, and ETVerify
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Module 11
Top Level Logic BIST Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: ETChecker Initial Edited Configuration. . . . . . . . . . . . . . . . . .
Top Level Implementation: ETChecker Extracted Clocks . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: Modular Schematic Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . .
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: Final ETChecker Configuration . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pin Order File (.pinorder) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Tessent SoCScan Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tessent SoCScan: Top Level Scan Stitching. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Post-Layout ETSignOff Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Implementation: ETSignOff. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DFT Verification Using ETSignoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Top Level Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Important Topics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tap Interface — Sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lab 5: The Logic BIST Hierarchical Top Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Module 12
SDC Timing Constraints (Optional) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
Overview: Tessent Embedded Logic Test (ELT) SDC Constraints . . . . . . . . . . . . . . . . . . . 418
Tessent Embedded Logic Test (ELT) SDC Constraints: Clock Constraints . . . . . . . . . . . . . 419
Example Functional Circuit With SDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
Example: Specifying Timing Exceptions From FCLK3 Domain to FCLK1 and FCLK2 Domains
423
Example: Specifying Timing Exceptions From FCLK3 Domain to FCLK1 and FCLK2 Domains
(Cont.) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
Example: Specifying Timing Exceptions From FCLK3 Domain to FCLK1 and FCLK2 Domains
(Cont.) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
Blocking Clock Behaviors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
Correcting Blocking Clock Behaviors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
Defining False Path and Multi-Cycle Path Timing Exceptions. . . . . . . . . . . . . . . . . . . . . . . 432
Tessent Embedded Logic Test (ELT) SDC Constraints: Summary . . . . . . . . . . . . . . . . . . . 434
Lab: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
10
Tessent Memory BIST and Logic BIST
Table of Contents
Appendix A
Clock Bases and Internal Clock Sources Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 01: Case of RAMS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 03: Case PLL FF Sinks . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 05: Synchronous Clock Domains . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 06 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 06: Case 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Test Plan Scenario 06: Case 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ETChecker: Clock Extraction Scenario 07 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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454
Appendix B
Shared Bus Interface With Repairable Memories. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
Overview: Tessent MemoryBIST Shared Bus Support With Repairable Memories . . . . . . 458
Repair Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Direct Physical-Based Memory Mapping Repair . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
Initial Logical Library Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
Direct Mapping Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Handling of RedundancyAnalysis Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
Logical Memory-Based Repair Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Handling of Multi-Bank Logical Memories Without Boundary (Without Address Segment) 466
RedundancyAnalysis Wrapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
Handling of Multi-Bank Logical Memories Without Boundary (With Address Segments) . 469
Overview of Logical Redundancy Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
RedundancyAnalysis Wrapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
Implementation Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
Testcase Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
Lab Exercise: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
Tessent Memory BIST and Logic BIST
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