AKM AK4462VN 仕様

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105 Pages

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AKM AK4462VN 仕様 | Manualzz
[AK4462]
AK4462
117dB 768kHz 32-bit 2ch Premium DAC
1.
概
要
AK4462は、VELVET SOUNDTMテクノロジーを採用した新世代32-bit 2ch Premium DACです。最大768
kHzのPCM入力、DSD512入力およびDoP256入力に対応しているため、ネットワークオーディオ、デジ
タルオーディオプレイヤー、USB-DAC、カーオーディオシステム等で普及の進むハイレゾリューショ
ン音源の再生に最適です。また、OSR-Doubler技術により広い信号帯域・低帯域外ノイズ特性を実現、
6種類の32-bit Digital Filterを内蔵しているため、様々なアプリケーションで柔軟かつ容易に音質作りが
可能です。
アプリケーション:AVレシーバー、CD/SACD プレイヤー、ネットワークオーディオ、デジタルオーデ
ィオプレイヤー、USB DAC、USBヘッドフォン、Sound Plate/Bar、カーオーディ
オ、車載用別体アンプ、計測器、測定器、制御システム
2.
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
(15)
(16)
特
長
Dynamic Range, S/N: 117 dB
THD+N: −107 dB
Differential Voltage Output: 5.6 Vpp
256倍オーバーサンプリング
サンプリングレート: 8 kHz ~ 768 kHz
32ビット8倍デジタルフィルタ
- Ripple: ±0.0032 dB, Attenuation: 80 dB (シャープロールオフフィルタ設定時)
- 6種類の高音質フィルタオプション
・シャープロールオフフィルタ
・スローロールオフフィルタ
・ショートディレイ シャープロールオフフィルタ(GD = 5.8/fs)
・ショートディレイ スローロールオフフィルタ(GD = 4.8/fs)
・スーパースローロールオフフィルタ
・低分散ショートディレイフィルタ
強ジッタ耐力
低歪・低ノイズ高性能差動アンプ出力
DSD64, DSD128, DSD256, DSD512入力対応
DoP64, DoP128, DoP256入力対応
32 kHz, 44.1 kHz, 48 kHz対応デジタルディエンファシス内蔵
ソフトミュート
デジタルアッテネーション (0 dB ~ −127 dB, 0.5 dB step)
オーディオI/Fフォーマット:
- 前詰め
- 後詰め
- I2S
- DSD
- DoP
- TDM
PCM/DSD 自動切り替え機能
PCM/DoP 自動切り替え機能
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2019/11
- 1 -
[AK4462]
(17)
(18)
(19)
(20)
(21)
(22)
(23)
3-wire Serial and I2C μP I/F
ピンコントロールモード対応
マスタクロック:
- fs = 7.2 kHz ~ 32 kHz
- fs = 32 kHz ~ 54 kHz
- fs = 54 kHz ~ 108 kHz
- fs = 108 kHz ~ 216 kHz
- fs = 216 kHz ~ 388kHz
- fs = 388kHz ~ 776kHz
:
:
:
:
:
:
256fs, 384fs, 512fs, 768fs, 1152fs
256fs, 384fs, 512fs, 768fs
256fs, 384fs
128fs, 192fs
32fs, 48fs, 64fs, 96fs
16fs, 32fs, 48fs, 64fs
デジタル入力レベル: CMOS
電源電圧:
LDO使用時 (LDOE pin = “H”) TVDD = 3.0 ~ 3.6 V, AVDD = 3.0 ~ 5.5 V
LDO不使用時(LDOE pin = “L”) TVDD = 1.7 ~ 3.6 V, AVDD = 3.0 ~ 5.5 V, VDD18 = 1.7 ~ 1.98V
動作環境温度: −40 ~ 105 C (裏面のExposed PadをAVSSに接続した場合)
パッケージ: 24-pin QFN
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- 2 -
[AK4462]
3.
目
次
1.
2.
3.
4.
概 要 ............................................................................................................................................... 1
特 長 ............................................................................................................................................... 1
目 次 ............................................................................................................................................... 3
ブロック図と機能説明 ...................................................................................................................... 5
4.1. ブロック図 ..................................................................................................................................... 5
4.2. 機能説明......................................................................................................................................... 6
5.
ピン配置と機能説明.......................................................................................................................... 7
5.1. ピン配置......................................................................................................................................... 7
5.2. 機能説明......................................................................................................................................... 8
5.3. 使用しないピンの処理について .................................................................................................... 9
6.
絶対最大定格 .................................................................................................................................. 10
7.
推奨動作条件 .................................................................................................................................. 10
8.
電気的特性 .......................................................................................................................................11
8.1. アナログ特性 ................................................................................................................................11
8.2. DACデジタルフィルタ特性 (PCM mode)................................................................................... 15
8.3. DACデジタルフィルタ特性 (DSD mode, DoP mode) ................................................................ 25
8.4. DC特性 ......................................................................................................................................... 26
8.5. スイッチング特性 ........................................................................................................................ 27
8.6. タイミング波形 ............................................................................................................................ 32
9.
機能説明 .......................................................................................................................................... 36
9.1. コントロールモード .................................................................................................................... 36
9.2. D/A変換モード ............................................................................................................................. 37
9.3. システムクロック ........................................................................................................................ 42
9.4. オーディオインタフェースフォーマット.................................................................................... 49
9.5. デジタルフィルタ ........................................................................................................................ 63
9.6. ディエンファシスフィルタ (PCM mode) ................................................................................... 64
9.7. デジタルアッテネーション ......................................................................................................... 64
9.8. ゼロ検出機能・DSDフルスケール検出機能................................................................................ 65
9.9. LRチャネル出力信号選択、位相反転機能................................................................................... 69
9.10.
PCM/DSD モード自動切り替え機能 ....................................................................................... 70
9.11.
PCM/DoP モード自動切り替え機能 ....................................................................................... 74
9.12.
ソフトミュート機能 ................................................................................................................. 76
9.13.
LDO .......................................................................................................................................... 77
9.14.
パワーアップ/ダウンシーケンス ............................................................................................. 78
9.15.
パワーダウン・スタンバイ・リセット機能 ............................................................................ 82
9.16.
同期化機能(PCM mode, DoP mode) ....................................................................................... 85
9.17.
レジスタコントロールインタフェース.................................................................................... 87
9.18.
レジスタマップ ........................................................................................................................ 91
9.19.
レジスタ詳細 ............................................................................................................................ 92
10.
外部接続回路例 ............................................................................................................................... 98
10.1.
外部接続回路例 ........................................................................................................................ 98
10.2.
グランドと電源のデカップリング ......................................................................................... 100
10.3.
リファレンス電圧 .................................................................................................................. 100
10.4.
アナログ出力 .......................................................................................................................... 101
11.
パッケージ .................................................................................................................................... 103
11.1.
外形寸法図 ............................................................................................................................. 103
11.2.
材質・メッキ仕様 .................................................................................................................. 103
11.3.
マーキング ............................................................................................................................. 103
12.
オーダリングガイド...................................................................................................................... 104
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- 3 -
[AK4462]
13.
改訂履歴 ........................................................................................................................................ 104
重要な注意事項 ........................................................................................................................................ 105
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- 4 -
[AK4462]
4.
ブロック図と機能説明
4.1. ブロック図
LDOE
TVDD
VDD18
DVSS
PDN
AVDD
AVSS
LDO
AOUTLP
BICK/DCLK
LRCK/DSDL
SDTI/DSDR
PCM
and
DoP
Data
Interface
DATT
Soft Mute
De-emphasis
&
Interpolator
SCF
AOUTLN

Modulator
PCM path (fs>216kHz)
DSDNormal path
DSDD bit “0”
Bias
Vref
VREFH
VREFL
AOUTRP
SCF
AOUTRN
DSD Data
Interface
DSD Volume bypass
DSDD bit “1”
DSD
Filter
PCM / DSD
Automatic Mode Switching
PCM / DoP
Automatic Mode Switching
Clock
Divider
Control
Register
DZF/SMUTE
/
CAD1
MCLK
Stop
Detection
SDA/CDTI/TDM0
SCL/CCLK/TDM1
CAD0_I2C/CSN/DIF PS/CAD0_SPI
I2C
MCLK
Figure 1. AK4462 Block Diagram
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[AK4462]
4.2. 機能説明
ブロック
PCM and DoP Data
Interface
DSD Data Interface
DSD Filter
PCM / DSD Automatic
Mode Switching
PCM / DoP Automatic
Mode Switching
DATT, Soft Mute
ΔΣ Modulator
De-emphasis &
Interpolator
SCF
Control Register
Clock Divider
MCLK Stop Detection
Bias,Vref
LDO
機能
LRCK、BICKに同期して、SDTI pinより入力されるオーディオデータをシリア
ル/パラレル変換し、内部に取り込む。
DCLKに同期してDSDL pin, DSDR pinより入力される1-bit データを取り込
む。
DSDの入力データの高周波ノイズを低減するFIRフィルタ。
入力される信号から、DSD modeかPCM modeかを判定し、自動的にモード
設定を切り替える。
入力される信号から、DoP modeかPCM modeかを判定し、自動的にモード
設定を切り替える。
入力されたデータにデジタルアッテネーション、ソフトミュートの処理を行
う。
3次デジタルΔΣ Modulatorで構成され、SCFにマルチビットデータを出力す
る。
入力されたデータにDe-emphasisの処理を行い、オーバーサンプリングする
デジタルフィルタ。
ΔΣ Modulatorのマルチビット出力をアナログ信号に変換する1次SCF(カッ
トオフ周波数はfsレートに比例)で構成されている。
3線式 (CSN,CCLK,CDTI), I2C-Bus (SCL,SDA)コントロールでアクセスす
る。各モードの設定を保持する。
MCLKを入力する。PCM modeではLRCKとMCLKの周波数比を検出しMCLK
を自動で分周する。DSD modeではDCKS bitでMCLK周波数を設定する。
MCLKの供給停止状態を検出する。
外部から供給されたリファレンス電圧VREFH、VREFLからSCFの基準電圧
を生成する。
内部デジタル回路用電源(1.8V Typ.)を生成する。
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[AK4462]
5.
ピン配置と機能説明
AVSS
19
AVDD
20
LDOE
21
AOUTRN
VREFH
VREFL
AOUTLN
AOUTLP
17
16
15
14
13
18
AOUTRP
5.1. ピン配置
AVDD
AK4462
12
I2C
11
PS/CAD0_SPI
10
CAD0_I2C/CSN/DIF
24-pin QFN
TVDD
TVDD
22
DVSS
23
VDD18
24
(Top View)
The Exposed Pad on the
9
SCL/CCLK/TDM1
8
SDA/CDTI/TDM0
7
CAD1
bottom surface: Note 1
2
3
4
5
6
MCLK
BICK/DCLK
LRCK/DSDL
SDTI/DSDR
DZF/SMUTE
PDN
1
TVDD
Input
Output
I/O
Power
Note 1. 裏面のExposed PadはオープンまたはAVSSに接続し、他の信号線との接続は避けてください。
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[AK4462]
5.2. 機能説明
No.
Pin Name
I/O
1
PDN
I
2
MCLK
BICK
DCLK
LRCK
DSDL
SDTI
DSDR
DZF
I
I
I
I
I
I
I
O
SMUTE
I
CAD1
SDA
CDTI
TDM0
SCL
CCLK
TDM1
CAD0_I2C
CSN
I
I/O
I
I
I
I
I
I
I
DIF
I
PS
I
3
4
5
6
7
8
9
10
11
CAD0_SPI
I
12
I2C
I
13
14
15
16
17
18
19
20
AOUTLP
AOUTLN
VREFL
VREFH
AOUTRN
AOUTRP
AVSS
AVDD
O
O
I
I
O
O
-
21
LDOE
I
22
23
TVDD
DVSS
-
24
VDD18
O
-
-
Exposed
Pad
-
Function
Power-Up, Power-Down Pin
When at “L”, the AK4462 is in power-down mode. The AK4462
must always be in power-down mode upon power-on.
External Master Clock Input Pin
Audio Serial Data Clock Pin in PCM mode and DoP mode
DSD Clock Pin in DSD mode
Input Channel Clock Pin in PCM mode and DoP mode
Audio Serial Data Input in DSD mode
Audio Serial Data Input in PCM mode and DoP mode
Audio Serial Data Input in DSD mode
Zero Input Detect in Register control mode
Soft Mute Pin in Pin control mode.
When this pin is changed to “H”, soft mute cycle is initiated.
When returning “L”, the output mute releases.
Chip Address 1 Pin in Register control mode
Control Data Pin in I2C Bus Register control mode
Control Data Input Pin in 3-wire serial Register control mode
TDM Mode select pin in Pin control mode.
Control Data Clock Pin in I2C Bus Register control mode
Control Data Clock Pin in 3-wire serial Register control mode
TDM Mode select pin in Pin control mode.
Chip Address 0 Pin in I2C Bus Register control mode
Chip Select Pin in 3-wire serial Register control mode
Audio Data Format Select in Pin control mode.
“L”: 32-bit MSB, “H”: 32-bit I2S
Control Mode Select Pin (I2C pin = “H”)
“L”: I2C Bus Register control mode,
“H”: Pin control mode.
(I2C pin = “L”)
Chip Address 0 Pin in 3-wire serial Register control mode
Control Mode Select Pin
“L”: 3-wire serial Register control mode
“H”: I2C Bus Register control mode or Pin control mode.
Lch Positive Analog Output Pin
Lch Negative Analog Output Pin
Negative Reference Voltage Input Pin
Positive Reference Voltage Input Pin
Rch Negative Analog Output Pin
Rch Positive Analog Output Pin
Analog Ground Pin
Analog Power Supply Pin, 3.0 V5.5 V
Internal LDO Enable Pin.
“L”: Disable, “H”: Enable
Digital Power Supply Pin, 3.0 V3.6 V
Digital Ground Pin
LDO Output Pin. (LDOE pin = “H”)
This pin should be connected to DVSS with 1.0 µF(±50 %).
This pin is prohibited from connecting with other devices.
1.8V Power Input Pin (LDOE pin = “L”)
The Exposed Pad on the bottom surface of the package must
be open or connected to AVSS. Do not connect this pin to other
signal lines.
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Power Down
State
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Pull-Down
To DVSS
(100 kΩ)
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Pull-down
to DVSS
(500 Ω)
-
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[AK4462]
Note 2. 内部プルアップ/ダウンピンを除くすべての入力ピンはフローティングにしないで下さい。
Note 3. PS pin, I2C pinの切り替えは、PDN pin = “L”の状態で実施してください。
Note 4. PCM mode, DSD mode, DoP modeの設定はレジスタで行います。
5.3. 使用しないピンの処理について
5.3.1. ピンコントロールモード時 (PCM mode only)
Classification Pin Name
Setting
Analog
AOUTLP/N, AOUTRP/N
オープン
Digital
CAD1
DVSSに接続
5.3.2. レジスタコントロールモード時
Classification Pin Name
Setting
Analog
AOUTLP/N, AOUTRP/N
オープン
Digital
DZF
オープン
5.3.3. Pull-down pin List
区分
pull-down pin
(Typ. = 100 kΩ)
ピン名
SMUTE
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内部接続先
DVSS
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- 9 -
[AK4462]
6. 絶対最大定格
(AVSS = DVSS = 0 V; Note 5)
Parameter
Symbol
Min.
Max.
Unit
Analog
AVDD
V
−0.3
6.0
Digital I/O
TVDD
V
−0.3
4.0
Power
Supplies
Digital Core
VDD18
V
−0.3
2.5
|AVSS − DVSS| (Note 6)
GND
V
0.3
High VREF
(Note 7) VREFH
V
AVSS−0.3
AVDD+0.3 or 6.0
Reference
Voltage
Low VREF
VREFL
V
AVSS−0.3
AVSS+0.3
Input Current, Any Pin Except Supplies
IIN
±10
mA
Digital Input Voltage
(Note 8)
VIND
−0.3
TVDD+0.3 or 4.0
V
Ambient Temperature (Power applied)
Exposed PadをAVSSに接続した場合
Ta
−40
105
°C
Exposed Padをオープンした場合
Ta
−40
85
°C
Storage Temperature
Tstg
−65
150
°C
Note 5. 電圧は全てグランドに対する値です。
Note 6. AVSS, DVSSは同電位に接続して下さい。
Note 7. VREFH pinに関して、入力電圧のMax値は(AVDD+0.3) Vまたは6.0 Vのどちらか低い電圧です。
Note 8. デジタル入力ピンに関して、入力電圧のMax値は(TVDD+0.3) Vまたは4.0 Vのどちらか低い電圧
です。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7. 推奨動作条件
(AVSS = DVSS = 0 V; Note 5)
Parameter
Symbol
Min.
Typ.
Max.
Unit
(LDOE pin= “L”; Note 9)
Analog
AVDD
3.0
5.0
5.5
V
Digital I/O
TVDD
VDD18
1.8
3.6
V
Power Supplies
Digital Core
VDD18
1.7
1.8
1.98
V
(LDOE pin = “H”; Note 10)
Analog
AVDD
3.0
5.0
5.5
V
Digital I/O
TVDD
3.0
3.3
3.6
V
High
VREF
(Note
11)
VREFH
AVDD−0.5
AVDD
V
Reference
Voltage
Low VREF
VREFL
AVSS
V
Note 9. LDOE pin = “L”のとき、TVDDはVDD18と同時または先に立ち上げてください。AVDDとTVDD
およびAVDDとVDD18の電源立ち上げシーケンスを考慮する必要はありません。
Note 10. LDOE pin = “H”のとき、内部LDOが1.8 Vを出力します。TVDDとAVDDの電源立ち上げシーケ
ンスを考慮する必要はありません。
Note 11. VREFHリファレンス電圧は、AVDDの立ち上げと同時、または立ち上げ後に入力して下さい。
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- 10 -
[AK4462]
8.
電気的特性
8.1. アナログ特性
8.1.1. PCM mode (AVDD = 5.0 V)
(Ta = 25 C: LDOE pin = “H”, TVDD = 3.3 V, AVDD = 5.0 V: AVSS = DVSS = 0 V: VREFH = 5.0 V, VREFL
= 0 V: fs = 44.1 kHz: BICK = 64fs: Signal Frequency = 1 kHz: 32-bit Input Data: RL  1.4 kΩ: measurement
bandwidth = 20 Hz ~ 20 kHz: External Circuit: (Figure 81): unless otherwise specified.)
Parameter
Unit
Min.
Typ.
Max.
Resolution
32
bit
Dynamic Characteristics
(Note 12)
−107
−100
dB
0 dBFS
fs = 44.1 kHz
THD+N
BW = 20 kHz
−54
dB
−60 dBFS
−104
dB
0 dBFS
fs = 96 kHz
BW = 40 kHz
−50
dB
−60 dBFS
−104
dB
0 dBFS
fs = 192/384/768 kHz
BW = 80 kHz
−46
dB
−60 dBFS
Dynamic Range (−60 dBFS with A-weighted) (Note 13)
117
dB
S/N (A-weighted)
112
117
dB
Interchannel Isolation (1kHz)
100
110
dB
DC Accuracy
Interchannel Gain Mismatch
0
0.3
dB
Gain Drift
(Note 14)
20
ppm/°C
Differential Output Voltage
(Note 15)
5.3
5.6
5.9
Vpp
Load Resistance
(Note 16)
1.4
k
Load Capacitance
(Note 17)
30
pF
Power Supplies
Power Supply Current
Normal operation (PDN pin = “H”)
(LDOE pin = “L”, VDD18 = 1.8 V)
12
17
mA
AVDD
1
1.2
mA
TVDD
2
3
mA
VDD18 (fs = 44.1 kHz)
3.5
5.5
mA
VDD18 (fs = 96 kHz)
6
9
mA
VDD18 (fs = 192 kHz)
mA
2
VDD18 (fs = 384 kHz)
mA
3
VDD18 (fs = 768 kHz)
(LDOE pin = “H”)
12
17
mA
AVDD
3
4.5
mA
TVDD (fs = 44.1 kHz)
4.5
7
mA
TVDD (fs = 96 kHz)
7
10
mA
TVDD (fs = 192 kHz)
mA
3
TVDD (fs = 384 kHz)
mA
4
TVDD (fs = 768 kHz)
Power down (PDN pin = “L”)
(Note 18)
1
100
AVDD+TVDD (Ta =105 C)
A
1
10
AVDD+TVDD (Ta = 25 C)
A
VREF Supplies
VREF Supply Current
0.1
0.3
mA
Normal operation (PDN pin = “H”)
Note 12. Audio Precision APx555使用。平均値測定。
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- 11 -
[AK4462]
Note 13. Figure 81使用時。100 dB at 16-bit data
Note 14. (VREFH − VREFL) の電圧は+5 V一定。
Note 15. 出力電圧は(VREFH − VREFL) の電圧に比例します。
AOUTL/R (Typ.@0dB) = (AOUTLP/RP) − (AOUTLN/RN) = 1.12Vpp  (VREFH − VREFL)
Note 16. DCカット用コンデンサ無し、グランドに対しての値。AC負荷(DCカット用コンデンサ有)に
対しては1.0 kΩ (Min.)です。
Note 17. グランドに対する値です。
Note 18. パワーダウン時、外部クロック(MCLK, BICK, LRCK)を含む、LDOE以外の全てのデジタル入
力をDVSSに固定した場合の値です。
191100096-J-00
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- 12 -
[AK4462]
8.1.2. PCM mode (AVDD = 3.3 V)
(Ta = 25 C: LDOE pin = “H”, TVDD = 3.3 V, AVDD = 3.3 V: AVSS = DVSS = 0 V: VREFH = 3.3 V, VREFL
= 0 V: fs = 44.1 kHz: BICK = 64fs: Signal Frequency = 1 kHz: 32-bit Input Data: RL  1.4 kΩ: measurement
bandwidth = 20 Hz ~ 20 kHz: External Circuit: (Figure 81): unless otherwise specified.)
Parameter
Unit
Min.
Typ.
Max.
Resolution
32
bit
Dynamic Characteristics
(Note 12)
−100
−93
dB
0 dBFS
fs = 44.1 kHz
THD+N
BW = 20 kHz
−50
dB
−60 dBFS
−99
dB
0 dBFS
fs = 96 kHz
BW = 40 kHz
−46
dB
−60 dBFS
−99
dB
0 dBFS
fs = 192/384/768 kHz
BW = 80 kHz
−42
dB
−60 dBFS
Dynamic Range (−60dBFS with A-weighted) (Note 13)
113
dB
S/N (A-weighted)
108
113
dB
Interchannel Isolation (1kHz)
100
110
dB
DC Accuracy
Interchannel Gain Mismatch
0
0.3
dB
Gain Drift
(Note 19)
20
ppm/°C
Differential Output Voltage
(Note 15)
3.32
3.7
4.08
Vpp
Load Resistance
(Note 16)
1.4
k
Load Capacitance
(Note 17)
30
pF
Power Supplies
Power Supply Current
Normal operation (PDN pin = “H”)
(LDOE pin = “L”, VDD18 = 1.8 V)
10
14
mA
AVDD
1
1.2
mA
TVDD
2
3
mA
VDD18 (fs = 44.1 kHz)
3.5
5.5
mA
VDD18 (fs = 96 kHz)
6
9
mA
VDD18 (fs = 192 kHz)
mA
2
VDD18 (fs = 384 kHz)
mA
3
VDD18 (fs = 768 kHz)
(LDOE pin = “H”)
10
14
mA
AVDD
3
4.5
mA
TVDD (fs = 44.1 kHz)
4.5
7
mA
TVDD (fs = 96 kHz)
7
10
mA
TVDD (fs = 192 kHz)
mA
3
TVDD (fs = 384 kHz)
mA
4
TVDD (fs = 768 kHz)
Power down (PDN pin = “L”)
(Note 18)
1
100
AVDD+TVDD (Ta = 105 C)
A
1
10
AVDD+TVDD (Ta = 25 C)
A
VREF Supplies
VREF Supply Current
0.1
0.3
mA
Normal operation (PDN pin = “H”)
Note 19. (VREFH − VREFL)の電圧は+3.3 V一定。
191100096-J-00
2019/11
- 13 -
[AK4462]
8.1.3. DSD mode, DoP mode
(Ta = 25C: LDOE pin = “H”, TVDD = 3.3V, AVDD = 5.0 V: AVSS = DVSS = 0V: VREFH = 5.0 V,
VREFL = 0 V: fs = 44.1 kHz: Signal Frequency = 1 kHz: RL  1.4 kΩ: measurement bandwidth = 20 Hz ~
20 kHz: External Circuit: (Figure 81): unless otherwise specified.)
Dynamic Characteristics
(Note 12)
Parameter
Unit
Min.
Typ.
Max.
THD+N
DSD data stream:DSD64
0 dB
−107
dB
(Note 20)
DoP data stream:DoP64
DSD data stream:DSD128
0 dB
dB
−107
(Note 20)
DoP data stream:DoP128
DSD data stream:DSD256
0 dB
dB
−107
(Note 20)
DoP data stream:DoP256
0 dB
dB
DSD data stream:DSD512
−107
(Note 20)
S/N
Digital“0”
DSD data stream:DSD64
116
dB
(A-weighted,
(Note 21)
DoP data stream:DoP64
Normal path) DSD data stream:DSD128
Digital“0”
116
dB
(Note 21)
DoP data stream:DoP128
Digital“0”
DSD data stream:DSD256
116
dB
(Note 21)
DoP data stream:DoP256
Digital“0”
116
dB
DSD data stream:DSD512
(Note 21)
DC Accuracy
5.0
Vpp
Differential Output Voltage (Normal path)
(Note 22)
Differential Output Voltage (Volume Bypass) (Note 22)
5.0
Vpp
Note 20. 入力に1 kHz、デューティレンジ25%~75%の正弦波を与えたときの出力レベルを0 dBとしま
す。0 dBを超える信号を入力した場合、異音がする可能性があります。
Note 21. Digital“0”とは、“01101001”のデジタルゼロコードパターンです。
Note 22. デューティレンジ25%~75%入力時のアナログ出力電圧は次の式で与えられます。
AOUTL/R (Typ.@0dB) = (AOUTLP/RP) − (AOUTLN/RN) = 1.0Vpp  (VREFH − VREFL)
191100096-J-00
2019/11
- 14 -
[AK4462]
8.2. DACデジタルフィルタ特性 (PCM mode)
8.2.1. シャープロールオフフィルタ特性
(Ta = −40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V: DEM[1:0] bits = “01”(OFF): ADPE bit = “0”,
SYNCE bit = “1”, SLOW bit = “0”, SD bit = “0”, SSLOW bit = “0”)
・fs = 44.1 kHz (Normal Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 24)
Stop band
(Note 24)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  20.0 kHz
・fs = 96 kHz (Double Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 24)
Stop band
(Note 24)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  40.0 kHz
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
24.1
80
-
21.5
26.8
20.0
20.0
±0.0032
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
−0.2
-
0.1
dB
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
52.5
80
-
46.8
26.8
43.5
43.5
±0.0032
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
−0.6
-
0.1
dB
・fs = 192 kHz (Quad Speed Mode)
Parameter
Symbol
Unit
Min.
Typ.
Max.
Digital Filter
±0.05 dB
kHz
0
87.0
Frequency Response
(Note 23)
−3.0 dB
93.6
kHz
Pass band
(Note 24)
PB
0
87.0
kHz
Stop band
(Note 24)
SB
105
kHz
Pass band Ripple
(Note 25)
PR
±0.0032
dB
Stop band Attenuation
SA
80
dB
(Note 23)
Group Delay
(Note 26)
GD
26.8
1/fs
Digital Filter + SCF
(Note 23)
Frequency Response: 0  80.0 kHz
−2.0
0.1
dB
Note 23. 各応答は1 kHzを基準にします。Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 24. 通過域、阻止域の周波数はfs (システムサンプリングレート) に比例し、
PB = 0.4535  fs(@±0.05 dB)、SB = 0.546  fsです。
Note 25. パスバンド帯域内におけるゲインのリップル量です。
Note 26. デジタルフィルタによる演算遅延で、16/20/24/32ビットのインパルス信号が入力されてからア
ナログ信号が出力されるまでの時間です。
191100096-J-00
2019/11
- 15 -
[AK4462]
Figure 2. Sharp Roll-off Filter Frequency Response
Figure 3. Sharp Roll-off Filter Passband Ripple
191100096-J-00
2019/11
- 16 -
[AK4462]
8.2.2. スローロールオフフィルタ特性
(Ta = −40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V: DEM[1:0] bits = “01”(OFF): ADPE bit = “0”,
SYNCE bit = “1”, SLOW bit = “1”, SD bit = “0”, SSLOW bit = “0”)
・fs = 44.1 kHz (Normal Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 27)
Stop band
(Note 27)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  20.0 kHz
・fs = 96 kHz (Double Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 27)
Stop band
(Note 27)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  40.0 kHz
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
39.2
73
-
18.2
6.3
8.1
8.1
±0.043
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
-5.0
-
+0.1
dB
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
85.3
73
-
39.5
6.3
17.7
17.7
±0.043
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
-5.0
-
+0.1
dB
Max.
Unit
35.5
35.5
±0.043
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
+0.1
dB
・fs = 192 kHz (Quad Speed Mode)
Parameter
Symbol
Min.
Typ.
Digital Filter
±0.05 dB
0
Frequency Response
(Note 23)
−3.0 dB
79.0
Pass band
(Note 27)
PB
0
Stop band
(Note 27)
SB
171
Pass band Ripple
(Note 25)
PR
Stop band Attenuation
SA
73
(Note 23)
Group Delay
(Note 26)
GD
6.3
Digital Filter + SCF
(Note 23)
Frequency Response: 0  80.0 kHz
-5.0
Note 27. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、
PB = 0.1835  fs(@±0.05dB)、SB = 0.888  fsです。
191100096-J-00
2019/11
- 17 -
[AK4462]
Figure 4. Slow Roll-off Filter Frequency Response
Figure 5. Slow Roll-off Filter Passband Ripple
191100096-J-00
2019/11
- 18 -
[AK4462]
8.2.3. ショートディレイ・シャープロールオフフィルタ特性
(Ta = −40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V: DEM[1:0] bits = “01”(OFF): ADPE bit = “0”,
SYNCE bit = “1”, SLOW bit = “0”, SD bit = “1”, SSLOW bit = “0”)
・fs = 44.1 kHz (Normal Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 28)
Stop band
(Note 28)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  20.0 kHz
・fs = 96 kHz (Double Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 28)
Stop band
(Note 28)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  40.0 kHz
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
24.1
80
-
21.5
5.8
20.0
20.0
±0.0031
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
−0.2
-
+0.1
dB
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
52.5
80
-
46.8
5.8
43.5
43.5
±0.0031
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
−0.6
-
+0.1
dB
Max.
Unit
87.0
87.0
±0.0031
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
+0.1
dB
・fs = 192 kHz (Quad Speed Mode)
Parameter
Symbol
Min.
Typ.
Digital Filter
±0.05 dB
0
Frequency Response
(Note 23)
−3.0 dB
93.6
Pass band
(Note 28)
PB
0
Stop band
(Note 28)
SB
105
Pass band Ripple
(Note 25)
PR
Stop band Attenuation
SA
80
(Note 23)
Group Delay
(Note 26)
GD
5.8
Digital Filter + SCF
(Note 23)
Frequency Response: 0  80.0 kHz
−2.0
Note 28. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、
PB = 0.4535  fs(@±0.05dB)、SB = 0.547  fsです。
191100096-J-00
2019/11
- 19 -
[AK4462]
Figure 6. Short-delay Sharp Roll-off Filter Frequency Response
Figure 7. Short-delay Sharp Roll-off Filter Passband Ripple
191100096-J-00
2019/11
- 20 -
[AK4462]
8.2.4. ショートディレイ・スローロールオフフィルタ特性
(Ta = −40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V: DEM[1:0] bits = “01”(OFF): ADPE bit = “0”,
SYNCE bit = “1”, SLOW bit = “1”, SD bit = “1”, SSLOW bit = “0”)
・fs = 44.1 kHz (Normal Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 29)
Stop band
(Note 29)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  20.0 kHz
・fs = 96 kHz (Double Speed Mode)
Parameter
Digital Filter
±0.05 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 29)
Stop band
(Note 29)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Digital Filter + SCF
(Note 23)
Frequency Response: 0  40.0 kHz
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
38.1
82
-
19.4
4.8
11.1
11.1
±0.05
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
−5.0
-
+0.1
dB
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
0
0
83
82
-
42.1
4.8
24.2
24.2
±0.05
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
−5.0
-
+0.1
dB
Max.
Unit
48.4
48.4
±0.05
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
+0.1
dB
・fs = 192 kHz (Quad Speed Mode)
Parameter
Symbol
Min.
Typ.
Digital Filter
±0.05 dB
0
Frequency Response
(Note 23)
−3.0 dB
84.3
Pass band
(Note 29)
PB
0
Stop band
(Note 29)
SB
165.9
Pass band Ripple
(Note 25)
PR
Stop band Attenuation
SA
82
(Note 23)
Group Delay
(Note 26)
GD
4.8
Digital Filter + SCF
(Note 23)
Frequency Response: 0  80.0 kHz
−5.0
Note 29. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、
PB = 0.252  fs(@±0.05 dB)、SB = 0.864  fsです。
191100096-J-00
2019/11
- 21 -
[AK4462]
Figure 8. Short-delay Slow Roll-off Filter Frequency Response
Figure 9. Short-delay Slow Roll-off Filter Passband Ripple
191100096-J-00
2019/11
- 22 -
[AK4462]
8.2.5. 低分散ショートディレイフィルタ特性
(Ta = -40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V: DEM[1:0] bits = “01”(OFF): ADPE bit = “0”,
SYNCE bit = “1”, SLOW bit = “0”, SD bit = “1”, SSLOW bit = “1”)
・fs = 44.1 kHz (Normal Speed Mode)
Parameter
Digital Filter
±0.1 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 30)
Stop band
(Note 30)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Group Delay Distortion
Digital Filter + SCF
(Note 23)
Frequency Response: 0  20.0 kHz
・fs = 96 kHz (Double Speed Mode)
Parameter
Digital Filter
±0.1 dB
Frequency Response
(Note 23)
−3.0 dB
Pass band
(Note 30)
Stop band
(Note 30)
Pass band Ripple
(Note 25)
Stop band Attenuation
(Note 23)
Group Delay
(Note 26)
Group Delay Distortion
Digital Filter + SCF
(Note 23)
Frequency Response: 0  40.0 kHz
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
ΔGD
0
0
25.1
62.0
-
21.8
10.5
±0.12
19.2
19.2
±0.04
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
1/fs
−0.2
-
+0.1
dB
Symbol
Min.
Typ.
Max.
Unit
PB
SB
PR
SA
GD
ΔGD
0
0
54.6
62
-
47.3
10.5
±0.12
41.8
41.8
±0.04
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
1/fs
−0.6
-
+0.1
dB
Max.
Unit
83.6
83.6
±0.04
-
kHz
kHz
kHz
kHz
dB
dB
1/fs
1/fs
+0.1
dB
・fs = 192 kHz (Quad Speed Mode)
Parameter
Symbol
Min.
Typ.
Digital Filter
±0.1 dB
0
Frequency Response
(Note 23)
−3.0 dB
94.0
Pass band
(Note 30)
PB
0
Stop band
(Note 30)
SB
109.3
Pass band Ripple
(Note 25)
PR
Stop band Attenuation
SA
62
(Note 23)
Group Delay
(Note 26)
GD
10.5
Group Delay Distortion
ΔGD
±0.12
Digital Filter + SCF
(Note 23)
Frequency Response: 0  80.0 kHz
−2.0
Note 30. 通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、
PB = 0.435  fs(@±0.1dB)、SB = 0.569  fsです。
191100096-J-00
2019/11
- 23 -
[AK4462]
Figure 10. Low dispersion Short-delay Filter Frequency Response
Figure 11. Low dispersion Short-delay Filter Passband Ripple
191100096-J-00
2019/11
- 24 -
[AK4462]
8.3. DACデジタルフィルタ特性 (DSD mode, DoP mode)
(Ta = −40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V: fs = 44.1 kHz)
8.3.1. DSDD bit = “0”, DSDF bit = “0”
Parameter
DSDSEL[1:0]
20 kHz
“00”
50 kHz
100 kHz
DSD Filter
40 kHz
Frequency
“01”
100 kHz
Response
200 kHz
(Note 32)
80 kHz
“10”
200 kHz
400 kHz
160 kHz
“11”
400 kHz
800 kHz
8.3.2. DSDD bit = “0”, DSDF bit = “1”
Parameter
DSDSEL[1:0]
20 kHz
“00”
100 kHz
200 kHz
DSD Filter
Frequency
40 kHz
Response
“01”
200 kHz
(Note 32)
400 kHz
80 kHz
“10”
400 kHz
800 kHz
160 kHz
“11”
800 kHz
1600 kHz
8.3.3. DSDD bit = “1”
Parameter
DSDSEL[1:0]
Min.
Typ.
Max.
-
−0.8
−5.5
−19.9
−0.8
−5.5
−19.9
−0.8
−5.5
−19.9
−0.8
−5.5
−19.9
-
Min.
Typ.
Max.
-
−0.2
−6.3
−23.7
−0.2
−6.3
−23.7
−0.2
−6.3
−23.7
−0.8
−6.3
−23.7
-
Min.
Typ.
Max.
Unit
dB
dB
dB
dB
Unit
dB
dB
dB
dB
Unit
20 kHz
−0.2
100 kHz
−6.3
dB
200 kHz
−23.7
DSD Filter
Frequency
40 kHz
−0.2
Response
“01”
200 kHz
−6.3
dB
(Note 32)
400 kHz
−23.7
80 kHz
−0.2
“10”
400 kHz
−6.3
dB
800 kHz
−23.7
160 kHz
−0.05
“11”
500 kHz
−0.5
dB
1 MHz
−1.9
Note 31. DSD信号のピークレベルがデューティレンジ25% ~ 75%を越える信号を入力しないでくださ
い。
Note 32. 各応答は1 kHzを基準にします。
“00”
191100096-J-00
2019/11
- 25 -
[AK4462]
8.4. DC特性
(Ta = −40  105 °C: AVDD = 3.0  5.5 V, TVDD = 1.7  3.6 V; unless otherwise specified)
Parameter
Symbol
Min.
Typ.
Max.
Unit
TVDD = 1.7  3.0 V
High-Level Input Voltage
VIH
80%TVDD
V
Low-Level Input Voltage
VIL
20%TVDD
V
TVDD = 3.0  3.6 V
High-Level Input Voltage
VIH
70%TVDD
V
Low-Level Input Voltage
VIL
30%TVDD
V
High-Level Output Voltage
DZF pin:
Iout = −100 µA
VOH
TVDD−0.3
V
Low-Level Output Voltage
DZF pin:
Iout = 100 µA
VOL
0.3
V
SDA pin, 2.0 V  TVDD  3.6 V: Iout = 3 mA
VOL
0.4
V
VOL
20%TVDD
V
SDA pin, 1.7 V  TVDD  2.0 V: Iout = 3 mA
Input Leakage Current
(Note 33)
Iin
±10
A
Note 33. SMUTE pinはプルダウンされています。抵抗値は100 kΩ(Typ.)です。このため、SMUTE pinは
この仕様から除きます。
191100096-J-00
2019/11
- 26 -
[AK4462]
8.5. スイッチング特性
(Ta = −40  105 °C: AVDD = 3.0  5.5V, TVDD = 1.7  3.6 V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Master Clock Timing
Frequency
fCLK
1.8432
MHz
49.6640
Duty Cycle
dCLK
40
60
%
Minimum Pulse Width High
tCLKH
9.05
ns
Minimum Pulse Width Low
tCLKL
9.05
ns
LRCK Clock Timing
(Note 34)
Normal Mode (TDM[1:0] = “00”)
Normal Speed Mode
fsn
7.2
54
kHz
Double Speed Mode
fsd
54
108
kHz
Quad Speed Mode
fsq
108
216
kHz
Oct Speed Mode
fso
216
388
kHz
Hex Speed Mode
fsh
388
776
kHz
Duty Cycle
Duty
45
55
%
TDM128 Mode (TDM[1:0] = “01”)
Normal Speed Mode
fsn
7.2
54
kHz
Double Speed Mode
fsd
54
108
kHz
Quad Speed Mode
fsq
108
216
kHz
High time
tLRH
1/128fs
ns
Low time
tLRL
1/128fs
ns
TDM256 Mode (TDM[1:0] = “10”)
Normal Speed Mode High time
fsn
7.2
54
kHz
Double Speed Mode
fsd
54
108
kHz
High time
tLRH
1/256fs
ns
Low time
tLRL
1/256fs
ns
TDM512 Mode (TDM[1:0] = “11”)
Normal Speed Mode
fsn
7.2
54
kHz
High time
tLRH
1/512fs
ns
Low time
tLRL
1/512fs
ns
Note 34. MCLKの周波数を切り替える場合はPDN pin = “L”またはRSTN bit = “0”とし、リセットしている
期間中に切り替えて下さい。
191100096-J-00
2019/11
- 27 -
[AK4462]
Parameter
Symbol
Min.
Typ.
Max.
PCM Audio Interface Timing
Normal Mode (TDM[1:0] = “00”)
BICK Period
Normal Speed Mode
tBCK
1/256fsn
tBCK
Double Speed Mode
1/128fsd
Quad Speed Mode
tBCK
1/64fsq
tBCK
Oct Speed Mode
1/64fso
Hex Speed Mode
tBCK
1/64fsh
BICK Pulse Width Low
tBCKL
9
BICK Pulse Width High
tBCKH
9
tBLR
5
BICK “” to LRCK Edge
(Note 35)
tLRB
5
LRCK Edge to BICK “”
(Note 35)
SDTI Hold Time
tSDH
5
SDTI Setup Time
tSDS
5
TDM128 Mode (TDM[1:0] = “01”)
BICK Period
tBCK
1/128fsn
Normal Speed Mode
Double Speed Mode
tBCK
1/128fsd
tBCK
1/128fsq
Quad Speed Mode
14
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
14
14
tBLR
BICK “” to LRCK Edge
(Note 35)
14
tLRB
LRCK Edge to BICK “”
(Note 35)
5
SDTI Hold Time
tSDH
5
SDTI Setup Time
tSDS
TDM256 Mode (TDM[1:0] = “10”)
BICK Period
Normal Speed Mode
tBCK
1/256fsn
Double Speed Mode
tBCK
1/256fsd
BICK Pulse Width Low
tBCKL
14
BICK Pulse Width High
tBCKH
14
tBLR
14
BICK “” to LRCK Edge
(Note 35)
tLRB
14
LRCK Edge to BICK “”
(Note 35)
SDTI Hold Time
tSDH
5
SDTI Setup Time
tSDS
5
TDM512 Mode (TDM[1:0] = “11”)
BICK Period
Normal Speed Mode
tBCK
1/512fsn
BICK Pulse Width Low
tBCKL
14
BICK Pulse Width High
tBCKH
14
tBLR
14
BICK “” to LRCK Edge
(Note 35)
tLRB
14
LRCK Edge to BICK “”
(Note 35)
SDTI Hold Time
tSDH
5
SDTI Setup Time
5
tSDS
Note 35. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。
Unit
191100096-J-00
2019/11
- 28 -
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
[AK4462]
Parameter
Symbol
Min.
Typ.
Max.
Unit
DSD Audio Interface Timing
Sampling Frequency
fs
30
48
kHz
(DSD64 Mode,DSDSEL[1:0]bits=“00”)
DCLK Period
tDCK
1/64fs
ns
DCLK Pulse Width Low
tDCKL
144
ns
DCLK Pulse Width High
tDCKH
144
ns
DCLK Edge to DSDL/R
(Note 36)
tDDD
−20
20
ns
(DSD128 Mode,DSDSEL[1:0]bits =“01”)
DCLK Period
tDCK
1/128fs
ns
DCLK Pulse Width Low
tDCKL
72
ns
DCLK Pulse Width High
tDCKH
72
ns
DCLK Edge to DSDL/R
(Note 36)
tDDD
−10
10
ns
(DSD256 Mode,DSDSEL[1:0]bits=“10”)
DCLK Period
tDCK
1/256fs
ns
DCLK Pulse Width Low
tDCKL
36
ns
DCLK Pulse Width High
tDCKH
36
ns
DCLK Edge to DSDL/R
(Note 36)
tDDD
−5
5
ns
(DSD512 Mode,DSDSEL[1:0]bits=“11”)
DCLK Period
tDCK
1/512fs
ns
DCLK Pulse Width Low
tDCKL
18
ns
DCLK Pulse Width High
tDCKH
18
ns
DSDL/R Setup Time
tDDS
5
ns
DSDL/R Hold Time
tDDH
5
ns
Note 36. DCKB bit = “0” (default)設定時は、DCLK “”からDSDL/Rのエッジまでの時間をtDDDと規定
し、DCKB bit = “1”設定時はDCLK “↑”からDSDL/Rのエッジまでの時間をtDDDと規定します。
また、オーディオデータフォーマットがPhase Modulation フォーマット時は、DCKB bitの設
定にかかわらず、DCLK “”または “↑”からDSDL/Rのエッジまでの時間をtDDDと規定します。
191100096-J-00
2019/11
- 29 -
[AK4462]
Parameter
Symbol
Min.
Typ.
Max.
Unit
DoP Audio Interface Timing
fs
30
48
kHz
Sampling Frequency
LRCK Clock Timing
(Note 34)
DoP64 Mode
fLR
108
216
kHz
DoP128 Mode
fLR
216
388
kHz
DoP256 Mode
fLR
388
776
kHz
Duty Cycle
Duty
45
55
%
BICK Period
DoP64 Mode
(Note 37)
(DIF[2:0]bits=”01x”,”100”)
tBCK
1/(48*fLR)
ns
(DIF[2:0]bits=”101”,”11x”)
tBCK
1/(64*fLR)
ns
DoP128 Mode
(Note 37)
(DIF[2:0]bits=”01x”,”100”)
tBCK
1/(48*fLR)
ns
(DIF[2:0]bits=”101”,”11x”)
tBCK
1/(64*fLR)
ns
DoP256 Mode
(Note 37)
(DIF[2:0]bits=”01x”,”100”)
tBCK
1/(48*fLR)
ns
(DIF[2:0]bits=”101”,”11x”)
tBCK
1/(64*fLR)
ns
(x:do not care)
BICK Pulse Width Low
tBCKL
9
ns
ns
BICK Pulse Width High
tBCKH
9
ns
tBLR
5
BICK “” to LRCK Edge
(Note 35)
ns
tLRB
5
LRCK Edge to BICK “”
(Note 35)
SDTI Hold Time
tSDH
5
ns
SDTI Setup Time
tSDS
5
ns
Note 37. DoP modeでは入力オーディオフォーマットにより、再生に必要なBICK periodが異なります。
9.4.3.1 DoP mode入力データフォーマットを参照してください。
191100096-J-00
2019/11
- 30 -
[AK4462]
Parameter
Symbol
Min. Typ. Max.
Control Interface Timing (3-wire Serial Control Mode):
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
40
CDTI Hold Time
tCDH
40
CSN “H” Time
tCSW
150
tCSS
50
CSN “” to CCLK “”
tCSH
50
CCLK “” to CSN “”
2
Control Interface Timing (I C-Bus Control Mode):
SCL Clock Frequency
fSCL
400
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
Clock Low Time
tLOW
1.3
Clock High Time
tHIGH
0.6
Setup Time for Repeated Start Condition
tSU:STA
0.6
SDA Hold Time from SCL Falling
(Note 38)
tHD:DAT
0
SDA Setup Time from SCL Rising
tSU:DAT
0.1
Rise Time of Both SDA and SCL Lines
tR
0.3
Fall Time of Both SDA and SCL Lines
tF
0.3
Setup Time for Stop Condition
tSU:STO
0.6
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
50
Capacitive load on bus
Cb
400
Power-down & Reset Timing
PDN Accept Pulse Width
tAPD
150
PDN Reject Pulse Width
tRPD
30
Note 38. データは最低300 ns (SCLの立ち下がり時間) の間保持されなければなりません。
Note 39. I2C-BusはNXP B.V.の商標です。
191100096-J-00
Unit
ns
ns
ns
ns
ns
ns
ns
ns
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
pF
ns
ns
2019/11
- 31 -
[AK4462]
8.6. タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK = tCLKH x fCLK x 100,
tCLKL x fCLK x 100
1/fLR
1/fs
VIH
VIL
LRCK
tLRH
tLRL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 12. Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Figure 13. Audio Interface Timing (PCM mode, DoP mode)
191100096-J-00
2019/11
- 32 -
[AK4462]
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
VIH
DSDL
DSDR
VIL
tDDD
VIH
DSDL
DSDR
VIL
DSD Audio Interface Timing (DSD64/128/256 Mode)
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDS
tDDH
VIH
DSDL
DSDR
VIL
DSD Audio Interface Timing (DSD512 Mode)
Figure 14. Audio Interface Timing (DSD mode, DCKB bit = “0”)
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
tDDD
VIH
DSDL
DSDR
VIL
tDDD
tDDD
VIH
DSDL
DSDR
VIL
Figure 15. Audio Interface Timing (DSD mode, Phase Modulation Format, DCKB bit = “0”)
191100096-J-00
2019/11
- 33 -
[AK4462]
VIH
CSN
VIL
tCSS
tCCK
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
Figure 16. WRITE Command Input Timing (3-wire Serial Control Mode)
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
Figure 17. WRITE Data Input Timing (3-wire Serial Control Mode)
191100096-J-00
2019/11
- 34 -
[AK4462]
VIH
SDA
VIL
tBUF
tLOW
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
Figure 18. I2C-Bus Control Mode Timing
tAPD
tRPD
VIH
PDN
VIL
Figure 19. Power Down & Reset Timing
191100096-J-00
2019/11
- 35 -
[AK4462]
9.
機能説明
9.1. コントロールモード
AK4462の各機能はピン(ピンコントロールモード)、もしくはレジスタ(レジスタコントロールモード)
により制御されます(Table 1)。PS pin及びI2C pinで制御モードを設定して下さい。PS pin及びI2C pinの
設定を変更する場合は、PDN pinでAK4462をパワーダウンして下さい。パワーダウンしない場合、変更
前の設定が初期化されない為、回路が誤動作する可能性があります。ピンコントロールモード時にはレ
ジスタ設定は無効、レジスタコントロールモード時にはピンコントロールは無効になります。Table 2に
ピンコントロールモード、レジスタコントロールモードにおける機能対応表を示します。
Table 1. Pin/Register Control Mode Select (x: do not care)
I2C pin
PS pin
Control Mode
L
x
3-wire serial Register Control Mode
H
L
I2C Bus Register Control Mode
H
H
Pin Control Mode
Table 2. Function List @Pin/Register Control Mode
(Y: Available, N/A: Not available)
Pin Control
Register Control
Function
Mode
Mode
DSD Mode Select
N/A
Y
System Clock Setting Select
Y
Y
Audio Format Select
Y
Y
TDM Mode
Y
Y
Digital Filter Select
N/A
Y
De-emphasis Filter Select
N/A
Y
Digital Attenuator
N/A
Y
Zero Detection
N/A
Y
Monaural Mode
N/A
Y
Output signal select
N/A
Y
(Monaural,Channel select)
Output signal polarity select
N/A
Y
(Invert)
DSD FullScale Detect
N/A
Y
Soft Mute
Y
Y
Register Reset
N/A
Y
Clock Synchronization Function
N/A
Y
disable (default: enable)
Automatic Mode Switching
N/A
Y
(PCM/DSD, PCM/DoP)
Register Control
N/A
Y
DoP Mode Select
N/A
Y
191100096-J-00
2019/11
- 36 -
[AK4462]
9.2. D/A変換モード
AK4462は、PCMデータとDSDデータの両方をD/A変換することが可能です。DSDデータ再生時は、
DSDフォーマットデータの再生(DSD mode)のほか、DoPフォーマットデータを再生(DoP mode)するこ
とも可能です。なお、ピンコントロールモード時はPCMデータ再生(PCM mode)のみ対応します。
Table 3にPCM mode, DSD mode, DoP modeにおける機能対応表を示します。
Table 3 Function List of PCM/DSD/DoP mode @Register Control Mode
(Y: Available, N/A: Not available)
DSD
Function
Default
Addr
Bit
PCM
PCM/DSD Mode Select
PCM mode
02H
DP
PCM/DoP Mode Select
PCM mode
16H
512fs
DoP
Normal
Volume
Bypass
Normal
Volume
Bypass
Y
Y
Y
N/A
N/A
DOP
Y
N/A
N/A
Y
Y
00H
ACKS
Y
N/A
N/A
Y
Y
512fs
02H
DCKS
N/A
Y
Y
Y
Y
39kHz filter
09H
DSDF
N/A
Y
N/A
Y
N/A
Digital Filter select
@PCM mode
Short-delay
sharp roll-off
filter
01,02,
05H
SD
SLOW
SSLOW
N/A
N/A
N/A
N/A
De-emphasis Response
OFF
01H
DEM[1:0]
Y
N/A
N/A
N/A
N/A
Normal Path
06H
DSDD
N/A
Y
Y
Y
Y
32-bit MSB
00H
DIF[2:0]
Y
N/A
N/A
Y
Y
TDM Interface Format
Normal Mode
0AH
Y
N/A
N/A
N/A
N/A
Attenuation Level
0dB
03-04H
Y
Y
N/A
Y
N/A
Data Zero Detect Enable
Monaural/Stereo Mode
select
Data Invert Mode select
Disable
08H
TDM[1:0]
ATTL[7:0]
ATTR[7:0]
L, R
Y
Y
N/A
Y
N/A
Stereo
02H
MONO
Y
Y
Y
Y
Y
OFF
05H
INVL,INVR
Y
Y
Y
Y
Y
The data selection of L
channel and R channel
R channel
02H
SELLR
Y
Y
Y
Y
Y
DSD Mute Function
@ Fullscale Detected
Disable
06H
DDM
N/A
Y
Y
Y
Y
Soft Mute Enable
Normal
Operation
01H
SMUTE
Y
Y
Y
Y
Y
RSTN
Reset
00H
RSTN
Y
Y
Y
Y
Y
Enable
07H
SYNCE
Y
N/A
N/A
Y
Y
Disable
15H
ADPE
Y
Y
Y
N/A
N/A
Disable
16H
ADOPE
N/A
N/A
N/A
Y
Y
System clock setting
@PCM, DoP Mode
System clock setting
@DSD mode
Digital Filter select
@DSD mode
Path select
@ DSD mode
Audio Data Interface Format
@ PCM mode, DoP mode
Clock Synchronization
Function
Automatic Mode Switching
(PCM/DSD Mode)
Automatic Mode Switching
(PCM/DoP Mode)
Y
(Note 40)
Note 40. PCM:Oct、および、Hex Speed Mode設定時は、Super slow roll-off filterのみになります。
191100096-J-00
2019/11
- 37 -
[AK4462]
PCM/DSD/DoP モードの切り替えについては、マニュアルで切り替える方法と自動的に切り替える方法
を選択できます。設定は、ADOPE bit、DOP bit、ADPE bit、DP bit を用いて行います(Table 4)。
ADOPE bit = ”0”設定時は、DOP bitを用いてPCM modeとDoP modeのマニュアル切り替えを行うことが
できます。また、ADOPE bit = “0”、DOP bit = “0”、ADPE bit = “0”設定時は、DP bit を用いてPCM
modeとDSD modeのマニュアル切り替えを行うことができます。DOP bit、または、DP bitでモードを
切り替える場合、RSTN bit = “0”としリセットしている期間中に行って下さい。また切り替えた後は4/fs
以内にRSTN bitを変えないで下さい。モードの移行には2/fs~3/fs程度かかります。
ADOPE bit = “0”、DOP bit = “0”、ADPE bit = “1”設定時は、PCM modeとDSD modeの自動切り替え機能
が有効となり、DP bitの設定は無効化されます。#4 pinから入力される信号をモニタすることでPCM
modeかDSD modeかを判定し、モードを自動で切り替えます。自動切り替え設定に関する詳細な仕様
は、9.10 PCM/DSD モード自動切り替え機能を参照してください。
ADOPE bit = “1”設定時は、PCM modeとDoP modeの自動切り替え機能が有効となり、DOP bit、ADPE
bit、DP bitの設定は無効化されます。切り替えは、#5 SDTI pinから入力される信号をモニタすることで
PCM modeかDoP modeかを判定して行われます。詳細な仕様は、9.11 PCM/DoP モード自動切り替え
機能を参照してください。
Table 4. PCM/DSD/DoP Mode Control @Register Control Mode (x: do not care)
ADOPE
DOP
Pin Assign
ADPE
DP
D/A Conv.
bit
bit
bit
bit
Mode
#3 pin
#4 pin
#5 pin
0
PCM
BICK
LRCK
SDTI
1
DSD
DCLK
DSDL
DSDR
1
x
Auto
(PCM or DSD)
BICK
/DCLK
LRCK
/DSDL
SDTI
/DSDR
1
x
x
DoP
BICK
LRCK
SDTI
x
x
x
Auto
(PCM or DoP)
BICK
LRCK
SDTI
0
0
0
1
191100096-J-00
2019/11
- 38 -
[AK4462]
9.2.1. D/A変換モード切り替えタイミング(PCM/DSD mode マニュアル切り替え設定)
Figure 20、Figure 21にPCM/DSD modeマニュアル切り替え設定(ADOPE bit = “0”, DOP bit = “0”, ADPE
bit = “0”)における、PCM modeもしくはDSD modeの切り替えタイミングを示します。過大入力による
異音を防止するため、PCM modeからDSD modeに切り替える場合は、RSTN bit = “0”を書き込んでから
4/fs以上経過し、内部が完全にリセットされた状態になってからDSD信号を入力して下さい。DSD
modeからPCM modeに切り替える場合は、RSTN bit = “0”を書き込んでから4/fs以上経過し、内部が完
全にリセットされた状態になってからDSD信号を止めて下さい。
RSTN bit
4/fs
D/A Mode
PCM Mode
DSD Mode
0
D/A Data
PCM Data
DSD Data
“L”
Figure 20. D/A Mode Switching Timing (from PCM to DSD)
RSTN bit
4/fs
D/A Mode
DSD Mode
PCM Mode
4/fs
D/A Data
DSD Zero Data
“L”
PCM Data
Figure 21. D/A Mode Switching Timing (from DSD to PCM)
191100096-J-00
2019/11
- 39 -
[AK4462]
9.2.2. D/A変換モード切り替えタイミング(PCM/DoP mode マニュアル切り替え設定)
Figure 22、Figure 23にPCM/DoP modeマニュアル切り替え設定(ADOPE bit = “0”)における、PCM
modeもしくはDoP modeの切り替えタイミングを示します。過大入力による異音を防止するため、PCM
modeからDoP modeに切り替える場合は、RSTN bit = “0”を書き込んでから4/fs以上経過し、内部が完全
にリセットされた状態になってからDoP信号を入力して下さい。DoP modeからPCM modeに切り替え
る場合は、RSTN bit = “0”を書き込んでから4/fs以上経過し、内部が完全にリセットされた状態になって
からDoP信号を止めて下さい。
RSTN bit
4/fs
D/A Mode
PCM Mode
DoP Mode
0
D/A Data
PCM Data
DoP Data
“L”
Figure 22. D/A Mode Switching Timing (from PCM to DoP)
RSTN bit
4/fs
D/A Mode
DoP Mode
PCM Mode
4/fs
D/A Data
DoP Data
“L”
PCM Data
Figure 23. D/A Mode Switching Timing (from DoP to PCM)
191100096-J-00
2019/11
- 40 -
[AK4462]
9.2.3. DSD Play Path Select (DSD mode, DoP mode)
DSD modeおよびDoP mode使用時に、DATT・SoftMute回路とΔΣ Modulatorをバイパスして再生できま
す。DSDD bitでDSD再生パスを切り替えてください(Table 5)。
Table 5. DSD Play Path Select
DSDD bit
Mode
0
Normal Path
(default)
1
Volume Bypass
なお、Volume Bypass選択時には、DATT・SoftMute回路とΔΣ Modulatorをバイパスする為、
以下の4つの機能および関連レジスタが無効となります。
・デジタルフィルタ切替
(9.5.2 DSD mode, DoP modeを参照)
・デジタルアッテネーション
(9.7 デジタルアッテネーションを参照)
・ゼロ検出機能
(9.8.1 ゼロ検出機能を参照)
・ソフトミュート機能
(9.12 ソフトミュート機能を参照)
AOUTLP
BICK/DCLK
LRCK/DSDL
SDTI/DSDR
SCF
PCM
and
DoP
Data
Interface
AOUTLN
DATT
Soft Mute

Modulator
Bias
Vref
DSD Normal path
DSDD bit = “0”
VREFH
VREFL
AOUTRP
SCF
AOUTRN
DSD Data
Interface
DSD
Filter
DSD Volume bypass
DSDD bit = “1”
PCM / DSD
Automatic Mode Switching
Figure 24. DSD Play path
Normal path
(DSDD bit = “0”), Volume bypass (DSDD bit = “1”)
PCM / DoP
Automatic Mode Switching
DZF/SMUTE
CAD1
SDA/CDTI/TDM0
SCL/CCLK/TDM1
CAD0_I2C/CSN/DIF PS/CAD0_SPI
I2C
191100096-J-00
MCLK
2019/11
- 41 -
[AK4462]
9.3. システムクロック
9.3.1. PCM mode
PCM mode時に必要なクロックは、MCLK, BICK, LRCKです。MCLK, BICKとLRCKは同期する必要はあ
りますが位相を合わせる必要はありません。MCLKはInterpolator、ΔΣ Modulator、およびSCFの動作に
使用されます。デバイス内部におけるサンプリングスピードとMCLK周波数の分周設定は、手動設定す
る方法(Manual Setting Mode)と、デバイス内で自動設定する方法(Auto Setting Mode)があります(Table
6)。ピンコントロールモードでは、強制的にAuto Setting Modeとなります。
Table 6. System Clock Setting Mode @Register Control Mode
ACKS bit
Mode
0
Manual setting Mode
(default)
1
Auto setting Mode
動作中にMCLKが入力されない状態が最短1 μs以上続く場合は、AK4462は自動的にスタンバイ状態
(Table 43)になり、アナログ出力はHi-Zとなります。MCLKを再入力後、スタンバイ状態が解除され動作
を再開します。この時、レジスタに書き込んだ設定は保持されます。パワーダウン解除時 (PDN pin =
“L”→“H”)は MCLK, BICK, LRCKが入力されるまでスタンバイ状態で、アナログ出力はフローティング状
態(Hi-Z)です。
MCLKの周波数を切り替える場合はPDN pin = “L”またはRSTN bit = “0”とし、パワーダウンまたはリセッ
トしている期間中に切り替えて下さい。
191100096-J-00
2019/11
- 42 -
[AK4462]
9.3.1.1. Manual Setting Mode (ACKS bit = “0”)
Manual Setting Modeでは、DFS[2:0] bitsでサンプリングスピードを設定します(Table 7)。各サンプリン
グスピードでのMCLKはTable 8,Table 9で示される周波数を供給して下さい。パワーダウン解除時(PDN
pin = “L” → “H”)はManual Setting Modeに設定されます。DFS[2:0] bitsを切り替えた後は、一旦RSTN bit
でリセットして下さい。本機能はレジスタコントロールモードのみ対応しています。
DFS[2:0] bits
000
001
010
011
100
101
110
111
Table 7. Sampling Speed (Manual Setting Mode)
Sampling Speed
Sampling Rate (fs)
Normal Speed Mode
7.2 kHz  54 kHz
Double Speed Mode
54 kHz  108 kHz
Quad Speed Mode
108 kHz  216 kHz
Quad Speed Mode
108 kHz  216 kHz
Oct Speed Mode
216 kHz  388 kHz
Hex Speed Mode
388 kHz  776 kHz
Oct Speed Mode
216 kHz  388 kHz
Hex Speed Mode
388 kHz  776 kHz
(default)
Table 8. System Clock Example (Manual Setting Mode) (N/A: Not available)
LRCK
MCLK (MHz)
Sampling
Speed
fs
16fs
32fs
48fs
64fs
96fs
128fs
32.0 kHz
N/A
N/A
N/A
N/A
N/A
N/A
44.1 kHz
N/A
N/A
N/A
N/A
N/A
N/A
Normal
48.0 kHz
N/A
N/A
N/A
N/A
N/A
N/A
88.2 kHz
N/A
N/A
N/A
N/A
N/A
N/A
Double
96.0 kHz
N/A
N/A
N/A
N/A
N/A
N/A
176.4 kHz
N/A
N/A
N/A
N/A
N/A
22.5792
Quad
192.0 kHz
N/A
N/A
N/A
N/A
N/A
24.5760
352.8 kHz
N/A
11.2896 16.9344 22.5792 33.8688
N/A
Oct
384.0 kHz
N/A
12.2880 18.4320 24.5760 36.8640
N/A
705.6 kHz 11.2896 22.5792 33.8688 45.1584
N/A
N/A
Hex
768.0 kHz 12.2880 24.5760 36.8640 49.1520
N/A
N/A
LRCK
fs
32.0 kHz
44.1 kHz
48.0 kHz
88.2 kHz
96.0 kHz
176.4 kHz
192.0 kHz
352.8 kHz
384.0 kHz
705.6 kHz
768.0 kHz
Table 9. System Clock Example (Manual Setting Mode) (N/A: Not available)
MCLK (MHz)
Sampling
Speed
192fs
256fs
384fs
512fs
768fs
1024fs
1152fs
N/A
8.1920 12.2880 16.3840 24.5760 32.7680 36.8640
N/A
11.2896 16.9344 22.5792 33.8688
N/A
N/A
Normal
N/A
12.2880 18.4320 24.5760 36.8640
N/A
N/A
N/A
22.5792 33.8688 45.1584
N/A
N/A
N/A
Double
N/A
24.5760 36.8640 49.1520
N/A
N/A
N/A
33.8688 45.1584
N/A
N/A
N/A
N/A
N/A
Quad
36.8640 49.1520
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Oct
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Hex
N/A
N/A
N/A
N/A
N/A
N/A
N/A
191100096-J-00
2019/11
- 43 -
[AK4462]
9.3.1.2. Auto Setting Mode (ACKS bit = “1”)
Auto Setting Modeでは、MCLK とLRCKの入力周波数を検知し、サンプリングスピードを自動で設定し
ます(Table 10)。そのため、DFS[2:0] bitsによるサンプリングスピードの設定は不要です。各サンプリン
グスピードでのMCLKは、Table 11, Table 12で示される周波数を供給して下さい。ピンコントロールモ
ードでは、強制的にAuto Setting Modeとなります。
Table 10. Sampling Speed (Auto Setting Mode)
MCLK
Sampling Speed
1024fs
1152fs
Normal (fs  32 kHz)
512fs/256fs 768fs/384fs
Normal
256fs
384fs
Double
128fs
192fs
Quad
64fs
96fs
Oct
32fs
48fs
Hex
LRCK
fs
32.0 kHz
44.1 kHz
48.0 kHz
88.2 kHz
96.0 kHz
176.4 kHz
192.0 kHz
352.8 kHz
384.0 kHz
705.6 kHz
768.0 kHz
Table 11. System Clock Example (Auto Setting Mode) (N/A: Not available)
MCLK (MHz)
32fs
48fs
64fs
96fs
128fs
192fs
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
N/A
N/A
LRCK
fs
32.0 kHz
44.1 kHz
48.0 kHz
88.2 kHz
96.0 kHz
176.4 kHz
192.0 kHz
352.8 kHz
384.0 kHz
705.6 kHz
768.0 kHz
Table 12. System Clock Example (Auto Setting Mode) (N/A: Not available)
MCLK (MHz)
256fs
384fs
512fs
768fs
1024fs
1152fs
8.1920(*) 12.2880(*) 16.3840
24.5760
32.7680
36.8640
11.2896(*) 16.9344(*) 22.5792
33.8688
N/A
N/A
12.2880(*) 18.4320(*) 24.5760
36.8640
N/A
N/A
22.5792
33.8688
N/A
N/A
N/A
N/A
24.5760
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
191100096-J-00
Sampling
Speed
Normal
Double
Quad
Oct
Hex
Sampling
Speed
Normal
Double
Quad
Oct
Hex
2019/11
- 44 -
[AK4462]
MCLK = 256fs/384fsの時、Auto Setting Modeは8 kHz ~ 96 kHzのサンプリングレートまで対応します。
但し、54 kHz以下のサンプリングレート(Table 12中の(*))では、MCLK = 256fs/384fsでのDynamic
Range , S/Nは、MCLK = 512fs/768fsの時に比べて3 dB程度劣化します。(Table 13)
Table 13. MCLK周波数とDynamic Range , S/Nの関係(fs = 44.1kHz)
Dynamic Range, S/N
ACKS bit
MCLK
(A-weighted)
0
256fs/384fs/512fs/768fs
117 dB
1
256fs/384fs
114 dB
1
512fs/768fs
117 dB
9.3.2. DSD mode (Register Control mode only)
DSD modeで必要なクロックは、MCLK, DCLKです。MCLKとDCLKは同期する必要はありますが位相を
合わせる必要はありません。MCLK周波数はDCKS bitで設定します(Table 14)。 動作中にMCLKが止ま
った場合は、AK4462は自動的にスタンバイ状態になり、アナログ出力はHi-Zとなります。リセット解
除時(RSTN bit = “0”→“1”)はMCLKとDCLKが入力されるまでスタンバイ状態です。
Table 14. System Clock (DSD mode, fs = 32 kHz, 44.1 kHz, 48 kHz)
DCKS bit MCLK Frequency
DCLK Frequency
0
512fs
64fs/128fs/256fs/512fs (default)
1
768fs
64fs/128fs/256fs/512fs
AK4462はDSDデータストリームのDSD64, DSD128, DSD256およびDSD512に対応します。設定は
DSDSEL[1:0] bitsで行います(Table 15)。
DSDSEL[1:0]
bits
00
01
10
11
DSD
mode
DSD64
DSD128
DSD256
DSD512
Table 15. DSD data stream select
DSD data stream
DCLK
Frequency
fs = 32 kHz
fs = 44.1 kHz
fs = 48 kHz
64fs
2.048 MHz
2.8224 MHz
3.072 MHz
128fs
4.096 MHz
5.6448 MHz
6.144 MHz
256fs
8.192 MHz
11.2896 MHz
12.288 MHz
512fs
16.284 MHz
22.5792 MHz
24.576 MHz
191100096-J-00
(default)
2019/11
- 45 -
[AK4462]
9.3.3. DoP mode
DoP mode時に必要なクロックは、MCLK, BICK, LRCKです。MCLK, BICKとLRCKは同期する必要はあり
ますが位相を合わせる必要はありません。MCLK周波数はDCKS bitで設定します(Table 16)。
Table 16. Master Clock Setting (DoP Mode)
DCKS bit
MCLK Frequency
0
22.5792 or 24.576 MHz
(default)
1
33.8688 or 36.864 MHz
デバイス内部におけるサンプリングスピードとMCLK周波数の分周設定は、手動設定する方法(Manual
Setting Mode)と、デバイス内で自動設定する方法(Auto Setting Mode)があり、ACKS bitにて切り替え可
能です(Table 17)。
Table 17. System Clock Setting Mode @Register Control Mode
ACKS bit
Mode
0
Manual setting Mode
(default)
1
Auto setting Mode
191100096-J-00
2019/11
- 46 -
[AK4462]
9.3.3.1. Manual Setting Mode (DoP mode)
Manual Setting Modeでは、DOPSEL[1:0] bitsにて動作周波数を指定します(Table 18)。各レートでのMCLK
周波数はTable 19、Table 20で示される周波数を外部から供給して下さい。DOPSEL[1:0] bitsを切り替え
た場合はRSTN bitでリセットして下さい。
Table 18. DoPクロック周波数設定 (x: Do not Care)
DOPSEL
Sampling
DSD Data
LRCK
[1:0] bits
Speed
Stream (MHz)
(kHz)
2.8224
176.4
00
DoP64
(default)
3.072
192
5.6448
352.8
01
DoP128
6.144
384
11.2896
705.6
1x
DoP256
12.288
768
Table 19. System Clock Example in DoP Mode (Manual setting Mode, DCKS bit = ”0”)
(N/A: Not available)
MCLK(MHz)
Sampling
LRCK
Speed
32 LRCK 48 LRCK 64 LRCK 96 LRCK 128 LRCK 192 LRCK
176.4 kHz
N/A
N/A
N/A
N/A
22.5792
N/A
DoP64
192.0 kHz
N/A
N/A
N/A
N/A
24.5760
N/A
352.8 kHz
N/A
N/A
22.5792
N/A
N/A
N/A
DoP128
384.0 kHz
N/A
N/A
24.5760
N/A
N/A
N/A
705.6 kHz
22.5792
N/A
N/A
N/A
N/A
N/A
DoP256
768.0 kHz
24.5760
N/A
N/A
N/A
N/A
N/A
Table 20. System Clock Example in DoP Mode (Manual setting Mode, DCKS bit = “1”)
(N/A: Not available)
MCLK(MHz)
Sampling
LRCK
Speed
32 LRCK 48 LRCK 64 LRCK 96 LRCK 128 LRCK 192 LRCK
176.4 kHz
N/A
N/A
N/A
N/A
N/A
33.8688
DoP64
192.0 kHz
N/A
N/A
N/A
N/A
N/A
36.8640
352.8 kHz
N/A
N/A
N/A
33.8688
N/A
N/A
DoP128
384.0 kHz
N/A
N/A
N/A
36.8640
N/A
N/A
705.6 kHz
N/A
33.8688
N/A
N/A
N/A
N/A
DoP256
768.0 kHz
N/A
36.8640
N/A
N/A
N/A
N/A
191100096-J-00
2019/11
- 47 -
[AK4462]
9.3.3.2. Auto Setting Mode (DoP mode)
Auto Setting Modeでは、MCLK とLRCKの入力周波数を検知し、サンプリングスピードを自動で設定し
ます。そのため、DOPSEL[1:0] bitsによるサンプリングスピードの設定は不要です。各スピードでの
MCLK周波数はTable 21、Table 22に示される周波数を外部から供給して下さい。
Table 21. System Clock Example in DoP Mode (Auto setting Mode DCKS bit = ”0”)
(N/A: Not available)
MCLK(MHz)
Sampling
LRCK
Speed
32 LRCK 48 LRCK 64 LRCK 96 LRCK 128 LRCK 192 LRCK
176.4 kHz
N/A
N/A
N/A
N/A
22.5792
N/A
DoP64
192.0 kHz
N/A
N/A
N/A
N/A
24.5760
N/A
352.8 kHz
N/A
N/A
22.5792
N/A
N/A
N/A
DoP128
384.0 kHz
N/A
N/A
24.5760
N/A
N/A
N/A
705.6 kHz
22.5792
N/A
N/A
N/A
N/A
N/A
DoP256
768.0 kHz
24.5760
N/A
N/A
N/A
N/A
N/A
Table 22. System Clock Example in DoP Mode (Auto setting Mode, DCKS bit = “1”)
(N/A: Not available)
MCLK(MHz)
Sampling
LRCK
Speed
32 LRCK 48 LRCK 64 LRCK 96 LRCK 128 LRCK 192 LRCK
176.4 kHz
N/A
N/A
N/A
N/A
N/A
33.8688
DoP64
192.0 kHz
N/A
N/A
N/A
N/A
N/A
36.8640
352.8 kHz
N/A
N/A
N/A
33.8688
N/A
N/A
DoP128
384.0 kHz
N/A
N/A
N/A
36.8640
N/A
N/A
705.6 kHz
N/A
33.8688
N/A
N/A
N/A
N/A
DoP256
768.0 kHz
N/A
36.8640
N/A
N/A
N/A
N/A
191100096-J-00
2019/11
- 48 -
[AK4462]
9.4. オーディオインタフェースフォーマット
9.4.1. PCM mode
Normal Mode, TDM128/256/512 Modeの4種類のモードが選択可能です。モードの切り替えはピン
(TDM1/0 pins, DIF pin)またはレジスタ(TDM[1:0] bits, DIF[2:0] bits)にて設定可能ですが、動作中には切
り替えないでください。Mode Settingを切り替えた時はRSTN bitでリセットしてください。
9.4.1.1. 入力データフォーマット(ピンコントロールモード時)
Normal Mode(TDM1 pin = “L”, TDM0 pin = “L”)
オーディオデータはBICKとLRCKを使ってSDTI pinから2ch分のデータが入力されます。2種類のデータ
フォーマットがDIF pinで選択できます(Table 23)。全モードともMSBファースト、2’sコンプリメントの
データフォーマットでBICKの立ち上がりで取り込みます。
TDM128 Mode(TDM1 pin = “L”, TDM0 pin = “H”)
オーディオデータはBICKとLRCKを使ってSDTI pinから4ch分のデータが入力されます。ただし、取り
込むデータはFigure 42のL1, R1スロットに限定されます。BICKは128fs固定です。2種類のデータフォ
ーマットがDIF pinで選択できます(Table 23)。全モードともMSBファースト、2’sコンプリメントのデー
タフォーマットでBICKの立ち上がりで取り込みます。
TDM256 Mode(TDM1 pin = “H”, TDM0 pin = “L”)
オーディオデータはBICKとLRCKを使ってSDTI pinから8ch分のデータが入力されます。ただし、取り
込むデータはFigure 43のL1, R1スロットに限定されます。BICKは256fs固定です。2種類のデータフォ
ーマットがDIF pinで選択できます(Table 23)。全モードともMSBファースト、2’sコンプリメントのデー
タフォーマットでBICKの立ち上がりで取り込みます。
TDM512 Mode(TDM1 pin = “H”, TDM0 pin = “H”)
オーディオデータはBICKとLRCKを使ってSDTI pinから16ch分のデータが入力されます。ただし、取り
込むデータはFigure 44のL1, R1スロットに限定されます。BICKは512fs固定です。2種類のデータフォ
ーマットがDIF pinで選択できます(Table 23)。全モードともMSBファースト、2’sコンプリメントのデー
タフォーマットでBICKの立ち上がりで取り込みます。
Table 23. Audio Interface Format (@Pin Control Mode)
TDM1 TDM0
DIF
Mode
SDTI Format
LRCK
BICK
pin
pin
pin
6
L
L
L
32-bit 前詰め
H/L
64fs
Normal
2
(Note 41)
7
L
L
H
32-bit I S 互換
L/H
64fs
12
L
H
L
32-bit 前詰め
H/L
128fs
TDM128
13
L
H
H
32-bit I2S 互換
L/H
128fs
32-bit 前詰め
18
H
L
L
H/L
256fs
TDM256
19
H
L
H
32-bit I2S 互換
L/H
256fs
24
H
H
L
32-bit 前詰め
H/L
512fs
TDM512
25
H
H
H
32-bit I2S 互換
L/H
512fs
Note 41. 各チャネルに対して、設定したbit以上のBICKを入力して下さい。
191100096-J-00
Figure
Figure 30
Figure 31
Figure 32
Figure 33
Figure 35
Figure 36
Figure 38
Figure 39
(default)
2019/11
- 49 -
[AK4462]
9.4.1.2. 入力データフォーマット(レジスタコントロールモード時)
Normal Mode(TDM[1:0] bits = “00”)
オーディオデータはBICKとLRCKを使ってSDTI pinから2ch分のデータが入力されます。8種類のデータ
フォーマットがDIF[2:0] bitsで選択できます(Table 24)。全モードともMSBファースト、2'sコンプリメン
トのデータフォーマットでBICKの立ち上がりで取り込みます。Mode 2を16ビット、20ビットで使用す
る場合、また、Mode 6を16ビット、20ビット、24ビットで使用する場合はデータのないLSBには “0”を
入力して下さい。入力されたデータと再生するDACの対応に関しては、9.4.1.3 データスロット選択機
能を参照してください。
TDM128 Mode(TDM[1:0] bits = “01”)
オーディオデータはBICKとLRCKを使ってSDTI pinから4ch分のデータが入力されます。BICKは128fs固
定です。6種類のデータフォーマットがDIF[2:0] bitsで選択できます(Table 24)。全モードともMSBファ
ースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。入力されたデ
ータと再生するDACの対応に関しては、9.4.1.3 データスロット選択機能を参照してください。
TDM256 Mode(TDM[1:0] bits = “10”)
オーディオデータはBICKとLRCKを使ってSDTI pinから8ch分のデータが入力されます。BICKは256fs固
定です。6種類のデータフォーマットがDIF[2:0] bitsで選択できます(Table 24)。全モードともMSBファ
ースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。入力されたデ
ータと再生するDACの対応に関しては、9.4.1.3 データスロット選択機能を参照してください。
TDM512 Mode(TDM[1:0] bits = “11”)
オーディオデータはBICKとLRCKを使ってSDTI pinから16ch分のデータが入力されます。BICKは512fs
固定です。6種類のデータフォーマットがDIF[2:0] bitsで選択できます(Table 24)。全モードともMSBフ
ァースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。入力された
データと再生するDACの対応に関しては、9.4.1.3 データスロット選択機能を参照してください。
191100096-J-00
2019/11
- 50 -
[AK4462]
Table 24. Audio Interface Format (@Register Control Mode) (N/A: Not available)
TDM[1:0] DIF[2:0]
Mode
SDTI Format
LRCK
BICK
Figure
bits
bits
16-bit 後詰め
0
000
H/L
Figure 25
32fs
1
001
20-bit 後詰め
H/L
Figure 26
40fs
2
010
24-bit 前詰め
H/L
Figure 27
48fs
2
16-bit I S 互換
L/H
32fs
3
011
Figure 28
Normal
00
24-bit I2S 互換
L/H
48fs
(Note 42)
4
100
24-bit 後詰め
H/L
Figure 26
48fs
5
101
32-bit 後詰め
H/L
Figure 29
64fs
6
110
32-bit 前詰め
H/L
Figure 30 (default)
64fs
7
111
32-bit I2S 互換
L/H
Figure 31
64fs
000
N/A
N/A
N/A
N/A
001
N/A
N/A
N/A
N/A
8
010
24-bit 前詰め
H/L
128fs
Figure 32
2
9
011
24-bit I S 互換
L/H
128fs
Figure 33
TDM128
01
10
100
24-bit 後詰め
H/L
128fs
Figure 34
11
101
32-bit 後詰め
H/L
128fs
Figure 32
12
110
32-bit 前詰め
H/L
128fs
13
111
32-bit I2S 互換
L/H
128fs
Figure 33
000
N/A
N/A
N/A
N/A
001
N/A
N/A
N/A
N/A
14
010
24-bit 前詰め
H/L
256fs
Figure 35
15
011
24-bit I2S 互換
L/H
256fs
Figure 36
TDM256
10
16
100
24-bit 後詰め
H/L
256fs
Figure 37
17
101
32-bit 後詰め
H/L
256fs
Figure 35
18
110
32-bit 前詰め
H/L
256fs
19
111
32-bit I2S 互換
L/H
256fs
Figure 36
000
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
001
24-bit 前詰め
20
010
H/L
512fs
Figure 38
21
011
24-bit I2S 互換
L/H
512fs
Figure 39
TDM512
11
22
100
24-bit 後詰め
H/L
512fs
Figure 40
23
101
32-bit 後詰め
H/L
512fs
Figure 38
24
110
32-bit 前詰め
H/L
512fs
25
111
32-bit I2S 互換
L/H
512fs
Figure 39
Note 42. 各チャネルに対して、設定したbit以上のBICKを入力して下さい。
191100096-J-00
2019/11
- 51 -
[AK4462]
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDTI
Mode 0
15
14
6
1
0
5
14
4
3
15
16
2
1
17
0
31
15
0
14
6
5
14
1
4
15
3
16
2
1
17
0
15
31
0
14
1
BICK
(64fs)
SDTI
Mode 0
Don’t care
15
14
Don’t care
0
15
14
0
15:MSB, 0:LSB
Lch Data
Figure 25. Mode 0 Timing
Rch Data
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
0
1
0
1
BICK
(64fs)
SDTI
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDTI
Mode 4
Don’t care
23
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 26. Mode 1, 4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
BICK
(64fs)
SDTI
23
22
1
0
Don’t care
23 22
1
0
Don’t care
23
22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 27. Mode 2 Timing
191100096-J-00
2019/11
- 52 -
[AK4462]
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
0
1
BICK
(64fs)
SDTI
23
0
1
22
Don’t care
23
22
0
1
23
Don’t care
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 28. Mode 3 Timing
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK (128fs)
SDTI
31
0
1
2
12
13
14
23
1
24
0
31
31
0
1
2
12
13
14
23
1
24
0
31
0
1
BICK (64fs)
SDTI
31 30
20 19 18
8
9
0
1
31 30
20
19 18
Lch Data
8
9
0
1
31
Rch Data
31: MSB, 0:LSB
Figure 29. Mode 5 Timing
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK (128fs)
SDTI
31 30
0
1
12 11 10
2
12
13
0
14
31 30
23
24
31
0
1
12
2
11 10
12
13
0
14
31
23
24
31
0
1
BICK (64fs)
SDTI
31 30
20 19 18
9
8
1
0
31 30
Lch Data
20
19 18
9
8
1
0
31
Rch Data
31: MSB, 0:LSB
Figure 30. Mode 6 Timing
191100096-J-00
2019/11
- 53 -
[AK4462]
LRCK
0
1
2
20
21
22
33
34
63
0
1
2
20
21
22
33
34
63
24
25
31
0
1
BICK (128fs)
SDTI
31
0
1
13 12 11
2
12
0
13
14
31
24
25
31
0
1
13
2
12 11
12
0
13
14
0
1
BICK (64fs)
SDTI
0
31
21 20 19
9
8
2
1
0
31
21
20 19
Lch Data
8
9
1
2
0
Rch Data
31: MSB, 0:LSB
Figure 31. Mode 7 Timing
128 BICK
LRCK
BICK (128fs)
SDTI
Mode 8
23 22
SDTI
Mode 11/12
31 30
0
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0 31 30
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
Figure 32. Mode 8/11/12 Timing
128 BICK
LRCK
BICK (128fs)
SDTI
Mode 9
23 22
SDTI
Mode 13
31 30
0
0
23 22
0 31 30
0
23 22
0 31 30
0
23 22
23
0 31 30
0 31 30
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
Figure 33. Mode 9/13 Timing
191100096-J-00
2019/11
- 54 -
[AK4462]
128 BICK
LRCK
BICK (128fs)
SDTI
23 22
23 22
0
0
23 22
0
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 34. Mode 10 Timing
256 BICK
LRCK
BICK (256fs)
SDTI
Mode14
SDTI
Mode17,18
23 22
0
31 30
23 22
0
23 22
0 31 30
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0
0 31 30
23 22
0 31 30
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
Figure 35. Mode 14/17/18 Timing
256 BICK
LRCK
BICK (256fs)
SDTI
Mode15
SDTI
Mode19
23
0
23
31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
23
0 31 30
0
0 31 30
23
0
23
0 31 30
0
23
0 31 30
0 31
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
Figure 36. Mode 15/19 Timing
256 BICK
LRCK
BICK(256fs)
SDTI
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0
23
Figure 37. Mode 16 Timing
191100096-J-00
2019/11
- 55 -
[AK4462]
512BICK
LRCK
BICK (512fs)
SDTI
23 22
0
23 22
0
23 22
23 22
0
0
23 22
0
23 22
0
23 22
23 22
0
0
23 22
0
23 22
2
Mode 20
SDTI
31 22
0 31 22
0 31 22
R1
L1
Mode 23/24
0
23 22
23 22
0
0
23 22
0
23 22
0
23 22
23 22
0
23
0
2
0 31 22
0 31 22
R2
L2
0 31 22
0 31 22
R3
L3
0 31 22
0 31 22
R4
L4
0 31 22
0 31 22
R5
L5
0 31 22
0 31 22
R6
L6
0 31 22
0 31 22
R7
L7
0 31
0 31 22
R8
L8
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 38. Mode 20/23/24 Timing
512BICK
LRCK
BICK (512fs)
SDTI
Mode 21
SDTI
Mode 25
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
2
31 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
23 22
0
23
0
2
0 31 22
0 31 22
R1
L1
23 22
0 31 22
0 31 22
L2
R2
0 31 22
L3
0 31 22
R3
0 31 22
0 31 22
R4
L4
0 31 22
0 31 22
R5
L5
0 31 22
0 31 22
R6
L6
0 31 22
0 31 22
R7
L7
0 31
0 31 22
R8
L8
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 39. Mode 21/25 Timing
512BICK
LRCK
BICK (512fs)
SDTI
Mode 22
23 22
L1
0
23 22
2
R1
0
23 22
L2
0
23 22
R2
0
23 22
L3
0
23 22
R3
0
23 22
L4
0
23 22
0
R4
23 22
L5
0
23 22
0
2
R5
23 22
L6
0
23 22
R6
0
23 22
L7
0
23 22
R7
0
23 22
L8
0
23 22
0
23
R8
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 40. Mode 22 Timing
191100096-J-00
2019/11
- 56 -
[AK4462]
9.4.1.3. データスロット選択機能
各オーディオデータフォーマットにおける、LRCK1周期分のデータスロットをFigure 41, Figure 42,
Figure 43, Figure 44のように定義します。Table 25に示すように、AK4462はSDS[2:0] bitsで各DACの再
生するデータを選択することができます。本機能はレジスタコントロールモード時のみ有効です。
LRCK
L1
SDTI
R1
Figure 41. Data Slot in Normal Mode
128 BICK
LRCK
L1
SDTI
R1
L2
R2
Figure 42. Data Slot in TDM128 Mode
256 BICK
LRCK
SDTI
L1
R1
L2
R2
L3
R3
L4
R4
Figure 43. Data Slot in TDM256 Mode
512 BICK
LRCK
SDTI
L1
R1
L2
R2
L3
R3
L4
R4
L5
R5
L6
R6
L7
R7
L8
R8
Figure 44. Data Slot in TDM512 Mode
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- 57 -
[AK4462]
Table 25. Data Select (x: Do not care)
DAC
TDM[1:0] bits SDS[2:0] bits
Lch
Rch
Normal
00
xxx
L1
R1
TDM128
TDM256
TDM512
01
xx0
xx1
L1
L2
R1
R2
10
x00
x01
x10
x11
L1
L2
L3
L4
R1
R2
R3
R4
11
000
001
010
011
100
101
110
111
L1
L2
L3
L4
L5
L6
L7
L8
R1
R2
R3
R4
R5
R6
R7
R8
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- 58 -
[AK4462]
9.4.2. DSD mode (Register Control mode only)
オーディオデータはDCLKを使ってDSDL pin及びDSDR pinからデータが入力されます (Figure 45) 。
DSDデータはPhase Modulation フォーマット入力にも対応しています(Figure 46)。
DSD512 Mode (DSDSEL[1:0] bits = “11”)の時はPhase Modulationフォーマット入力に非対応です。
DCLKの極性はDCKB bitで反転することが可能です。DCKB bit = “0”のとき、入力されたデータはDCLK
の立ち上がりで取り込みます。DCKB bit = “1”のとき、入力されたデータはDCLKの立ち下がりで取り込
みます。
DSD mode時は、DIF[2:0] bitsの設定は無効です。
DCLK (64fs,128fs,256fs,512fs)
DCKB bit= “0”
DCLK (64fs,128fs,256fs,512fs)
DCKB bit= “1”
DSDL/R
D0
D1
D2
D3
Figure 45. DSD mode Timing
DCLK (64fs,128fs,256fs)
DCKB bit= “0”
DCLK (64fs,128fs,256fs)
DCKB bit= “1”
DSDL/R
Phase Modulation
D0
D1
D1
D2
D2
D3
Figure 46. DSD mode Timing (Phase Modulation Format)
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[AK4462]
9.4.3. DoP mode
DoP modeはPCMフォーマットを用いてDSDデータを伝送するモードです。
9.4.3.1. DoP mode入力データフォーマット
DoP modeでは、8-bitのDoPマーカースロットと16-bitのデータスロットからなる、24-bitのPCMフレーム
に1chあたりの信号が格納されており、BICKとLRCKを使ってSDTI pinから2ch分のPCMフレームが入力
されます。6種類のデータフォーマットがDIF[2:0] bitsで選択できます(Table 26)。DoP mode使用時は、
DIF[2:0] bits = “000” およびDIF[2:0] bits = “001” には設定しないでください。
全モードともBICKの立ち上がりで取り込みます。DIF[2:0] bits = “101”,”110” および”111”の32-bitフォー
マット設定で使用する際は、下位8-bitのデータスロットにはゼロを入力してください(Figure 49, Figure
50)。BICK pinには、設定したビット長と同じパルス数のBICKを入力して下さい。
Table 26. DoP入力データフォーマット設定 (N/A: Not available)
DIF[2:0]
SDTI Format
LRCK
BICK
Figure
Bits
000
N/A
N/A
N/A
N/A
001
N/A
N/A
N/A
N/A
24 pulse /
010
24-bit 前詰め
H/L
Figure 47
PCM frame
24 pulse /
011
24-bit I2S 互換
L/H
Figure 48
PCM frame
24 pulse /
100
24-bit 後詰め
H/L
Figure 47
PCM frame
32 pulse /
101
32-bit 後詰め
H/L
Figure 49
PCM frame
32 pulse /
110
32-bit 前詰め
H/L
Figure 49
PCM frame
32 pulse /
111
32-bit I2S 互換
L/H
Figure 50
PCM frame
LRCK
1
2
7
8
9
10 11
22 23 24 25 26
31 32 33 34 35
46 47 48 49
BICK
8-bit DoP Marker
SDTI
0
0 dm7 dm6
16 DSD Audio bits (Lch)
Oldest bit = t0
dm1 dm0 t0
t1
t2
8-bit DoP Marker
t13 t14 t15 dm7 dm6
24-bit PCM Frame
16 DSD Audio bits (Rch)
Oldest bit = r0
dm1 dm0 r0
r1
r2
r13 r14 r15 dm7
24-bit PCM Frame
Figure 47. 24-bit 前詰め、24-bit 後詰めフォーマット (DIF[2:0] bits = “010”, “100”)
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[AK4462]
LRCK
1
2
7
8
9
10 11
22 23 24 25 26
31 32
33 34 35
46 47 48 49
BICK
16 DSD Audio bits (Lch)
Oldest bit = t0
8-bit DoP Marker
SDTI
0
0 dm7 dm6
dm1 dm0 t0
t1
t2
t13
t14
8-bit DoP Marker
t15 dm7 dm6
24-bit PCM Frame
Figure 48. 24-bit
I2S
16 DSD Audio bits (Rch)
Oldest bit = r0
dm1 dm0 r0
r1
r2
r13 r14 r15 dm7
24-bit PCM Frame
互換フォーマット (DIF[2:0] bits = “011”)
LRCK
1
2
7
8
9
10 11
22 23 24 25 26
31 32 33 34
39 40 41 42 43
54 55 56 57 58
63 64
BICK
8-bit DoP Marker
SDTI
0
0 dm7 dm6
16 DSD Audio bits (Lch)
Oldest bit = t0
dm1 dm0 t0
t1
t2
t13 t14 t15
“0” data
0
0
0
8-bit DoP Marker
0 dm7 dm6
16 DSD Audio bits (Rch)
Oldest bit = r0
dm1 dm0 r0
32-bit PCM Frame
r1
r2
r13 r14 r15
“0” data
0
0
0
0 dm7
32-bit PCM Frame
Figure 49. 32-bit 前詰め、32-bit 後詰めフォーマット (DIF[2:0] bits = “101”, “110”)
LRCK
1
2
7
8
9
10 11
22 23 24 25 26
31 32 33 34
39 40 41 42 43
54 55 56 57 58
63 64
BICK
8-bit DoP Marker
SDTI
0
0 dm7 dm6
16 DSD Audio bits (Lch)
Oldest bit = t0
dm1 dm0 t0
t1
t2
t13
t14
t15
“0” data
0
0
0
32-bit PCM Frame
Figure 50. 32-bit
I2S
8-bit DoP Marker
0 dm7 dm6
16 DSD Audio bits (Rch)
Oldest bit = r0
dm1 dm0 r0
r1
r2
r13 r14 r15
“0” data
0
0
0
0 dm7
32-bit PCM Frame
互換フォーマット (DIF[2:0] bits = “111”)
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[AK4462]
9.4.3.2. DoPマーカー
DoPマーカーは、PCMフレームに入力された信号をDoPデータと認識するためのマーカーです。DoPマ
ーカーは、24-bitのPCMフレーム内の最初の8-bit(DoPマーカースロット)に入力し、LRCK周期中に同じ
マーカーを2フレーム分入力してください。DoPマーカーは、EVENマーカー(default:05H)とODDマーカ
ー(default:FAH)をLRCK周期ごとに交互に入力してください(Figure 51) 。
DoP modeでは、DoPマーカーが32 LRCK周期(64 PCMフレーム)以上連続で入力されると、DoP信号再生
を開始します。
DoPマーカースロットにDoPマーカー以外のコードが入力された場合の挙動は、DoP modeマニュアル設
定時(DOP bit = “1”, ADOPE bit = “0”)時とPCM/DoP モード自動切り替え機能利用時(ADOPE bit = “1”)で
異なります。DoP modeマニュアル設定時は、データは内部でゼロデータに書き換えられ、アナログ出力
は(VREFH+VREFL)/2に固定されるゼロ出力状態になります。PCM/DoP モード自動切り替え機能利用時
は、PCM modeと判定しPCM再生を行います。PCM/DoP モード自動切り替え機能の詳細な仕様は、9.11
PCM/DoP モード自動切り替え機能を参照してください。
DoPマーカー有無による通常再生状態とゼロ出力状態の遷移は即座に行われるため、状態遷移の最中に
おいて、クリックノイズが発生がする可能性があります。
LRCK pin
SDTI pin
8-bit EVEN
DoP Marker
(default:05H)
16-bit Lch
DSD data
8-bit EVEN
DoP Marker
(default:05H)
16-bit Rch
DSD data
8-bit ODD
DoP Marker
(default:FAH)
16-bit Lch
DSD data
8-bit ODD
DoP Marker
(default:FAH)
16-bit Rch
DSD data
8-bit EVEN
DoP Marker
(default:05H)
Figure 51. DoP マーカー (BICK = 48LRCK の場合)
9.4.3.3. DoPマーカー設定機能
AK4462は、DoPマーカーを選択および設定できる機能を保有しています。DMMI bit = “1”に設定すると、
DoPマーカー設定機能が有効になります(Table 27)。DMMI bit = “1”のとき、DMIE[7:0] bitsでEVENマーカ
ーを、DMIO[7:0] bitsでODDマーカーを任意に設定できます。
DMMI bit
0
1
Table 27. DoPマーカー設定
EVEN Marker
ODD Marker
05H
FAH
DMIE[7:0] bits
DMIO[7:0] bits
(default)
DoPマーカー設定機能をオンにする(DMMI bit = “1”)場合は、DoPマーカー設定レジスタDMIE[7:0] bitsお
よびDMIO[7:0] bitsを“00H”および“FFH”に設定することは禁止します。また、DMIE[7] bitとDMIO[7] bit
は異なる値に設定してください。
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[AK4462]
9.5. デジタルフィルタ
AK4462ではPCM modeで6種類, DSD modeおよびDoP modeで2種類のデジタルフィルタを設定できま
す。それぞれお好みの音質で音楽再生が可能です。
9.5.1. PCM mode
各コントロールモード、サンプリングスピードにより、Table 28およびTable 29の内容でデジタルフィ
ルタを設定することが可能です。
Table 28. Digital Filter(@PCM mode) Setting Table by Control Mode
Control Mode
Sampling
Speed
Pin
Register
Normal
Short delay sharp roll-off filter
Double
Selectable (Table 29)
(fixed)
Quad
Oct
Super slow roll-off filter (fixed)
Hex
Table 29. Digital Filter (@PCM mode) Setting Table by Control Register (x: do not care)
SSLOW bit
SD bit
SLOW bit
Mode
0
0
0
Sharp roll-off filter
0
0
1
Slow roll-off filter
0
1
0
Short delay sharp roll-off filter
(default)
0
1
1
Short delay slow roll-off filter
1
0
x
Super slow roll-off filter
1
1
x
Low dispersion short delay filter
9.5.2. DSD mode, DoP mode
DSDD bit = “0”の時、DSDF bitを設定する事により、2種のデジタルフィルタを選択可能です(Table
30)。
DSDD bit = “1”の時、選択可能なデジタルフィルタは1種類です。またDSDSEL[1:0] bits = “00”/ “01”/
“10”のときと、DSDSEL[1:0] bits = “11”のときのフィルタ特性は異なります。Table 30にfs = 44.1 kHz時
のカットオフ周波数を示します。各デジタルフィルタのカットオフ周波数はfsにトラッキングします。
Table 30. Digital Filter (@DSD mode, DoP mode) Setting Table (x: do not care)
Cut Off Frequency @fs = 44.1kHz
DSDD
bit
0
1
DSDF
bit
0
1
x
DSDSEL[1:0]
DSDSEL[1:0]
DSDSEL[1:0]
DSDSEL[1:0]
bits = “00”
bits = “01”
bits = “10”
bits = “11”
(DSD64/DoP64) (DSD128/DoP128) (DSD256/DoP256)
(DSD512)
39 kHz
76 kHz
76 kHz
78 kHz
152 kHz
152 kHz
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156 kHz
304 kHz
304 kHz
312 kHz
608 kHz
1230 kHz
(default)
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[AK4462]
9.6. ディエンファシスフィルタ (PCM mode)
AK4462はIIRフィルタによる3周波数(32 kHz, 44.1 kHz, 48 kHz)対応のディエンファシスフィルタ(50/15
μs特性)を内蔵しており、DEM[1:0] bitsでディエンファシスフィルタモードを設定できます(Table 31)。
このモードはPCM Normal Speed Modeのみ有効です。DSD mode、および、DoP mode時はディエンフ
ァシスフィルタは無効です。PCM modeとDSD mode、DoP modeを切り替えてもDEM[1:0] bitsの設定
値は保持されます。
Table 31. De-emphasis Control (Register Control Mode)
DEM[1:0] bits
Mode
00
44.1kHz
01
OFF
(default)
10
48kHz
11
32kHz
9.7. デジタルアッテネーション
AK4462はMUTEを含む0.5 dBステップ、256レベルのチャネル独立デジタルアッテネーション(ATT)を内
蔵しています (Table 32) 。出力信号はATTL[7:0] bits、ATTR[7:0] bitsをFFHに設定した時のレベルを0
dBと定義すると、0 dBから−127 dBまでアッテネーション、またはミュートします。ATT設定値を変更
した際、設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。
Table 32. Attenuation level of Digital Attenuator
ATTL[7:0] bits
Attenuation Level
Attenuation Level
ATTR[7:0] bits
(PCM mode)
(DSD mode, DoP mode)
FFH
+0 dB
+0 dB
(default)
FEH
−0.5 dB
−0.5 dB
FDH
−1.0 dB
−1.0 dB
:
:
:
03H
−126.0 dB
−126.0 dB
02H
−126.5 dB
MUTE (−∞)
01H
−127.0 dB
MUTE (−∞)
00H
MUTE (−∞)
MUTE (−∞)
ATT設定値を変更した際の遷移時間は(1コードシフトあたり遷移時間)×(|変更前のATT設定値 − 変更後
のATT設定値|)で定義されます。1コードシフトあたり遷移時間はATS[1:0] bitsで変更可能です(Table
33)
。PCM modeとDSD mode、DoP modeを切り替えてもレジスタ設定値は保持されます。
ATS[1:0]
bits
00
01
10
11
Table 33. Attenuation Transition Time Setting
1コードシフトあたり遷移時間
0 dB設定からミュートまでの時間
PCM mode DSD mode
DoP mode
PCM mode DSD mode
DoP mode
16/fs
16/fs
16 LRCK cycle
4080/fs
4080/fs
4080 LRCK cycle
8/fs
8/fs
8 LRCK cycle
2040/fs
2040/fs
2040 LRCK cycle
2/fs
2/fs
2 LRCK cycle
510/fs
510/fs
510 LRCK cycle
1/fs
1/fs
1 LRCK cycle
255/fs
255/fs
255 LRCK cycle
ATS[1:0] bits = “00”, PCM modeのとき、“FFH”(0 dB)から“00H”(MUTE)までには4080/fs(92.5 ms@fs =
44.1 kHz)かかります。PDN pinを”L”にすると、ATTL[7:0] bits、ATTR[7:0] bitsは“FFH”に初期化されま
す。リセット期間中にデジタルアッテネーションを変更した場合、リセット解除後に設定値になりま
す。リセット解除後10/fs以内にデジタルアッテネーションを変更した場合、ソフト遷移せず即座に設定
値になります。
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[AK4462]
9.8. ゼロ検出機能・DSDフルスケール検出機能
AK4462は、ゼロデータ検出機能とDSD mode時のフルスケール検出機能を保有しています。これらの
検出フラグはDZF pinより出力可能です。DDMOE bit (06H:D4)でゼロ検出フラグもしくは DSDフルス
ケール検出フラグのどちらかをDZF pinに出力するか選択できます。
出力する検出フラグは、DZFB bit (02H:D2)で信号極性の変更が可能です。なお、DZFB bit = “0”の場
合、ゼロデータ、もしくはDSDフルスケール信号を検出した時のフラグは“H”となります。Table 34に各
設定におけるDZF pin出力信号を示します。
Table 34. Output Select for DZF Pin
DDMOE bit
DZFB bit
DZF pin出力
0
ゼロ検出フラグ (“H” when detect zero)
1
ゼロ検出フラグ(“L” when detect zero)
(default)
0
0
1
1
DSDフルスケール検出フラグ
(“H” when detect DSD-full-scale)
DSDフルスケール検出フラグ
(“L” when detect DSD-full-scale)
PCM mode時にDDMOE bit = “1”に設定した場合、DZF pinには、DZFB bit = “0”の場合は“L”、 DZFB bit
= “1”の場合は“H”が出力されます。
9.8.1. ゼロ検出機能
L bitおよびR bit (08H:D7, D6)によりモニターするチャネルを選択します。両方のチャネルを選択する
ことも可能です。モニタノードはFigure 52に示すPCM, DSD再生パスのDATT Soft Muteブロックの出力
です。L bitおよびR bitで“1”を設定したチャネルのモニターノードがTable 35に定める回数連続してゼロ
の場合にIC内でゼロ検出フラグが発生します。
PCM
DSD
DoP
Table 35. Zero Detection Time
Sampling Speed
モニタ時間
Noamal/Double/Quad
8192/fs
Speed mode
Oct/Hex Speed mode
65536/fs
DSD64/128/256/512
4096/fs
DoP64/128/256
4096/fs
ゼロ検出フラグが発生した後、L bitおよびR bitで”1”に設定したチャネルのいずれかひとつでも“0”でなく
なると、ゼロ検出フラグは解除されます。
リセット状態(RSTN bit = “0”)に設定すると、即座にゼロ検出フラグが発生します。その後、RSTN bit =
“1”に設定し、リセットを解除すると 4/fs~5/fs後にゼロ検出フラグが解除されます。
PW bitを用いてスタンバイ状態(PW bit = “0”)に設定した場合は、直前のフラグの状態を保持します。
MCLK停止状態を検出してスタンバイ状態になった場合は、即座にゼロ検出フラグが発生します。
ゼロ検出フラグはDZF pinより出力可能です。また、ゼロ検出フラグの極性はDZFB bitによって決定さ
れます (Table 34) 。
DSD modeまたはDoP modeでVolume Bypassを選択した場合(Table 5)、ゼロ検出機能は無効です。この
とき、DZF pinには、DZFB bit = “0”の場合は“H”、 DZFB bit = “1”の場合は“L”が出力されます。
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[AK4462]
LDOE
TVDD
VDD18
DVSS
PDN
AVDD
AVSS
LDO
AOUTLP
BICK/DCLK
PCM
and
DoP
Data
Interface
LRCK/DSDL
SDTI/DSDR
De-emphasis
&
Interpolator
DATT
Soft Mute
SCF
AOUTLN

Modulator
PCM path (fs>216kHz)
DSD Normal path
DSDD bit “0”
Monitor Node
VREFH
Bias
Vref
VREFL
AOUTRP
SCF
AOUTRN
DSD Volume bypass
DSDD bit “1”
DSD
Filter
DSD Data
Interface
PCM / DSD
Automatic Mode Switching
Figure 52.ゼロ検出機能モニタノード
PCM / DoP
Automatic Mode Switching
9.8.2. DSD信号フルスケール検出機能 (DSD mode, DoP mode)
Clock
Divider
Control
Register
DZF/SMUTE
MCLK
Stop
Detection
CAD1 modeおよびDoP mode時に各チャネルのフルスケール信号を検出します。また、DDM
AK4462はDSD
SDA/CDTI/TDM0
bitを“1”に設定すると、フルスケール信号を検出した後にアナログ出力信号をミュートする機能が有効に
なります。DDM bitの設定はPW bit = “0”もしくはRSTN bit = “0”の最中に行ってください。
SCL/CCLK/TDM1
CAD0_I2C/CSN/DIF PS/CAD0_SPI
I2C
MCLK
Figure 53にDSD信号再生時のブロック図を示します。各チャネルの入力データは、デバイス内部に取り
込まれた後、DSD Full scale Detectブロックにてフルスケール検出が行われます。
DOP
DSDL
or
DSDR
DDM
DSDF
Analog
Output
"0"
Register
"0"
DSD_IF
(DDMT+8)
DSD
filter
"1"
"0"
DATT
Soft Mute
"1"
Delta
Sigma
"0"
SCF
"1"
"1"
Zero Data
SDTI
(DoP data)
PCM/DoP
IF
DSD
Full Scale
Detect
DML
DSDD
DMR
DDM
Mute
DDMT
Figure 53. DSD Block Diagram
LまたはRチャネルの入力データが、DDMT bitで設定された期間(Table 36)連続して“H”または“L”となっ
た場合、フルスケール検出状態になり、該当チャネルの検出信号であるDML bit、DMR bitが独立に“1”と
なります。DML bit、DMR bitはフルスケール検出中のみ“1”となり、フルスケール以外の場合、もしくは
PCM modeの場合は“0”です。DML bit、DMR bitはレジスタから読み出し可能です。
また、DDMOE bitを“1”に設定すると、フルスケール検出信号をDZF pinから出力することができます。L
bitおよびR bitのいずれか1ビットに“1”を設定した場合、該当チャンネルのDSDフルスケール信号検出フ
ラグを出力します。また、L bitおよびR bitをどちらも“0”、もしくはどちらも“1”に設定した場合、全チャ
ネルのDSDフルスケール信号検出フラグのOR信号を出力します。
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[AK4462]
DDM bit = “1”時には、いずれかのチャネルのフルスケール検出信号が“1”になると、アナログ出力は即座
にミュートされます。DDM bit = “1”時は、信号が完全にゼロにミュートされるまでの異音を回避する目
的で、DSD_IFブロック出力信号をRegisterブロックにて“DDMT bitで設定した時間+8DCLK周期”だけ
データを遅延させており、その分だけアナログ出力されるまでの遅延が大きくなります。DDMT bitの設
定はPW bit = “0”もしくはRSTN bit = “0”の最中に行ってください。
フルスケール検出されているチャネルの入力信号が1度トグルすると、フルスケール検出状態が解除さ
れます。フルスケール検出状態が解除された後の動作は、DSD信号再生パス選択レジスタDSDD bitの設
定によって異なります(Table 37)。
DSDD bit = “0” (Normal Path)設定時、フルスケール検出状態が解除されてから出力データが通常状態に
なるまでの遷移時間は、ATS[1:0] bitsの設定に従います(Table 33)。
DSDD bit = “1” (Volume Bypass)設定時、フルスケール検出状態が解除されると、出力データは即座に通
常状態に復帰します。
本機能は、PCM modeとDSD modeとの切り替え時に起こりうるフルスケール入力を想定したものであ
るため、入力信号がゼロデータからフルスケールに遷移、またはその逆の遷移の場合は過大信号入力に
よる異音が発生しませんが、入力信号が有信号状態からフルスケールに遷移、またはその逆の遷移の場
合は、データを切り替える際に異音が発生する可能性があります。
Table 36. DSD 信号フルスケール検出時間設定
DSD mode時
DDMT bit
DoP mode時
検出時間
Register遅延
検出時間
Register遅延
0
256 DCLK cycle
264 DCLK cycle
16 LRCK cycle
16.5 LRCK cycle
1
128 DCLK cycle
136 DCLK cycle
8 LRCK cycle
8.5 LRCK cycle
(default)
Table 37. DSDD bit設定と出力データ遷移時間の関係(DDM bit = “1”)
DSDD bit
Mode
Mute Transition time Mute Release time
0
Normal Path
Rapidly
As ATS[1:0] bits
(default)
1
Volume Bypass
Rapidly
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[AK4462]
DSD Full scale Data
DSDL/R pin
DSD Data
DSD Full scale Data
RSTN bit
3~4/fs
Internal RSTN bit
(1)
AOUTL/R pin
(DSDD bit=“0”)
AOUTL/R pin
(DSDD bit=“1”)
(2)
(2)
(2)
Notes:
(1) RSTN bit = “1”を設定後3~4/fs後に内部回路のリセットが解除されます。
(2) 内部回路のリセット解除後、フルスケールデータが入力されると、アナログ出力に過大信号が出力
されます。この際の動作は、DSDD bitの設定に依存しません。
Figure 54. DSDフルスケール入力時のアナログ出力波形(DDM bit = “0”の時)
DSDL/R pin
DSD Full scale Data
DSD Data
DSD Full scale Data
RSTN bit
3~4/fs
Internal RSTN bit
(1)
(2)
(2)
Full scale Detect flag
(DML or DMR)
(5)
AOUTL/R pin
(DSDD bit=”0”)
(3)
(4)
AOUTL/R pin
(DSDD bit=”1”)
Notes:
(1) RSTN bit = “1”を設定後3~4/fs後に内部回路のリセットが解除されます。
(2) 内部回路のリセット解除後、DDMT bitで定める期間連続して入力データがフルスケールになると、
内部の検出フラグが“1”になり、フルスケール検出状態になります。
(3) フルスケール検出状態になると、アナログ出力信号は強制的に(VREFL+VREFR)/2になります。
DDM bit = “1” のとき、デジタルデータの入力からアナログ出力までは、Table 36のRegister遅延分
だけ遅延するため、フルスケールデータ入力からフルスケール検出状態になるまでに異音は発生し
ません。
(4) フルスケール検出状態時に通常信号が入力されると、フルスケール検出状態が解除されます。フル
スケール検出状態解除後、Table 36のRegister遅延分の遅延を経てアナログ信号の出力が開始され
ます。
(5) アナログ信号復帰時の動作はDSDD bitの設定により異なります。DSDD bit = “0”のとき、信号の復
帰時間はATS[1:0] bitsの設定に従います(Table 33)。DSDD bit = “1”のとき、アナログ信号は即座に
復帰します。
Figure 55. DSD フルスケール入力時のアナログ出力波形(DDM bit = “1”の時)
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[AK4462]
9.9. LRチャネル出力信号選択、位相反転機能
AK4462はレジスタコントロールモード時に、MONO bit とSELLR bitで入力と出力の組み合わせを変更
できます。また、INVL bit, INVR bitを使った出力信号の位相反転機能も併せて使用可能です(Table 38)。
これらの機能はすべてのオーディオフォーマットで使用できます。
Table 38. Output Select (Register Control Mode)
Lch out
Rch out
MONO bit SELLR bit INVL bit INVR bit
(AOUTLN, AOUTLP pins)
(AOUTRN, AOUTRP pins)
0
0
Lch in
Rch in
1
0
Lch in Invert
Rch in
0
0
0
1
Lch in
Rch in Invert
1
1
Lch in Invert
Rch in Invert
0
1
1
0
1
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
Rch in
Rch in Invert
Rch in
Rch in Invert
Lch in
Lch in Invert
Lch in
Lch in Invert
Lch in
Lch in
Lch in Invert
Lch in Invert
Lch in
Lch in
Lch in Invert
Lch in Invert
0
1
0
1
0
0
1
1
Rch in
Rch in Invert
Rch in
Rch in Invert
Rch in
Rch in
Rch in Invert
Rch in Invert
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[AK4462]
9.10. PCM/DSD モード自動切り替え機能
AK4462は#4 LRCK/DSDL pinに入力される信号から、PCM modeかDSD modeかを判定し、自動的にモ
ード設定を切り替える機能を持ちます。本機能は、PDN = “H”かつレジスタコントロールモードの時
に、ADPE bitを“1”に設定すると使用可能です(Table 4)。ADPE bitを“1”に設定した場合、マニュアル設
定用のDP bitの設定は回路動作に反映されません。ADPE bitの設定はPW bit = “0”もしくはRSTN bit =
“0”の最中に行ってください。
モード切り替え時の異音を回避するため、本機能使用時は、DSDフルスケール検出時のミュート機能
DDM bitを“1”にしてください。DDM bitの設定はPW bit = “0”もしくはRSTN bit = “0”の最中に行ってくだ
さい。
ADPE bit = “1”に設定すると、PCM modeで群遅延が18/fs大きくなります。また、DDM bit = “1” に設定
すると、DSD modeで、群遅延がフルスケール検出時間設定レジスタDDMT bitの設定に従い
136~264DCLK周期大きくなります(Table 36)。
自動判定した結果はレジスタADP bitより読み出し可能です。
ADPE bit = “1”のとき、ADP bitは、PCM modeの場合は“0”を、DSD modeの場合は“1”を出力します。
ADPE bit = “0”の時、ADP bitの読み出し機能は無効であり、readすると“0”を読み出します。
なお、本機能はDSD Phase Modulationフォーマット、および、DSDデータ取り込みエッジ反転機能
(DCKB bit = “1”)に対応しません。
9.10.1. モード判定開始条件
以下に示す5つの条件のいずれかが成立すると、モードの判定を行います。これら5つのいずれも成立し
ない状態になると、モードの判定を行わず、直前のモードを保持します。
1. 全てのチャネルの入力データがADPT[1:0] bitsで定める期間連続してゼロ (Table 39)
2. アッテネーション設定、またはSMUTE bitにより全てのチャネルがADPT[1:0] bitsで定める期間連続
してミュート状態(Table 39)
3. DSD modeで動作時に、全ての入力データがDDMT bitで定める期間(Table 36)連続してフルスケール
4. PW bit = “0”
5. RSTN bit = “0”
Table 39. データがゼロになった後、モード判定を開始するまでの時間
ADPT[1:0] bits
ゼロデータ待ち時間
00
8192/fs+18/fs
(default)
01
4096/fs+18/fs
10
2048/fs+18/fs
11
1024/fs+18/fs
Note: DSD mode時、fs = 30~48 kHz
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[AK4462]
9.10.2. モード判定方法
モード判定が開始されると、#4 LRCK/DSDL pinに入力される信号から、モード判定を行います。
PCM modeからDSD modeに遷移する際は、LRCK/DSDL pinに“01101001 01101001”, “01010101
01010101”, “00110011 00110011”のいずれかのゼロコードパターンを連続して入力してください。
(Table 40)。
また、DSD modeからPCM modeに遷移する際は、LRCK/DSDL pinにN*16BICK周期(Nは1以上の整数)
でトグルするクロック、または、32BICK周期以上“L”もしくは“H”が連続するクロックを入力してくださ
い。動作シーケンスはFigure 56、Figure 57を参照ください。
これらのいずれのパターンも成立しない場合は、モードの遷移を行わず、直前のモードを保持します。
Table 40. PCM/DSD モード切替時の入力信号
#4 LRCK/DSDL pin入力信号
次のいずれかの連続ゼロコードパターンが2回連続
“01101001 01101001”
or “01010101 01010101”
or “00110011 00110011”
N*16BICK周期(Nは1以上の整数)でトグルするクロック
or 32BICK周期以上“L”もしくは“H”が連続するクロック
判定結果
DSD mode
PCM mode
モード判定はMCLK入力がなくても行われますが、MCLK停止検出機能によってAK4462はスタンバイ状
態になり、アナログ出力はHi-Zを出力します。MCLKを再投入すると、MCLK停止中に判定したモード
にしたがって動作を再開します。また、#3 BICK/DCLK pinの入力を停止した場合、直前の判定状態を保
持します。
モードが切り替わる場合、AK4462は内部で自動的に3~4/fsの間リセットした後、動作を再開します。
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[AK4462]
PDN pin
ADPE bit
RSTN bit
MCLK pin
(7)
BICK/DCLK pin
LRCK/DSDL pin
Mode Detect
Operation Enable
PCM data
“L”
SDTI/DSDR pin
(1)
(3)
“L”
DSD zero
DSD data
DSD zero
DSD data
(3)
(2)
(2)
ADP bit
(Result of Mode Detection)
Internal RSTN signal
AOUTL/R pins
3~4/fs
(5)
(4)
(4)
(6)
Hi-z
Notes:
(1) PDNpinを“L”→“H”にした後にADPE bitに“1”を設定すると、PCM/DSD モード自動切り替え機能が
使用可能となります。RSTN bitが初期値“0”のままであれば、モードの判定動作が始まります。
(2) LRCK/DSDL pin入力信号のコードパターンをモニタして、モードの判定を行います。BICK/DCLK
pin入力クロックの34サイクルかけて判定した後、LRCK/DSDL pin入力信号の立ち上がりエッジで
ADP bitがモード判定結果を反映した値になります。PCM modeではADP bit = “0”, DSD modeでは
ADP bit = “1”を出力します。MCLK入力がない状態でも判定動作を行います。
(3) ゼロ以外のデータが入力されると、判定動作を終了します。その後、すべてのチャネルの入力デー
タがADPT[1:0] bitsで定める期間連続してゼロの状態になると判定動作を開始します。
(4) PCM mode時、データが入力されてからアナログ出力されるまでの遅延時間は、ADPE bit = “0”設定
時よりも約18/fs長くなります。
(5) モードが切り替わると内部で自動的に3~4/fsの間リセットされます。
(6) DSD mode時、データが入力されてからアナログ出力されるまでの遅延時間は、DDM bit = “0”設定
時よりも長くなります。その時間はDDMT bitの設定に従います。
(7) モード判定には、BICK/DCLK pin へのクロック供給が必要です。クロックの供給がない場合、モー
ド判定は行われず、直前のモードを保持します。
Figure 56. PCM modeで立ち上げ後、DSD modeに変わる場合
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[AK4462]
PDN pin
ADPE bit
RSTN bit
MCLK pin
(9)
BICK/DCLK pin
(2)
LRCK/DSDL pin
“L”
DSD zero
DSD data
DSD zero
SDTI/DSDR pin
“L”
DSD zero
DSD data
DSD zero
Mode Detect
Operation Enable
(1)
(4)
“L”
PCM data
“L”
(4)
(3)
(3)
ADP bit
(Result of Mode Detection)
Internal RSTN signal
AOUTL/R pins
(7)
3~4/fs
(5)
(5)
Hi-z
(8)
(6)
Notes:
(1) PDN pinを“L”→“H”にした後にADPE bitに“1”を設定すると、PCM/DSD モード自動切り替え機能が
使用可能となります。RSTN bitが初期値“0”のままであれば、モードの判定動作が始まります。
(2) 立ち上げ動作時、DCLKが入力され、DSDL pinが入力されない状態では、PCM modeとして動作し
ます。
(3) LRCK/DSDL pin入力信号のコードパターンをモニタして、モードの判定を行います。BICK/DCLK
pin入力クロックの34サイクルかけて判定した後、LRCK/DSDL pin入力信号の立ち上がりエッジで
ADP bitがモード判定結果を反映した値になります。PCM modeではADP bit = “0”, DSD modeでは
ADP bit = “1”を出力します。MCLK入力がない状態でも判定動作を行います。
(4) ゼロ以外のデータが入力されると、判定動作を終了します。その後、すべてのチャネルの入力デー
タがADPT[1:0] bitsで定める期間連続してゼロの状態になると判定動作を開始します。
(5) DSD mode時、データが入力されてからアナログ出力されるまでの遅延時間は、DDM bit = “0”設定
時よりも長くなります。その時間はDDMT bitの設定に従います。
(6) DSD modeの状態でDSDデータ入力が停止した場合は、DSD modeの状態のまま動作します。この
時、AK4462内部にはフルスケールデータが入力されます。DDM bit = “1”を設定して、DSDフルス
ケール入力検出時に出力信号を自動的にミュートする機能を有効にし、過大信号出力を防止してく
ださい。
(7) モードが切り替わると内部で自動的に3~4/fsの間リセットされます。
(8) PCM mode時、データが入力されてからアナログ出力されるまでの遅延時間は、ADPE bit = “0”設定
時よりも約18/fs長くなります。
(9) モード判定には、BICK/DCLK pin へのクロック供給が必要です。クロックの供給がない場合、モー
ド判定は行われず、直前のモードを保持します。
Figure 57. DSD modeで立ち上げ後、PCM modeに変わる場合
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[AK4462]
9.11. PCM/DoP モード自動切り替え機能
AK4462はSDTI pinに入力される信号から、PCM modeかDoP modeを判定し、自動的にモード設定を切
り替える機能を持ちます。本機能は、PDN = “H”かつレジスタコントロールモードの時に、ADOPE bit
を“1”に設定すると使用可能です。ADOPE bitを“1”に設定した場合、DOP bit, ADPE bit, DP bitの設定は
回路動作に反映されません。ADOPE bitの設定はPW bit = “0”もしくはRSTN bit = “0”の最中に行ってく
ださい。
モード切り替え時のオーディオデータ誤認識による異音を回避するため、本機能使用時は、DSDフルス
ケール検出時のミュート機能 DDM bitを“1”にしてください。DDM bitの設定はPW bit = “0”もしくは
RSTN bit = “0”の最中に行ってください
ADOPE bit = “1”およびDDM bit = “1”に設定すると、DoP mode時の群遅延がDDMT bitの設定に従って
8.5~16.5LRCK周期大きくなります(Table 36)。PCM mode時の群遅延は、PCM modeマニュアル設定時
(DP bit = ADPE bit = DOP bit = ADOPE bit = “0”)と同じです。
モード判定は、DoPマーカースロットに入力されたコードが、定められたDoPマーカーと一致している
かどうかで行います。DoPマーカーと一致する状態が32LRCK周期(64 PCMフレーム分)以上連続した場
合はDoP modeと判定し、DoPマーカーと一致しない状態が一度でもある場合はPCM modeと判定しま
す。
自動判定した結果は、ADOP bitより読み出し可能です。ADOPE bit = “1”のとき、ADOP bitは、PCM
modeの場合は“0”を、DoP modeの場合は“1”を出力します。ADOPE bit = “0”の時、ADOP bitの読み出し
機能は無効であり、readすると“0”を読み出します。
Figure 58に PCM/DoP モード自動切り替え機能使用時の PCM mode と DoP mode の切り替えシーケン
ス例を示します。
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[AK4462]
PDN pin
ADOPE bit
RSTN bit
MCLK pin
BICK (PCM mode)
BICK pin
BICK (DoP mode)
BICK (PCM mode)
LRCK (DoP mode)
LRCK (PCM mode)
(7)
LRCK pin
“L”
SDTI pin
“L”
LRCK (PCM mode)
PCM data
DoP data
“L”
PCM data
“L”
(1)3~4/LRCK
Mode Detect
Operation Enable
(6)
(3)
ADOP bit
(Result of Mode Detection)
(2)
Hi-z
AOUTL/R pins
(4)
3~4/LRCK
Internal RSTN signal
(4)
(5)
(2)
(2)
Notes:
(1) PDN pinを“L”→“H”にした後にADOPE bitに“1”を設定すると、PCM/DoP モード自動切り替え機能が
使用可能となります。RSTN bit = "1"、かつ、MCLK pin, BICK pin, LRCK pinへのクロックが供給さ
れた状態が成立してから3~4LRCK周期後に、自動判定動作を開始します。
(2) PCM mode時、データが入力されてからアナログ出力されるまでの遅延時間は、PCM modeマニュ
アル設定時と同じです。
(3) SDTI pin入力信号のDoPマーカースロットをモニタして、判定を行います。DoP modeへの判定は
LRCK pin入力クロックの32サイクルかけて行い、LRCK pin入力クロックの立ち上がりエッジで
ADOP bit = “1”を出力します。MCLK入力がない状態でも判定動作を行います。
(4) モードが切り替わると内部で自動的に3~4LRCK周期の間リセットされます。
(5) DoP mode時、データが入力されてからアナログ出力されるまでの遅延時間は、ADOPE bit = “0”設
定時よりも長くなります。その時間はDDMT bitの設定に従います。
(6) SDTI pin入力信号のコードパターンをモニタして、判定を行います。PCM modeへの判定はLRCK
pin入力クロックの1サイクルで行い、LRCK pin入力信号の立ち上がりエッジでADOP bit = “0”を出
力します。AOUTL/R出力は直ちに(VREFH+VREFL)/2になります。MCLK入力がない状態でも判定
動作を行います。
(7) モード判定には、BICK pin, LRCK pinへのクロック供給が必要です。クロックの供給がない場合、
モード判定は行われず、直前のモードを保持します。クロックを入力した状態でデータ入力を停止
した場合はDoPマーカーが検知されないため、PCM modeと判定されます。
Figure 58. PCM/DoPモード自動切り替え機能使用時の切り替えシーケンス
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[AK4462]
9.12. ソフトミュート機能
AK4462はソフトミュート機能を保有しています。ソフトミュートはデジタル的に実行されます。
SMUTE pinを“H” (ピンコントロールモード時)またはSMUTE bitを“1” (レジスタコントロールモード時)
にすると、その時点のATT設定値から(ATT設定値)×(1コードシフトあたり遷移時間)で入力データが−
(“0”)までアッテネーションされます。SMUTE pinを“L” (ピンコントロールモード時)またはSMUTE bitを
“0” (レジスタコントロールモード時)にすると−状態が解除され、−からATT設定値まで、(ATT設定値)
× (1コードシフトあたり遷移時間)かけて復帰します(1コードシフトあたり遷移時間については、Table
33参照)。ソフトミュート開始後、−までアッテネーションされる前に解除されるとアッテネーション
が中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能は信号を止めずに信号源
を切り替える場合などに有効です。
ソフトミュートはDSD modeでVolume Bypass (DSDD bit = “1”)時は機能しません。
SMUTE pin or
SMUTE bit
(1)
(1)
ATT_Level
(3)
Attenuation
−
GD
GD
AOUTL/R pins
DZF pin
(Register control
mode only)
(2)
8192/fs
Notes:
(1) (ATT設定値) (1コードシフトあたり遷移時間)。例えば、ATS[1:0] bits = “00”, PCM modeのと
き、ATT設定値が“FFH”の場合は4080/fsです。
(2) 07H,08H(L bit, R bit)で設定したチャネルのデータがTable 35に定める期間連続して“0”の場合、
DZF pinは“H”になります。その後、チャネルのデータが“0”でなくなるとDZF pinが“L”になりま
す。
(3) ソフトミュート開始後、−までアッテネーションされる前に解除されるとアッテネーションが
中断され、同じサイクルでATT設定値まで復帰します。
Figure 59. Soft Mute Function
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[AK4462]
9.13. LDO
AK4462はLDOを内蔵しています。TVDDが3.0 V~3.6 Vの時、LDOE pinを“H”にするとデジタルコア回路
電源(VDD18)をLDOから供給します。Table 41にPDN pin、LDOE pinの各設定時のVDD18 pinの状態を
示します。LDOE pin = “H”のとき、PDN pinを“L”から“H”にしてパワーダウン解除すると、LDOがパワー
アップし、VDD18に電源(1.8V Typ.)を供給します。LDO使用時にはVDD18 pinに1 μF (±50%:温特込み)
のコンデンサを付加して下さい。LDOの立ち上がりには最大2 msかかります。
PDN
LDOE
x
L
Table 41. LDO select mode (x: do not care)
TVDD
VDD18
1.7~3.6 V
LDOオフ。VDD18に1.7~1.98 Vを外部から供給。
L
H
3.0~3.6 V
H
H
3.0~3.6 V
500 Ω Pull-down
LDOオン。LDOが1.8 Vを出力。
(他のデバイスとは接続しないで下さい)
LDOが動作中(LDOE pin = “H”)にTable 42に示す2項目いずれかの異常が生じた際、AK4462はエラーを
検出します。エラーが発生した場合、LDOはパワーダウン状態となり、デジタルコア回路に電源が供給
されません。この時、アナログ信号出力はHi-Zになり、SDA pinはHi-Zになります(I2Cバスコントロール
モードではACKを出力しなくなります)。エラー検出状態から復帰する場合は一旦PDN pinを“L”にしてパ
ワーダウンした後、PDN pinを“H”にしてパワーアップして下さい。
Table 42. エラー検出
エラー判定条件
No
エラー検出項目
1
LDO過電圧検出
LDO出力ピンの電圧が過電圧判定閾値を超えた場合、エラーと判定。
判定閾値: 2.35 V (Typ.)
2
LDO過電流検出
LDOの出力段を流れる電流が過電流判定閾値を超えた場合、エラーと
判定。
判定閾値: 108 mA (Typ.)
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[AK4462]
9.14. パワーアップ/ダウンシーケンス
AK4462はPDN pinが“L”の時にパワーダウン状態になります。パワーダウン状態になると、全ての回路
は停止し、初期化され、アナログ出力はフローティング状態(Hi-Z)になります。電源投入時には全ての
電源を立ち上げた後、150 ns以上PDN pin = “L”として回路の初期化を行って下さい。初期化を行わなか
った場合、回路が誤動作する可能性があります。PDN pinを“L”から“H”にすることでパワーダウンが解除
されます。パワーダウン解除後、LDOを使用する場合(LDOE pin = “H”)はLDOが立ち上がり、クロック
が投入されるまでアナログ出力はフローティング状態(Hi-Z)です。
9.14.1. ピンコントロールモードの場合(PS pin = “H”かつI2C pin = “H”)
PDN pinを“H”にした後、必要なクロック(MCLK, LRCK, BICK)を供給すると、全ての回路が立ち上がり
ます。Figure 60に内部LDO使用時(LDOE pin = “H”時)のパワーアップ/ダウンシーケンス例を示します。
Power
(TVDD)
Power
(AVDD)
(1)
(6)
Reference Voltage
(VREFH)
PDN pin
(2)
VDD18 pin
Internal PDN signal
(3)
Internal State
Normal Operation
Reset
“0”data
SDTI pin
“0”data
GD
AOUTL/R pins
(7)
Clock In
(8)
Hi-Z
Reset
GD
(4)
(4)
Hi-Z
(7)
(8)
MCLK, LRCK, BICK
External
Mute
(5)
Mute ON
Mute ON
Notes:
(1) VREFHリファレンス電圧は、AVDDの立ち上げと同時、または立ち上げ後に入力してください。
AVDDとTVDDの立ち上げ順に制約はありません。
(2) PDN pin = “L”の状態でAVDD, TVDDを投入し、投入後もPDN pinを150 ns以上“L”にして下さい。
(3) LDOE pin = “H”の時、PDN pinが“H”になった直後から、VDD18 pin出力電圧(内部LDOにて生成)
が立ち上がります。また、PDN pinが“H”になって最大2 ms後にIC内部のPDN信号が立ち上がり、内
部回路が動作を開始します。
(4) 内部PDN信号のエッジ(“ ”)でクリックノイズが出力されることがあります。このノイズはデータ
が“0”の場合でも出力されます。
(5) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートして下さい。
(6) VREFHリファレンス電圧は、AVDDの立ち下げ前、または立ち下げと同時に入力を停止してくださ
い。AVDDとTVDDの立ち下げ順に制約はありません。
(7) パワーダウン時、アナログ出力はHi-Zです。
(8) TVDDが立ち上がっていない時、クロックは入力しないで下さい。
Figure 60. Power-up/down sequence example (Pin Control Mode, LDOE pin = “H”)
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[AK4462]
Figure 61 に内部 LDO 不使用時(LDOE pin = “L”時)のパワーアップ/ダウンシーケンス例を示します。
Power
(TVDD)
(1)
(6)
Power
(VDD18)
(2)
Power
(AVDD)
(1)
(6)
Reference Voltage
(VREFH)
PDN pin
Internal PDN signal
(3)
Internal State
Normal Operation
Reset
“0”data
SDTI pin
“0”data
GD
AOUTL/R pins
(7)
Clock In
(8)
Hi-Z
Reset
GD
(4)
(4)
Hi-Z
(7)
(8)
MCLK, LRCK, BICK
External
Mute
(5)
Mute ON
Mute ON
Notes:
(1) TVDDは、VDD18と同時または先に立ち上げてください。AVDDとTVDD、およびAVDDとVDD18の
立ち上げ順に制約はありません。また、VREFHリファレンス電圧は、AVDDの立ち上げと同時、ま
たは立ち上げ後に入力してください。
(2) PDN pin = “L”の状態でAVDD, TVDD, VDD18を投入し、電源投入後もPDN pinを150 ns以上“L”にし
て下さい。
(3) LDOE pin = “L”の時、PDN pinが“H”になって最大1 μs後にIC内部のPDN信号が立ち上がり、内部回
路が動作を開始します。
(4) 内部PDN信号のエッジ(“ ”)でクリックノイズが出力されることがあります。このノイズはデータ
が“0”の場合でも出力されます。
(5) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートして下さい。
(6) TVDDは、VDD18と同時または後に立ち下げてください。AVDDとTVDD、およびAVDDとVDD18
の立ち下げ順に制約はありません。VREFHリファレンス電圧は、AVDDの立ち下げ前、または立ち
下げと同時に入力を停止してください。
(7) パワーダウン時、アナログ出力はHi-Zです。
(8) TVDDが立ち上がっていない時、クロックは入力しないで下さい。
Figure 61. Power-up/down sequence example (Pin Control Mode, LDOE pin = “L”)
191100096-J-00
2019/11
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[AK4462]
9.14.2. レジスタコントロールモードの場合(PS pin = “L”かつI2C pin = “H”、もしくはI2C pin = “L”
Figure 62に内部LDO使用時(LDOE pin = “H”時)のパワーアップ/ダウンシーケンス例を示します。PDN
pinを“H”にした後、LDOが立ち上がり、コントロールレジスタへのアクセスが可能になります。その後
必要なクロック(PCM mode時はMCLK, LRCK, BICK、DSD mode時はMCLK, DCLK)を供給すると動作
を開始します。この時アナログ出力はアナログコモン電圧(VREFH+VREFL) /2を出力します。RSTN bit
= “1”を書き込むとAK4462は通常動作に移行します。
Power
(TVDD)
Power
(AVDD)
(1)
Reference Voltage
(7)
(VREFH)
PDN pin
(2)
VDD18 pin
≤ 2 ms
Internal PDN signal
(3)
Register accessible
RSTN bit
(6)
Internal State
(Digital Core)
(6)
Normal Operation
Reset
SDTI pin
or DSDL/R pin
“0”data
“0”data
GD
AOUTL/R pins
Clock In
(9)
Hi-Z
(4)
Reset
GD
(4)
Hi-Z
(10)
(9)
(10)
MCLK, LRCK, BICK
DZF pin
External
Mute
(8)
(8)
(5)
Mute ON
Mute ON
Notes:
(1) VREFHリファレンス電圧は、AVDDの立ち上げと同時、または立ち上げ後に入力してください。
AVDDとTVDDの立ち上げ順に制約はありません。
(2) PDN pin = “L”の状態でAVDD,TVDDを投入し、投入後もPDN pinを150 ns以上“L”にして下さい。
(3) LDOE pin = “H”の時、PDN pinが“H”になった直後から、VDD18 pin出力電圧(内部LDOにて生成)
が立ち上がります。また、PDN pinが“H”になって最大2 ms後にIC内部のPDN信号が立ち上がり、コ
ントロールレジスタへのアクセスが可能になります。
(4) 内部PDN信号のエッジ(“ ”)でクリックノイズが出力されることがあります。これはデータ“0”でも
出力されます。
(5) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートして下さい。
(6) RSTN bitにリセット命令を書き込んでから有効となるまでに3~4/fsかかります。また、リセット解
除命令の時は有効となるまでに3~4/fsかかります。
(7) VREFHリファレンス電圧は、AVDDの立ち下げ前、または立ち下げと同時に入力を停止してくださ
い。AVDDとTVDDの立ち下げ順に制約はありません。
(8) パワーダウン時、DZF pinは“L”になります。
(9) パワーダウン時、アナログ出力はHi-Zです。
(10) TVDDが立ち上がっていないとき、クロックは入力しないで下さい。
Figure 62. Power-up/down sequence example (Register Control Mode, LDOE pin = “H”)
191100096-J-00
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[AK4462]
Figure 63 に内部 LDO 不使用時(LDOE pin = “L”時)のパワーアップ/ダウンシーケンス例を示します。
Power
(TVDD)
(1)
(7)
Power
(VDD18)
(2)
Power
(TVDD)
(1)
(7)
Reference Voltage
(VREFH)
PDN pin
≤ 1 μs
Internal PDN Signal
(3)
Register accessible
RSTN bit
(6)
Internal State
(Digital Core)
Reset
(6)
Normal Operation
SDTI pin
or DSDL/R pin
“0”data
“0”data
GD
AOUTL/R pins
Clock In
MCLK, LRCK, BICK
DZF pin
External
Mute
(9)
Hi-Z
(4)
Reset
GD
(4)
Hi-Z
(10)
(9)
(10)
(8)
(8)
(5)
Mute ON
Mute ON
Notes:
(1) TVDDは、VDD18と同時または先に立ち上げてください。AVDDとTVDD、およびAVDDとVDD18の
立ち上げ順に制約はありません。また、VREFHリファレンス電圧は、AVDDの立ち上げと同時、ま
たは立ち上げ後に入力してください。
(2) PDN pin = “L”の状態でAVDD,TVDD,VDD18を投入し、電源投入後もPDN pinを150 ns以上“L”にし
て下さい。
(3) LDOE pin = “L”の時、PDN pinが“H”になって最大1 μs後にIC内部のPDN信号が立ち上がり、コント
ロールレジスタへのアクセスが可能になります。
(4) 内部PDN信号のエッジ(“ ”)でクリックノイズが出力されることがあります。このノイズはデータ
が“0”の場合でも出力されます。
(5) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートして下さい。
(6) RSTN bitにリセット命令を書き込んでから有効となるまでに3~4/fsかかります。また、リセット解
除命令の時は有効となるまでに3~4/fsかかります。
(7) TVDDは、VDD18と同時または後に立ち下げてください。AVDDとTVDD、およびAVDDとVDD18
の立ち下げ順に制約はありません。VREFHリファレンス電圧は、AVDDの立ち下げ前、または立ち
下げと同時に入力を停止してください。
(8) パワーダウン状態(PDN pin = “L”)では、DZF pinは“L”になります。
(9) パワーダウン時、アナログ出力はHi-Zです。
(10) TVDDが立ち上がっていないとき、クロックは入力しないで下さい。
Figure 63. Power-up/down sequence example (Register Control Mode, LDOE pin = “L”)
191100096-J-00
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[AK4462]
9.15. パワーダウン・スタンバイ・リセット機能
AK4462にはTable 43に示すような、PDN pinによるパワーダウン状態、MCLK停止またはPW bitによる
スタンバイ状態、RSTN bitによるリセット状態といった動作休止状態があります。
Table 43. Power Down, Standby, & Reset function (x: do not care)
MCLK
PDN
RSTN DIGITAL ANALOG
LDO /
PW bit
pin
供給
bit
Block
Block
Register
State
Analog Output
L
x
x
x
OFF
OFF
OFF
Hi-Z
H
なし
x
x
OFF
OFF
ON
Hi-Z
H
あり
0
x
OFF
OFF
ON
Hi-Z
リセット
H
あり
1
0
OFF
ON
ON
(VREFH
+VREFL)/2
通常動作
H
あり
1
1
ON
ON
ON
Signal output
パワーダウン
スタンバイ
9.15.1. MCLK停止によるスタンバイシーケンス
AK4462は、動作中(PDN pin = “H”) にMCLKが入力されない状態が最短1 μs続くとクロック停止状態と
判定し、MCLK停止検出回路、コントロールレジスタおよびLDO(LDOE pin = “H”時)を除くすべての回路
がスタンバイ状態になります。この時、アナログ出力はフローティング状態(Hi-Z)になります。MCLKを
再入力後、PW bit = “1”、RSTN bit = “1”であり、BICK(PCM modeの場合)あるいはDCLK(DSD modeの
場合)が入力されれば動作を再開します。MCLKを停止しているときは、ゼロ検出機能は動作しません。
Figure 64にMCLK停止によるスタンバイシーケンス例を示します。
PDN pin
(4)
MCLK pin
MCLK Stop
(1)
Internal
State
Normal Operation
(1)
Standby
SDTI pin
or DSDL/R pins
Normal Operation
(3)
GD
(2)
AOUTL/R pins
Hi-Z
Notes:
(1) MCLKが検出されない状態が最短1 μs続くと停止状態と判定し、スタンバイ状態になります。
(2) スタンバイ状態になると、アナログ出力はフローティング状態(Hi-Z)になります。
(3) MCLKを停止、再供給する際は、“0”データを入力しておくことでクリックノイズを軽減できま
す。
(4) MCLK停止によるスタンバイ状態から復帰する際は、MCLKを再供給して下さい。PDN pinによる
パワーアップシーケンスは不要です。
Figure 64. MCLK停止によるスタンバイシーケンス例
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[AK4462]
9.15.2. PW bitによるスタンバイシーケンス
PW bitを“0”にするとコントロールレジスタおよびLDO(LDOE pin = “H”時)を除くすべての回路が動作停
止状態になります。この時、コントロールレジスタにアクセスすることは可能です。アナログ出力はフ
ローティング状態(Hi-Z)になります。Figure 65にPW bitによるスタンバイシーケンスを示します。
PW bit
RSTN bit
Internal
State
(1)
(6)
Standby
Normal Operation
SDTI pin
or DSDL/R pins
Normal Operation
“0” data
GD
AOUTL/R pins
GD
(3)
Hi-Z
(2)
(2)
DZF pin
(5)
External
MUTE
(4)
Notes:
(1) PW bitに”0”を書き込むと即座にスタンバイ状態になります。
(2) PW bitエッジ(“ ”)でクリックノイズが出力されることがあります。このノイズはデータが“0”の
場合でも出力されます。
(3) PW bit = “0”時、アナログ出力はフローティング状態(Hi-Z)です。
(4) クリックノイズ(2)又はHi-Z出力(3)が問題になる場合はアナログ出力を外部でミュートして下さ
い。
(5) スタンバイ状態(PW bit = “0”)になると、ゼロ検出フラグは直前の状態を保持します。L bit = “1”, R
bit = “1”, DZFB bit = “0”の時の動作を示しています。
(6) PW bitに“1”を書き込んだ場合は、スタンバイ状態が解除されるまでに2~3/fsかかります。
Figure 65. PW bitによるスタンバイシーケンス例 (Register Control Mode)
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[AK4462]
9.15.3. RSTN bitによるリセット
RSTN bitを“0”にするとコントロールレジスタ、クロック分周回路を除くデジタル回路がリセットされま
す。この時、コントロールレジスタの設定値は保持され、アナログ出力は(VREFH+VREFL)/2 Vにな
り、DZF pinは“H”になります (詳細は9.8.1 ゼロ検出機能参照) 。Figure 66にRSTN bitによるリセット
シーケンスを示します。
RSTN bit
3~4/fs (1)
3~4/fs (1)
Internal
RSTN signal
Internal
State
Normal Operation
Normal Operation
Digital Block Reset
SDTI pin
or DSDL/R pins
“0” data
GD
GD
(2)
(4)
(2)
AOUTL/R pins
1/fs
DZF pin
(5)
External
MUTE
(3)
Notes:
(1) RSTN bitにリセット命令を書き込んでから有効となるまでに3~4/fs かかります。また、リセット
解除命令のときは有効となるまでに3~4/fsかかります。
(2) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されることがあります。このノイズはデー
タが“0”の場合でも出力されます。
(3) クリックノイズ(2)が問題になる場合はアナログ出力を外部でミュートして下さい。
(4) RSTN bit = “0”の時、アナログ出力は(VREFH+VREFL)/2 Vになります。
(5) DZFB bit = “0”, DDMOE bit = “0”かつ、L bit, R bit のいずれか一つ以上が “1”の時の動作を示して
います。DZF pinはRSTN bitの立ち下がりエッジで“H”になり、LSI内部のRSTN bitの立ち上がりエ
ッジの1/fs後“L”になります。
Figure 66. リセットタイミング例 (Register Control Mode)
191100096-J-00
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- 84 -
[AK4462]
9.16. 同期化機能(PCM mode, DoP mode)
AK4462は同期化機能を保有しています。AK4462を複数使用する場合に本機能を使用すると、各デバイ
ス間の群遅延を4/256fs以内に揃えることが可能です。
PCM mode時に、全てのチャネルの入力データが8192回連続して“0”の場合、アッテネーション設定に
より両方のチャネルのデータが8192回連続して“0”になった場合、もしくはRSTN bit = “0”の場合に、ク
ロック同期化動作を行います。PCM mode時はLRCKの立ち上がりエッジ(データフォーマットがI2S互換
の場合は立ち下がりエッジ)に同期させます。この時アナログ出力は(VREFH+VREFL)/2 Vになります。
本機能はレジスタコントロールモード時にSYNCE bit = “0”を設定すると無効になります。Figure 67に入
力データが8192回連続して“0”の場合の同期化シーケンス、Figure 68にRSTN bitを用いた同期化シーケ
ンスを示します。
“0” data
SDTI pin
SMUTE bit
or SMUTE pin
(5)
(5)
ATT_Level
Attenuation
−
GD
GD
(3)
AOUTL/R pins
SYNC Operation
Enable
(1)
8192/fs
8192/fs
(2)
(2)
Internal Counter
Reset
Internal Data
“0” force enable
GD
(6)
8~10/fs (4)
Notes:
(1) 全てのチャネルの入力データが8192回連続して“0”の場合、同期化機能は有効になります。
(2) 同期化を確実に行うため、同期化機能が有効になってから最低500 μsはゼロデータ入力を保って
ください。
(3) 内部カウンタリセット時は8/fs~10/fsの間、ΔΣ Modulatorの入力データを強制的に“0”に固定しま
す。
(4) 内部カウンタリセット時にクリックノイズが出力されることがあります。このノイズはデータが
“0”の場合でも出力されます。クリックノイズが問題になる場合はアナログ出力を外部でミュート
して下さい。
(5) ATTの遷移時間については9.7 デジタルアッテネーションを参照して下さい。
(6) 内部クロックと外部クロック入力が同期している場合は、同期化機能が有効であってもカウンタ
リセットはされません。
Figure 67. 入力データが8192回連続して“0”の場合の同期化シーケンス
191100096-J-00
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[AK4462]
RSTN bitを“0”にすると、3/fs~4/fs後にデジタル回路がリセットされ、同期化機能は有効になります。
(6)
RSTN bit
3~4/fs (3)
3~4/fs (3)
Internal
RSTN signal
Internal
State
Normal Operation
Normal Operation
Digital Block Reset
“0” data
SDTI pin
(1)
GD
GD
(5)
AOUTL/R pins
(5)
force “0” (4)
2/fs (2)
SYNC Operation
Enable
(2)
Internal Counter
Reset
Internal Data
“0” force enable
2~3/fs (4)
Notes:
(1) デジタル入力に対してアナログ出力は群遅延(GD)を持つため、RSTN bitに“0”を書き込む際は群遅
延期間以上の間無入力状態にしておくことを推奨します。
(2) 同期化機能は、RSTN bitの立ち下がりエッジで有効になり、内部RSTN信号の立ち上がりエッジ
の2/fs後無効になります。
(3) RSTN bitを書き込んでからLSI内部のRSTN信号が変化するまでの立ち下がり時に3~4/fsかかりま
す。また、立ち上がり時に3~4/fsかかります。同期化機能はRSTN bit = “0”の書き込みと同時に有
効になるため、LSI内部のRSTN信号が“0”に変化する前に内部カウンタがリセットされる場合があ
ります。
(4) 内部カウンタリセット時は2/fs~3/fsの間、ΔΣ Modulatorの入力データを強制的に“0”に固定しま
す。
(5) 内部RSTN信号のエッジ(“ ”)や内部カウンタリセット時にクリックノイズが出力されることがあ
ります。このノイズはデータが“0”の場合でも出力されます。クリックノイズが問題になる場合は
アナログ出力を外部でミュートして下さい。
(6) 同期化を確実に行うため、同期化機能が有効になってから最低500 μsはリセット状態を保ってく
ださい。
Figure 68. RSTN bitを用いた同期化シーケンス(Register Control Mode)
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- 86 -
[AK4462]
9.17. レジスタコントロールインタフェース
9.17.1. 3線シリアルコントロールモード (I2C pin = “L”)
3線シリアルコントロールモードでは3線式I/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデ
ータはChip address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5bit)とControl data (MSB first, 8-bit)で構成されます。データ送信側はCCLKの“↓”で各ビットを出力し、受
信側は“↑”で取り込みます。データの書き込みはCSNの“↑”で有効になります。CCLKのクロックスピード
は5 MHz (Max.)です。
PDN pinを“L”にすると内部レジスタ値が初期化されます。また、レジスタコントロールモードでは
RSTN bitに“0”を書き込むとコントロールレジスタ、クロック分周回路を除くデジタル部がリセットされ
ます。但し、この時レジスタの内容は初期化されません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1/C0:
R/W:
A4/A3/A2/A1/A0:
D7/D6/D5/D4/D3/D2/D1/D0:
Chip Address (C1 bit = CAD1 pin, C0 bit = CAD0 pin)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 69. Control I/F Timing
Notes:
(1) 3線式コントロールモード時、AK4462はデータ読み出しをサポートしません。
(2) PDN pin = “L”時、コントロールレジスタへの書き込みはできません。
(3) CSNが“L”期間中にCCLKの“”が15回以下または17回以上の場合にはデータは書き込まれません。
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- 87 -
[AK4462]
9.17.2. I2Cバスコントロールモード (I2C pin = “H”, PS pin = “L”)
AK4462のI2Cバスコントロールモードのフォーマットは、高速モード(Max.400 kHz,Ver1.0)に対応して
います。
9.17.2.1. WRITE命令
I2Cバスコントロールモードにおけるデータ書き込みシーケンスをFigure 70に示します。バス上のICへ
のアクセスには、最初に開始条件(Start Condition)を入力します。SCLラインが“H”の時にSDAラインを
“H”から“L”にすると、開始条件が作られます(Figure 76)。開始条件の後、スレーブアドレスが送信され
ます。このアドレスは7-bitから構成され、8bit目にはデータ方向ビット(R/W)が続きます。上位5-bitは
“00100”固定、次の2-bitはアクセスするICを選ぶためのアドレスビットで、CAD1 pin, CAD0_I2C pinに
より設定されます(Figure 71)。アドレスが一致した場合、AK4462は確認応答(Acknowledge)を生成し、
命令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければな
りません(Figure 77)。R/Wビットが“0”の場合はデータ書き込み、R/Wビットが“1”の場合はデータ読み出
しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8-bit、MSB firstで構成され、上位3bitは“0”固定です(Figure 72)。第3バイト以降はコントロールデータです。コントロールデータは8-bit、
MSB firstで構成されます(Figure 73)。AK4462は、各バイトの受信を完了するたびに確認応答を生成し
ます。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLライン
が“H”の時にSDAラインを“L”から“H”にすると、停止条件が作られます(Figure 76)。
AK4462は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条
件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ
アドレスに格納されます。アドレス“19H”を越えるデータを送ると、内部レジスタに対応するアドレス
カウンタはロールオーバし、アドレス“00H”から順に格納されます。
クロックが“H”の間は、SDAラインの状態は一定でなければなりません。データラインが“H”と“L”の間で
状態を変更できるのは、SCLラインのクロック信号が“L”の時に限られます(Figure 78)。SCLラインが“H”
の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+1)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 70. I2Cバスコントロールモードのデータ書き込みシーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD1, CAD0はpinにより設定)
Figure 71. 第1バイトの構成
0
0
0
A4
A3
A2
Figure 72. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 73. 第3バイト以降の構成
191100096-J-00
2019/11
- 88 -
[AK4462]
9.17.2.2. READ命令
R/Wビットが“1”の場合、AK4462はREAD動作を行います。指定されたアドレスのデータが出力された
後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、
次のアドレスのデータを読み出すことができます。アドレス“19H”のデータを読み出した後、さらに次
のアドレスを読み出す場合にはアドレス“00H”のデータが読み出されます。AK4462はカレントアドレス
リードとランダムリードの2つのREAD命令を持っています。
9.17.2.2.1. カレントアドレスリード
AK4462は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ
れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の
アドレス値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが“n”であ
り、その後カレントアドレスリードを行った場合、アドレス“n+1”のデータが読み出されます。カレント
アドレスリードでは、AK4462はREAD命令のスレーブアドレス(R/W = “1”)の入力に対して確認応答を生
成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1
つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、
READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+2)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 74. CURRENT ADDRESS READ 命令
9.17.2.2.2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する
必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブア
ドレス(R/Wbit = “0”)、読み出すアドレスを順次入力します。AK4462がこのアドレス入力に対して確認
応答を生成した後、再送条件、READ命令のスレーブアドレス(R/W bit = “1”)を入力します。AK4462は
このスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部
アドレスカウンタを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成
せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
A
R
T
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
S
A
C
K
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 75. RANDOM ADDRESS READ 命令
191100096-J-00
2019/11
- 89 -
[AK4462]
SDA
SCL
S
P
start condition
stop condition
Figure 76. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 77. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 78. I2Cバスでのビット転送
191100096-J-00
2019/11
- 90 -
[AK4462]
9.18. レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
13H
14H
15H
16H
17H
18H
19H
Register
Name
Control 1
Control 2
Control 3
Lch ATT
Rch ATT
Control 4
DSD1
Control 5
Control 6
DSD2
Control 7
Control 8
READONLY1
READONLY2
READONLY3
READONLY4
READONLY5
READONLY6
READONLY7
READONLY8
READONLY9
Control 12
DoP1
DoP2
DSD
MARKERE
DSD
MARKERO
D7
D6
D5
D4
D3
D2
D1
D0
default
ACKS
0
DP
ATTL[7]
ATTR[7]
INVL
DDM
0
L
0
TDM[1]
ATS[1]
0
0
0
1
1
1
1
1
1
ADPE
DOP
0
0
ADP
ATTL[6]
ATTR[6]
INVR
DML
0
R
0
TDM[0]
ATS[0]
0
0
1
1
1
1
1
1
1
ADPT[1]
DMMI
0
SD
DCKS
ATTL[5]
ATTR[5]
0
DMR
0
0
0
SDS[1]
0
0
0
0
1
1
1
1
1
1
ADPT[0]
ADOP
0
DFS[1]
DCKB
ATTL[4]
ATTR[4]
0
DDMOE
0
0
0
SDS[2]
SDS[0]
0
0
1
1
1
1
1
1
1
0
ADOPE
DIF[2]
DFS[0]
MONO
ATTL[3]
ATTR[3]
0
0
0
0
0
1
1
0
0
0
1
1
1
1
1
1
0
0
DIF[1]
DEM[1]
DZFB
ATTL[2]
ATTR[2]
0
DDMT
0
0
0
PW
1
0
0
0
1
1
1
1
1
1
0
0
DIF[0]
DEM[0]
SELLR
ATTL[1]
ATTR[1]
DFS[2]
DSDD
1
0
DSDF
0
0
0
0
0
1
1
1
1
1
1
0
0
RSTN
SMUTE
SLOW
ATTL[0]
ATTR[0]
SSLOW
1
0
0
0
0
1
1
1
1
1
1
0
0
0CH
22H
00H
FFH
FFH
00H
00H
03H
00H
00H
0DH
0CH
00H
00H
50H
FFH
FFH
FFH
FFH
FFH
FFH
00H
00H
0
0
0
0
0
0
00H
DOPSEL[1] DOPSEL[0]
DSDSEL[0]
SYNCE
0
DSDSEL[1]
DMIE[7]
DMIE[6]
DMIE[5]
DMIE[4]
DMIE[3]
DMIE[2]
DMIE[1]
DMIE[0]
05H
DMIO[7]
DMIO[6]
DMIO[5]
DMIO[4]
DMIO[3]
DMIO[2]
DMIO[1]
DMIO[0]
FAH
Notes:
(1) 3線式コントロールモードではデータ読み出しをサポートしません。
(2) I2Cバスコントロールモードでは読み出しをサポートします。
(3) I2Cバスコントロールモードでのオートインクリメント機能は、アドレス19Hでロールオーバー
し、次のアドレスカウンタ値はアドレス00Hになります。
(4) レジスタマップ中の、0と記載されているビットには必ず“0”を、1と記載されているビットには必
ず“1”を書き込んで下さい。逆の値を書き込んだ場合、回路が誤動作する可能性があります。
(5) アドレス20H以降への書き込みは禁止です。書き込んだ場合、回路が誤動作する可能性がありま
す。
(6) PDN pinを“L”にするとレジスタの内容が初期化されます。
(7) RSTN bitに“0”を書き込むとコントロールレジスタ、クロック分周回路を除くデジタル部がリセッ
トされますが、レジスタの内容は初期化されません。
191100096-J-00
2019/11
- 91 -
[AK4462]
9.19. レジスタ詳細
Addr
00H
Register Name
Control 1
R/W
Default
D7
ACKS
R/W
0
D6
0
R/W
0
D5
0
R/W
0
D4
0
R/W
0
D3
DIF[2]
R/W
1
D2
DIF[1]
R/W
1
D1
DIF[0]
R/W
0
D0
RSTN
R/W
0
RSTN:
Internal timing reset
0: Reset. All registers are not initialized. (default)
1: Normal operation
DIF[2:0]:
Audio data interface modes select (Table 24)
初期値は“110” (Mode6: 32-bit前詰め)です。
ACKS:
Master clock frequency auto setting mode enable (PCM mode and DoP mode). (Table 6,
Table 7, Table 10)
0: Disable: Manual setting mode (default)
1: Enable: Auto setting mode
Addr
01H
Register Name
Control 2
R/W
Default
SMUTE:
D7
0
R/W
0
D6
0
R/W
0
D5
SD
R/W
1
D4
DFS[1]
R/W
0
D3
DFS[0]
R/W
0
D2
DEM[1]
R/W
0
D1
D0
DEM[0] SMUTE
R/W
1
R/W
0
Soft mute enable
0: Normal operation (default)
1: DAC outputs soft-muted.
DEM[1:0]: De-emphasis filter control (Table 31)
初期値は“01” (OFF)です。
DFS[2:0]:
Sampling speed control (Table 7)
初期値は“000” (Normal Speed)です。DFS[2:0] bitsを切り替えた場合、クリックノイズが発
生することがあります。
SD:
Minimum delay filter Enable (Table 29)
0: Traditional filter
1: Short delay filter (default)
191100096-J-00
2019/11
- 92 -
[AK4462]
Addr
02H
Register Name
Control 3
R/W
Default
D7
DP
R/W
0
D6
ADP
R
0
D5
DCKS
R/W
0
D4
DCKB
R/W
0
D3
MONO
R/W
0
D2
DZFB
R/W
0
D1
SELLR
R/W
0
D0
SLOW
R/W
0
SLOW:
Slow roll-off filter enable (Table 29)
0: Slow roll-off filter disable (default)
1: Slow roll-off filter
SELLR:
Data selection of L channel and R channel (Table 38)
DZFB:
Inverting enable of DZF (Table 34)
0: DZF pin goes “H” at Zero Detection (default)
1: DZF pin goes “L” at Zero Detection
MONO:
MONO/Stereo mode select
0: Stereo Mode (default)
1: Mono Mode
DCKB:
Polarity of DCLK (DSD mode only)
0: DSD data is output from DCLK falling edge. (default)
1: DSD data is output from DCLK rising edge.
DCKS:
Master clock frequency select at DSD mode and DoP mode
0: 512fs (default)
1: 768fs
ADP:
内部動作モードのread back用レジスタ。本レジスタはADPE bit = “1”の時に有効です。
ADPE bit = “0”の場合は無効で、readすると“0”を読み出します。
0: PCM mode
1: DSD mode
DP:
PCM/DSD mode select
0: PCM mode (default)
1: DSD mode
※DP bitの設定を変更した場合は、RSTN bitでAK4462をリセットして下さい。
Addr
03H
04H
Register Name
Lch ATT
Rch ATT
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
ATTL[7]
ATTL[6]
ATTL[5]
ATTL[4]
ATTL[3]
ATTL[2]
ATTL[1]
ATTL[0]
ATTR[7]
ATTR[6]
ATTR[5]
ATTR[4]
ATTR[3]
ATTR[2]
ATTR[1]
ATTR[0]
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
ATTL[7:0]: L channel attenuation level setting (Table 32)
ATTR[7:0]: R channel attenuation level setting (Table 32)
191100096-J-00
2019/11
- 93 -
[AK4462]
Addr
05H
Register Name
Control 4
R/W
Default
D7
INVL
R/W
0
D6
INVR
R/W
0
D5
0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
D0
DFS[2] SSLOW
R/W
R/W
0
0
SSLOW:
Super slow roll-off (Digital filter bypass mode) Enable (Table 29)
0: Disable (default)
1: Enable
DFS[2:0]:
Sampling speed control (Table 7)
初期値は“000” (Normal Speed)です。DFS[2:0] bitsを切り替えた場合、クリックノイズが発
生することがあります。
INVR:
AOUTR出力位相反転ビット
0: Disable (default)
1: Enable
INVL:
AOUTL出力位相反転ビット
0: Disable (default)
1: Enable
Addr
06H
Register Name
DSD1
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
DDM
DML
DMR
DDMOE
0
DDMT
DSDD
DSDSEL[0]
R/W
0
R
0
R
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
DSDSEL[1:0]: DSD sampling speed control (Table 15)
DSDD:
DSD play back path control
0: Normal Path (default)
1: Volume Bypass
DDMT:
DSD信号フルスケール検出時間設定(Table 36)
DDMOE:
ゼロ検出機能、DSDフルスケール検出機能選択ビット(Table 34)
DML/R:
このレジスタは、DSDL/R pinがFS検出した際に、検出フラグを出力します。
DDM:
DSD data mute
AK4462はDSD dataが2048sample(1/DCLK)の期間すべて“1”, “0”となったとき内部で出力を
ミュートする機能があります。このレジスタはその機能を有効にすることが出来ます。
0: Disable (default)
1: Enable
191100096-J-00
2019/11
- 94 -
[AK4462]
Addr
07H
Register Name
Control 5
R/W
Default
SYNCE:
Addr
08H
D6
0
R/W
0
D5
0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
1
R/W
1
D0
SYNCE
R/W
1
D5
0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
0
R/W
0
D0
0
R/W
0
D5
0
R/W
0
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
DSDF
R/W
0
D0
D5
SDS[1]
R/W
0
D4
SDS[2]
R/W
0
D3
1
R/W
1
D2
PW
R/W
1
D1
SYNC mode enable
0: SYNC mode disable
1: SYNC mode enable (default)
Register Name
Control 6
R/W
Default
L, R
Addr
09H
D7
0
R/W
0
D7
L
R/W
0
D6
R
R/W
0
Zero Detect Flag Enable Bit for the DZF pin
0: Disable (default)
1: Enable
Register Name
DSD2
R/W
Default
D7
0
R/W
0
D6
0
R/W
0
DSDSEL[1]
R/W
0
DSDSEL[1]:DSD sampling speed control.
DSDF:
Addr
0AH
Cut-off frequency of DSD filter control
Register Name
Control7
R/W
Default
D7
D6
TDM[1] TDM[0]
R/W
R/W
0
0
PW:
DAC Power control (Table 43)
SDS[2:0]:
各チャネルの出力データスロット選択(Table 25)
D0
0
1
R/W
0
R/W
1
TDM[1:0]: TDM mode select
00: Normal (default)
01: TDM128
10: TDM256
11: TDM512
191100096-J-00
2019/11
- 95 -
[AK4462]
Addr
0BH
Register Name
Control 8
R/W
Default
D7
ATS[1]
R/W
0
D6
ATS[0]
R/W
0
D5
0
R/W
0
D4
SDS[0]
R/W
0
D3
1
R/W
1
SDS[2:0]:
各チャネルの出力データスロット選択 (Table 25)
初期値は“000”です。
ATS[1:0]:
Transition time between set values of ATTL/R[7:0] bits (Table 33)
初期値は“00” です。
Addr
0CH
0DH
0EH
0FH
10H
11H
12H
13H
14H
Register Name
READONLY1
READONLY2
READONLY3
READONLY4
READONLY5
READONLY6
READONLY7
READONLY8
READONLY9
R/W
D7
0
0
0
1
1
1
1
1
1
R
Addr
15H
Register Name
Control 12
R/W
Default
D7
ADPE
R/W
0
D6
0
0
1
1
1
1
1
1
1
R
D5
0
0
0
1
1
1
1
1
1
R
D6
D5
ADPT[1] ADPT[0]
R/W
R/W
0
0
D2
1
R/W
1
D1
0
R/W
0
D0
0
R/W
0
D4
0
0
1
1
1
1
1
1
1
R
D3
0
0
0
1
1
1
1
1
1
R
D2
0
0
0
1
1
1
1
1
1
R
D1
0
0
0
1
1
1
1
1
1
R
D0
0
0
0
1
1
1
1
1
1
R
D4
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
0
R/W
0
D0
0
R/W
0
ADPT[1:0]: PCM/DSD モード自動切り替え機能における、モード判定を開始するまでの時間設定.
(Table 39)
ADPE:
PCM/DSD モード自動切り替え機能Enable.
0 : Disable (default)
1 : Enable
191100096-J-00
2019/11
- 96 -
[AK4462]
Addr
16H
Register Name
DoP1
R/W
Default
D7
D6
D5
D4
DOP
DMMI
ADOP
ADOPE
R/W
0
R/W
0
R
0
R/W
0
D3
0
R/W
0
D2
0
R/W
0
D1
0
R/W
0
D0
0
R/W
0
ADOPE:
PCM/DoP モード自動切り替え機能Enable
0 : Disable (default)
1 : Enable
ADOP:
内部動作モードのread back用レジスタ。本レジスタはADOPE bit = “1”の時に有効です。
ADOPE bit = “0”の場合は無効で、readすると“0”を読み出します。
0: PCM mode
1: DoP mode
DMMI:
DoPマーカー設定機能Enable (Table 27)
DOP:
DoP Mode enable.
0 : Disable (default)
1 : Enable
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
DoP2
DOP
SEL[1]
DOP
SEL[0]
0
0
0
0
0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
D4
D3
D2
D1
D0
17H
R/W
Default
DOPSEL[1:0]:
Addr
18H
DoP Sampling Speed Setting (Table 18)
Register Name
D7
D6
D5
DSDMARKERE
DMIE[7]
DMIE [6]
DMIE [5]
R/W
0
R/W
0
R/W
0
R/W
Default
DMIE [4] DMIE [3] DMIE [2] DMIE [1] DMIE [0]
R/W
0
R/W
0
R/W
1
R/W
0
R/W
1
D4
D3
D2
D1
D0
DMIE [7:0]: EVENマーカー設定 (DMMI bit = “1”時のみ有効)
Addr
19H
Register Name
D7
D6
D5
DSDMARKERO
DMIO[7]
DMIO [6]
DMIO [5]
R/W
1
R/W
1
R/W
1
R/W
Default
DMIO [4] DMIO [3] DMIO [2] DMIO [1] DMIO [0]
R/W
1
R/W
1
R/W
0
R/W
1
R/W
0
DMIO [7:0]: ODDマーカー設定 (DMMI bit = “1”時のみ有効)
191100096-J-00
2019/11
- 97 -
[AK4462]
10. 外部接続回路例
10.1. 外部接続回路例
10.1.1. レジスタコントロールモード,LDO不使用時
Analog 5.0 V Analog 5.0 V
Digital 1.8 V
10μ
+
AVSS 19
AVDD 20
LDOE 21
0.1μ
TVDD 22
DVSS 23
0.1μ
10μ
AOUTRP 18
2 MCLK
Rch
LPF
Rch
Mute
Rch Out
Lch
LPF
Lch
Mute
Lch Out
AOUTRN 17
3 BICK
VREFH 16
AK4462
DSP
0.1μ
+
4 LRCK
VREFL 15
47μ
AOUTLN 14
AOUTLP 13
11 PS
9 SCL
8 SDA
7 CAD1
6 DZF
10 CAD0_I2C
5 SDTI
12 I2C
1 PDN
VDD18 24
1μ
+
MicroController
Digital
Ground
Analog
Ground
+
Electrolytic Capacitor
Ceramic Capacitor
Notes:
(1) AVDD, TVDDの配線はレギュレータ等から低インピーダンス状態のまま分けて配線して下さい。
(2) AVSS, DVSSは同じアナロググランドに接続して下さい。(アナログGNDはベタGNDで低インピー
ダンスになるようにして下さい。各VSS間にインピーダンスがあるとTHD+N特性が劣化します。)
(3) MCLKの高周波ノイズでTHD+N特性が劣化する場合は、MCLKにダンピング抵抗の挿入を推奨し
ます。
(4) AVDDとVREFHの配線は、LDO等から低インピーダンス状態のまま分けて配線して下さい。
AVDDとVREFHのLDOを分けることを推奨します。分けられない場合は、VREFLとVREFHに10
Ωと220 μFのLPFを入れることを推奨します。
(5) プルダウン/プルアップピン以外のデジタル入力ピンはオープンにしないで下さい。
Figure 79. Typical Connection Diagram
(AVDD = 5.0 V, TVDD = 1.8 V, VDD18 = 1.8 V, LDOE pin = “L”, Register Control Mode)
191100096-J-00
2019/11
- 98 -
[AK4462]
10.1.2. レジスタコントロールモード,LDO使用時
Analog 5.0 V Analog 5.0 V
Digital 3.3 V
10μ
+
AVSS 19
AVDD 20
LDOE 21
0.1μ
TVDD 22
DVSS 23
0.1μ
10μ
AOUTRP 18
2 MCLK
Rch
LPF
Rch
Mute
Rch Out
Lch
LPF
Lch
Mute
Lch Out
AOUTRN 17
3 BICK
VREFH 16
AK4462
DSP
0.1μ
+
4 LRCK
VREFL 15
47μ
AOUTLN 14
AOUTLP 13
11 PS
9 SCL
8 SDA
7 CAD1
6 DZF
10 CAD0_I2C
5 SDTI
12 I2C
1 PDN
VDD18 24
1μ
+
MicroController
Digital
Ground
Analog
Ground
+
Electrolytic Capacitor
Ceramic Capacitor
Notes:
(1) AVDD, TVDDの配線はレギュレータ等からの低インピーダンス状態のまま分けて配線して下さ
い。
(2) AVSS,DVSSは同じアナロググランドに接続して下さい。(アナログGNDはベタGNDで低インピー
ダンスになるようにして下さい。各VSS間にインピーダンスがあるとTHD+N特性が劣化します。)
(3) MCLKの高周波ノイズでTHD+N特性が劣化する場合は、MCLKにダンピング抵抗の挿入を推奨し
ます。
(4) AVDDとVREFHの配線は、LDO等から低インピーダンス状態のまま分けて配線して下さい。
AVDDとVREFHのLDOを分けることを推奨します。分けられない場合は、VREFLとVREFHに10
Ωと220 μFのLPFを入れることを推奨します。
(5) プルダウン/プルアップピン以外のデジタル入力ピンはオープンにしないで下さい。
(6) VDD18 pinには1 μF (±50%:温特含む)のコンデンサを付加して下さい。
Figure 80. Typical Connection Diagram
(AVDD = 5.0 V, TVDD = 3.3 V, LDOE pin = “H”, Register Control Mode)
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[AK4462]
10.2. グランドと電源のデカップリング
AK4462ではデジタルノイズのカップリングを最小限に抑えるため、AVDD, TVDDとVDD18をデカップ
リングします。AVDD にはシステムのアナログ電源を供給し、TVDD, VDD18にはシステムのデジタル
電源を供給して下さい。AVDDの配線はレギュレータ等からの低インピーダンス状態のまま分けて配線
して下さい。LDO不使用時(LDOE pin = “L”)、TVDDはVDD18と同時または先に立ち上げてください。
AVSS, DVSS は同じアナロググランドに接続して下さい。デカップリングコンデンサ、特に小容量のセ
ラミックコンデンサはAK4462にできるだけ近づけて接続してください。
10.3. リファレンス電圧
通常はVREFH pinをReference Voltage 5.0 Vに接続し、VREFL pinをアナロググランドに接続してくだ
さい。また、VREFH pinとVREFL pinの間に0.1 µFのセラミックコンデンサと220 µFの電解コンデンサ
を接続してください。コンデンサはピンにできるだけ近づけて接続して下さい。
VREFH pinとVREFL pin間に入力される電圧の差がアナログ出力のフルスケールを決定します。そのた
め、VREFH pin, VREFL pinは他電源のノイズが回り込まないようにケアする必要があります。他電源の
ノイズが回り込みアナログ特性が出ない場合は、VREFH pinは10 Ωを介してAnalog 5.0 Vに接続し、
VREFL pinは10 Ωを介してアナロググランドに接続して下さい。さらに、VREFH pinとVREFL pinの間
に220 µFの電解コンデンサを接続してください。220 μFと10 Ωでfc = 36 Hzのローパスフィルタが形成
されます。このローパスフィルタでVREFL/H間の差動ノイズを除去します。
デジタル信号、特にクロック信号ラインはAK4462へのカップリングを避ける為、VREFH pin, VREFL
pinからできるだけ離して下さい。
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[AK4462]
10.4. アナログ出力
アナログ出力は全差動出力になっています。差動出力は外部で加算して下さい。VREFH − VREFL = 5
V、加算ゲインが1の場合、差動加算後の出力レンジは5.6 Vpp (Typ.)です。なお、外部加算回路のバイ
アス電圧は外部で供給して下さい。
Figure 81, Figure 82は差動出力を1個のオペアンプで加算する外部LPF回路例です。Figure 83は差動出
力の回路例、及び2個のオペアンプを使った外部LPF回路例です。
AK4462
AOUTN
2.4k
3.6k
220
4.7n
470p
+Vop
AOUTP
1.0k
12n
Analog
Out
91
1.5k
1.2n
-Vop
OPA1612
Figure 81. External LPF Circuit Example 1 (fc = 111 kHz(Typ.), Q =0.677(Typ.))
Table 44. Frequency Response of External LPF Circuit Example 1
Gain(1 kHz,Typ.)
+3.52 dB
20
kHz
−0.16 dB
Frequency
Response
40 kHz
−0.35 dB
(ref:1 kHz,Typ.)
80 kHz
−1.31 dB
AK4462
AOUTN
2.7k
3.3k
330
3.9n
560p
+Vop
AOUTP
820
12n
Analog
Out
100
1.0k
1.8n
-Vop
Figure 82. External LPF Circuit Example 2 (fc = 103 kHz (Typ.), Q = 0.651 (Typ.))
Table 45. Frequency Response of External LPF Circuit Example 2
Gain (1 kHz, Typ.)
+1.74 dB
20 kHz
+0.06 dB
Frequency
Response
40 kHz
+0.01 dB
(ref:1 kHz, Typ.)
80 kHz
−1.43 dB
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[AK4462]
+15
8.2n
+
AK4462
100μ
82
8
3
2 +
* 4
+
82
8.2n
10k
AOUTP
OPA1612
-15
10μ
0.1μ
1
+
10μ
0.1μ
Analog
Out
1.1k
220
8.2n
+
100μ
+
82
6 -
8.2n
10k
AOUTN
OPA1612
8
5
LME49710
+
82
7
4
+
1.1k
10μ
0.1μ
220
10μ
0.1μ
Figure 83. External LPF Circuit Example 3 (fc = 174 kHz(Typ.), Q = 0.5(Typ.))
Table 46. Frequency Response of External LPF Circuit Example 3
Gain(1 kHz,Typ.)
+1.58 dB
20
kHz
−0.03 dB
Frequency
Response
40 kHz
−0.15 dB
(ref:1kHz,Typ.)
80 kHz
−0.62 dB
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[AK4462]
11. パッケージ
11.1. 外形寸法図
24-pin QFN (Unit mm)
11.2. 材質・メッキ仕様
Package molding compound:
Lead frame material:
Pin surface treatment:
Epoxy
EFTEC-64T
Solder (Pb free) plate
11.3. マーキング
4462
XXXX
1
1) Pin #1 indication
2) Date Code: XXXX (4 digits)
3) Marking Code: 4462
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[AK4462]
12. オーダリングガイド
AK4462VN
AKD4462
−40~105 °C
24-pin QFN
AK4462評価用ボード
13. 改訂履歴
Date (Y/M/D)
19/11/29
Revision
00
Reason
初版
Page
Contents
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[AK4462]
重要な注意事項
0. 本書に記載された弊社製品(以下、
「本製品」といいます。)、および、本製品の仕様につきま
しては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の
際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社特約店営
業担当にご確認ください。
1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際して
弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うもので
はありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任におい
て行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対し、
弊社はその責任を負うものではありません。
2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用機
器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生命、
身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求さ
れる用途に使用されることを意図しておらず、保証もされていません。そのため、別途弊社よ
り書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。万が一、こ
れらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責任を一切負う
ものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場合
があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産等
が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に必
要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あるい
はその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出
または非居住者に提供する場合は、
「外国為替および外国貿易法」その他の適用ある輸出関連
法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法
令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくださ
い。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せくだ
さい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用さ
れる環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客様が
かかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかねます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じた
場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを禁
じます。
Rev. 1
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