TECHNISCHE UNIVERSITÄT BERLIN Fakultät I Institut für Sprache und Kommunikation Fachgebiet Audiokommunikation

TECHNISCHE UNIVERSITÄT BERLIN Fakultät I Institut für Sprache und Kommunikation Fachgebiet Audiokommunikation
TECHNISCHE UNIVERSITÄT BERLIN
Fakultät I
Institut für Sprache und Kommunikation
Fachgebiet Audiokommunikation
Magisterarbeit
Implementierung von FIR-Filtern für Audiosignale
Strategien und Technologien für latenzkritische
Anwendungen
von:
Matrikelnummer:
Betreuung:
Datum:
Kay Knofe
230 235
Prof. Dr. Stefan Weinzierl
11. September 2010
Erklärung
Hiermit erkläre ich von Eides statt, das ich diese Arbeit selbstständig und eigenständig geschrieben habe.
Kay Knofe
Berlin, der 10. September 2010
i
Danksagungen
Ich möchte mich sehr bei den Menschen bedanken, welche mich während meiner Studienzeit unterstützt haben, insbesondere aber bei denen, die mir bei der
Erstellung dieser Arbeit geholfen haben:
Professor Weinzierl,
Frank Schulz,
Professor Manck, Marko Liem,
Nviet Duc Nguyen, Felix Brose
Vor allem aber danke ich meiner Freundin
Susan Friedrich
ii
Inhaltsverzeichnis
1 Einleitung
1.1 Stand der Forschung . . . . . . . . . . . . . . . . . . . . . . . . . .
2 Diskrete Faltung, nichtrekursive Filter
2.1 Grundlagen . . . . . . . . . . . . .
2.2 Lineare und Schnelle Faltung . . .
2.2.1 Lineare Faltung . . . . . . .
2.2.2 Schnelle Faltung . . . . . .
2.2.3 Mischform . . . . . . . . . .
1
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4 Stand der Technik
4.1 CPU-basierende Faltung . . . . . . . . . . . . . . . . . . . . . . . .
4.2 DSP-basierende Faltung . . . . . . . . . . . . . . . . . . . . . . . .
4.3 GPU-basierende Faltung . . . . . . . . . . . . . . . . . . . . . . . .
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32
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3 Hardware-Architekturen
3.1 CPU . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 Altivec . . . . . . . . . . . . . . . . . . .
3.1.2 SSE, AVX . . . . . . . . . . . . . . . . .
3.2 DSP . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 Freescale Symphony Audio DSP56724/5
3.2.2 Analog Devices Shark ADSP-21469 . . .
3.2.3 Texas Instruments TMS320C672x . . . .
3.3 FPGA . . . . . . . . . . . . . . . . . . . . . . .
3.3.1 Xilinx DSP48(E1) . . . . . . . . . . . . .
3.3.2 Altera Stratix DSP Blocks . . . . . . . .
3.4 GPU . . . . . . . . . . . . . . . . . . . . . . . .
3.4.1 NVIDIA Fermi . . . . . . . . . . . . . .
3.4.2 OpenCL . . . . . . . . . . . . . . . . . .
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5 Implementierung auf FPGAs
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5.1 Vorarbeit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.1.1 Projekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.1.2 FPGA-Struktur . . . . . . . . . . . . . . . . . . . . . . . . . 41
iii
Inhaltsverzeichnis
5.2
5.3
5.1.3 Software . . . . . . . . . . . . . . . . . . . . . . . .
5.1.4 FIR-Prozessor . . . . . . . . . . . . . . . . . . . . .
5.1.5 Vorbetrachtung zum Dynamikbereich . . . . . . . .
Erweiterungen . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1 Längere Impulsantworten . . . . . . . . . . . . . . .
5.2.2 Variable Impulsantworten für dynamische Systeme
5.2.3 Genauigkeit des Zahlenformats . . . . . . . . . . .
Vorschlag zum Aufbau eines Gesamtsystems . . . . . . . .
5.3.1 Kontrolleinheit . . . . . . . . . . . . . . . . . . . .
5.3.2 Audio-Schnittstellen . . . . . . . . . . . . . . . . .
6 Ausgewählte FIR-Einsatzgebiete
6.1 Entzerrung von Frequenzgängen
6.2 Binauralsynthese . . . . . . . .
6.3 Wellenfeldsynthese . . . . . . .
6.4 Touring Line Array . . . . . . .
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66
67
68
70
73
7 Zusammenfassung
75
Abbildungsverzeichnis
77
Literaturverzeichnis
78
Anhang
86
iv
1 Einleitung
Die Faltung ist die grundlegendste mathematische Operation der Signalbearbeitung, in ihrer Eigenschaft als Filter, also der Faltung eines Signals mit einer Impulsantwort auch der wichtigste Algorithmus der Auralisation. Die digitale Faltung
eines Eingangssignals mit einer endlichen Impulsantwort wird Finite Impuls Response Filter, kurz FIR-Filter oder nichtrekursiver Filter genannt.
Für die Auralisation ist vor allem der System-beschreibende Charakter von
großem Nutzen, um Schallausbreitung in Hall-freien oder verhallten Räumen oder
Schallabstrahlung von natürlichen Schallquellen zu simulieren. Auch die Möglichkeit linearphasige Filter zu entwerfen, welche das Spektrum eines Signals formen,
wie zum Beispiel bei der Linearisierung von Übertragungsfunktionen von Kopfhörern [1] oder Lautsprechern [2], ist hier eine wichtige Anwendung von FIR-Filtern.
Auch außerhalb der Auralisation findet dieser Algorithmus im Bereich von Audiosignalen zahlreiche Anwendungen, nicht zuletzt aufgrund immer weiter wachsender Leistung der eingesetzten Prozessoren. Die Möglichkeit, linearphasige Filter
mit beliebigem Amplitudengang zu erzeugen [3], bietet vor allem bei der spektralen
Bearbeitung von Audiosignalen eine Vielzahl von Möglichkeiten. Beispiele sind Frequenzweichen, also steilflankige Filter zur Teilung des Audiosignals in verschiedene
Frequenzbänder, Transienten-schonende Equalizer, die Entzerrung von Lautsprechern oder Kopfhörern. Die vorher eingesetzten rekursiven Filter sind wesentlich
einfacher, also Ressourcen-sparender, zu implementieren, sind aber nicht linearphasig. Einen weiteren Einsatz in der Tonbearbeitung stellt der Faltungshall dar,
auch hier wird die System-beschreibende Eigenschaft der Faltung mit der Raumimpulsantwort genutzt. Die genutzten Impulsantworten können in echten Räumen
gemessen [4] oder auch synthetisiert sein.
Latenz, also die Verzögerung durch das System, die während der Verarbeitung
entsteht, kann in ungünstigen Fällen als unangenehm empfunden werden. Eini-
1
1 Einleitung
ge Systeme der Auralisation arbeiten mit aufgezeichneten Quellen. Latenz ist als
solche hier nicht relevant, da es keinen Zusammenhang zwischen physikalischen
Bewegungen, zum Beispiel dem Anschlag einer Klaviaturtaste, und dem am Lautsprecher erzeugten Schall gibt. Latenz muss aber nicht immer die Verzögerung
zwischen der Erzeugung eines Tons und dessen Abstrahlung sein, sondern kann
auch, wie bei der Binauralsynthese, die Verzögerung zwischen der Kopfbewegung
und der Anpassung des Systems auf diese Kopfbewegung sein. Bei Lindau et al. [5]
wird jedoch gezeigt, dass der Einfluss der Faltung auf diese Form von Latenz unwesentlich ist. Die Relevanz der Latenz erhöht sich allerdings, wenn mit Hilfe
von Systemen wie der Wellenfeldsynthese oder der Binauralsynthese künstlerische
Performances um den Aspekt der künstlichen, dreidimensionalen Räumlichkeiten
erweitert werden sollen.
In dieser Arbeit soll aufzeigt werden, welche Hardware-Optionen sich bei der
Implementation von FIR-Filtern anbieten, welche Einsätze für die Faltung vor
allem im Themengebiet der Auralisation vorliegen und wie Hardware und Anwendung optimal kombinierbar sind. Es soll die Implementierung linearer Faltung
auf FPGAs1 ausführlich erläutert werden, und eine FFT-basierende Umsetzung auf
FPGAs, sowie einige Möglichkeiten zum Aufbau eines FPGA-basierenden Systems
diskutiert werden.
1.1 Stand der Forschung
Für das Themengebiet digitale Faltung und deren optimierte Umsetzung in Bezug auf Latenz und Leistung finden sich zwei ausschlaggebende wissenschaftliche
Arbeiten, welche häufig herangezogen werden. Zum einen ist dies die Optimierung
der partitionierten, Schnellen Faltung nach Guillermo García [6], zum anderen die
latenzfreie Schnelle Faltung nach William Gardner [7]. Bei Frank Wefers [8] findet sich ein zu Garciá [6] erweiterter Ansatz zur System-bezogenen Optimierung
der Schnellen Faltung. Letztlich eine für diese Arbeit wichtige Vorarbeit zur Entwicklung von Faltungs-Hardware ist bei Anderegg et. al. [9] und Theodoropulos et
1
Field Programmable Gate Array, siehe Kapitel 3, Abschnitt 3.3
2
1 Einleitung
al. [10] zu finden. Die Ausführungen zu diesen Arbeiten stehen an passender Stelle
in Kapitel 2 und Kapitel 5.
Abgesehen von vielen PC-Softwarelösungen für verschiedene Probleme der Auralisation oder Software-basierende Audio-Effekte gibt es auch Lösungen, die mit
Hilfe von massiver Parallelität auf DSP2 -Arrays wie beim Weiss powerhouse [11]
oder dem Electrovoice Netmax [12] oder ASIC3 -Arrays wie dem Sony DRE-S777 [4]
Faltung für diverse Zwecke nutzbar machen. Diese Anwendungen werden, sortiert
nach Hardware, im Kapitel 4 vorgestellt.
2
3
Digital Signal Processor, siehe Kapitel 3, Abschnitt 3.2
Application Specific Integrated Circuit, [13]
3
2 Diskrete Faltung,
nichtrekursive Filter
2.1 Grundlagen
Wie schon einleitend erwähnt wurde, ist die digitale Faltung, beziehungsweise
der nichtrekursive Filter, der wichtigste Algorithmus der Auralisation. Dabei wird
davon ausgegangen, dass es sich bei dem eingesetzten arithmetischen Model um ein
LTI-System handelt, also um ein lineares, Zeit-invariantes System, welches auch
kausal und stabil ist. Kausal bedeutet hier wenn vereinfacht gesagt erst ab einer
Eingangsfolge x(n) 6= 0 ein Ergebnis abweichend von null entsteht, also nur gültig
ist für n ≥ 0 , und stabil, wenn die Impulsantwort endlich, also die Summe ihrer
Elemente kleiner als unendlich ist [14]. Solch ein System wird durch die Faltung
mit seiner Impulsantwort h(n) exakt beschrieben. Diese Impulsantwort ist definiert
durch die Antwort des Systems auf die δ-Funktion, wobei:
(
δ(n) =
1 für n = 0
0 sonst
;n ∈ Z
(2.1)
Es kann also jedes Ergebnis für beliebige Eingangsfolgen berechnet werden, solange diese Bedingungen erfüllt sind und die Impulsantwort h(n) bekannt ist. Diese
Impulsantwort kann an einem reellem System gemessen [15], über Modelle rechnerisch angenähert oder durch einen Filterentwurfsansatz berechnet werden. Die
Faltung im kontinuierlichen Zeitbereich ist definiert als folgendes Integral:
Z+∞
y(t) =
x(τ )h(t − τ )dτ
−∞
4
(2.2)
2 Diskrete Faltung, nichtrekursive Filter
Für diskrete Signale ergibt sich daraus:
∞
X
y(n) =
x(i) · h(n − i)
;i ∈ Z
(2.3)
i=−∞
Aus der Stabilitätsbedingung und der Kausalitätsbedingung ergibt sich daraus:
y(n) =
N
−1
X
x(i) · h(n − i)
;N < ∞
(2.4)
x(n − i) · h(i)
;N < ∞
(2.5)
i=0
oder kommutativ auch:
y(n) =
N
−1
X
i=0
Diese Gleichung ist gleich dieser Darstellung der digitalen Faltung:
(2.6)
y(n) = x(n) ∗ h(n)
Wenn X(k) die digitale Fourier-Transformierte des diskreten Eingangssignals x(n)
ist und die Transformierte der Impulsantwort h(n) H(k) ist, führt die Eigenschaft
des Faltungstheorems zu dem Zusammenhang [16]:
x(n) ∗ h(n) d
tX(k) · H(k)
;k ∈ N
(2.7)
Wobei die Diskrete Fourier-Transformation folgendermaßen definiert ist:
X(k) =
N
−1
X
x(n) · WNnk
; mit WN = e−
j2π
N
(2.8)
n=0
WN ist der komplexe Drehoperator, auch Twiddle Factor genannt. Die Rücktransformation in den diskreten Zeitbereich erfolgt durch die Inverse Diskrete FourierTransformation:
N −1
1 X
X(k) =
x(n) · WN−nk
(2.9)
N n=0
5
2 Diskrete Faltung, nichtrekursive Filter
Die Gleichung 2.7 beschreibt eine Beziehung zwischen Faltung und Multiplikation
im Frequenzbereich, die, wie später gezeigt werden soll, zu Verbesserungen bei der
Berechnungsgeschwindigkeit führt.
2.2 Lineare und Schnelle Faltung
2.2.1 Lineare Faltung
In der Gleichung 2.5 ist die mathematische Vorschrift zur Berechnung des Ausgangs eines LTI-Systems gegeben. Ausgeschrieben ergibt diese Summe folgende
Gleichung:
y(n) = x(n)h(0) + x(n − 1)h(1) + x(n − 2)h(2) + · · · + x(n − N − 1)h(N − 1) (2.10)
Verdeutlicht wird dies grafisch in Abbildung 2.1.
Abbildung 2.1: Direktform eine FIR-Filters
Auf einem Prozessor kann dies sequenziell, mit einzelnen Additionen und Multiplikationen ausführt werden, zur Verdeutlichung dargestellt durch folgende Gleichungen:
y(n)0
y(n)1
y(n)2
y(n) = y(n)N −1
=
=
=
···
=
0 + x(n)h(0)
y(n)0 + x(n − 1)h(1)
y(n)1 + x(n − 2)h(2)
y(n)N −2 + x(n − N − 1)h(N − 1)
6
(2.11)
2 Diskrete Faltung, nichtrekursive Filter
Es werden also N Multiplikationen und N Additionen benötigt, um N Koeffizienten der Impulsantwort, auch Taps genannt, zu berrechnen. Es gibt allerdings
eine Möglichkeit, jeweils eine Addition und Multiplikation in einem Schritt auszuführen, mit dem unter dem Namen Multiply-Accumulate, kurz MAC oder auch
MACC1 , bekannten Befehl. Dieser Befehl kann auch als Multiply-Add implementiert sein2 . Der MAC-Befehl, also ein Aufruf wie z.B. mac(C,A,B) 3 , veranlasst den
Prozessor, die Berechnung C = C + A · B durchzuführen, bei speziellen Prozessoren auch in einem Taktzyklus. Für eine Impulsantwort mit N Samples Länge ist
die N -fache Ausführung dieses MAC-Befehls notwendig und zusätzlich noch 2N
Speicherzugriffe, um jeweils h(n) und x(n - i) für den i -ten Berechnungsschritt zu
laden. Es müssen folglich auch N Vorgänger-Samples des Eingangssignals x(n) gespeichert werden, wobei mit jedem neuen Sample das älteste x(n - N - 1) aus dem
Speicher entfernt werden kann. Es wird folglich nur ein Adress-Pointer benötigt,
der zyklisch Werte aus dem Speicher liest und den neuen Wert, vor Beginn der
nächsten Berechnung, an die letzte Stelle schreibt. Dieses Prinzip wird Ringspeicher oder Modulo-Adressierung genannt. Die Impulsantwort-Samples können ähnlich organisiert werden, mit dem Unterschied, dass hier nach jeder Berechnung der
Pointer wieder auf seinen Anfangswert gesetzt und kein neuer Wert geladen wird.
Im ungünstigsten Fall beherrscht die eingesetzte Plattform weder den MACBefehl, noch kann sie gleichzeitig laden und rechnen. Hier sind pro Tap der Impulsantwort vier Schritte notwending: Addititon, Multiplikation und Speicherzugriffe.
Benötigt diese Plattform auch noch einen Vergleich und einen Branch, um auf das
Ende der N Durchläufe langen Schleife zu prüfen, und kommen noch zusätzliche
Berechnungen hinzu, um die Adressen zu generieren, da der eingesetzte Prozessor keine Modulo-Adressierung beherrscht, sind dies deutlich mehr Einzelschritte.
Dabei bleibt offen, wie viele Taktzyklen der Prozessor für jeden dieser Schritte
benötigt. Moderne DSP-Prozessoren können einen solchen Direktform-FIR-Filter
mit einem Tap pro Taktzyklus berechnen4 , meist sogar zweifach parallel.
MACC wird in unterschiedlicher Literatur als Akronym verwendet, um die Verwechslung mit
der Media-Access-Control des Ethernet-Stacks auszuschließen. In dieser Arbeit werden beide
Abkürzungen ohen Unterscheidung für Multiply-Accumulate verwendet.
2
siehe Kapitel 3, Abschnitt 3.1
3
Pseudocode
4
Siehe Kapitel 3, Abschnitt 3.2
1
7
2 Diskrete Faltung, nichtrekursive Filter
Das FIR-Filter eignet sich ausgezeichnet, um auf parallelen Prozessoren berechnet zu werden. Es sind schließlich nur noch wenige Schritte nötig, um die Teilergebnisse zu addieren und das letzte Sample eines Prozessor(-Kerns) als neues
Sample an den jeweils nachfolgenden Prozessor weiterzureichen. Beispielhaft wird
dies in Kapitel 5 gezeigt.
2.2.2 Schnelle Faltung
Im vorangegangenen Abschnitt wurde erläutert, dass zu jedem zu berechnenden
Ausgangssample N Additionen und N Multiplikationen sowie 2N Speicherzugriffe
zu berechnen sind. Wird dies für eine Dauer von M Samples betrachtet, ergeben
sich daraus 2MN Rechenoperationen und 2MN+1 Speicherzugriffe. Ist M = N ,
ergibt sich daraus eine Proportionalität zu N 2 . Wesentlich vereinfachen lässt sich
dies durch den in der Gleichung 2.7 gezeigten Zusammenhang, wenn für die diskrete
Fouriertransformation die FFT-Methode5 eingesetzt wird [16]. Für eine N -Samples
lange Impulsantwort werden zwei 2N -Punkte-FFTs, eine 2N -Punkte-Inverse-FFT,
sowie 2N komplexe Multiplikationen benötigt. Die Rechenvorschrift dazu lautet6 :
n
o
y[2N ] = iF F T F F T {x[N ], 0[N ]} · F F T {h[N ], 0[N ]}
(2.12)
Das Anhängen von N Nullen an den Eingangs- und den Impulsantwortsvektor
ist notwendig für die korrekte Berechnung der Faltung. Ohne dieses so genannte Zero-Padding würde das Ergebnis dieses Vorgangs der Zyklischen oder auch
Periodischen Faltung entsprechen. Die Zyklische Faltung unten stehenden Folgen
würde das Ergebnis 2.14 ergeben, während das Ergebnis für ein aperiodisches Signal in 2.15 dargestellt ist:
x = 1, 2, 3
h = 1, 1, 1
(2.13)
yperiodisch = 6, 6, 6
(2.14)
yaperiodisch = 1, 3, 6, 5, 3
(2.15)
Fast Fourier Transformation, vereinfachte Berechnung der DFT durch Ausnutzung der Symmetrien, wobei die Länge N eine Potenz einer natürlichen Zahl zur Basis Zwei ist
6
0[N] ist hier ein mit Nullen gefüllter Vektor der Länge N
5
8
2 Diskrete Faltung, nichtrekursive Filter
Die Menge an Operationen, die dabei nötig werden, ist proportional zu
N + 3N · log2 N [3,16]. Ab einer größeren Länge N ist dies effizienter als die lineare
Variante. Laut Brigham [16] liegt der Effizienzvorteil bei der Schnellen Faltung ab
einer Vektorlänge von N = 128.
Bei reellen Anwendungen ist das Eingangssignal nicht nur ein Vektor der Länge N, sondern ein kontinuierlicher Strom neuer Samples. Hier wird es notwendig, diesen unendlich langen Vektor in Vektoren der Länge N aufzuteilen. Für
die Berechnung kann die einmal transformierte Impulsantwort H(k) gespeichert
und muss nicht für jeden Block erneut transformiert werden. Grundsätzlich gibt
es zwei Methoden für den Umgang mit der vorher beschriebenen aperiodischen
”Ausklingphase”. Wird nach der oben erläuterten Vorschrift vorgegangen, und der
x[N] -Vektor mit N Nullen gefüllt, muss nach der i FFT noch genau der Ausklingteil des yR−1 (2N )-Vektors der vorangegangenen Berechnung addiert werden. Diese
Methode nennt sich Overlap-Add, der Ausgangsvektor ergibt sich hier aus:
y[0 : N − 1] = yR [0 : N − 1] + yR−1 [N : 2N − 1]
Diese Rechenvorschrift ist besser verdeutlicht in Abbildung 2.2.
Abbildung 2.2: Das Overlap-Add-Verfahren
9
(2.16)
2 Diskrete Faltung, nichtrekursive Filter
Abbildung 2.3: Das Overlap-Save-Verfahren
Die zweite Methode erspart diese abschliessende Addition, indem der Eingangsvektor nicht mit N Nullen gefüllt wird, sondern der Vorgänger-Block mit in die
FFT-Berechnung eingeht. Nach der i FFT kann die erste Hälfte des Ausgangsvektors y[2N] verworfen werden. Diese Methode, dargestellt in Abbildung 2.3, nennt
sich Overlap-Save [3]. Sie spart N reelle Additionen, erhöht aber die Speicherzugriffe. Beide Overlap-Methoden haben in der bis hier beschriebenen Art und Weise
den Nachteil, dass für die Berechnung vorerst N Samples gesammelt werden müssen, es entsteht also eine System-Latenz von N. Bei langen Impulsantworten wird
dies als störend wahrgenommen.
Eine Lösung für dieses Problem ist die Segmentierte oder auch Partitionierte
Schnelle Faltung [17]. Hier wird die Impulsantwort ebenfalls in kleinere, gleich
lange Teile zerteilt. Dabei muss evaluiert werden, ab welcher Länge dieser TeilImpulsantworten die Recheneffizienz signifikant gesteigert wird und die auftretende Latenz akzeptabel ist. Eine bessere Lösung wird beschrieben bei Guillermo
García [6]. Hier wird erklärt, wie mit ungleichmäßiger Segmentierung, beginnend
mit kleineren Blöcken, bei denen die Recheneffizienz noch nicht sehr hoch ist, die
Blocklänge für spätere Ausgangs-Samples gesteigert wird. Frühe Ergebnisse können also mit niedriger Latenz ausgegeben werden, während erst später benötigte
Augangs-Samples mit großer Effizienz berechnet werden. García bietet eine Kostenrechnung, um die ideale Segmentierung zu finden. Frank Wefers zeigt in seiner
Arbeit [8], dass Garcías Lösung nur theoretisch optimal ist und wie unter Betrachtung der zeitlichen Spielräume, die sich bei der Umsetzung ergeben sogenannte
Clearances und unter Einbeziehung der Limitierungen der Ziel-Hardware, eine weitere Optimierung erreicht werden kann. Er nennt diesen Ansatz Systembezogene
Optimierung der Filtersegmentierung.
10
2 Diskrete Faltung, nichtrekursive Filter
2.2.3 Mischform
Bei der Segmentierten Schnellen Faltung kommt es noch zu einer Latenz mit der
Länge des ersten Blocks. Für Einsätze, bei denen auch diese Latenz noch zu Störungen führt, zum Beispiel in gemischten Systemen, bei denen Effekt-Anteile zu
dem Rohmaterial zugemischt werden, müssen auch diese noch entfernt werden.
Einen Weg zur Eliminierung aller Latenzen bei der Faltung schlägt William Gardner in seiner Arbeit [7] vor. Er empfiehlt, die Segmentierte Faltung so zu erweitern,
dass frühe Ergebnisse, also die ersten Blöcke, im Zeitbereich nach der Vorschrift
aus Abschnitt 2.2.1 zu berechnen sind und spätere Blöcke im Frequenzbereich.
Dabei sollten die Blocklängen, wie in Abschnitt 2.2.2 beschrieben, wachsen, um
die Vorteile der FFT bei der Berechnung zu nutzen. Bei García, dessen Arbeit [6]
auf diese Arbeit aufbaut, findet sich der Nachweis, dass es sinnvoll ist, nicht jeden
Block länger als seinen Vorgänger zu gestalten. Er schlägt eine Reihe gleich langer
Blöcke vor, bei denen das Spektrum der Eingangsdaten gespeichert werden kann,
bevor die Blockgröße gesteigert wird. Er nennt das Abspeichern der Transformierten Eingangssamples ( Frequency Domain Delay Line) FDL. Auf diese Weise kann
der Overlap-Add -Vorgang für die gleich langen Blöcke im Frequenzbereich vorgenommen werden und es wird nur eine inverse FFT pro FDL benötigt.
11
3 Hardware-Architekturen
In diesem Kapitel sollen Hardware-Architekturen untersucht werden, welche einen
hohen Verarbeitungsdurchsatz oder Operationsparallelität für FIR-Filter erlauben.
(a) SISD
(b) MIMD
(c) SIMD
Abbildung 3.1: SISD, MIMD, SIMD Prozessoren bei der Bearbeitung von vier Multiplikationen
Wie in Kapitel 2 beschrieben, sollten diese also möglichst viele Daten zur gleichen Zeit mit der gleichen arithmetischen Funktion bearbeiten, diese Funktionsweise wird nach Flynn [18] Single Instruction Multiple Data, kurz SIMD, genannt. Im
Gegensatz dazu stehen Single Data Single Instruction und Multiple Data Multiple
Instruction. In der Abbildung 3.1 wird schematisch und sehr vereinfacht gezeigt,
wie vier Multiplikationen mit diesen drei Typen berechnet werden. Bei SISD wer-
12
3 Hardware-Architekturen
den vier Multiplikationen mit einem Rechenwerk ausgeführt, dafür wird auch nur
ein Befehlsdekoder benötigt. Es wird aber im Gegensatz zu MIMD oder SIMD die
vierfache Zeit benötigt. MIMD spart zwar durch komplett unabhängige Rechenwerke drei viertel der Zeit, benötigt aber vier Befehlsdekoder und unabhängige
Recheneinheiten. Bei SIMD wird hingegen in der gleichen Zeit wie bei MIMD
gerechnet, es ist jedoch nur ein Befehlsdekoder und ein parallel arbeitendender
Multiplizierer im Einsatz. Was diese Grafik nicht zeigt, ist die Menge an Speicherzugriffen, die aufgewendet werden muss, um Operanten und Ergebnisse sowie
die Befehle des Programms für die Befehlsdekoder aus dem Speicher zu laden.
Der Vollständigkeit seien hier auch Multiple Instruction Single Data, kurz MISDSystem genannt, sie spielen aber in diesem Kontext keine Rolle. Hier ist ein SIMDProzessor klar im Vorteil. Da FIR-Filter problemlos partitionierbar und parallel
berechenbar sind, bietet sich diese Form von Operationsausführung an.
In heutigen PC-Hauptprozessoren sind Befehlssätze, spezielle Register und Rechenwerke vorhanden, die solche Funktionen unterstützen. Bei x86-Prozessoren
neuerer Generation werden diese Streaming SIMD Extension, kurz SSE, genannt.
Bei Motorolas (Freescale) PowerPC G4 und bei IBMs G5 1 nennt sich dies Altivec.
Zusätzlich werden hier noch DSPs, FPGAs und Grafikkarten-Prozessoren auf ihre
SIMD-Fähigkeiten untersucht.
3.1 CPU
Moderne CPUs können mit sehr hohen Taktraten angetrieben werden. Diese reichen von 2 GHz bis über 3 GHz. Dennoch sind CPUs, wenn sie mit ihrer HauptALU2 DSP-Berechnungen durchführen relativ langsam. Um Berechnungen zu beschleunigen, begannen die führenden Hersteller von PC-Prozessoren schon vor längerer Zeit SIMD-Einheiten [19], beziehungsweise Vektor-Co-Prozessoren, in ihre
CPUs einzubetten. In den folgenden Abschnitten sollen kurz die beiden bekanntesten dieser SIMD-Einheiten vorgestellt werden.
IBM hatte früher einen den Begriff VMX verwendet, da Altivec ein eingetragenes Markenzeichen von Motorola war, nun nutzt auch IBM zunehmend den Namen Altivec.
2
Arithmetisch-Logischen Einheit
1
13
3 Hardware-Architekturen
3.1.1 Altivec
Intel hatte schon 1996 den ersten PC-Prozessor mit SIMD-Fähigkeiten, den Pentium MMX -Prozessor, so war jedoch Motorolas PowerPC G4 mit Altivec 1997
der erste ernstzunehmende Prozessor mit Vektor-Co-Prozessor. Intels Ansatz wies
noch zu viele technische Mängel auf, so das Intel erst 1999 mit SSE etwas Verbessertes anbieten konnte, was aber im Vergleich zu Altivec noch immer etwas zurück
lag [19]. Altivec-kompatible Einheiten befinden sich heutzutage in Freescale PowerPCs 3 und IBM PowerPC G5 CPUs [20]. Eine sehr vereinfachte Darstellung
eines PowerPC -Prozessors und die hierarchische Einordnung von Altivec ist in
Abbildung 3.2 zu finden.
Abbildung 3.2: Motorola PowerPC und Altivec, Quelle: [21]
Noch heute bietet Altivec einen Vorteil gegenüber den bisherigen Generationen
von SSE (1 bis 4) 4 , der nicht unbeachtlich im Rahmen dieser Arbeit ist. Es handelt sich hierbei um den in Kapitel 2 angesprochenen Multiply-Accumulate beziehungsweise den Multiply-Add Befehl. Die Altivec-Assembler-Instruktion für SinglePrecision-Fließkommazahlen lautet vmaddfp, also Vector Multiply Add Float [20].
3
4
Motorola trennte sich von seiner Chip-Sparte, welche nun als Freescale bekannt ist
Siehe Abschnitt 3.1.2
14
3 Hardware-Architekturen
Mit diesem Befehl wird in der Altivec-Einheit in einem Schritt parallel vier SinglePresicion Fließkomma-Werte mit vier weiteren multipliziert, mit nochmals vier
weiteren addiert und das Ergebnis ablegt. Diese jeweils vier Werte pro Operant,
beziehungsweise dem Ergebnis, sind in jeweils einem 128-bit-Vektor-Register abgelegt. Die Altivec-Einheit hat zweiunddreißig dieser 128-bit-Register. Diese Register
können vier Single-Precision-Float-Werte, vier 32-bit-Integer, acht 16-bit-Integer
oder sechzehn 8-bit-Integer Werte enthalten. Herauszustellen ist aber noch, dass
Altivec nicht nativ5 die Double-Precision-Fließkomma-Arithmetik unterstützt [22].
Bei der Implementierung eines linearen FIR-Filters auf einer Altivec-fähigen
CPU kann der Anwender die Parallelität der Einheit sehr einfach nutzen. Er
teilt die Berechnung in vier Teil-FIR-Filter, deren Ergebnisse nach Fertigstellung
nur noch addiert werden müssen. Es fallen beim Laden von Impulsantworts- und
Eingangs-Samples noch zusätzliche Schritte an. Der Programmierer muss hier darauf achten, dass diese Daten im Level1-Cache des CPUs liegen, da es beim Laden
aus dem Computer-Hauptspeicher zu erheblichen Verzögerungen kommt6 . Dazu
gibt es bei Altivec spezielle Prefetch-Anweisungen zur Bereitstellung der Daten in
den Level1-Cache, wie zum Beispiel Data Stream Touch (dst).
Altivec bietet mit speziellen Befehlen zur Umsortierung von Daten, sogenannte
Permute-Befehle, eine Beschleunigung der FFT-Berechnung.
3.1.2 SSE, AVX
MMX war der erste Versuch Intels, SIMD in eine x86-PC-CPU zu integrieren. Bis
heute werden diese Fähigkeiten von Intel und Advanced Micro Devices (AMD)
weiterentwickelt. Wie bei Altivec besteht auch Intels Streaming SIMD Extension
SSE aus 128 bit breiten Registern, die Vektoren unterschiedlicher Formate beinhalten können. Ein solches dieser sechzehn7 XMM -Register kann zwei DoublePrecision-Float-, vier Single-Precision-Float-, vier 32-bit-Integer- bis hin zu sechzehn 8-bit-Integer-Werten enthalten [24]. Leider kann bis heute kein kommerziell
erhältlicher Intel -Prozessor in einem Schritt zwei dieser Vektoren multiplizieren
Das oder die nativen Datenformate, sind solche, für die der Prozessor in seinem Design ausgelegt wurde. Dies betrifft zum Beispiel Bus-Systeme, Register und Rechenwerke.
6
Cache-Misses [23]
7
Im 64bit-Modus
5
15
3 Hardware-Architekturen
und mit einem dritten addieren. Dazu sind zwei getrennte Schritte notwendig [25].
Die 2009 veröffentlichte AVX -Befehlssatz-Erweiterung (Advanced Vector Extensions) wird erst in der nächsten Generation von Intel -CPUs unterstützt. Diese
Erweiterung wird nicht nur einen Fused-Multiply-Add8 -Befehl mit, sonder bietet
auch eine Erweiterung der sechzehn 128 bit breiten XMM-Register auf die 256
bit breiten YMM-Register. Es können also doppelt soviele Operationen pro Takt
ausgeführt werden. Theoretisch könnte AVX also eine Leistungsverbesserung um
den Faktor Vier mit sich bringen.
3.2 DSP
Digitale Signal Prozessoren (DSPs) sind Prozessoren, deren Architektur auf einen
höchst möglichen Datendurchsatz bei der Ausführung eines auf lange Zeit gleichbleibenden Algorithmus ausgelegt sind, in Einhaltung von harten oder weichen
Echtzeitkriterien. Echtzeit bedeutet in diesem Kontext, dass der Prozessor in der
Lage sein muss, in der Frequenz, in welcher neue Audio-Samples in den Prozessor geladen werden, fertige bearbeitete Ergebnisse abzugeben. Weich wird diese
Echtzeit-Bedingung, wenn dabei eine Latenz zwischen Aufnahme eines Samples
und der Abgabe des dazugehörigen Ergebnisses erlaubt ist. Die Stärke von DSPs
liegt im Ausführen mathematischer Operation und weniger im Abarbeiten von
verzweigten Programmabläufen. Für das Erreichen dieses Ziels wird bei DSPs weitestgehend auf erweiterter Harvard-Architektur gesetzt. Die meisten DSPs besitzen
zwei Busse für zu verarbeitende Daten und getrennt davon ein oder mehrere Busse
für Befehle, häufig gekennzeichnet durch X, Y und P. Jeder dieser Busse hat seine
eigene Adressleitung, gesteuert durch Programmzähler im Falle des Befehlsbusses und durch selbständige Adressgeneratoren oder durch Befehlsdecoder für die
Datenbusse. Meistens endet das Konzept getrennter Speicher bei der Anbindung
externen Speichers.
Im Gegensatz zu regulären Prozessoren werden Adressen im Falle von indirekter Adressierung, nicht von der Arithmetisch-Logischen Einheit (ALU) berechnet,
sondern von eigenständigen Adressgeneratoren. Diese Adressgeneratoren beherr8
Fused-Multiply-Add, Multiplizieren, Addieren und Runden in einem Schritt [26]
16
3 Hardware-Architekturen
schen nicht nur Adress-Dekrement oder Inkrement, sondern unter anderem auch
Modulo-Adressierung (Ringspeicher) und Bitinverse Adressierung für die Neuordnung bei der Abspeicherung von FFT-(Zwischen-)Ergebnissen [27]. Ein weiteres
Hauptmerkmal von DSPs sind die Rechenwerke, welche aus einer ALU, für logische
Operationen sowie Addition und Subtraktionen, einem Multiplizierer und einem
Barrel-Shifter bestehen. Die Teile eines DSPs sind unabhängig und können gleichzeitig in einem Takt aktiv sein, was sich wiederum in der Maschinensprache bzw.
dem Assembler eines DSPs ausdrückt. Ein DSP wird durch Befehle mit vielen Argumenten und Funktionsanweisungen für die parallele Hardware gesteuert, ähnlich
den so genannten VLIW-Prozessoren9 [18]. Es können also mit einer Befehlszeile
Daten geladen und gespeichert werden und im selben Takt berechnungen stattfinden. Bei Analog Devices heißen solche Befehle daher auch COMPUTE-and-MOVE [29].
Da ein solcher DSP über zwei Rechenwerke pro Kern verfügt, würde er im SIMDModus die im COMPUTE and MOVE-Befehl angegebene Berechnung (COMPUTE) parallel auf beiden Rechenwerken durchführen. Häufig wird ein DSP jedoch in Hochsprachen programmiert, wobei auf Hardware-optimierte Algorithmen in Bibliotheken
des Herstellers zurückgegriffen wird.
Ein gebrächliches Unterscheidungskriterium für DSPs ist die Unterstützung von
Fließkomma-Zahlenformaten oder die reine Verwendung von Festkomma-Arithmetik.
Ein Hauptargument für die Verwendung von Fließkomma-Prozessoren ist die hohe Dynamik, die das Format dem Programmierer bereit stellt. Allerdings können
auch gewisse Restriktionen bei der Berechnung mit Fließkomma-Zahlen für die
Genauigkeit der Ergebnisse nicht außer acht gelassen werden [30]. Als Vorteil für
Festkomma-Prozessoren kann ihr geringer Stromverbrauch ausgemacht werden, im
extremsten Fall entspricht dieser noch der Hälfte eines vergleichbaren FließkommaDSPs [31–33]. Die geringere Leistungsaufnahme begründet sich in dem wesentlich
einfacheren Aufbau einer Festkomma-Arithmetik-ALU.
3.2.1 Freescale Symphony Audio DSP56724/5
Einer der bekanntesten Hersteller für DSPs mit Festkomma-Arithmetik ist Freescale. Derzeit gehören die 24 bit SymphonyT M Audio DSPs zu den besseren Audio9
Very Long Instruction Word [28]
17
3 Hardware-Architekturen
DSPs bei Freescale. Die schnellsten dieser Gattung sind die DSP56724/5. Diese
DSPs sind bis 250 MHz taktbar, schaffen aber durch doppelte Kerne 500 MMAC/s
[27, 31].
(a) DSP56724/5
(b) DSP56300 Core
Abbildung 3.3: Freescale DSP56724/5 Blockdiagramm mit DSP56300 -Kern,
Quelle [27]
In Abbildung 3.3a ist der vereinfachte schematische Aufbau dieser DSPs zu
sehen, wobei zwei fast identisch aufgebaute Kerne Core-0 und Core-1 mit jeweils
einem DSP56300 -Kern, zu sehen in Abbildung 3.3b, internem RAM, DMA und
eigener Peripherie, über zwei Busse mit der globalen Peripherie und zusätzlichen
acht Shared-RAM-Bänken mit jeweils 8 kB Größe, verbunden sind.
Die ALU bearbeitet in einem Zyklus eine 24x24-bit-Festkomma-Multiplikation
pro Kern, deren 48- bit-Ergebnis im selben Takt in einem 56-bit-Akkumulator aufaddiert wird. Dazu kommt ein Adressgenerator Address Generation Unit (AGU),
welcher zwei getrennte Rechenwerke zur gleichzeitigen Erzeugung von Adressen
für den X- und Y-Datenbus besitzt. Auffällig ist die Verteilung des wichtigen Kerninternen, schnellen Speichers, während Core-0 56 kWords10 zur Verfügung stehen,
10
hier bei nativer Datenbreite: 1 Word = 24 bit
18
3 Hardware-Architekturen
hat Core-1 nur 24 kWords. Dieser interne Speicher teilt sich auch noch variabel
in Programm-, X- und Y-Speicher. Bei der linearen Faltung fällt dies jedoch noch
nicht all zu sehr ins Gewicht, da in jedem Fall11 schon in den Kernen genug Speicher zu Verfügung steht, um die maximale Zahl an Taps zu verarbeiten. Bei 250
MHz Systemtakt und 48 kHz Sample-Frequenz wären dies etwas mehr als 5200
Taps pro Kern. Zusätzlich besteht die Möglichkeit,aus den acht Bänken Shared
Memory Programmcode oder Daten nachzuladen. Die Kerne verfügen dafür über
getrennte Busse, und Arbiter sorgen für geregelten Zugriff. Um Verzögerung zu
vermeiden, sollte der Anwender möglichst darauf achten, dass die Kerne nicht im
selben Augenblick auf die gleiche Bank zugreifen müssen. Weiterer Speicher ist
beim DSP56724 per External Memory Controller EMC anzuschließen. Den Zugriff darauf teilen sich jedoch beide Kerne. Eine Direct-Memory-Access-Einheit
(DMA) pro Kern sorgt unabhängig für Datennachschub, wie zum Beispiel den
Transfer von Audio-Samples vom Core-internen in den Shared Memory. Eine Einführung zur Problematik der Speicherzugriffe bei der Echtzeit-Programmierung
gibt es bei Fabian Plepp [34]
3.2.2 Analog Devices Shark ADSP-21469
Analog Devices Sharc-DSPs sind bei Audio-Anwendungen häufig anzutreffende
DSPs mit Gleitkomma- und Fließkomma-Unterstützung, einer der leistungsstärksten ist dabei der ADSP21469 [35], als Blockbild zu sehen in Abbildung 3.4. Wie
schon bei Freeescale befinden sich auch bei Analog Devices zwei VerarbeitungsEinheiten PEx und PEy, die Organisation ist jedoch etwas verändert. So liegen
diese beiden Einheiten innerhalb eines SIMD Core und werden über gemeinsame
Busse an die internen und externen Speicher angebunden. Allerdings sind diese
Speicher-Busse 64 bit breit. Sharc-DSPs haben keinen doppelten Datenbus und
einen seperaten Programmbus, wie es bei Freescale der Fall ist, sondern nur einen
Datenbus DM und einen Programmbus PM, welcher auch für Daten genutzt werden
kann, wenn nicht gerade Programm-Code in den Cache des SIMD Core geladen
werden muss. Einen Überblick über den SIMD Core bietet Abbildung 3.5.
11
außer wenn bei Core-1 mehr als 8 kWord Programmcode permanent gehalten werden müssen
19
3 Hardware-Architekturen
Abbildung 3.4: Analog Devices ADSP-21469 Blockbild, Quelle: [35]
Sharc-DSPs sind Fließkomma-DSPs, welche das 32-bit-Format nach IEEE Single
Precision unterstützen. Sie bieten aber auch die Möglichkeit, mit einem 40-bitExtended -Fließkomma-Format mit höherer Genauigkeit zu arbeiten. Die für diese
Arbeit so interessante MAC-Operation führt der Sharc-Processor aber nur in der,
von ihm auch unterstützten, 32-bit- Festkomma-Arithmetik durch [36], wobei der
Accumulator mit 80 Bit Ergebnisregister einen großen Headroom bietet.
Auch die Sharc-DSPs bieten DMA-Einheiten für unabhängige Bersorgung mit
Datenströmen aus externem DDR2-RAM oder den Peripherie-Blöcken, wie UART
oder Audio-Schnittstellen.
Ein bei 450 MHz getakteter ADSP21469 erreicht mit seinen zwei Processing
Elements einen Benchmark-Wert von 900 MMAC/s [37]. Zusätzlich bietet er aber
noch einen, in seiner Peripherie angesiedelten, FFT/FIR/IIR-Co-Prozessor-Block,
welcher 1024-Tap-FIR-Filter oder 1024-Punkte-FFTs unabhängig berechnen kann.
Dieser Co-Processor kann autonom von der DMA-Einheit mit Daten versorgt
werden. Gerade bei Faltungen mit längeren Impulsantworten, könnte dieser CoProzessor zusätzliche Arbeitslast übernehmen, zum Beispiel bei frühen Blöcken
des hybriden Ansatzes.
20
3 Hardware-Architekturen
Abbildung 3.5: SHARC Processor SIMD Core Blockbild, Quelle: [35]
3.2.3 Texas Instruments TMS320C672x
Echten Fließkomma-DSPs bietet Texas Instruments mit den TMS320C672x Prozessoren, wobei der TMS320C6727-350 der schnellste der Klasse ist, mit 350
MHz TI TMS320C672x [33]. Er erreicht damit einen Benchmark-Wert von 700
MMAC/s. Sein Prozessor-Kern ist in zwei parallele Datenpfade aufgeteilt. Beide haben eigene Registersets, Multiplizierer (.M), Arithmetische- (.L), Compare(.S) und Lade-Einheiten (.D). Die Abbildung 3.6 zeigt diesen Kern. Als Peripherie
stehen beim TMS320C6727-350 zum Beispiel zwei DMA-Einheiten, ein externes
Speicher-Interface, Audio-Interface, Timer und weiter serielle Schnittstellen, somit
alle typischen DSP-Hardware-Merkmale, zu Verfügung.
Die Eigenheit dieser DSPs sind die Struktur der Befehle, eine konsequente Umsetzung des VLIW-Prinzips mit 32 bit Opcode-Teil pro aktiver Einheit. Diese
sogenannten Fetch-Packs können einmal 32 Bit bis achtmal 32 bit lang sein und
werden komplett in einem Prozessortakt in den Befehlsdekoder geladen. Texas Instruments nennt diese Art Prozessor Advanced VLIW und bietet einen effektiven
Compiler, der dem Anwender erlaubt, diese DSPs optimal einzusetzen.
21
3 Hardware-Architekturen
Abbildung 3.6: Texas Instrumenst TMS320C67x Data Paths Blockbild, Quelle:
[38]
3.3 FPGA
Field Programable Gate Arrays (FPGA) sind frei programmierbare Logik-ICs,
welche aus großen Mengen so genannter Configurable Logic Blocks (CLB) und
programmierbarer I/O-Bänke bestehen. Verbunden werden diese Elemente durch
Spalten-Carry-Signale und Interconnects mit Matrix-Schaltern, also programmierbaren Bus-Leitungen, sowie Clock-Networks, also speziellen Leitungen zur gleichmäßigen Verbreitung verschiedener Taktsignale. Ein einzelner CLB besteht wiederum aus mehreren Slices, wobei diese Logik-Slices die eigentlichen Logikfunktionen in Look-Up-Tables speichern. Diese Slices enthalten zudem noch Multiplexer,
22
3 Hardware-Architekturen
Flip-Flops und und elementare Logik-Gates (XOR, AND und Inverter). Ein FPGA
kann genutzt werden um jede Form von kombinatorischer und sequenzieller Logik umzusetzen, so auch Multiplikationen und Additionen. Er besitzt jedoch keine
Arithmetisch-Logische-Einheit (ALU), die sequenziell wie bei Prozessoren, die gewünschten Befehle ausführt, sondern diese Funktionen werden parallel in Hardware
synthetisiert12 . Selbstverständlich können aber auch programmierbare ALUs auf
einem FPGA implementiert werden.
FPGAs werden im Grunde nicht in einer Hoch- oder maschinennahen Sprache programmiert, sondern in einer sogenannten Hardware Description Language
(HDL) beschrieben, aus denen wiederum letztlich Chip-abhängige Netzlisten generiert werden. Bekannte aktuelle HDLs sind dabei Verilog und VHDL. Interpreter,
welche andere Eingaben wiederum in HDLs übersetzen, erlauben aber auch den
Einsatz von grafischen Eingaben oder anderen Sprachen wie Matlab-Simulink oder
C. So sind auch Hochsprachen einsetzbar, sollten aber für optimale Ergebnisse
nicht in Betracht gezogen werden.
Synthese von Addierern und Multiplizierern, nötig für DSP-Funktionen, führen
aber zu unzureichender Performance. Vor allem die relativ komplex aufgebauten
Multiplizierer [23] sind hier eine Schwachstelle. Daher bieten die führenden Hersteller von FPGAs Xilinx und Altera feste Kerne für Signalbearbeitungsfunktionen
an, so genannte DSP-Slices.
Die entscheidenden Vorteile von FPGAs gegenüber jeder anderen hier erläuterten Technologie sind zum einen die Möglichkeit, parallele Rechenschritte auch
räumlich parallel voneinander zu trennen, also unterschiedliche Abläufe mit genau angepassten Kernen gleichzeitig zu bearbeiten, und zum anderen, das fertige
Design mit sehr präziser Genauigkeit bis auf die Flankenverläufe der elektrischen,
binären Signale zu simulieren. Ein FPGA ist auch in der Zahl der Busse nicht
eingeschränkt, Flaschenhälse entstehen ausschliesslich bei der Anbindung externer Speicher oder Peripherie. Da häufig in Datenblättern solcher peripherer ICs
Timing-Diagramme zu finden sind und HDLs sich zur Modellierung solcher Sachverhalte eignen, können auch diese Teile eines Systems simuliert werden.
12
Einige FPGAs besitzen CPU-Cores als eingebettete Hard-IP Cores, hier ist jedoch das Grundprinzip eines FPGA gemeint
23
3 Hardware-Architekturen
3.3.1 Xilinx DSP48(E1)
Xilinx DSP-Slices in der aktuellen Generation FPGAs Virtex-6 und in der zukünftigen Generation Virtex-7 heißen DSP48E1. Da in Kapitel 5 aber von dem
etwas weniger komplizierten DSP48 -Slice der Virtex-4 -Generation [39] ausgegangen wird, soll dieses zuerst beschrieben werden. Abbildung 3.7 zeigt die schematische Darstellung eines DSP48 -Slices [40]. Die Hauptbestandteile eines DSP48 -Slice
sind neben einem 18x18 bit breiten Multiplizierer, für Zweierkomplement-Zahlen
und einem 48 bit breiten Addierer-Subtrahierers, ebenfalls im ZweierkomplementFormat, verschiedene Multiplexer zur Steuerung des Signalflusses und RegisterPipeline-Stufen. Diese Pipeline-Register sind notwendig bei höheren Taktfrequenzen oder bei Zusammenschluss mehrerer Slices, um die Zwischenergebnisse mit dem
Carry-In synchronisieren. Die Eingänge zum Multiplizierer A und B sind genau wie
dieser 18 bit breit. Ein weiterer Eingang C, welcher direkt zum Addierer-Teil führt,
ist wie dieser 48 bit breit. Der Ausgang P mit seinem Ergebnisregister kann auf
den Addierer zurückgekoppelt werden, um Akkumulator-Funktionalität zu erzeugen. Über die Carry-Verbindungen zwischen den nebeneinander liegenden Slices
Abbildung 3.7: Das Xilinx DSP48 -Slice, Quelle: [40]
können auch breitere Multiplizierer erzeugt werden. Die Vereinfachte Funktionalität des Addierers lautet [40]:
Output = Z ± (X + Y + CIN ).
24
(3.1)
3 Hardware-Architekturen
Wobei an X und Y Teilergebnisse der Multiplikation anliegen und deren Ausgänge
zusammengefasst werden, um das vollständige Ergebnis des Multiplizierers weiterzugeben. Es beschreibt diese vereinfachte Gleichung die Funktion:
Output = Z ± (A · B).
(3.2)
Wenn der Multiplexer Z nun das Ergebnisregister rückkoppelt und als Funtion die
Addition gewählt wird, lautet diese Gleichung
Output(n) = Output(n − 1) + (A(n) · B(n)).
(3.3)
Der DSP48 -Slice liefert also die gewünschte MACC-Funktion13 .
Ein einzelner Slice sowie der benötigte interne Speicher kann bei einem Virtex-4
mit hohem Speed-Grade14 mit 500 MHz getaktet werden, bei niedrigem SpeedGrade, also bei einem günstigeren Chip, mit 400 MHz [41]. Ein Slice hat also einen
maximalen Leistungswert von 500 MMAC/s. Das ist im Vergleich zu einem Analog
Devices DSP also deutlich weniger. Wird aber die Zahl an Slices, die zum Beispiel
ein Virtex-4 XC4VSX55 beherbergt, also 512 DSP48 herangezogen, wird das Potential von FPGAs offensichtlich. Ein durchschnittlicher Virtex-4 XC4VLX100 hat
96 DSP48 -Slices [42], also 48 GMAC/s. Wie diese ideellen Leistungskennzahlen bei
der Anwendung als FIR-Filter ins Gewicht fallen, wird in Kapitel 5, Abschnitt 5.2.1
beschrieben. Solche DSP-Slices befinden sich auch in den deutlich günstigeren Xilinx Spartan-3A-DSP [43], jedoch in geringerer Anzahl. Die DSP-Slices werden
über die Evolutionsstufen von FPGAs auch weiterentwickelt. So bieten aktuelle
FPGAs der Virtex-6 -Generation [44] und der zukünftigen 7er-Reihe [45] ein überarbeitetes DSP48E1 -Slice, zu sehen in Abbildung 3.8. Dieses Slice ist grundlegend
Funktionsgleich mit dem früheren DSP48 -Slice. Jedoch wurde einer der Multiplizierereingänge auf 25 bit erweitert und ein weiterer Eingang D eingeführt, der nun
schon vor dem Multiplizierer mit dem Eingang A addiert werden kann, was bei der
FFT von Nutzen ist. Der eigentliche 48-bit-Addierer wurde um logische Funktionen
erweitert und kann nun, statt nur Addition und Subtraktion, die grundlegenden
13
14
Vergleich Gleichung 2.5
Speed-Grade wird die Einstufung der FPGAs in maximale Taktraten genannt, vergleichbar
mit der Einteilung von PC-CPUs eines Typs.
25
3 Hardware-Architekturen
Abbildung 3.8: Das Xilinx DSP48E1 -Slice, Quelle: [44]
Funktionen wie zum Beispiel OR, XOR oder AND. Ein weiteres, für FIR-Filter
aber auch sonst nützliches Hilfsmittel ist die Pattern-Detect-Logik, da mit ihr
Überläufe oder Unterläufe entdeckt werden können, und durch Maximal- beziehungsweise Minimalwerte ersetzt werden können (Saturation) [44]. Leider sinkt
dadurch auch die maximal erreichbare Frequenz um ca. 9% bis 11% [46]. In wie
weit diese maximale Leistung relevant ist, wird in Kapitel 5 besprochen.
3.3.2 Altera Stratix DSP Blocks
Auch der zweite große Hersteller von FPGAs Altera bietet in seinen Stratix Chips DSP-Slices an. Bei Altera werden diese DSP Blocks genannt. Die Abbildung 3.9 zeigt den grundlegenden Aufbau. Altera bietet im Gegensatz zu Xilinx in ihrem DSP Block zwei 18 Bit Multiplizierer, Mult_H und Mult_L. Diese
zwei Multiplizierer arbeiten in verschiedenen Modi, so können in einem Slice drei
unabhängige 9-bit-Multiplizierer arbeiten oder zwei 18-bit-Multiplikationen mit
32-bit-Ergebnis [47], oder eine 18-bit-Multiplikation mit vollständigen Ergebnis
stattfinden, oder es kann sogar ein 27-bit-Multiplizierer pro Slice gebildet werden.
Allerdings fällt die maximal erreichbare Taktrate bei 27 bit um 10%15 . Werden
zwei Blöcke zusammengefasst, ergeben sich drei vollständige 18-bit-Multiplizierer.
StratixV haben zwischen 188 und 1755 solcher Blöcke. Auch Stratix -FPGAs be15
Bei den schnellsten Stratix von 500 MHz auf 450 MHz [47]
26
3 Hardware-Architekturen
Abbildung 3.9: Der Altera StratixV Variable Precision DSP Block, Quelle: [48]
sitzen schnelle, konfigurierbare Dual-Port-SRAM-Blöcke. Leider sind diese nicht
mit 18 bit oder 27 bit Breite konfigurierbar, dafür sind es deutlich mehr als Xilinx
Virtex-6 FPGAs.
Viele weitere Merkmale sind mit der Konkurrenz vergleichbar oder besser. So
bieten auch Altera FPGAs feste Blöcke für PCI-Express V.2 mit mehreren Lanes
und Interfaces für externen DDR3-SDRAM mit 800 MHz Takt. Schon die FPGAs
der Vorgängergeneration Stratix IV 16 liegt preislich jedoch über denen aktueller
Xilinx FPGAs.
3.4 GPU
Moderne Grafikkarten-Prozessoren (GPUs) müssen zur flüssigen Darstellung dreidimensionaler, bewegter Bilder in kürzester Zeit aus sehr vielen Vektoren, Texturen und Schattierungsinformationen Millionen von Pixeln berechnen. Um so viele
Fließkomma-Vektor-Operationen durchzuführen, setzt man auf massiv parallele
Prozessorkerne. Während zuerst spezialisierte Kerne für jeden Teil der Berechnung eingesetzt wurden, rückten die Hersteller solcher Grafikprozessoren von diesem Konzept ab hin zu Kernen, welche jeden Teil dieser Berechnung übernehmen
konnten, so genannten Unified Processors [49]. Dazu mussten diese Prozessoren
mit kleineren Programmen für ihre jeweilige Aufgabe ausgestattet werden. Schon
16
Zum 15.8.2010 sind StratixV noch nicht beziehbar
27
3 Hardware-Architekturen
vor den Grafikkarten-Herstellern begriffen Wissenschaftler die Potenziale solcher
extrem parallelen Strukturen. Sie mussten aber zur Nutzung dieser Möglichkeiten
ihre Problemstellung in 3D-Grafik-Aufgaben transformieren. Die Hersteller stellten ihrerseits, nachdem sie auf diese Potentiale aufmerksam wurden, Sprachen und
APIs zur Verfügung, welche die Grafik-ferne Nutzung von GPU-Leistung leichter
zugänglich machen sollen. AMD/ATI bietet dazu das Stream SDK [50] und bei
NVIDIA heißt dies CUDA [49]. Es gibt einen weiteren von einer Vielzahl von
Herstellern unterstützten Ansatz mit dem Namen OpenCL, welcher helfen soll,
Hardware-unabhängige Software zu erzeugen.
Bei einem Grad der Abstraktion, unter dem ein Programmierer sich mit einer GPU beschäftigt, sind Grafikprozessoren in ihrer Struktur relativ ähnlich. So
ist es nicht verwunderlich, wenn die Terminologie, mit welcher die APIs ausgestattet sind, sich ebenfalls ähneln. So heißt der Prozessor, welcher Programm
und Daten an den Grafikprozessor weitergibt, Host, während der Grafikprozessor das Device ist. Das Device besteht wiederum aus Compute Units (OpenCL),
oder auch Stream Multiprocessors (CUDA), welche wiederum aus Processing
Elements oder CUDA CORES bestehen. Für OpenCl ist dieser Sachverhalt in Abbildung 3.10 dargestellt.
Abbildung 3.10: Das OpenCL Platform Model, Quelle: [51]
Das Device bietet mehrere Ebenen von Speicher, den globalen, den lokalen
und den privaten Speicher. Eine einzelne Funktion wird in Form eines Kernels
implementiert, welcher in mehreren Instanzen, den Threads (CUDA) oder Work
Items (OpenCL) laufen kann. Diese Instanzen eines Kernels werden in Thread
28
3 Hardware-Architekturen
Blocks oder zwei dimensionale Work Groups zusammengefasst. Bei CUDA ergeben
zweidimensional angeordnete Thread Blocks die Grids.
(a) OpenCL Execution Model
(b) CUDA Thread Hierarchy
Abbildung 3.11: Die OpenCL und CUDA Programmstruktur, Quellen: [49, 51]
3.4.1 NVIDIA Fermi
NVIDIA unterscheidet seine Prozessoren von den üblichen Vektorprozessoren, welche dem SIMD-Prinzip folgen, indem NVIDIA den Begriff SIMT Single Instruction, Multiple Threads nutzt. Sie deuten damit an, dass Grafikprozessoren nicht
nur auf Daten-Ebene parallel arbeiten, sondern auf Thread-Ebene, also inklusive
unabhängiger Verzweigungen in parallel ausgeführten Threads [52]. Sie empfehlen
jedoch für maximale Leistung, darauf zu achten, dass es in parallel ausgeführten,
gleichen Threads zu möglichst wenig solcher Divergenzen kommt. Solche unterteilten Thread Blocks nennt NVIDIA Warps.
NVIDIAs neueste Prozessorgeneration bekam den Code-Namen Fermi, dessen
Stream Multiprocessor mit seinen CUDA Cores wird in Abbildung 3.12 gezeigt.
Ein Fermi-Prozessor kann bis zu 16 der in Abbildung 3.12 abgebildeten Stream
Multiprozessoren enthalten. Jeder dieser Stream Multiprozessoren enthält 32
CUDA Cores, 16 Load/Store-Einheiten, für unabhängige und zeitgleiche Speicher-
29
3 Hardware-Architekturen
Abbildung 3.12: Der NVIDIA Fermi Stream Multiprocessor, Quelle: [49]
Operation, und vier Special Function Units für schnelle Berechnung von übergeordneten mathematischen Funktionen wie zum Beispiel Sinus, Cosinus oder Quadratwurzel. Diese SFU eignen sich also zum Beispiel, um Drehoperatoren bei einer
FFT zu berechnen. Jeder CUDA Core kann mit seiner Fließkomma-Einheit einen
Fuse-Multiply-Add 17 -Befehl in einfacher Genauigkeit pro Takt ausführen. Die beste
derzeit erhältliche Grafikkarte mit einem Fermi -Prozessor, die GeForce GTX480,
besitzt 480 CUDA Cores und kommt somit auf theoretische 336x109 FMA/s in
Single-Precision-Fließkomma-Genauigkeit.
3.4.2 OpenCL
Open CL steht für Open Computing Language. Hinter dieser Sprache steht eine Initiative zu der eine Vielzahl von Firmen gehören, bei der eine Hardwareübergreifende Sprache für parallele rechenintensive Anwendungen entwickelt wurde und weiterentwickelt wird. Die Ziel-Hardware muss dabei nicht ein einzelner
17
Bei FMA wird die eine erhöhte Genauigkeit bei der Multiplikation bewahrt und erst nach der
Addition gerundet
30
3 Hardware-Architekturen
Grafikprozessor sein, sondern kann auch gewöhnliche CPUs, DSPs oder andere
Prozessoren einschliessen. Mehrere sogenannte Open CL Compute Devices können
auch parallel gemeinsam genutzt werden, so kann die Grafikkarte und die CPU
gleichzeitig die gleiche parallele Aufgabe erledigen, ohne dass bei der Programmierung unterschiedliche Kernel geschrieben werden müssen.
The Khronos OpenCL Working Group gehören zum Beispiel AMD, Apple, ARM,
Broadcom, Ericsson, Freescale, Fujitsu, GE, IBM, Intel, NVIDIA, Qualcomm,
Samsung und Texas Instruments an [53].
Als erstes Betriebssystem brachte Apples OS X 10.6 Snow Leopard die Unterstützung für OpenCL mit. Einige Hardware-Hersteller bieten aber auch Linux
OpenCL Treiber für ihre Grafikkarten oder CPUs, wie zum Beispiel NVIDIA, IBM
oder AMD.
31
4 Stand der Technik
FIR-Filter finden breite Anwendung im Audiobereich, ob in Form von Equalizern,
zum Entzerren von Lautsprechern, bei Frequenzweichen, Halleffekten oder im Themengebiet der Auralisation. Häufig wird bei der Umsetzung der jeweiligen Aufgabe
auf PCs gesetzt. In vielen Fällen ist dies auch dadurch vorgegeben, dass vor und
nach dem Algorithmus andere Arbeitsschritte liegen, welche praktischer Weise im
selben System stattfinden. Dabei muss aber der Algorithmus nicht zwingend durch
die Haupt-CPU des PCs berechnet werden. Einige Anwendungen nutzen dafür CoProzessor-Karten, wie Grafikkarten oder spezielle DSP-Karten. Es kommen aber
auch nicht-PC-artige Geräte für viele Zwecke zum Einsatz.
In diesem Kapitel soll es um einige ausgewählte, repräsentative Anwendungen
gehen und es sollen Geräte, welche für Faltungsanwendungen entwickelt wurden,
vorgestellt werden.
In Kapitel 6 sollen hingegen nur einige Anwendungen herausgegriffen und näher
beschrieben sowie Vorschläge zum Einsatz der verschiedenen in Kapitel 3 besprochenen Technologien gemacht werden.
4.1 CPU-basierende Faltung
Beispiele für Anwendungen der Schnellen Faltung, kommerziel oder nicht, auf ganz
gewöhnlicher, nicht spezialisierter PC-Hardware gibt es viele. Daher soll im Folgenden eine kurze Einteilung getroffen werden.
Auralisation
Ein großes Themengebiet ist die virtuelle akustische Realität, in Form von Raumsimulation per Binauralsynthese oder künstlicher Erzeugung von Schallfeldern vir-
32
4 Stand der Technik
tueller Schallquellen per Wellenfeldsynthese. Diese virtuellen Schallquellen können sich dabei auch in einem simulierten Raum mit simuliertem Halleigenschaften
befinden. Diese beiden Anwendungsfälle werden im Kapitel 6 nochmals genauer
betrachtet. Beispiele für Wellenfeldsysteme sollen hier nur kurz genannt sein, mit
den kommerziellen Systemen IOSONO und Sonic Emotions Sonic Wave I [54]
oder dem auf der sWonder Software basierenden System an der TU Berlin. Beispiele für Binauralsynthese sind das System der TU Berlin zur Synthese virtueller
Konzertsäle oder Beyerdynamik Headzone, welches auf Sonic Emotions Binaural
Environment Modelling [55] setzt, wobei 5.1-Surround-Quellen binaural simuliert
werden.
Equalizer
Linearphasige Filter sind erst mit höherer Prozessorleistung populärer werdende
Grundlage für Equalizer. Gerade bei der Bearbeitung von Summensignalen mit
stark perkussiven Komponenten ist die Bewahrung von Transienten ein Ziel, welches bei starkem Eingriff in das Signalspekrum nur mit linearphasigen Filtern zu
leisten ist. Bei Kammeyer [3] finden sich die Vorschriften zum Entwurf nichtrekursiver Filter mit linearer Phase.
Solche Equalizer sind zum Beispiel der in Apples Logic Studio enthaltene Linear
Phase EQ [56] oder der Waves Linear Phase EQ. Der Logic Linear Phase EQ faltet
den Eingang dabei mit einer 4092 Tap langen Impulsantwort bei einer ersten Blockgröße von 512 in der FFT1 . Schon im Handbuch [56] wird hier vor zu intensivem
Einsatz gewarnt, wegen des höheren Rechenaufwands gegenüber einem normalen
Equalizer und der Latenz, welche bei direkter Eingangs-Ausgangs-Messung nicht
kompensierbar ist2 .
Ein weiterer interessanter Equalizer, der auf Faltung setzt, ist der Waves QClone. Er berechnet nicht eine linearphasige Übertragungsfunktion, sondern soll
externe Equalizer kopieren. Er bringt dazu ein Interface zur Messung der originalen Impulsantwort mit. Allerdings können auf diese Weise keine nichtlinearen
Klanganteile erfasst werden, da er dabei nicht auf eine dynamische Erfassung von
Impulsantworten setzt, wie zum Beispiel der von Sintefex entwickelte Algorith1
2
in Logic Pro 7 experimentell ermittelt (Plug-In-Latenzkompensation abgeschaltet)
bei Spuren, welche in Logic Pro erzeugt werden, greift die Plug-In-Latenzkompensation
33
4 Stand der Technik
mus [57]. Dieser Algorithmus kommt bei dem in Abschnitt 4.2 vorgestellten Focusrite Liquidmix zum Einsatz.
Als eine spezielle Form von Equalizern können auch Multiband-Kompressoren
angesehen werden, obwohl diese gewöhnlich eher der Kategorie der Dynamikbearbeitungs-Werkzeuge zugeordnet werden. Diese Kompressoren zerlegen das Eingangssignal spektral in mehrere Bänder, welche anschließend in ihrer Dynamik
bearbeitet werden. Die dazu notwendigen Frequenzweichen-Filter können auch
als FIR-Filter ausgelegt werden. Beispiele hierzu sind der Waves Linear Phase
Multiband oder der im Freeverb3 -Pack enthaltene Wind Compressor.
Hall-Effekte
Sony war die erste Firma, die ein Faltungshall-Effektgerät auf den Markt brachte.
Doch bald wurden PC-Prozessoren schnell und leistungsstark genug, um Schnelle
Faltung in Echtzeit für realistische Hallnachbildung zu nutzen. Beispiele für solche
Hall-Plug-Ins sind Apple Logic Studio Space Designer, Waves IR-1/L/360, Audioease Altiverb und das Quell-offene Freeverb3 Bundle. Die meisten dieser PlugIns unterstützen Surround-Sound-Impulsantworten in 5.1 oder ähnlichen Formaten. Freeverb3 bietet Zero-Latency-Berechnung.
4.2 DSP-basierende Faltung
PCs sind heute aufgrund der geringen Investitionshöhe häufig als zentrales Element in der Signalverarbeitung in Tonstudios zu finden, noch vor wenigen Jahren
war die Rechenleistung dieser Computer jedoch noch nicht ausreichend. So wurden
vor allem rechenintensive Hall-Algorithmen von spezialisieren Geräten berechnet.
Die erste Firma, die ein auf Faltung basierendes Hall-Gerät auf den Markt brachte, war Sony mit dem DRE-S777 [4, 58]. Als Vorteil wurde dabei die realistische
Nachbildung echter Räume vermarktet. Über eine Erweiterungsoption konnten sogar eigene Impulsantworten aufgenommen werden, was wiederum Anwendungen
jenseits von Hallnachbildung ermöglichte. Sony setzte dafür auf elf selbstentwickelte DSPs, welche je nach Kanalkonfiguration und Sampling-Frequenz bis zu 5,5
34
4 Stand der Technik
Sekunden Impulsantworten-Länge pro Gerät erreichten3 . Ein ähnliches Gerät bot
Yamaha an, den SREV1. Dieser war, mit der Erweiterungskarte auf 64 parallel
arbeitende DSPs4 , in der Lage, bis 520.000 Tap lange Impulsantworten in MonoKonfiguration zu falten [59]. Beide Effektgeräte waren zu ihrer Zeit relativ teuer
und sind nicht mehr in Produktion. Der neuartige Ansatz, zur Hall-Erzeugung
eine echte Raum-Impulsantwort zu nutzen, ist jedoch durchaus gebräuchlich geblieben, nur erledigt dies heute Software mit längeren Impulsantworten und auf
mehr Kanälen5 .
Heute bieten mehrere Firmen Geräte mit hoher Leistungsfähigkeit durch parallele DSPs an. Diese Geräte sind so entworfen, dass sie im Grunde nur die universelle Prozessorleistung bieten und je nach Anwendungsfall programmiert werden.
Beispiele dafür liefern Weiss Engineering mit dem Powerhouse [11] oder Electro
Voice mit dem Netmax N8000 [12]. Das Powerhouse nutzt, nach Auskunft der
Firma Weiss Engineering im November 2009, zehn ADSP-21161 Sharc DSPs von
Analog Devices, welche mit 150-MHz-Takt auf 600 MFLOP/s kommen. Das gesamte System bietet also 6 GFLOP/s Rechenleistung. In eine Beispiel-Anwendung
konnte die Firma Weiss Engineering dabei acht Kanäle mit jeweils 1,15 Millionen
Taps, also zwölf Sekunden Impulsantwort bei 96 KHz Sample-Frequenz, erreichen6 .
Der Electro Voice Netmax N8000-1500 setzt im Gegensatz zum Powerhouse auf
24bit Festkomma-DSPs. Er verfügt über fünf DSPs, die sich die Arbeit teilen und
auf 1500 MMAC/s kommen.
Im Studio-Bereich gibt es einige DSP-Co-Processoren für PCs, welche in die
Audiosoftware per Plug-Ins eingebunden werden. Eine dieser Erweiterungen ist
spezialisiert auf Faltung, der Focusrite Liquidmix, auch als Liquidmix HD Plug-In
für ProTools-TDM -DSP-Karten oder auch als PC-unabhängiges Gerät, dem Liquidchannel. Die dabei zum Einsatz kommende Dynamische Faltung, entwickelt
von Sintefex, ermöglicht über Amplituden-selektive Impulsantworten-Sets die Modellierung von nichtlinearen Systemen [57]. Dazu zählen zum Beispiel Dynamikbeeinflussende Effekte wie Limiter oder Kompressoren. Audioease Altiverb XL gibt
es auch als ProTools-TDM -Plug-In mit Latenz-freier Faltung und ist somit auch
256.000 Taps [4]
Yamaha Digital Audio Processor YDAP1, ebenfalls ein selbstwickelter IC
5
siehe Abschnitt 4.1
6
nach einer Auskunft per E-Mail vom 11. November 2009
3
4
35
4 Stand der Technik
ein Beispiel für die Nutzung von DSPs in PC-Systemen, wobei hier die vom Hersteller angegebenen Leistungsdaten [60] auf eine Zeitbereichs-Faltung deuten.
DSPs findet man heute auch häufig in Lautsprecher-Arrays, um Freuquenzgänge zu linearisieren und Frequenzweichen zu berechnen. Beispiele dafür wären die
Lautsprecher-Arrays der Wellenfeldsynthese im Hörsaal 104 der TU Berlin [2]
oder die Line-Array-Lautsprecher bei Open-Air-Beschallung [61].
4.3 GPU-basierende Faltung
Die Nutzung von Grafikkarten für Audio-Bearbeitung ist noch nicht soweit entwickelt wie zum Beispiel die Nutzung von DSPs. Es gibt nur wenige kommerzielle
Produkte, welche sich diese sehr hohe Rechenleistung zu Nutze machen. Eins dieser
Produkte ist das Acustica Audio Nebula 3 Bundle, eine Plugin-Sammlung für viele
verschiedene Anwendungen, wie linearphasige Equalizer und Halleffekte. Eine Besonderheit dieser Plug-In-Sammlung ist aber die Möglichkeit, noch weiter gehend
als bei Sintefex [57], nicht nur nicht-lineare, sondern auch nicht-Zeit-invariante
Systeme zu simulieren [62]. Es ist mit dieser speziellen Art der Faltung also möglich, auch Hardware-Effekte wie Phaser oder Chorus zu sampeln und zu simulieren.
Acustica Audio setzt dabei auf die Leistung von NVIDIA-Prozessoren mit Hilfe der
CUDA-APIs.
Die Plug-Ins Reverberate LE und Filtrate LE der Firma LiquidSonics bieten im GPU-Modus Faltungshall beziehungsweise linearphasige Equalizer, welche
auf einer NVIDIA-Grafikkarte7 berechnet werden. Leider nur im VST-Format für
Windows-PCs.
Ein weiteres Beispiel für den Einsatz von Grafikkarten im Audio-Bereich ist die
Koonlab Real FIR, eine digitale Frequenzweiche [63]. Solche Frequenzweichen sind
steilflankiger und haben weniger Passband-Welligkeit als normale passive analoge
Frequenzweichen und sind bei geringer Stückzahl günstiger aufzubauen als DSPbasierende Systeme. Als Schnittstellen werden ASIO-Sounkarten der EmbeddedAudio-Teil des HDMI-Port der Grafikkarte vorgeschlagen. Der Aufbau für die
HDMI-Variante ist in Abbildung 4.1 zu sehen. Die Auslagerung der Arbeitslast
7
G80 GPU oder besser
36
4 Stand der Technik
auf eine Grafikkarte ermöglichte es, ein passiv gekühltes System ohne Geräuschentwicklung einzusetzen. Zum berechnen von vier Bändern eines Stereo-Signals
werden Zeitbereichs-FIR-Filter mit 1024 Taps pro Band eingesetzt.
Abbildung 4.1: Koonlab Real FIR System-Aufbau, Quelle: [63]
37
5 Implementierung auf FPGAs
In diesem Kapitel wird die Implementierung einer Linearen Faltung auf einem
Xilinx-Virtex-4 -FPGA behandelt. Dazu dienen die Vorkenntnisse, welche ich im
Rahmen der Veranstaltung System-On-Chip ARM-Projekt des Fachbereichs Mikroelektronik, Integrierte Schaltungen am Institut Technische Informatik und Mikroelektronik der Fakultät IV der Technischen Universität Berlin gewonnen habe.
5.1 Vorarbeit
Das Ergebnis dieser Projektarbeit war eine lineare Echtzeitfaltung für einen Audiokanal mit analogem Eingang und Ausgang. Die Impulsantwort hierbei war 61440
Taps lang, und bei einer Abtastrate von 48 kHz lag die Verarbeitungszeit pro Sample bei ca. 11 µs, also ergab sich eine Verarbeitungslatenz von einem Sample. Die
Systemlatenz wurde aus Gründen der Irrelevanz nicht gemessen, sie ergibt sich aus
der Verarbeitungslatenz und der A/D- bzw. D/A-Wandlungszeit. Die Genauigkeit
der Koeffizienten und Eingangssamples liegt bei dieser Implementation bei 18 bit
Integer, die Datenpfadbreite während der Verarbeitung variierte, war aber minimal 36 bit Integer. Die Ausgabegenauigkeit war durch den D/A-Wandler begrenzt
auf 18 bit.
5.1.1 Projekt
Die Gruppe in dieser Lehrveranstaltung bestand außer dem Autor noch aus den
Studenten Felix Brose und Nviet Duc Nguyen. Die Aufgabe der Projektgruppe
lag darin, auf einer bestehenden FPGA-Hardware ein eigenes Funktionsmodul zu
implementieren und dieses per Software zu steuern. Die Grundlage für das Projekt
lieferte ein AVNET Xilinx Virtex-4 LX Evaluation Kit [64] mit zusätzlichen Toch-
38
5 Implementierung auf FPGAs
terplatinen, auf denen sich zum Beispiel auch die Taster für die Nutzerschnittstelle
und die Audiowandler befanden. Innerhalb des FPGAs war ein ARM7-Prozessor
und grundlegende Mikrorechner-Peripherie als Netzliste beziehungsweise VHDLCode vorgegeben. Auf dem ARM7 lief ein Bootloader, welcher primitive Registerzugriffe per RS-232-Terminal erlaubte und das Betriebssystem MiniOS lud. Das
Bootloader-Programm wurde schon vorkompiliert zur Synthese in den Programmspeicher des ARM-Prozessors gelegt. Der Quelltext des Betriebssystems stand zur
Verfügung und es war Aufgabe der Projektgruppe, Treiber und Nutzerschnittstellen zu programmieren, mit denen das Funktionsmodul angesprochen werden
konnte. Die Aufgabenverteilung in der Gruppe war folgende,
Nviet Duc Nguyen:
Felix Brose:
Kay Knofe (Autor):
I2S-Interface, Benutzerschnittstelle im MiniOS
Hauptaddierer, Testmodul
FIR-Blöcke, Matlab-Vorverarbeitung der IR
wobei jedes Gruppenmitglied zu seinem Teil die Testbench und eine SoftwareHAL bzw. Treiber schrieb. In dieser Arbeit befinden sich Erläuterungen zu allen
von der Projektgruppe erzeugten Teilen, es stehen aber nur die Quelltexte oder
auch schematische Struktureingaben zur Verfügung, die vom Autor dieser Arbeit
erzeugt oder zumindest koproduziert wurden. Diese Quellen sind im Anhang ab
Seite 86 zu finden.
Die eingestzte Entwicklungsumgebung der Firma Mentor Graphics besteht aus
der CAD-Software HDL-Designer 2006, dem Synthese-Werkzeug Precision und
der Simulationssoftware Questa ModelSim.
Hardware-Aufbau
Die Hardware, auf der die Projektarbeit beruhte, war ein AVNET Virtex-4 (LX)
Evaluation Kit, welches mit zwei Tochterplatinen erweitert war. Die Hauptplatine
war mit einem Xilinx FPGA XC4VLX60-FF668 bestückt und vergleichbar mit
Abbildung 5.1. Diese Platine ist optional mit anderen Virtex-4 FPGAs erhältlich.
In der Abbildung 5.1 ist ein Virtex-4 SX25 zu sehen. Es befand sich darüber hinaus
39
5 Implementierung auf FPGAs
Abbildung 5.1: AVNET Virtex-4 Evaluation Kit (Quelle: [64])
ein Xilinx Platform Flash als Konfigurations-ROM mit JTAG-Interface1 auf dem
Board sowie ein USB2.0-Controller, eine Ethernet-PHY, ein LC-Display, Schalter
und Tasten, 8 LEDs, RS-232-Interface, Flash-Speicher und DDR-RAM. Die Tochterplatinen, welche über die Erweiterungssteckplätze an den FPGA angeschlossen
waren, wurden zeitgleich von einer anderen Projektgruppe entwickelt, um eine
erweiterte Auswahl an Schnittstellen und Interaktionsmöglichkeiten für verschiedenste Projekte anzubieten. Auf ihnen befanden sich weitere Ethernet-PHYs, Tasten, LED-Matrizen, PS2-Anschlüsse, Stereo-Audio-A/D- und D/A-Wandler und
eine DVI-PHY zum Anschluss von Bildschirmen.
Für die Faltung wurden nicht alle zur Verfügung stehenden Komponenten benötigt. So wurden die Audio A/D- und D/A-Wandler eingesetzt, die Tasten, die
acht LEDs auf der Hauptplatine und die RS-232-Schnittstelle zum Nachladen des
MiniOS in den RAM. Bei dem Analog-Digital-Wandler handelte es sich um einen
Chrystal Semiconductor CS5343 [65], welcher mit bis zu 96 kHz Samplerate und
mit 24 bit Genauigkeit wandelt. Die Digital-Analog-Wandlung findet hierbei auf
einem Chrystal Semiconductor CS4330 [66] statt, welcher nur mit einer Genauig1
Joint Test Action Group IEEE Standart 1149.1; Jtag.com oder [23], Seite 226; standartisierter
Port zum debuggen von Embedded Hardware, hier genutzt, um die Konfigurations-Datei in
den ROM zu laden
40
5 Implementierung auf FPGAs
keit von 18 bit arbeitet. Die synthetisierte .bit-Konfigurationsdatei für den FPGA
konnte via JTAG-Interface direkt in den FPGA geladen werden oder konvertiert
in das .mcs-Format permanent in den Platform Flash abgelegt werden.
Die Audiowandler waren seriell mit drei Leitungen, also mit I2 S-Schnittstelle2 ,
bzw. einem grundlegend ähnlichem Protokoll [65, 66] mit dem FPGA verbunden. Bei der Konsultation der Datenblätter wird auffallen, dass der D/A-Wandler
CS4330 nicht dem I2 S-Timing entspricht, die Daten stattdessen rechtsbündig zu
dem Wordclock-Takt (LRCK) anliegen müssen, wenn der IC im Slave-Mode angesteuert wird. Da dies für die weiteren Ausführungen vernachlässigbar ist, wird in
dieser Arbeit nur noch von I2 S gesprochen.
5.1.2 FPGA-Struktur
Wie schon im Kapitel 5.1.1 erwähnt gab, es als Vorgabe für die Projektarbeit
schon eine vollständig ausgereifte ARM7 -Umgebung mit Interrupt-Logik, AMBAAHB-Bus 3 Switch, RAM und AHB-Wishbone4 -Interface. Es galt, ein Modul in diese Infrastruktur einzufügen, wobei Einstellungen per Registerzugriff der Software
über den Wishbone-Bus vorgenommen werden konnten. Da das AHB-WishboneInterface im Speicherbereich des ARM lag, waren somit auch am Wishbone-Bus
angeschlossene Module mit ihren Status- und Kontrollregistern im Speicherbereich
zu finden. Eine Übersicht des gesamten Aufbaus und die Einbindung des FIRProzessors ist in Abbildung 7.2 zu sehen. Der FIR-Prozessor wird über WishboneBus (WBL) konfiguriert und mit Koeffizienten beladen. Er besitzt zwar auch einen
AHB-Master-Anschluss, welcher aber nicht verwendet wird. Die Interrupt-Leitung
vom FIR-Prozessor zur Haupt-Interrupt-Logik zeigt Betätigungen der Tasten auf
dem Tochter-Board an, deren Überwachung untergeordnet mit in dem StudentModul eingebunden wurden. Vorgreifend zum Kapitel 5.1.4 sollte gesagt werden,
dass aktive FIR-Koeffizienten sowie Audio-Daten nicht in dem in Abbildung 7.2 zu
sehenden RAM gespeichert, sondern in lokalem RAM innerhalb des FIR-Prozessors
I2 S, Inter-IC Sound Interface [67], entwickelt von Philips Semiconductor, jetzt NXP
AMBA-AHB; Advanced Microcontroller Bus Architecture (Advanced High-Performance Bus),
Bus-System zur Kommunikation von On-Chip-Makrozellen (z.B. ARM mit RAM) [23]
4
Wishbone, Abk. WBL; Bus-System zur Kommunikation von On-Chip-Makrozellen von
Opencores.org [68]
2
3
41
5 Implementierung auf FPGAs
Abbildung 5.2: Vereinfachte Darstellung des FPGA-Top-Structs
gehalten werden. Lediglich die im Quellcode befindlichen variablen Impulsantworten werden zusammen mit dem MiniOS in den DDR-RAM geladen. Aktiv
werden diese, indem sie in den RAM des FIR-Prozessors kopiert werden, vgl. Kapitel 5.1.3.
5.1.3 Software
In der Endversion des Projektes war es möglich, den Faltungsprozessor mit den
vier Tasten der Tochterplatine zu steuern. Zwei Tasten dienten zur Steuerung des
Ausgangs-Shifter, damit also der Lautstärkesteuerung. Eine weitere Taste konnte
einen direkte Rückkopplung der Audio-Daten vom Eingang auf den Ausgang einoder ausschalten, also somit den FIR-Prozessor auf Bypass schalten. Der letzte Taster diente dazu, eine von fünf vorbereiteten Impulsantworten in den FIR-Prozessor
zu kopieren. Jede weitere Betätigung des Tasters wählt zyklisch die nächste Impulsantwort aus.
Zur Einbindung der Impulsantworten mussten diese in ein C-Array-Format gebracht werden. Sie lagen im wav -Format vor und konnten so mit Matlab geöffnet
42
5 Implementierung auf FPGAs
und formatiert werden. Im Ausschnitt 5.1 wird gezeigt, welche Schritte dazu notwendig sind und welche Funktionen dazu verwendet wurden.
[ Y, FS , NBITS]=wavread ( ’RE201 .wav ’ ) ;
name= ’RE201_A ’ ;
%Länge k ü r z e n & mono
Out_length =61440;
fade =0.05;
Y_1 = fade_out (Y( : , 1 ) , Out_length , f a d e ) ;
%normieren
prescale = 8;
Y_2 = Norm_IR(Y_1, p r e s c a l e ) ;
figure (10) ;
plot (Y_2) ;
%s p e i c h e r n
scale = 0;
p r e s c a l e = nextpow2 ( p r e s c a l e ) ;
FIR2DEC_C(Y_2, name , p r e s c a l e , s c a l e ) ;
Quelltext-Ausschnitt 5.1: Matlab-Aufrufe zur Erzeugung der C-Header-Files
Es wird dabei davon ausgegangen, dass die Impulsantworten schon eine Samplerate von ca. 48 kHz haben, es wird keine Samplerate-Konvertierung vorgenommen.
Die Variable name beinhaltet den Textstring, mit dem die Header-Datei und das
in ihr enthaltene Array benannt werden. Der erste Schritt der Bearbeitung ist, die
Impulsantwort exakt auf die Anzahl der Koeffizienten des FIR-Prozessors zu bringen. Dazu muss sie entweder mit Nullen aufgefüllt oder gekürzt werden. Damit es
zu keinen störenden Geräuschen durch einfaches Abschneiden der Impulsantwort
kommt, wird mit der Funktion fadeout() ein lineares Ausblenden realisiert. Die
verhältnismäßig große Gesamtlänge des angewendeten Fensters sollte keinen Einfluss auf die spektrale Eigenschaft der Impulsantwort haben. Die Variable fade
gibt dabei die Zeit relativ zur Gesamtlänge Out_length der resultierenden Impulsantwort an. Zusätzlich wird diese noch auf einen Kanal reduziert. Im nächsten
Schritt wird der Dynamikbereich auf den der Hardware angepasst, um Überläufe
zu vermeiden. Dieser Schritt wird im Kapitel 5.1.5 genauer erläutert. Letztlich wird
43
5 Implementierung auf FPGAs
mit Hilfe der Funktion FIR2DEC_C() ein Vektor erzeugt, dessen Elemente in den 18
bit Integer-Raum der Ziel-Hardware passen, nach dem Schema (+1) → (+217 − 1)
und (−1) → (−217 ). Diese Matlab-Funktionen befinden sich vollständig im Anhang ab Seite 109. Auf die Bedeutung der Variablen scale und prescale wird
noch einmal im Abschnitt 5.1.5 eingegangen.
...
#i n c l u d e
#i n c l u d e
#i n c l u d e
#i n c l u d e
#i n c l u d e
#i n c l u d e
" FILL_IR .h"
" IR_Large .h"
" IR_Star .h"
" IR_Studder .h"
" IR_RE201_A .h"
" IR_Filter .h"
...
i r = IR_copy (IR_RE201_A) ;
...
Quelltext-Ausschnitt 5.2: Includes und Kopierroutinen-Aufruf
Im Quelltext-Ausschnitt 5.2 ist gezeigt, wie die vorher in Matlab erzeugten
Header-Dateien in den Quelltext eingebunden werden, um dann mit der Funktion
IR_copy() aufgerufen zu werden. Dazu wird das jeweilige Array an die Funktion
übergeben. Besser wäre hier eine Pointer-Übergabe gewesen. Da die Implementierung nicht für dynamische Impulsantworten gedacht ist, sollte hier nur eine Basisfunktionalität erreicht werden. Zum Zwecke des Debuggens wurde dann auch jeder
Wert des Arrays in einer for-Schleife in den RAM des FIR-Prozessors kopiert. So
konnte man diese auch am Terminal ausgeben. Für beschleunigte Ladevorgänge
wäre der Einsatz der vorhandenen DMA-State-Machine empfehlenswert oder andere Lösungen, auf die in Abschnitt 5.2.2 eingegangen werden soll.
int IR_copy ( int a r [ ] )
{
int ∗ p o i n t , i ;
44
5 Implementierung auf FPGAs
p o i n t = ADDR_STUDENT_IR_RAM_FIRST;
f o r ( i =0; i <61440; i ++) {
∗ p o i n t=a r [ i ] ;
p o i n t ++;
// p r i n t f ("%d\n " , i ) ; // d e b u g g i n g send Coef i Value t o t e r m i n a l
}
return ( i ) ;
}
Quelltext-Ausschnitt 5.3: Kopierroutine
Die Kopierroutine findet man im Quelltext-Ausschnitt 5.3. Der Pointer point wird
vor der for-Schleife auf die erste Adresse im Koeffizienten-RAM gelegt und anschliessend jeder Koeffizient kopiert. Die Laufvariable i wird von der Funktion
zurückgegeben.
5.1.4 FIR-Prozessor
In Abbildung 5.3 ist der Aufbau des FIR-Prozessors zu erkennen. Diese Struktur
wurde schematisch erstellt, so zeigt Abbildung 7.2 auf Seite 90 im Anhang die originale Version. Die Einordnung des FIR-Prozessors in das gesamte System befindet
sich im Kapitel 5.1.2.
Die Hauptbestandteile des FIR-Prozessors sind das I2 S-Interface, der MACCSlice-Block, welcher aus einer Verkettung von sechzig einzelnen Faltungseinheiten
(FIR-Kernels) besteht, sowie ein nachgeschalteter Akkumulator. In der Abbildung
5.3 wird die Audio-Bearbeitungskette durch die olivfarbenen Pfeile symbolisiert.
Der WBL-Switch arbeitet als eine Art Multiplexer, der abhängig von der angelegten Adresse auf dem WBL-Bus die Ausgangsdaten-Leitung umschaltet sowie
das Schreibsignal (cyc) an das entsprechende Modul leitet. Der FIR-Prozessor
beinhaltet noch kleinere Funktionsmodule wie z.B. eine Interrupt-Logik, LEDAnsteuerung mit Mustergenerator, Tastenansteuerung mit Interrupt bei Tastendruck und eine einfache DMA-Einheit, welche als AHB-Bus-Master Daten von einem Adressbereich in einen anderen kopieren oder einen Adressbereich mit einem
konstanten Wert füllen kann.
45
5 Implementierung auf FPGAs
Abbildung 5.3: Vereinfachte Darstellung des FIR-Prozessors, vgl. Abbildung 7.2
Kontrolliert wird der FIR-Prozessor von dem Modul student_test, welches neben den Kontrol-Registern auch solche für Hardware-Tests besitzt, was den Namen
des Moduls erklärt. So kann zum Beispiel ein Interrupt per Software erzwungen
werden, um die Interrupt-Funktionalität zu prüfen, der I2 S-Bus nach der SeriellParallel-Wandlung rückgekoppelt werden, um die Audio-I/Os zu testen oder auch
den FIR-Prozessor in Bypass zu setzen. Es können auch Samples per Software in
die Faltung geleitet und das Ergebnis zurückgelesen werden.
FIR-Steuerung
Die eigentliche Faltung wird vom fir_control-Modul gesteuert. Meldet das I2 SInterface, dass ein neues Sample anliegt, leitet die Kontrolleinheit dieses Startsignal
an die sechzig FIR-Kernels weiter. Der erste FIR-Kernel in der Reihe lädt das neue
Sample in den Ringspeicher und beginnt zu rechnen. Jeder weitere Kernel lädt zeitgleich das letzte Sample seines Vorgängers und beginnt ebenfalls mit der Berechnung. Nachdem alle sechzig Kernels ihre 1024 Koeffizienten abgearbeitet haben,
46
5 Implementierung auf FPGAs
melden sie dies per Ready-Signal an die Kontrolleinheit zurück, welche daraufhin
dem Akkumulator das Signal gibt, die sechzig Einzelergebnisse aufzuaddieren. Das
fertige Ausgangssample wird dann synchron zum nächsten Eingangssample vom
I2 S-Interface seriell gewandelt und an den D/A-Wandler geleitet.
Während das gesamte FPGA-System, also ARM-Prozessor, AHB-Bus, WBLBus mit 25 MHz Takt läuft, werden sämtliche in der Audio-Bearbeitungskette
vorhandenen Module mit 100 MHz getaktet. Die Faltungskontrolleinheit läuft mit
25 MHz, Datenaustausch mit den Teilen der 100-MHz-Clock-Domain findet nur
per start- und ready-Handshake statt. Koeffizienten der FIR-Kernels können per
25-MHz-WBL-Bus ohne Weiteres geladen werden, da die Ports des dazu verwendeten Dual-Port-RAMs asynchron betrieben werden können.
Hauptaddierer
Bei der Implementierung des Hauptaddierers gibt es die Wahl, ob einzelne Zwischenergebnisse paarweise in mehreren Stufen zu weiteren Zwischenergebnissen
aufaddiert werden sollten bis letztlich das Ausgangssample berechnet ist, also mit
Hilfe eines Adder-Trees oder ob ein einzelner Addierer in einem AkkumulatorRegister die Teilergebnisse in Einzelschritten zum Endergebnis aufaddiert. Sollte
bei n FIR-Kernels zwischen jeder Stufe des Adder-Trees sowie davor und danach
eine Pipeline-Stufe liegen, ergibt sich für den ersten Fall ein Zeitaufwand von
Tadder_tree =
1
dlog2 (n) + 2e
fclk
(5.1)
Im zweiten Fall liegt der Zeitaufwand bei
Tpipelined_accu =
1
(n + 2)
fclk
(5.2)
Dabei wird davon ausgegangen, dass vor dem Addierer eine Registerstufe liegt
und ein weiterer Taktzyklus nach dem letzten Rechenschritt nötig ist, damit das
Ergebnis stabil im Ergebnisregister liegt. Da es sich hier um sechzig FIR-Kernels
bei 100 MHz handelt, ergibt sich also ein Verhältnis von acht Zyklen des AdderTrees zu zweiundsechzig für den einzelnen Akkumulator oder 0,08 µs zu 0,62 µs.
Ein mehrstufiger Addierer ist für die Performance also von Vorteil.
47
5 Implementierung auf FPGAs
Die Verarbeitungszeit liegt aber in beiden Fällen vergleichsweise niedrig zu der
benötigten Zeit der FIR-Kernels, und so wurde aus zwei anderen Gründen der
Akkumulator gewählt. Zum einen besticht er durch einen erheblich geringeren
Hardware-Aufwand und zum anderen hätte er beim Nichterreichen des Syntheseziels von 100 MHz durch einen einzelnen DSP48-Slice ersetzt werden können,
welcher mit höheren Taktraten addieren kann als ein in Logik synthetisierter Addierer.
In diesem Fall war es jedoch möglich, die gewählte Taktrate zu erreichen. Der
Hardware-Aufwand eines Adder-Trees ergibt sich mit Ausgangsbreite der FIRKernels b aus b n2 c Addierern mit (b + 1) bit und b n4 c Addierern mit (b + 2) bit
bis hin zur letzten Stufe mit einem Addierer mit (b + dlog2 (n)e) bit. Im Falle des
Akkumulators ist es nur ein Addierer mit (b + dlog2 (n)e) bit, wenn Rundungen
oder Überläufe in den Zwischenstufen ausgeschlossen sind. Ähnlich verhält es sich
beim Bedarf an Registerzellen. Der einzelne Akkumulator benötigt hier nur n bbreite Eingangsregister und ein (b+dlog2 (n)e) bit breites Ergebnisregister, während
der Adder-Tree je nach Anzahl der Stufen noch weitere Zwischenergebnisregister
benötigt, welche pro Stufe um jeweils ein Bit breiter werden. Im Fall, dass n nicht
einer Potenz von Zwei entspricht, weicht die Zahl der benötigten Addierer von der
der benötigten Register ab. Es werden hier mehr Register als Addierer benötigt,
da zwar Zwischenergebnisse und Stufen mit ungeraden Vorgängern nicht addiert,
aber dennoch einmal getaktet werden müssen, um gleichzeitig in der nächsten Stufe
anzukommen. Im Falle des einzelnen Addierers wird jedoch noch ein Multiplexer
zur Auswahl des Eingangswertes benötigt. Eine Vergleichsübersicht für den Fall
n = 60 befindet sich in Tabelle 5.1.
Adder-Tree
119 Addierer
120 Register
8 Takte
Akkumulator
1 Addierer
61 Register
36 bit-Multiplexer 60-zu-1
62 Takte
Tabelle 5.1: Vergleich Adder-Tree mit Einzel-Addierer-Akkumulator
48
5 Implementierung auf FPGAs
FIR-Kernel
Den Kern der vorliegenden Implementierung bilden die sechzig FIR-Kernels. Abbildung 5.4 zeigt eine simplifizierte Version dieses Kernels. Die eigentliche schematische Eingabe befindet sich im Anhang auf Seite 88 als Abbildung 7.1.
Abbildung 5.4: Vereinfachte Darstellung eines einzelnen FIR Kernels, vgl. Abbildung 7.1
Der FIR-Kernel besteht aus einem DSP48 -Slice, zwei Block-RAMs, konfiguriert
zu 1024 mal achtzehn Bit, einer Kontrolleinheit und einem Ausgangs-Shifter. Der
gesamte Kernel läuft mit einem Takt von 100 MHz. Die zwei Speichereinheiten
sind im Aufbau identisch und basieren auf dem elementaren Xilinx Component
RAMB16, welches ein Block-RAM als Dual-Port-RAM mit 10 bit Adressraum und
16 bit Datenpfadbreite initiiert. Zusätzlich werden die zwei Bit Paritätsspeicher
pro Speicherzelle als Datenspeicher verwendet, so dass ein 18 bit breiter Speicher
entsteht. Im Quelltext 7.1 im Anhang auf Seite 92 befindet sich der dazugehörige
VHDL-Code. Dieser Wrapper um das eigentliche RAMB16 Component ermöglicht
18 bit Daten-Ein- und Ausgänge.
Der Unterschied zwischen Koeffizienten- und Datenspeicher liegt nicht in dessen
Aufbau, sondern in der Verwendung der Ports beziehungsweise in der Adressie-
49
5 Implementierung auf FPGAs
rung während der Faltung. Der Datenspeicher benötigt nur einen der beiden Ports.
Dessen Dateneingang ist mit dem Audioeingang des FIR-Kernels verbunden und
empfängt ein neues Sample im ersten Schritt der Faltung. Der Datenausgang ist
mit dem DSP48 -Slice und dem nächsten FIR-Kernel verbunden. Die Adressierung
für diesen Port übernimmt vollständig die Kontrolleinheit des Kernels. Der Koeffizientenspeicher wird hingegen mit beiden Ports bedient. Port A ist mit 100 MHz
getaktet, sein Ausgang ist an das DSP48 -Slice angeschlossen und wird vom Kontrollmodul adressiert. Der Eingang des Port A wird nicht genutzt. Port B wird mit
25 MHz getaktet und ist mit Ein- und Ausgang an den WBL-Bus angeschlossen
und wird auch von diesem adressiert. Port B des Koeffizientenspeichers ist somit
der einzige Teil im Kernel, welcher nicht in der 100-MHz-Domain liegt.
Die eigentliche Berechnung, also Multiplikation von Koeffizienten und Samples
sowie Akkumulation, erfolgt im DSP48-Slice, dessen Aufbau im Kapitel 3.3.1 erläutert wird. Die Kontrolleinheit steuert es per OPMODE-Kontrollbus so, dass bei
Beginn der Berechnung das Ergebnisregister zurückgesetzt wird, darauf die 1024
Samples mit ihren 1024 Koeffizienten multipliziert und im Ergebnisregister P akkumuliert werden und dann das Ergebnis gehalten wird bis zum nächsten startHandshake. Die Initiation des DSP48 -Slices, so dass es als MACC funktioniert, ist
dem Handbuch Xilinx DSP: Design for Optimal Results [40] entnommen, wobei
der Port für die Kontrolle des Addierers entfällt. Diese Funktion wurde fest auf
Addition gelegt, da Subtration hier nicht nötig ist. Der VHDL-Code befindet sich
auf Seite 98 im Anhang.
Die Steuerung des OPMODE-Eingangs des DSP48 -Slices sowie die Adressierung
des Koeffizienten- und Datenspeichers übernimmt die State-Machine, zu sehen
in Abbildung 5.5. Man sieht, wie diese State-Machine vom Ausgangszustand S0
kontrolliert von einem Zähler counter durch die verschiedenen Stati der Faltung
läuft, und dann wieder in den Ausgangszustand zurückkehrt und dort verweilt bis
zum nächsten start-Handshake. Die verschiedenen Zustände des OPMODE-Busses
werden in der Abbildung 5.6 aufgezeigt. Beim Übergang von Zustand S0 zum
Zustand S1, ausgelöst durch den start-Handshake, (start =0 10 ) wird zuerst noch
das Ergebnis der letzten Berechnung gehalten (OPMODE_cld <= ”0100000”), ein
Write-Enable für den Audiodaten-Ringspeicher (WE_cld <=0 10 ) gegeben und der
Zustandszähler sowie die Adressleitung COEF_ADDR_cld des Koeffizientenspeichers
50
5 Implementierung auf FPGAs
auf Null gesetzt. Im Zustand S1 wird wegen der zwei Pipelinestufen im DSP48 Slice erst ab dem dritten Takt (counter_cld =0 20 ) das Ergebnisregister P mit
dem Wert der ersten Multiplikation A ∗ B geladen (OPMODE_cld <= ”0000101”),
siehe Abbildung 5.6a.
Abbildung 5.5: MACC Steuerungs-State-Machine
Ab dem vierten Takt der Berechnung wird dann mit dem
OPMODE_cld <= ”0100101” die Multiply-Accumulate-Funktion umgesetzt und P
ergibt sich aus A ∗ B + P , siehe 5.6b. Im Zustand S2 werden noch die Werte aus
den Pipeline-Stufen akkumuliert; die Speicheradressierung ist nicht mehr nötig. Im
Übergang zum Anfangszustand S0 wird der OPMODE so verändert, dass nun nur noch
(a) P = A ∗ B
(b) P = A ∗ B + P
(c) P = P
Abbildung 5.6: Phasen des DSP48-Slice während der Berechnung
51
5 Implementierung auf FPGAs
das Ergebnis P gehalten wird, anschaulicher in Abbildung 5.6c. Zusätzlich wird
die ready-Handshake-Leitung gesetzt um dem fir_control-Modul die Vollendung
der Berechnung anzuzeigen und das letzte Audio-Sample aus dem Ringspeicher an
das nächste Slice weitergegeben.
5.1.5 Vorbetrachtung zum Dynamikbereich
Da wie schon erwähnt der gesamte Prozess in Integer-Arithmetik implementiert ist,
bleibt es nicht aus, den Dynamikbereich des Systems vorab zu betrachten. Einen
Überblick über die Bitbreiten entlang des Audio-Pfads gewinnt man in Abbildung
5.7. Die 18 bit Eingangsbreite sowie 48 bit am Ausgang der DSP48 -Slices wird
Abbildung 5.7: Dynamik-Verlaufs-Schema im FPGA
durch die Hardware des Virtex4 DSP48 -Slice vorgegeben, nachfolgend werden in
einem Barrel-Shifter diese 48 auf 36 Bit reduziert um die Implementation des darauf folgenden Addierers zu vereinfachen. Der Hauptaddierer ist so breit ausgelegt,
dass sein Bitwachstum nicht zum Überlauf führen kann. Der Audio-Ausgang des
Systems wird auf die übliche Breite von 24 bit reduziert, tatsächlich werden diese
aber im A/D-Wandler nochmals auf 18 bit gekürzt.
Die Variablen PRESCALE und SCALE aus den Matlab-Routinen in Abschnitt 5.1.3
sollen bei der Skalierung der Impulsantworten vorausplanen, wie viel des Headrooms vor den zwei Barrel-Shiftern genutzt werden soll. Diese zwei Barrel-Shifter
im FPGA werden von der Software gesteuert und reduzieren die Pfadbreite per
Abschneiden des Headrooms und Footrooms (truncation). Das Abschneiden der
niederwertigen Bits führt im 2er-Komplementraum zwar zu einer Verschiebung eines halben Least-Significant-Bits zum negativen Bereich, dieser DC-Offset erzeugt
52
5 Implementierung auf FPGAs
aber keine Fehler, da er nach dem D/A-Wandler von analogen Hochpassfiltern
entfernt wird. Eine korrektere Rundung mit Abschneiden wäre durch die Addition
des halben abzuschneidenden Wertebereichs gegeben [40].
Ein grundlegendes Problem ist es nun, während der Berechnung mit 1024 Koeffizienten innerhalb des DSP48-Slices die Breite des Akkumulators von 48 bit nicht
zu überlaufen. Stellt man sich vor die beiden Eingänge eines DSP48-Slices, d.h.
Audio-Daten und Koeffizienten wären dauernd positiv Eins, also 17 bit Full-Scale
plus Vorzeichen, ergeben sich schon nach dem Multiplizierer 34 bit Full-Scale plus
Vorzeichen und in jedem Takt des Akkumulator ein Bit-Wachstum von einem
Bit. Nach dreizehn Takten würde dieser also schon im Dynamikbereich erschöpft
sein. Da in dieser Implementierung nicht einmal eine digitale Sättigung vorhanden
ist, welche bereits zu unschönen Clipping-Effekten führen würde, wären übergroße
Werte im negativen Bereich wiederzufinden [14]. Es käme also zu komplett fehlerhaften Ergebnissen.
Die Impulsantworten müssen also so skaliert werden, dass es nicht zu solchen Erscheinungen kommt. Dies geschieht hier mit der Matlabfunktion Norm_IR. Bei der
Umsetzung hier wird vom schlimmsten Fall ausgegangen, und zwar vom Überlauf
in einem der 60 DSP48 -Slices mit der größten Betragssumme des Blocks von 1024
Koeffizienten der Impulsantwort. Dass dies in Hinblick auf absoluten Rauschabstand ein unzureichender Ansatz ist, steht außer Frage, doch bietet es den sichersten Weg, Überläufe zu vermeiden. Eine zusätzliche Hardware, welche Überläufe
in einzelnen Slices erkennt und das Ergebnis durch je nach Art positive oder negative Full-Scale-Werte ersetzt (Clipping anstelle von Vorzeichenwechsel), würde
eine etwas weniger konservative Vorgehensweise erlauben. Clipping eines einzelnen
Kernels würde im Verbund aller Kernels auch weniger ins Gewicht fallen. In neueren Generationen von Xilinx - oder Altera-FPGAs sind solche Funktionen in die
DSP-Kerne eingearbeitet, siehe Kapitel 3.3.1.
Generell kann man jedoch davon ausgehen, dass bei einem Headroom von 13
bit im Akkumulator der FIR-Kernel, also 96 dB, es kaum zu Überläufen kommen kann, selbst dann, wenn eine Impulsantwort mit ihrer maximalen Amplitude
auf ±217 als Norm skaliert wird. Bei vollausgesteuerten, sinusförmigen Eingangssignalen kann davon ausgegangen werden, dass wenn die höchste Verstärkung im
Betragsfrequenzgang mit der Erregerfrequenz zusammen fällt und dabei kleiner ist
53
5 Implementierung auf FPGAs
als der vorhandene Headroom im Akkumulator, es zu keinen Verzerrungen kommen
sollte.
5.2 Erweiterungen
Um solch ein System für die Auralisation nutzbar zu machen, sind einige Veränderungen notwendig. Idealer Weise sollte die Bitgenauigkeit der Eingänge auf
die im Bereich professioneller A/D-Wander üblichen 24 Bits gesteigert, die Impulsantworten signifikant länger und für dynamische Systeme der Austausch von
Impulsantworten beschleunigt und vereinfacht werden. Im Abschnitt 5.3 soll zusätzlich noch beschrieben werden, wie abgesehen von den Änderungen innerhalb
des FPGAs ein Aufbau aussehen könnte, welcher für die Auralisation nutzbar wäre.
5.2.1 Längere Impulsantworten
Eine einfache und naheliegende Lösung, die absolute Länge der Impulsantwort bei
linearer Faltung zu steigern, läge in der Erhöhung des Verarbeitungstaktes. In der
vorhergehenden Lösung liegt der Takt bei 100 MHz, bei doppeltem Takt läge also
die Zahl der Taps pro FIR-Kernel bei 2048. Diese Erhöhung der Verarbeitungsrate
ist jedoch limitiert durch die Menge des im FPGA vorhandenen Speichers. Die
stark dezentralisierte Form der Ring- und Koeffizientenspeicher erlaubt es nicht, die
lineare Faltung durch den Einsatz von externem Speicher zu erweitern, da die Zahl
der Speicherzugriffe pro Zyklus die Speicherbandbreite bei Weitem überschreiten
würde. Eine Lösung, bei der der Einsatz externem Speichers von Vorteil ist, wird
später noch diskutiert. Es wäre jedoch unsinnig, alle FIR-Kernel gleichmäßig zu
beschleunigen, da die physikalische Organisation des Dual-Ported-RAMs im FPGA
auch in Blöcken geschieht. So wäre es ratsam, nur einen Teil der FIR-Kernel mit
genau dem doppelten Takt und dem doppeltem lokalen Speicher auszustatten, bis
das Verhältnis von Block-RAM zu DSP-Slices eingestellt ist. Die restlichen FIRKernels laufen dann weiterhin mit dem alten halben Takt. Eine Synchronisierung
der verschiedenen Taktdomänen läuft über die schon vorhandenen Handshakes
start und ready. Des Weiteren können aus CLBs Speicher erzeugt werden, also
Distributed-RAM, aber nicht in einer relevanten Menge. Im Falle des eingesetzten
54
5 Implementierung auf FPGAs
XC4LX60 wäre das Verhältnis 2880 kbit Block-RAM zu 416 kbit DistributedRAM [42]. Bei vielen FPGAs liegt das Verhältnis zwischen Speicher und DSPSlices so, dass mehr DSP-Slices als dazu passender RAM zu Verfügung stehen, der
Speichervorrat begrenzt also die Länge der Impulsantwort.
Eine ebenso naheliegende Form der Steigerung der absoluten Systemperformance liegt im Umstieg auf einen größeren beziehungsweise neueren FPGA mit mehr
Block-RAM und DSP-Slices. So bietet ein aktueller Xilinx Virtex6 XC6VLX240T,
also ein FPGA der neusten Generation mit mittelmäßiger Ausstattung, 768 DSP48E1 Slices und 416 RAM-Blöcke mit je 36 kbit [69]. Dies ergäßbe bei einer Implementation nach 5.1.4 416 FIR-Kernel, also 425.984 Taps bei einer Mono-Impulsantwort
(9,66 Sekunden bei 44,1kHz ).
Es ist möglich, durch mehr als einen FPGA trivialer Weise die IR-Länge je nach
Anzahl zu vervielfachen. Dabei teilen sich zwei oder mehr FPGAs die Arbeit,
und die Teilergebnisse werden dann über einen parallelen Bus zur abschließenden
Addition übergeben. Diese Option soll jedoch nicht weiter diskutiert werden.
Hybride Faltung im FPGA
Die Umsetzung einer hybriden Faltung, also mit frühen Taps im Zeitbereich und
dem Hauptteil der Impulsantwort im Frequenzbereich wie in Abschnitt 2.2.3 beschrieben, würde die Hauptengpässe der linearen Umsetzung überwinden. Zum
einen würden die DSP-Slices effizienter genutzt werden und zum anderen der
Speicherbandbreitenbedarf soweit gesenkt werden, dass man schnelle externe Speicher einsetzen kann. Es bieten sich hier DDR2- oder DDR3-RAM an, die schon
häufig auf Developer-Kits vorhanden sind.
Abweichend von Gardners Ansatz [7] werden aber nicht verschieden lange Segmentierungen vorgenommen. Da es sich in einem FPGA nicht um variable Prozessorzeit eines Algorithmus handelt, sondern um physikalische Strukturen, welche
die komplexe FFT berechnen, wäre die Optimierung des Prozesses durch FFTBlockvariation zu gering im Verhältnis zum gleichzeitigen Hardwarebedarf. Des
Weiteren kann so eine Frequency-Domain-Delay-Line (FDL) eingesetzt werden,
also werden die transformierten Audio-Samples abgespeichert, anstatt erneuter
Transformation für jeden weiteren Block, siehe dazu [6].
55
5 Implementierung auf FPGAs
Eine mögliche Implementierung, welcher hier mit Abweichung gefolgt werden
soll, ist beschrieben von Anderegg et al. [9]. Diese Arbeit beschäftigt sich mit
dem Entwurf eines ASIC ICs, welcher auf Schnelle Faltung spezialisiert ist. Dazu
werden die von Garciá [6] vorgeschlagenen FDL verwendet, während frühe Blöcke
im Zeitbereich berechnet werden. Vorerst sollen die zwei wesentlichen Unterschiede zwischen der vorgeschlagenen Implementierung auf einem FPGA und des bei
Anderegg et al. vorgestellten Chips erläutert und begründet werden. Zum einen
bietet es sich nicht an, auf dem FPGA mit Fließkomma-Arithmetik zu rechnen.
Der Leistungsverlust, welcher durch das Verwenden eines nicht-nativen Zahlenformats entsteht, ist in Abschnitt 5.2.3 beschrieben. Bei Anderegg et al. wird argumentiert, dass der Hardware-Mehraufwand nicht zu groß ist beim Einsatz von
Fließkomma-Arithmetik. Bei der Implementierung auf FPGAs kann aber nicht so
frei vorgegangen werden wie bei vollständig selbstentworfenen ICs. Ein zweiter Unterschied wird gemacht bei der Nutzung des imaginären Eingangs bei der komplexen FFT, dieser ist bei rein reellen Werten des Zeitbereichs ungenutzt. Anderegg
et al. transformieren den N -langen Eingangsblock so, dass ein komplexer Block
der Länge N2 entsteht. Dieser wird erst nach der abgeschlossenen Faltung wieder
zurücktransformiert. Hier wird nach der in Kammeyer [3] vorgestellten Methode
zur gleichzeitigen Transformation zweier reeller Folgen vorgegangen, da solch ein
System ohnehin für mehr als ein Audio-Kanal genutzt werden sollte. Die Speicherbandbreite in den FDLs wird dabei nicht erhöht, da im Gegensatz zu der Methode
bei Anderegg et al. Symmetrien der komplexen Spektren genutzt werden können.
Dazu muss die Trennung der beiden Spektren direkt nach der FFT vollzogen werden, die Vorschrift zur Trennung5 zeigen Gleichung 5.3 und Gleichung 5.4 [3]:
1
Xre (k) = [X(k) + X(N − k)]
2
Xim (k) =
1
[X(k) − X(N − k)]
j2
(5.3)
(5.4)
Xre (k) ist hierbei die Fourier-Transformierte der reellen Eingangsfolge am reellen
Eingang der FFT xre (n) und Xim (k) die Transformierte der reellen Eingangsfolge
am imaginären Eingang der FFT xim (n).
5
der Notation aus Kapitel 2 folgend
56
5 Implementierung auf FPGAs
Für die FFT soll die im Xilinx Core Generator enthaltene LogiCORE FFT
Version 7.1 verwendet werden. Mit Hilfe des Core Generator kann dieser FFTBlock konfiguriert werden, um den gewünschten Trade Off zwischen Verarbeitungsdauer und Hardware-Bedarf zu planen. Die LogiCORE FFT unterstützt dafür
verschiedene Implementierungen der FFT, wobei die Pipelined Streaming-I/OImplementierung die mit der geringsten Latenz ist. Sie bietet unter anderem den
Vorteil unterbrechungsloser Berechnung, so dass jede Transformation mit N Punkten nur N Taktzyklen benötigt. Die Pipelined Streaming I/O FFT ist aber auch
die mit dem höchsten Hardware-Bedarf. Auf einem Virtex 6 kann ein FFT-Core
dieser Architektur bis 395 MHz betrieben werden und hat eine Latenz, die sich
für größere Längen dem Zweifachen der FFT-Länge annähert. Die Latenz spielt
jedoch nur eine Rolle, sollte es sich um eine einfache Transformation handeln, zum
Beispiel bei der Hintransformation vor der FDL. Bei kontinuierlicher Berechnung
verschwindet diese Latenz durch das Pipeline-Prinzip. Die Latenz, normiert auf die
Blocklänge, ist in Abbildung 5.8a zu sehen. Für die Verteilung der DSP48 -Slices
ist es vorteilhaft, nur Blockgrößen zur Basis Vier zu verwenden. In Abbildung 5.8a
ist der Bedarf an DSP48 -Slices zu sehen. Der Graph DSP-Slice/FFT-Größe ist
normiert, so dass der Bedarf bei 1024 Punkten Eins entspricht.
(a) LogiCore FFT: normierte Latenz
(b) LogiCore FFT: DSP48 Slices
Abbildung 5.8: Latenz und DSP48-Slices-Bedarf des LogiCore IP FFT v7.1
Die Abbildung 5.8 zeigt den Bedarf für die Optionen 3-Multiplier Structure,
Komplexe Multiplizierer nutzen DSP48-Slices, Butterfly-Arithmetik nutzt CLBSlices und mit Bit-invertierter Ausgabe der Ergebnisse [70]. Die Sortierung der
Ergebnisse kann in einem ohnehin benötigten, nachgeschalteten RAM-Block ge-
57
5 Implementierung auf FPGAs
schehen, da der FFT-Core die Ausgabe der Ergebnisse indiziert, was als Adresse
für den RAM genutzt werden kann.
Der für die Multiplikation im Frequenzbereich benötigte komplexe Multiplizierer kann, mit vier DSP-Slices, eine komplexe 18x25-bit-Multiplikation mit hoher
Taktfrequenz in einem Takt berechnen. Breitere Daten werden mit Mehraufwand
in Hardware oder Taktzyklen bestraft, wie in Abschnitt 5.2.3 beschrieben.
Die Speicherung der FDL-Puffer geschieht im externen DDR-RAM. Es kann
dabei die Symmetrie der FFT-Ergebnisse genutzt werden und somit die benötigte
Speicherbandbreite und Speicherbedarf halbiert werden. Die Rekonstruktion von
vollständigen Blöcken aus den Halbspektren kann relativ einfach und ohne weiteren
Zeitbedarf geschehen, mit Hilfe von Adressierungs-Logik und einem nachgeschalteten Invertierer für die Hälfte des Imaginärteils.
Frühe Blöcke werden wie in den vorangegangenen Abschnitten im Zeitbereich
berechnet.
5.2.2 Variable Impulsantworten für dynamische Systeme
In Systemen mit dynamisch veränderlichen Impulsantworten ist es notwendig, die
Prozedur zum Nachladen neuer Impulsantworten zu beschleunigen. Der im Abschnitt 5.1.2 beschriebene Ablauf, bei der per Software neue IR geladen werden,
ist für Anwendungen wie die der Binauralsynthese zu langsam. Selbst der Einsatz
der im System vorhandenen DMA-State-Machine hätte die Prozedur wesentlich,
aber dennoch nicht ausreichend beschleunigt. Bei 25 MHz Bustakt würde, selbst
bei lückenloser Übertragung, das Nachladen einer IR von 61440 Taps immer noch
2,46 ms benötigen, also die Dauer von zirka 118 Eingangswerten. Sollten die nachzuladenden Impulsantworten länger werden oder die Anzahl der Kanäle steigen,
würde diese Dauer proportional wachsen. Unter Umständen könnte dann die Übertragungsdauer das bei Lindau et al. [5] angegebene Intervall von 8,6 ms übersteigen, gerade wenn das Laden mehrerer Kanäle, also Quellen, mit betrachtet werden.
Die naheliegende Lösung wäre daher, auf den ARM-Kern, den AHB-Switch und
die AHB-WBL-Brücke zu verzichten und stattdessen eine einfache, schnellere Logik zur Steuerung des Ladeprozesses, welche direkt den IR-Speicher anspricht, zu
entwickeln. Dies wäre demnach eine erweiterte DMA-State-Machine, welche einen
58
5 Implementierung auf FPGAs
höheren Bustakt zulässt. Zusätzlich muss eine Lösung für die Abspeicherung der
großen Menge an Impulsantworten gefunden werden, nach Lindau et al. [5] beträgt der Bedarf im Extremfall immerhin 22 GByte. Selbst eine Reduktion, wie
in dieser Arbeit vorgeschlagen, kann diesen Platzbedarf nicht auf ein Niveau senken, bei dem der komplette Datensatz innerhalb von schnellen flüchtigen Speichern
gehalten werden kann.
Der Einsatz von populären, großen und einfach anzubindenden Formaten wie
Compact Flash scheint hier naheliegend und sollte einmal durchdacht werden.
Compact-Flash-Karten sind derzeit in ausreichender Größe erhältlich und haben
eine parallele IDE-Schnittstelle, eine Anbindung an den FPGA wäre z.B. über
einen IP-Core6 von Opencores.org7 möglich. Auf diese Art wäre gleichzeitig ein
Weg gefunden, Datensätze auszutauschen, vorausgesetzt es wird ein Filesystem
und ein Datenformat genutzt, welches vom FPGA und vom PC gelesen werden
kann. Leider ist die Geschwindigkeit einer Compact-Flash-Karte wiederum nicht
hoch genug, um störungsfrei Impulsantworten auszutauschen. Eine aktuelle CFCard des Herstellers SanDisk hat eine ideale Lesegeschwindigkeit bis zu 60 MB/s
[71]. Bei der von Wefers [8] angegebenen Zahl von 20-30 Quellen bei 120x103
Taps, also einem zu ladendem Datensatz von zirka 15,5 MB8 , erscheint dieser
Wert unbrauchbar. Tatsächlich bleibt aber noch zu evaluieren, wie viele Quellen
mit einem FPGA-System berechenbar sind.
Einen schnelleren Weg, Impulsantworten zu laden, bietet hier die PCIe-Schnittstelle. Mit einem PC als Host, welcher den kompletten Datensatz an BRIRs im
Hauptspeicher hält und die ausgewählte IR per PCIe in den FPGA lädt. Ein weiterer Vorteil wäre dabei, dass der PC gleichzeitig die Headtracker-Sensorik auswerten
kann. Die PCIe-Schnittstelle wird von Virtex6 -FPGAs mit PCI-Express-Blöcken
unterstützt, welche bis zu 8 Lanes bei PCIe V.2 Geschwindigkeit erlauben [72]. Was
zirka 4 GB/s entspricht, wenn andere Einflüsse innerhalb des PCs dies zulassen,
wie das Betriebssystem, Qualität des Chipsatz oder andere Störungen.
Um Umschaltgeräusche bei laufenden Systemen während des Austausches von
Impulsantworten zu vermeiden, bleibt der von Lindau et al. [5] beschriebene AnIntellectual Property; eine fertige Einheit zur Nutzung angeboten, je nach Lizenzabkommen
frei oder gegen Gebühr
7
http://opencores.org/project,ata
8
30 Quellen mit 2 Kanälen und 18 bit pro Koeffizient bei 120.000 Koeffizienten
6
59
5 Implementierung auf FPGAs
satz, die Leistungsfähigkeit des Systems zu halbieren und parallel auf zwei Einheiten zu arbeiten und nach Abschluss eines Ladevorgangs per Abschliessenden
Crossfade überzublenden. Die dazu notwendige Multiplikation und Addition kann
von einem abschließenden DSP-Slice vorgenommen werden.
5.2.3 Genauigkeit des Zahlenformats
Bei der vorliegenden Umsetzung eines Direktform-FIR werden Koeffizienten und
Eingangswerte vor dem Multiplizierer auf 18 bit begrenzt, der Signalpfad nach
dem Multiplizierer bietet genügend Dynamik und unterliegt nicht dieser 18-bitBegrenzung. Der schnelle Dual-Port-SRAM innerhalb von Xilinx-Virtex-4 -FPGAs
ist in seiner Breite und Tiefe konfigurierbar, doch leider auch nur bis 18 bit. Selbst
bei Xilinx-Virtex-6 -FPGAs sind diese zwar doppelt so breit, können jedoch nur
bis 18 bit oder dann 36 bit Breite konfiguriert werden [73], also nicht viel mehr als
zwei zusammengefasste 18-bit-SRAMs. Hier besteht also keine Verbesserung.
SRAM und Multiplizierer passen also in ihrer Breite sehr gut zusammen. Bei professionellen Audio-Anwendungen ist 24 bit ein gewohnter Standard. Soll die Eingangsbreite weit genug erhöht werden, kann das mit den DSP48 -Slices nur minimal
mit einem vierfachen Leistungsverlust einhergehen. Ein 35x35-bit-Multiplizierer
muss aus vier Teilmultiplikationen aufgebaut werden, die Vorschrift dazu lautet [40]:
P [69..0] = {A[34..17] · B[34..17] << 34}+
{A[34..17] · |B[16..0]| << 17}+
(5.5)
{|A[16..0]| · B[34..17] << 17}+
{|A[16..0]| · |B[16..0]|}|
Bei der Rechenvorschrift aus Gleichung 5.5 werden vier DSP-Slices benötigt, um in
einem Takt das Ergebnis zu erhalten, zwei DSP-Slices, um in zwei Takten oder eins,
um in vier Takten auf das Ergebnis zu kommen. Zusätzlich fällt der Akkumulator
des MACs noch etwas komplizierter aus, da er unabhängig von den Zwischenergebnissen der Multiplikationen in einem Extraschritt berechnet werden muss. Zwar
bietet das DSP48E1 -Slice einen 25-bit-Eingang, es könnte also entweder die Breite der Eingangsdaten oder die der Koeffizienten erhöht werden, doch geht dies zu
60
5 Implementierung auf FPGAs
Lasten des SRAM-Bedarfs. Es könnte hier ein zusätzlicher 18-bit-SRAM-Block auf
drei einzelne FIR-Kernels verteilt werden, um drei 24-bit-Speicher zu erzeugen.
Rolf Block [74] bietet einen Einblick, wie sich Wortlängen-Effekte auf den Rauschabstand bei FIR-Filtern auswirken. Abgesehen vom gesteigerten Rauschanteil ist für
den Anwender nur wichtig, dass ein linearphasiger Filter diese Eigenschaft nicht
verliert, da die Rundung symmetrisch ist und das System, im Gegensatz zu IIRFiltern, nicht instabil werden kann. Eine bekannte Möglichkeit, den Rauschabstand
zu verbessern, wäre der Einsatz von Fließkomma-Arithmetik [74]. Der Aufwand
in einem FPGA mit Gleitkomma-Arithmetik FIR-Filter zur berechnen, ist jedoch
erheblich. Die Multiplikation bei IEEE 754 Single-Precision benötig schon mehr
als ein Takt auf einem DSP48 -Slice für die Mantisenmultiplikation von 23x23 bit,
was dem Hardware-Aufwand des 35 bit Festkomma-Multiplikator gleicht. Dazu
kommt noch die Exponenten-Addition und eine Renormierung. Die Addition zweier Single-Precision Werte ist im Vergleich zur Festkomma-Addition weniger trivial.
Hier sind zusätzliche Schiebevorgänge nötig.
Da wie im Abschnitt 5.1.5 beschrieben ein wirkliche Verschlechterung des Signals
nur am Eingang besteht, ist also der Vorschlag des Autors die Verwendung von
Festkomma-Arithmetik mit der von der Hardware vorgegebenen Eingangsbreite.
Bei guter Aussteuerung des Eingangssignals und optimal skalierter Impulsantwort
sollte die Qualität des Systems kein Problem darstellen.
Eine Alternative könnten die Variable Precision DSP-Blocks in Altera FPGAs
bieten, welche 27x27 bit Multiplikationen mit geringeren Einbußen beim HardwareBedarf durchführen9 .
Ein kleineres, schon angesprochenes Problem, ist die ungenaue (Ab-)Rundung
am Ausgang der FIR-Kernel. In der Zweierkompliment-Darstellung bipolarer, binärer Daten führt das Abschneiden niederwertiger Bits zu einem negativ polarisierten Gleichanteil von einem halben LSB nach dem Abschneiden. Eine sehr
einfache Lösung zu diesem Problem ist das Aufaddieren dieses Offsets vor dem
Abschneiden [40].
9
Siehe Abschnitt 3.3.2, Kapitel 3
61
5 Implementierung auf FPGAs
5.3 Vorschlag zum Aufbau eines Gesamtsystems
Der Ansatz eigene Platine auf FPGA-Basis zu entwickeln wird vielen Anwendern
aus dem Bereich der Auralisation, zumindest für erste Schritte mit FPGAs zu
weit gehen. Stattdessen soll hier auf die vielen, am Markt erhältlichen EntwicklerKits verwiesen werden, welche über zahlreiche benötigte Schnittstellen verfügen
und durchaus erweiterbar sind. Notwendig wären in jedem Fall Audio-I/Os und
eine Schnittstelle zum Austausch der Impulsantwort-Datensätze. Im kommerziellen Anwendungsfall ist auf eine selbstentwickelte Hardware-Plattform schwerlich
zu verzichten, dieser Weg soll hier jedoch nicht weiter diskutiert werden. Stattdessen soll hier der Einsatz eines Entwickler-Referenz-Kits vorgeschlagen werden,
wie dem Virtex-6 FPGA ML605 Evaluation Kit welches bei AVNET für 1.995
US-Dollar erhältlich ist, siehe Abbildung 5.9. Dieses Board ist bestückt mit einem
Virtex-6 XC6VLX240T-1FFG1156 [75], bietet also bei 768 DSP48E1 -Slices eine
theoretische Leistung von 345,6 GMAC/s oder 313,3 GMAC/s sollte der PatternDetector verwendet werden10 . Das Board hat Anschlüsse für Tochterplatinen, hat
Abbildung 5.9: Xilinx ML605 Evaluation Board, Quelle [75]
eine PCIe-V.2-Schnittstelle mit vier Lanes und ein SO-DIMM DDR3-RAM-Modul
mit 512MB, bietet also passende Ausstattung für ein Faltungssystem. Mit diesem
10
Vgl. Kapitel 3, Abschnitt 3.3.1
62
5 Implementierung auf FPGAs
Board kommt eine spezielle Version der Xilinx ISE Logic Edition und ReferenzDesigns, wie zum Beispiel zur Nutzung der PCIe-Schnittstelle und des DDR3RAM.
5.3.1 Kontrolleinheit
Embedded Controller
Für den Aufbau eines unabhängigen Gerätes mit dem vorgeschlagenen Board, wird
noch ein Micro-Controller für die Systemsteuerung, das User-Interface und Datenschnittstellen benötigt. Doch statt des im Abschnitt 5.1.1 genutzten ARM7 -Kern
im FPGA, wäre es sinnvoller ein günstiges Controller-Board mit einem ARM Prozessor einzusetzen. Solche Boards gibt es zum Beispiel für Prozessoren der
Firmen Texas Instruments, das OMAP BeagleBoard [76] oder Cirrus Logic [77]
oder zahlreichen anderen Anbietern mit ähnlichen ARM -basierenden Lösungen.
Ein Vorteil dieser Boards ist, dass sie häufig mit einer Form von einem Embedded Linux [78], oder anderem Betriebssystem, ausgeliefert werden, bei dem schon
sämtliche Schnittstellen durch spezifische Treiber implementiert sind. So haben
diese Boards häufig schon einen laufenden Ethernet-Stack mit den wichtigsten
Protokollen, eine USB-Slave oder sogar eine USB-Host zum Anschluß von Massenspeichern. Die Verbindung zwischen dem Controller-Board und dem FPGABoard kann dann durch ein Speicher-Bus-Interface mit Flachbandkabeln oder per
serieller SPI11 -Verbindung geschehen. Auf dem FPGA muss dazu nur ein relativ simples SRAM-Slave-Interface oder SPI-Interface implementiert werden. Ein
User-Interface sollte durch Embedded Linux relativ einfach erstellt werden, letztlich reichen Terminal-Eingaben per RS-232 um den IR-Datensatz auszuwählen.
IR-Datensätze könnten auf Flash-Massenspeicher wie USB Flash Drive oder Compact Flash Card gespeichert werden. Diese könnten am Controller oder im Falle
einer CF-Card auch direkt an den FPGA angeschlossen sein.
11
Serial Peripheral Interface
63
5 Implementierung auf FPGAs
PC als Host
Wie schon in Abschnitt 5.2.2 angesprochen eignet sich die PCI-Express-Schnittstelle
besonders gut zum Laden neuer Impulsantworten. Die hohe Datenrate dieser seriellen Schnittstelle, kombiniert mit dem, im PC vorhandenen, großen Arbeitsspeicher
zur Bevorratung eines Datensatzes stellt eine günstige Umgebung für dynamische
Systeme, bei denen während des laufenden Einsatz Impulsantworten ausgetauscht
werden müssen. Dabei gibt es grundlegend verschieden Modelle die in Betracht
gezogen werden müssen, zum einen könnte die PCIe-Karte mit FPGA als reine
Co-Prozessor-Karte zur Auslagerung der Arbeitslast genutzt werden Fall 1, der
Host Prozessor läd dabei nicht nur die IR-Datensätze sondern auch die Audiodaten in und aus der FPGA-Slave-Karte Zum anderen könnte die FPGA-Karte auch
gleichzeitig das Audio-Interface stellen, dies könnte auch vollkommen unabhängig
vom Host vonstatten gehen Fall 2. Die letzte Möglichkeit wäre das die FPGAKarte gleichzeitig Audio-Ausgabe und Faltung erledigt Fall 3, dieser Möglichkeit
wäre aber nur wirklich dann sinnvoll wenn der PC auch die Quelle der Audiodaten
ist. Im dritten Fall würde es zu doppelter Komplexität kommen, zum einem muss
sich mit der Entwicklung von Audio-I/O-Hardware beschäftigt werden, Arbeit die
im Fall 1 entfallen würde, und es treten Treiberlatenzen im PC auf, welche im
Fall 2 entfallen würden. Zusätzlich müsste für die FPGA-Karte im Fall 3 auch
noch zum Gerätetreiber für den FPGA-FIR-Prozessor ein Audio-Treiber entwickelt
werden. Fall 1 bietet sich also für Anwender an, welche anstelle von selbst entwickelter Audio-I/O-Hardware lieber auf fertige und qualitativ gute Audio-Interfaces
zurückgreifen und vielleicht noch parallel zur Faltung weitere Audiobearbeitung
per Software auf dem Host-Prozessor durchführen wollen. Da es in dieser Arbeit um
Latenz-minimierung geht wird vom Autor Fall 2 favorisiert, im Abschnitt 5.3.2
wird gezeigt, dass die nötige Hardware-Entwicklung nicht zu größeren Problemen
führen sollte, vielleicht sogar gänzlich entfällt.
5.3.2 Audio-Schnittstellen
Als Schnittstellen für eingehende und ausgehende Audiodaten kommen natürlich
verschiedene in Frage. Das eingesetzte Format hängt natürlich sehr von der bestehenden Infrastruktur und dem Einsatz ab. Die notwendige Hardware bei digitalen
64
5 Implementierung auf FPGAs
Schnittstellen besteht meist nur aus einem Transceiver-IC oder einer Zwei-ChipLösung aus Receiver und Transmitter. Dazu kommt häufig nur noch wenige passive
Bauelemente, wie Kondensatoren, Widerstände und Übertrager, der Schaltungsaufwand ist relativ Überschaubar. Analoge Schnittstellen können ebenso einfach
aufgebaut sein, nur wenn man eine qualitativ hochwertige Schnittstelle aufbauen
möchte, wird der Aufwand höher. Es empfiehlt sich eher auf digitale Schnittstellen
zurückzugreifen und externe A/D-D/A-Wandler einzusetzen. Bei Audiosignalen
werden nahezu alle ICs mit einem seriellem I2 S -Interface [67], oder einem grundlegend ähnlich aufgebauten Protokoll, angeschlossen. Opencores.org bietet hier fertigen Code für FPGAs12 .
Benötigt die Anwendung nur wenige Kanäle bietet sich AES3, auch bekannt als
AES/EBU, an [79]. Diese digitale, Stereo-Schnittstelle ist am weitesten verbreitet.
Ein relativ einfach einzusetzender Tranceiver-IC ist der Cirrus CS8420 [80], welcher einen eingebauten Sample Rate Converter besitzt. Ein Umstand der es dem
Anwender einfacher macht, das Faltungsgerät in seine Audio-Infrastruktur einzubinden. Praktischer Weise synchronisiert sich der FPGA aber zu dem angelegten
AES3 -Takt, und gibt die Audiodaten auch synchron aus.
Für Mehrkanal-Anwendungen empfehlen sich Schnittstellen wie das propriätere Alesis ADAT oder AES MADI [81]. ADAT lässt sich einfach über Receiverund Transmitter-ICs von Wavefront Semiconductors [82,83] über jeweils vier I 2 SLeitungen anbinden. aes10 auch bekannt als MADI hat jedoch, abgesehen von
dem Verbreitungsgrad, viele Vorteile. Zum einem ist MADI ein publizierter Standart [81], es bietet wesentlich mehr Kanäle pro Leitung und ist ohne zusätzliche,
externe Hardware mit dem vorgeschlagenen Xilinx ML605 -Board zu verwirklichen,
da dieses Board ein optisches SFP Modul besitzt.
Es besteht auch die Möglichkeit die auf dem Board vorhandene Gigabit Ethernet Schnittstelle als Audio I/O zu nutzen, dies steht zwar teilweise dem Latenzeliminierendem Ansatz entgegen, ist aber eine Lösung, die keine weitere Hardware
benötigt.
12
Opencores.org/project,i2s_interface
65
6 Ausgewählte
FIR-Einsatzgebiete
Die meisten der folgenden Faltungs-intensiven Anwendungen nutzen PCs oder
DSPs. Dieses Kapitel soll sich mit einigen ausgewählten, interessanten Anwendungen auseinandersetzen und zeigen, dass es sich lohnt, über Alternativen nachzudenken. Der Fokus dieser Arbeit liegt auf Latenz, jedoch ist Latenz-Minimierung,
bei gleichbleibender Technologiestufe und Systemgröße, nur im Austausch gegen
Systemleistung zu erreichen.
Treiber-Architekturen, mit ihrer Block-orientierten Verarbeitung in PCs, stellen
eine Untergrenze für die minimal erreichbare Latenz dar. Es ist also für wirkliche
Latenz-Eliminierung der Audio-Pfad durch eine PC-CPU zu vermeiden.
Ein wichtiger, zu überdenkender Aspekt ist auch der Einzug der Binauralsynthese oder der Wellenfeldsynthese in einen breiteren, kommerziellen Markt. Beide
Technologien sind bisher hauptsächlich eher in akademischen Anwendungen zu
finden. Die Verkleinerung der Recheneinheiten und der Einsatz von Systemen mit
höherer Ausfallsicherheit als bei gewöhnlichen PCs sind notwendige Maßnahmen
zur weiteren Verbreitung bei kommerziellen Anwendungen. Eine signifikante Senkung des Energiebedarfs solcher Systeme muss dabei ein Ziel sein, was sehr gut
umsetzbar ist durch den Einsatz spezialisierter Hardware [84]. FPGAs bieten sich
aus finanziellen Gründen nicht als Basis für ein im häuslichen Gebrauch befindliches Gerät an, sie sind jedoch eine sehr wertvolle Zwischenstufe bei der Entwicklung hin zu System-On-Chip-ICs mit dedizierten Render-Einheiten. Für größere
Systeme wie zum Beispiel bei Konzertbeschallungen oder Kinos sind FPGAs eine
mögliche Alternative oder Erweiterung zu den bisher eingesetzten PCs oder DSPs.
66
6 Ausgewählte FIR-Einsatzgebiete
6.1 Entzerrung von Frequenzgängen
Elektro-akustische Wandler, seien es Mikrophone, Lautsprecher oder Kopfhörer,
haben keine neutrale Übertragungsfunktion. Also geht es bei der Entzerrung von
Amplituden-Frequenzgängen darum, eine möglichst lineare Wiedergabe von AudioSignalen über das gesamte hörbare Spektrum zu erreichen, sei es nach der Wandlung bei Mikrophonen oder vor der Rückwandlung bei Lautsprechern und Kopfhörern. Dazu muss das digital-gewandelte Signal mit einer KompensationsfilterImpulsantwort gefaltet werden. Ein dazu entworfenes Kompensationsfilter mit der
Übertragungsfunktion Hc (z) sollte möglichst den Zusammenhang in Gleichung 6.1
erfüllen [1].
Heq (z) = H(z) · Hc (z) = 1
(6.1)
Dass die Gleichung 6.1 für elektro-akustische Wandler nicht durch Invertierung
der Übertragungsfunktion realisierbar ist, kann bei Schärer et al. [1] nachgelesen
werden. Die Entwurfsverfahren für Kompensationsfilter sollen jedoch nicht Bestandteil dieser Arbeit sein, sondern nur die technischen Ansprüche, die diese an
die eingesetzte FIR-Filter-Hardware stellen.
Bei Schärer et al. wurden zur Evaluation von verschiedenen Kompensationsfiltern die Impulsantworten in Laufzeit ausgetauscht. Dies musste ohne störende
Knack-Geräusche vonstatten gehen. Für diese Zwecke bieten sich parallel arbeitende Filter-Kernel an, deren Ausgänge im Zeitbereich durch Überblenden gewechselt
werden. Der übliche Anwendungsfall ist jedoch statischer. Ein Wandler soll für die
Zeit der Nutzung entzerrt werden. Die dazu notwendige Impulsantwort sollte 2048
Samples lang sein [1].
Für Fälle, bei denen ein PC die Quelle des Signals ist, und dieser noch ausreichend Ressourcen besitzt, kann auch der PC diese FIR-Filter berechnen. In
besonders Latenz-kritischen Anwendungsfällen ist jedoch ein System ohne die in
PCs übliche, Treiber-Latenz notwendig. Für Mono- oder Stereo-Systeme bietet
sich hier aus Kostengründen ein DSP an. Moderne DSPs können ohne Weiteres
zwei Impulsantworten dieser Länge im Zeitbereich falten. Leistungsfähige DSPs
sollten in der Lage sein, 4 bis 6 solcher Filter in Echtzeit zu berechnen. Bei einer
höheren Anzahl von Kanälen, wie zum Beispiel bei Lautsprecher-Arrays, werden
aber schnell Leistungsgrenzen erreicht. Eine Lösung wäre der Einsatz von DSP-
67
6 Ausgewählte FIR-Einsatzgebiete
Arrays, also mehreren DSPs, oder von FPGAs. Ein einzelner Xilinx-XC4VLX60 FPGA, wie in Kapitel 5 beschrieben, könnte 31 Filter mit 2048 Taps bei 48 kHz
Sample-Rate berechnen. Neuere FPGAs könnten bis zu ein Zehnfaches leisten. Die
Umsetzung kann mit je zwei, in Kapitel 5 Abschnitt 5.1.4 vorgestellten Kernels
und anschließender Addition geschehen.
6.2 Binauralsynthese
Die Binauralsynthese ist eine Methode, bei der es gelingt, einer Person mit nur zwei
Wiedergabe-Kanälen ein weitaus vollständigeres dreidimensionales Hörerlebnis zu
ermöglichen als mit normaler stereophoner Wiedergabe. Dabei können mehrere
monophone Quellen in einen virtuellen Raum gesetzt werden. Die Binauralsynthese macht sich dafür die messbare Filterwirkung des Kopfes, welche der Mensch zur
Ortung von Schallquellen benötigt, zu Nutze. Diese Übertragungsfunktion für das
linke und rechte Ohr werden Head Related Transfer Function, kurz HRTF 1 , genannt. Ein Nachhall-freies Audio-Signal muss mit den, für seine virtuelle Position
benötigten, Impulsantworten gefaltet werden. Um dem Hörer ein reeller wirkendes Ortungsvermögen zu geben, müssen die gewählten Impulsantworten an seine
Kopfhaltung angepasst werden. Hierzu muss seine Kopfbewegung von einem HeadTracking-System erfasst werden. Weiterhin gibt es die Möglichkeit, mit KunstkopfMikrophonen reelle Räume binaural zu erfassen und den Hörer akustisch virtuell in
diesen Raum zu versetzen. Die dazu benötigten Impulsantworten-Sets werden Binaural Room Impulse Responses, kurz BRIRs, genannt. Wegen der besseren Trennung der Kanäle werden für die Binauralsynthese fast ausschließlich Kopfhörer
verwendet.
Sollen dabei mehrere virtuelle Quellen simuliert werden, muss jede einzelne dieser Quellen mit der ihrer Position zugehörigen BRIR oder HRTF gefaltet und das
Ergebnis aller Quellen für den linken und rechten Kanal gemischt werden.
Für das Knack-freie Austauschen der Impulsantworten bei Bewegung der Quellen im Raum oder Veränderung der Kopfhaltung muss die Rechenleistung verdoppelt werden. Während eine aktive Render-Einheit das binaurale Signal erzeugt,
1
auch Head Related Impulse Responses, HRIRs
68
6 Ausgewählte FIR-Einsatzgebiete
muss die zweite inaktive Einheit mit den neuen Impulsantworten beladen werden.
Nach Abschluss dieses Ladevorgangs werden die Ergebnisse durch einen Cross Fade
überblendet.
Zusätzlich zur Faltung der Quellen mit den BRIRs sollte auch das System der
eingesetzten elektro-akustischen Wandler entzerrt werden. Dazu bietet sich ein separates FIR-Filter an, da dadurch nicht alle BRIRs, welche komplex im RAM
gehalten werden, beim Austauschen des Kopfhörers mit dem Entzerrungs-Filter
des neuen Kopfhörers vorgefaltet und anschließend Fourier-transformiert werden
müssen. Die Entzerrung des Kopfhörer-Kunstkopfmikrophon-Paars kann gleichzeitig geschehen, wie bei Schärer et al. [1] vorgeschlagen2 .
Bei Lindau et al. [5] werden für einen vollständigen Datensatz von BRIRs 22 GB
angegeben. Diese werden müssen jederzeit in einem ausreichend schnellen Speicher
gehalten werden, zum Beispiel im Hauptspeicher eines PCs. Frank Wefers [8] fordert für die plausible Darstellung einer Orchesterbesetzung in einem Konzertsaal
mit zirka drei Sekunden Nachhall etwa zwanzig bis dreißig unabhängige Quellen.
Es werden also bei einer solchen Aufgabe dreißig FIR-Filter mit 120.000 Taps bei
44,1 kHz Sampling-Frequenz benötigt. Zur gleichen Zeit wird also auf 55 MB3
komplexe, Fourier-transformierte BRIRs zugegriffen, vorausgesetzt es handelt sich
hier um Single-Precision-Werte und es werden nur Halbspektren abgespeichert.
Während einer Kopfpositionsänderung verdoppelt sich dieser Wert.
Sollte für ein solche Aufgabe ein FPGA wie zum Beispiel der in Kapitel 5, Abschnitt 5.3 vorgeschlagene Xilinx Virtex6 XC6VLX240T eingesetzt werden, wäre die Rechenleistung des FPGAs höchstwahrscheinlich ausreichend, es müsste
nur weitere Arbeit in die Verwaltung der Speicherzugriffe einfließen. Für ein PCunabhängiges Gerät wäre in jedem Fall eine angepasstes Platinen-Layout notwendig, mit genügend Speicherbänken für die vortransformierten BRIRs. Eine einfachere Realisierung wäre der Einsatz des Virtex-6 FPGA ML605 Evaluation Kit als
PCI-Express-Gerät in einem PC, wie in Kapitel 5, Abschnitt 5.3.1 vorgeschlagen.
Dabei wäre die Aufgabe der Auswahl von BRIRs der CPU überlassen, während
der FPGA nur die aktuell nötigen Impulsantworten in dem an ihn angeschlossenen
DDR-RAM hält.
2
3
siehe dazu auch Abschnitt 6.1
30 Quellen x 2 Kanäle x 4 Byte x (120.000 Realteil + 120.000 Imaginärteil) Samples
69
6 Ausgewählte FIR-Einsatzgebiete
Eine Entlastung für die PC-CPU wäre aber auch der Einsatz einer Grafikkarte
als Co-Prozessor, wobei eine signifikante Leistungssteigerung zu erwarten wäre, bei
jedoch im besten Fall nur gleichbleibender Audio-Latenz.
6.3 Wellenfeldsynthese
Die Wellenfeldsynthese ist ein Schallwiedergabe-Verfahren zur Synthese beziehungsweise Re-Synthese von Schallfeldern. Die Wellenfeldsynthese macht sich dabei das Huygens-Prinzip der elementaren Wellen zu Nutze, bei der jeder Punkt
einer Wellenfront ein Ausgangspunkt einer neuen Welle sein kann. Bei der Wellenfeldsynthese umgeben den Hörer eine Reihe von Lautsprechern, welche als Sekundärquellen das Schallfeld einer virtuellen Primärquelle simulieren. Dieses Schallfeld wird durch das Kirchhoff-Helmholtz-Integral beschrieben. Für die Implementierung auf einem linearen, eben verteiltem Lautsprecher-Array wird daraus das
2,5D-Rayleigh-Integral abgeleitet.
Die letztlich zu implementierende Treiberfunktion4 für ebene Welle ist bei Spors
et al. mit Gleichung 6.2 und für Punktquellen in Gleichung 6.3 zu finden [85].
nT x0 ∗ (fP W (t) ∗ ŝP W (t))
dP W,2.5D (x0 , t) = ωP W δ t − P W
c
(6.2)
|x0 − xs | dSW,2.5D (x0 , t) = ωSW δ t −
∗ (fSW (t) ∗ ŝSW (t))
(6.3)
c
Diese beiden Gleichungen bestehen aus jeweils zwei Faltungen, bei denen zum
einen das Signal ŝ(t) mit einem Vorfilter entzerrt wird, um die spektralen Artefakte
der WFS zu entfernen, und zum anderen das Signal verzögert (δ) und gewichtet
(ω) wird, um die Dauer und Abschwächung der Ausbreitung des Schalls von der
Primärquelle zur Sekundärquelle zu simulieren.
In den häufigsten Anwendungen der Wellenfeldsynthese sind die Sekundärquellen auf einer Geraden dicht aneinander gereihte Lautsprecher beziehungsweise eine
rechteckige, den Hörerraum umschließende Anordnung von Lautsprechern.
4
Die Treiberfunktion ist hier die, für den Lautsprecher spezifische, auf das originale Signal
anzuwendende (filternde) Gleichung
70
6 Ausgewählte FIR-Einsatzgebiete
Realisierte WFS-Systeme basieren hauptsächlich auf PCs. Je nach Größe des
Systems, also der Anzahl der Lautsprecher und maximal darstellbarer Schallquellen, ergeben sich Cluster aus einer Vielzahl leistungsstarker PCs. So benötigt zum
Beispiel das Wellenfeldsynthese-System der TU Berlin im Hörsaal 104, das Wellenfeld H104, für seine 832 Lautsprecher-Kanäle fünfzehn PCs und zusätzlich noch
105 DSPs, mit je einem DSP pro Lautsprecher-Modul [2, 86].
FPGA-Lösung
Bei Baalman et al. findet sich die Implementierungs-Einteilung eines Wellenfeldsynthese-Systems mit Raumsimulation5 in die drei Teile Direktschall, frühe Reflexionen und Hall. Diese drei Komponenten könnten auch bei einer FPGA-Lösung
analog umgesetzt werden.
Für die Verzögerung und Dämpfung der Direktschall-Anteile kann nach Theodoropoulos et al. vorgegangen werden [84]. Hier wird eine Blocktiefe von 1024
Samples als maximale Verzögerung pro Quelle und Lautsprecher benutzt. Dieser
Block von 1024 vorgefilterterten Eingangssamples wird in einen Dual Ported RAM
abgelegt und gleichzeitig von zwei Sample Selection Cores (SSC), welche an den
beiden Ports des Dual Ported RAM angeschlossen sind, ausgewählt. Der RAM
ist hier letztlich nichts anderes als ein assoziativer Speicher, bei dem pro Lautsprecher das passend verzögerte Sample ausgewählt wird, anhand seiner berechneten Verzögerungszeit. Anschließend werden die ausgewählten Samples noch mit
den berechneten Dämpfungsfaktoren multipliziert. Schon für eine einzelne dieser
Render-Einheiten wird ein Geschwindigkeitszuwachs um den Faktor sieben gegenüber der Berechnung mit einem Intel Pentium D 6 angegeben, bei einer relativ zu
einem PC verschwindend kleinen Stromaufnahme.
Der Diffushall kann wie bei Baalman et al. mit acht ebenen Wellen auf weiteren
Render-Einheiten berechnet werden, welche mit Hilfe eines Faltungs-Kernels wie
in Kapitel 5, Abschnitt 5.2.1 vorgeschlagen und nach Gleichung 6.2 aufgebaut sind.
Die angewendeten Impulsantworten für den virtuellen Raum sind verhältnismäßig
statisch, so dass kein Flaschenhals durch ständiges Austauschen dieser entsteht.
5
6
So implementiert in sWonder [86]
Wobei die FPGA-Render-Einheit mit 218 MHz und die CPU mit 3,4 GHz getaktet sind
71
6 Ausgewählte FIR-Einsatzgebiete
Die in Gleichung 6.2 und Gleichung 6.3 enthaltenen Vorfilter fP W und fSW
zur Entzerrung der spektralen WFS-Verzerrungen könnten mit Zeitbereichs-FIRFiltern umgesetzt werden, wobei darauf zu achten ist, dass für die Filterung der
Punktquelle ein Orts-bezogener Anteil in diesem Filter (Gleichung 6.4) enthalten ist, somit für jede Quelle und jeden Lautsprecher ein individueller Filter zu
berechnen ist.
r 1
ω
−1
p ω
(6.4)
+ j
fSW (t) = F
c
j c |x0 − xs |
Dieser Filter wird nur unterhalb der räumlichen Aliasing-Frequenz benutzt, da ab
dieser die Effekte durch die Diskretisierung der Sekundärquellen überwiegen [85].
p
Bei Goertz et al. wird nur der ( j ωc )-Anteil in die FIR-Filter der LautsprecherModul-DSPs integriert.
Diese Module besitzen für jeweils acht Kanäle Filter zur Linearisierung der Lautsprecher im Freifeld und der ortsbezogenen Verzerrung, verursacht durch die individuelle Position im WFS-Array. Nach Goertz et al. sind dabei 600-Tap-FIR-Filter
und ein IIR-Filter für niedrigere Frequenzen pro Lautsprecherkanal ausreichend [2].
Die Migration dieser Filter auf eine zentrale Recheneinheit würde den Vorteil geringeren Verwaltungsaufwands mit sich bringen, da nicht mehr jedes LautsprecherModul mit einer zusätzlichen Ethernet-Datenleitung verbunden werden muss.
GPU-Lösung
Erste Versuche, eine Wellenfeldsynthese mit Grafikkarten zu beschleunigen, sind
bei Theodoropoulos et al. [10] zu finden. Die Geschwindigkeitszuwächse gegenüber
der CPU-Berechnung liegen hier selbst bei einer kleineren GPU schon bei einem
Faktor von zirka acht. Eine Implementierung der Treiberfunktion der Wellenfeldsynthese sollte gegenüber derer auf einem FPGA leichter fallen. Die Integration
in ein bestehendes PC-basierendes System sollte auch schneller von stattengehen,
da nur der Kernel auf die gewählte Hardware übersetzt werden müsste und die
Verwaltung inklusive der Benutzerschnittstellen unverändert weiter zum Einsatz
kommen können. APIs und Treiber für die Co-Prozessorkarte sind vom Hersteller
schon vorgegeben.
72
6 Ausgewählte FIR-Einsatzgebiete
6.4 Touring Line Array
Bei Großraumbeschallungen ist es die primäre Aufgabe der Lautsprecheranordnung, für eine möglichst gleichmäßige, hohe Lautstärke über die gesamte ebene
Hörerfläche und einen linearen Frequenzgang für alle Hörerpositionen zu sorgen.
Dazu werden sogenannte Touring Line Arrays eingesetzt, welche aus einer aufgehängten Reihe von mehreren Einzellautsprechern bestehen. Die Anordnung des
Lautsprecher-Arrays ist Kurven-förmig, wobei nahezu jeder Einzellautsprecher des
Arrays in einem anderen Winkel zur Hörerebene abstrahlt. Die Abstrahlcharakteristik eines solchen Arrays wird häufig allein mit der Form des Arrays variiert.
Ambrose Thompson [61] zeigt jedoch, dass der Einsatz von FIR-Filtern bei der
Formung der Schallabstrahlung von Vorteil ist. Dabei wird der Pegel für Regionen
gesenkt, in denen sich keine Hörer befinden, und gesteigert in diesen, wo sich Hörer
befinden. Die Amplituden-Unterschiede über die Ausdehnung der Hörerebene werden geringer und der Frequenzgang über die Hörerebene gleichmäßiger. Zusätzlich
können Bereiche innerhalb der Hörerregion gezielt gedämpft werden.
Für die dafür benötigten Filter werden die in den Lautsprecher-Arrays ohnehin
vorhandenen DSPs genutzt. Diese DSPs berechnen pro Lautsprecher-Einheit, die
Crossover-Filter (Frequenzweichen) und die Entzerrung des einzelnen Lautsprechers für seinen Freifeld-Frequenzgang. Diese beiden Filter sind für jede Einheit
gleich und werden bei Thomson Global Equalisation genannt. Dazu kommt zusätzlich ein Filter, der pro Lautsprecher-Einheit des Arrays dessen Abstrahlung
individuell angleicht, die sogenannte Directional Equalisation. Live-Anwendungen
sind sehr Latenz-kritisch, so werden bei Thomson FIR-Filter mit relativ wenigen
Taps benutzt7 .
Die für Line-Arrays genutzten DSPs können sich in einer zentralen Recheneinheit befinden, als Teil des Verstärkers in einem Rack hinter der Bühne sein oder
mitsamt dem Verstärker in die Lautsprechereinheit eingebaut sein. Eine dezentrale Lösung mit mehreren DSPs, welche jeweils direkt einer Lautsprecher-Einheit
zugeordnet sind, bietet viele Vorteile. Zum einen sind DSPs relativ günstig und
das System wird in Rechenleistung automatisch mit der Anzahl einzelner Laut7
800 Taps im Mittenbereich und 400 Taps für den Höhenbereich, der Tiefenbereich wurde
subjektiv mit IIR-Filtern abgestimmt
73
6 Ausgewählte FIR-Einsatzgebiete
sprecher-Einheiten skaliert. Zum anderen ist die Systemsicherheit eines verteilten
Systems höher, da jeder Baustein seine eigene Stromversorgung besitzt und der
Ausfall einzelner Komponenten weniger spürbar für den Großteil der Hörer ist als
der Ausfall einer einzelnen zentralen Recheneinheit.
Der Einsatz eines FPGAs für die Berechnung hat jedoch auch Vorteile gegenüber dem Einsatz von DSPs. FPGAs besitzen Rechenleistung von einem Vielfachen
einzelner DSPs, bei gleichzeitig geringerem Srombedarf gegenüber der Summe der
DSPs. Eine zentrale Recheneinheit kann besser verwaltet werden, die Datenleitungen zu den einzelnen DSPs würden entfallen. Eine einzelne Einheit ist einfacher
durch parallele Redundanz gegen Ausfälle zu sichern als eine Vielzahl dezentraler
Baugruppen.
So könnte der Xilinx Virtex6 XC6VLX240T -FPGA8 416 FIR-Filter mit 1024
Taps in 18x18-bit-Genauigkeit oder bei einer leicht aufwändigeren RAM-Verteilung
312 FIR-Filter mit 1024 Taps bei 24x24-bit-Genauigkeit berechnen. Drei FIRKernels teilen sich dabei acht 18-kBit-Dual-Ported-RAMs und müssen diese demzufolge synchron adressieren. Diese acht RAM-Blöcke bilden jeweils drei 24-bitKoeffizienten- und drei 24-bit-Datenspeicher. Ein DSP48E1 -Slice benötigt dabei
drei Takt-Zyklen für die Ausführung eines MACs, was bei erhöhtem Takt nicht
zum Verletzen des harten Echtzeit-Kriteriums führt.
8
Kapitel 5, Abschnitt 5.3
74
7 Zusammenfassung
In dieser Arbeit werden die möglichen Vorgehensweisen, FIR-Filter zu implementieren, aufgezeigt und erläutert. Dabei wurde zwischen Zeitbereichs-Faltung und
Frequenzbereichs-Faltung unterschieden und gezeigt, wie mit einer Mischung beider Vorgehensweisen Latenz eliminiert und dennoch die Zahl der Rechenschritte
reduziert wird.
Mit PC-CPUs, DSPs, GPUs und FPGAs werden gebräuchliche Technologien der
digitalen Signalverarbeitung vorgestellt und Unterschiede herausgearbeitet. Für
den Aspekt der Verarbeitungslatenz muss dabei in PCs und nicht-PC-artige Geräte unterschieden werden. In PCs ist die Latenz der Audio-Treiber-Eingangs- und
Ausgangspuffer, am schwerwiegendsten. Diese sind notwendig wegen der nichtdeterminierten Verarbeitung von Daten der Betriebssysteme. Diese AudiotreiberLatenz ist minimierbar, aber nicht eliminierbar. In Kapitel 5, Abschnitt 5.3.1
wird ein Vorschlag gemacht, wie die Vorteile eines PCs genutzt werden können
und dennoch mit Hilfe einer FPGA-PCIe-Karte die Verarbeitungs-Latenz eliminiert werden kann. Da geringe Latenzen nicht wahrnehmbar sind, ist die Einhaltung des harten Echtzeit-Kriteriums nicht immer notwending, vor allem dann
nicht, wenn es sich um aufgezeichnete Quellsignale handelt. So muss bei der Auswahl der Architektur eine Abwägung zwischen Implementierungsaufwand, Systemund Investions-Größe und maximaler Latenz und Performance stattfinden. Latenz, Größe und Performance des Systems befinden sich dabei an den Ecken eines
Zielkonflikt-Dreiecks. Es wird gezeigt, dass der Einsatz neuerer Technologien dabei hilft, diese Konflikte bei der Implementierung zu lösen. Zum Beispiel kann die
absolute Menge an eingesetzten PCs in einem Wellenfeldsynthese-Cluster sinken,
wenn in diese PCs Co-Prozessoren wie Grafikkarten oder FPGAs integriert werden.
In Kapitel 5 wird ausführlich gezeigt, wie FIR-Filter auf FPGAs aussehen können. Dabei wird auch auf Probleme eingegangen, wie zum Beispiel das zu klei-
75
7 Zusammenfassung
ne native Datenformat der FPGA-DSP-Slices für die professionelle Audio-Signalbearbeitung. Die Wahl, die der Entwickler eines solchen Systems hier hat, ist es
entweder, den vermindertem Rauschabstand einer Implementierung auf den nativen 18x18-bit- beziehungsweise 18x25-bit-Multiplizierer der Xilinx-DSP48 -Slices
zu akzeptieren oder die Leistungs-Einbußen hinzunehmen, welche durch die nötigen Teilmultiplikationen erfolgen. In dieser Arbeit werden Beispiele für FaltungsAnwendungen im Audio-Bereich genannt, einige dieser genauer betrachtet und ihre
Umsetzung diskutiert. Dabei wird insbesondere auf die in der virtuellen Akustik
interessanten Themengebiete eingegangen.
Ausblick
Für die meisten Menschen ist es unmöglich weitreichende Voraussagen für die
Entwicklung von Halbleitertechnologien zu machen. Für die nahe Zukunft ist jedoch absehbar, dass Grafikkarten weiterhin mit großem Abstand leistungsfähigere
Prozessoren für die Signalverarbeitung bleiben. Ihre Bedeutung für die AudioSignalverarbeitung und damit für die Auralisation wird sicherlich steigen, mit der
zunehmenden Integration der Werkzeuge in die bekannten Betriebssysteme.
FPGAs haben schon heute große Vorteile gegenüber DSPs, einzig der Kostenfaktor, der Stromverbrauch und die hohe Akzeptanz und Wissensstand durch langjährigen Einsatz rechtfertigen den Fortbestand von klassischen DSPs. Bei Produkten
mit hohen Stückzahlen wie Telefonen, Fernsehern oder mobilen Abspielgeräten
wandernden diese Signalverarbeitungs-Einheiten in die System-On-Chips und entziehen damit den Herstellern von DSPs den Absatz, was den Preisdruck erhöht.
Da die Audio-Signalverarbeitung nicht das primäre Einsatzgebiet der DSP-Slices
in FPGAs ist, bleibt zu hoffen, dass die Hersteller die direkt nutzbare native Breite
der Multiplizierer in einer der nächsten Generationen auf 24x24 bit oder größer
erhöhen. Aber auch ohne diesen Schritt sind FPGAs sehr potente ICs für die
Implementierung von Audio-FIR-Filtern. So ist diese Arbeit vor allem auch als
Plädoyer für den Einsatz dieser Technologie zu verstehen und ich hoffe, dem FPGAunerfahrenen Leser die ersten Berührungsängste genommen zu haben.
76
Abbildungsverzeichnis
2.1
2.2
2.3
Direktform eine FIR-Filters . . . . . . . . . . . . . . . . . . . . . . 6
Overlap-Add . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Overlap-Save . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
3.1
3.2
3.3
3.4
3.5
3.6
3.7
3.8
3.9
3.10
3.11
3.12
SISD, MIMD, SIMD Prozessoren . . . .
Motorola PowerPC und Altivec . . . . .
Freescale DSP56724/5 und DSP56300 . .
ADSP-21469 Blockbild . . . . . . . . . .
SHARC Processor SIMD Core . . . . . .
C67x Kern . . . . . . . . . . . . . . . . .
Xilinx DSP48-Slice . . . . . . . . . . . .
Xilinx DSP48E1-Slice . . . . . . . . . . .
Altera Startix DSP Block . . . . . . . .
OpenCl Platform Model . . . . . . . . .
OpenCL und CUDA Programm Struktur
Fermi Stream Multiprocessor . . . . . . .
4.1
Koonlab Real FIR
5.1
5.2
5.3
5.4
5.5
5.6
5.7
5.8
5.9
AVNET Virtex-4 Evaluation Kit . . . . . . . . . .
FPGA-Top-Struct . . . . . . . . . . . . . . . . . .
FIR-Prozessor . . . . . . . . . . . . . . . . . . . .
FIR Kernel . . . . . . . . . . . . . . . . . . . . .
MACC Steuerungs-State-Machine . . . . . . . . .
Phasen des DSP48-Slice während der Berechnung
Dynamik-Verlaufs-Schema im FPGA . . . . . . .
LogiCore FFT v7.1 Latenz und DSP48 . . . . . .
Xilinx ML605 Evaluation Board . . . . . . . . . .
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40
42
46
49
51
51
52
57
62
Anhang
86
7.1 HDL Designer: Mac Slice, Schematic . . . . . . . . . . . . . . . . . 88
7.2 FIR Top Struct . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
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85
Anhang
86
Grafiken
87
Abbildung 7.1: Einzelner FIR Kernel im HDL Designer: Mac Slice, Schematic
88
Abbildung 7.2: FIR Top Struct, Teil A
89
Abbildung 7.2: FIR Top Struct, Teil B
90
Quelltexte
5.1
5.2
5.3
Matlab-Aufrufe zur Erzeugung der C-Header-Files . . . . . . . . . . 43
Includes und Kopierroutinen-Aufruf . . . . . . . . . . . . . . . . . . 44
Kopierroutine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
7.1
7.2
7.3
7.4
7.5
7.6
7.7
7.8
7.9
7.10
student_mac_ram_entity.vhd . . .
student_mac_shift_entity.vhd . .
student_mac_dsp_entity.vhd . . .
student_mac_unitcntrl_fsm.vhd .
student_mac slice_mac_entity.vhd
student_mac_all_entity.vhd . . .
fade_out.m . . . . . . . . . . . . .
Norm_IR.m . . . . . . . . . . . . .
FIR2DEC_C.m . . . . . . . . . . .
AUDIO2HEX.m . . . . . . . . . . .
91
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92
97
98
101
103
106
109
109
110
111
VHDL Code
−−
−− VHDL E n t i t y s t u d e n t . student_mac_ram . arch_name
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm4 . l o c a l n e t )
−−
a t − 1 2 : 5 6 : 2 5 07/01/08
−−
−− u s i n g Mentor Graphics HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
USE i e e e . nu m er i c_ s td . a l l ;
Library UNISIM ;
use UNISIM . vcomponents . a l l ;
ENTITY student_mac_ram IS
PORT (
CLKA
: in s t d _ l o g i c ;
NRST
: in s t d _ l o g i c ;
DIA
: i n s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
ADDRA
: i n s t d _ l o g i c _ v e c t o r ( 9 downto 0 ) ;
DO18A
: out s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
WEA
: in s t d _ l o g i c ;
CLKB
DIB
ADDRB
DO18B
WEB
:
:
:
:
in s t d _ l o g i c ;
i n s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
i n s t d _ l o g i c _ v e c t o r ( 9 downto 0 ) ;
: out s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
in s t d _ l o g i c
);
END ENTITY student_mac_ram ;
a r c h i t e c t u r e a r c h o f student_mac_ram i s
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
signal
LOW_1bit
HIGH_1bit
LOW_4bit
DOA
DOB
DI32A
DI32B
DIPA
DIPB
DOPA
DOPB
ADDR15A
ADDR15B
WE4A
WE4B
RST
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
std_logic ;
std_logic ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 1 4 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 1 4 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
std_logic ;
component RAMB16
generic
(
INIT_00
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_01
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_02
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_03
:
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0000000000000000000000000000000000000000000000000000000000000000
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:
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0000000000000000000000000000000000000000000000000000000000000000
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:
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0000000000000000000000000000000000000000000000000000000000000000
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:
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:
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:
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0000000000000000000000000000000000000000000000000000000000000000
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:
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92
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";
";
";
";
";
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";
";
";
";
";
INIT_0C
:
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:
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:
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:
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:
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:
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:
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:
b i t _ v e c t o r := X"
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:
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:
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:
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:
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:
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INIT_1E
:
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INIT_1F
:
b i t _ v e c t o r := X"
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INIT_20
:
b i t _ v e c t o r := X"
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INIT_21
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INIT_22
:
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0000000000000000000000000000000000000000000000000000000000000000
INIT_23
:
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INIT_24
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b i t _ v e c t o r := X"
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:
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INIT_26
:
b i t _ v e c t o r := X"
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INIT_27
:
b i t _ v e c t o r := X"
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INIT_28
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_29
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_2A
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_2B
:
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INIT_2C
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_2D
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_2E
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_2F
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_30
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_31
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_32
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_33
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_34
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
93
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
INIT_35
:
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INIT_36
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_37
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_38
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_39
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
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:
b i t _ v e c t o r := X"
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:
b i t _ v e c t o r := X"
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INIT_3C
:
b i t _ v e c t o r := X"
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:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_3E
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INIT_3F
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b i t _ v e c t o r := X"
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INIT_A
:
b i t _ v e c t o r := b " 0 0 " & X" 0 0 0 0 " ;
INIT_B
:
b i t _ v e c t o r := b " 0 0 " & X" 0 0 0 0 " ;
INITP_00
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INITP_01
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b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INITP_02
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b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
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0000000000000000000000000000000000000000000000000000000000000000
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b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
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:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
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:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
INITP_07
:
b i t _ v e c t o r := X"
0000000000000000000000000000000000000000000000000000000000000000
DOA_REG
:
integer
DOB_REG : i n t e g e r := 0 ;
−− INIT_A
: b i t _ v e c t o r :=
b "00"
−− INIT_B
: b i t _ v e c t o r :=
b "00"
INVERT_CLK_DOA_REG :
boolean
INVERT_CLK_DOB_REG :
boolean
RAM_EXTENSION_A :
string
RAM_EXTENSION_B :
string
READ_WIDTH_A
: i n t e g e r :=
18;
READ_WIDTH_B
: i n t e g e r :=
18;
WRITE_WIDTH_A :
WRITE_WIDTH_B :
SIM_COLLISION_CHECK :
SRVAL_A
:
SRVAL_B
:
WRITE_MODE_A
:
WRITE_MODE_B
:
);
port
(
CASCADEOUTA
CASCADEOUTB
string
bit_vector
bit_vector
string
string
: out
: out
: out
: out
CASCADEINA
CASCADEINB
DIPA
DIPB
REGCEA
REGCEB
DOA
0;
i n t e g e r := 1 8 ;
i n t e g e r := 1 8 ;
−−
DOPA
DOPB
:=
& X"0000";
& X"0000";
:= FALSE ;
:= FALSE ;
:=
" NONE " ;
:=
" NONE " ;
in
in
:
:
:= "ALL" ;
b " 0 0 " & X" 0 0 0 0 " ;
b " 0 0 " & X" 0 0 0 0 " ;
" WRITE_FIRST " ;
" WRITE_FIRST "
std_logic ;
std_logic ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
:
:
:
:
:=
:=
:=
:=
in
in
std_logic ;
std_logic ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
in
std_logic ;
in
std_logic ;
: out s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 ) ;
94
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
";
DOB
ADDRA
ADDRB
CLKA
CLKB
DIA
DIB
ENA
ENB
SSRA
SSRB
WEA
WEB
);
end component ;
: out s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 )
: in
s t d _ l o g i c _ v e c t o r ( 1 4 downto 0 )
: in
s t d _ l o g i c _ v e c t o r ( 1 4 downto 0 )
: in
std_logic ;
: in
std_logic ;
: in
s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 )
: in
s t d _ l o g i c _ v e c t o r ( 3 1 downto 0 )
: in
std_logic ;
: in
std_logic ;
: in
std_logic ;
: in
std_logic ;
: in
s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
: in
s t d _ l o g i c _ v e c t o r ( 3 downto 0 )
;
;
;
;
;
BEGIN
LOW_1bit
HIGH_1bit
LOW_4bit
DO18A
DO18B
DI32A
DI32B
DIPA
DIPB
ADDR15A
ADDR15B
WE4A
WE4B
RST
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
’0 ’;
’1 ’;
X" 0 " ;
DOPA ( 1 downto 0 ) & DOA ( 1 5
DOPB ( 1 downto 0 ) & DOB ( 1 5
X" 0 0 0 0 " & DIA ( 1 5 downto 0 )
X" 0 0 0 0 " & DIB ( 1 5 downto 0 )
b " 0 0 " & DIA ( 1 7 downto 1 6 ) ;
b " 0 0 " & DIB ( 1 7 downto 1 6 ) ;
b " 0 " & ADDRA & b " 0 0 0 0 " ;
b " 0 " & ADDRB & b " 0 0 0 0 " ;
WEA & WEA & WEA & WEA;
WEB & WEB & WEB & WEB;
not (NRST) ;
;
;
downto 0 ) ;
downto 0 ) ;
−− INSTANT o f RAMB
RAMB16_inst : RAMB16
g e n e r i c map (
DOA_REG => 0 , −− O p t i o n a l o u t p u t r e g i s t e r s on t h e A p o r t (0 or 1)
DOB_REG => 0 , −− O p t i o n a l o u t p u t r e g i s t e r s on t h e B p o r t (0 or 1)
INIT_A => b " 0 0 " & X" 0 0 0 0 " ,−−X"000000000" , −− I n i t i a l v a l u e s on A o u t p u t p o r t
INIT_B => b " 0 0 " & X" 0 0 0 0 " ,−− X"000000000" , −− I n i t i a l v a l u e s on B o u t p u t p o r t
INVERT_CLK_DOA_REG => FALSE , −− I n v e r t c l o c k on A p o r t o u t p u t r e g i s t e r s (TRUE or FALSE)
INVERT_CLK_DOB_REG => FALSE , −− I n v e r t c l o c k on B p o r t o u t p u t r e g i s t e r s (TRUE or FALSE)
RAM_EXTENSION_A => " N O N E " , −− "UPPER" , "LOWER" or "NONE" when cascaded
RAM_EXTENSION_B => " N O N E " , −− "UPPER" , "LOWER" or "NONE" when cascaded
READ_WIDTH_A => 1 8 , −− V a l i d v a l u e s are 1 , 2 , 4 , 9 , 1 8 or 36
READ_WIDTH_B => 1 8 , −− V a l i d v a l u e s are 1 , 2 , 4 , 9 , 1 8 or 36
SRVAL_A => b " 0 0 " & X" 0 0 0 0 " ,−−X"000000000" , −− Port A ouput v a l u e upon SSR a s s e r t i o n
SRVAL_B => b " 0 0 " & X" 0 0 0 0 " ,−−X"000000000" , −− Port B ouput v a l u e upon SSR a s s e r t i o n
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X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_39 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_3A =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_3B =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_3C =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_3D =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_3E =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INIT_3F =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
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X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_01 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_02 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_03 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_04 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_05 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_06 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
INITP_07 =>
X" 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
",
",
",
",
",
",
",
",
",
",
",
",
",
",
",
",
")
port map (
CASCADEOUTA => open ,−−CASCADEOUTA, −− 1− b i t cascade o u t p u t
CASCADEOUTB => open ,−−CASCADEOUTB, −− 1− b i t cascade o u t p u t
DOA => DOA,
−− 32− b i t A p o r t Data Output
DOB => DOB,
−− 32− b i t B p o r t Data Output
DOPA => DOPA,
−− 4− b i t A p o r t P a r i t y Output
DOPB => DOPB,
−− 4− b i t B p o r t P a r i t y Output
ADDRA => ADDR15A, −− 15− b i t A p o r t Address I n p u t
ADDRB => ADDR15B, −− 15− b i t B p o r t Address I n p u t
CASCADEINA => LOW_1bit ,−−CASCADEINA, −− 1− b i t cascade A i n p u t
CASCADEINB => LOW_1bit ,−− CASCADEINB, −− 1− b i t cascade B i n p u t
CLKA => CLKA,
−− Port A Clock
CLKB => CLKB,
−− Port B Clock
DIA => DI32A ,
−− 32− b i t A p o r t Data I n p u t
DIB => DI32B ,
−− 32− b i t B p o r t Data I n p u t
DIPA => DIPA ,
−− 4− b i t
A port p a r i t y Input
DIPB => DIPB ,
−− 4− b i t
B port p a r i t y Input
ENA => HIGH_1bit ,−−ENA,
−− 1− b i t
A p o r t Enable I n p u t
ENB => HIGH_1bit ,−−ENB,
−− 1− b i t
B p o r t Enable I n p u t
REGCEA => HIGH_1bit ,−− REGCEA, −− 1− b i t A p o r t r e g i s t e r e n a b l e i n p u t
REGCEB => HIGH_1bit ,−− REGCEB, −− 1− b i t B p o r t r e g i s t e r e n a b l e i n p u t
SSRA => RST,−−SSRA,
−− 1− b i t
A p o r t Synchronous S e t / Reset I n p u t
SSRB => RST,−−SSRB,
−− 1− b i t
B p o r t Synchronous S e t / Reset I n p u t
WEA => WE4A,
−− 4− b i t
A p o r t Write Enable I n p u t
WEB => WE4B
−− 4− b i t
B p o r t Write Enable I n p u t
);
END a r c h ;
Quelltext 7.1: Wrapper für den Block-RAM
student_mac_ram_entity.vhd
−−
−− VHDL E n t i t y s t u d e n t . student_mac_shift . arch_name
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm4 . l o c a l n e t )
−−
a t − 1 3 : 3 6 : 4 4 07/08/08
−−
−− u s i n g Mentor Graphics HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
USE i e e e . nu m er i c_ s td . a l l ;
97
mit
1024
*
18
Bit
:
Library UNISIM ;
use UNISIM . vcomponents . a l l ;
ENTITY s t u d e n t _ m a c _ s h i f t
PORT (
CLK
NRST
PROD_IN
PROD_OUT
SHIFT
IS
: in s t d _ l o g i c ;
: in s t d _ l o g i c ;
: i n s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 ) ;
: out s t d _ l o g i c _ v e c t o r ( 3 5 downto 0 ) ;
: i n s t d _ l o g i c _ v e c t o r ( 3 downto 0 )
);
END ENTITY s t u d e n t _ m a c _ s h i f t ;
Architecture S h i f t o f s t u d e n t _ m a c _ s h i f t i s
s i g n a l c a s e _ s e l : u n s i g n e d ( 3 downto 0 ) ;
BEGIN
c a s e _ s e l <= u n s i g n e d ( SHIFT ) ;
PROD_OUT ( 3 5 ) <= PROD_IN ( 4 7 ) ;
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
−−PROD_OUT
(34
(34
(34
(34
(34
(34
(34
(34
(34
(34
(34
(34
(34
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
0)
0)
0)
0)
0)
0)
0)
0)
0)
0)
0)
0)
0)
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
<=
−− MSB h a r t v e r d r a h t e t
PROD_IN(34
PROD_IN(35
PROD_IN(36
PROD_IN(37
PROD_IN(38
PROD_IN(39
PROD_IN(40
PROD_IN(41
PROD_IN(42
PROD_IN(43
PROD_IN(44
PROD_IN(45
PROD_IN(46
PROD_OUT ( 3 4 downto 0 ) <= PROD_IN( 3 4
PROD_IN( 3 5
PROD_IN( 3 6
PROD_IN( 3 7
PROD_IN( 3 8
PROD_IN( 3 9
PROD_IN( 4 0
PROD_IN( 4 1
PROD_IN( 4 2
PROD_IN( 4 3
PROD_IN( 4 4
PROD_IN( 4 5
PROD_IN( 4 6
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
downto
f ü r Sign B i t
0) when c a s e _ s e l = 0 ;
1) when c a s e _ s e l = 1 ;
2) when c a s e _ s e l = 2 ;
3) when c a s e _ s e l = 3 ;
4) when c a s e _ s e l = 4 ;
5) when c a s e _ s e l = 5 ;
6) when c a s e _ s e l = 6 ;
7) when c a s e _ s e l = 7 ;
8) when c a s e _ s e l = 8 ;
9) when c a s e _ s e l = 9 ;
10) when c a s e _ s e l = 1 0 ;
11) when c a s e _ s e l = 1 1 ;
12) when c a s e _ s e l >= 1 2 ;
0 ) when c a s e _ s e l = 0 e l s e
1 ) when c a s e _ s e l = 1 e l s e
2 ) when c a s e _ s e l = 2 e l s e
3 ) when c a s e _ s e l = 3 e l s e
4 ) when c a s e _ s e l = 4 e l s e
5 ) when c a s e _ s e l = 5 e l s e
6 ) when c a s e _ s e l = 6 e l s e
7 ) when c a s e _ s e l = 7 e l s e
8 ) when c a s e _ s e l = 8 e l s e
9 ) when c a s e _ s e l = 9 e l s e
1 0 ) when c a s e _ s e l = 10 e l s e
1 1 ) when c a s e _ s e l = 11 e l s e
12) ;
End S h i f t ;
Quelltext 7.2: Ausgangs-Shift
eines
student_mac_shift_entity.vhd
einzelnen
Kernels
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−− C o py r i g h t ( c ) 2004 X i l i n x , Inc .
−− A l l R i g h t s Reserved
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−−
____ ____
−− /
/\/
/
−− /___/
\
/
Vendor : X i l i n x
−− \
\
\/
Author : Latha P i l l a i , Advanced Product Group , X i l i n x , Inc .
−− \
\
Filename : MACC
−− /
/
Date Last Modified :
June 23 , 2004
−− /___/
/\
Date Created : June 23 , 2004
−− \
\
/
\
−− \___\/\___\
−−
−−
−− R e v i s i o n H i s t o r y :
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−−
−−
XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS "
−−
AS A COURTESY TO YOU, SOLELY FOR USE IN DEVELOPING PROGRAMS AND
98
:
−−
SOLUTIONS FOR XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE,
−−
OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE,
−−
APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION
−−
THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,
−−
AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE
−−
FOR YOUR IMPLEMENTATION.
XILINX EXPRESSLY DISCLAIMS ANY
−−
WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE
−−
IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR
−−
REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF
−−
INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
−−
FOR A PARTICULAR PURPOSE.
−−
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −−
−− Module : MACC
−−
−− D e s c r i p t i o n : V e r i l o g i n s t a n t i a t i o n t e m p l a t e f o r
−− DSP48 embedded MAC b l o c k s arranged as a s i n g l e
−− MACC u n i t . The macro u s e s 1 DSP s l i c e .
−− The o u t p u t i s P + A∗B when ADD_SUB = 0 and
−− P − A∗B when ADD_SUB = 1 ; .
−−
−−
−− Device : Whitney Family
−−
−− C o py r i g h t ( c ) 2000 X i l i n x , Inc .
All r i g h t s reserved .
−−
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
LIBRARY IEEE ;
use i e e e . s t d _ l o g i c _ 1 1 6 4 .ALL;
use i e e e . nu m er i c_ s td .ALL;
Library UNISIM ;
use UNISIM . vcomponents . a l l ;
ENTITY MACC IS
PORT (
CLK
NRST
A_IN
B_IN
−−
ADD_SUB
PROD_OUT
OPMODE_IN
END ENTITY MACC;
:
:
:
:
:
:
in s t d _ l o g i c ;
in s t d _ l o g i c ;
i n s t d _ l o g i c _ v e c t o r ( 1 7 downto
0) ;
i n s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
: in std_logic ;
out s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 ) ;
i n s t d _ l o g i c _ v e c t o r ( 6 downto 0 ) ) ;
a r c h i t e c t u r e MACC_ARCH o f MACC i s
−−
−− DSP48 : DSP Function Block
−−
V i r t e x −4
−−
X i l i n x HDL Language Template v e r s i o n 6 . 1 i
component DSP48
g e n e r i c ( AREG : i n t e g e r :=
1;
BREG : i n t e g e r :=
1;
CREG : i n t e g e r :=
1;
PREG : i n t e g e r :=
1;
MREG : i n t e g e r :=
1;
OPMODEREG : i n t e g e r :=
1;
SUBTRACTREG : i n t e g e r :=
1;
CARRYINSELREG : i n t e g e r :=
1;
CARRYINREG : i n t e g e r :=
1;
B_INPUT : s t r i n g :=
" DIRECT " ;
LEGACY_MODE : s t r i n g :=
" MULT18X18S " ) ;
port (
BCOUT
: out s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
P
: out s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 ) ;
PCOUT
: out s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 ) ;
A
B
BCIN
C
CARRYIN
CARRYINSEL
CEA
CEB
CEC
CECARRYIN
CECINSUB
CECTRL
CEM
CEP
CLK
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
in
in
in
in
in
in
in
in
in
in
in
in
in
in
in
s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 )
s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 )
s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 )
s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 )
std_logic ;
s t d _ l o g i c _ v e c t o r ( 1 downto 0 ) ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
99
;
;
;
;
OPMODE
PCIN
RSTA
RSTB
RSTC
RSTCARRYIN
RSTCTRL
RSTM
RSTP
SUBTRACT
);
end component ;
:
:
:
:
:
:
:
:
:
:
s t d _ l o g i c _ v e c t o r ( 6 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 ) ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
std_logic
in
in
in
in
in
in
in
in
in
in
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−−S i g n a l D e c l a r a t i o n s :
s i g n a l LOW_18bit
s i g n a l LOW_48bit
s i g n a l LOW_1bit
s i g n a l HIGH_1bit
s i g n a l CARRYINSEL_bit
s i g n a l OPMODE_bit
s i g n a l RST
:
:
:
:
:
:
:
s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 4 7 downto 0 ) ;
std_logic ;
std_logic ;
s t d _ l o g i c _ v e c t o r ( 1 downto 0 ) ;
s t d _ l o g i c _ v e c t o r ( 6 downto 0 ) ;
std_logic ;
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−− A r c h i t e c t u r e S e c t i o n : i n s t a n t i a t i o n b l o c k 1
BEGIN
LOW_18bit
<= " 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 " ;
LOW_48bit
<= " 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 " ;
LOW_1bit
<= ’ 0 ’ ;
HIGH_1bit
<= ’ 1 ’ ;
CARRYINSEL_bit <= " 0 0 " ;
OPMODE_bit <= " 0 1 0 0 1 0 1 " ;
RST <= not (NRST) ;
DSP48_1
AREG =>
BREG =>
B_INPUT
: DSP48 g e n e r i c map (
1 , −− Number o f p i p e l i n e r e g i s t e r s on t h e A i np ut , 0 , 1 or 2
1 , −− Number o f p i p e l i n e r e g i s t e r s on t h e B i np ut , 0 , 1 or 2
=> " D I R E C T " , −− B i n p u t DIRECT from f a b r i c
−−or CASCADE from another DSP48
CARRYINREG => 0 , −− Number o f p i p e l i n e r e g i s t e r s
−− f o r t h e CARRYIN i npu t , 0 or 1
CARRYINSELREG => 0 , −− Number o f p i p e l i n e r e g i s t e r s
−− f o r t h e CARRYINSEL, 0 or 1
CREG => 0 , −− Number o f p i p e l i n e r e g i s t e r s on t h e C i np ut , 0 or 1
LEGACY_MODE => " M U L T 1 8 X 1 8 S " , −− Backward c o m p a t i b i l i t y , NONE,
−− MULT18X18 or MULT18X18S
MREG => 1 , −− Number o f m u l t i p l i e r p i p e l i n e r e g i s t e r s , 0 or 1
OPMODEREG => 0 , −− Number o f p i p e l i n e r e g i s t e r s on OPMODE in pu t , 0 or 1
PREG => 1 , −− Number o f p i p e l i n e r e g i s t e r s on t h e P output , 0 or 1
SUBTRACTREG => 0 ) −− Number o f p i p e l i n e r e g i s t e r s on t h e
−− SUBTRACT i np ut , 0 or 1
port map (
A => A_IN ,
B => B_IN ,
C => LOW_48bit ,
BCIN => LOW_18bit ,
PCIN => LOW_48bit ,
OPMODE => OPMODE_IN,
SUBTRACT => LOW_1bit ,
CARRYIN => LOW_1bit ,
CARRYINSEL => CARRYINSEL_bit ,
CLK => CLK,
CEA => HIGH_1bit ,
CEB => HIGH_1bit ,
CEC => LOW_1bit ,
CEP => HIGH_1bit ,
CEM => HIGH_1bit ,
CECTRL => LOW_1bit ,
CECARRYIN => LOW_1bit ,
CECINSUB => HIGH_1bit ,
RSTA => RST,
RSTB => RST,
RSTC => RST,
RSTP => RST,
RSTM => RST,
RSTCTRL => RST,
RSTCARRYIN => RST,
100
BCOUT => open ,
P => PROD_OUT,
PCOUT => open ) ;
−−
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−−
end MACC_ARCH;
Quelltext 7.3: Wrapper für DSP48 Component Quelle: [40] aber SUBTRACT = 1
: student_mac_dsp_entity.vhd
−− VHDL E n t i t y s t u d e n t . student_mac_unitcntrl . symbol
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm4 . l o c a l n e t )
−−
a t − 1 2 : 0 4 : 1 5 07/08/08
−−
−− Generated by Mentor Graphics ’ HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
ENTITY s t u d e n t _ m a c _ u n i t c n t r l IS
PORT(
A_IN
: IN
std_logic_vector
clk
: IN
std_logic ;
rst
: IN
std_logic ;
start
: IN
std_logic ;
AUDIO_OUT : OUT
std_logic_vector
COEF_ADDR : OUT
std_logic_vector
DATA_ADDR : OUT
std_logic_vector
OPMODE
: OUT
std_logic_vector
WE
: OUT
std_logic ;
ready
: OUT
std_logic
);
( 17 DOWNTO 0 ) ;
(
(
(
(
17 DOWNTO 0 ) ;
9 DOWNTO 0 ) ;
9 DOWNTO 0 ) ;
6 DOWNTO 0 ) ;
−− D e c l a r a t i o n s
END s t u d e n t _ m a c _ u n i t c n t r l
;
−−
−− VHDL A r c h i t e c t u r e s t u d e n t . student_mac_unitcntrl . fsm
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm4 . l o c a l n e t )
−−
a t − 1 2 : 0 4 : 1 5 07/08/08
−−
−− Generated by Mentor Graphics ’ HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
USE i e e e . nu m er i c_ s td . a l l ;
LIBRARY g l o b a l ;
USE g l o b a l . g l o b a l _ d e f s . a l l ;
LIBRARY a h b l _ s w i t c h ;
USE a h b l _ s w i t c h . u t i l s _ a h b l _ p k g . a l l ;
USE g l o b a l . student_bm_reg . a l l ;
USE g l o b a l . b u s _ d e f s . a l l ;
ARCHITECTURE fsm OF s t u d e n t _ m a c _ u n i t c n t r l IS
−− A r c h i t e c t u r e D e c l a r a t i o n s
SIGNAL COEF_ADDR_int : u n s i g n e d ( 9 DOWNTO 0 ) ;
SIGNAL DATA_ADDR_int : u n s i g n e d ( 9 DOWNTO 0 ) ;
SIGNAL c o u n t e r : u n s i g n e d ( 11 DOWNTO 0 ) ;
TYPE STATE_TYPE IS (
s0 ,
s1 ,
s2
);
−− S t a t e v e c t o r d e c l a r a t i o n
ATTRIBUTE s t a t e _ v e c t o r : s t r i n g ;
ATTRIBUTE s t a t e _ v e c t o r OF fsm : ARCHITECTURE IS " c u r r e n t _ s t a t e " ;
−− Declare c u r r e n t and n e x t s t a t e s i g n a l s
SIGNAL c u r r e n t _ s t a t e : STATE_TYPE;
101
SIGNAL n e x t _ s t a t e
: STATE_TYPE;
−− Declare any pre−r e g i s t e r e d i n t e r n a l s i g n a l s
SIGNAL AUDIO_OUT_cld : s t d _ l o g i c _ v e c t o r ( 17 DOWNTO 0 ) ;
SIGNAL COEF_ADDR_cld : s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
SIGNAL DATA_ADDR_cld : s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
SIGNAL OPMODE_cld : s t d _ l o g i c _ v e c t o r ( 6 DOWNTO 0 ) ;
SIGNAL WE_cld : s t d _ l o g i c ;
SIGNAL r e a d y _ c l d : s t d _ l o g i c ;
BEGIN
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
c l o c k e d _ p r o c : PROCESS (
clk ,
rst
)
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
BEGIN
IF ( r s t = ’ 0 ’ ) THEN
c u r r e n t _ s t a t e <= s 0 ;
−− D e f a u l t Reset Values
AUDIO_OUT_cld <= ( others => ’ 0 ’ ) ;
COEF_ADDR_cld <= ( others => ’ 0 ’ ) ;
DATA_ADDR_cld <= ( others => ’ 0 ’ ) ;
OPMODE_cld <= ( others => ’ 0 ’ ) ;
WE_cld <= ’ 0 ’ ;
r e a d y _ c l d <= ’ 1 ’ ;
COEF_ADDR_int <= ( others => ’ 0 ’ ) ;
DATA_ADDR_int <= ( others => ’ 0 ’ ) ;
c o u n t e r <= ( others => ’ 0 ’ ) ;
ELSIF ( c l k ’EVENT AND c l k = ’ 1 ’ ) THEN
c u r r e n t _ s t a t e <= n e x t _ s t a t e ;
−− D e f a u l t Assignment To I n t e r n a l s
COEF_ADDR_int <= COEF_ADDR_int ;
DATA_ADDR_int <= DATA_ADDR_int ;
c o u n t e r <= ( others => ’ 0 ’ ) ;
AUDIO_OUT_cld <= AUDIO_OUT_cld ;
COEF_ADDR_cld <= COEF_ADDR_cld ;
DATA_ADDR_cld <= DATA_ADDR_cld ;
OPMODE_cld <= OPMODE_cld ;
WE_cld <= ’ 0 ’ ;
r e a d y _ c l d <= r e a d y _ c l d ;
−− Combined Actions
CASE c u r r e n t _ s t a t e IS
WHEN s 0 =>
IF ( s t a r t = ’ 1 ’ ) THEN
COEF_ADDR_cld <= ( others => ’ 0 ’ ) ;
r e a d y _ c l d <= ’ 0 ’ ;
WE_cld <= ’ 1 ’ ;
OPMODE_cld <= " 0 1 0 0 0 0 0 " ;
c o u n t e r <= ( others => ’ 0 ’ ) ;
END IF ;
WHEN s 1 =>
IF ( c o u n t e r < 1 0 2 3 ) THEN
COEF_ADDR_cld <= s t d _ l o g i c _ v e c t o r ( u n s i g n e d (COEF_ADDR_cld) +1) ;
DATA_ADDR_cld <= s t d _ l o g i c _ v e c t o r ( u n s i g n e d (DATA_ADDR_cld) +1) ;
c o u n t e r <= c o u n t e r +1;
( c o u n t e r = 2 ) then
OPMODE_cld <= " 0 0 0 0 1 0 1 " ;
end i f ;
if
( c o u n t e r >= 3 ) then
OPMODE_cld <= " 0 1 0 0 1 0 1 " ;
end i f ;
ELSIF ( c o u n t e r >= 1 0 2 3 ) THEN
−− OPMODE_cld <= "0100000";
c o u n t e r <= ( ( c o u n t e r ) +1) ;
END IF ;
WHEN s 2 =>
IF ( c o u n t e r <
1 0 2 6 ) THEN
c o u n t e r <= ( ( c o u n t e r ) +1) ;
ELSIF ( c o u n t e r >= 1 0 2 6 ) THEN
r e a d y _ c l d <= ’ 1 ’ ;
OPMODE_cld <= " 0 1 0 0 0 0 0 " ;
AUDIO_OUT_cld <= A_IN ;
END IF ;
WHEN OTHERS =>
NULL;
END CASE;
if
102
END IF ;
END PROCESS c l o c k e d _ p r o c ;
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
n e x t s t a t e _ p r o c : PROCESS (
counter ,
current_state ,
start
)
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
BEGIN
CASE c u r r e n t _ s t a t e IS
WHEN s 0 =>
IF ( s t a r t = ’ 1 ’ ) THEN
n e x t _ s t a t e <= s 1 ;
ELSIF ( s t a r t = ’ 0 ’ ) THEN
n e x t _ s t a t e <= s 0 ;
ELSE
n e x t _ s t a t e <= s 0 ;
END IF ;
WHEN s 1 =>
IF ( c o u n t e r < 1 0 2 3 ) THEN
n e x t _ s t a t e <= s 1 ;
ELSIF ( c o u n t e r >= 1 0 2 3 ) THEN
n e x t _ s t a t e <= s 2 ;
ELSE
n e x t _ s t a t e <= s 1 ;
END IF ;
WHEN s 2 =>
IF ( c o u n t e r <
1 0 2 6 ) THEN
n e x t _ s t a t e <= s 2 ;
ELSIF ( c o u n t e r >= 1 0 2 6 ) THEN
n e x t _ s t a t e <= s 0 ;
ELSE
n e x t _ s t a t e <= s 2 ;
END IF ;
WHEN OTHERS =>
n e x t _ s t a t e <= s 0 ;
END CASE;
END PROCESS n e x t s t a t e _ p r o c ;
−− Concurrent Statements
−− Clocked o u t p u t assignments
AUDIO_OUT <= AUDIO_OUT_cld ;
COEF_ADDR <= COEF_ADDR_cld ;
DATA_ADDR <= DATA_ADDR_cld ;
OPMODE <= OPMODE_cld ;
WE <= WE_cld ;
r e a d y <= r e a d y _ c l d ;
END fsm ;
Quelltext 7.4: Generierter
Code,
siehe
student_mac_unitcntrl_fsm.vhd
Abbildung
−− VHDL E n t i t y s t u d e n t . student_mac_slice . symbol
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm3 . l o c a l n e t )
−−
a t − 1 3 : 4 3 : 0 7 08/01/08
−−
−− Generated by Mentor Graphics ’ HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
ENTITY s t u d e n t _ m a c _ s l i c e IS
PORT(
ADDR_WBL
: IN
std_logic_vector
AUDIO_IN
: IN
std_logic_vector
CLK_WBL
: IN
std_logic ;
CYC_WBL
: IN
std_logic ;
DATA_IN_WBL : IN
std_logic_vector
SHIFT
: IN
std_logic_vector
WE_WBL
: IN
std_logic ;
clk
: IN
std_logic ;
rst
: IN
std_logic ;
start
: IN
std_logic ;
AUDIO_OUT
: OUT
std_logic_vector
PROD_OUT
: OUT
std_logic_vector
ready
: OUT
std_logic
( 9 DOWNTO 0 ) ;
( 1 7 DOWNTO 0 ) ;
( 1 7 DOWNTO 0 ) ;
( 3 DOWNTO 0 ) ;
( 17 DOWNTO 0 ) ;
( 3 5 DOWNTO 0 ) ;
103
5.5
:
);
−− D e c l a r a t i o n s
END s t u d e n t _ m a c _ s l i c e
;
−−
−− VHDL A r c h i t e c t u r e s t u d e n t . student_mac_slice . mac_slice
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm3 . l o c a l n e t )
−−
a t − 1 3 : 4 3 : 1 5 08/01/08
−−
−− Generated by Mentor Graphics ’ HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
USE i e e e . nu m er i c_ s td . a l l ;
LIBRARY UNISIM ;
USE UNISIM . vcomponents . a l l ;
LIBRARY s t u d e n t ;
ARCHITECTURE m a c _ s l i c e OF s t u d e n t _ m a c _ s l i c e IS
−− A r c h i t e c t u r e
declarations
−− I n t e r n a l s i g n a l
SIGNAL ADDRB1
:
SIGNAL A_IN
:
SIGNAL B_IN
:
SIGNAL COEF_ADDR :
SIGNAL DATA_ADDR :
SIGNAL DIA1
:
SIGNAL DIB
:
SIGNAL OPMODE
:
SIGNAL PROD_OUT1 :
SIGNAL WEA
:
SIGNAL WEA1
:
SIGNAL WEB
:
SIGNAL WEB1
:
declarations
s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO
0) ;
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 6 DOWNTO 0 ) ;
s t d _ l o g i c _ v e c t o r ( 4 7 DOWNTO 0 ) ;
std_logic ;
std_logic ;
std_logic ;
std_logic ;
−− Component D e c l a r a t i o n s
COMPONENT MACC
PORT (
A_IN
: IN
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO
0) ;
B_IN
: IN
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
CLK
: IN
std_logic ;
NRST
: IN
std_logic ;
OPMODE_IN : IN
s t d _ l o g i c _ v e c t o r ( 6 DOWNTO 0 ) ;
PROD_OUT
: OUT
s t d _ l o g i c _ v e c t o r ( 4 7 DOWNTO 0 )
);
END COMPONENT;
COMPONENT student_mac_ram
PORT (
ADDRA : IN
s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
ADDRB : IN
s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
CLKA
: IN
std_logic ;
CLKB
: IN
std_logic ;
DIA
: IN
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
DIB
: IN
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
NRST
: IN
std_logic ;
WEA
: IN
std_logic ;
WEB
: IN
std_logic ;
DO18A : OUT
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
DO18B : OUT
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 )
);
END COMPONENT;
COMPONENT s t u d e n t _ m a c _ s h i f t
PORT (
CLK
: IN
std_logic ;
NRST
: IN
std_logic ;
PROD_IN
: IN
s t d _ l o g i c _ v e c t o r ( 4 7 DOWNTO 0 ) ;
SHIFT
: IN
s t d _ l o g i c _ v e c t o r ( 3 DOWNTO 0 ) ;
PROD_OUT : OUT
s t d _ l o g i c _ v e c t o r ( 3 5 DOWNTO 0 )
);
END COMPONENT;
COMPONENT s t u d e n t _ m a c _ u n i t c n t r l
PORT (
A_IN
: IN
s t d _ l o g i c _ v e c t o r ( 17 DOWNTO 0 ) ;
clk
: IN
std_logic ;
rst
: IN
std_logic ;
104
start
AUDIO_OUT
COEF_ADDR
DATA_ADDR
OPMODE
WE
ready
:
:
:
:
:
:
:
);
END COMPONENT;
IN
OUT
OUT
OUT
OUT
OUT
OUT
std_logic ;
std_logic_vector
std_logic_vector
std_logic_vector
std_logic_vector
std_logic ;
std_logic
(
(
(
(
17 DOWNTO 0 ) ;
9 DOWNTO 0 ) ;
9 DOWNTO 0 ) ;
6 DOWNTO 0 ) ;
−− O p t i o n a l embedded c o n f i g u r a t i o n s
−− pragma s y n t h e s i s _ o f f
FOR ALL : MACC USE ENTITY s t u d e n t .MACC;
FOR ALL : student_mac_ram USE ENTITY s t u d e n t . student_mac_ram ;
FOR ALL : s t u d e n t _ m a c _ s h i f t USE ENTITY s t u d e n t . s t u d e n t _ m a c _ s h i f t ;
FOR ALL : s t u d e n t _ m a c _ u n i t c n t r l USE ENTITY s t u d e n t . s t u d e n t _ m a c _ u n i t c n t r l ;
−− pragma synthesis_on
BEGIN
−− A r c h i t e c t u r e c o n c u r r e n t s t a t e m e n t s
−− HDL Embedded Text Block 1 eb1
WEB <= CYC_WBL and WE_WBL;
−− ModuleWare code ( v1 . 8 )
WEA1 <= ’ 0 ’ ;
for instance
’U_7’
of
’ gnd ’
−− ModuleWare code ( v1 . 8 )
DIA1 <= (OTHERS => ’ 0 ’ ) ;
for instance
’U_8’
of
’ gnd ’
−− ModuleWare code ( v1 . 8 )
WEB1 <= ’ 0 ’ ;
for instance
’U_9’
of
’ gnd ’
−− ModuleWare code ( v1 . 8 ) f o r i n s t a n c e
ADDRB1 <= (OTHERS => ’ 0 ’ ) ;
’U_10’
of
’ gnd ’
−− ModuleWare code ( v1 . 8 )
DIB <= (OTHERS => ’ 0 ’ ) ;
’U_11’
of
’ gnd ’
for instance
−− I n s t a n c e p o r t mappings .
U_1 : MACC
PORT MAP (
CLK
=> c l k ,
NRST
=> r s t ,
A_IN
=> A_IN ,
B_IN
=> B_IN ,
PROD_OUT => PROD_OUT1,
OPMODE_IN => OPMODE
);
U_2 : student_mac_ram
PORT MAP (
CLKA => c l k ,
NRST => r s t ,
DIA
=> AUDIO_IN,
ADDRA => DATA_ADDR,
DO18A => A_IN ,
WEA
=> WEA,
CLKB => c l k ,
DIB
=> DIB ,
ADDRB => ADDRB1,
DO18B => OPEN,
WEB
=> WEB1
);
U_3 : student_mac_ram
PORT MAP (
CLKA => c l k ,
NRST => r s t ,
DIA
=> DIA1 ,
ADDRA => COEF_ADDR,
DO18A => B_IN ,
WEA
=> WEA1,
CLKB => CLK_WBL,
DIB
=> DATA_IN_WBL,
ADDRB => ADDR_WBL,
DO18B => OPEN,
WEB
=> WEB
);
U_4 : s t u d e n t _ m a c _ s h i f t
PORT MAP (
CLK
=> c l k ,
NRST
=> r s t ,
PROD_IN => PROD_OUT1,
105
PROD_OUT => PROD_OUT,
SHIFT
=> SHIFT
);
U_0 : s t u d e n t _ m a c _ u n i t c n t r l
PORT MAP (
A_IN
=> A_IN ,
clk
=> c l k ,
rst
=> r s t ,
start
=> s t a r t ,
AUDIO_OUT => AUDIO_OUT,
COEF_ADDR => COEF_ADDR,
DATA_ADDR => DATA_ADDR,
OPMODE
=> OPMODE,
WE
=> WEA,
ready
=> r e a d y
);
END m a c _ s l i c e ;
Quelltext 7.5: Generierter
Code,
siehe
student_mac_slice_mac_entity.vhd
−−
−− VHDL E n t i t y s t u d e n t . student_mac_all . arch_name
−−
−− Created :
−−
by − armlab−ng4 . armlab−ng (nimm2 . l o c a l n e t )
−−
a t − 1 2 : 3 2 : 5 0 07/14/08
−−
−− u s i n g Mentor Graphics HDL Designer (TM) 2006.1 ( B u i l d 72)
−−
LIBRARY i e e e ;
USE i e e e . s t d _ l o g i c _ 1 1 6 4 . a l l ;
USE i e e e . nu m er i c_ s td . a l l ;
LIBRARY g l o b a l ;
USE g l o b a l . a v n e t _ l x 6 0 _ d e f s . a l l ;
USE g l o b a l . b u s _ d e f s . a l l ;
−−USE g l o b a l . student_irq_reg . a l l ;
USE g l o b a l . g l o b a l _ d e f s . a l l ;
−−USE g l o b a l . student_wbl_reg . a l l ;
−−USE g l o b a l . student_BM_reg . a l l ;
−−USE g l o b a l . s t u d e n t _ l i g h t s _ r e g . a l l ;
−−USE g l o b a l . s t u d e n t _ t e s t _ r e g . a l l ;
use work . f i r _ p k . a l l ;
ENTITY s t u d e n t _ m a c _ a l l IS
generic (
s i z e : p o s i t i v e := 60
);
port (
clk_wbl : i n s t d _ l o g i c ;
wbl_i
: IN
t_wbl_to_slave ;
−− wbl_o
: OUT
t_wbl_to_slave ;
c l k : in s t d _ l o g i c ;
n r e s : in s t d _ l o g i c ;
s t a r t : in s t d _ l o g i c ;
a u d i o _ i n : i n s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
s h i f t : i n s t d _ l o g i c _ v e c t o r ( 3 downto 0 ) ;
r e a d y : out s t d _ l o g i c _ v e c t o r ( s i z e − 1 downto 0 ) ;
add_out : out a d d _ v e c t o r ( s i z e − 1 downto 0 )
);
END ENTITY s t u d e n t _ m a c _ a l l ;
architecture B e h a v i o r a l of student_mac_all
is
−−d i e zu I n s t a n z i e r e n d e Komponente , h i e r S l i c e
component s t u d e n t _ m a c _ s l i c e IS
port (
ADDR_WBL
: IN
s t d _ l o g i c _ v e c t o r ( 9 DOWNTO 0 ) ;
AUDIO_IN
: IN
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
CLK_WBL
: IN
std_logic ;
CYC_WBL
: IN
std_logic ;
DATA_IN_WBL : IN
s t d _ l o g i c _ v e c t o r ( 1 7 DOWNTO 0 ) ;
SHIFT
: IN
s t d _ l o g i c _ v e c t o r ( 3 DOWNTO 0 ) ;
WE_WBL
: IN
std_logic ;
clk
: IN
std_logic ;
106
Abbildung
7.1
:
rst
start
AUDIO_OUT
PROD_OUT
ready
);
end component ;
:
:
:
:
:
IN
IN
OUT
OUT
OUT
std_logic ;
std_logic ;
std_logic_vector
std_logic_vector
std_logic
( 17 DOWNTO 0 ) ;
( 3 5 DOWNTO 0 ) ;
−−e i n Array um d i e Ü b e r g a b e s i g n a l e zwischen zu s p e i c h e r n ( audio_in b r e i t e ∗ Anzahl der S l i c e s )
type a u d i o _ a r r a y i s array ( n a t u r a l RANGE <>) o f s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
s i g n a l audio_temp : a u d i o _ a r r a y ( s i z e − 1 downto 0 ) ;
s i g n a l c y c : s t d _ l o g i c _ v e c t o r ( s i z e −1 downto 0 ) ;
s i g n a l cyc_wbl : s t d _ l o g i c ;
s i g n a l addr_wbl :
u n s i g n e d ( 1 5 DOWNTO 0 ) ;
s i g n a l we_wbl :
std_logic ;
s i g n a l data_wbl :
s t d _ l o g i c _ v e c t o r ( 1 7 downto 0 ) ;
−−t y p e temp_array i s array ( n a t u r a l RANGE<>) o f s t d _ l o g i c _ v e c t o r (35 downto 0) ;
−−s i g n a l add_out_int : temp_array ( s i z e −1 downto 0) ;
begin
−− Map Wishbone
we_wbl <= wbl_i . we ;
cyc_wbl <= wbl_i . c y c ;
addr_wbl <= u n s i g n e d ( s t d _ l o g i c _ v e c t o r ( wbl_i . a d r ( 1 7 downto 2 ) ) ) ;
data_wbl <= wbl_i . d a t ( 1 7 downto 0 ) ;
−−g e n e r a t e s l i c e chain
gen :
f o r i i n s i z e − 1 downto 0 generate −−Generate−S c h l e i f e von i = 0 b i s Anzahl der S l i c e s =
60
gen_first :
i f i = 0 generate −−der E r s t e
s l i c e _ f i r s t : student_mac_slice
port map (
ADDR_WBL => s t d _ l o g i c _ v e c t o r ( addr_wbl ( 9 downto 0 ) ) ,
AUDIO_IN => audio_in , −−mit Audio von Draußen
CLK_WBL => clk_wbl ,
CYC_WBL => c y c ( i ) ,
DATA_IN_WBL => data_wbl ( 1 7 downto 0 ) ,
SHIFT => s h i f t ,
WE_WBL => we_wbl ,
c l k => c l k ,
r s t => n r e s ,
s t a r t => s t a r t ,
AUDIO_OUT => audio_temp ( i ) , −−s c h r e i b t a u f das Array an P o s i t i o n
PROD_OUT => add_out ( i ) ,
r e a d y => r e a d y ( i )
);
end generate ;
i
gen_middle :
i f i > 0 and i < s i z e − 1
generate −−a l l e S l i c e s i n der M i t t e
slice_middle : student_mac_slice
port map (
ADDR_WBL => s t d _ l o g i c _ v e c t o r ( addr_wbl ( 9 downto 0 ) ) ,
AUDIO_IN => audio_temp ( i − 1 ) , −−mit Audio vom Vorgänger , i − 1
CLK_WBL => clk_wbl ,
CYC_WBL => c y c ( i ) ,
DATA_IN_WBL => data_wbl ( 1 7 downto 0 ) ,
SHIFT => s h i f t ,
WE_WBL => we_wbl ,
c l k => c l k ,
r s t => n r e s ,
s t a r t => s t a r t ,
AUDIO_OUT => audio_temp ( i ) , −−s c h r e i b t auch a u f das Array an P o s i t i o n
PROD_OUT => add_out ( i ) ,
r e a d y => r e a d y ( i )
);
end generate ;
gen_last :
if i = size − 1
generate −−der l e t z t e
s l i c e _ l a s t : student_mac_slice
port map (
ADDR_WBL => s t d _ l o g i c _ v e c t o r ( addr_wbl ( 9 downto 0 ) ) ,
107
i
AUDIO_IN => audio_temp ( i − 1 ) , −−mit Audio vom Vorgänger , i − 1
CLK_WBL => clk_wbl ,
CYC_WBL => c y c ( i ) ,
DATA_IN_WBL => data_wbl ( 1 7 downto 0 ) ,
SHIFT => s h i f t ,
WE_WBL => we_wbl ,
c l k => c l k ,
r s t => n r e s ,
s t a r t => s t a r t ,
AUDIO_OUT => audio_temp ( i ) , −−s c h r e i b t auch a u f das Array an P o s i t i o n i , wird
aber n i e b e n u t z t
PROD_OUT => add_out ( i ) ,
r e a d y => r e a d y ( i )
);
end generate ;
−− g e n e r a t e cyc s i g n a l s f o r DPRAM
c y c ( i ) <=
−−
cyc_wbl when ( addr_wbl ( 1 5 downto 1 0 ) = ( i ) )
else
’0 ’;
add_out ( i ) <= add ( add_out_int ( i ) ) ;
end generate gen ;
end B e h a v i o r a l ;
Quelltext 7.6: Generative
Vervielfältigung
student_mac_all_entity.vhd
108
des
einzelnen
Kernels
:
Matlab Code
% Y = fade_out ( Input , l e n g t h , f a d e ) ;
%
%
%
%%debug
% l e n g t h =61440;
% f a d e =0.05;
function Y = f a d e _ o u t ( I n p u t , Out_length , f a d e ) ;
A u s b l e n d e = round ( Out_length ∗ f a d e ) ;
E i n s = Out_length − A u s b l e n d e ;
envelope ( 1 : Eins ) = ones (1 , Eins ) ;
curve = linspace ( 1 , 0 , Ausblende ) ;
e n v e l o p e ( E i n s +1: Out_length ) = c u r v e ;
( length ( I n p u t )>Out_length )
Y = I n p u t ( 1 : Out_length ) . ∗
if
e n v e l o p e ( : ) ; % f a d e out
else
Y = [ Input ;
zeros ( ( Out_length−length ( I n p u t ) ) , 1 ) ] ; % z e r o padding
end
Quelltext 7.7: Kürzen der Impulsantworten auf maximale Länge : fade_out.m
% Normieren der Audiodaten i n 1024 e r b l ö c k e n
function y = Norm_IR ( I n p u t , S c a l e )
%%%%%%%%%%%%%%%%%%
% Systemparameter%
%%%%%%%%%%%%%%%%%%
FIR_RAM = 1 0 2 4 ; % Menge der K o e f f i z i e n t e n pro S l i c e
S l i c e s = 6 0 ; % Anzahl S l i c e s
Total_L = FIR_RAM∗ S l i c e s ; % gesamtlänge
% Bit = 18; % b i t b r e i t e
% Eins = 2^( Bit −1) ;
IR_L = length ( I n p u t ) ; % Eingangslänge
%%%%%%%%%%%%%%%%%%
% FEHLERMELDUNGEN%
%%%%%%%%%%%%%%%%%%
if
(max( I n p u t ) > 0 . 0 1 )
disp ( ’ C l i p p i n g ␣ k ö n n t e ␣ a u f t r e t e n ’ )
end
if
nargin~=2
error ( ’ y ␣ = ␣ N o r m _ I R ( I n p u t , S c a l e ) ␣ .. ␣ b i t t e ␣ p a r a m e t e r ␣ ü b e r p r ü f e n ! ’ )
end
if
( S c a l e ~= 1 & S c a l e ~= 2 & S c a l e ~= 4 & S c a l e ~= 8 )
error ( ’ S c a l e ␣ d a r f ␣ n u r ␣ 1 ,2 ,4 ␣ o d e r ␣ 8 ␣ s e i n ’ )
end
i f IR_L > Total_L
error ( ’ I m p u l s a n t w o r t ␣ i s t ␣ zu ␣ l a n g ’ )
end
%%%%%%%%
% Begin%
%%%%%%%%
% Check a u f g r ö ß t e n Block ( Blockgröße e n t s p r i c h t der Menge K o e f f i z i e n t e n pro Mac−S l i c e )
for
i =1: S l i c e s
IR_begin = ( i −1)∗FIR_RAM+1;
IR_end = ( i −1)∗FIR_RAM+FIR_RAM;
IR_Block_Max ( i )=sum( abs ( I n p u t ( IR_begin : IR_end ) ) ) ;
end
109
% Normieren a l l e r Blöcke so sum( l o u d e s t )=S c a l e
[ Max_Block , Max_Black_Num ] = max( IR_Block_Max ) ;
F a c t o r _ B l o c k = S c a l e /Max_Block ;
IR_Scaled = I n p u t ∗ F a c t o r _ B l o c k ;
F a c t o r _ s i n g l e = 1/max( I n p u t ) ;
IR_Norm = I n p u t ∗ F a c t o r _ s i n g l e ;
% Debug
f o r i =1: S l i c e s
IR_begin = ( i −1)∗FIR_RAM+1;
IR_end = ( i −1)∗FIR_RAM+FIR_RAM;
IR_Block_Max_Check ( i )=sum( IR_Scaled ( IR_begin : IR_end ) ) ;
end
% Check f o r
c l i p p i n g ! (max( IR_Scaled )>=1)
(max( IR_Scaled ) > 1 )
warning ( ’ C l i p p i n g ␣ n a c h ␣ S u m m e n N o r m i e r u n g . ␣ S t a t t d e s s e n ␣ N o r m i e r u n g ␣ a u f ␣ A m p l i t u d e =1 ’ ) ;
disp ( ’ S u m m e ␣ d e s ␣ g r ö ß t e n ␣ B l o c k s : ␣ ’ )
disp ( Max_Block ) ;
disp ( ’ N u m m e r ␣ d e s ␣ g r ö ß t e n ␣ B l o c k s : ␣ ’ )
disp ( Max_Black_Num ) ;
disp ( ’ G e s a m t s u m m e : ␣ ’ )
disp (sum( IR_Block_Max ) ) ;
y = IR_Norm ;
else
disp ( ’ N o r m i e r t ␣ a u f ␣ S k a l e n w e r t ␣ d e r ␣ G e s a m t s u m m e : ␣ ’ )
disp (sum( IR_Block_Max ) ) ;
disp ( ’ O u t ␣ P e a k : ␣ ’ )
disp (max( IR_Scaled ) )
y = IR_Scaled ;
end
if
Quelltext 7.8: Normieren der Impulsantworten für Worst Case : Norm_IR.m
%
%
%
%
%
%
%
%
%
%
%
%
%
%
%
s c h r e i b e n von f l o a t FIR−K o e f f i z i e n t e n i n e i n C Header
Funktion f ü r das ARMLAB FIR F i l t e r p r o j e k t
Author : Kay Knofe
IR muss i n mono a n l i e g e n
a l s o zb Y =
FIR2DEC_C(Y, n , p r e s c a l e , s c a l e )
0.0001
0.0340
0.0003
Y: IR Vector . . Y = [ Wertx ; Werty ; Wertz ]
n : IR Name −−> Filename : IR_(n) . h ASCII !
p r e s c a l e : S h i f t nach den FIR−S l i c e s max . 8
s c a l e : S h i f t nach Adder max . 18
function FIR2DEC_C(Y, n , p r e s c a l e , s c a l e )
% Basis Parameter
Output_Width = 2 ^ 3 2 ;
FIR_Width = 1 8 ;
%%%%%%%%%%%%%%%%%%
% FEHLERMELDUNGEN%
%%%%%%%%%%%%%%%%%%
if
nargin~=4
i f nargin < 4
scale = 0;
i f nargin < 3
prescale = 0;
i f nargin < 2
n = ’ Unknown ’ ;
end
end
else
error ( ’ f a l s c h e ␣ n u t z u n g ␣ v o n ␣ F I R 2 H E X _ C ’ ) ;
end
end
if
( mod ( p r e s c a l e , 1 ) ~=0 |
p r e s c a l e >15 |
p r e s c a l e <0)
110
file
( signed decimals )
warning ( ’ p r e s c a l e ␣ w e r t ␣ 0 < >8? ␣ n i c h t ␣ n a t ü r l i c h ? ’ ) ;
i f p r e s c a l e > 15
prescale = 15;
end
if prescale < 0
prescale = 0;
end
p r e s c a l e = round ( p r e s c a l e ) ;
end
( mod ( s c a l e , 1 ) ~=0 | s c a l e >15 | s c a l e <0)
warning ( ’ s c a l e ␣ w e r t ␣ 0 < >15? ␣ n i c h t ␣ n a t ü r l i c h ? ’ ) ;
i f s c a l e > 15
scale = 15;
end
if scale < 0
scale = 0;
end
s c a l e = round ( s c a l e ) ;
end
if
(max(Y) > 1 | min(Y) <−1)
error ( ’ C l i p p i n g ’ )
if
end
( length (Y) ~= 6 1 4 4 0 )
error ( ’ IR ␣ to ␣ s h o r t ’ )
if
end
% float
fo
fixed
point
YW = round ( ( 2 ^ ( FIR_Width−1)−1) ∗ Y)
;%+ (1−(1/(2^17−1) ) ) ) ;
[ maxwert , m a x s t e l l e ]=max(YW) ;
disp ( ’ P e a k : ␣ ’ )
disp ( maxwert )
disp ( ’ b e i ␣ s a m p l e : ␣ ’ )
disp ( m a x s t e l l e )
%
%
%
%
%
%
%
%
%
Convert t o n e g a t i v e 2 ’ s complement by adding wrap around
for
%
%
end
i = 1 : l e n g t h (YW)
i f YW( i ) < 0
YW( i )= YW( i ) + Output_Width ;
e l s e i f YW( i ) =(2^(FIR_Width−1) % = 1?
YW( i ) = YW( i ) −1; % +1 abrunden !
end
filename = sprintf ( ’ IR_ % s . h ’ ,n) ;
f i d 2 = fopen ( f i l e n a m e , ’ w b ’ ) ;
arrayname = s p r i n t f ( ’ I R _ A r r a y _ % s ’ , n ) ;
fprintf ( fid2 , ’ /*% s ␣ one ␣ channel : ␣ \ n ␣ automatically ␣ generated ␣ with ␣ Matlab ␣ \ n ␣ Author ␣ [email protected] .
d e ␣ * / ␣ \ n ’ , arrayname ) ;
fprintf ( fid2 , ’\ n ␣ \ n ␣ \ n ’) ;
fprintf ( fid2 , ’ int ␣ Adder_shift_ % s ␣ = ’ ,n) ;
fprintf ( fid2 , ’% u ;\ n ’ , s c a l e ) ;
fprintf ( fid2 , ’\ n ’) ;
fprintf ( fid2 , ’ int ␣ DSP_shift_ % s ␣ = ’ ,n) ;
fprintf ( fid2 , ’% u ;\ n ’ , p r e s c a l e ) ;
fprintf ( fid2 , ’\ n ’) ;
f p r i n t f ( f i d 2 , ’ i n t ␣ % s [ 6 1 4 4 0 ] ␣ = ␣ { \ n ’ , arrayname ) ;
f p r i n t f ( f i d 2 , ’ % d , \ n ’ ,YW( : , 1 ) ) ;
fprintf ( fid2 , ’ }\ n ; ’ ) ;
fclose ( fid2 ) ;
Quelltext 7.9: Speichern als C-Header-file : FIR2DEC_C.m
% s c h r e i b e n von Audio 24 b i t f i x e d p o i n t hex
% Audio muss i n mono a n l i e g e n a l s o z b Y =
%
0.0001
%
0.0340
%
0.0003
% AUDIO2HEX(Y)
%
111
%
Y: Audio Vector
. . Y = [ Wertx ; Werty ; Wertz ]
function AUDIO2HEX(Y)
% Basis Parameter
Output_Width = 2 ^ 2 4 ;
FIR_Width = 1 8 ;
%%%%%%%%%%%%%%%%%%
% FEHLERMELDUNGEN%
%%%%%%%%%%%%%%%%%%
if
nargin~=1
error ( ’ f a l s c h e ␣ n u t z u n g ␣ v o n ␣ A U D I O 2 H E X ’ ) ;
end
if
(max(Y) > 1 | min(Y) <−1)
error ( ’ C l i p p i n g ’ )
end
% float
fo
fixed
point
YW = round ( ( 2 ^ ( FIR_Width−1)−1) ∗ Y) ;
% Convert t o n e g a t i v e 2 ’ s complement by adding wrap around
for
i = 1 : length (YW)
i f YW( i ) < 0
YW( i )= YW( i ) + Output_Width ;
end
end
%Generate S t e r e o f o r STD_TEXTIO
f o r i =1: length (YW)
YY( i ∗ 2 , 1 ) = YW( i ) ;
YY( i ∗2 −1 ,1) = YW( i ) ;
end
f i d 1 = fopen ( ’ T e x t . t x t ’ , ’ w b ’ ) ;
f p r i n t f ( f i d 1 , ’ % . 6 X ␣ % . 6 X \ n ’ ,YY) ;
fclose ( fid1 ) ;
Quelltext 7.10: Speichern von Matrizen als txt-Datei für die textio-VHDLTestbench : AUDIO2HEX.m
112
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