功能框图

功能框图
14位、125 MSPS/105 MSPS、
1.8 V双通道模数转换器
AD9648
产品特性
通信
分集无线电系统
多模式数字接收器
GSM, EDGE, W-CDMA, LTE,
CDMA2000, WiMAX, TD-SCDMA
I/Q解调系统
智能天线系统
宽带数据应用
电池供电仪表
手持式示波器
便携式医疗成像
超声
雷达/LIDAR
1
AGND
SDIO SCLK CSB
PROGRAMMING DATA
VIN+A
ADC
VIN–A
VREF
SENSE
AD9648
REF
SELECT
RBIAS
VIN–B
ADC
VIN+B
CLK+ CLK–
DIVIDE
1 TO 8
DUTY CYCLE
STABILIZER
MODE
CONTROLS
SYNC
DCS
PDWN DFS OEB
NOTES
1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY;
SEE FIGURE 7 FOR LVDS PIN NAMES.
ORA
D13A
D0A
DCOA
DRVDD
CMOS/LVDS
OUTPUT BUFFER
VCM
CMOS/LVDS
OUTPUT BUFFER
SPI
ORB
D13B
D0B
DCOB
09975-001
应用
功能框图
AVDD
MUX OPTION
1.8 V模拟电源供电
1.8 V CMOS或LVDS输出
信噪比(SNR):74.5 dBFS (70 MHz)
无杂散动态范围(SFDR):91 dBc (70 MHz)
低功耗:每通道78 mW(ADC内核,125 MSPS)
差分模拟输入、650 MHz带宽
中频采样频率达200 MHz
片内基准电压源和采样保持电路
2 V P-P差分模拟输入
微分非线性(DNL):±0.35 LSB
串行端口控制选项
数据格式:偏移二进制、格雷码或二进制补码
可选时钟占空比稳定器
1至8整数输入时钟分频器
数据输出复用选项
内置可选数字测试码生成功能
节能的掉电模式
带可编程时钟和数据对准功能的数据时钟输出
图1.
产品特色
1. AD96481采用1.8 V单模拟电源供电,而数字输出驱动器
采用独立的电源供电,以适应1.8 V CMOS或LVDS逻辑。
2. 取得专利的采样保持电路在最高200 MHz的输入频率
下仍保持出色的性能,而且成本低、功耗低、易于
使用。
3. 标准串行端口接口支持各种产品特性和功能,例如:
数据输出格式化、内部时钟分频器、省电模式、
DCO/数据时序和偏移调整等。
4. AD9648采用64引脚LFCSP封装,符合RoHS标准,与
16位ADC AD9650/AD9269/AD9268、14位ADC AD9258、
12位ADC AD9628/AD9231和10位ADC AD9608/AD9204
引脚兼容,因此采样速率为20 MSPS至125 MSPS的10位
到16位转换器可轻松实现升级。
本产品受美国专利保护。
Rev. 0
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的最新英文版数据手册。
AD9648
目录
产品特性 ......................................................................................... 1
应用.................................................................................................. 1
功能框图 ......................................................................................... 1
产品特色 ......................................................................................... 1
修订历史 ......................................................................................... 2
概述.................................................................................................. 3
技术规格 ......................................................................................... 4
直流规格.................................................................................... 4
交流规格.................................................................................... 5
数字规格.................................................................................... 6
开关规格.................................................................................... 8
时序规格.................................................................................... 9
绝对最大额定值.......................................................................... 12
热特性 ...................................................................................... 12
ESD警告................................................................................... 12
引脚配置和功能描述 ................................................................. 13
典型性能参数 .............................................................................. 19
AD9648-125............................................................................. 20
AD9648-105............................................................................. 22
等效电路 ....................................................................................... 24
工作原理 ....................................................................................... 25
ADC架构 ................................................................................. 25
模拟输入考虑 ......................................................................... 25
基准电压源 ............................................................................. 27
时钟输入考虑 ......................................................................... 28
通道/芯片同步 ....................................................................... 30
功耗和待机模式..................................................................... 30
数字输出.................................................................................. 31
时序 .......................................................................................... 31
内置自测(BIST)和输出测试 ..................................................... 32
内置自测(BIST)...................................................................... 32
输出测试模式 ......................................................................... 32
串行端口接口(SPI) ..................................................................... 33
使用SPI的配置 ....................................................................... 33
硬件接口.................................................................................. 34
不使用SPI的配置 ................................................................... 34
SPI访问特性............................................................................ 34
存储器映射................................................................................... 35
读取存储器映射寄存器表 ................................................... 35
存储器映射寄存器表............................................................ 36
存储器映射寄存器描述 ....................................................... 39
应用信息 ....................................................................................... 41
设计指南.................................................................................. 41
外形尺寸 ....................................................................................... 42
订购指南.................................................................................. 42
修订历史
2011年7月—修订版0:初始版
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AD9648
概述
AD9648是一款单芯片、双通道、14位、105/125 MSPS模数转
换器(ADC),采用1.8 V电源供电,内置高性能采样保持电路
和片内基准电压源。
采用一个差分时钟输入来控制所有内部转换周期。可选的
占空比稳定器(DCS)用来补偿较大的时钟占空比波动,同
时保持出色的ADC总体性能。
该产品采用多级差分流水线架构,内置输出纠错逻辑,在
125 MSPS数据速率时可提供14位精度,并保证在整个工作温
度范围内无失码。
数字输出数据格式为偏移二进制、格雷码或二进制补码。
每个ADC通道均有一个数据输出时钟(DCO),用来确保接
收逻辑具有正确的锁存时序。支持1.8 V CMOS或LVDS输出
逻辑电平。输出数据也可以在一条输出总线上多路复用。
该ADC内置多种功能特性,可使器件的灵活性达到最佳、
系统成本最低,例如可编程时钟与数据对准、生成可编程
数字测试码等。可获得的数字测试码包括内置固定码和伪
随机码,以及通过串行端口接口(SPI)输入的用户自定义测
试码。
AD9648采用64引脚LFCSP封装,符合RoHS标准,额定温
度范围为−40°C至+85°C工业温度范围。该产品受美国专利
保护。
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AD9648
技术规格
直流规格
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
表1.
参数
分辨率
精度
无失码
失调误差
增益误差
微分非线性(DNL)1
积分非线性(INL)1
匹配特性
失调误差
增益误差
温度漂移
失调误差
增益误差
内部基准电压源
输出电压(1 V模式)
负载调整误差@1.0 mA
折合到输入端噪声
VREF = 1.0 V
模拟输入
输入范围,VREF = 1.0 V
输入电容2
输入电阻(差分)
输入共模电压
输入共模范围
电源
电源电压
AVDD
DRVDD
电源电流
IAVDD1
IDRVDD (1.8 V CMOS)1
IDRVDD(1.8 V LVDS)1
温度
全
全
全
全
全
25°C
全
25°C
最小值
14
−0.8
−4.20
−0.5
AD9648-105
典型值
最大值
保证
−0.3
±1.3
+0.2
+4.2
+1.2
−0.8
−5.1
−0.5
+2.3
−2.3
±0.5
−2.3
±0.01
±0.5
全
全
±2
±50
0.98
1.00
2
AD9648-125
典型值
保证
−0.3
±1.3
最大值
单位
位
+0.2
+5.1
+1.2
% FSR
% FSR
LSB
LSB
LSB
LSB
±0.5
±1.0
全
全
全
全
最小值
14
+2.3
±1.0
±0.58
±0.01
±0.5
±4.0
±0.58
±4.0
±2
±50
1.0 2
0.98
1.00
2
% FSR
% FSR
ppm/°C
ppm/°C
1.02
V
mV
25°C
0.98
0.98
LSB rms
全
全
全
全
全
2
5
7.5
0.9
2
5
7.5
0.9
0.5
1.3
V p-p
pF
kΩ
V
V
全
全
1.7
1.7
1.8
1.8
1.9
1.9
V
V
95
22.5
65.0
100
mA
mA
mA
全
全
全
1.3
0.5
1.8
1.8
1.9
1.9
1.7
1.7
81
19.2
63.5
86
Rev. 0 | Page 4 of 44
AD9648
参数
功耗
直流输入
正弦波输入(DRVDD = 1.8 V CMOS输出模式)
正弦波输入(DRVDD = 1.8 V LVDS输出模式)
待机功耗3
掉电模式的功耗
1
2
3
温度
最小值
AD9648-105
典型值
最大值
135.4
172.3
180.4
108
2.0
全
全
全
全
全
最小值
AD9648-125
典型值
155.5
202.5
211.5
120
2.0
181.3
189.4
最大值
211.5
220.5
单位
mW
mW
mW
mW
mW
测量条件为:低输入频率、满量程正弦波、每个输出位的负载约为5 pF。
输入电容指一个差分输入引脚与AGND之间的有效电容。
待机功耗的测量条件为:直流输入且CLK引脚有效(1.8 V CMOS模式)。
交流规格
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
表2.
参数1
信噪比(SNR)
fIN = 9.7 MHz
fIN = 30.5 MHz
fIN = 70 MHz
fIN = 100 MHz
fIN = 200 MHz
信纳比(SINAD)
fIN = 9.7 MHz
fIN = 30.5 MHz
fIN = 70 MHz
fIN = 100 MHz
fIN = 200 MHz
有效位数(ENOB)
fIN = 9.7 MHz
fIN = 30.5 MHz
fIN = 70 MHz
fIN = 100 MHz
fIN = 200 MHz
最差二次或三次谐波
fIN = 9.7 MHz
fIN = 30.5 MHz
fIN = 70 MHz
fIN = 100 MHz
fIN = 200 MHz
温度
25°C
25°C
25°C
全
25°C
25°C
25°C
25°C
25°C
全
25°C
25°C
AD9648-105
最小值 典型值
最大值
最小值
75.4
75.2
74.8
AD9648-125
典型值
最大值
75.0
74.7
74.5
73.8
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
73.0
73.8
71.0
73.9
71.5
74.3
74.0
73.4
73.9
73.4
73.3
单位
72.8
69.6
72.8
70.3
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
25°C
25°C
25°C
25°C
25°C
12.0
12.0
11.8
11.8
11.3
11.9
11.9
11.8
11.8
11.4
位
位
位
位
位
25°C
25°C
25°C
全
25°C
25°C
−98
−90
−93
−96
−90
−91
dBc
dBc
dBc
dBc
dBc
dBc
73.0
72.8
−86
−92
−81
Rev. 0 | Page 5 of 44
−82
−90
−84
AD9648
参数1
无杂散动态范围(SFDR)
fIN = 9.7 MHz
fIN = 30.5 MHz
fIN = 70 MHz
fIN = 100 MHz
fIN = 200 MHz
最差其它谐波或杂散
fIN = 9.7 MHz
fIN = 30.5 MHz
fIN = 70 MHz
fIN = 100 MHz
fIN = 200 MHz
双音无杂散动态范围(SFDR)
fIN = 29 MHz (−7 dBFS ), 32 MHz (−7 dBFS )
串扰2
模拟输入带宽
1
2
温度
25°C
25°C
25°C
全
25°C
25°C
最小值
AD9648-105
典型值
最大值
最小值
98
90
93
AD9648-125
典型值
最大值
dBc
dBc
dBc
dBc
dBc
dBc
96
90
91
86
单位
82
92
81
90
84
25°C
25°C
25°C
全
25°C
25°C
−98
−96
−96
−97
−97
−97
−92
−90
−92
−90
dBc
dBc
dBc
dBc
dBc
dBc
25°C
全
25°C
84
−95
650
84
−95
650
dBc
dB
MHz
−91
−90
如需了解完整的定义,请参阅应用笔记AN-835:“了解高速ADC测试和评估”。
串扰的测量条件:一个通道参数为−1.0 dBFS、100 MHz且另一个通道上无输入信号。
数字规格
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
表3.
参数
差分时钟输入(CLK+、CLK−)
逻辑兼容
内部共模偏置
差分输入电压
输入电压范围
输入共模范围
高电平输入电流
低电平输入电流
输入电容
输入电阻
逻辑输入(CSB)1
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
输入电阻
输入电容
温度
全
全
全
全
全
全
全
全
全
全
全
全
全
全
最小值
AD9628-105/125
典型值
最大值
CMOS/LVDS/LVPECL
0.9
0.3
AGND - 0.3
0.9
−10
−10
8
3.6
AVDD + 0.2
1.4
+10
+10
4
10
Rev. 0 | Page 6 of 44
26
2
V
V p-p
V
V
µA
µA
pF
12
DRVDD + 0.2
0.6
+10
132
1.22
0
−10
40
单位
V
V
µA
µA
kΩ
pF
AD9648
参数
逻辑输入(SCLK/DFS/SYNC)2
高电平输入电压
低电平输入电压
高电平输入电流(VIN = 1.8 V)
低电平输入电流
输入电阻
输入电容
逻辑输入/输出(SDIO/DCS)1
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
输入电阻
输入电容
逻辑输入(OEB、PDWN)2
高电平输入电压
低电平输入电压
高电平输入电流(VIN = 1.8 V)
低电平输入电流
输入电阻
输入电容
数字输出
CMOS模式—DRVDD = 1.8 V
高电平输出电压
IOH = 50 μA
IOH = 0.5 mA
低电平输出电压
IOL = 1.6 mA
IOL = 50 μA
LVDS模式—DRVDD = 1.8 V
差分输出电压(VOD),ANSI模式
输出偏移电压(VOS),ANSI模式
差分输出电压(VOD),小摆幅模式
输出偏移电压(VOS),小摆幅模式
1
2
温度
最小值
全
全
全
全
全
全
1.22
0
−92
−10
全
全
全
全
全
全
1.22
0
−10
38
全
全
全
全
全
全
1.22
0
−90
−10
全
全
1.79
1.75
AD9628-105/125
最大值
典型值
DRVDD + 0.2
0.6
−135
+10
V
V
µA
µA
kΩ
pF
DRVDD + 0.2
0.6
+10
128
V
V
µA
µA
kΩ
pF
DRVDD + 0.2
0.6
−134
+10
V
V
µA
µA
kΩ
pF
26
2
26
5
26
5
V
V
全
全
全
全
全
全
290
1.15
160
1.15
上拉。
下拉。
Rev. 0 | Page 7 of 44
单位
345
1.25
200
1.25
0.2
0.05
V
V
400
1.35
230
1.35
mV
V
mV
V
AD9648
开关规格
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
表4.
参数
时钟输入参数
输入时钟速率
转换速率1
DCS使能
DCS禁用
时钟周期—一分频模式(tCLK)
时钟脉宽高电平(tCH)
孔径延迟(tA)
孔径不确定性(抖动,tJ)
数据输出参数
CMOS模式(DRVDD = 1.8 V)
数据传播延迟(tPD)
DCO传播延迟(tDCO)2
DCO至数据偏斜(tSKEW)
LVDS模式(DRVDD = 1.8 V)
数据传播延迟(tPD)
DCO传播延迟(tDCO)2
DCO至数据偏斜(tSKEW)
CMOS模式流水线延迟
LVDS模式流水线延迟
通道A/通道B
唤醒时间(省电模式)3
唤醒时间(待机)
超范围恢复时间
1
2
3
温度
AD9648-105
最小值 典型值 最大值
1000
全
全
全
全
全
全
全
20
10
全
全
全
1.8
2.0
−1.2
全
全
全
全
全
AD9648-125
最小值 典型值 最大值
105
105
20
10
9.52
4.76
1.0
0.07
−0.20
全
全
全
转换速率指分频之后的时钟速率。
写入SPI寄存器0x17的位[2:0]可以增加额外的DCO延迟时间(见表18)。
唤醒时间指从掉电模式返回正常工作模式所需的时间。
Rev. 0 | Page 8 of 44
2.9
3.1
−0.1
1.8
2.0
−1.2
2.9
3.1
−0.1
2.4
2.4
2.4
2.4
+0.03
16
16/16.5
350
250
2
1000
MHz
125
125
MSPS
MSPS
ns
ns
ns
ps rms
4.4
4.4
+1.0
ns
ns
ns
+0.25
ns
ns
ns
周期
周期
8
4
1.0
0.07
4.4
4.4
+1.0
+0.2 5
−0.20
+0.03
16
16/16.5
350
250
2
单位
µs
ns
周期
AD9648
时序规格
表5.
参数
同步时序要求
描述
限值
单位
tSSYNC
tHSYNC
SPI时序要求
tDS
tDH
tCLK
tS
tH
tHIGH
tLOW
tEN_SDIO
tDIS_SDIO
SYNC至CLK+建立时间的上升沿
SYNC至CLK+保持时间的上升沿
0.24
0.40
ns(典型值)
ns(典型值)
数据与SCLK上升沿之间的建立时间
数据与SCLK上升沿之间的保持时间
SCLK周期
CSB与SCLK之间的建立时间
CSB与SCLK之间的保持时间
SCLK高电平脉冲宽度
SCLK低电平脉冲宽度
相对于SCLK下降沿,SDIO引脚从输入状态切换到输出状态所需的时间
相对于SCLK上升沿,SDIO引脚从输出状态切换到输入状态所需的时间
2
2
40
2
2
10
10
10
10
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
时序图
N–1
N+4
tA
N+5
N
N+3
VIN
N+1
tCH
N+2
tCLK
CLK+
CLK–
tDCO
DCOA/DCOB
CH A/CH B DATA
N – 17
N – 16
N – 15
tPD
图2. CMOS默认输出模式数据输出时序
Rev. 0 | Page 9 of 44
N – 14
N – 13
N – 12
09975-002
tSKEW
AD9648
N–1
N+4
tA
N+5
N
N+3
VIN
N+1
tCH
N+2
tCLK
CLK+
CLK–
tDCO
DCOA/DCOB
tSKEW
CH A CH B CH A CH B CH A
N – 16 N – 15 N – 14 N – 13 N – 12
CH B
CH A
N – 11 N – 10
CH B
N–9
CH A
N–8
CH B
CH A CH B
CH A CH B
CH A CH B
N – 16 N – 15 N – 14 N – 13 N – 12 N – 11 N – 10
CH A
N–9
CH B
N–8
CH A DATA
CH B DATA
09975-003
tPD
图3. CMOS交错输出模式数据输出时序
N–1
N+4
tA
N+5
N
N+3
VIN
N+1
tCH
N+2
tCLK
CLK+
CLK–
tDCO
DCO+
D0+ (LSB)
PARALLEL
INTERLEAVED
MODE
D0– (LSB)
D13+ (MSB)
D13– (MSB)
CHANNEL
MULTIPLEXED
MODE
CHANNEL A
D1+/0+ (LSB)
D1–/D0– (LSB)
D13+/D12+ (MSB)
D13–/D12– (MSB)
CHANNEL
MULTIPLEXED
MODE
CHANNEL B
D1+/D0+ (LSB)
D1–/D0– (LSB)
D13+/D12+ (MSB)
D13–/D12– (MSB)
tPD
tSKEW
CH A
N – 12
CH B
N – 12
CH A
N – 11
CH B
N – 11
CH A
N – 10
CH B
N – 10
CH A
N–9
CH B
N–9
CH A
N–8
CH A
N – 12
CH B
N – 12
CH A
N – 11
CH B
N – 11
CH A
N – 10
CH B
N – 10
CH A
N–9
CH B
N–9
CH A
N–8
CH A0
N – 12
CH A1
N – 12
CH A0
N – 11
CH A1
N – 11
CH A0
N – 10
CH A1
N – 10
CH A0
N–9
CH A1
N–9
CH A0
N–8
CH A12
N – 12
CH A13
N – 12
CH A12
N – 11
CH A13
N – 11
CH A12
N – 10
CH A13
N – 10
CH A12
N–9
CH A13
N–9
CH A12
N–8
CH B0
N – 12
CH B1
N – 12
CH B0
N – 11
CH B1
N – 11
CH B0
N – 10
CH B1
N – 10
CH B0
N–9
CH B1
N–9
CH B0
N–8
CH B12
N – 12
CH B13
N – 12
CH B12
N – 11
CH B13
N – 11
CH B12
N – 10
CH B13
N – 10
CH A12
N–9
CH A13
N–9
CH A12
N–8
图4. LVDS模式数据输出时序
Rev. 0 | Page 10 of 44
09975-004
DCO–
AD9648
CLK+
tHSYNC
09975-005
tSSYNC
SYNC
图5. SYNC输入时序要求
Rev. 0 | Page 11 of 44
AD9648
绝对最大额定值
热特性
表6.
参数
Electrical1
AVDD至AGND
DRVDD至AGND
VIN+A/VIN+B, VIN−A/VIN−B至AGND
CLK+, CLK−至AGND
SYNC至AGND
VCM至AGND
RBIAS至AGND
CSB至AGND
SCLK/DFS至A GND
SDIO/DCS至A GND
OEB
PDWN
D0A/D0B through D13A/D13B至
AGND
DCOA/DCOB至AGND
环境参数
工作温度范围(环境)
偏置条件下的最大结温
存储温度范围(环境)
1
额定值
−0.3 V至+2.0 V
−0.3 V至+ 2.0 V
−0.3 V to AVDD + 0.2 V
−0.3 V至AVDD + 0.2 V
−0.3 V至AVDD + 0.2 V
−0.3 V至AVDD + 0.2 V
−0.3 V至AVDD + 0. 2 V
−0.3 V至DRVDD + 0.2 V
−0.3 V至DRVDD + 0.2 V
−0.3 V至DRVDD + 0.2 V
−0.3 V至DRVDD + 0.2 V
−0.3 V至DRVDD + 0.2 V
−0.3 V至DRVDD + 0.2 V
−0.3 V至DRVDD + 0.2 V
−40°C至+85°C
150°C
−65°C至+150°C
LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊
接到PCB上可提高焊接可靠性,从而最大限度发挥封装的
热性能。
表7. 热阻
封装类型
64引脚LFCSP
9 mm × 9 mm
(CP-64-4)
1
2
3
4
气流速度
(m/s)
0
1.0
2.5
θJA1, 2
22.3
19.5
17.5
θJC1, 3
1.4
N/A
N/A
θJB1, 4
N/A
11.8
N/A
Ψ JT1,2
0.1
0.2
0.2
单位
°C/W
°C/W
°C/W
按照JEDEC 51-7,加上JEDEC 25-5 2S2P测试板。
按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。
按照MIL-Std 883、方法1012.1。
按照JEDEC JESD51-8(静止空气)。
θJA典型值的测试条件为带实接地层的四层PCB。如表7所示,
气流可改善散热,从而降低θJA。另外,直接与封装引脚接
触的金属,包括金属走线、通孔、接地层、电源层,可降
低θJA。
ESD警告
输入和输出的额定工作电压为电源电压(AVDD或DRVDD)+ 0.2 V,但不得
超过2.1 V。
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路,但在遇到高
注意,超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值,并不能以这些条件或者在任何其
它超出本技术规范操作章节中所示规格的条件下,推断器
件能否正常工作。长期在绝对最大额定值条件下工作会影
响器件的可靠性。
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能量ESD时,器件可能会损坏。因此,应当采取适当
的ESD防范措施,以避免器件性能下降或功能丧失。
AD9648
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AVDD
AVDD
VIN+B
VIN–B
AVDD
AVDD
RBIAS
VCM
SENSE
VREF
AVDD
AVDD
VIN–A
VIN+A
AVDD
AVDD
引脚配置和功能描述
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
PIN 1
INDICATOR
AD9648
PARALLEL CMOS
TOP VIEW
(Not to Scale)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
PDWN
OEB
CSB
SCLK/DFS
SDIO/DCS
ORA
D13A (MSB)
D12A
D11A
D10A
D9A
DRVDD
D8A
D7A
D6A
D5A
NOTES
1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES
THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE
CONNECTED TO GROUND FOR PROPER OPERATION.
09975-006
D10B
D11B
DRVDD
D12B
D13B (MSB)
ORB
DCOB
DCOA
NC
NC
D0A (LSB)
DRVDD
D1A
D2A
D3A
D4A
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
CLK+
CLK–
SYNC
NC
NC
D0B (LSB)
D1B
D2B
D3B
DRVDD
D4B
D5B
D6B
D7B
D8B
D9B
图6. 并行CMOS引脚配置(顶视图)
表8. 引脚功能描述(并行CMOS模式)
引脚编号
ADC电源
10, 19, 28, 37
49, 50, 53, 54,
59, 60, 63, 64
4, 5, 25, 26
0
ADC模拟
51
52
62
61
55
56
58
57
1
2
数字输入
3
引脚名称
类型
描述
DRVDD
AVDD
电源
电源
数字输出驱动器电源(标称值1.8 V)。
模拟电源(标称值1.8 V)。
NC
AGND、
裸露焊盘
地
不连接。请勿连接到这些引脚。
封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须与地相连,
才能正常工作。
VIN+A
VIN−A
VIN+B
VIN−B
VREF
SENSE
RBIAS
VCM
CLK+
CLK−
输入
输入
输入
输入
输入/输出
输入
输入/输出
输出
输入
输入
通道A的差分模拟输入引脚(+)。
通道A的差分模拟输入引脚(−)。
通道B的差分模拟输入引脚(+)。
通道B的差分模拟输入引脚(−)。
基准电压输入/输出。
基准电压模式选择。
外部基准偏置电阻。
模拟输入的共模电平偏置输出。
ADC时钟输入(+)。
ADC时钟输入(−)。
SYNC
输入
数字同步引脚。仅用于从机模式。
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AD9648
引脚编号
数字输出
27
29
30
31
32
33
34
35
36
38
39
40
41
42
43
6
7
8
9
11
12
13
14
15
16
17
18
20
21
22
24
23
SPI控制
45
44
46
ADC配置
47
48
引脚名称
类型
描述
D0A (LSB)
D1A
D2A
D3A
D4A
D5A
D6A
D7A
D8A
D9A
D10A
D11A
D12A
D13A (MSB)
ORA
D0B (LSB)
D1B
D2B
D3B
D4B
D5B
D6B
D7B
D8B
D9B
D10B
D11B
D12B
D13B (MSB)
ORB
DCOA
DCOB
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A CMOS输出数据。
通道A超量程输出。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B CMOS输出数据。
通道B超量程输出。
通道A数据时钟输出。
通道B数据时钟输出。
SCLK/DFS
SDIO/DCS
CSB
输入
输入/输出
输入
在外部引脚模式下,SPI串行时钟/数据格式选择引脚。
在外部引脚模式下,SPI串行数据输入/输出/占空比稳定器引脚。
SPI片选(低电平有效)。
OEB
PDWN
输入
输入
输出使能输入(低电平有效)。此引脚必须通过SPI使能。
在外部引脚模式下,掉电输入引脚。在SPI模式下,
此输入引脚可以配置为掉电或待机引脚。
Rev. 0 | Page 14 of 44
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AVDD
AVDD
VIN+B
VIN–B
AVDD
AVDD
RBIAS
VCM
SENSE
VREF
AVDD
AVDD
VIN–A
VIN+A
AVDD
AVDD
AD9648
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
PIN 1
INDICATOR
AD9648
INTERLEAVED PARALLEL LVDS
TOP VIEW
(Not to Scale)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
PDWN
OEB
CSB
SCLK/DFS
SDIO/DCS
OR+
OR–
D13+ (MSB)
D13– (MSB)
D12+
D12–
DRVDD
D11+
D11–
D10+
D10–
NOTES
1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES
THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE
CONNECTED TO GROUND FOR PROPER OPERATION.
09975-007
D4–
D4+
DRVDD
D5–
D5+
D6–
D6+
DCO–
DCO+
D7–
D7+
DRVDD
D8–
D8+
D9–
D9+
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
CLK+
CLK–
SYNC
NC
NC
NC
NC
D0– (LSB)
D0+ (LSB)
DRVDD
D1–
D1+
D2–
D2+
D3–
D3+
图7. 交错并行LVDS引脚配置(俯视图)
表9. 引脚功能描述(交错并行LVDS模式)
引脚编号
ADC电源
10, 19, 28, 37
49, 50, 53, 54,
59, 60, 63, 64
4, 5, 6, 7
0
ADC模拟
51
52
62
61
55
56
58
57
1
2
数字输入
3
数字输出
9
8
12
11
引脚名称
类型
描述
DRVDD
AVDD
电源
电源
数字输出驱动器电源(标称值1.8 V)。
模拟电源(标称值1.8 V)。
NC
AGND、
裸露焊盘
地
不连接。请勿连接到这些引脚。
封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须与地相连,
才能正常工作。
VIN+A
VIN−A
VIN+B
VIN−B
VREF
SENSE
RBIAS
VCM
CLK+
CLK−
输入
输入
输入
输入
输入 /输出
输入
输入 /输出
输出
输入
输入
通道A的差分模拟输入引脚(+)。
通道A的差分模拟输入引脚(−)。
通道B的差分模拟输入引脚(+)。
通道B的差分模拟输入引脚(−)。
基准电压输入/输出。
基准电压模式选择。
外部基准偏置电阻。
模拟输入的共模电平偏置输出。
ADC时钟输入(+)。
ADC时钟输入(−)。
SYNC
输入
数字同步引脚。仅用于从机模式。
D0+ (LSB)
D0− (LSB)
D1+
D1−
输出
输出
输出
输出
通道A/通道B LVDS输出数据0(+)。
通道A/通道B LVDS输出数据0(−)。
通道A/通道B LVDS输出数据1(+)。
通道A/通道B LVDS输出数据1(−)。
Rev. 0 | Page 15 of 44
AD9648
引脚编号
14
13
16
15
18
17
21
20
23
22
27
26
30
29
32
31
34
33
36
35
39
38
41
40
43
42
25
24
SPI控制
45
44
46
ADC配置
47
48
引脚名称
D2+
D2−
D3+
D3−
D4+
D4−
D5+
D5−
D6+
D6−
D7+
D7−
D8+
D8−
D9+
D9−
D10+
D10−
D11+
D11−
D12+
D12−
D13+ (MSB)
D13− (MSB)
OR+
OR−
DCO+
DCO−
类型
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
描述
通道A/通道B LVDS输出数据2(+)。
通道A/通道B LVDS输出数据2(−)。
通道A/通道B LVDS输出数据3(+)。
通道A/通道B LVDS输出数据3(−)。
通道A/通道B LVDS输出数据4(+)。
通道A/通道B LVDS输出数据4(−)。
通道A/通道B LVDS输出数据5(+)。
通道A/通道B LVDS输出数据5(−)。
通道A/通道B LVDS输出数据6(+)。
通道A/通道B LVDS输出数据6(−)。
通道A/通道B LVDS输出数据7(+)。
通道A/通道B LVDS输出数据7(−)。
通道A/通道B LVDS输出数据8(+)。
通道A/通道B LVDS输出数据8(−)。
通道A/通道B LVDS输出数据9(+)。
通道A/通道B LVDS输出数据9(−)。
通道A/通道B LVDS输出数据10(+)。
通道A/通道B LVDS输出数据10(−)。
通道A/通道B LVDS输出数据11(+)。
通道A/通道B LVDS输出数据11(−)。
通道A/通道B LVDS输出数据12(+)。
通道A/通道B LVDS输出数据12(−)。
通道A/通道B LVDS输出数据13(+)。
通道A/通道B LVDS输出数据13(−)。
通道A/通道B LVDS超量程输出(+)。
通道A/通道B LVDS超量程输出(−)。
通道A/通道B LVDS数据时钟输出(+)。
通道A/通道B LVDS数据时钟输出(−)。
SCLK/DFS
SDIO/DCS
CSB
输入
输入 /输出
输入
在外部引脚模式下,SPI串行时钟/数据格式选择引脚。
在外部引脚模式下,SPI串行数据输入/输出/占空比稳定器引脚。
SPI片选(低电平有效)。
OEB
PDWN
输入
输入
输出使能输入(低电平有效)。此引脚必须通过SPI使能。
在外部引脚模式下,掉电输入引脚。在SPI模式下,
此输入引脚可以配置为掉电或待机引脚。
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64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AVDD
AVDD
VIN+B
VIN–B
AVDD
AVDD
RBIAS
VCM
SENSE
VREF
AVDD
AVDD
VIN–A
VIN+A
AVDD
AVDD
AD9648
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
PIN 1
INDICATOR
AD9648
CHANNEL MULTIPLEXED LVDS
TOP VIEW
(Not to Scale)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
PDWN
OEB
CSB
SCLK/DFS
SDIO/DCS
OR+
OR–
A D13+/D12+ (MSB)
A D13–/D12– (MSB)
A D11+/D10+
A D11–/D10–
DRVDD
A D9+/D8+
A D9–/D8–
A D7+/D6+
A D7–/D6–
NOTES
1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES
THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE
CONNECTED TO GROUND FOR PROPER OPERATION.
09975-008
B D9–/D8–
B D9+/D8+
DRVDD
B D11–/D10–
B D11+/D10+
B D13–/D12– (MSB)
B D13+/D12+ (MSB)
DCO–
DCO+
A D1–/D0– (LSB)
A D1+/D0+ (LSB)
DRVDD
A D3–/D2–
A D3+/D2+
A D5–/D4–
A D5+/D4+
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
CLK+
CLK–
SYNC
NC
NC
NC
NC
B D1–/D0– (LSB)
B D1+/D0+ (LSB)
DRVDD
B D3–/D2–
B D3+/D2+
B D5–/D4–
B D5+/D4+
B D7–/D6–
B D7+/D6+
图8. 通道复用LVDS引脚配置(俯视图)
表10. 引脚功能描述(通道复用并行LVDS模式)
引脚编号
ADC电源
10, 19, 28, 37
49, 50, 53, 54,
59, 60, 63, 64
4, 5, 6, 7
0
ADC模拟
51
52
62
61
55
56
58
57
1
2
数字输入
3
引脚名称
类型
描述
DRVDD
AVDD
电源
电源
数字输出驱动器电源(标称值1.8 V)。
模拟电源(标称值1.8 V)。
NC
AGND、裸露焊盘
地
不连接。
封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须与地相连,
才能正常工作。
VIN+A
VIN−A
VIN+B
VIN−B
VREF
SENSE
RBIAS
VCM
CLK+
CLK−
输入
输入
输入
输入
输入 /输出
输入
输入 /输出
输出
输入
输入
通道A的差分模拟输入引脚(+)。
通道A的差分模拟输入引脚(−)。
通道B的差分模拟输入引脚(+)。
通道B的差分模拟输入引脚(−)。
基准电压输入/输出。
基准电压模式选择。
外部基准偏置电阻。
模拟输入的共模电平偏置输出。
ADC时钟输入(+)。
ADC时钟输入(−)。
SYNC
输入
数字同步引脚。仅用于从机模式。
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AD9648
引脚编号
数字输出
8
9
11
12
13
14
15
16
17
18
20
21
22
23
26
27
29
30
32
31
34
33
36
35
39
38
41
40
43
42
25
24
SPI控制
45
44
46
ADC配置
47
48
引脚名称
类型
描述
B D1−/D0− (LSB)
B D1+/D0+ (LSB)
B D3−/D2−
B D3+/D2+
B D5−/D4−
B D5+/D4+
B D7−/D6−
B D7+/D6+
B D9−/D8−
B D9+/D8+
B D11−/D10−
B D11+/D10+
B D13−/D12− (MSB)
B D13+/D12+ (MSB)
A D1−/D0− (LSB)
A D1+/D0+ (LSB)
A D3−/D2−
A D3+/D2+
A D5+/D4+
A D5−/D4−
A D7+/D6+
A D7−/D6−
A D9+/D8+
A D9−/D8−
A D11+/D10+
A D11−/D10−
A D13+/D12+ (MSB)
A D13−/D12− (MSB)
OR+
OR−
DCO+
DCO−
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
输出
通道B LVDS输出数据1/数据0(−)。
通道B LVDS输出数据1/数据0(+)。
通道B LVDS输出数据3/数据2(−)。
通道B LVDS输出数据3/数据2(+)。
通道B LVDS输出数据5/数据4(−)。
通道B LVDS输出数据5/数据4(+)。
通道B LVDS输出数据7/数据6(−)。
通道B LVDS输出数据7/数据6(+)。
通道B LVDS输出数据9/数据8(−)。
通道B LVDS输出数据9/数据8(+)。
通道B LVDS输出数据11/数据10(−)。
通道B LVDS输出数据11/数据10(+)。
通道B LVDS输出数据13/数据12(−)。
通道B LVDS输出数据13/数据12(+)。
通道A LVDS输出数据1/数据0(−)。
通道A LVDS输出数据1/数据0(+)。
通道A LVDS输出数据3/数据2(−)。
通道A LVDS输出数据3/数据2(+)。
通道A LVDS输出数据5/数据4(−)。
通道A LVDS输出数据5/数据4(+)。
通道A LVDS输出数据7/数据6(−)。
通道A LVDS输出数据7/数据6(+)。
通道A LVDS输出数据9/数据8(−)。
通道A LVDS输出数据9/数据8(+)。
通道A LVDS输出数据11/数据10(−)。
通道A LVDS输出数据11/数据10(+)。
通道A LVDS输出数据13/数据12(−)。
通道A LVDS输出数据13/数据12(+)。
通道A/通道B LVDS超量程输出(+)。
通道A/通道B LVDS超量程输出(−)。
通道A/通道B LVDS数据时钟输出(+)。
通道A/通道B LVDS数据时钟输出(−)。
SCLK/DFS
SDIO/DCS
CSB
输入
输入 /输出
输入
在外部引脚模式下,SPI串行时钟/数据格式选择引脚。
在外部引脚模式下,SPI串行数据输入/输出/占空比稳定器引脚。
SPI片选(低电平有效)。
OEB
PDWN
输入
输入
输出使能输入(低电平有效)。此引脚必须通过SPI使能。
在外部引脚模式下,掉电输入引脚。在SPI模式下,
此输入引脚可以配置为掉电或待机引脚。
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AD9648
典型性能参数
AD9648-125
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
0
–40
–60
–80
–40
–60
–80
20
30
40
50
60
FREQUENCY (MHz)
–120
0
10
0
50
60
60
125MSPS
200.5MHz AT –1dBFS
SNR = 70.9dB (71.9dBFS)
SFDR = 83.6dBc
–20
–40
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
125MSPS
30.5MHz AT –1dBFS
SNR = 74.0dB (75.0dBFS)
–20 SFDR = 86.0dBc
–60
–80
–100
–40
–60
–80
0
10
20
30
40
50
60
09975-022
–100
FREQUENCY (MHz)
图10. 单音FFT(fIN = 30.5 MHz)
125MSPS
70.1MHz AT –1dBFS
SNR = 73.8dB (74.8dBFS)
–20 SFDR = 95.8dBc
–40
–60
–80
10
20
30
40
FREQUENCY (MHz)
50
60
09975-023
–100
0
–120
0
10
20
30
40
50
FREQUENCY (MHz)
图13. 单音FFT(fIN = 200.5 MHz)
0
AMPLITUDE (dBFS)
40
图12. 单音FFT(fIN = 100.5 MHz)
0
–120
30
FREQUENCY (MHz)
图9. 单音FFT(fIN = 9.7 MHz)
–120
20
09975-024
10
09975-014
0
09975-025
–100
–100
–120
125MSPS
100.5MHz AT –1dBFS
SNR = 73.3dB (74.3dBFS)
SFDR = 92.3dBc
–20
AMPLITUDE (dBFS)
–20
AMPLITUDE (dBFS)
0
125MSPS
9.7MHz AT –1dBFS
SNR = 74.4dB (75.4dBFS)
SFDR = 95.4dBc
图11. 单音FFT(fIN = 70.1 MHz)
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AD9648
AD9648-125
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
0
–10
SFDR (dBc)
–15
SFDR/IMD3 (dBc/dBFS)
–30
AMPLITUDE (Hz)
–45
–60
–75
2F1 – F2
–90
2F2 – F1
2F1 + F2
–105
–120
–30
IMD3(dBc)
–50
–70
–90
SFDR (dBFS)
–135
IMD3 (dBFS)
–110
–90
图14. 双音FFT(fIN1 = 29 MHz、fIN2 = 32 MHz)
–80
–70
–60
–40
–30
–50
INPUT AMPLITUDE (dBFS)
–10
图17. 双音SFDR/IMD3与输入幅度(AIN)的关系
(fIN1 = 29 MHz,fIN2 = 32 MHz)
120
100
95
90
SNR/SFDR (dBFS/dBc)
SFDR (dBc)
80
SNR (dBFS)
75
SFDR (dBc)
100
85
70
65
60
SNR (dBFS)
80
60
40
20
0
50
100
150
200
250
ANALOG INPUT FREQUENCY (MHz)
0
09975-069
50
5
15
图15. SNR/SFDR与输入频率(AIN)的关系(2 V P-P满量程)
25
35
45 55 65 75 85
SAMPLE RATE (MSPS)
95
105 115 125
图18. SNR/SFDR与采样速率的关系(AIN = 9.7 MHz)
120
120
SFDRFS
80
SNR/SFDR (dBFS/dBc)
100
SNRFS
60
SFDR
40
100
SFDR (dBc)
80
SNR (dBFS)
60
40
SNR
20
–80
–70
–60
–50
–40
–30
–20
–10
0
INPUT AMPLITUDE (dBFS)
图16. SNR/SFDR与输入幅度(AIN)的关系(fIN = 9.7 MHz)
0
5
15
25
35
45
55 65 75 85
SAMPLE RATE (MSPS)
95
105 115 125
图19. SNR/SFDR与采样速率的关系(AIN = 70.1 MHz)
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09975-021
0
–90
09975-068
20
09975-020
55
SNR/SFDR (dBFS)
SNR/SFDR (dBFS/dBc)
–20
09975-065
12M 18M 24M 30M 36M 42M 48M 54M 60M
FREQUENCY (MHz)
09975-067
6M
2.0
1.5
1.5
1
1.0
0.5
0
–0.5
0.5
0
-0.5
–1.0
–1.0
–1.5
–1.5
–2.0
0
2000
4000
6000
8000
10000 12000 14000 16000
OUTPUT CODE
–2.0
450,000
400,000
350,000
300,000
250,000
200,000
150,000
100,000
50,000
09975-074
N+6
N+5
N+4
N+3
N+2
N+1
N
N–1
N–2
N–3
N–4
N–5
0
N–6
NUMBER OF HITS
2000
4000
6000
8000
10000 12000 14000 16000
OUTPUT CODE
图22. INL误差(fIN = 9.7 MHz)
图20. DNL误差(fIN = 9.7 MHz)
OUTPUT CODE
0
图21. 短路输入直方图
Rev. 0 | Page 21 of 44
09975-018
INL ERROR (LSB)
2
09975-019
DNL ERROR (LSB)
AD9648
AD9648
AD9648-105
除非另有说明,AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.0 V内部基准电压、DCS使能。
0
–40
–60
–80
–40
–60
–80
10
20
30
40
50
FREQUENCY (MHz)
–120
09975-014
0
0
10
0
50
105MSPS
200.5MHz AT –1dBFS
SNR = 69.5dB (70.5dBFS)
SFDR = 82.6dBc
–20
–40
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
40
图26. 单音FFT(fIN = 100.5 MHz)
105MSPS
30.5MHz AT –1dBFS
SNR = 74.5dB (75.5dBFS)
SFDR = 89.9dBc
–20
30
FREQUENCY (MHz)
图23. 单音FFT(fIN = 9.7 MHz)
0
20
09975-016
–100
–100
–120
105MSPS
100.5MHz AT –1dBFS
SNR = 73.4dB (74.4dBFS)
SFDR = 94.9dBc
–20
AMPLITUDE (dBFS)
–20
AMPLITUDE (dBFS)
0
105MSPS
9.7MHz AT –1dBFS
SNR = 74.7dB (75.7dBFS)
SFDR = 98.7dBc
–60
–80
–40
–60
–80
–100
0
10
20
30
40
50
FREQUENCY (MHz)
–120
0
10
20
30
40
FREQUENCY (MHz)
图24. 单音FFT(fIN = 30.5 MHz)
图27. 单音FFT(fIN = 200.5 MHz)
0
–40
–60
–80
–100
–120
0
10
20
30
40
FREQUENCY (MHz)
50
09975-013
AMPLITUDE (dBFS)
105MSPS
70.1MHz AT –1dBFS
SNR = 73.9dB (74.9dBFS)
–20 SFDR = 94.9dBc
图25. 单音FFT(fIN = 70.1 MHz)
Rev. 0 | Page 22 of 44
50
09975-017
–120
09975-015
–100
AD9648
100
120
95
SFDR (dBc)
85
80
SNR (dBFS)
75
SFDRFS
100
SNR/SFDR (dBFS/dBc)
SNR/SFDR (dBFS/dBc)
90
70
65
SNRFS
80
60
SFDR
40
SNR
60
20
0
50
100
150
200
250
ANALOG INPUT FREQUENCY (MHz)
0
–90
09975-075
SFDR (dBc)
–40
SNR (dBFS)
80
100
SFDR (dBc)
80
SNR (dBFS)
SNR/SFDR (dBFS/dBc)
–30
–20
0
–10
60
40
60
40
20
20
15
25
35
45
55
65
75
85
95
105
SAMPLE RATE (MSPS)
0
09975-012
5
5
1.5
1.5
1.0
1.0
INL ERROR (LSB)
2.0
0.5
0
–0.5
10000 12000 14000 16000
09975-010
–1.5
OUTPUT CODE
105
10000 12000 14000 16000
65
75
85
95
–0.5
–1.5
8000
55
0
–1.0
6000
45
0.5
–1.0
4000
35
图32. SNR/SFDR与采样速率的关系(AIN = 70.1 MHz)
2.0
2000
25
SAMPLE RATE (MSPS)
图29. SNR/SFDR与采样速率的关系(AIN = 9.7 MHz)
0
15
09975-011
SNR/SFDR (dBFS/dBc)
–50
120
100
DNL ERROR (LSB)
–60
图31. SNR/SFDR与输入幅度(AIN)的关系(fIN = 9.7 MHz)
120
–2.0
–70
INPUT AMPLITUDE (dBFS)
图28. SNR/SFDR与输入频率(AIN)的关系(2 V P-P满量程)
0
–80
09975-009
50
09975-077
55
–2.0
0
2000
4000
6000
8000
OUTPUT CODE
图33. INL误差(fIN = 9.7 MHz)
图30. DNL误差(fIN = 9.7 MHz)
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AD9648
等效电路
DRVDD
AVDD
350Ω
SCLK/DFS, SYNC,
OEB, AND PDWN
30kΩ
09975-039
09975-045
VIN±x
图 38. 等效SCLK/DFS、SYNC、OEB、PDWN输入电路
图34. 等效模拟输入电路
AVDD
5Ω
CLK+
15kΩ
375Ω
SENSE
09975-043
0.9V
15kΩ
5Ω
09975-040
CLK–
图39. 等效SENSE电路
图35. 等效时钟输入电路
DRVDD
DRVDD
AVDD
PAD
30kΩ
09975-047
09975-044
CSB
350Ω
图 40. 等效CSB输入电路
图36. 等效数字输出电路
AVDD
DRVDD
AVDD
30kΩ
350Ω
375Ω
VREF
7.5kΩ
图 37. 等效SDIO/DCS输入电路
图41. 等效VREF电路
Rev. 0 | Page 24 of 44
09975-048
30kΩ
09975-042
SDIO/DCS
AD9648
工作原理
模拟输入考虑
AD9648的模拟输入端是一个差分开关电容电路,设计用于
处理差分输入信号。该电路支持宽共模范围,同时能保持
出色的性能。当输入共模电压为中间电源电压时,信号相
关误差最小,并且能实现最佳性能。
在非分集应用场合,AD9648可用作基带或直接下变频接收
机。此时,可将一个ADC用于I输入数据,另一个用于Q输
入数据。
H
CPAR
H
VIN+x
CSAMPLE
同步功能用于多个通道或多个器件之间的同步定时。
S
S
借助一个三位SPI兼容的串行接口,可对AD9648进行编程
和控制。
VIN–x
ADC架构
AD9648架构由一个多级、流水线式ADC组成。各级均提
供充分的重叠,以便校正上一级的Flash误差。各个级的量化
输出组合在一起,在数字校正逻辑中最终形成一个14位转
换结果。流水线结构允许第一级处理新的输入采样点,而
其它级继续处理之前的采样点。采样在时钟的上升沿进行。
除最后一级以外,流水线的每一级都由一个低分辨率Flash
型ADC、与之相连的一个开关电容DAC和一个级间余量放
大器(例如乘法数模转换器MDAC)组成。余量放大器用于
放大重构DAC输出与Flash型输入之间的差,用于流水线的
下一级。为了便于实现Flash误差的数字校正,每一级设定
了一位的冗余量。最后一级仅由一个闪存型ADC组成。
输出级模块能够实现数据对齐,执行误差校正,并且能将
数据传输到CMOS/LVDS输出缓冲器。输出缓冲器需要单
独(DRVDD)供电,以便将数字输出噪声与模拟内核隔离。
在掉电期间,输出缓冲器进入高阻态。
S
CSAMPLE
S
H
CPAR
H
09975-049
AD9648双通道ADC设计可用于信号分集接收;两个ADC
以相同方式处理来自两个独立天线的相同载波。另外,两
个ADC还可处理相互独立的模拟输入信号。用户能够借助
ADC输入端的低通滤波器或带通滤波器,对任fS/2带宽,
频率由DC直至200 MHz的信号进行采样,这不会明显降低
ADC的性能。ADC可对300 MHz模拟输入信号进行处理,但
这会加大ADC的噪声和失真。
图42. 开关电容输入电路
输入电路根据时钟信号,在采样模式和保持模式之间切换
(见图42)。当输入电路切换到采样模式时,信号源必须能
够对采样电容充电,并且在半个时钟周期内完成建立。每
个输入端都串联一个小电阻,可以降低从驱动源输出级注
入的峰值瞬态电流。此外,输入端的每一侧可以使用低Q
电感或铁氧体磁珠,以减小模拟输入端的高差分电容,从
而实现ADC的最大带宽。在高中频(IF)下驱动转换器前端
时,必须使用低Q电感或铁氧体磁珠。输入端可以使用一
个并联电容或两个单端电容,以提供匹配的无源网络。这
最终会在输入端形成一个低通滤波器,用来限制无用的宽
带噪声。欲了解更多信息,请参阅应用笔记AN-742、
AN-827以及Analog Dialogue的文章“用于宽带模数转换器的
变压器耦合前端”(第39卷,2005年4月)。通常,模数转换
的精度取决于应用。
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AD9648
输入共模
输出共模电压(见图44);驱动器可以配置为Sallen-Key滤波
器拓扑电路结构,从而对输入信号进行带宽限制。
200Ω
VIN
33Ω
VIN–x
90Ω
0.1µF
120Ω
AVDD
ADC
10pF
ADA4938
芯片通过VCM引脚提供板上共模基准电压。必须用一个
0.1 µF电容对VCM引脚去耦到地,如“应用信息”部分所述。
33Ω
VIN+x
VCM
200Ω
图44. 利用ADA4938-2进行差分输入配置
100
在SNR为关键参数的低于大约10 MHz基带应用中,建议使用
的输入配置是差分变压器耦合,如图45的示例。为实现模
拟输入偏置,须将VCM电压连接到至变压器次级绕组的中
心抽头处。
SFDR (dBc)
90
80
SNR (dBFS)
70
60
2V p-p
40
49.9Ω
ADC
C
R
30
20
VIN–x
0.1µF
10
VCM
图45. 差分变压器耦合配置
0.7
0.8
0.9
1.0
1.1
1.2
1.3
INPUT COMMON-MODE VOLTAGE (V)
选择变压器时,必需考虑其信号特性。大多数射频变压器
在工作频率低于几兆赫兹时,产生饱和现象。信号功率过
大也可导致磁芯饱和,从而导致失真。
图43. SNR/SFDR与输入共模电压的关系
(fIN = 70 MHz,fS = 125 MSPS)
当输入频率处于第二或更高奈奎斯特区域时,大多数放大
器的噪声性能无法满足要求以达到AD9648真正的SNR性
能。在SNR为关键参数的10 MHz以上应用中,建议使用的输
入配置是差分双巴伦耦合(见图46)。
差分输入配置
通过差分输入配置驱动AD9648时,可实现芯片的最佳性能。
在基带应用中,AD8138、ADA4937-2和ADA4938-2差分驱
动器能够为ADC提供出色的性能和灵活的接口。
频率在第二奈奎斯特区域内的时候,除了使用变压器耦合
输入外,还可以使用AD8352差分驱动器,实例如图47所
示。更多信息参见AD8352数据手册。
通过AD9648的VCM引脚,可以方便地设置ADA4938-2的
0.1µF
0.1µF
2V p-p
R
VIN+x
25Ω
PA
S
S
P
0.1µF
25Ω
ADC
C
0.1µF
R
VIN–x
VCM
图46. 差分双巴伦输入配置
VCC
0.1µF
ANALOG INPUT
0Ω
16
1
8, 13
11
2
CD
RD
RG
3
ANALOG INPUT
0.1µF 0Ω
R
VIN+x
200Ω
C
AD8352
10
4
5
0.1µF
0.1µF
0.1µF
200Ω
R
14
0.1µF
0.1µF
图47. 利用AD8352进行差分输入配置
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ADC
VIN–x
VCM
09975-054
0.6
09975-072
0
0.5
VIN+x
R
09975-051
50
09975-053
SNR/SFDR (dBFS/dBc)
76.8Ω
09975-050
AD9648的模拟输入端无内部直流偏置。因此,在交流耦合
应用中,用户必须提供外部直流偏置。为能够获得最佳性
能,建议用户对器件设置为VCM = AVDD/2;但器件在更
宽的范围内都能获得合理的性能,如图43所示。
AD9648
在任何配置中,并联电容值C均取决于输入频率和源阻抗,
并且可能需要降低电容量或去掉该并联电容。表11列出了
设置RC网络的建议值。不过,这些值取决于输入信号,且
只能用作初始参考。
VIN+A/VIN+B
VIN–A/VIN–B
ADC
CORE
表11. RC网络示例
串联电阻
(Ω,每个)
33
125
频率范围(MHz)
0至70
70至200
差分电容C(pF)
22
禁用
VREF
1.0µF
单端输入配置
0.1µF
SENSE
单端输入在对成本敏感的应用中可以满足性能要求。在此
配置中,由于输入共模摆幅较大,因此会降低无杂散动态
范围(SFDR)和失真性能。如果每个输入端的各信号源阻抗
都是匹配的,则对信噪比(SNR)性能的影响极小。图48显
示了典型的单端输入配置。
1kΩ
1kΩ
0.1µF
VIN+x
ADC
C
R
VIN–x
1kΩ
0
图48. 单端输入配置
基准电压源
AD9648内置稳定、精确的1.0 V基准电压源。VREF可以利用
内部1.0 V基准电压或外部施加的1.0 V基准电压来配置。在
接下来的部分中,将对各种基准电压模式进行介绍。“基
准电压去耦”部分详细描述基准电压的最佳PCB布局布线。
内部基准电压连接
AD9648的内置比较器可检测出SENSE引脚的电压,从而将
基 准 电 压 配 置 成 两 种 可 能 的 模 式 之 一 (见 表 12)。 如 果
SENSE引脚接地,则基准放大器开关与内部电阻分压器相
连(见图49),因而将VREF设为1.0 V。
–0.5
–1.0
INTERNAL VREF = 1.00V
–1.5
–2.0
–2.5
–3.0
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
SENSE电压(V)
AGND至0.2
AVDD
相应的VREF (V)
1.0,内部
1.0,施加于外部VREF引脚
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1.6
LOAD CURRENT (mA)
图50. VREF 精度与负载电流的关系
表12. 基准电压配置表
所选模式
固定内部基准电压
固定外部基准电压
09975-055
1kΩ
AVDD
10µF
R
图49. 内部基准电压配置
相应的差分范围(Vp-p)
2.0
2.0
1.8
2.0
09975-078
0.1µF
ADC
REFERENCE VOLTAGE ERROR (%)
49.9Ω
0.5V
如需利用AD9648的内部基准电压来驱动多个转换器,从而
提高增益的匹配度,则必须考虑到其它转换器对基准电压
的负载。图50说明负载如何影响内部基准电压。
AVDD
09975-052
10µF
1V p-p
SELECT
LOGIC
AD9648
外部基准电压
时钟输入选项
采用外部基准电压有可能进一步提高ADC增益精度、改善
热漂移特性。图51显示内部基准电压为1.0 V时的典型漂移
特性。
AD9648的 时 钟 输 入 结 构 非 常 灵 活 。 CMOS、 LVDS、
LVPECL或正弦波信号均可作为其时钟输入信号。无论采
用哪种信号,都必须考虑到时钟源抖动(见抖动考虑部分
说明)。
4
图53和图54显示两种为AD9648提供时钟信号的首选方法
(内部时钟分频前的时钟速率可达1 GHz)。利用射频变压器
或射频巴伦,可将低抖动时钟源的单端信号转换成差分
信号。
3
VREF ERROR (mV)
2
VREF ERROR (mV)
1
0
对于125 MHz至1 GHz的时钟频率,建议采用射频巴伦配置;
对于10 MHz至200 MHz的时钟频率,建议采用射频变压器
配置。背对背肖特基二极管跨接在变压器/巴伦次级上,
可以将输入AD9648的时钟信号偏移限制为约0.8 V峰峰值
(差分)。
–1
–2
–3
–4
–6
–40
–20
0
20
40
TEMPERATURE (°C)
60
09975-079
–5
80
这样,既可以防止时钟的大电压摆幅馈通至AD9648的其它
部分,还可以保留信号的快速上升和下降时间,这一点对
低抖动性能来说非常重要。
图51. 典型VREF 漂移
Mini-Circuits®
ADT1-1WT, 1:1 Z
CLOCK
INPUT
0.1µF
50Ω
XFMR
0.1µF
CLK+
100Ω
ADC
0.1µF
CLK–
SCHOTTKY
DIODES:
HSMS2822
0.1µF
时钟输入考虑
09975-059
将SENSE引脚与AVDD相连,可以禁用内部基准电压,从
而允许使用外部基准电压。内部基准电压缓冲器对外部基
准电压的负载相当于7.5 kΩ负载(见图41)。内部缓冲器为ADC
内核生成正、负满量程基准电压。因此,外部基准电压的
最大值为1.0 V。
图53. 变压器耦合差分时钟(频率可达200 MHz)
CLOCK
INPUT
ADC
0.1µF
CLK–
SCHOTTKY
DIODES:
HSMS2822
0.9V
图54. 巴伦耦合差分时钟(频率可达1 GHz)
CLK–
2pF
09975-058
2pF
0.1µF
CLK+
50Ω
1nF
AVDD
CLK+
1nF
图52. 等效时钟输入电路
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09975-060
为了充分发挥芯片的性能,应利用一个差分信号作为
AD9648采样时钟输入端(CLK+和CLK−)的时钟信号。该信
号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚
内。CLK+和CLK−引脚有内部偏置(见图52),无需外部偏置。
AD9648
如果没有低抖动的时钟源,那么,另一种方法是对差分
PECL信号进行交流耦合,并传输至采样时钟输入引脚(如
图55所示)。AD9510/AD9511/AD9512/AD9513/AD9514/
AD9515/AD9516/AD9517时钟驱动器具有出色的抖动性能。
0.1µF
CLOCK
INPUT
CLK+
0.1µF
50kΩ
AD951x
PECL DRIVER
240Ω
50kΩ
ADC
100Ω
0.1µF
CLK–
09975-061
CLOCK
INPUT
0.1µF
240Ω
图55. 差分PECL采样时钟(频率可达1 GHz)
第三种方法是对差分LVDS信号进行交流耦合,并传输至
采 样 时 钟 输 入 引 脚 (如 图 56所 示 )。 AD9510/AD9511/
AD9512/AD9513/AD9514/AD9515/AD9516/AD9517时钟驱
动器具有出色的抖动性能。
0.1µF
CLOCK
INPUT
CLK+
0.1µF
50kΩ
AD951x
LVDS DRIVER
ADC
100Ω
0.1µF
CLK–
09975-062
CLOCK
INPUT
0.1µF
50kΩ
图56. 差分LVDS采样时钟(频率可达1 GHz)
在某些应用中,可以利用单端1.8 V CMOS信号来驱动采样时
钟输入。在此类应用中,CLK+引脚直接由CMOS门电路驱
动,CLK−引脚则通过一个0.1 μF电容旁路至地(见图57)。
输入时钟分频器
AD9648内置一个输入时钟分频器,可对输入时钟进行1至8整
数倍分频。
利用外部SYNC输入信号,可同步AD9648时钟分频器。通
过对寄存器0x3A的位1和位2进行写操作,可以设置每次收
到SYNC信号或者仅第一次收到SYNC信号后,对时钟分频
器再同步。有效SYNC可使分频器复位至初始状态。该同
步特性可让多个器件的时钟分频器对准,从而保证同时进
行输入采样。
时钟占空比
典型的高速ADC利用两个时钟边沿产生不同的内部定时信
号,因此,它对时钟占空比非常敏感。通常,为保持ADC
的动态性能,时钟占空比容差应为±5%。
AD9648内置一个占空比稳定器(DCS),可对非采样边沿(下
降沿)进行重新定时,并提供标称占空比为50%的内部时钟
信号。因此,用户可提供的时钟输入占空比范围非常广,
且不会影响AD9648的性能。当DCS处于开启状态时,在很
宽的占空比范围内,噪声和失真性能几乎是平坦的(如图58
所示)。
输入上升沿的抖动依然值得关注,且无法借助内部稳定电
路来轻易减少这种抖动。当时钟速率低于20 MHz(标称值)时,
占空比控制环路没有作为。在时钟速率动态改变的应用
中,必须考虑与环路相关的时间常量。在DCS环路重新锁
定输入信号前,都需要等待1.5 µs至5 µs的时间。
80
VCC
AD951x
CMOS DRIVER
OPTIONAL
0.1µF
100Ω
1kΩ
SNR (DCS ON)
75
CLK+
70
ADC
0.1µF
150Ω RESISTOR IS OPTIONAL.
图57. 单端1.8 V CMOS输入时钟(频率可达200 MHz)
09975-063
CLK–
SNR (DCS OFF)
65
60
55
50
45
40
35
40
45
50
55
POSITIVE DUTY CYCLE (%)
图58. SNR与DCS(开启/关闭)的关系
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60
65
09975-076
50Ω 1
1kΩ
SNR (dBFS)
0.1µF
CLOCK
INPUT
AD9648
抖动考虑
每个输出位的负载大小决定。
高速、高分辨率ADC对时钟输入信号的质量非常敏感。在
给定的输入频率(fINPUT)下,由于抖动(tJRMS)造成的信噪比
(SNR)下降(相对于低频信噪比SNRLF)可通过下式计算:
SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( − SNRLF /10) ]
上式中,均方根孔径抖动表示时钟输入抖动规格。中频欠
采样应用对抖动尤其敏感(如图59所示)。
80
75
最大DRVDD电流值(IDRVDD)的计算公式如下:
IDRVDD = VDRVDD × CLOAD × fCLK × N
其中N为输出位数(对于AD9648,N = 30)。
当每个输出位在每个时钟周期内都发生切换时(即以fCLK/2
的奈奎斯特频率产生满量程方波时),电流达到最高值。实
际操作中,DRVDD电流由输出位切换的平均数确定,后
者取决于采样速率和模拟输入信号的特性。
降低输出驱动器的容性负载可以很好地降低数字功耗。图60
中的数据是在CMOS模式下,采用与测量表1中电源和功耗
规格相同的工作条件得出,每个输出驱动器的负载为5 pF。
0.05ps
70
100
220
90
200
1.5ps
50
45
3.0ps
1
10
100
FREQUENCY (MHz)
2.0ps
2.5ps
1k
180
70
140
50
TOTAL POWER
100
30
80
20
通道/芯片同步
AD9648有一个同步(SYNC)输入端,允许用户通过灵活的
同步选项实现多个ADC的采样时钟同步。可以使能输入时
钟分频器,以便在第一次或每次出现SYNC信号时进行同
步。SYNC输入信号在内部与采样时钟同步,但为避免多
个器件之间出现定时不确定性,SYNC输入信号应在外部
与输入时钟信号同步,满足表5所示的建立和保持时间要
求。SYNC输入信号应由单端CMOS型信号驱动。
IDRVDD
10
0
5
25
45
65
60
85
40
125
105
ENCODE RATE (MSPS)
图60. AD9648-125功率和电流与时钟频率的关系
(1.8 V CMOS输出模式)
90
200
80
180
70
SUPPLY CURRENT (µA)
欲了解更多信息,请参阅ADI公司网站(www.analog.com)上
提供的应用笔记AN-501和AN-756。
120
40
图59. 信噪比与输入频率和抖动的关系
当孔径抖动可能影响AD9648的动态范围时,应将时钟输入
信号视为模拟信号。为避免在时钟信号内混入数字噪声,
时钟驱动器电源应与ADC输出驱动器电源分离。低抖动的
晶体控制振荡器可提供最佳时钟源。如果时钟信号来自其
它类型的时钟源(通过门控、分频或其它方法),则需要在
最后一步中利用原始时钟进行重定时。
160
IAVDD
60
POWER (mW)
1.0ps
160
60
140
IAVDD
50
120
40
TOTAL POWER
100
30
80
20
IDRVDD
10
0
5
25
45
60
65
85
105
ENCODE RATE (Msps)
功耗和待机模式
如图60所示,AD9648的模拟内核功耗与其采样速率成比例
关系。CMOS输出的数字功耗主要由数字驱动器的强度和
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POWER (mW)
55
SUPPLY CURRENT (µA)
80
09975-070
0.5ps
图61. AD9648-105功率和电流与时钟频率的关系
(1.8 V CMOS输出模式)
40
09975-066
60
09975-080
SNR (dBFS)
0.2ps
65
AD9648
通过SPI端口或将PDWN引脚置位高电平,可使AD9648进
入掉电模式。在这种状态下,ADC的典型功耗低于2 mW。
掉电模式下,输出驱动器处于高阻抗状态。将PDWN引脚
置位低电平后,AD9648返回正常工作模式。注意,PDWN
以数据输出驱动器电源电压(DRVDD)为基准,且不得高于
该电压。
在掉电模式下,通过关闭基准电压、基准电压缓冲器、偏
置网络以及时钟,可实现低功耗。进入掉电模式时,内部
电容放电;返回正常工作模式时,内部电容必须重新充
电。因此,唤醒时间与处于掉电模式的时间有关;处于掉
电模式的时间越短,则相应的唤醒时间越短。
使用SPI端口接口时,用户可将ADC置于掉电模式或待机
模式。如需较短的唤醒时间,可以使用待机模式,该模式
下内部基准电压电路处于通电状态。更多信息见存储器映
射部分。
数字输出
AD9648输出驱动器可以配置为与1.8 V CMOS或1.8 V LVDS
逻辑系列接口。默认输出模式为CMOS,各通道在单独的
总线上输出,如图2所示。
在CMOS输出模式下,CMOS输出驱动器应能够提供足够
的输出电流,以便驱动各种逻辑电路。然而,大驱动电流
可能导致在电源信号中产生毛刺脉冲,影响转换器的性能。
因此,在那些需要ADC来驱动大容性负载或较大扇出的应
用中,可能需要用到外部缓冲器或锁存器。
也可以通过SPI端口将CMOS输出配置为交错CMOS输出模
式。这种模式下,两个通道的数据输出到单一输出总线
上,以降低所需的走线总数。交错CMOS输出模式的时序
图见图3。
通过寄存器0x14的位5,可以同时使能两个输出通道的交
错CMOS输出模式。未使用的通道输出可以通过如下方式
禁用:选择寄存器0x05中的适当器件索引(位1或位0),然
后将1写入寄存器0x14中的局部(通道特定)输出端口禁用位。
在外部引脚模式下,设置SCLK/DFS引脚可以控制数据以
偏移二进制格式或二进制补码格式输出(见表13)。
如应用笔记AN-877“通过SPI与高速ADC接口”中所述,在
SPI控制模式下,数据的输出格式可选择偏移二进制、二进
制补码或格雷码。
表13. SCLK/DFS模式选择(外部引脚模式)
引脚电压
AGND
DRVDD
SCLK/DFS
偏移二进制(默认)
二进制补码
SDIO/DCS
DCS禁用
DCS使能(默认)
数据输出使能功能(OEB)
AD9648的数字输出引脚具有灵活的三态功能。三态模式通
过SPI接口使能,随后可以利用OEB引脚或通过SPI控制。
一旦通过寄存器0x101的SPI(位7)使能,且OEB引脚处于低
电平状态,则使能输出数据驱动器和DCO。若OEB引脚处
于高电平状态,则将输出数据驱动器和DCO置于高阻态。
OEB功能不适用于快速访问数据总线。注意,OEB以数据
输出驱动器电源电压(DRVDD)为基准,且不得高于该电压。
使 用 SPI接 口 时 , 通 过 寄 存 器 0x14的 位 4(输 出 禁 用 信 号
位),可以独立设置每个通道的数据输出、DCO和三态。
时序
AD9648提供流水线延迟为16个时钟周期的锁存数据。在经
过时钟信号上升沿后的一个传播延迟时间(tPD)之后,产生
输出数据。
为减少AD9648内的瞬时现象,应尽可能缩短输出数据线的
长度并降低输出负载。瞬时现象可降低转换器的动态性能。
AD9648的典型最低转换速率为10 MSPS。当时钟速率低于
10 MSPS时,芯片的动态性能会有所下降。
数据时钟输出(DCO)
AD9648提供两路数据时钟输出(DCO)信号,用于采集外部
寄存器中的数据。在CMOS输出模式下,数据输出在DCO
的上升沿有效,除非通过SPI改变了DCO时钟的极性。在
LVDS输出模式下,DCO和数据输出开关沿接近一致。通
过SPI寄存器0x17可以给DCO输出增加额外延迟,以延长
数据建立时间。这种情况下,通道A输出数据在DCO的上
升沿有效,通道B输出数据在DCO的下降沿有效。有关输
出模式的图形化时序说明,参见图2、图3和图4。
表14. 输出数据格式
输入(V)
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
条件(V)
< −VREF − 0.5 LSB
= −VREF
=0
= +VREF − 1.0 LSB
> +VREF − 0.5 LSB
偏移二进制输出模式
00 0000 0000 0000
00 0000 0000 0000
10 0000 0000 0000
11 1111 1111 1111
11 1111 1111 1111
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二进制补码模式
10 0000 0000 0000
10 0000 0000 0000
00 0000 0000 0000
01 1111 1111 1111
01 1111 1111 1111
OR
1
0
0
0
1
AD9648
内置自测(BIST)和输出测试
AD9648包括内置测试功能,支持对各通道的完整性验证,
同时也有利于电路板级调试。内置自测(BIST)功能可以对
AD9648数字数据路径的完整性进行验证。此外还提供了多
种输出测试选项,以便将可预测的值放在AD9648的输出上。
内置自测(BIST)
BIST能够对所选AD9648信号路径的数字部分进行详尽的测
试。复位后执行BIST测试可确保器件处于已知状态。在
BIST测试期间,来自内部伪随机噪声(PN)源的数据从ADC
模块输出开始,驱动通过两个通道的数字数据路径。在数
据路径输出端,CRC逻辑计算数据签名。BIST序列运行
512个周期后停止。测试完成后,BIST将签名结果与预定
值进行比较。如果二者一致,则BIST将寄存器0x24的位0
置1,表示测试通过。如果BIST测试失败,寄存器0x24的
位0清0。测试期间输出相连,因此可以观察到PN序列的运
行过程。向寄存器0x0E写入值0x05将运行BIST测试。这将
使能寄存器0x0E的位0(BIST使能),并复位PN序列发生器
(寄存器0x0E的位2,初始化BIST序列)。BIST完成后,寄存
器0x24的位0自动清0。向寄存器0x0E的位2写入0可以使PN
序列从上一个值继续运行。不过,如果PN序列未复位,测
试结束时签名计算结果将不等于预定值。此时,用户必须
验证输出数据。
输出测试模式
输出测试选项见表18的地址0x0D部分所述。当使能输出测
试模式时,ADC的模拟部分与数字后端模块断开,测试码
经过输出格式化模块。有些测试码需要进行输出格式化,
有些则不需要。将寄存器0x0D的位4或位5置1,可以将PN
序列测试的PN发生器复位。执行这些测试时,模拟信号可
有可无(如有,则忽略模拟信号),但编码时钟必不可少。
如需了解更多信息,请参阅应用笔记AN-877:“通过SPI与
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AD9648
串行端口接口(SPI)
AD9648的串行端口接口(SPI)允许用户利用ADC内部的一
个结构化寄存器空间来配置转换器,以满足特定功能和操
作的需要。SPI具有灵活性,可根据具体的应用进行定制。
通过串行端口,可访问地址空间、对地址空间进行读写。
存储空间以字节为单位进行组织,并且可以进一步细分成
多个区域,如存储器映射部分所述。如需了解详细操作信
息,请参阅应用笔记AN-877“通过SPI与高速ADC接口”。
CSB的下降沿与SCLK的上升沿共同决定帧的开始。图62为
串行时序图范例,相应的定义见表5。
CSB可以在多种模式下工作。CSB可始终维持在低电平状
态,从而使器件一直处于使能状态;这称作流。CSB可以
在字节之间停留在高电平,这样可以允许其他外部时序。
CSB引脚拉高时,SPI功能处于高阻态模式。在该模式下,
可以开启SPI引脚的第二功能。
使用SPI的配置
在一个指令周期内,传输一条16位指令。在指令传输后将
进行数据传输,数据长度由W0位和W1位共同决定。
该ADC的SPI由三部分组成:SCLK/DFS引脚、SDIO/DCS
引脚和CSB引脚(见表15)。SCLK/DFS(串行时钟)引脚用于
同步ADC的读出和写入数据。SDIO/DCS(串行数据输入/输
出)双功能引脚允许将数据发送至内部ADC存储器映射寄
存器或从寄存器中读出数据。CSB(片选信号)引脚是低电
平有效控制引脚,它能够使能或者禁用读写周期。
除了字长,指令周期还决定串行帧是读操作指令还是写操
作指令,从而通过串行端口对芯片编程或读取片上存储器
内的数据。多字节串行数据传输帧的第一个字节的第一位
表示发出的是读命令还是写命令。如果指令是回读操作,
则执行回读操作会使串行数据输入/输出(SDIO)引脚的数据
传输方向,在串行帧的一定位置由输入改为输出。
表15. 串行端口接口引脚
引脚
SCLK
SDIO
CSB
功能
串行时钟。串行移位时钟输入,用来同步串行接口的
读、写操作。
串行数据输入/输出。双功能引脚;通常用作输入或
输出,取决于发送的指令和时序帧中的相对位置。
片选信号。低电平有效控制信号,用来选通读写周期。
tHIGH
tDS
tS
tDH
所有数据均由8位字组成。数据可通过MSB优先模式或LSB
优先模式发送。芯片上电后,默认采用MSB优先的方式,
可以通过SPI端口配置寄存器来更改数据发送方式。如需了
解更多关于该特性及其它特性的信息,请参阅应用笔记
AN-877“通过SPI与高速ADC接口”。
tH
tCLK
tLOW
CSB
SDIO DON’T CARE
DON’T CARE
R/W
W1
W0
A12
A11
A10
A9
A8
A7
图62. 串行端口接口时序图
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D5
D4
D3
D2
D1
D0
DON’T CARE
09975-046
SCLK DON’T CARE
AD9648
硬件接口
表15中所描述的引脚包括用户编程器件与AD9648的串行端
口之间的物理接口。当使用SPI接口时,SCLK引脚和CSB
引脚用作输入引脚。SDIO引脚是双向引脚,在写入阶段,
用作输入引脚;在回读阶段,用作输出引脚。
SPI接口非常灵活,FPGA或微控制器均可控制该接口。应
用笔记AN-812“基于微控制器的串行端口接口(SPI)启动电
路”中详细介绍了一种SPI配置方法。
当需要转换器充分发挥其全动态性能时,应禁用SPI端口。
通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步
的,因此,这些信号中的噪声会降低转换器性能。如果其
它器件使用板上SPI总线,则可能需要在该总线与AD9648
之间连接缓冲器,以防止这些信号在关键的采样周期内,
在转换器的输入端发生变化。
当不使用SPI接口时,有些引脚用作第二功能。在器件上电
期间,当这些引脚与DRVDD或接地端连接时,这些引脚
可起到特定的作用。表16描述了AD9648支持的绑定功能。
当器件处于SPI模式时,PDWN和OEB引脚(若使能)仍然有
效。为通过SPI控制输出使能和掉电,应将OEB和PDWN引
脚设为默认状态。
表16. 模式选择
引脚
SDIO/DCS
SCLK/DFS
OEB
PDWN
外部电压
DRVDD(默认)
AGND
DRVDD
AGND(默认)
DRVDD
AGND(默认)
DRVDD
AGND(默认)
配置
占空比稳定器使能
占空比稳定器禁用
二进制补码使能
偏移二进制使能
输出处于高阻抗状态
输出使能
芯片处于掉电或待机状态
正常工作
SPI访问特性
表17简要说明了可通过SPI访问的一般特性。如需详细了解
这些特性,请参阅应用笔记AN-877“通过SPI与高速ADC接
口”。AD9648器件特定的特性详见表18(外部存储器映射寄
存器表)。
不使用SPI的配置
表17. 可通过SPI访问的特性
在不使用SPI控制寄存器接口的应用中,SDIO/DCS引脚、
SCLK/DFS引脚和PDWN引脚用作独立的CMOS兼容控制引
脚。当器件上电后,假设用户希望将这些引脚用作静态控
制线,分别控制占空比稳定器、输出数据格式和掉电特性
控制。在此模式下,CSB片选引脚应与AVDD相连,用于
禁用串行端口接口。
特性名称
模式
时钟
失调
测试I/O
输出模式
输出相位
输出延迟
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描述
允许用户设置掉电模式或待机模式
允许用户访问DCS,设置时钟分频器,
设置时钟分频器相位,以及使能同步
允许用户以数字方式调整转换器失调
允许用户设置测试模式,以便在输出
位上获得已知数据
允许用户设置输出模式,包括LVDS
允许用户设置输出时钟极性
允许用户改变DCO延迟
AD9648
存储器映射
默认值
读取存储器映射寄存器表
存储器映射寄存器表的每一行有8位。存储器映射大致分
为三个部分:芯片配置寄存器(地址0x00至地址0x02)、通道
索引和传送寄存器(地址0x05和地址0xFF),以及ADC功能
寄存器,包括设置、控制和测试(地址0x08至地址0x102)。
存储器映射寄存器表(见表18)列出了每个十六进制地址及
其十六进制默认值。位7 (MSB)栏为给定十六进制默认值的
起始位。例如,器件索引寄存器(地址0x05)的十六进制默
认值为0x03,表示在地址0x05中,位[7:2] = 0,位[1:0] = 1。
此设置是默认的通道索引设置。该默认值导致两个ADC通
道均会接收下一个写命令。如需了解更多关于该功能及其
它功能的信息,请参阅应用笔记AN-877“通过SPI与高速
ADC接口”。该应用笔记详细描述了寄存器0x00至寄存器
0xFF控制的功能。“存储器映射寄存器描述”部分介绍了其
它寄存器。
禁用的地址
此器件目前不支持表18中未包括的所有地址和位。有效地
址中未使用的位应写为0。当一个地址(例如地址0x05)仅有
部分位处于禁用状态时,才需要对这些位置进行写操作。
如果整个地址(例如:地址0x13)均禁用,则不应对该地址
进行写操作。
AD9648复位后,关键寄存器将载入默认值。表18(存储器
映像寄存器表)内列出了各寄存器的默认值。
逻辑电平
以下是逻辑电平的术语说明:
• “置位”指将某位设置为逻辑1或向某位写入逻辑1。
• “清除位”指“位设置为逻辑0”或“向某位写入逻辑0”。
特定通道寄存器
可通过编程,单独为每个通道设置某些通道功能(例如:信
号监控阈值)。在这些情况下,可在内部为每个通道复制通
道地址位置。这些寄存器及相应的局部寄存器位,见表18。
通过设置寄存器0x05的通道A位或通道B位,可访问这些局
部寄存器及相应位。如果这两个位均置位,后续写操作将
影响两个通道的寄存器。在一个读周期内,仅允许将一个
通道位(通道A位或通道B位)置位,以便对其中的一个或两
个寄存器执行读操作。如果在一个SPI读周期内置位两个通
道位,则器件返回通道A的值。表18给出的全局寄存器及
相应位会影响整个器件或通道的特性,不允许分别设置每
个通道。
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AD9648
存储器映射寄存器表
此器件目前不支持表18中未包括的所有地址和位。
表18. 存储器映射寄存器
地址
寄存器
(十六
名称
进制)
芯片配置寄存器
0x00
SPI端口
配置
(全局)
0x01
芯片ID
(全局)
0x02
芯片等级
(全局)
位7 (MSB) 位6
禁用
LSB优先
位5
位4
位3
位2
位1
位0 (LSB)
默认值
(十六
进制)
软复位
1
1
软复位
LSB优先
禁用
0x18
半字节之间是
镜像关系,使
得无论在何种
移位模式下,
LSB优 先 或
MSB优先模式
寄存器均能正
确记录数据
只读
唯一芯片ID,
用来区分器
件;只读
只读
唯一速度等
级 ID, 用 来
区分器件;
只读
设置这些位以
决定片内何器
件接收下一个
写命令;仅适
用于局部寄
存器
从主移位寄
存器向从移
位寄存器同
步传输数据
8位芯片ID[7:0]
AD9648 = 0x88
禁用
速度等级ID
100 = 105 MSPS
101 = 125 MSPS
禁用
通道索引和传送寄存器
0x05
器件索引
禁用
(全局)
禁用
禁用
禁用
禁用
禁用
数据通道B
数据通道A
0x03
0xFF
禁用
禁用
禁用
禁用
禁用
禁用
禁用
传输
0x00
ADC功能
0x08
功耗模式
(局部)
禁用
禁用
外部掉电
引脚功能
0 = 掉电
1 = 待机
禁用
禁用
禁用
0x09
禁用
禁用
禁用
禁用
禁用
禁用
内部省电模式
00 = 正常工作
01 = 完全掉电
10 = 待机
11 = 数字复位
禁用
占空比
稳定器
0 = 禁用
1 = 使能
传输(全局)
全局时钟
(全局)
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0x00
0x01
注释
决定芯片的一
般工作模式
AD9648
地址
(十六
进制)
0x0B
寄存器
名称
位7(MSB)
位6
位5
位4
位3
时钟分频
(全局)
禁用
禁用
禁用
禁用
禁用
0x0C
增强控制
(全局)
禁用
禁用
禁用
禁用
禁用
0x0D
测试模式
(局部)
用户测试模式控制
产生复位
00 = 单一测试码模式
PN长序列
01 = 交替连续/重复测试
码模式
10 = 单一一次测试码模式
11 = 交替一次测试码模式
0x0E
BIST使能
禁用
(全局)
自定义失调
调整(局部)
0x10
禁用
禁用
产生复位
PN短序列
斩波
0 = 禁用
1 = 使能
位1
时钟分频比
000 = 1分频
001 = 2分频
010 = 3分频
011 = 4分频
100 = 5分频
101 = 6分频
110 = 7分频
111 = 8分频
禁用
输出模式
输出端口逻辑类型(全局)
00 = CMOS,1.8 V
10 = LVDS,ANSI
11 = LVDS,缩小范围
输出交错
使能(全局)
0x15
输出调整
禁用
禁用
0x16
时钟相位
控制(全局)
DCO时钟
反相
0 = 不反转
1 = 反转
禁用
0x17
输出延迟
(全局)
DCO时钟
延迟
0 = 禁用
1 = 使能
禁用
输出端口禁用
(局部)
禁用
禁用(全局)
输出反转
(局部)
CMOS 1.8 V DCO驱动强度
00 = 1×
01 = 2×
10 = 3×
11 = 4×
禁用
禁用
禁用
禁用
数据延迟
0 = 禁用
1 = 使能
禁用
禁用
位0 (LSB)
禁用
禁用
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0x00
0x00
输出测试模式
0000 = 关(默认)
0001 = 中间电平短路
0010 = 正FS
0011 = 负FS
0100 = 交替棋盘形式
0101 = PN长序列
0110 = PN短序列
0111 = 1/0字反转
1000 = 用户测试模式
1111 = 斜坡输出
初始化
禁用
BIST序列
失调调整以LSB为单位,从+127到−128(二进制补码格式)
0x14
禁用
位2
默认值
(十六
进制)
0x00
BIST使能
输出格式
00 = 偏移二进制
01 = 二进制补码
10 = 格雷码
CMOS 1.8 V数据驱动强度
00 = 1×
01 = 2×
10 = 3×
11 = 4×
输入时钟分频器相位相对于编码时
钟调整
000 = 无延迟
001 = 1输入时钟周期
010 = 2输入时钟周期
011 = 3输入时钟周期
100 = 4输入时钟周期
101 = 5输入时钟周期
110 = 6输入时钟周期
111 = 7输入时钟周期
延迟选择
000 = 0.56 ns
001 = 1.12 ns
010 = 1.68 ns
011 = 2.24 ns
100 = 2.80 ns
101 = 3.36 ns
110 = 3.92 ns
111 = 4.48 ns
注释
分频比为该
值加1
如果位2使
能,则使
能斩波模
式
设置此寄存器
后,测试数据
将取代正常数
据被置于输出
引脚上
0x00
0x00
0x00
配置输出和
数据格式
0x00
决定CMOS输
出驱动强度
特性
0x00
允许选择输
入时钟分频
器的时钟延
迟时间
0x00
设置输出时
钟的精密输
出延迟,但
不改变内部
时序
AD9648
地址
(十六
进制)
0x18
0x19
0x1A
寄存器
名称
VREF选择
(全局)
位1
位0 (LSB)
位7(MSB)
位6
位5
位4
位3
禁用
禁用
禁用
禁用
禁用
B6
B5
B4
B3
B2
B14
B13
B12
B11
B10
B9
B8
0x00
用户码
B7
1 LSB(全局)
用户码
B15
1 MSB(全局)
位2
默认值
(十六
进制)
0x04
内部VREF数字调整
000 = 1.0 V p-p
001 = 1.14 V p-p
010 = 1.33 V p-p
011 = 1.6 V p-p
100 = 2.0 V p-p
B1
B0
0x00
0x1B
用户码
2 LSB(全局)
B7
B6
B5
B4
B3
B2
B1
B0
0x00
0x1C
用户码
2 MSB
B15
B14
B13
B12
B11
B10
B9
B8
0x00
0x24
0x25
0x2A
MISR LSB
MISR MSB
超量程控制 禁用
(全局)
禁用
禁用
MISR LSB[7:0]
MISR MSB[15:8]
禁用
禁用
禁用
禁用
0x2E
输出分配
(局部)
禁用
禁用
禁用
禁用
禁用
禁用
禁用
0x3A
同步控制
(全局)
禁用
禁用
禁用
禁用
禁用
仅与下一
同步脉冲
同步
同步使能
0x100
采样速率
覆盖
禁用
采样速率
覆盖使能
0x101
用户I/O
控制
寄存器2
输出使能
信号(OEB)
引脚使能
禁用
禁用
禁用
禁用
0x102
用户I/O
控制
寄存器3
禁用
禁用
禁用
禁用
VCM掉电
分辨率
010 = 14位
100 = 12位
110 = 10位
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禁用
0xFF
0xFF
超量程输出 0x01
0 = 禁用
1 = 使能
0 = ADC A
ADC A =
1 = ADC B
0x00
(局部)
ADC B =
0x01
禁用
0x00
采样速率
011 = 80 MSPS
100 = 105 MSPS
101 = 125 MSPS
禁用
禁用SDIO
下拉电阻
禁用
注释
选择和/或
调整VREF
用户定义的测
试码1 LSB
用户定义的测
试码,1 MSB
用户定义的测
试码2 LSB
用户定义的测
试码,2 MSB
只读
只读
超量程控制
设置
为输出通道指
定ADC
设置全局同步
选项
0x00
0x00
0x00
OEB和SDIO引
脚控制
AD9648
存储器映射寄存器描述
如需了解有关寄存器0x00至寄存器0xFF所控制功能的更多信
息,请参阅应用笔记AN-877:“通过SPI与高速ADC接口”。
功耗模式(寄存器0x08)
位[7:6]—禁用
位5—外部掉电引脚使能
若 置 1, 外 部 PDWN引 脚 启 动 掉 电 模 式 。 若 清 0, 外 部
PDWN引脚启动待机模式。
交错特性。通道A在LSB上发送,通道B在MSB上发送。偶数
位在高电平DCO时钟发送,奇数位在低电平DCO时钟发送。
对于CMOS输出,位5置1将使能CMOS DDR模式下的交错
特性。在ADC输出端口A上,通道A在低电平DCO时钟发
送,通道B在高电平DCO时钟发送。在ADC输出端口B
上,通道B在低电平DCO时钟发送,通道A在高电平DCO
时钟发送。位5清0将禁用交错特性,数据以CMOS SDR模
式输出。通道A送至端口A,通道B送至端口B。
位4—输出端口禁用
位4设为高电平将禁用器件索引寄存器(寄存器0x05)的位
[1:0]所选通道的输出端口。
位[4:2]—禁用
位[1:0]—内部掉电模式
正常工作(位[1:0] = 00)时,两个ADC通道均启用。
掉电模式(位[1:0] = 01)下,数字数据路径时钟禁用,数字数
据路径复位。输出禁用。
待机模式(位[1:0] = 10)下,数字数据路径时钟和输出均禁用。
数字复位(位[1:0] = 11)期间,数字数据路径时钟禁用,数字
数据路径处于复位状态。此状态下,输出使能。为实现最
佳性能,建议两个ADC通道同时复位。这可以通过以下方
法实现:确认通过寄存器0x05选择两个通道,然后发出数
字复位指令。
位3—禁用
位2—输出反转
位2设为高电平将反转器件索引寄存器(寄存器0x05)的位
[1:0]所选通道的输出端口数据。
位[1:0]—输出格式
00 = 偏移二进制
01 = 二进制补码
10 = 格雷码
增强控制(寄存器0x0C)
同步控制(寄存器0x3A)
位[7:3]—禁用
位2—斩波模式
某些应用对失调电压和其它低频噪声敏感,如零差或直接
变 频 接 收 机 等 , 针 对 这 些 应 用 , 可 以 将 位 2置 1来 使 能
AD9628第一级的斩波特性。在频域,斩波将失调和其它低
频噪声转换为fCLK/2,可以通过滤波器予以滤除。
位[7:3]—禁用
位2—时钟分频器仅与下一同步脉冲同步
如果时钟分频器同步使能位(地址0x3A的位1)为高电平,则
位2允许时钟分频器与它接收到的第一个同步脉冲同步,
并忽略其它同步脉冲。同步后,时钟分频器同步使能位
复位。
位[1:0]—禁用
位1—时钟分频器同步使能
位1选通时钟分频器的同步脉冲。位1为高电平时,同步信
号使能。这是连续同步模式。
输出模式(寄存器0x14)
位[7:6]—输出端口逻辑类型
00 = CMOS,1.8 V
10 = LVDS,ANSI
11 = LVDS,缩小范围
位0—禁用
传送(寄存器0xFF)
位5—输出交错使能
对于LVDS输出,位5置1将使能交错。通道A在高电平DCO
时钟发送,通道B在低电平DCO时钟发送。位5清0将禁用
除寄存器0x100外,所有其它寄存器都在写入时立刻更新。此
传送寄存器的位0置1时,ADC采样速率覆盖寄存器(地址
0x100)的设置初始化。
采样速率覆盖(寄存器0x100)
利用此寄存器,用户可以降低器件性能。任何提升默认速
度等级的尝试都会导致芯片掉电。此寄存器的设置在传送
寄存器(寄存器0xFF)的位0写入高电平后初始化。
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AD9648
用户I/O控制2(寄存器0x101)
用户I/O控制3(寄存器0x102)
位7—OEB引脚使能
如果OEB引脚使能位(位7)置1,则OEB引脚使能。如果位7
清0,则OEB引脚禁用(默认)。
位[7:4]—禁用
位3—VCM掉电
通过将位3设置为高电平,可关断内部VCM发生器。使用
外部基准电压源时使用此功能。
位[6:1]—禁用
位0—SDIO下拉
位0可以置1以禁用SDIO引脚内置的30 kΩ下拉电阻;当许多
器件连接到SPI总线时,它可以用来限制负载。
位[2:0]—禁用
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AD9648
应用信息
设计指南
在进行AD9648的系统设计和布局之前,建议设计者先熟悉
下述设计指南,其中讨论了某些引脚所需的特殊电路连接
和布局布线要求。
电源和接地建议
当连接电源至AD9648时,建议使用两个独立的1.8 V电源:
一个电源用于模拟输出(AVDD),另一个电源用于数字输
出(DRVDD)。对于AVDD和DRVDD,应使用多个不同的
去耦电容以支持高频和低频。去耦电容应放置在接近PCB
入口点和接近器件引脚的位置,并尽可能缩短走线长度。
AD9648仅需要一个PCB接地层。对PCB模拟、数字和时钟
模块进行合理去耦和巧妙分隔,可以轻松获得最佳性能。
铜平面上应有多个通孔,获得尽可能低的热阻路径以通过
PCB底部进行散热。应当填充或堵塞这些通孔,防止通孔
渗锡而影响连接性能。
为了最大化地实现ADC与PCB之间的覆盖与连接,应在PCB
上覆盖一个丝印层,以便将PCB上的连续平面划分为多个
均等的部分。这样,在回流焊过程中,可在ADC与PCB之
间提供多个连接点。而一个连续的、无分割的平面则仅可
保证在ADC与PCB之间有一个连接点。如需了解有关封装
和芯片级封装PCB布局布线的详细信息,请参阅应用笔记
AN-772:“LFCSP封装设计与制造指南”(www.analog.com)。
VCM
VCM引脚应通过一个0.1 ìF电容去耦至地。
基准电压源去耦
LVDS操作
上 电 时 , AD9648默 认 采 用 CMOS输 出 模 式 。 如 果 需 要
LVDS工作模式,必须在上电后利用SPI配置寄存器设置此
模式。当AD9648上电后处于CMOS模式,并且输出端有
LVDS端接电阻(100 Ω)时,DRVDD电流可能高于典型值,除
非将器件置于LVDS模式。这一额外的DRVDD电流不会损
坏AD9648,但在考虑器件的最大DRVDD电流时,必须对
此加以考虑。
为消除这一额外DRVDD电流,可以在上电时拉高PDWN
引脚,从而禁用AD9648输出。通过SPI端口将器件置于
LVDS模式之后,可以拉低PDWN引脚以使能输出。
VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低ESR
1.0 μF电容的并联组合去耦至地。
SPI端口
当需要转换器充分发挥其全动态性能时,应禁用SPI端口。
通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步
的,因此,这些信号中的噪声会降低转换器性能。如果其
它器件使用板上SPI总线,则可能需要在该总线与AD9648
之间连接缓冲器,以防止这些信号在关键的采样周期内,
在转换器的输入端发生变化。
裸露焊盘散热块建议
为获得最佳的电气性能和热性能,必须将ADC底部的裸露
焊盘连接至模拟地(AGND)。PCB上裸露(无阻焊膜)的连续
铜平面应与AD9648的裸露焊盘(引脚0)匹配。
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AD9648
外形尺寸
0.60 MAX
9.00
BSC SQ
0.60
MAX
48
64
49
1
PIN 1
INDICATOR
PIN 1
INDICATOR
0.50
BSC
0.50
0.40
0.30
1.00
0.85
0.80
33
32
16
17
7.50
REF
0.80 MAX
0.65 TYP
12° MAX
0.05 MAX
0.02 NOM
0.30
0.23
0.18
SEATING
PLANE
6.35
6.20 SQ
6.05
EXPOSED PAD
(BOTTOM VIEW)
0.20 REF
COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
091707-C
8.75
BSC SQ
TOP VIEW
图63. 64引脚LFCSP_VQ封装,
9 mm x 9 mm超薄(CP-64-4),
尺寸单位:mm
订购指南
型号1
AD9648BCPZ-105
AD9648BCPZ-125
AD9648BCPZRL7-105
AD9648BCPZRL7-125
AD9648-125EBZ
1
温度范围
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
封装描述
64引脚引脚架构芯片级封装[LFCSP_VQ]
64引脚引脚架构芯片级封装[LFCSP_VQ]
64引脚引脚架构芯片级封装[LFCSP_VQ]
64引脚引脚架构芯片级封装[LFCSP_VQ]
评估板
Z = 符合RoHS标准的器件。
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封装选项
CP-64-4
CP-64-4
CP-64-4
CP-64-4
AD9648
注释
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AD9648
注释
©2011 Analog Devices, Inc. All rights reserved. Trademarks and
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D09975sc-0-7/11(0)
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