AD7402 16 データシート

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16ビット絶縁型シグマ・デルタ変調器
AD7402
データシート
機能ブロック図
特長
VDD1
VDD2
AD7402
REF
VIN+
BUF
CLOCK
Σ-Δ ADC
VIN–
CLK
ENCODER
CLK
DECODER
MCLKOUT
(10MHz)
DATA
ENCODER
CLK
DECODER
MDAT
GND1
GND1
12898-001
10 MHz の内部クロック・レート
16 ビット、ノーミッシング・コード
信号対ノイズ比 (SNR): 87 dB (typ)
実効ビット数 (ENOB): 13.5 ビット (typ)
オフセット・ドリフトの温度特性: 1.7 µV/°C (typ)
デジタル・アイソレータを内蔵
内蔵リファレンス電圧
フルスケール・アナログ入力範囲: ±320 mV
動作範囲: -40℃~+105℃
高い同相モード過渡電圧耐性: 25 kV/µs 以上
亀裂対策を強化したワイド・ボディ 8 ピン SOIC パッケージを
採用
電磁干渉(EMI)を小さくするため出力スルーレートを制限
安全性規制の認定
UL 認定済み:
5,000 V rms、1 分間の UL 1577 規格に準拠
「CSA Component Acceptance Notice 5A」に準拠
VDE の適合性認定済み
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12
VIORM = 1250 VPEAK
図 1.
アプリケーション
シャント電流モニタ
AC モーター・コントロール
電源インバータおよびソーラー・インバータ
風力タービン・インバータ
データ・アクイジション・システム
A/D コンバータとフォトアイソレータの置き換え
概要
AD74021 はアナログ入力信号を高速な 1 ビット・データ・スト
リームへ変換する高性能 2 次 Σ-Δ 変調器で、アナログ・デバイ
セズの iCoupler® 技術を採用したデジタル・アイソレータを内
蔵しています。AD7402 は 4.5 V~5.5 V (VDD1) の電源で動作し、
±250 mV (±320 mV フルスケール)の差動入力信号を受け付けま
す。差動入力は、電気的絶縁が必要とされる高電圧アプリケー
ションでのシャント電圧モニタリングに最適です。
アナログ入力は、高性能アナログ変調器で連続的にサンプルされ、
10 MHz のデータレートを持つ、「1」が全体に占める密度を表
すデジタル出力ストリームへ変換されます。オリジナル情報は
適 切 な デ ジ タ ル ・ フィルタを使って再生することができ、
1
39 kSPS で 87 dB の信号対ノイズ比 (SNR)を実現します。シリアル
入力/出力では、3 V~5.5 V または 3.3 V 電源 (VDD2)の電源を使用
することができます。
シリアル・インターフェースはデジタル的に絶縁されています。
内蔵アイソレータは、高速 CMOS 技術とモノリシック・トラン
ス技術の組み合わせにより、フォトカプラ・デバイスのような
置換品より優れた性能特性を提供します。AD7402 デバイスは 8
ピン・ワイド・ボディ SOIC パッケージを採用し、動作温度範
囲は−40°C~+105°C です。
米国特許 5,952,849、6,873,065、7,075,329 により保護されています。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
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本
社/〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03(5402)8200
大阪営業所/〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06(6350)6868
AD7402
データシート
目次
特長 ...................................................................................................... 1
動作原理............................................................................................ 13
アプリケーション .............................................................................. 1
回路説明 ....................................................................................... 13
機能ブロック図 .................................................................................. 1
アナログ入力................................................................................ 13
概要 ...................................................................................................... 1
差動入力 ....................................................................................... 14
改訂履歴 .............................................................................................. 2
デジタル出力................................................................................ 14
仕様 ...................................................................................................... 3
アプリケーション情報 .................................................................... 15
タイミング仕様 .............................................................................. 4
電流検出アプリケーション ........................................................ 15
パッケージ特性 .............................................................................. 5
電圧検出アプリケーション ........................................................ 15
絶縁および安全性関連の仕様 ...................................................... 5
入力フィルタ................................................................................ 15
適用規格.......................................................................................... 5
デジタル・フィルタ .................................................................... 16
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12 絶縁特性 ....... 6
電源の注意事項............................................................................ 19
絶対最大定格 ...................................................................................... 7
グラウンド接続とレイアウト .................................................... 19
ESD の注意 ..................................................................................... 7
絶縁寿命 ....................................................................................... 19
ピン配置およびピン機能説明 .......................................................... 8
外形寸法............................................................................................ 20
代表的な性能特性 .............................................................................. 9
オーダー・ガイド ........................................................................ 20
用語 .................................................................................................... 12
改訂履歴
2/15—Revision 0: Initial Version
Rev. 0
- 2/20
AD7402
データシート
仕様
特に指定がない限り、VDD1 = 4.5 V~5.5 V、VDD2 = 3 V~5.5 V、VIN+ = −250 mV~+250 mV、VIN− = 0 V、TA = −40°C~+105°C、sinc3 フィ
ルタでテスト、256 のデシメーション・レート(Verilog コードで定義)。すべての電圧はそれぞれのグラウンドを基準とします。
表 1.
Parameter
STATIC PERFORMANCE
Resolution
Integral Nonlinearity (INL) 1
Differential Nonlinearity (DNL)1
Offset Error1
Offset Drift vs. Temperature
Offset Drift vs. VDD1
Gain Error1
Gain Error Drift vs. Temperature
Min
±1
±5
±0.99
±0.75
5
±0.2
1.7
85
0.2
18
11
0.2
−320
−200 to +300
±19
0.05
14
Input Capacitance
DYNAMIC SPECIFICATIONS
Signal-to-(Noise + Distortion) Ratio (SINAD)1
Signal-to-Noise Ratio (SNR)1
Total Harmonic Distortion (THD)1
Peak Harmonic or Spurious Noise (SFDR)1
Effective Number of Bits (ENOB)1
Noise Free Code Resolution1
12
14
ISOLATION TRANSIENT IMMUNITY1
25
LOGIC OUTPUTS
Output High Voltage, VOH
Output Low Voltage, VOL
VDD2 − 0.1
POWER REQUIREMENTS
VDD1
VDD2
IDD1
IDD2
Max
16
Gain Error Drift vs. VDD1
ANALOG INPUT
Input Voltage Range
Input Common-Mode Voltage Range
Dynamic Input Current
Typ
Bits
LSB
LSB
mV
µV/°C
µV/V
% FSR
ppm/°C
µV/°C
mV/V
Filter output truncated to 16 bits
+320
mV
±28
µA
µA
pF
82
87
−84
−84
13.5
dB
dB
dB
dB
Bits
Bits
30
kV/µs
4.5
3
26
6
4.5
用語のセクションを参照してください。
Rev. 0
Test Conditions/Comments
Guaranteed no missed codes to 16 bits
VIN+ = ±250 mV, VIN− = 0 V
VIN+ = 0 V, VIN− = 0 V
VIN+ = 35 Hz
74
86
POWER DISSIPATION
1
±0.5
32
20
Unit
- 3/20 -
0.4
V
V
IO = −200 µA
IO = +200 µA
5.5
5.5
31
7
5.5
V
V
mA
mA
mA
VDD1 = 5.5 V
VDD2 = 5.5 V
VDD2 = 3.3 V
209
mW
VDD1 = VDD2 = 5.5 V
AD7402
データシート
タイミング仕様
特に指定がない限り、VDD1 = 4.5 V~5.5 V、VDD2 = 3 V~5.5 V、TA = −40°C~+105°C。
表 2.
Parameter 1
Min
Typ
Max
Unit
Description
fMCLKOUT 2
t1 3
t2 3
t3
t4
9.4
10
10.6
±10
MHz
ns
ns
ns
ns
Master clock output frequency
Data access time after MCLKOUT rising edge
Data hold time after MCLKOUT falling edge
Master clock low time
Master clock high time
44
33
33
1 初期リリース時はサンプル・テストにより適合性を保証。
2 クロック出力のマーク/スペース比は 45/55~55/45。
3 VDD2 = 3 V~3.6 V の場合出力が 0.8 V または 2.0 V を横切るために要する時間または VDD2 = 4.5 V~5.5 V の場合出力が 0.8 V または 0.7 × VDD2 を横切る時間として定義さ
れます。 図 2. データ・タイミングを参照してください。 ±200 µA の負荷と 25 pF の負荷容量で測定。
t4
2.0V OR 0.7V × VDD2 1
MCLKOUT
0.8V
t2
t3
MDAT
2.0V OR 0.7V × VDD2 1
0.8V
1 SEE NOTE 3 OF TABLE 2 FOR FURTHER DETAILS.
図 2. データ・タイミング
Rev. 0
- 4/20 -
12898-002
t1
AD7402
データシート
パッケージ特性
表 3.
Parameter
Symbol
Resistance (Input to Output) 1
Capacitance (Input to Output)1
IC Junction to Ambient Thermal Resistance
RI-O
CI-O
θJA
1
Min
Typ
Max
1012
2.2
105
Unit
Ω
pF
°C/W
Test Conditions/Comments
f = 1 MHz
Thermocouple located at center of package underside,
test conducted on 4-layer board with thin traces
デバイスを 2 端子デバイスと見なします。 すなわち、ピン 1~ピン 4 を相互に接続し、ピン 5~ピン 8 を相互に接続します。
絶縁および安全性関連の仕様
表 4.
Parameter
Symbol
Value
Unit
Test Conditions/Comments
Input-to-Output Momentary Withstand Voltage
Minimum External Air Gap (Clearance)
VISO
L(I01)
5000 min
8.1 min 1, 2
V
mm
Minimum External Tracking (Creepage)
L(I02)
8.1 min1
mm
Minimum Internal Gap (Internal Clearance)
Tracking Resistance (Comparative Tracking Index)
Isolation Group
CTI
0.034 min
>400
II
mm
V
1-minute duration
Measured from input terminals to output
terminals, shortest distance through air
Measured from input terminals to output
terminals, shortest distance path along body
Insulation distance through insulation
DIN IEC 112/VDE 0303 Part 1
Material Group (DIN VDE 0110, 1/89, Table I)
1
汚染度 2 および高度≤2000 メータの亀裂と間隙の測定ガイドライン IEC 60950-1 に準拠。
2
所要最小間隔を維持するようにパッドのレイアウトに注意してください。
適用規格
表 5.
UL 1
CSA
VDE 2
Recognized under 1577 Component
Recognition Program1
5000 V rms Isolation Voltage Single
Protection
Approved under CSA Component Acceptance Notice 5A
Certified according to DIN V VDE V 0884-10
(VDE V 0884-10):2006-122
Reinforced insulation per DIN V VDE V 0884-10
(VDE V 0884-10):2006-12, 1250 VPEAK
File E214100
Basic insulation per CSA 60950-1-07 and IEC 60950-1, 810 V
rms (1145 VPEAK) maximum working voltage 3
Reinforced insulation per CSA 60950-1-07 and IEC 60950-1,
405 V rms (583 VPEAK) maximum working voltage3
Reinforced insulation per IEC 60601-1, 250 V rms (353 VPEAK)
maximum working voltage
File 205078
File 2471900-4880-0001
1
UL1577 に従い、絶縁テスト電圧 6,000 V rms 以上を 1 秒間加えて各 AD7402-8 を確認テストします(リーク電流検出規定値 = 15µA)。
2
DIN V VDE V 0884-10 に従い、各 AD7402-8 に 2344 VPEAK 以上の絶縁テスト電圧を 1 秒間加えることによりテストして保証されています(部分放電の検出規定値=5 pC)。
3
汚染度 2 と材料グループ III に対して定格を計算。 AD7402 RI-8-1 パッケージ材料の定格は、CSA により CTI >400 V したがって材料グループ II に規定。
Rev. 0
- 5/20 -
AD7402
データシート
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12 絶縁特性
このアイソレータは、安全性制限値データ以内での電気的絶縁強化に対してのみ有効です。安全性データは、保護回路を使って確実に順
守する必要があります。
表 6.
Description
Symbol
Characteristic
INSTALLATION CLASSIFICATION PER DIN VDE 0110
For Rated Mains Voltage ≤ 300 V rms
For Rated Mains Voltage ≤ 450 V rms
For Rated Mains Voltage ≤ 600 V rms
For Rated Mains Voltage ≤ 1000V rms
I to IV
I to IV
I to IV
I to IV
CLIMATIC CLASSIFICATION
40/105/21
POLLUTION DEGREE (DIN VDE 0110, TABLE 1)
Unit
2
MAXIMUM WORKING INSULATION VOLTAGE
VIORM
1250
VPEAK
INPUT TO OUTPUT TEST VOLTAGE, METHOD B1
VIORM × 1.875 = VPR, 100% Production Test, tm = 1 Second, Partial Discharge < 5 pC
VPD(M)
2344
VPEAK
INPUT TO-OUTPUT TEST VOLTAGE, METHOD A
After Environmental Test Subgroup 1
VIORM × 1.6 = VPR, tm = 60 Seconds, Partial Discharge < 5 pC
After Input and/or Safety Test Subgroup 2/Safety Test Subgroup 3
VIORM × 1.2 = VPR, tm = 60 Seconds, Partial Discharge < 5 pC
VPR(M)
2000
VPEAK
1500
VPEAK
HIGHEST ALLOWABLE OVERVOLTAGE (TRANSIENT OVERVOLTAGE, tTR = 10 Seconds)
VIOTM
8000
VPEAK
SURGE ISOLATION VOLTAGE
1.2 μs Rise Time, 50 μs, 50% Fall Time
VIOSM
12000
VPEAK
SAFETY LIMITING VALUES (MAXIMUM VALUE ALLOWED IN THE EVENT OF A FAILURE, SEE
Figure 3)
Case Temperature
Side 1 (PVDD1) and Side 2 (PVDD2) Power Dissipation
TS
PSO
150
1.19
°C
W
INSULATION RESISTANCE AT TS, VIO = 500 V
RIO
>109
Ω
1
0
0
50
100
150
AMBIENT TEMPERATURE (°C)
200
12898-003
SAFE OPERATING POWER (W)
2
図 3. 温度ディレーティング・カーブ、DIN V VDE V 0884-10 による安全制限値のケース温度に対する依存性
Rev. 0
- 6/20 -
AD7402
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。すべての電圧はそれぞれのグ
ラウンドを基準とします。
表 7.
Parameter
Rating
VDD1 to GND1
VDD2 to GND2
Analog Input Voltage to GND1
Output Voltage to GND2
Input Current to Any Pin Except Supplies1
Operating Temperature Range
Storage Temperature Range
Junction Temperature
Pb-Free Temperature, Soldering
Reflow
ESD
FICDM2
HBM3
−0.3 V to +6.5 V
−0.3 V to +6.5 V
−1 V to VDD1 + 0.3 V
−0.3 V to VDD2 + 0.3 V
±10 mA
−40°C to +105°C
−65°C to +150°C
150°C
最大 100 mA までの過渡電流では SCR のラッチ・アップは生じません。
2
JESD22-C101; RC 回路: 1 Ω、パッケージ容量 (Cpkg); クラス: IV。
3
ESDA/JEDEC JS-001-2011; RC 回路: 1.5 kΩ、100 pF; クラス: 3A。
Parameter
Max
Unit
Constraint
AC Voltage
Bipolar Waveform
1250
VPEAK
Unipolar Waveform
1250
VPEAK
20-year minimum
lifetime (VDE approved
working voltage)
20-year minimum
lifetime
1250
VPEAK
DC Voltage
1
アイソレーション障壁に加わる連続電圧の大きさを意味します。
ESD(静電放電)の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセク
ションに記載する規定値以上での製品動作を定めたものではあ
りません。製品を長時間絶対最大定格状態に置くと製品の信頼
性に影響を与えます。
Rev. 0
20-year minimum
lifetime
ESD の注意
260°C
2 kV
±1250 V
± 4000 V
1
表 8. 最大連続動作電圧 1
- 7/20 -
AD7402
データシート
ピン配置およびピン機能説明
VDD1
1
VIN+
2
AD7402-8
7 MCLKOUT
VIN–
3
TOP VIEW
(Not to Scale)
6 MDAT
GND1
4
5 GND2
12898-004
8 VDD2
図 4.ピン配置
表 9.ピンの機能説明
ピン番号
記号
説明
1
VDD1
4.5 V~5.5 V の電源電圧。これは、AD7402 の絶縁側の電源電圧で GND1 を基準とします。
2
VIN+
正のアナログ入力。
3
VIN−
負のアナログ入力。通常 GND1 へ接続します。
4
GND1
グラウンド 1。これは、絶縁側のすべての回路のグラウンド基準ポイントです。
5
GND2
グラウンド 2。これは、非絶縁側のすべての回路のグラウンド基準ポイントです。
6
MDAT
シリアル・データ出力。1 ビットの変調器出力が、シリアル・データ・ストリームとしてこのピンに出力されます。
ビットは MCLKOUT 入力の立上がりエッジで出力され、 MCLKOUT の次の立下がりエッジで有効になります。
7
MCLKOUT
10 MHz (typ)のマスター・クロック・ロジック出力。変調器からのビット・ストリームは、MCLKOUT の立下がりエッジ
で有効です。
8
VDD2
3 V~5.5 V の電源電圧。これは非絶縁側の電源電圧で GND2 を基準とします。
Rev. 0
- 8/20 -
AD7402
データシート
代表的な性能特性
特に指定がない限り、TA = 25°C、VDD1 = 5 V、VDD2 = 5 V、256 オーバーサンプリング比 (OSR)の sinc3 フィルタを使用。
0
0
fIN = 35.8Hz
SNR = 87.4dB
SINAD = 86dB
THD = –92dB
–20
200mV p-p SINE WAVE ON VDD1
1nF DECOUPLING
–20
–40
MAGNITUDE (dB)
PSRR (dB)
–40
–60
–80
–60
–80
–100
–120
–100
–140
–120
100k
SUPPLY RIPPLE FREQUENCY (Hz)
1M
–180
12898-005
–140
10k
0
5
10
15
FREQUENCY (kHz)
12898-008
–160
図 8. 高速フーリエ変換 (FFT)
図 5. 電源リップル周波数対 PSRR
2.0
0
SINC3 OSR = 256 FILTER
UNFILTERED
–20
1.5
1.0
–80
0.5
0
–0.5
–100
–1.0
–120
–1.5
–140
10k
100k
1M
COMMON-MODE RIPPLE FREQUENCY (Hz)
–2.0
0
10
20
50
60
50
60
70
図 9. DNL 誤差
2.5
90
5.5V
5V
4.5V
80
2.0
1.5
INL ERROR (LSB)
70
60
50
40
30
1.0
0.5
0
–0.5
–1.0
20
–1.5
10
10
100
1k
ANALOG INPUT FREQUENCY (Hz)
–2.0
12898-007
0
0
10
20
30
40
CODE (k)
図 10. INL 誤差
図 7. アナログ入力周波数対 SINAD
- 9/20 -
70
12898-010
SINAD (dB)
40
CODE (k)
図 6. 同相モード・リップル周波数対 CMRR
Rev. 0
30
12898-009
DNL ERROR (LSB)
–60
12898-006
CMRR (dB)
–40
AD7402
データシート
0.3
800
VIN+ = VIN– = 0V
1M SAMPLES
676225
700
0.2
0.1
500
OFFSET (mV)
400
300
0
–0.1
200
159024
VDD1
VDD1
VDD1
VDD1
VDD1
VDD1
161448
–0.2
100
1902
32766
32767
32768
32769
32770
CODE
–0.3
–40
12898-011
1401
0
–25
5
20
35
50
VDD2
VDD2
VDD2
VDD2
VDD2
VDD2
65
= 5.5V
= 5.0V
= 5.5V
= 3.0V
= 5.0V
= 3.3V
80
95
80
95
TEMPERATURE (°C)
図 11. コード中心でのコードのヒストグラム
図 14. オフセットの温度特性
1.5
100
fIN = 35Hz
VDD1
VDD1
VDD1
VDD1
VDD1
VDD1
1.0
GAIN ERROR (mV)
90
SNR AND SINAD (dB)
–10
= 5.5V,
= 5.5V,
= 4.5V,
= 4.5V,
= 5.0V,
= 5.0V,
12898-014
HITS PER CODE (k)
600
80
0.5
= 5.5V,
= 5.5V,
= 4.5V,
= 4.5V,
= 5.0V,
= 5.0V,
VDD2
VDD2
VDD2
VDD2
VDD2
VDD2
= 5.5V
= 5.0V
= 5.5V
= 3.0V
= 5.0V
= 3.3V
0
–0.5
70
–25
–10
5
20
35
50
65
80
95
TEMPERATURE (°C)
12898-012
60
–40
–1.5
–40
–25
–10
5
20
35
50
TEMPERATURE (°C)
65
12898-015
–1.0
SNR
SINAD
図 15.ゲイン誤差の温度特性
図 12. SNR と SINAD の温度特性
35
–60
fIN = 35Hz
30
–70
TA = –40°C
TA = +25°C
TA = +105°C
IDD1 (mA)
–90
20
15
–100
10
THD
SFDR
–120
–40
–25
–10
5
20
35
50
65
TEMPERATURE (°C)
80
5
95
0
4.50
5.00
5.25
VDD1 (V)
図 13. THD と SFDR の温度特性
Rev. 0
4.75
図 16. 様々な温度での VDD1 対 IDD1
- 10/20 -
5.50
12898-016
–110
12898-013
THD AND SFDR (dB)
25
–80
AD7402
データシート
6
27.0
TA = –40°C
TA = +85°C
26.5
TA = –40°C
TA = +25°C
TA = +85°C
TA = +105°C
TA = +25°C
TA = +105°C
26.0
IDD2 (mA)
IDD1 (mA)
25.5
25.0
5
24.5
24.0
–125
0
VIN+ DC INPUT (mV)
125
4
–250
12898-017
23.0
–250
250
125
250
図 19. 様々な温度での VIN+ DC 入力対 IDD2
10
8
0
VIN+ DC INPUT (mV)
図 17. 様々な温度での VIN+ DC 入力対 IDD1
9
–125
12898-019
23.5
30
TA = –40°C
TA = +25°C
TA = +105°C
20
7
IIN+ (µA)
IDD2 (mA)
10
6
5
4
0
–10
3
2
–20
3.5
4.0
4.5
5.0
VDD2 (V)
5.5
–30
–320
–240
–160
–80
0
80
160
240
320
VIN+ DC INPUT (mV)
図 18. 様々な温度での VDD2 対 IDD2
12898-020
0
3.0
12898-018
1
図 20. VIN+ DC 入力対 IIN+
10.5
VDD1 = 4.5V
VDD1 = 5.0V
VDD1 = 5.5V
CLOCK FREQUENCY (MHz)
10.4
10.3
10.2
10.1
10
9.9
9.8
9.6
–40
–25
–10
5
20
35
50
65
80
95
TEMPERATURE (°C)
図 21. 様々な電源電圧でのクロック周波数の温度特性
Rev. 0
- 11/20 -
12898-021
9.7
AD7402
データシート
用語
微分非直線性(DNL)
ADC の 2 つの隣接コード間における 1LSB 変化の測定値と理論
値の差を意味します。
全高調波歪み(THD)
THD は高調波の rms 値総和と基本波の比です。AD7402 の場合、
次式で与えられます。
積分非直線性(INL)
ADC 伝達関数の両端を結ぶ直線からの最大許容誤差です。伝達
関数の両端とは、16 ビット・レベルのコード 7168 に対する負
フルスケール −250 mV (VIN+ − VIN−)と、16 ビット・レベルの
コード 58,368 に対する正フルスケール +250 mV (VIN+ − VIN−)を
意味します。
オフセット誤差
オフセット誤差は、理論値 VIN+ − VIN− ( = 0 V)からのミッドス
ケール・コード (16 ビット・レベルの 32,768)の差を意味します。
ゲイン誤差
ゲイン誤差には正のフルスケール・ゲイン誤差と負のフルス
ケール・ゲイン誤差が含まれます。正のフルスケール・ゲイン誤
差は、オフセット誤差調整後の理論値 VIN+ − VIN− ( = 250 mV)に
対する正のフルスケール・コード規定値(16 ビット・レベルの
58,368)の偏差を表します。負のフルスケール・ゲイン誤差は、
オフセット誤差調整後の理論値 VIN+ − VIN− ( = -250 mV)に対する
負のフルスケール・コード規定値 (16 ビット・レベルの 7168)の
偏差を表します。
信号対ノイズおよび歪み比(SINAD)
SINAD は、A/D コンバータ出力での信号対(ノイズ+歪み)比の測
定値です。信号は正弦波の rms 値で、ノイズはサンプリング周
波数の 1/2 (fS/2)までのすべての非基本波信号の rms 和です(DC
以外の高調波を含む)。
信号対ノイズ比(SNR)
SNR は、ADC 出力での信号のノイズに対する測定された比です。
信号は基本波の rms 振幅で表します。ノイズは 1/2 サンプリング
周波数(fS/2)までのすべての非高調波の和で表します(DC を除く)。
この比はデジタル化処理の量子化レベル数に依存し、レベル数
が大きいほど、量子化ノイズは小さくなります。正弦波を入力
した場合の、理想 N ビット・コンバータに対する信号対ノイズ
比の理論値は次式で表されます。
V22 + V32 + V42 + V52 + V62
V1
ここで、
V1 は基本波の rms 振幅。
V2、V3、V4、V5、V6 は、2 次~6 次の高調波の rms 振幅。
ピーク高調波またはスプリアス・ノイズ (SFDR)
ピーク高調波またはスプリアス・ノイズは、ADC 出力スペクト
ル内の(DC を除いて fS/2 まで)次に大きい成分の rms 値の、基本
波 rms 値に対する比として定義されます。通常、この仕様の値
はスペクトル内の最大の高調波により決定されますが、高調波
がノイズ・フロアに埋めこまれている ADC の場合は、ノイズ・
ピークにより決定されます。
実効ビット数(ENOB)
ENOB は次式で定義されます。
ENOB = (SINAD − 1.76)/6.02 ビット
ノイズ・フリー・コード分解能(NFCR)
ノイズ・フリー・コード分解能は、コード・フリッカが存在し
ない分解能をビット数で表します。N ビット・コンバータのノ
イズ・フリー・コード分解能は次式で定義されます。
ノイズ・フリー・コード分解能(ビット数) = log2(2N/ピーク to
ピーク・ノイズ)
ピーク to ピーク・ノイズ( ビット数)は、VIN+ = VIN− = 0 V で測定
されます。
同相モード除去比(CMRR)
CMRR は、 ±250 mV 周波数 f の ADC 出力の電力と、周波数 fS
の同相モード電圧 VIN+と VIN−に加えられた+250 mV ピーク to
ピーク正弦波の電力の比として定義され、次式で表されます。
CMRR (dB) = 10 log(Pf/PfS)
信号対ノイズ比 = (6.02N + 1.76) dB
したがって、12 ビット・コンバータの場合、 SNR は 74 dB にな
ります。
アイソレーション過渡電圧耐性
アイソレーション過渡電圧耐性は、クロックまたはデータの破
壊なしでアイソレーション境界に跨って加えることができる過
渡電圧パルスの立上がりレートと立下がりレートを規定します。
AD7402 は、100 kHz の過渡電圧パルス周波数でテストされまし
た。
Rev. 0
THD (dB) = 20 log
ここで、
Pf は ADC 出力での周波数(f)の電力。
PfS は、ADC 出力での周波数 fS の電力。
電源変動除去比(PSRR)
電源変動はフルスケール変化に影響しますが、コンバータの直
線性には影響を与えません。PSRR は、電源電圧の公称値から
の変化により発生する規定フルスケール (±250 mV)変化ポイン
トの最大変化を表します。
- 12/20 -
AD7402
データシート
動作原理
回路説明
AD7402 絶縁型 Σ-Δ 変調器は、アナログ入力信号を高速 (最大 10
MHz )な 1 ビットのデータ・ストリームに変換します。変調器か
ら出力される時間平均 1 ビット・データは、入力信号に比例し
ます。図 22 に、代表的なアプリケーション回路を示します。こ
こでは、AD7402 を使ってアナログ入力(電流検出抵抗すなわち
シャント)とデジタル出力との間が絶縁され、デジタル出力はそ
の後デジタル・フィルタで処理されて N ビット・ワードになり
ます。
アナログ入力
AD7402 の差動アナログ入力は、スイッチド・キャパシタ回路
で構成されています。この回路は、入力信号を 1 ビットの出力
ストリームにデジタル化する 2 次変調器ステージで構成されて
います。サンプル・クロック (MCLKOUT)は、変換プロセスと
出力データ・フレーム・クロックのクロック信号として使われ
ます。このクロック・ソースは、AD7402 に内蔵されています。
アナログ入力信号は変調器により連続的にサンプルされ、内蔵
リファレンス電圧と比較されます。時間に対して正確にアナロ
グ入力を表すデジタル・ストリームがコンバータ出力に現れま
す (図 23 参照)。
0 V の差動信号は、MDAT 出力ピンで理論的には 1 と 0 が交互
に繰り返されるストリームになります。この出力は、時間の
50%がハイ・レベルで時間の 50%がロー・レベルになります。
250 mV の差動入力から、時間の 89.06% がハイ・レベルになる
1 と 0 のストリームが発生します。-250 mV の差動入力から、時
間の 10.94% がハイ・レベルになる 1 と 0 のストリームが発生し
ます。
320 mV の差動入力からは、理論的にすべて 1 のストリームが発
生します。-320 mV の差動入力からは、理論的にすべて 0 のス
トリームが発生します。絶対フルスケール範囲は±320 mV で、
規定フルスケール性能範囲は±250 mV です( 表 10)。
表 10. アナログ入力範囲
Analog Input
Voltage Input (mV)
Positive Full-Scale Value
Positive Specified Performance Input
Zero
Negative Specified Performance Input
Negative Full-Scale Value
+320
+250
0
−250
−320
FLOATING
POWER SUPPLY
+400V
NONISOLATED
5V/3.3V
GATED
DRIVE
CIRCUIT
VDD1
AD7402
VDD2
VDD
MDAT
MDAT
DECODER MCLKOUT
MCLK
SINC3 FILTER*
5.1V
220pF
10Ω
MOTOR
CS
VIN+
10Ω
RSHUNT
FLOATING
POWER SUPPLY
220pF
VIN–
Σ-Δ
MOD/
ENCODER
SCLK
SDAT
100nF
10µF 1nF
GND1
GND2
GND
*THIS FILTER IS IMPLEMENTED
WITH AN FPGA OR DSP
–400V
図 22.代表的なアプリケーション回路
MODULATOR OUTPUT
–FS ANALOG INPUT
ANALOG INPUT
図 23. アナログ入力対変調器出力
Rev. 0
- 13/20 -
12898-023
+FS ANALOG INPUT
12898-022
GATED
DRIVE
CIRCUIT
AD7402
データシート
元の情報を復元するときは、この出力をデジタル的にフィルタ
およびデシメーションする必要があります。sinc3 フィルタは 2
次変調器である AD7402 変調器より 1 次高いため、このフィルタ
の使用が推奨されます。 256 のデシメーション・レートを使用
すると、16 ビット・ワード・レートは 39 kSPS になります。sinc
フィルタ構成の詳細については、デジタル・フィルタのセク
ションを参照してください。図 24 に、16 ビット出力に対する
AD7402 の伝達関数を示します。
差動入力
変調器へのアナログ入力は、スイッチド・キャパシタ設計に
なっています。アナログ信号は、直線性の優れたサンプリン
グ・コンデンサにより電荷に変換されます。アナログ入力の簡
略化した等価回路図を図 25 に示します。アナログ入力を駆動す
る信号源は、MCLKOUT の 1/2 サイクルごとにサンプリング・コ
ンデンサに電荷を供給して、次の 1/2 サイクルで必要とされる精
度で安定する必要があります。
φA
65535
VIN+
300Ω
φB
1.9pF
φA
1.9pF
58368
VIN–
MCLKIN
φB
φA φB φA φB
7168
12898-025
ADC CODE
SPECIFIED RANGE
300Ω
図 25. アナログ入力の等価回路
AD7402 はアナログ入力間の差動電圧をサンプルするため、各
入力で同相モード・ノイズが小さい入力回路により低ノイズ性
能を維持します。
–320mV
–250mV
ANALOG INPUT
+250mV +320mV
12898-024
0
デジタル出力
図 24. フィルタおよびデシメーション付きの 16 ビット伝達関数
Rev. 0
AD7402 MDAT 出力ドライバは、スルーレートを制限したドラ
イバです。このドライバの電磁放出は小さくなるため、伝導と
放射による電磁干渉が小さくなります。
- 14/20 -
AD7402
データシート
アプリケーション情報
90
電流検出アプリケーション
AD7402は、シャント抵抗 (RSHUNT)両端の電圧をモニタする電流
検出アプリケーションに最適です。外付けシャント抵抗を流れ
る負荷電流により、AD7402の入力ピンに電圧が発生します。
AD7402は、電流検出抵抗のアナログ入力とデジタル出力との間
で絶縁を実現します。適切なシャント抵抗値を選択すると、
様々な電流範囲をモニタすることができます。
85
SINAD (dB)
80
RSHUNT の選択
fIN = 35Hz
VDD1 = 5V
VDD2 = 5V
TA = 25°C
75
11-BIT
ENOB
70
12-BIT
ENOB
AD7402 と組み合わせて使われるシャント抵抗値(RSHUNT)は、ア
プリケーション固有の電圧、電流、電源の条件によって決定さ
れます。抵抗が小さいと消費電力が小さくなり、インダクタンス
が小さい抵抗を使うと電圧スパイクの誘導を防止でき、抵抗偏
差が小さいと電流変動が小さくなります。選択する最終値は、
低消費電力と精度との間の兼ね合いにより決定されます。抵抗
値が大きいと、ADC のフル性能入力範囲を使うため、最大 SNR
性能を実現します。抵抗値が小さいと消費電力が小さくなりま
すが、フル性能入力範囲を使用しません。ただし、AD7402 は
低い入力信号レベルでも優れた性能を提供するため、小さい値
のシャント抵抗を使ってシステム性能を維持することができま
す。
13-BIT
ENOB
14-BIT
ENOB
60
200
100
150
50
VIN+ AC INPUT SIGNAL AMPLITUDE (mV)
0
250
12898-026
65
図 26. VIN+ AC 入力信号振幅対 SINAD
2.0
DC INPUT
100k SAMPLES PER DATA POINT
1.8
1.6
RMS NOISE (LSB)
シャント抵抗を選択するときは、シャントを流れる電流を先に
決定します。3 相誘導モーターのシャント電流は次式で表され
ます。
PW
IRMS =
1.73 × V × EF × PF
1.4
1.2
1.0
0.8
0.6
ここで、
IRMS はモーター位相電流 (A rms)。
PW はモーター電力 (W)。
V はモーター電源電圧 (V ac)。
EF はモーター効率 (%)。
PF は力率 (%)。
0.4
0
–250
–170
–90
–10
70
150
RMS NOISE (LSB)
シャント・ピーク検出電流 ISENSE を決めるときは、モーター相
電流とシステムで発生する可能性のある過負荷を考慮してくだ
さい。ピーク検出電流が既知の場合、AD7402 の電圧範囲 (±250
mV)をピーク検出電流で除算すると最大シャント値が求まりま
す。
シャント抵抗の消費電力が大き過ぎる場合は、シャント抵抗を
小さくできますが、ADC 入力範囲が小さくなります。図 26 に、
様々な入力信号振幅に対して、AD7402 の SINAD 性能特性と分
解能の ENOB を示します。図 27 に、DC 入力信号振幅に対する
rms ノイズ性能を示します。AD7402 の優れた性能により、狭い
入力信号範囲でも小さいシャント値の使用が可能ですが、同時
に高レベルの性能とシステム全体の効率も維持することができ
ます。
230
12898-027
0.2
図 27. VIN+ DC 入力信号振幅対 RMS ノイズ
RSHUNTではI2Rの消費電力を許容する必要があります。抵抗の電
力定格を超えると、抵抗値がドリフトするか、抵抗が壊れて断
線が生じるおそれがあります。この断線が原因で、AD7402のピ
ン間差動電圧が絶対最大定格を超えてしまうことがあります。
ISENSE が大きな高周波成分を持つ場合には、低インダクタンスの
抵抗を選択してください。
電圧検出アプリケーション
AD7402 は、絶縁型電圧モニタリングにも使用することができ
ます。例えば、モーター・コントロール・アプリケーションで、
バス電圧の検出に使用することができます。被モニタ電圧が
AD7402 の規定アナログ入力範囲を超えるアプリケーションで
は、分圧回路を使って被電圧モニタを所要範囲まで小さくする
ことができます。
入力フィルタ
シャント抵抗両端電圧を直接測定する代表的な使用ケースでは、
各入力にシンプルな RC ローパス・フィルタを使い、シャント
抵抗の両端に AD7402 を直接接続することができます。
Rev. 0
- 15/20 -
AD7402
データシート
最適性能を実現するために差動入力の駆動に推奨される回路構成
を図 28 に示します。両アナログ入力ピンに RC ローパス・フィ
ルタを接続します。抵抗とコンデンサの推奨値は、それぞれ 10
Ω と 220 pF です。可能な場合、各アナログ入力のソース・イン
ピーダンスを一致させてオフセットを小さくします。
デシメーション・レートが高いほど、スループットの低いソ
リューションになります。
100
fIN = 35Hz
90
80
70
C
R
SNR (dB)
VIN+
AD7402
R
12898-028
VIN–
50
40
30
SINC1
SINC2
SINC3
SINC4
20
図 28. RC ローパス・フィルタ入力回路
10
12898-031
C
60
0
AD7402 の入力フィルタ構成は、図 28 のローパス構成に限定さ
れません。図 29 の差動 RC フィルタ構成も優れた性能を実現し
ます。抵抗とコンデンサの推奨値は、それぞれ 22 Ω と 47 pF で
す。
10
100
DECIMATION RATE
図 31. 様々な Sincx フィルタ次数での
デシメーション・レート対 SNR
R
VIN+
AD7402 には sinc3 フィルタの使用が推奨されます。このフィル
タは、フィールド・プログラマブル・ゲート・アレイ (FPGA)ま
たはデジタル信号プロセッサ (DSP)を使って実現することがで
きます。
AD7402
12898-029
C
R
VIN–
図 29. 差動 RC フィルタ回路
sinc フィルタの伝達関数は式 1 で表されます。
 1 (1− Z − DR ) 

H ( z) =
−1 
 DR (1− Z ) 
図 30 に、様々な抵抗値とコンデンサ値での、図 28 と図 29 に示
す入力フィルタ構成の代表的性能の比較を示します。
95
fIN = 35Hz
85
sinc フィルタのスループット・レートは、変調器クロックと選
択するデシメーション・レートにより決定されます。
80
SNR (dB)
(1)
ここで、
DR はデシメーション・レート。
N は sinc フィルタの次数。
90
75
Throughput =
70
65
55
(2)
デシメーション・レートが高くなると、sinc フィルタから出力
されるデータ・サイズが大きくなります。出力データ・サイズ
は式 3 で表されます。上位 16 ビットを使って 16 ビットの結果
を返します。
100
DECIMATION RATE
12898-030
10Ω, 220pF
DIFFERENTIAL 22Ω, 47pF
DIFFERENTIAL 22Ω, 10nF
50
45
10
MCLK
DR
ここで、MCLK は変調器クロック周波数。
60
データ・サイズ = N × log2 DR
図 30. 様々な抵抗値とコンデンサ値での、異なるフィルタ構成
に対するデシメーション・レート対 SNR
デジタル・フィルタ
(3)
sinc3 フィルタの場合、 −3 dB フィルタ応答ポイントは式 1 の
フィルタ伝達関数から求めることができ、スループット・レー
トの 0.262 倍になります。3 次 sinc フィルタのフィルタ特性を表
11 に示します。
表 11. 10 MHz に対する Sinc3 フィルタの特性
AD7402 出力は、連続的なデジタル・ビット・ストリームです。
元の入力信号情報を復元するときは、この出力ビット・スト
リームをデジタル的にフィルタおよびデシメーションする必要
があります。シンプルなため sinc フィルタの使用が推奨されま
す。sinc3 フィルタは 2 次変調器である AD7402 変調器より 1 次
高いため、このフィルタの使用が推奨されます。
選択するフィルタ・タイプ、デシメーション・レート、使用する
変調器クロックにより、システム全体の分解能とスループット・
レートが決定されます。デシメーション・レートが高いほど、
システム精度が向上しますが(図 31)、精度とスループット・
レートの間のトレードオフが必要になります。
Rev. 0
N
Decimation
Ratio (DR)
Throughput
Rate (kHz)
Output Data
Size (Bits)
Filter Response
(kHz)
32
64
128
256
512
312.5
156.2
78.1
39.1
19.55
15
18
21
24
27
81.8
40.9
20.4
10.2
5.1
- 16/20 -
AD7402
データシート
次の Verilog コードは、Xilinx® Spartan®-6 FPGA 上での sinc3
フィルタの実現例を示します。データの読出しは負のクロッ
ク・エッジであることに注意してください。負のクロック・
エッジでデータを読込むことが推奨されます。このコードは、
32~4096 のデシメーション・レートに対応できるように変更す
ることができます。
module dec256sinc24b
(
input mclk1, /* used to clk filter */
input reset, /* used to reset filter */
input mdata1, /* input data to be filtered */
output reg [15:0] DATA, /* filtered output */
output reg data_en,
input [15:0] dec_rate
);
/* Data is read on negative clk edge */
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
ip_data1;
acc1;
acc2;
acc3;
acc3_d2;
diff1;
diff2;
diff3;
diff1_d;
diff2_d;
reg [15:0] word_count;
reg word_clk;
reg enable;
/*Perform the Sinc
always @ (mdata1)
if(mdata1==0)
ip_data1 <=
/* change 0
*/
else
ip_data1 <=
action*/
37'd0;
to a -1 for twos complement
37'd1;
/*Accumulator (Integrator)
Perform the accumulation (IIR) at the speed of
the modulator.
Z = one sample delay MCLKOUT = modulators
conversion bit rate */
end
/*decimation stage (MCLKOUT/WORD_CLK) */
always @ (negedge mclk1, posedge reset)
begin
if (reset)
word_count <= 16'd0;
else
begin
if ( word_count == dec_rate - 1 )
word_count <= 16'd0;
else
word_count <= word_count +
16'b1;
end
end
always @ ( negedge mclk1, posedge reset )
begin
if ( reset )
word_clk <= 1'b0;
else
begin
if ( word_count == dec_rate/2 1 )
word_clk <= 1'b1;
else if ( word_count == dec_rate
- 1 )
word_clk <= 1'b0;
end
end
/*Differentiator (including decimation stage)
Perform the differentiation stage (FIR) at a
lower speed.
Z = one sample delay WORD_CLK = output word
rate */
DIFF1
+
–
IP_DATA1
Z
+
Z
+
Z
ACC3+
+
Z–1
12898-032
ACC2+
ACC1+
always @ (negedge mclk1, posedge reset)
begin
if (reset)
begin
/* initialize acc registers on
*/
acc1 <= 37'd0;
acc2 <= 37'd0;
DIFF2
+
–
Z–1
DIFF3
–
Z–1
WORD_CLK
図 32. アキュムレータ
Rev. 0
+
ACC3
MCLKIN
12898-033
reg
reg
reg
reg
reg
reg
reg
reg
reg
reg
acc3 <= 37'd0;
end
else
begin
/*perform accumulation process */
acc1 <= acc1 + ip_data1;
acc2 <= acc2 + acc1;
acc3 <= acc3 + acc2;
end
図 33. 微分器
reset
always @ (negedge word_clk, posedge reset)
begin
if(reset)
begin
acc3_d2 <= 37'd0;
diff1_d <= 37'd0;
diff2_d <= 37'd0;
- 17/20 -
AD7402
データシート
diff1 <= 37'd0;
diff2 <= 37'd0;
diff3 <= 37'd0;
end
default:begin
DATA <= (diff3[24:8]
17'h10000) ? 16'hFFFF : diff3[23:8];
end
endcase
end
else
begin
==
end
diff1 <= acc3 - acc3_d2;
diff2 <= diff1 - diff1_d;
diff3 <= diff2 - diff2_d;
acc3_d2 <= acc3;
diff1_d <= diff1;
diff2_d <= diff2;
end
end
/* Clock the Sinc output into
register
WORD_CLK = output word rate */
an
output
DIFF3
DATA
12898-034
WORD_CLK
図 34. Sinc3 出力から出力レジスタへのクロック駆動
always @ (negedge word_clk )
begin
/* Synchronize Data Output*/
always@ (negedge mclk1, posedge reset )
begin
if ( reset )
begin
data_en <= 1'b0;
enable <= 1'b1;
end
else
begin
if ( (word_count == dec_rate/2 1) && enable )
begin
data_en <= 1'b1;
enable <= 1'b0;
end
else if ( (word_count == dec_rate
- 1) && ~enable )
begin
data_en <= 1'b0;
enable <= 1'b1;
end
else
data_en <= 1'b0;
end
case ( dec_rate )
16'd32:begin
DATA <= (diff3[15:0]
16'h8000) ? 16'hFFFF : {diff3[14:0], 1'b0};
end
16'd64:begin
DATA <= (diff3[18:2]
17'h10000) ? 16'hFFFF : diff3[17:2];
end
16'd128:begin
DATA <= (diff3[21:5]
17'h10000) ? 16'hFFFF : diff3[20:5];
end
16'd256:begin
DATA <= (diff3[24:8]
17'h10000) ? 16'hFFFF : diff3[23:8];
end
16'd512:begin
DATA <= (diff3[27:11]
17'h10000) ? 16'hFFFF : diff3[26:11];
end
16'd1024:begin
DATA <= (diff3[30:14]
17'h10000) ? 16'hFFFF : diff3[29:14];
end
16'd2048:begin
DATA <= (diff3[33:17]
17'h10000) ? 16'hFFFF : diff3[32:17];
end
16'd4096:begin
DATA <= (diff3[36:20]
17'h10000) ? 16'hFFFF : diff3[35:20];
Rev. 0
end
==
endmodule
==
==
==
==
==
==
==
- 18/20 -
AD7402
データシート
電源の注意事項
絶縁寿命
AD7402 には、5 V VDD1 電源が必要で、これの実現には種々の
方法があります。1 つの方法は、ADuM6000 のような絶縁型
DC/DC コンバータを使う方法です。この方法では、アイソレー
ション障壁を跨いで 5 V の安定化 DC 電源を提供します。
ADuM6000 の固有アイソレーションは AD7402 より低いことに注
意してください。
すべての絶縁構造は、十分長い期間にわたって電圧ストレスを
受けるとブレークダウンします。絶縁性能の低下率は、絶縁に
加えられる電圧波形の特性に依存します。アナログ・デバイセ
ズは、規制当局が行うテストの他に、広範囲なセットの評価を
実施して AD7402 の絶縁構造の寿命を測定しています。
連続アイソレーション電圧について AD7402 に対しこれらのテ
ストを実施しました。故障の発生を加速するため、通常使用の
電圧を超えるテスト電圧を選択しました。これらのユニットの
故障までの時間を記録して、加速係数の計算に使用しました。
これらの係数を使って、通常動作条件での故障までの時間を計
算しました。表 8 に示す値は、次の 2 つの値より小さくなって
います。
VDD2
図 35. ADuM6000 絶縁型 5 V DC/DC レギュレータの例
もう 1 つの方法は、ADP2441 のような降圧 DC/DC レギュレータ
を使ってアイソレーション障壁の高電圧側で DC 電源を安定化す
る方法です。
•
VDE 認定 最大動作電圧
AD7402 の寿命は、アイソレーション障壁に加えられる波形の
タイプに依存します。iCoupler 絶縁構造は、波形がバイポーラ
AC、ユニポーラ AC、DC のいずれであるかに応じて、異なる
ストレスを受けます。図 37、図 38、図 39 に、これらのアイソ
レーション電圧波形を示します。
RATED PEAK VOLTAGE
VDD2 5V DIGITAL
0V
図 37. バイポーラ AC 波形、50 Hz または 60 Hz
図 36. ADP2441 降圧 DC/DC レギュレータの例
RATED PEAK VOLTAGE
グラウンド接続とレイアウト
VDD1 電源を 10 µF のコンデンサと 1 nF のコンデンサの並列接続
で GND1 へデカップリングすることが推奨されます。VDD2 電源
は 100 nF の値で GND2 へデカップリングしてください。高い同
相モード過渡電圧が発生するアプリケーションでは、アイソ
レーション障壁を通過するボード結合が最小になるように注意
する必要があります。さらに、すべての結合もデバイス側のす
べてのピンで等しく発生するようにボード・レイアウトを設計
してください。この注意を怠ると、ピン間で発生する電位差が
デバイスの絶対最大定格を超えてしまい、ラッチアップまたは
恒久的な損傷が発生するおそれがあります。すべてのデカップ
リング・コンデンサは、できるだけ電源ピンの近くに配置して
ください。
アナログ入力の直列抵抗を小さくして、特に高温での歪みの影
響を回避してください。可能な場合、各アナログ入力のソー
ス・インピーダンスを一致させてオフセットを小さくします。
アナログ入力のプリント回路ボード (PCB) パターンの不一致と
熱電対効果をチェックしてオフセット・ドリフトを小さくして
ください。
Rev. 0
12898-037
5V VDD1
少なくとも連続使用寿命 20 年を保証する値
- 19/20 -
12898-038
DC-TO-DC
SWITCHING
REGULATOR
•
12898-036
ADP2441
AD7402
ISOLATION
BARRIER
4.5V TO 36V
アナログ・デバイセズは、定格連続動作電圧より高い電圧レベ
ルを使った加速寿命テストを実施しています。複数の動作条件
に対して、寿命を縮める係数を求めました。これらの係数を使
うと、実際の動作電圧での故障までの時間を計算することがで
きます。表 8 に、バイポーラ AC 動作条件下で 20 年のサービス
寿命に対するピーク電圧と最大 VDE 認定動作電圧を示します。
0V
図 38. ユニポーラ AC 波形、50 Hz または 60 Hz
RATED PEAK VOLTAGE
12898-039
DC-TO-DC
CONVERTER
5V DIGITAL
12898-035
VDD1
AD7402
5V ISO
ADuM6000
ISOLATION
BARRIER
0V
図 39. DC 波形
AD7402
データシート
外形寸法
6.05
5.85
5.65
8
5
7.60
7.50
7.40
1
4
2.45
2.35
2.25
0.30
0.20
0.10
COPLANARITY
0.10
2.65
2.50
2.35
1.27 BSC
0.51
0.41
0.31
0.75
0.50
0.25
1.04
BSC
SEATING
PLANE
0.75
0.58
0.40
45°
8°
0°
0.33
0.27
0.20
09-17-2014-B
PIN 1
MARK
10.51
10.31
10.11
図 40. 8 ピン沿面距離強化型標準スモール・アウトライン・パッケージ [SOIC_IC]
ワイド・ボディ
(RI-8-1)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
AD7402-8BRIZ
AD7402-8BRIZ-RL
AD7402-8BRIZ-RL7
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
8-Lead Standard Small Outline Package, with Increased Creepage [SOIC_IC]
8-Lead Standard Small Outline Package, with Increased Creepage [SOIC_IC]
8-Lead Standard Small Outline Package, with Increased Creepage [SOIC_IC]
RI-8-1
RI-8-1
RI-8-1
1
Z = RoHS 準拠製品。
Rev. 0
- 20/20 -
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