Stratix Vデバイスのクロック・ネットワークおよび PLL

Stratix Vデバイスのクロック・ネットワークおよび PLL
4.Stratix V デバイスのクロック・
ネットワークおよび PLL
December 2010
SV51005-1.2
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際
には、最新の英語版で内容をご確認ください。
SV51005-1.2
この章では、Stratix® V デバイスの階層的なクロック・ネットワークおよび最先端の
機能を備えた PLL(Phase-Locked Loop)について説明します。また、PLL カウン
タ、クロック周波数および位相シフトのリアルタイム・リコンフィギュレーション
についても説明しています。リコンフィギュレーション機能により、PLL 出力周波
数をスイープし、出力クロック位相シフトをダイナミックに調整することが可能で
す。Quartus® II ソフトウェアにより、PLL およびその機能を外部デバイスなしで使
用できます。
この章は、以下の項で構成されています。
■
4-1 ページの「Stratix V デバイスのクロック・ネットワーク」
■
4-17 ページの「Stratix V PLL」
Stratix V デバイスのクロック・ネットワーク
Stratix V デバイスで使用能なグローバル・クロック・ネットワーク(GCLK)、リー
ジョナル・クロック・ネットワーク(RCLK)、およびペリフェリ・クロック・ネッ
トワーク(PLCK)は、階層クロック構造に編成されます。クロック・ネットワーク
は、Stratix V デバイス内で最大 417 の固有クロック・ドメイン(16 GCLK + 92
RCLK + 309 PCLK)を提供し、デバイスのエリアあたり最大 122 の固有 GCLK、
RCLK、PCLK クロック・ソース(16 GCLK + 23 RCLK + 83 PCLK)が可能です。
表 4-1 に、Stratix V デバイスで利用できるクロックリソースを示します。
表 4-1. Stratix V デバイスのクロック・リソース — 暫定値
クロック・リソース
利用可能なリソース数
クロック・リソースのソース
48 シングル・エンド(24 差動)(1)
または
56 シングル・エンド(28 差動)(2)
CLK[0..23]p ピンおよび CLK[0..23]n ピン (1)
CLK[0..27]p ピンおよび CLK[0..27]n ピン (2)
GCLK ネットワーク
16
CLK[0..27]pピン、CLK[0..27]n ピン、PLLクロック
出力、およびロジック・アレイ
RCLK ネットワーク
92
CLK[0..27]p ピン、CLK[0..27]n ピン、PLL クロック
出力、およびロジック・アレイ
PCLK ネットワーク
228、282、306、および 309 (3)
DPA クロック出力、PLD トランシーバ・インタ
フェース・クロック、
I/O ピン、およびロジック・アレイ
エリアあたりの
GCLK および RCLK
39
16 GCLK + 23 RCLK
クロック入力ピン
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Startix V デバイス・ハンドブック
2011 年 5 月
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
4–2
表 4-1. Stratix V デバイスのクロック・リソース — 暫定値
クロック・リソース
デバイスあたりの
GCLK および RCLK
利用可能なリソース数
クロック・リソースのソース
108
16 GCLK + 92 RCLK
表 4-1 の注:
(1) これは、5SGSD6、5SGSD8T 以外のすべての Stratix V デバイスに適用されます。
(2) これは、5SGSD6 および 5SGSD8 デバイスにのみ適用されます。
(3) 5SGXA3 および 5SGXA4 デバイスには 228 の PCLK があります。5SGXB5 および 5SGXB6 デバイスには 282 の PCLK があり
ます。306 PCLKs in 5SGXA5 および 5SGXA7 デバイスには 306 の PCLK があります。5SGSD6 および 5SGSD8 デバイスには
309 の PCLK があります。
Stratix V デバイスは、GCLK ネットワークまたは RCLK ネットワークのいずれかを
ドライブ可能な、最大 56 本の専用シングルエンド・クロック・ピン、または 28 本
の専用差動クロック・ピン(CLK[0..27]p と CLK[0..27]n)を備えています。9 ペー
ジの表 4-2 および 10 ページの表 4-3 に、それぞれ GCLK ネットワークおよび
RCLK ネットワークへのクロック入力ピンの接続を示します。
f クロック入力ピンを接続する方法について詳しくは、「Stratix V Device Family Pin
Connection Guidelines」を参照してください。
グローバル・クロック・ネットワーク(GCLK)
Stratix V デバイスは、デバイス全体を通じてドライブ可能な最大 16 の GCLK を提供
し、これらのクロックはアダプティブ・ロジック・モジュール(ALM)、デジタル信
号処理(DSP)ブロック、エンベデッド・メモリ・ブロック、PLL などの機能ブ
ロックに対する低スキュー・クロック・ソースとして機能します。Stratix V デバイス
の I/O エレメント(IOE)と内部ロジックは、GCLK をドライブして、内部で生成さ
れるグローバル・クロック、および同期クリアまたは非同期クリアやクロック・イ
ネーブルなど、その他の高ファンアウト・コントロール信号を生成することもでき
ます。
図 4-1 に、Stratix V デバイスの GCLK ネットワークを示します。
図 4-1. GCLK ネットワーク
GCLK[12..15]
GCLK[0..3]
Q1
Q4
Q2
Q3
GCLK[8..11]
GCLK[4..7]
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Stratix V デバイスのクロック・ネットワーク
4–3
リージョナル・クロック・ネットワーク(RCLK)
RCLK はそれ自身がドライブするエリアにのみ属します。RCLK ネットワークは、
デバイスの 1 つのエリア内に含まれるロジックに対して、最小のクロック遅延とス
キューを実現します。Stratix V デバイスの特定のエリア内の I/O エレメントと内部ロ
ジックは、RCLK をドライブして、内部で生成されるリージョナル・クロック、お
よび同期クリアまたは非同期クリアやクロック・イネーブルなど、その他の高ファ
ンアウト・コントロール信号を生成することもできます。
図 4-2 に、Stratix V デバイスの RCLK ネットワークを示します。
図 4-2. RCLK ネットワーク
RCLK[9..0]
RCLK[19..10]
RCLK[45..40]
RCLK[51..46]
RCLK[70..64]
RCLK[77..71]
Q1
Q2
Q4
Q3
RCLK[91..85]
RCLK[84..78]
RCLK[63..58]
RCLK[57..52]
RCLK[39..30]
RCLK[29..20]
ペリフェラル・クロック・ネットワーク(PCLK)
図 4-3 ~ 5 ページの図 4-6 に示す PCLK ネットワークは、StratixIV デバイスの周辺
からドライブされる個々のクロック・ネットワークの集合です。PCLK は配線方向に
よって、上または下から始まる「垂直 PCLK」、および左または右から始まる「水平
PCLK」に分類されています。DPA ブロック、PLD トランシーバ・インタフェース・
クロック、I/O ピン、および内部ロジックからのクロック出力により、PCLK ネット
ワークをドライブできます。
PCLK は、GCLK および RCLK ネットワークと比べるとスキューが高いです。PCLK
は汎用配線に使用して、Stratix V デバイスの内外に信号をドライブできます。
PCLK ネットワークの適正なクロック・ソースは、DPA ブロック、PLD トランシー
バ・インタフェース・クロック、水平方向の I/O ピン、および内部ロジックからの
クロック出力です。
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Stratix V デバイスのクロック・ネットワーク
4–4
Horizontal
PCLK[24..35]
Horizontal
PCLK[36..47]
Vertical
PCLK[20..39]
Vertical PCLK[106..118]
Horizontal
PCLK[12..23]
Q1
Q2
Q4
Q3
Vertical PCLK[53..65]
Horizontal
PCLK[0..11]
Vertical PCLK[40..52]
Vertical
PCLK[0..19]
Vertical PCLK[119..131]
図 4-3. PCLK ネットワーク —5SGXA3 および 5SGXA4 デバイス
Vertical
PCLK[86..105]
Horizontal
PCLK[84..95]
Horizontal
PCLK[72..83]
Horizontal
PCLK[60..71]
Horizontal
PCLK[48..59]
Vertical
PCLK[66..85]
Horizontal
PCLK[16..33]
Horizontal
PCLK[34..49]
Horizontal
PCLK[50..65]
Vertical
PCLK[21..41]
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Vertical PCLK[116..128]
Q1
Q2
Q4
Q3
Vertical PCLK[63..75]
Horizontal
PCLK[0..15]
Vertical PCLK[42..62]
Vertical
PCLK[0..20]
Vertical PCLK[129..149]
図 4-4. PCLK ネットワーク —5SGXB5 および 5SGXB6 デバイス
Vertical
PCLK[96..115]
Horizontal
PCLK[116..131]
Horizontal
PCLK[98..115]
Horizontal
PCLK[82..97]
Horizontal
PCLK[66..81]
Vertical
PCLK[76..95]
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Stratix V デバイスのクロック・ネットワーク
4–5
Horizontal
PCLK[33..48]
Horizontal
PCLK[49..65]
Vertical
PCLK[26..51]
Vertical PCLK[139..156]
Horizontal
PCLK[17..32]
Q1
Q2
Q4
Q3
Vertical PCLK[69..86]
Horizontal
PCLK[0..16]
Vertical PCLK[52..68]
Vertical
PCLK[0..25]
Vertical PCLK[157..173]
図 4-5. PCLK ネットワーク —5SGXA5 および 5SGXA7 デバイス
Vertical
PCLK[113..138]
Horizontal
PCLK[115..131]
Horizontal
PCLK[99..114]
Horizontal
PCLK[83..98]
Horizontal
PCLK[66..82]
Vertical
PCLK[87..112]
Horizontal
PCLK[0..17]
Vertical PCLK[121..138]
Vertical
PCLK[0..23]
Vertical PCLK[139..155]
図 4-6. PCLK ネットワーク —5SGSD6 および 5SGSD8 デバイス
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Q2
Q4
Q3
Vertical PCLK[65..82]
Vertical
PCLK[24..47]
Q1
Vertical PCLK[48..64]
Horizontal
PCLK[54..71]
Horizontal
PCLK[135..152]
Horizontal
PCLK[113..134]
Horizontal
PCLK[18..35]
Horizontal
PCLK[36..53]
Vertical
PCLK[102..120]
Horizontal
PCLK[90..112]
Horizontal
PCLK[72..89]
Vertical
PCLK[83..101]
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
4–6
エリアあたりのクロック・ソース
各スパイン・クロックは、33 個のセクション・クロック (SCLK) ネットワークを備
えており、ロジック・アレイ・ブロック (LAB) ロウあたりに 6 個のロウ・クロック、
9 個のカラム I/O クロック、および 2 個のコア・リファレンス・クロックをドライブ
できます。SCLK は、デバイスのコア機能ブロック、PLL、および I/O インタフェー
スのクロック・リソースです。図 4-7 に、各スパイン・クロックで GCLK、RCLK、
PCLK または PLL フィードバック・クロック・ネットワークによってドライブされ
る SCLK を示します。
1
スパイン・クロックは、GCLK、RCLK、および PCLK ネットワーク間の各クロック
が各 LAB ロウのクロック配線に接続する前のもう 1 層の配線です。スパイン・ク
ロックを設定する必要はありません。Quartus II ソフトウェアは、GCLK、RCLK、
および PCLK ネットワークによってスパイン・クロックを自動的に配線します。
図 4-7. スパイン・クロックあたりの階層クロック・ネットワーク ( 注 1)
9
GCLK
PLL feedback clock (4)
16
5
83 (2)
PCLK
Column I/O clock (5)
SCLK 33
2
Core reference clock (6)
23 (3)
RCLK
6
Row clock (7)
図 4-7 の注:
(1) GCLK、RCLK、PCLK、および PLL フィードバック・クロックは、SCLK への配線を共用します。
Quartus II ソフトウェアでのデザイン・フィッティングを確実に成功させるために、クロック・リ
ソースの総数は各領域の SCLK 限界を超えてはいけません。
(2) 最大規模のデバイスでは、各スパイン・クロックの SCLK をドライブできる PCLK は最大 83 本まで
です。
(3) 最大規模のデバイスでは、各スパイン・クロックの SCLK をドライブできる RCLK は最大 23 本まで
です。
(4) PLL フィードバック・クロックは、SCLK をドライブする PLL からのクロックです。
(5) カラム I/O クロックは、カラム I/O コア・レジスタおよび I/O インタフェースをドライブするクロッ
クです。
(6) コア・リファレンス・クロックは、PLL 基準クロックとして PLL に供給されるクロックです。
(7) ロウ・クロックは、コア・ロウの LAB、メモリ・ブロック、およびロウ I/O インタフェースのクロッ
ク・ソースです。
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
4–7
クロック領域
Stratix V デバイスは、以下の 3 種類のクロック領域を備えています。
■
4-7 ページの「デバイス全体のクロック領域」
■
4-7 ページの「リージョナル・クロック領域」
■
4-7 ページの「デュアル・リージョナル・クロック領域」
デバイス全体のクロック領域
デバイス全体のクロック領域を形成するために、ソース(必ずしもクロック信号で
なくてもよい)はデバイス全体に配線可能なグローバル・クロック・ネットワーク
をドライブします。このクロック領域は、他のクロック領域に比べて遅延が最大にな
りますが、デバイス内のすべてのデスティネーションに信号を配信することができ
ます。グローバル・リセット信号とクリア信号の配線、またはデバイス全体のク
ロックの配線に適したオプションです。
リージョナル・クロック領域
リージョナル・クロック領域を形成するために、ソースはデバイスのエリアのみド
ライブします。このクロック領域では、デバイスの 1 つのエリア内でのスキューが
最低になるため、デバイスの 1 つのエリア内にすべてのデスティネーションがある
場合に適しています。
デュアル・リージョナル・クロック領域
デュアル・リージョナル・クロック領域を形成するために、1 つのソース(クロッ
ク・ピンまたは PLL 出力)が 2 つ(各エリアから 1 つずつ)の RCLK ネットワーク
をドライブして、デュアル・リージョナル・クロックを生成します。この技術によ
り、デバイスの 2 つエリアにまたがるデスティネーションが、同じ低スキュー・ク
ロックを利用できます。この信号をサイド全体に配線した場合の遅延は、RCLK 領
域での配線の場合とほぼ同じになります。内部ロジックはデュアル・リージョナル・
クロック・ネットワークもドライブできます。コーナー PLL 出力は 1 つのエリアに
のみ配置されるため、デュアル・リージョナル・クロック・ネットワークは生成で
きません。
図 4-8 に、にデュアル・リージョナル・クロック領域を示します。
図 4-8. Stratix V デバイスのデュアル・リージョナル・クロック領域
Clock pins or PLL outputs
can drive half of the device to
create dual-regional clocking
regions for improved
interface timing.
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Startix V デバイス・ハンドブック
Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
4–8
クロック・ネットワーク・ソース
Stratix V デバイスでは、クロック入力ピン、PLL 出力、高速シリアル・インタ
フェース(HSSI)出力、DPA 出力、および内部ロジックが GCLK ネットワークおよ
び RCLK ネットワークをドライブできます。専用クロック・ピン、GCLK ネット
ワークおよび RCLK ネットワーク間の接続については、表 4-2 および 10 ページの表
4-3 を参照してください。
専用クロック入力ピン
CLK ピンは、差動クロックまたはシングル・エンド・クロックのいずれかです。
Stratix V デバイスは、最大 28 までの差動クロック入力または最大 56 までのシング
ル・エンド・クロック入力をサポートします。また専用クロック入力ピン
CLK[27..0] は、非同期クリア、プリセット、および GCLK や RCLK を経由するプロ
トコル信号用のクロック・イネーブルなど、ファンアウトの大きいコントロール信
号に使用することもできます。
内部ロジック
LAB 配線およびロウ・クロックを通じて各 GCKL、RCLK および水平方向の PCLK
ネットワークをドライブすることで、内部ロジックが高ファンアウト・低スキュー
の信号をドライブできるようにします。
1
内部で生成された GCLK、
RCLK、または水平方向 PCLK は Stratix V PLL をドライブで
きません。PLL への入力クロックは、専用のクロック入力ピン、またはピン /PLL か
ら供給される GCLK または RCLK のみを使用する必要があります。
DPA 出力
各 DPA は、コアへの 1 本の PCLK を生成します。
HSSI 出力
3 つの HSSI 出力ごとに、コアへの 6 本の PCLK のグループを生成します。
「High-Speed Differential I/O Interfaces
f DPA 出力および HSSI 出力について詳しくは、
with DPA in Stratix V Devices」を参照してください。
PLL クロック出力
Stratix V PLL クロック出力は、GCLK ネットワークおよび RCLK ネットワークの両
方をドライブできます。
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表 4-2 に、専用クロック入力ピンと GCLK の接続を示します。
表 4-2. クロック入力ピンと GCLK ネットワークの接続性 — 暫定値
クロック・
リソース
CLK (p/n ピン )
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
GCLK0
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
GCLK1
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
GCLK2
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
GCLK3
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
GCLK4
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
GCLK5
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
GCLK6
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
GCLK7
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
GCLK8
—
—
—
—
—
—
—
—
v
v
v
v
v
v
v
v
—
—
—
—
—
—
—
—
(1)
GCLK9
—
—
—
—
—
—
—
—
v
v
v
v
v
v
v
v
—
—
—
—
—
—
—
—
(1)
GCLK10
—
—
—
—
—
—
—
—
v
v
v
v
v
v
v
v
—
—
—
—
—
—
—
—
(1)
GCLK11
—
—
—
—
—
—
—
—
v
v
v
v
v
v
v
v
—
—
—
—
—
—
—
—
(1)
(1)
(1)
(1)
GCLK12
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
GCLK13
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
GCLK14
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
GCLK15
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
v
—
—
—
—
—
—
—
—
v
v
v
v
v
(1)
v
(1)
v
(1)
v
v
(1)
v
(1)
v
(1)
v
v
(1)
v
(1)
v
(1)
v
表 4-2 の注:
(1) この機能は、5SGSD6 および 5SGSD8 デバイスにのみ適用されます。
4–9
Startix V デバイス・ハンドブック
0
Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
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2011 年 5 月
GCLK ネットワークおよび RCLK ネットワークへのクロック入力ピン接続
4–10
Startix V デバイス・ハンドブック
表 4-3 に、Stratix V デバイスの専用クロック入力ピンと RCLK の接続性を示します。1 つのクロック入力ピンは、2 つの隣接
する RCLK ネットワークをドライブし、デュアル・リージョナル・クロック・ネットワークを生成できます。
表 4-3. クロック入力ピンと RCLK ネットワークの接続性 ( 1 / 3 )— 暫定値
CLK (p/n ピン )
クロック・リソース
0
1
2
8
9
10
11
12
13
14
15
16
23
24
25
26
27
v
— — — — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[58,59,60,61,62,
63,65,69,86,90]
—
v
— — — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[58,59,60,61,62,
63,66,70,87,91]
— —
— — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[58,59,60,61,62,
63,67,88]
— — —
— — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[20,24,28,30,34,
38]
— — — — v — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[21,25,29,31,35,
39]
— — — — — v — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK [22,26,32,36]
— — — — — — v —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK [23,27,33,37]
— — — — — — — v
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[52,53,54,55,56,
57,71,75,78,82]
— — — — — — — —
(1)
v
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[52,53,54,55,56,
57,72,76,79,83]
— — — — — — — —
—
(1)
v
—
—
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[52,53,54,55,56,
57,73,77,80,84]
— — — — — — — —
—
—
(1)
v
—
—
—
—
—
— — — — — — — —
—
—
—
—
v
3
v
4
5
6
17
18
19
20
21 22
Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
Altera Corporation
2011 年 5 月
7
RCLK
[58,59,60,61,62,
63,64,68,85,89]
CLK (p/n ピン )
クロック・リソース
0
1
2
3
4
5
6
7
8
9
10
11
13
14
15
16 17
RCLK
[52,53,54,55,56,
57,74,81]
— — — — — — — —
—
—
—
23
24
25
26
27
(1)
—
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[46,47,48,49,50,
51,71,75,78,82]
— — — — — — — —
—
—
—
—
(1)
v
—
—
—
— — — — — — — —
—
—
—
—
RCLK
[46,47,48,49,50,
51,72,76,79,83]
— — — — — — — —
—
—
—
—
—
(1)
v
—
—
— — — — — — — —
—
—
—
—
RCLK
[46,47,48,49,50,
51,73,77,80,84]
— — — — — — — —
—
—
—
—
—
—
(1)
v
—
— — — — — — — —
—
—
—
—
RCLK
[46,47,48,49,50,
51,74,81]
— — — — — — — —
—
—
—
—
—
—
—
(1)
v
— — — — — — — —
—
—
—
—
RCLK
[0,4,8,10,14,18]
— — — — — — — —
—
—
—
—
—
—
—
—
v — — — — — — —
—
—
—
—
RCLK
[1,5,9,11,15,19]
— — — — — — — —
—
—
—
—
—
—
—
—
— v — — — — — —
—
—
—
—
RCLK [2,6,12,16]
— — — — — — — —
—
—
—
—
—
—
—
—
— — v — — — — —
—
—
—
—
RCLK [3,7,13,17]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — v — — — —
—
—
—
—
RCLK
[40,41,42,43,44,
45,64,68,85,89]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — v — — —
—
—
—
—
RCLK
[40,41,42,43,44,
45,65,69,86,90]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — v — —
—
—
—
—
RCLK
[40,41,42,43,44,
45,66,70,87,91]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — — v —
—
—
—
—
RCLK
[40,41,42,43,44,
45,67,88]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — — — v
—
—
—
—
v
18
19
20 21
22
4–11
Startix V デバイス・ハンドブック
12
Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
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2011 年 5 月
表 4-3. クロック入力ピンと RCLK ネットワークの接続性 ( 2 / 3 )— 暫定値
4–12
Startix V デバイス・ハンドブック
表 4-3. クロック入力ピンと RCLK ネットワークの接続性 ( 3 / 3 )— 暫定値
CLK (p/n ピン )
クロック・リソース
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21 22
23
24
25
26
27
RCLK [71,75,78,82]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
(2)
—
—
—
RCLK [72,76,79,83]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
(2)
v
—
—
RCLK [73,77,80,84]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
(2)
v
—
RCLK [74,81]
— — — — — — — —
—
—
—
—
—
—
—
—
— — — — — — — —
—
—
—
(2)
v
v
表 4-3 の注:
(1) 5SGSD6 および 5SGSD8 デバイス以外のすべての Stratix V デバイスに適用されます。
(2) 5SGSD6 および 5SGSD8T デバイスにのみ適用されます。
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V デバイスのクロック・ネットワーク
4–13
クロック出力接続
f Stratix V PLL の GCLK と RCLK ネットワークへの接続性については、「PLL
Connectivity to GCLK and RCLK Networks for Stratix V Devices」を参照してくださ
い。
クロック・コントロール・ブロック
GCLK、RCLK、および PCLK ネットワークごとに、専用のクロック・コントロー
ル・ブロックがあります。コントロール・ブロックは、以下の機能をサポートして
います。
■
クロック・ソースの選択(ダイナミック選択はグローバル・クロックにのみ対
応)
■
グローバル・クロックのマルチプレキシング
■
クロックのパワーダウン(スタティックまたはダイナミックなクロック・イネー
ブル / ディセーブルは GCLK と RCLK にのみ対応)
図 4-9、図 4-10、および図 4-11 に、それぞれ GCLK、RCLK、および PCLK コント
ロール・ブロックを示します。
GCLK 選択ブロックのクロック・ソースは、スタティックまたはダイナミックに選
択できます。Quartus II ソフトウェアの設定を使用して、クロック・ソースをスタ
ティックに選択したり、マルチプレクサ選択入力をドライブする内部ロジックを使
用して、クロック・ソースをダイナミックに選択することができます。クロック・
ソースをダイナミックに選択する場合、2 つの PLL 出力(C0 または C1 など)を選
択するか、クロック・ピンまたは PLL 出力の組み合わせを選択します。
図 4-9. Stratix V デバイスの GCLK コントロール・ブロック Stratix V
CLKp
Pins
PLL Counter
Outputs
CLKSELECT[1..0]
(1)
2
2
CLKn
Pin
Internal
Logic
2
Static Clock
Select (2)
This multiplexer
supports user-controllable
dynamic switching
Enable/
Disable
Internal
Logic
GCLK
図 4-9 の注:
(1) デバイスがユーザー・モードにある場合、内部ロジックによってクロック選択信号をダイナミックに
制御することができます。
(2) デバイスがユーザー・モードにある場合、これらのクロック選択信号は、コンフィギュレーション・
ファイル(SRAM オブジェクト・ファイル [.sof] またはプログラマ・オブジェクト・ファイル
[.pof])を通じてのみ設定できます。これらのファイルはダイナミックにコントロールできません。
GCLK および RCLK ネットワーク・マルチプレクサ用の入力クロック・ソースと
clkena 信号は、QuartusII ソフトウェアで ALTCLKCTRL メガファンクションを使用し
て設定できます。
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Stratix V デバイスのクロック・ネットワーク
4–14
1
ALTCLKCTRL メガファンクションを使用してクロック・ソース(ダイナミック)選
択を実装する場合、クロック・ピンからの入力がマルチプレクサの inclk[0..1]
ポートに供給され、PLL 出力は inclk[2..3] ポートに供給されます。これらの入力
の選択には、CLKSELECT[1..0] 信号を使用できます。
f 詳細については、「Clock Control Block (ALTCLKCTRL) Megafunction User Guide」
を参照してください。
入力クロック・ピン、PLL カウンタ出力、およびクロック・コントロール・ブロッ
ク入力間のマッピングは、以下のとおりです。
1
■
inclk[0] および inclk[1]—Stratix V デバイスの同じサイドの 4 本の専用クロッ
ク・ピンのいずれかによって駆動できます。
■
inclk[2]—Stratix Vデバイスの同じサイドの2個のセンターPLLからPLLカウンタ
C0 および C2 によって駆動できます。
■
inclk[3]—Stratix Vデバイスの同じサイドの2個のセンターPLLからPLLカウンタ
C1 および C3 によって駆動できます。
コーナー PLL からのクロック出力は、コントロール・ブロックを介してダイナミッ
クに選択することはできません。
図 4-10. RCLK コントロール・ブロック
CLKp
Pin
PLL Counter
Outputs
CLKn
Pin (2)
2
Internal
Logic
Static Clock Select (1)
Enable/
Disable
Internal
Logic
RCLK
図 4-10 の注:
(1) デバイスがユーザー・モードにある場合、これらのクロック選択信号は、コンフィギュレーション・
ファイル(.sof または .pof)を通じてのみ設定できます。これらのファイルはダイナミックにコント
ロールできません。
(2) シングル・エンド PLL クロック入力として使用される場合、CLKn ピンは専用のクロック入力ではあ
りません。
RCLK 選択ブロックのクロック・ソース選択は、QuartusII ソフトウェアで生成され
るコンフィギュレーション・ファイル(.sof または .pof)のコンフィギュレーショ
ン・ビット設定を使用して、スタティックにのみコントロールできます。
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Stratix V デバイスのクロック・ネットワーク
4–15
HSSI 出力または内部ロジックのいずれかを使用して HSSI 水平方向 PCLK コント
ロール・ブロックをドライブすることができます。また、DPA クロック出力または
内部ロジックを使用して DPA 水平方向 PCLK をドライブすることもできます。DPA
出力のみがコアへの垂直方向 PCLK を生成できます。
図 4-11. 水平方向の PCLK コントロール・ブロック
HSSI output or
DPA clock output
Internal logic
Static Clock Select
Horizontal PCLK
Stratix V デバイスの GCLK と RCLK クロック・ネットワークは、スタティック手法
とダイナミック手法の両方でパワーダウンできます。クロック・ネットワークがパ
ワーダウンされると、クロック・ネットワークから信号が供給されるすべてのロ
ジックがオフ状態になり、デバイスの全体的な消費電力が減少します。未使用の
GCLK、RCLK および PCLK ネットワークは、QuartusII ソフトウェアで生成される
コンフィギュレーション・ファイル(.sof または .pof)のコンフィギュレーショ
ン・ビット設定を通じて、自動的にパワーダウンされます。ダイナミック・クロッ
ク・イネーブルまたはディセーブル機能により、内部ロジックを通じて、デュアル・
リージョナル・クロック領域を含む GCLK および RCLK ネットワーク上で、同期し
てパワーアップ / ダウンをコントロールすることができます。図 4-9 および図 4-10
に示すように、この機能は PLL から独立しており、クロック・ネットワークに直接
適用されます。
また、ALTCLKCTRL メガファンクションを使用して、専用の外部クロック出力ピン
をイネーブルまたはディセーブルすることもできます。図 4-12 に外部 PLL 出力ク
ロック・コントロール・ブロックを示します。
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4–16
図 4-12. Stratix V デバイスの外部 PLL 出力クロック・コントロール・ブロック
PLL Counter
Outputs
18
Static Clock Select (1)
Enable/
Disable
Internal
Logic
IOE (2)
Internal
Logic
Static Clock
Select (1)
FPLL_<#>_CLKOUT pin
図 4-12 の注:
(1) デバイスがユーザー・モードにある場合、これらのクロック選択信号は、コンフィギュレーション・
ファイル(.sof または .pof)を通じてのみ設定できます。これらのファイルはダイナミックにコント
ロールできません。
(2) クロック・コントロール・ブロックは、FPLL_<#>_CLKOUT ピンの IOE 内のマルチプレクサに信号
を供給します。FPLL_<#>_CLKOUT ピンは兼用ピンです。したがって、このマルチプレクサは内部信
号またはクロック・コントロール・ブロックの出力のいずれかを選択します。
クロック・イネーブル信号
図 4-13 に、に、クロック・コントロール・ブロックのクロック・イネーブル / ディ
セーブル回路が Stratix V デバイスにどのように実装されるかを示します。
図 4-13. clkena の実装
(1)
(1)
clkena
output of clock
select mux
Q
D
R1
Q
D
R2
(2)
GCLK/
RCLK/
FPLL_<#>_CLKOUT (1)
図 4-13 の注:
(1) R1 と R2 バイパス・パスは、PLL 外部クロック出力には使用できません。
(2) 選択ラインは、コンフィギュレーション・ファイル(.sof または .pof)のビット設定によってスタ
ティックにコントロールされます。
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Stratix V PLL
4–17
Stratix V デバイスでは、clkena 信号は PLL 出力カウンタ・レベルではなく、クロッ
ク・ネットワーク・レベルでサポートされます。これにより、PLL が使用されてい
ないときでもクロックをゲート・オフできます。また clkena 信号を使用して、PLL
から専用の外部クロックをコントロールすることも可能です。図 4-14 に、クロック
出力イネーブルの波形例を示します。clkena は、クロック出力の立ち下がりエッジ
に同期されます。
Stratix V デバイスは、GCLK/RCLK ネットワークの非同期イネーブル / ディセーブル
を補助する、追加のメタステーブル対策レジスタも備えています。Quartus II ソフト
ウェアでこのレジスタをバイパスするように設定できます。
図 4-14. clkena 信号 ( 注 1)
output of
the clock
select mux
clkena
output of the AND gate
with R2 bypassed
output of the AND gate
with R2 not bypassed
図 4-14 の注:
(1) clkena 信号を使用して、GCLK および RCLK ネットワーク、または FPLL_<#>_CLKOUT ピンをイネーブルまたはディセー
ブルすることができます。
ループ関連のカウンタは影響を受けないため、PLL は clkena 信号に関係なくロック
状態を保持できます。この機能は、低消費電力またはスリープ・モードを必要とす
るアプリケーションに便利です。clkena 信号は、システムが再同期化中の周波数
オーバーシュートを許容できない場合には、クロック出力をディセーブルすること
もできます。
Stratix V PLL
Stratix V デバイスは、デバイス・クロック管理、外部システム・クロック管理、お
よび高速 I/O インタフェースのための強力なクロック管理および合成機能を提供す
る前世代の PLL に加えて、フラクショナル PLL(fPLL)を備えています。各 fPLL
には、標準的な M/N(M と N が整数)逓倍シンセシスまたは高度なフラクショナル
周波数シンセシスをサポートする 18 個の出力カウンターがあります。
高集積の Stratix V デバイスでは、最大 28 個の fPLL を提供しています。すべての
Stratix V fPLL は同じコア・アナログ構造を持っており、同じ機能をサポートしてい
ます。
表 4-4 に、Stratix V デバイスの PLL の機能を示します。
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Stratix V PLL
4–18
表 4-4. Stratix V デバイスの PLL 機能 — 暫定値
機能
Stratix V
整数 PLL
使用可
フラクショナル PLL
使用可
18
C 出力カウンタの数
M、N、C カウンタのサイズ
専用外部クロック出力
クロック入力ピン
外部フィードバック入力ピン
スペクトラム拡散入力クロック・トラッキング
1 ~ 512
4 つのシングル・エンド
または
2 つのシングル・エンド +1 つの差動
4 つのシングル・エンド
または
4 つの差動
シングル・エンドまたは差動
使用可 (1)
ソース・シンクロナス補償
使用可
直接補償
使用可
通常の補償
使用可
ゼロ遅延バッファ(ZDB)補償
使用可
外部フィードバック補償
使用可
LVDS 補償
使用可
VCO 出力が DPA クロックをドライブ
使用可
位相シフト分解能
プログラマブル・デューティ・サイクル
78.125 ps (2)
使用可
表 4-4 の注:
(1) 発生する入力クロック・ジッタは、入力ジッタ許容差仕様の範囲内です。
(2) 最小位相シフトは、動作制御発振器 (VCO:Voltage-Controlled Oscillator) の期間を 8 で除算して
求められます。位相の増分については、Stratix V デバイスはすべての出力周波数を最小 45° の増分
でシフトできます。周波数および分周パラメータによっては、より細かな微調整も可能です。
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V PLL
4–19
図 4-15 ~ 22 ページの図 4-18 に、fPLL の物理的位置を示します。
Stratix V PLL の名称は、デバイスのフロア・プラン上の位置に従って付けられてい
ます。デバイス中央の PLL には、CEN_X<#>_Y<#> の名前が付けられ、デバイスの
コーナーの PLL には、COR_X<#>_Y<#> の名前が付けられ、そしてデバイスの左側
と右側の PLL には LR_X<#>_Y<#> の名前が付けられます。
図 4-15 に、5SGXA3 および 5SGXA4 デバイスの PLL の位置を示します。
図 4-15. 5SGXA3 および 5SGXA4 デバイスの PLL の位置 ( 注 1)
CLK[20..23][p,n]
Pins
4 Logical clocks
COR_X0_Y88
CLK[16..19][p,n]
Pins
4 Logical clocks
CLK[12..15][p,n]
Pins
4 Logical clocks
4
COR_X152_Y88
4
COR_X0_Y79
LR_X0_Y69
LR_X0_Y60
LR_X0_Y46
LR_X0_Y37
COR_X152_Y79
4
CEN_X72_Y84
CEN_X72_Y75
2
(2)
(3)
2
2
(2)
(3)
2
LR_X0_Y28
LR_X0_Y19
4
COR_X0_Y10
COR_X0_Y1
4
LR_X152_Y69
LR_X152_Y60
4
5SGXA3
5SGXA4
LR_X152_Y46
LR_X152_Y37
4
LR_X152_Y28
LR_X152_Y19
4
COR_X152_Y10
COR_X152_Y1
CEN_X72_Y11
CEN_X72_Y2
4 Logical clocks
Pins
CLK[0..3][p,n]
4 Logical clocks
Pins
CLK[4..7][p,n]
4 Logical clocks
Pins
CLK[8..11][p,n]
図 4-15 の注:
(1) 各インデックスはデバイス内の 1 つの fPLL を表します。fPLL の物理的位置は、Quartus II ソフトウェア Chip Planner 内の
位置に相当します。
(2) CLK0、CLK1、CLK20、および CLK21 クロック・ピンは、fPLL の LR_X0_Y37 および LR_X0_Y46 にクロックを供給します。
(3) CLK8、CLK9、CLK12、および CLK13 クロック・ピンは、fPLL の LR_X152_Y37 および LR_X152_Y46 にクロックを供給します。
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Stratix V PLL
4–20
図 4-16 に、5SGXB5 および 5SGXB6 デバイスの PLL の位置を示します。
図 4-16. 5SGXB5 および 5SGXB6 デバイスの PLL の位置 ( 注 1)
CLK[20..23][p,n]
Pins
CLK[16..19][p,n]
Pins
4 Logical clocks
LR_X0_Y109
LR_X0_Y100
4
LR_X0_Y85
LR_X0_Y76
4
LR_X0_Y63
LR_X0_Y54
CLK[12..15][p,n]
Pins
4 Logical clocks
4 Logical clocks
CEN_X90_Y123
CEN_X90_Y114
4
LR_X197_Y109
LR_X197_Y100
4
LR_X197_Y85
LR_X197_Y76
2
(2)
(3)
2
2
(2)
(3)
2
5SGXB5
5SGXB6
LR_X197_Y63
LR_X197_Y54
LR_X0_Y39
LR_X0_Y30
4
4
LR_X197_Y39
LR_X197_Y30
LR_X0_Y14
LR_X0_Y5
4
4
LR_X197_Y14
LR_X197_Y5
CEN_X90_Y11
CEN_X90_Y2
4 Logical clocks
Pins
CLK[0..3][p,n]
4 Logical clocks
Pins
CLK[4..7][p,n]
4 Logical clocks
Pins
CLK[8..11][p,n]
図 4-16 の注:
(1) 各インデックスはデバイス内の 1 つの fPLL を表します。fPLL の物理的位置は、Quartus II ソフトウェア Chip Planner 内の
位置に相当します。
(2) CLK0、CLK1、CLK20、および CLK21 クロック・ピンは、fPLL の LR_X0_Y54 および PLL LR_X0_Y63 にクロックを供給します。
(3) CLK8、CLK9、CLK12、および CLK13 クロック・ピンは、fPLL の LR_X197_Y54 および LR_X197_Y63 にクロックを供給します。
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Stratix V PLL
4–21
図 4-17 に、5SGXA5 および 5SGXA7 デバイスの PLL の位置を示します。
図 4-17. 5SGXA5 および 5SGXA7 デバイスの PLL の位置 ( 注 1)
CLK[20..23][p,n]
Pins
CLK[16..19][p,n]
Pins
4 Logical clocks
COR_X0_Y122
CLK[12..15][p,n]
Pins
4 Logical clocks
4 Logical clocks
4
4
COR_X0_Y113
LR_X0_Y100
COR_X210_Y122
COR_X210_Y113
CEN_X98_Y118
CEN_X98_Y109
4
4
LR_X210_Y100
LR_X210_Y91
LR_X0_Y91
LR_X0_Y75
LR_X0_Y66
4
LR_X0_Y53
LR_X0_Y44
4
LR_X0_Y29
LR_X0_Y20
4
COR_X0_Y10
4
4
5SGXA5
5SGXA7
4
4
COR_X0_Y1
4
CEN_X98_Y11
CEN_X98_Y2
4 Logical clocks
Pins
CLK[0..3][p,n]
4 Logical clocks
Pins
CLK[4..7][p,n]
LR_X210_Y75
LR_X210_Y66
LR_X210_Y53
LR_X210_Y44
LR_X210_Y29
LR_X210_Y20
COR_X210_Y10
COR_X210_Y1
4 Logical clocks
Pins
CLK[8..11][p,n]
図 4-17 の注:
(1) 各インデックスはデバイス内の 1 つの fPLL を表します。fPLL の物理的位置は、Quartus II ソフトウェア Chip Planner 内の
位置に相当します。
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V PLL
4–22
図 4-18 に、5SGSD6 デバイスおよび 5SGSD8 デバイスの PLL の位置を示します。
図 4-18. 5SGSD6 および 5SGSD8 デバイスの PLL 位置 ( 注 1)
CLK[20..23][p,n]
Pins
4 Logical clocks
COR_X0_Y136
4 Logical clocks
CLK[12..15][p,n]
Pins
4 Logical clocks
4
COR_X0_Y127
LR_X0_Y99
CLK[16..19][p,n]
Pins
CEN_X105_Y132
CEN_X105_Y123
COR_X218_Y126
COR_X218_Y117
4
LR_X0_Y90
LR_X0_Y76
LR_X0_Y67
4
CLK[24..27][p,n]
LR_X218_Y70
LR_X218_Y61
LR_X0_Y52
LR_X0_Y43
4
LR_X0_Y28
LR_X0_Y19
4
COR_X0_Y10
4
4
Pins
5SGSD6
5SGSD8
COR_X218_Y12
COR_X218_Y3
COR_X0_Y1
CEN_X105_Y11
CEN_X105_Y2
4 Logical clocks
Pins
CLK[0..3][p,n]
4 Logical clocks
Pins
CLK[4..7][p,n]
4 Logical clocks
Pins
CLK[8..11][p,n]
図 4-18 の注:
(1) 各インデックスはデバイス内の 1 つの fPLL を表します。fPLL の物理的位置は、Quartus II ソフトウェア Chip Planner 内の
位置に相当します。
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Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V PLL
4–23
フラクショナル PLL(fPLL)のアーキテクチャ
図 4-19 に、Stratix V fPLL の上位レベルのブロック図を示します。
図 4-19. fPLL の上位レベルのブロック図
To DPA block
Dedicated
clock inputs
4
÷n
inclk0
inclk1
GCLK/RCLK
Clock
Switchover
Block
PFD
locked
CP
LF
÷2, ÷4
VCO
8
÷2
(1)
÷C0
8
8
÷C1
÷C2
clkswitch
clkbad0
clkbad1
activeclock
÷C3
Cascade input
from adjacent PLL
÷C17
Delta Sigma
Modulator
÷m
PLL Output Mux
Lock
Circuit
pfdena
Casade output
to adjacent PLL
GCLKs
RCLKs
External clock
outputs
TX serial clock (2)
TX load enable (2)
FBOUT (3)
External memory
interface DLL
PMA clocks
Direct compensation mode
ZDB, External feedback modes
LVDS Compensation mode
Source Synchronous, normal modes
FBIN
DIFFIOCLK network
GCLK/RCLK network
図 4-19 の注:
(1) これは VCO ポストスケール・カウンタ K です。
(2) C0、C2、C15、および C17 のみが TX シリアル・クロックをドライブできます。C1、C3、C14、および C16 のみが TX ロード・イ
ネーブルをドライブできます。
(3) FBOUT ポートには、Stratix V PLL の M カウンタから信号が供給されます。
フラクショナル PLL(fPLL)の使用
fPLL を整数モードまたはエンハンスト・フラクショナル・モードのいずれかにコン
フィギュレーションできます。1 つの fPLL は、最大 18 個の出力カウンタおよびす
べての外部クロック出力を使用できます。18 個の出力カウンタは、隣接する 2 つの
fPLL によって共有されます。
fPLL は単一の基準クロック・ソースから複数のクロック周波数を合成できるため、
ボード上に必要なオシレータ数、および FPGA で使用されるクロック・ピン数を低
減することができます。また、fPLL は、クロック・ネットワーク遅延の補償、ゼロ
遅延バッファ(ZDB)、およびトランシーバへの送信クロックの供給に使用できま
す。
PLL の外部クロック I/O ピン
2 つの隣接するコーナー PLL およびセンター fPLL は 4 本の兼用クロック I/O ピンを
共有し、以下の組み合わせのいずれかを構成します。
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2011 年 5 月
■
4 つのシングル・エンド・クロック出力
■
2 つのシングル・エンド出力および 1 つの差動クロック出力
■
ZDB サポートのための、4 つのシングル・エンド・クロック出力および I/O フィー
ドバック入力内の 2 つのシングル・エンド・フィードバック入力
Startix V デバイス・ハンドブック
Stratix V デバイスのクロック・ ネットワークおよび PLL
Stratix V PLL
4–24
1
■
シングル・エンド外部フィードバック(EFB)サポートのための、I/O ドライバ
フィードバック内の 4 つのシングル・エンド・クロック出力および 2 つのシング
ル・エンド・フィードバック入力
■
差動 EFB サポートのための、1 つの差動クロック出力および 1 つの差動フィード
バック入力(隣接する 2 つの fPLL は、一度に 1 つだけが差動 EFB をサポートで
きます。もう 1 つの fPLL は汎用クロッキングに使用できます。)
5SGSD6 および 5SGSD8 デバイスのライト fPLL を除いて、Stratix V デバイスのすべ
てのレフト / ライト fPLL は外部クロック出力をサポートしません。
図 4-20 に、Stratix V デバイスの PLL と関連付けられた兼用クロック I/O ピンを示し
ます。
図 4-20. Stratix V デバイスの PLL と関連付けられた兼用クロック I/O ピン
Fractional PLL0
VCO 0
C0
C1
C2
C3
C4
IO/FPLL_<#>_CLKOUT0,
FPLL_<#>_CLKOUTp,
FPLL_<#>_FB0
(1), (2), (3), (4)
EXTCLKOUT[0]
fbin0
C5
C6
C7
C8
C9
EXTCLKOUT[3..0]
C10
C11
C12
EXTCLKOUT[1]
IO/FPLL_<#>_CLKOUT1,
FPLL_<#>_CLKOUTn
(1), (2), (3)
EXTCLKOUT[2]
IO/FPLL_<#>_CLKOUT2,
FPLL_<#>_FBp, FPLL_<#>_FB1
(1), (2), (3), (4)
mux
20
4
C13
fbin1
Fractional PLL1
C14
C15
VCO 1
C16
C17
m0
m1
EXTCLKOUT[3]
IO/FPLL_<#>_CLKOUT3,
FPLL_<#>_FBn
(1), (2), (3)
図 4-20 の注:
(1) これらのクロック出力ピンは、C[17..0] または m カウンタのいずれかによって供給できます。外部クロック出力として使用
されていない場合、これらのクロック出力ピンを通常のユーザー I/O ピンとして使用することができます。
(2) FPLL_<#>_CLKOUT0、FPLL_<#>_CLKOUT1、FPLL_<#>_CLKOUT2、および FPLL_<#>_CLKOUT3 はシングル・エンド・クロック出力ピン
です。
(3) FPLL_<#>_CLKOUTp および FPLL_<#>_CLKOUTn は差動出力ピンであり、FPLL_<#>_FBp および FPLL_<#>_FBn は差動フィードバック
EFB をサポートするための差動フィードバック入力ピンです。
(4) FPLL_<#>_FB0 および FPLL_<#>_FB1 ピンはシングル・エンド・フィードバック入力ピンです。
(5) これらの外部クロック・イネーブル信号は、ALTCLKCTRL メガファンクションを使用する場合に限り使用できます。
図 4-20 に示すように、任意の PLL 出力カウンタ (C[17..0]) まはた M カウンタが専
用外部クロック出力に信号を供給できます。したがって、1 つのカウンタまたは周
波数で、ある PLL から得られるすべての出力ピンをドライブすることができます。
シングル・エンド出力ペアの各ピンは、同位相または逆位相にすることができます。
Quartus II ソフトウェアは、デザインの NOT ゲートを IOE に配置して、ペアのもう
1 本のピンに対して 180° の位相を実装します。クロック出力ピンのペアは、LVDS、
LVPECL、差動高速トランシーバ・ロジック(HSTL)、差動 SSTL はもとより、標
準出力ピンと同じ I/O 規格もサポートします。
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Stratix V PLL
4–25
f PLL クロック入力および出力ピンでサポートされる I/O 規格については、「I/O
Features in Stratix V Devices」の章を参照してください。
また、Stratix V PLL は、GCLK または RCLK ネットワークを介してどの通常の I/O
ピンにもドライブ・アウトできます。外部 PLL クロック機能が不要な場合は、外部
クロック出力ピンをユーザー I/O ピンとして使用することもできます。
PLL コントロール信号
PLL の演算および再同期を観察および制御する場合は、pfdena、areset、および
locked 信号を使用できます。
pfdena
pfdena 信号は、シャット・ダウンまでにシステムが現在の設定を格納する時間が与
えられるように、最後にロックされた周波数を維持するために使用します。pfdena
信号は、プログラマブル・ゲートで PFD 出力をコントロールします。PFD をディ
セーブルすると、VCO は最後に設定された値のコントロール電圧および周波数で動
作し、長期的なドリフトを起こして周波数が低くなります。PLL のロックが解除さ
れたり、入力クロックがディセーブルされても、PLL は継続して動作します。
pfdena の制御には、独自のコントロール信号か、クロック・スイッチオーバー回路
から得られるコントロール信号(activeclock、clkbad[0]、または clkbad[1])を
使用できます。
areset
areset 信号は、各 PLL に対するリセットまたは再同期化入力です。これらの入力信号
をドライブできるのは、デバイスの入力ピンまたは内部ロジックです。areset が
High にドライブされると、PLL カウンタがリセットされ、PLL 出力がクリアされ
て、PLL のロックが解除されます。VCO は標準設定に戻されます。areset が再び
Low にドライブされると、PLL が再ロックして、入力に再同期されます。
PLL がロックを喪失するたびに、areset 信号をアサートして、PLL の入力クロック
と出力クロック間での正しい位相関係を保証する必要があります。Quartus II
MegaWizard Plug-In Manager を使用すると、ロック損失状態で自動的にリセット
する(セルフ・リセット)ように PLL を設定できます。以下の条件のいずれかが
true の場合は、areset 信号を含めなければなりません。
1
■
PLL リコンフィギュレーションまたはクロック・スイッチオーバーがデザインで
利用可能になっている。
■
ロック状態喪失後に、PLL 入力クロックと出力クロック間の位相関係を維持する
必要がある。
PLL への入力クロックがトグルしていなかったり、または電源投入後に不安定な場
合、入力クロックが安定し、仕様範囲内に収まった後、areset 信号をアサートしま
す。
locked
PLL の locked 信号出力は、PLL が基準クロックをロックし、PLL クロック出力は
MegaWizard Plug-In Manager で設定された、必要な位相および周波数で動作してい
ることを示しています。ロック検出回路は、フィードバック・クロックが位相と周波
数の両方で基準クロックにロックした場合に、信号をコア・ロジックに供給します。
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Stratix V PLL
4–26
1
アルテラでは、デザインに areset 信号と locked 信号を使用して、PLL のステータス
をコントロールおよび観察することを推奨しています。
クロック・フィードバック・モード
Stratix V の PLL は、最大 6 種類のクロック・フィードバック・モードをサポートし
ます。各モードでは、クロックの逓倍と分周、位相シフト、プログラマブル・デュー
ティ・サイクルを実行できます。
1
Stratix V の PLL は、最大 6 種類のクロック・フィードバック・モードをサポートしま
す。各モードでは、クロックの逓倍と分周、位相シフト、プログラマブル・デュー
ティ・サイクルを実行できます。入力および出力遅延が PLL で完全に補正されるの
は、特定の PLL に対応する専用クロック入力ピンをクロック・ソースとして使用す
る場合に限られます。RCLK または GCLK ネットワークを使用して PLL をドライブ
する場合、あるいは PLL が PLL と関連付けられない専用クロック・ピンによってド
ライブされる場合には、QuartusII ソフトウェアでは入力 / 出力遅延が完全に補償さ
れない可能性があります。例えば、PLL がゼロ遅延バッファ・モードでコンフィギュ
レーションされ、PLL 入力が関連付けられた専用クロック入力ピンでドライブされ
る場合を考えてみましょう。このコンフィギュレーションでは、完全に補償されたク
ロック・パスにより、クロック入力と PLL からの出力クロックの 1 つとの間の遅延
がゼロになります。ただし、PLL 入力が非専用入力によって(GCLK ネットワークを
経由して)供給される場合、出力クロックが入力クロックと完全にアラインメント
されないことがあります。専用クロック・ピンを対応する PLL にマッピングするに
は、19 ページの図 4-15 ~ 22 ページの図 4-18 を参照してください。
ソース・シンクロナス・モード
データとクロックが入力ピンに同時に到着する場合、どの IOE 入力レジスタのク
ロック・ポートとデータ・ポートでも同じ位相関係が維持されます。図 4-21 に、こ
のモードでのクロックとデータの波形例を示します。アルテラでは、ソース・シンク
ロナス・データ転送に対してソース・シンクロナス・モードを使用することが推奨
されています。同じ I/O 規格を使用している限り、IOE のデータ信号とクロック信号
には同様のバッファ遅延が発生します。
図 4-21. ソース・シンクロナス・モードにおけるクロックおよびデータ間の位相関係
Data pin
PLL
reference clock
at the input pin
Data at the register
Clock at the register
ソース・シンクロナス・モードは、使用されるクロック・ネットワークの遅延と、
以下の 2 つのパスにおける遅延の差を補正します。
■
データ・ピンから IOE レジスタ入力
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Stratix V PLL
■
4–27
クロック入力ピンから PLL PFD 入力
Stratix V PLL はソース・シンクロナス補償モードを使用するように設定されたとき
には、データ・バスなど複数のパッド-入力レジスタ・パスを補償することができ
ます。Quartus II ソフトウェアのアサインメント・エディタの「PLL Compensation」
アサインメントを使用して、どの入力ピンを PLL 補償ターゲットとして使用するか
を選択します。入力レジスタがソース・シンクロナス補償 PLL の同じ出力によって
クロックされる場合は、データ・バス全体を含めることができます。クロック遅延を
適切に補償するには、すべての入力ピンがデバイスの同じサイドになければなりま
せん。PLL は、補償付きバスのすべての入力ピンの中で最長のパッド-レジスタ間遅
延を持つ入力ピンに対して補償を行います。
「PLL Compensation」アサインメントを割り当てない場合、Quartus II ソフトウェア
は PLL の補償された出力によってドライブされるすべてのピンを補償ターゲットと
して自動的に選択します。
LVDS 補正のソース・シンクロナス・モード
ソース・シンクロナス・モードの目的は、内部リアライザ/デシリアライザ
(SERDES)キャプチャ・レジスタのピンから見たのと同じデータおよびクロックの
タイミング関係を維持することです。ただし、クロックは反転します(180° 位相シ
フト)。したがって、このモードは LVDS クロック・ネットワークの遅延と、以下の
2 つのパスの間における遅延差を補正するのに理想的です。
■
データ・ピンから SERDES キャプチャ・レジスタ
■
クロック入力ピンから SERDES キャプチャ・レジスタ。さらに、出力カウンタは
180° の位相シフトを提供する必要があります。
図 4-22 に、LVDS モードでのクロックとデータの波形例を示します。
図 4-22. LVDS モードにおけるクロックおよびデータ間の位相関係
Data pin
PLL
reference clock
at the input pin
Data at the register
Clock at the register
直接補償モード
直接補償モードでは、PLL はクロック・ネットワークに対する補償を行いません。
このモードでは、PFD へのクロック・フィードバックが通過する回路が減るため、
ジッタ性能が向上します。PLL の内部クロック出力と外部クロック出力はいずれも、
PLL クロック入力を基準にして位相シフトされます。図 4-23 に、直接補償モードで
の PLL クロックの位相関係の波形例を示します。
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Stratix V PLL
4–28
図 4-23. 直接補償モードにおける PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port (1)
External PLL Clock Outputs (1)
図 4-23 の注:
(1) PLL クロック出力は、ルーチン遅延に応じて PLL 入力クロックよりも遅れます。
ノーマル・モード
ノーマル・モードの内部クロックは、入力クロック・ピンに位相アラインメントさ
れます。外部クロック出力ピンは、このモードで接続された場合は、クロック入力ピ
ンに相対した位相遅延を生じます。Quartus II ソフトウェアのタイミング・アナライ
ザは、この 2 本のピンに生じる位相差をレポートします。ノーマル・モードでは、
GCLK または RCLK ネットワークによって生じる遅延が完全に補正されます。図
4-24 に、ノーマル・モードでの PLL クロックの位相関係の波形例を示します。
図 4-24. ノーマル・モードにおける PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port
Dedicated PLL Clock Outputs (1)
図 4-24 の注:
(1) 外部クロック出力は、PLL 内部クロック信号よりも早くなるか、または遅くなることがあります。
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4–29
ゼロ遅延バッファ・モード
ゼロ遅延バッファ(ZDB)モードでは、デバイス全体でのゼロ遅延のために、外部
クロック出力ピンはクロック入力ピンと位相調整されます。このモードを使用する場
合は、入力ピンと出力ピンでのクロック・アラインメントを保証するには、入力ク
ロックと出力クロックに同じ I/O 規格を使用しなければなりません。Stratix V デバイ
スでは、ZDB モードがセンター PLL およびコーナー PLL でのみサポートされます。
シングル・エンド I/O 規格と共に、Stratix V PLL を ZDB モードで使用して、クロッ
ク入力ピン(CLK)と外部クロック出力(CLKOUT)ピンを確実に位相調整するには、
デザインの双方向 I/O ピンをインスタンス化して、PLL の FBOUT ポートと FBIN
ポートを接続するフィードバック・パスとして使用する必要があります。PLL はこ
の双方向 I/O ピンを使用して、PLL のクロック出力ポートから外部クロック出力ピ
ンまでの出力遅延を模倣し、これを補正します。
1
デザイン内でインスタンス化する双方向 I/O ピンには、常にシングル・エンド I/O 規格
を割り当てる必要があります。
1
ZDB モードを使用する場合、信号反射を防止するために、双方向 I/O ピンにボード・
トレースを置かないでください。
図 4-25 に、Stratix V PLL の ZDB モードを示します。ZDB モードを使用する場合、
PLL クロック入力ピンまたは出力ピンに差動 I/O 規格を使用することはできません。
図 4-25. Stratix V PLL の ZDB モード ( 注 1)
C0
C1
C2
C3
C4
EXTCLKOUT[0]
fbout0
fbin0
bidirectional I/O pin
C5
C6
inclk
÷n
PFD
CP/LF
VCO 0
C7
EXTCLKOUT[1]
C8
C9
C10 20
mux
C11
C12
4
EXTCLKOUT[2]
C13
inclk
÷n
PFD
CP/LF
VCO 1
fbout1
fbin1
bidirectional I/O pin
C14
C15
C16
C17
m0
EXTCLKOUT[3]
m1
図 4-25 の注:
(1) ZDB モードは、最大 4 つのシングル・エンド・クロック出力をサポートします。詳細については、24 ページの図 4-20 を参照
してください。
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4–30
図 4-26 に、ZDB モードでの PLL クロックの位相関係の波形例を示します。
図 4-26. ZDB モードにおける PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at the
Register Clock Port (1)
Dedicated PLL
Clock Outputs
図 4-26 の注:
(1) 内部 PLL クロック出力は、PLL クロック出力よりも早くなるか、または遅くなることがあります。
外部フィードバック・モード
図 4-27 に示すように、外部フィードバック(EFB)モードでは、外部フィードバッ
ク入力ピン(fbin)は、クロック入力ピンと位相調整されます。これらのクロック
と整合させることで、デバイス間のクロック遅延とスキューを強制的に減らすこと
ができます。Stratix V デバイスでは、EFB モードがセンター PLL およびコーナー
PLL でのみサポートされます。
EFB では、M カウンタの出力(FBOUT)が、PLL の fbin 入力にフィードバックされ
(ボード上でトレースを実行)
、フィードバック・ループの一部になります。また、
兼用の外部クロック出力の 1 つを fbin 入力ピンとして EFB モードで使用します。
EFB を使用する場合、入力クロック、フィードバック入力、および出力クロックに
同じ I/O 規格を使用する必要があります。左 / 右 PLL は、シングル・エンド I/O 規格
を使用する場合にのみ EFB モードをサポートします。
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4–31
図 4-27 に、EFB モードの PLL クロック間の位相関係の波形例を示します。
図 4-27. 外部フィードバック・モードにおける PLL クロック間の位相関係
Phase Aligned
PLL Reference
Clock at the
Input Pin
PLL Clock at
the Register
Clock Port (1)
Dedicated PLL
Clock Outputs (1)
fbin Clock Input Pin
図 4-27 の注:
(1) PLL クロック出力は、fbin クロック入力よりも早くなるか、または遅くなることがあります。
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4–32
図 4-28 に、Stratix V における EFB モードの実装を示します。
図 4-28. Stratix V デバイスにおける EFB モード ( 注 1)
C0
C1
C2
C3
C4
EXTCLKOUT[0]
fbout[p]
fbin0
(3)
C5
inclk
(2)
÷n
PFD
CP/LF
VCO 0
C6
C7
EXTCLKOUT[1]
fbout[n]
(4)
fbout0
C8
C9
C10 20
C11
mux 4
C12
inclk
÷n
PFD
CP/LF
(2)
C13
VCO 1
C14
EXTCLKOUT[2]
fbin[p]
external
board
trace
fbin1
C15
C16
(4)
C17
m0
m1
EXTCLKOUT[3]
fbin[n]
fbout1
(3)
図 4-28 の注:
(1) EFB モードは、2 つのシングル・エンド入力または 1 つの差動フィードバック入力をサポートします。詳細については、24
ページの図 4-20 を参照してください。
(2) 2 つの VCO は、一度に 1 つしか差動 EFB モードをサポートできません。もう 1 つの VCO は汎用クロッキングに使用できま
す。
(3) 外部ボード接続のための 1 つの差動クロック出力、および差動 EFB サポートのための 1 つの差動フィードバック入力。
(4) 外部ボード接続のための 2 つのシングル・エンド・クロック出力、およびシングル・エンド EFB サポートのための 2 つのシ
ングル・エンド・フィードバック入力。
クロックの逓倍と分周
Stratix V の各 PLL は、M /(N* ポストスケール・カウンタ)スケーリング係数を使
用して、PLL 出力ポートのクロック合成を行います。入力クロックは、プリ・ス
ケール係数 n によって分周され、m フィードバック係数で逓倍されます。コント
ロール・ループは、fin (M/N) になるように VCO をドライブします。各出力ポートに
は、高周波数 VCO を分周する専用のポストスケール・カウンタがあります。周波数
の異なる PLL 出力が複数ある場合、VCO は周波数規格に適合する出力周波数の最小
公倍数に設定されます。例えば、1 つの PLL から要求される出力周波数が 33 MHz
と 66 MHz の場合、Quartus II ソフトウェアは VCO を 660 MHz に設定します
(VCO 範囲内での 33 MHz と 66 MHz の最小公倍数)。その後、ポストスケール・カ
ウンタは各出力ポートの VCO 周波数を分周します。
PLL ごとに 1 つのプリ・スケール・カウンタ、N、および 1 つの逓倍カウンタ、M が
あり、M と N は両方とも範囲は 1 ~ 512 です。N カウンタの目的は、周波数分周の計
算に限定されるため、このカウンタはデューティ・サイクル・コントロールを行い
ません。これらのポストスケール・カウンタの範囲は、50% デューティ・サイクル
設定で 1 ~ 512 です。各カウンタの High と Low カウント値の範囲は、1 ~ 256 で
す。デザインに選択された High および Low のカウント値の合計により、特定のカ
ウンタの分周値が選択されます。
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改訂履歴
4–33
Quartus II ソフトウェアは、アルテラの PLL メガファンクションに入力される入力
周波数、逓倍値、および分周値に従って、適切なスケーリング係数を自動的に選択
します。
プログラマブル・デューティ・サイクル
プログラマブル・デューティ・サイクルにより、PLL は可変デューティ・サイクル
のクロック出力を生成できます。この機能は PLL ポストスケール・カウンタでサ
ポートされます。デューティ・サイクルの設定は、ポストスケール・カウンタに対
して Low および High の時間カウントを設定することによって行われます。
Quartus II ソフトウェアは、周波数入力と所要の逓倍または分周レートによって
デューティ・サイクルを選択します。ポストスケール・カウンタ値により、デュー
ティ・サイクルの精度が決まります。精度は 50% をポストスケール・カウンタ値で
除算した値で定義されます。例えば、C0 カウンタが 10 の場合、5% ~ 90% の範囲
でデューティ・サイクルを選択する場合、5% のステップが可能です。
PLL が外部フィードバック・モードの場合、fbin ピンをドライブするカウンタの
デューティ・サイクルに 50% を設定する必要があります。プログラマブル・デュー
ティ・サイクルをプログラマブル位相シフトと組み合わせることで、オーバーラッ
プのない正確なクロックを生成できます。
改訂履歴
表 4-5 に、本資料の改訂履歴を示します。
表 4-5. 改訂履歴
日付
2011 年 5 月
バージョン
1.2
変更内容
■
11.0 リリースにより、この章を Volume 2 に移動
■
表 4-1 を更新
■
図4-3、図 4-4、図4-5、図 4-6、図4-15、図 4-17、図4-18、図4-20、図 4-25、
および 図 4-28 を更新
■ 「ゼロ遅延バッファ・モード」および
「外部フィードバック・モード」
の項を更新
■ 「PLL
クロック出力」の項を追加
2010 年 12 月
1.1
10.1 リリース。内容の変更はなし
2010 年 7 月
1.0
初版
Altera Corporation
2011 年 5 月
Startix V デバイス・ハンドブック
4–34
Stratix V デバイス・ハンドブック
Stratix V デバイスのクロック・ ネットワークおよび PLL
改訂履歴
Altera Corporation
2011 年 5 月
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