Stratix IV デバイスの外部メモリ・インターフェース

Stratix IV デバイスの外部メモリ・インターフェース
7. Stratix IV デバイスの外部メモリ・イ
ンタフェース
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際
には、最新の英語版で内容をご確認ください。
SIV51007-3.0
こので章は、Stratix® IV デバイス・ファミリの利用可能な外部メモリ・インタフェー
スおよび外部メモリ・インタフェースをサポートする、このファミリのシリコン機
能について説明します。アルテラの Stratix IV FPGA で達成可能なシステム帯域幅のレ
ベルをサポートするために、デバイスは、幅広い外部メモリ・インタフェースを小
型のモジュール・ベースの I/O バンク構造に迅速かつ容易に適合する効率的なアーキ
テクチャを提供します。I/O は DDR3、DDR2、DDRSDRAM、QDRII+、QDRII SRAM、お
よび RLDRAM II などの既存および新しい外部ダブル・データ・レート (DDR) メモリ
規格に対して、高性能のサポートを提供するように設計されています。
Stratix IV の I/O エレメントは、ダイナミックにキャリブレーションされた On-Chip
Termination(OCT)、配線パターン・ミスマッチ補正、DDR3 SDRAM インタフェース用
のリードおよびライト・レベリング回路、ハーフ・データ・レート(HDR)ブロッ
ク、および 4 ~ 36 ビット・プログラマブル DQ グループ幅などの機能で、外部メモ
リ・インタフェースを迅速かつ堅牢に実装するために必要な使いやすい機能を提供
しています。
高性能インタフェース・メモリ・ソリューションはセルフ・キャリブレート・メガ
ファンクション(ALTMEMPHY)によってバックアップされ、Stratix IV の I/O 構造を
活用するように最適化されており、かつ TimeQuest タイミング・アナライザは、プロ
セス、電圧、および温度(PVT)のばらつきに対して信頼性のある、高い動作周波数
のためのトータル・ソリューションを提供します。
この章は、以下の項で構成されています。
f
Altera Corporation
2009 年 11 月
■
7 – 3 ページの「メモリ・インタフェース・ピンのサポート」
■
7 – 28 ページの「Stratix IV 外部メモリ・インタフェースの機能」
外部メモリ・システム性能仕様、ボード・デザイン・ガイドライン、タイミング解
析、シミュレーション、およびデバッグ情報について詳しくは、「External Memory
Interface Handbook」を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
7–2
図 7-1 に、すべての Stratix IV I/O エレメント(IOE)機能を使用するメモリ・インタ
フェース・データ・パスの概要を示します。
図 7-1. 外部メモリ・インタフェース・データ・パスの概要 ( 注 1), (2)
Memory
Stratix IV FPGA
Postamble Enable
Postamble Clock
4n
DPRAM
(2)
DLL
DQS Logic
Block
Postamble
Control
Circuit
DQS Enable
Circuit
2n
2n
Alignment &
Synchronization
Registers
Half Data Rate
Input Registers
DQS (Read) (3)
DDR Input
Registers
n
DQ (Read) (3)
Resynchronization Clock
n
2n
4n
Half-Rate
Resynchronization
Clock
Clock Management & Reset
4
DQ Write Clock
Half-Rate Clock
2n
Alignment
Registers
Half Data Rate
Output Registers
2
2
Half Data Rate
Output Registers
Alignment
Registers
DQ (Write) (3)
DDR Output
and Output
Enable
Registers
DDR Output
and Output
Enable
Registers
DQS (Write) (3)
Alignment Clock
DQS Write Clock
図 7-1 の注:
(1) 各レジスタ・ブロックはバイパスできます。
(2) 各メモリ・インタフェースのブロックは多少異なります。影付きのブロックは、Stratix IV IOE の部分です。
(3) これらの信号はメモリ規格に応じて、双方向または単方向になります。双方向のとき信号は、リードおよびライト動作の両方
でアクティブになります。
メモリ・インタフェースは Stratix IV デバイス機能の DLL (Delay-Locked Loop)、ダイナ
ミック OCT コントロール、リードおよびライト・レベリング回路などを使用し、ま
た I/O 機能の OCT、プログラマブル入力遅延チェイン、プログラマブル出力遅延、ス
ルー・レート調整、およびプログラマブル・ドライブ強度などを使用します。
f
「I/O Features in Stratix IV Devices」の章を参照して
I/O 機能について詳しくは、
ください。
VT の変動に基づき、位相シフトを調整するように、ALTMEMPHY メガファンクション
は PLL(Phase-Locked Loop)および PLL リコンフィギュレーション・ロジックをイン
スタンス化します。
f
「Clock Networks and PLLs in Stratix IV Devices」
Stratix IV PLL について詳しくは、
の章を参照してください。ALTMEMPHY メガファンクションについて詳しくは、
「External Memory PHY Interface Megafunction User Guide (ALTMEMPHY)」を参照し
てください。
Stratix IV デバイス・ハンドブック Volume 1
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2009 年 11 月
Stratix IV デバイスの外部メモリ・インタフェース
メモリ・インタフェース・ピンのサポート
7–3
メモリ・インタフェース・ピンのサポート
標準的なメモリ・インタフェースでは、データ・ピン(D、Q、または DQ)、デー
タ・ストローブ・ピン(DQS/CQ と DQSn/SQn)、アドレス・ピン、コマンド・ピン、
およびクロック・ピンが必要です。一部のメモリ・インタフェースでは、データ・
マスク(DM、BWSn、または NWSn)ピンを使用してライト・マスキングおよび
QVLD ピンをイネーブルして、リード・データをキャプチャできる状態であることを
示します。この項では、Stratix IV デバイスでこれらすべてのピンをサポートする方
法について説明します。
f
ピン接続について詳しくは、「Stratix IV GX Device Family Pin Connection
Guidelines」を参照してください。
表 7 – 1 に、Stratix IV デバイスと外部メモリ・デバイス間のピン接続をリストします。
表 7 ‒ 1.
Stratix IV メモリ・インタフェース・ピンの利用 ( その1 )
ピンの説明
メモリ規格
Stratix IV ピンの利用
読み出しデータ
すべて
DQ
書き込みデータ
すべて
DQ (1)
パリティ、DM、BWSn、
NWSn、QVLD、ECC
すべて
DQ (1), (2)
リード・データ・スト
ローブ / クロック
ライト・データ・ク
ロック
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2009 年 11 月
■
DDR3 SDRAM
■
DDR2 SDRAM(差動 DQS 信号方式を使用)(3)
■
RLDRAM II
■
■
DDR2 SDRAM(シングル・エンド DQS 信号方式を シングル・エンド DQS
使用)(3)
(ライト・データ・クロック
DDR SDRAM
としても使用されます)
■
QDRII+ SRAM
■
QDRII SRAM
■
QDRII+ SRAM (4)
■
QDRII SRAM (4)
■
RLDRAM II の個別 I/O(SIO)
■
RLDRAM II コモン I/O(CIO)(6)
差動 DQS/DQSn
(ライト・データ・クロック
としても使用されます)
コンプリメンタリ CQ/CQn
ライト・データ・ピンに使用
される DQ グループに関連す
る任意の DQS および DQSn ピ
ンのペア (1)
アドレス・ピンおよびコマン
ド・ピンと同じバンクに配置
するか、リード・データ(Q)
ピンとして隣接するグループ
または同じ DQS/DQ グループ
内の DIFFOUT 機能を備えた
任意の DQ ピン
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Stratix IV デバイスの外部メモリ・インタフェース
メモリ・インタフェース・ピンのサポート
7–4
表 7 ‒ 1.
Stratix IV メモリ・インタフェース・ピンの利用 ( その2 )
ピンの説明
メモリ規格
■
レベリングを備えた DDR3 SDRAM
Stratix IV ピンの利用
mem_clk[0] および
mem_clk_n[0]信号に対する
DIFFIO_RX 機能を備えた任
意の未使用 DQ または DQS ピ
ン。
mem_clk[n:1] および
mem_clk_n[n:1] 信号に対
する DIFFOUT 機能を備えた
任意の未使用 DQ または DQS
ピン(ここで、n は 1 以上で
す)
。
メモリ・クロック
( アドレスおよびコマ
ンドの場合 ) (5)
■
レベリングのない DDR3 SDRAM
■
DDR2 SDRAM(差動 DQS 信号方式を使用)(3)
mem_clk[0] および
mem_clk_n[0]信号に対する
DIFFIO_RX 機能を備えた任
意の未使用ピン。
mem_clk[n:1] および
mem_clk_n[n:1] 信号に対
する DIFFOUT 機能を備えた
任意の未使用ピン(ここで、
n は 1 以上です)。
■
DDR2 SDRAM(シングル・エンド DQS 信号方式を
使用)(3)
■
DDR SDRAM
■
RLDRAM II
任意の DIFFOUT ピン
表 7 – 1 の注:
(1) 書き込みデータ信号が単方向の場合は、データ・マスク・ピンを含めて、リード DQS/DQ グループ以外の個別の DQS/DQ グ
ループにそれらを接続します。 DQS/DQ グループと関連のある DQS および DQSn ピン・ペアにライト・クロックを接続しま
す。 CQS および CQn ピン・ペアをライト・クロックとして使用しないでください。CQS および CQn ピン・ペアをライト・ク
ロックとして使用しないでください。
(2) BWSn、NWSn、および DM ピンは、ライト DQS/DQ グループの一部でなければなりませんが、パリティ、QVLD、および ECC
ピンはリード DQS/DQ グループの一部でなければなりません。ALTMEMPHY メガファンクションは QVLD ピンをサポートして
いません。 ただし、デザインは QVLD ピンをサポートしている場合、QVLD ピンはリード DQS/DQ グループの一部でなければ
なりません。
(3) DDR2 SDRAM は、シングル・エンドまたは差動 DQS 信号方式のいずれかをサポートします。
(4) QDRII+/QDRII SRAM デバイスは、K/K# クロック・ピン・ペア使用して、ライト・データ信号、アドレス信号、およびコマン
ド信号をラッチします。この場合、クロックは DQS/DQ グループの一部でなければなりません。また、ライト・データの
ルールを守らなければなりません。
(5) DDR3、DDR2、または DDR SDRAM インタフェースの ALTMEMPHY メガファンクションの実装は、スキューを最小化するよう
に十分な幅の 1 つの DQ グループ内にすべてのメモリ・クロック・ピン・ペアを配置することが必要です。例えば、3 メモ
リ・クロック・ピン・ペアを必要とする DIMM は× 4 DQS/DQ グループを使用しなければなりません。
(6) RLDRAM II 36 CIO デバイスにインタフェースするとき、16/18 DQS/DQ グループにおける 2 本の DQ ピンを使用します。
(ライト・データ・クロックの場合、4 または 8/9 DQS/DQ グループで DQS/DQSn ピンを使用します)。
DDR3、DDR2、DDRSDRAM、および RLDRAM II デバイスは、CK および CK# 信号を使用し
て、アドレスおよびコマンド信号をキャプチャします。これらの信号はライト・
データ・ストローブを模倣するために Stratix IV DDR I/O レジスタ(DDIO)を使用して
生成し、CK/CK# 信号と DQS 信号(DDR3、DDR2、および DDR SDRAM デバイスの
tDQSS、tDSS、および tDSH または RLDRAM II デバイスの tCKDK)間のタイミング関係を満たし
ます。QDRII+ および QDRII SRAM デバイスは、同じクロック(K/K#)を使用してライ
ト・データ、アドレス、およびコマンド信号をキャプチャします。
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Stratix IV デバイスの外部メモリ・インタフェース
メモリ・インタフェース・ピンのサポート
7–5
Stratix IV デバイスのメモリ・クロック・ピンは、ピン・テーブルで DIFFOUT、
DIFFIO_TX、および DIFFIO_RX プリフィックス付き差動出力ピンに送られる DDIO
レジスタを使用して生成されます(図 7-2 を参照)。メモリ・クロック・ピンに使用
するピンについて詳しくは、表 7 – 1 を参照してください。
図 7-2. メモリ・クロック生成 ( 注 1)
FPGA LEs
I/O Elements
VCC
D
Q
1
D
Q
mem_clk (2)
0
mem_clk_n (2)
System Clock (3)
図 7-2 の注:
(1) ピン位置要件については、7 – 3 ページの 表 7 – 1 を参照してください。
(2) DDR3、DDR2、および DDR SDRAM インタフェースの mem_clk[0] および mem_clk_n[0] ピンは、トラッキング用に
ALTMEMPHY メガファンクションが必要とするフィードバック用に I/O 入力バッファを使用し;したがって、これらのピンに対し
て双方向 I/O バッファを使用します。差動 DQS 入力を使用するメモリ・インタフェースの場合、入力フィードバック・バッ
ファは差動入力としてコンフィギュレーションされます。シングル・エンド DQS 入力を使用するメモリ・インタフェースの場
合、入力バッファはシングル・エンド入力としてコンフィギュレーションされます。シングル・エンド入力フィードバック・
バッファを使用するには、その I/O バンクの VREF ピンに I/O 規格の VREF 電圧を供給する必要があります。
(3) ジッタを低減するには、メモリ・出力・クロック生成にリージョナル・クロック・ネットワークが必要です。
Stratix IV デバイスは、差動リード・データ・ストローブおよびクロック動作用の差動
入力バッファを提供します。また、Stratix IV デバイスはコンプリメンタリ・リード・
データ・ストローブおよびクロック動作用の各 CQn ピンのための独立した DQS ロ
ジック・ブロックも提供します。Stratix IV ピン・テーブルでは、差動 DQS ピン・ペ
アは DQS ピンと DQSn ピンとして、コンプリメンタリ CQ 信号は CQ ピンと CQn ピン
として表記されます。このピン・テーブルでは、DQS ピンと CQn ピンは別々に記載
されています。各 CQn ピンは DQS ロジック・ブロックに接続され、シフトされた
CQn 信号は DQS IOE レジスタのネガティブ・エッジ入力レジスタに入ります。
1
333 MHz またはそれ以上で動作する DDR2 SDRAM インタフェースに対する差動 DQS 信
号方式を使用します。
DQ ピンは DDR3、DDR2、および DDR SDRAM および RLDRAM II コモン I/O(CIO)インタ
フェースでは双方向信号、QDRII+、QDRII SRAM、および RLDRAM II の個別 I/O(SIO)
デバイスでは単方向信号にすることができます。単方向読み出しデータ信号を
Stratix IV DQ ピンに接続し、単方向書き込みデータ信号を読み出し DQS/DQ グループ以
外の差動 DQS/DQ グループに接続します。さらに、このライト DQS/DQ グループに関
連する DQS/DQSn ピンに、ライト・クロックを割り当てる必要があります。ライト・
クロックには CQ/CQn ピン・ペアを使用しないでください。
1
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書き込みデータ信号に DQS/DQ グループを使用することで、出力スキューが小さくな
り、ライト・レベリング回路(DDR3 SDRAM インタフェース用)へのアクセスが可
能になり、バーティカル・マイグレーションを可能にします。また、これらのピン
はバス上の信号間の遅延ミスマッチを補正可能なデスキュー回路 にもアクセスしま
す ( プログラマブル遅延チェインを使用 )。
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Stratix IV デバイスの外部メモリ・インタフェース
メモリ・インタフェース・ピンのサポート
7–6
DQS ピンおよび DQ ピンの位置は、ピン・テーブルで固定されています。メモリ・イ
ンタフェース回路は、トランシーバをサポートしていないすべての Stratix IV I/O バン
クで使用できます。すべてのメモリ・インタフェース・ピンは、DDR3、DDR2、
DDR SDRAM、QDRII+、QDRII SRAM、および RLDRAM II デバイスをサポートするのに
必要な I/O 規格をサポートします。
Stratix IV デバイ・スファミリは、× 4、× 8/ × 9、× 16/ × 18、または× 32/ × 36 の DQ
バス・モードで DQS および DQ 信号をサポートします。ただし、一部のデバイスは
× 32/ × 36 の DQS バス・モードをサポートしません。これらのピンの一部がメモ
リ・インタフェースに使用されていないときは、ユーザー I/O として使用できます。
さらに、クロッキングに使用されていない任意の DQSn または CQn ピンを DQ(デー
タ)ピンとして使用できます。表 7 – 2 に、DQS/CQ および DQSn/CQn ピン・ペアを含
む各 DQS/DQ バス・モードのピン・サポートをリストします。
表 7 ‒ 2.
Stratix IV DQS/DQ バス・モードのピン数
モード
DQSn
サポート
グループご
QVLD
グループごと
パリティ
との最大
CQn サポート
または DM (オプション) の標準データ・
データ・
ピン数
(1)
(オプション)
ピン数 (2)
×4
使用可
使用不可
使用不可 (6)
使用不可
4
× 8/ × 9 (3)
使用可
使用可
使用可
使用可
8 または 9
11
× 16/ × 18
使用可
使用可
使用可
使用可
16 または 18
23
使用可
使用可
使用可
使用可
32 または 36
47
5
(4)
× 32/ × 36
(5)
表 7 – 2 の注:
(1) QVLD ピンは、ALTMEMPHY メガファンクションでは使用されません。
(2) これは、シングル・エンド DQS 信号方式で DQS バス・ネットワークに接続された DQ ピン(パリティ、データ・マスク、お
よび QVLD ピンを含む)の最大数を表します。差動またはコンプリメンタリ DQS 信号方式を使用するときは、グループあた
りのデータの最大数は 1 つ少なくなります。 この数は個々のデバイスで DQS/DQ グループごとに変ります。グループごとの
正確な数は、ピン・テーブルで確認してください。 DDR3、DDR2、および DDR インタフェースでは、× 16/ × 18 および
× 32/ × 36 グループを形成するのに、使用される各× 8/ × 9 グループに 1 本の DQS ピンの必要性のため、× 8 より大き
いインタフェースにピンの数はさらに減少します。
(3) × 8/ × 9 グループは 2 つの× 4 DQS/DQ グループを統合して作成されるため、このグループの総ピン数は 12 本になります。
(4) × 16/ × 18 グループは、4 つの× 4 DQS/DQ グループを統合して作成されます。
(5) × 32/ × 36 グループは、8 つの× 4 DQS/DQ グループを統合して作成されます。
(6) 差動 DQS が使用されなく、およびグループは付加的な信号がない場合に、DM ピンはサポートされます。
表 7 – 3 に、Stratix IV デバイスの各サイドで使用可能な DQS/DQ グループ数をリストし
ます。Stratix IV デバイスの各バンクで使用可能な DQS/DQ グループ数について詳しく
は、図 7-3 ~図 7-17 を参照してください。これらの図は、Stratix IV デバイスのダイ
の上面図を示しています。
表 7 ‒ 3.
Stratix IV デバイスの各サイドの DQS/DQ グループ数 ( その1 )
デバイス
EP4SGX70
EP4SGX110
EP4SGX180
EP4SGX230
パッケージ
780 ピン
FineLine BGA
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( 注 1)
サイド
× 4 (2)
× 8/ × 9
× 16/ × 18
× 32/ × 36
(3)
レフト
14
6
2
0
トップ /
17
8
2
0
0
0
0
0
ボトム
ライト
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メモリ・インタフェース・ピンのサポート
表 7 ‒ 3.
7–7
Stratix IV デバイスの各サイドの DQS/DQ グループ数 ( その2 )
デバイス
EP4SGX290
EP4SGX360
パッケージ
780 ピン
FineLine BGA
( 注 1)
サイド
× 4 (2)
× 8/ × 9
× 16/ × 18
× 32/ × 36
(3)
レフト / ラ
イト
0
0
0
0
トップ / ボ
トム
18
8
2
0
レフト / ラ
イト
14
6
2
0
トップ / ボ
トム
17
8
2
0
EP4SE230
EP4SE360
780 ピン
FineLine BGA
ライト / レ
フト
7
3
1
0
EP4SGX110
1152 ピン
FineLine BGA
(16 個のトラ
ンシーバ内蔵
)
トップ / ボ
トム
17
8
2
0
ライト / レ
フト
14
6
2
0
EP4SGX70
EP4SGX110
1152 ピン
FineLine BGA
(24 個のトラ
ンシーバ内蔵
)
トップ / ボ
トム
17
8
2
0
ライト / レ
フト
13
6
2
0
トップ / ボ
トム
26
12
4
0
すべてのサ
イド
26
12
4
0
すべてのサ
イド
26
12
4
0
ライト / レ
フト
34
16
6
0
トップ / ボ
トム
38
18
8
4
レフト
12
3
1
0
トップ / ボ
トム
26
12
4
0
ライト
11
4
1
0
ライト / レ
フト
26
12
4
0
トップ / ボ
トム
38
18
8
4
EP4SGX180
EP4SGX230
EP4SGX290
EP4SGX360
EP4SGX530
1152 ピン
FineLine BGA
EP4SE360
EP4SE530
EP4SE820
1152 ピン
FineLine BGA
EP4SGX180
EP4SGX230
EP4SGX290
EP4SGX360
EP4SGX530
1517 ピン
FineLine BGA
EP4SE530
EP4SE820
1517 ピン
FineLine BGA
EP4S40G2
EP4S40G5
EP4S100G2
EP4S100G5
1517 ピン
FineLine BGA
EP4SGX290
EP4SGX360
EP4SGX530
1760 ピン
FineLine BGA
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7–8
表 7 ‒ 3.
Stratix IV デバイスの各サイドの DQS/DQ グループ数 ( その3 )
デバイス
EP4SE530
EP4SE820
EP4SGX290
EP4SGX360
EP4SGX530
EP4S100G3
EP4S100G4
EP4S100G5
パッケージ
1760 ピン
FineLine BGA
1760 ピン
FineLine BGA
1932 ピン
FineLine BGA
1932 ピン
FineLine BGA
( 注 1)
サイド
× 4 (2)
× 8/ × 9
× 16/ × 18
× 32/ × 36
(3)
ライト / レ
フト
34
16
6
0
トップ / ボ
トム
38
18
8
4
ライト / レ
フト
40
18
6
0
トップ / ボ
トム
44
22
10
4
ライト / レ
フト
29
13
4
0
トップ / ボ
トム
38
18
8
4
レフト
8
2
0
0
トップ / ボ
トム
38
18
8
4
ライト
7
1
0
0
表 7 – 3 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループは、RUP および RDN ピンを使用することができます。Stratix IV のキャリブレーション済み OCT 機能を使
用する場合、これらのグループは使用できません。
(3) × 32/ × 36 DQS/DQ グループをサポートしていない Stratix IV FPGA の× 36 QDRII+/QDRII SRAM デバイスとインタフェースす
るには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18 DQS/DQ グループの組み合わせ」を参
照してください。
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メモリ・インタフェース・ピンのサポート
7–9
図 7-3. 780 ピン FineLine BGA パッケージの EP4SGX70、EP4SGX110、EP4SGX180、および EP4SGX230 デバイス
における各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4). (5)
DLL1
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
EP4SGX70, EP4SGX110, EP4SGX180, and
EP4SGX230 Devices in the
780-Pin FineLine BGA
I/O Bank 2C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 2A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
DLL2
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-3 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SGX70、 EP4SGX110、EP4SGX180、 および EP4SGX230 のデバイスは、× 32/ × 36 モードをサポートしていません。× 36
QDRII+/QDRII SRAM デバイスとインタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する×
16/ × 18 DQS/DQ グループの組み合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
(5) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
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2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
メモリ・インタフェース・ピンのサポート
7–10
図 7-4. 780 ピン FineLine BGA パッケージの EP4SE230 および EP4SE360 デバイスにおける各バンクの DQS/DQ
グループ数 ( 注 1), (2), (3), (4), (5)
DLL 1
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL 4
I/O Bank 1A
I/O Bank 6A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C
I/O Bank 6C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
EP4SE230 and EP4SE360 Devices in the
780-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 2A
I/O Bank 5A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
DLL 2
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL 3
図 7-4 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) × 36 QDRII+/QDRII SRAM デバイスとインタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対す
る× 16/ × 18 DQS/DQ グループの組み合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが OCT
キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用されている ×4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応
じて、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用さ
れないことを確認してください。
(5) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
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7–11
図 7-5. 780 ピン FineLine BGA パッケージの EP4SGX290 および EP4SGX360 デバイスにおける各バンクの
DQS/DQ グループ数 ( 注 1), (2)
DLL1
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
EP4SGX290 and EP4SGX360 Devices
in the 780-Pin FineLine BGA
DLL2
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-5 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SGX290 および EP4SGX360 デバイスは、× 32/ × 36 モードをサポートしていません。× 36 QDRII+/QDRII SRAM デバイスと
インタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18 DQS/DQ グループの組
み合わせ」を参照してください。
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7–12
図 7-6. 1152 ピン FineLine BGA パッケージの 16 トランシーバを備えた EP4SGX110 デバイスにおける各バンク
の DQS/DQ グループ数 ( 注 1), (2), (3), (4), (5)
DLL1
I/O Bank 8A
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A
I/O Bank 6A
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
EP4SGX110 Devices
in the 1152-Pin FineLine BGA
(with 16 Transceivers)
I/O Bank 1C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
DLL2
I/O Bank 6C
26 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 3A
I/O Bank 3C
I/O Bank 4C
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-6 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SGX110 デバイスは、× 32/ × 36 モードをサポートしていません。× 36 QDRII+/QDRII SRAM デバイスとインタフェースす
るには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18 DQS/DQ グループの組み合わせ」を参照
してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
(5) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
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7–13
図 7-7. 1152 ピン FineLine BGA パッケージの 24 トランシーバを備えた EP4SGX70 および EP4SGX110 デバイス
における各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4), (5)
DLL1
I/O Bank 8A (3)
I/O Bank 8C
I/O Bank 7C
I/O Bank 7A (3)
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 1A (3)
DLL4
I/O Bank 6A (3)
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C (4)
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 6C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
EP4SGX70 and EP4SGX110 Devices
in the 1152-Pin FineLine BGA
(with 24 Transceivers)
I/O Bank 6A (3)
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 1C (4)
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 6C
26 User I/Os (5)
x4=3
x8/x9=1
x16/x18=0
I/O Bank 3A (3)
DLL2
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 4C
I/O Bank 4A (3)
24 User I/Os
x4=3
x8/x9=1
x16/x18=0
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 3C
24 User I/Os
x4=2
x8/x9=1
x16/x18=0
DLL3
図 7-7 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SGX70 および EP4SGX110 デバイスは、× 32/ × 36 モードをサポートしていません。× 36 QDRII+/QDRII SRAM デバイスとイ
ンタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18 DQS/DQ グループの組み
合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
メモリ・インタフェース用に× 4 グループを使
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
(5) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–14
図 7-8. 1152 ピン FineLine BGA パッケージの EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360、および
EP4SGX530 デバイスにおける各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4), (5)
DLL1
I/O Bank 8A
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360,
and EP4SGX530 Devices in the
1152-Pin FineLine BGA
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-8 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360、および EP4SGX530 デバイスは、× 32/ × 36 モードをサポートしていませ
ん。× 36 QDRII+/QDRII SRAM デバイスとインタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに
対する× 16/ × 18 DQS/DQ グループの組み合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが OCT
キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
(5) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–15
図 7-9. 1152 ピン FineLine BGA パッケージの EP4SE360、EP4SE530、および EPSE820 デバイスにおける各バン
クの DQS/DQ グループ数 ( 注 1), (2), (3), (4), (5)
DLL1
I/O Bank 8A
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
EP4SE360, EP4SE530
and EP4SE820 Devices
in the 1152-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 2A
I/O Bank 5A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
DLL2
I/O Bank 3A
I/O Bank 3B
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-9 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SE360、EP4SE530、および EPSE820 デバイスは、× 32/ × 36 モードをサポートしていません。× 36 QDRII+/QDRII SRAM デ
バイスとインタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18 DQS/DQ グ
ループの組み合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
(5) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
Altera Corporation
2009 年 11 月
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メモリ・インタフェース・ピンのサポート
7–16
図 7-10. 1517 ピン FineLine BGA パッケージの EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360、および
EP4SGX530 デバイスにおける各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4), (5)
DLL1
I/O Bank 8A
I/O Bank 8B
I/O Bank 8C
I/O Bank 7C
I/O Bank 7B
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A
I/O Bank 6A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
I/O Bank 1C
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360,
and EP4SGX530 Devices in the
1517-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 2A
I/O Bank 5A
48 User I/Os
x4=7
x8/x9=3
x16/x18=1
48 User I/Os
x4=7
x8/x9=3
x6/x18=1
DLL2
I/O Bank 3A
I/O Bank 3B
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-10 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360、および EP4SGX530 デバイスは、× 32/ × 36 モードをサポートしていませ
ん。× 36 QDRII+/QDRII SRAM デバイスとインタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェース
に対する× 16/ × 18 DQS/DQ グループの組み合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
(5) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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Altera Corporation
2009 年 11 月
Stratix IV デバイスの外部メモリ・インタフェース
メモリ・インタフェース・ピンのサポート
7–17
図 7-11. 1517 ピン FineLine BGA パッケージの EP4SE530 および EP4SE820 デバイスにおける各バンクの DQS/DQ
グループ数 ( 注 1), (2), (3), (4)
DLL1
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 1A
DLL4
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 6B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SE530 and EP4SE820 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 7-11 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが OCT
キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(3) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力および専用コーナー PLL クロック入力が含まれます。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–18
図 7-12. 1517 ピン FineLine BGA パッケージの EP4S40G2、EP4S40G5、EP4S100G2、および EP4S100G5 デバイス
における各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4), (5)
DLL1
I/O Bank 8A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
I/O Bank 8B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
I/O Bank 7B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
I/O Bank 7A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL4
I/O Bank 1A
I/O Bank 6A
43 User I/Os
x4=5
x8/x9=1
x16/x18=0
44 User I/Os
x4=5
x8/x9=1
x16/x18=0
I/O Bank 1C
20 User I/Os
x4=0
x8/x9=0
x16/x18=0
I/O Bank 6C
21 User I/Os
x4=0
x8/x9=0
x16/x18=0
EP4S40G2, EP4S40G5, EP4S100G2, and EP4S100G5 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
21 User I/Os
x4=1
x8/x9=0
x16/x18=0
I/O Bank 5C
21 User I/Os
x4=0
x8/x9=0
x16/x18=0
I/O Bank 2A
I/O Bank 5A
46 User I/Os
x4=6
x8/x9=2
x16/x18=1
46 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL2
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
40 User I/Os
x4=6
x8/x9=3
x16/x18=1
DLL3
図 7-12 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) EP4S40G2、EP4S40G5、EP4S100G2、および EP4S100G5 デバイスは、× 32/ × 36 モードをサポートしていません。× 36
QDRII+/QDRII SRAM デバイスとインタフェースするには、7 – 25 ページの「× 36 QDRII+/QDRII SRAM インタフェースに対する×
16/ × 18 DQS/DQ グループの組み合わせ」を参照してください。
(3) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
メモリ・インタフェース用に× 4 グループを使
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(4) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力が含まれます。
(5) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–19
図 7-13. 1760 ピン FineLine BGA パッケージの EP4SGX290、EP4SGX360、および EP4SGX530 デバイスにおける
各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4)
DLL1
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16//x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL4
I/O Bank 1A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x6/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SGX290, EP4SGX360, and EP4SGX530 Devices
in the 1760-Pin FineLine BGA
I/O Bank 2C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 3B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 3C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 4C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 4B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 7-13 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(3) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力および専用コーナー PLL クロック入力が含まれます。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–20
図 7-14. 1760 ピン FineLine BGA パッケージの EP4SE530 デバイスにおける各バンクの DQS/DQ グループ数 ( 注
1), (2), (3), (4)
DLL1
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL4
I/O Bank 1A
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 6B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SE530 Devices
in the 1760-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
24 User I/Os
x4=4
x8/x9=2
x16/x18=1
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 7-14 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(3) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力および専用コーナー PLL クロック入力が含まれます。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–21
図 7-15. 1760 ピン FineLine BGA パッケージの EP4SE820 デバイスにおける各バンクの DQS/DQ グループ数 ( 注
1), (2), (3), (4)
DLL1
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 7C
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL4
I/O Bank 1A
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1C
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
EP4SE820 Devices
in the 1760-Pin FineLine BGA
I/O Bank 2C
I/O Bank 5C
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2B
I/O Bank 5B
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
36 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 7-15 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(3) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力および専用コーナー PLL クロック入力が含まれます。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–22
図 7-16. 1932 ピン FineLine BGA パッケージの EP4SGX290、EP4SGX360、および EP4SGX530 デバイスにおける
各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4)
DLL1
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 1A
DLL4
I/O Bank 6A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 6C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 1C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
I/O Bank 2C
I/O Bank 5C
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
42 User I/Os
x4=6
x8/x9=3
x16/x18=1
x32/x36=0
EP4SGX290, EP4SGX360, and EP4SGX530 Devices
in the 1932-Pin FineLine BGA
I/O Bank 2B
I/O Bank 5B
20 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
20 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 2A
I/O Bank 5A
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
50 User I/Os
x4=7
x8/x9=3
x16/x18=1
x32/x36=0
DLL2
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 7-16 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(3) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力および専用コーナー PLL クロック入力が含まれます。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
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7–23
図 7-17. 1932 ピン FineLine BGA パッケージの EP4S100G3、EP4S100G4、および EP4S100G5 デバイスにおける
各バンクの DQS/DQ グループ数 ( 注 1), (2), (3), (4)
I/O Bank 8A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL1
I/O Bank 8B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 8C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7C
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
I/O Bank 7B
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 7A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
I/O Bank 1A
DLL4
I/O Bank 6A
40 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
38 User I/Os
x4=3
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 6C
20 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 1C
19 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 2C
I/O Bank 5C
19 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
17 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
EP4S100G3, EP4S100G4, and EP4S100G5 Devices
in the 1932-Pin FineLine BGA
I/O Bank 2B
I/O Bank 5B
13 User I/Os
x4=1
x8/x9=0
x16/x18=0
x32/x36=0
12 User I/Os
x4=0
x8/x9=0
x16/x18=0
x32/x36=0
I/O Bank 2A
I/O Bank 5A
39 User I/Os
x4=4
x8/x9=1
x16/x18=0
x32/x36=0
40 User I/Os
x4=4
x8/x9=1
x16/x18=0
x32/x36=0
DLL2
I/O Bank 3A
I/O Bank 3B
I/O Bank 3C
I/O Bank 4C
I/O Bank 4B
I/O Bank 4A
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
32 User I/Os
x4=3
x8/x9=1
x16/x18=0
x32/x36=0
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
48 User I/Os
x4=8
x8/x9=4
x16/x18=2
x32/x36=1
DLL3
図 7-17 の注:
(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。
(2) 一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとしても使用できますが、× 4 グループの 2 本のピンが
OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用されている場合、
メモリ・インタフェース用に× 4 グループを使
用することはできません。× 4 グループの 2 本のピンが OCT キャリブレーション用の RUP ピンおよび RDN ピンとして使用され
ている場合、× 4 グループを含む× 16/ × 18 または× 32/ × 36 グループを使用することはできます。ただし、その × 4 グ
ループを含む× 8/ × 9 グループの使用には制約があります。
(3) すべての I/O ピン数には、データ入力に使用可能な専用クロック入力および専用コーナー PLL クロック入力が含まれます。
(4) I/O バンク 1C の一部の DQS/DQ ピンは、コンフィギュレーション・ピンとして使用することもできます。ピン・メンバーのい
ずれかがコンフィギュレーションに使用された× 4 DQS/DQ グループは使用できません。コンフィギュレーション手法に応じ
て、4 つの× 4 DQS/DQ グループまで失う可能があるので、選択した DQS/DQ グループが、コンフィギュレーションに使用され
ないことを確認してください。
DQS ピンおよび DQSn ピンは、Stratix IV ピン・テーブルでそれぞれ DQSXY、DQSnXY と
表記されます。ここで、X は DQS/DQ グループ番号を、Y はグループがデバイスの
トップ(T)、ボトム(B)
、レフト(L)
、またはライト(R)のいずれに位置するかを
表します。DQS/DQ ピンのナンバリングは、× 4 モードに基づいています。
対応する DQ ピンは DQXY と表記されます。ここで、X はピンが属する DQS グループ
を、Y はそのグループがデバイスのトップ(T)、ボトム(B)、レフト(L)、ライト
(R)のいずれに位置するかを表します。例えば、DQS1L はデバイスのレフト・サイ
ドに位置する DQS ピンを示します。そのグループに属する DQ ピンは、ピン・テー
ブルで DQ1L として示されます。詳細は、図 7-18 を参照してください。
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7–24
1
パリティ、DM、BWSn、NWSn、ECC、および QVLD ピンは、ピン・テーブルに DQ ピン
として示されます。
ダイの上面図ではデバイスのトップ・レフト・サイドから反時計回りに番号が付け
られます。図 7-18 に、デバイスのダイの上面図で DQS/DQ グループに番号を付ける
方法を示します。デバイスのトップおよびボトム・サイドには、最大 38 × 4 DQS/DQ
グループを配置できます。デバイスのレフトおよびライト・サイドには、最大
34 × 4 DQS/DQ グループを配置できます。
図 7-18.
Stratix IV I/O バンクの DQS ピン
DQS20T
DQS38T
DQS19T
DQS1T
DLL1
DLL4
PLL_T1
PLL_T2
PLL_R1
PLL_L1
8A
8B
8C
7C
7B
7A
DQS1L
DQS34R
1A
6A
1B
6B
1C
6C
DQS17L
DQS18R
PLL_R2
PLL_L2
Stratix IV Device
PLL_R3
PLL_L3
DQS18L
DQS17R
2C
5C
2B
5B
2A
5A
DQS34L
DQS1R
3A
3B
3C
4C
4B
4A
PLL_R4
PLL_L4
PLL_B1
PLL_B2
DLL3
DLL2
DQS1B
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DQS19B
DQS20B
DQS38B
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7–25
メモリ・インタフェース用に使用された DQS/DQ グループにおける RUP ピンおよ
び RDN ピンの使用
一部の× 4 グループの DQS/DQSn ピンは、RUP ピンおよび RDN ピンとして使用できま
す(ピン・テーブルに記載)。ピン・メンバの一部が OCT キャリブレーション用の
RUP および RDN ピンとして使用されている場合、× 4 DQS/DQ グループはメモリ・インタ
フェース用には使用できません。以下のいずれかに該当する場合は、この
× 4 DQS/DQ グループを含む× 8/ × 9 グループを使用することができます。
■
差動 DQS ピンと一緒に DM ピンを使用しない。
■
コンプリメンタリまたは差動 DQS ピンを使用しない。
× 8/ × 9 グループを使用できるのは、それぞれ 6 本のピンにより× 4 モードで 2 つ
の DQS/DQ グループを統合してグループが形成されているため、DQS/DQ × 8/ × 9
グループは実際には 12 ピンで構成されるためです(7 – 6 ページの 表 7 – 2 を参照)。
標準的な× 8 メモリ・インタフェースは、1 本の DQS ピン、1 本の DM ピン、および
8 本の DQ ピンの 10 ピンで構成されます。ピン・アサインメントを慎重に選択する場
合、RUP および RDN に対して 2 本の余分なピンを使用できます。DDR3 SDRAM インタ
フェースでは、差動 DQS を使用しなければなりません。これは余分なピンが 1 本し
かないことを意味します。このケースでは、RUP および RDN ピンに対して異なるピン
位置を選択します(例えば、アドレスおよびコマンド・ピンを含むバンクにおい
て)。
RUP および RDN ピンは CQn ピンとの兼用のため、× 9 QDRII+/QDRII SRAM デバイスの使用
時には、RUP ピンと RDN ピンを DQS/DQ グループ・ピンと共有して使用することはで
きません。このケースでは、RUP ピンと RDN ピンに対して、異なるピン位置を選択し
て、メモリ・インタフェースのピン配置との競合を回避します。この場合、RUP ピン
および RDN ピンをデータ・ライト・グループまたはアドレス・ピンおよびコマンド・
ピンと同じバンクに配置することを選択できます。.
DQS ピンとして使用できる十分な数の余分なピンが含まれているので、ピン・メンバ
が RUP ピンおよび RDN ピンとして使用されている× 4 グループを含む、× 16/ × 18
または× 32/ × 36 DQS/DQ グループの使用に関する制約はありません。
1
× 16/ × 18、または× 32/ × 36 DQS/DQグ
メンバが RUP および RDN に使用されている×8、
ループに対して、DQS および DQ ピンを手動で割り当てる必要があります。手動ピ
ン・アサインメントを行わずに、Quartus® II ソフトウェアは DQS および DQ ピンを正
しく配置できず、「no-fit」になることがあります。
× 36 QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18 DQS/DQ グループ
の組み合わせ
この実装は× 36 QDRII+/QDRII SRAM デバイスとインタフェースするように、× 16/
× 18 DQS/DQ グループを組み合わせます。× 36 リード・データ・バスは× 16/ × 18
グループを使用しますが、× 36 ライト・データは他の 2 つの× 16/ × 18 グループ
または 4 つの× 8/ × 9 グループを使用します。FPGA で 2 ペアの CQ/CQn ピンに接続
するために、CQ/CQn 信号の配線パターンはボード・トレース上で分かれています。
ボード上で、この実装に対して変更する必要がある唯一の接続です。Stratix IV デバ
イスの他の QDRII+/QDRII SRAM インタフェースのルールは、この実装にも適用しま
す。
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7–26
1
f
ALTMEMPHY メガファンクションおよび UniPHY ベースの外部メモリ・インタフェース
IP は QVLD 信号を使用していないため、QVLD 信号はいずれの QDRII+/QDRII SRAM イン
タフェースのように未接続のままにしておくことができます。
ALTMEMPHY メガファンクションまたは UniPHY ベースの IP について詳しくは、
「External Memory Interface Handbook」を参照してください。
グループ組み合わせのルール
780 ピン、1152 ピンおよび一部の 1517 ピン・パッケージ・デバイスでは、I/O サブ・バ
ンクごとに最大 1 つの× 16/ × 18 グループがあります。デバイスの 1 つのサイドに
おける 2 つの× 16/ × 18 グループを組み合わせて× 36 インタフェースを得ること
ができます。
リードおよびライト・データのための 2 つの× 36 グループを形成する 4 つの× 16/
× 18 グループがないデバイスの場合には、デバイスの 1 つのサイドで 1 つの× 36
グループを形成し、そしてもう 1 つのサイドで他の× 36 グループ形成することがで
きます。
× 36 エミュレーション実装のバーティカル・マイグレーションに対して、Quartus II
プロジェクトのデバイス・マイグレーションをイネーブルにすることによって、マ
イグレーションの可能性をチェックします。Quartus II ソフトウェアでは、4 つの×
8/ × 9 DQ グループをライト・データ・ピンに使用でき、これらのグループの各デバ
イス集積度間のマイグレーションも可能です。表 7 – 4 に、ネイティブ× 32/ × 36
DQS/DQ グループが足りない Stratix IV デバイスで× 32/ × 36 グループを形成するた
めに使用の可能な× 16/ × 18 DQS/DQ グループの組み合わせをリストします。
表 7 ‒ 4.
Stratix IV デバイスで可能なグループの組み合わせ ( その1 )
パッケージ
780 ピン
FineLine BGA
デバイス集積度
■
EP4SGX70
■
EP4SGX110
■
EP4SGX180
■
EP4SGX230
■
EP4SGX290
■
EP4SGX360
■
EP4SE230
■
EP4SE360
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I/O サブ・バンクの組み合わせ
3A および 4A、7A および 8A ( トップおよびボトム I/O
バンク ) (1)
1A および 2A、
5A および 6A ( レフトおよびライト I/O
バンク )
3A および 4A、7A および 8A ( トップおよびボトム I/O
バンク ) (1)
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表 7 ‒ 4.
7–27
Stratix IV デバイスで可能なグループの組み合わせ ( その2 )
パッケージ
1152 ピン
FineLine BGA
1517 ピン
FineLine BGA
1760 ピン
FineLine BGA
1932 ピン
FineLine BGA
デバイス集積度
■
EP4SGX70
■
EP4SGX110
■
EP4SGX180
■
EP4SGX230
■
EP4SGX290
■
EP4SGX360
■
EP4SGX530
■
EP4SE360
■
EP4SE530
■
EP4SE820
■
EP4SGX180
■
EP4SGX230
■
EP4SGX290
■
EP4SGX360
■
EP4SGX530
■
EP4SE530 (2)
■
EP4SE820 (2)
■
EP4S40G2
■
EP4S40G5
■
EP4S100G2
■
EP4S100G5
■
EP4SGX290
■
EP4SGX360
■
EP4SGX530
■
EP4SE530 (2)
■
EP4SE820 (2)
■
EP4SGX290 (2)
■
EP4SGX360 (2)
■
EP4SGX530 (2)
I/O サブ・バンクの組み合わせ
3A および 4A、7A および 8A ( ボトムおよびトップ I/O
バンク ) (1)
1A および 1C、6A および 6C ( レフトおよびライト I/O
バンク )
3A および 3B、4A および 4B ( ボトム I/O バンク )
7A および 7B、8A および 8B ( トップ I/O バンク )
1A および 1C、2A および 2C
3A および 3B、4A および 4B
5A および 5C、6A および 6C
7A および 7B、8A および 8B
( レフト
( ボトム
( ライト
( トップ
I/O バンク )
I/O バンク )
I/O バンク )
I/O バンク )
1A および 1C、2A および 2C ( レフト I/O バンク )
3A および 3B、4A および 4B ( ボトム I/O バンク )
5A および 5C、6A および 6C ( ライト I/O バンク )
7A および 7B、8A および 8B ( トップ I/O バンク )
1A および 1B、2A および 2B または 1B および 1C、2B
および 2C ( レフト I/O バンク ) (3)
5A および 5B、6A および 6B または 5B および 5C、6B
および 6C ( ライト I/O バンク ) (3)
3A および 3B、4A および 4B ( ボトム I/O バンク )
7A および 7B、8A および 8B ( トップ I/O バンク )
1A および 1C、2A および 2C ( レフト I/O バンク )
3A および 3B、4A および 4B ( ボトム I/O バンク )
5A および 5C、6A および 6C ( ライト I/O バンク )
7A および 7B、8A および 8B ( トップ I/O バンク )
1A および 1B、2A および 2B または 1B および 1C、2B
および 2C ( レフト I/O バンク ) (3)
5A および 5B、6A および 6B または 5B および 5C、6B
および 6C ( ライト I/O バンク ) (3)
1A および 1C、2A および 2C ( レフト I/O バンク )
5A および 5C、6A および 6C ( ライト I/O バンク )
表 7 – 4 の注:
(1) これらのパッケージに、デバイスの各側には 4 つの残りの× 8/ × 9 グループが存在します。 デバ
イスの 1 つのサイドに× 36 QDRII+/QDRII SRAM インタフェースを維持する場合、ライト側のみの組
み合わせることができます。このケースでは、Memory Interface Data Group デフォルト・アサインメ
ントはデフォルト 18 からデフォルト 9 へ変更しなければなりません。
(2) このデバイスは、トップおよびボトム I/O バンクの× 36 DQS/DQ グループをネイティブにサポート
します。
(3) アルテラでは I/O バンク 1A および 1C、2A および 2C、5A および 5C、および 6A および 6C からの
× 16/ × 18 DQS/DQ グループの組み合わせは可能ですが、パッケージのサイズのために推奨してい
ません。同様に、このパッケージにはバンク番号の横断(例えば、I/O バンク 6C および 5C からの
グループ組み合わせ)がサポートされていません。
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2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–28
Stratix IV 外部メモリ・インタフェースの機能
Stratix IV デバイスは、堅牢で高性能な外部メモリ・インタフェースを可能にする多数
の機能を備えています。ALTMEMPHY メガファンクションでは、これらの外部メモ
リ・インタフェース機能を使用し、システムに最適な物理インタフェース(PHY)の
設定を支援します。この項では、DQS 位相シフト回路、DQS ロジック・ブロック、
レベリング・マルチプレクサ、およびダイナミック OCT コントロール・ブロックな
ど、外部メモリ・インタフェースで使用される Stratix IV デバイスの各機能について
説明します。
1
f
ALTMEMPHY メガファンションおよびアルテラのメモリ・コントローラ MegaCore® ファ
ンクションは、メモリ・デバイスの I/O インタフェースの半分の周波数で動作し、そ
れにより高速メモリ・インタフェースでのタイミング管理を改善できます。Stratix IV
デバイスは、データをフル・レート(I/O 周波数)からハーフ・レート(コントロー
ラ周波数)、およびその逆に変換するように、IOE でビルトイン・レジスタを備えて
います。メモリ・コントローラが I/O 周波数の半分のレートで動作していない場合、
これらのレジスタはバイパスすることができます。アルテラのメモリ・コントロー
ラ MegaCore ファンクションを使用する場合、ALTMEMPHY メガファンクションがイ
ンスタンス化されます。
ALTMEMPHY メガファンクションについて詳しくは、「External Memory PHY
Interface Megafunction User Guide (ALTMEMPHY)」を参照してください。
DQS 位相シフト回路
Stratix IV 位相シフト回路は、DQS/CQピンおよび CQn ピンがFPGA への入力クロックまた
はストローブとして機能しているときには、リード・トランザクション時に DQS/CQ
ピンおよび CQn ピンへの位相シフトを提供します。DQS 位相シフト回路は、複数の
DQS ピンで共有される DLL とデバイスの異なるサイドに対する DQS 位相シフトをさら
に微調整する位相オフセット・モジュールで構成されています。
図 7-19 に、デバイスで DQS 位相シフト回路を DQS/CQ ピンおよび CQn ピンに接続す
る方法を示します。ここに、メモリ・インタフェースは、Stratix IV デバイスのすべ
てのサイドでサポートされます。
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Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
図 7-19.
7–29
DQS/CQ および CQn ピンと DQS 位相シフト回路 ( 注 1), (2)
DQS/CQ
Pin
CQn
Pin
DLL
Reference
Clock
DQS/CQ
Pin
CQn
Pin
DLL
Reference
Clock
DQS Logic
Blocks
DQS
Phase-Shift
Circuitry
Δt
Δt
Δt
Δt
to IOE
to IOE
to IOE
to IOE
DQS
Phase-Shift
Circuitry
DQS Logic
Blocks
DQS/CQ
Pin
CQn
Pin
DQS/CQ
Pin
CQn
Pin
Δt
to
IOE
Δt
to
IOE
Δt
to
IOE
Δt
to
IOE
Δt
CQn
Pin
to
IOE
Δt
DQS/CQ
Pin
to
IOE
Δt
CQn
Pin
to
IOE
Δt
DQS/CQ
Pin
to
IOE
DQS
Phase-Shift
Circuitry
to IOE
to IOE
to IOE
to IOE
Δt
Δt
Δt
Δt
DQS
Phase-Shift
Circuitry
DLL
Reference
Clock
DLL
Reference
Clock
CQn
Pin
DQS/CQ
Pin
CQn
Pin
DQS/CQ
Pin
図 7-19 の注:
(1) 各 PLL の基準入力クロック・ピンについて詳しくは、7 – 29 ページの「DLL」を参照してください。.
(2) 可能な 2 つの DLL 出力設定の 1 つに基づいて、位相シフトで各 DQS/CQ および CQn ピンをコンフィギュレーションできます。
DQS 位相シフト回路は、各 DQS/CQ または CQn ピンをコントロールする DQS ロジック・
ブロックに接続されます。DQS ロジック・ブロックにより、DQS 遅延設定を各
DQS/CQ ピンまたは CQn ピンで同時に更新できます。
DLL
DQS 位相シフト回路は、DLL を使用して DQS/CQ および CQn ピンに必要なクロック遅延
をダイナミックにコントロールします。DQS 位相シフト回路は、周波数リファレン
スを使用して各 DQS/CQ および CQn ピンの遅延チェインに対してコントロール信号
をダイナミックに生成し、それによって PVT のばらつきに対する補償を可能にして
います。DQS 遅延設定は Gray コード化され、DLL が設定を更新するときのジッタを
低減します。DLL が低ジッタモードのとき、位相シフト回路は、正しい入力クロッ
ク周期をロックして、計算するために 1,280 クロック・サイクルを必要とします。そ
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Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–30
れ以外の場合は、256 クロック・サイクルのみが必要です。データが適切にキャプ
チャされる保証はないため、これらのクロック・サイクル中にはデータを送信しな
いでください。DLL からの設定は、このロック期間が経過するまで安定しないこと
があるため、この期間中にこれらの設定(レベリング遅延システムを含む)を使用
する場合は、不安定になる可能性があることに注意してください。
1
100 MHz 以下であっても DQS 位相シフト回路をメモリ・インタフェースに使用できま
す。ただし、DQS 信号は 2.5 ns 以上をシフトできません。DQS 信号が DQ 有効ウィン
ドウの正確に中央の位置にシフトされない場合でも、I/O エレメントは大量のタイミ
ング・マージンが得られる低周波数アプリケーションではデータをキャプチャでき
るはずです。
Stratix IV デバイスは最大 4 つの DLL を備えており、デバイスの各コーナーに位置してい
ます。これらの 4 つの DLL は、それぞれ一定の周波数で動作する最大 4 つの固有周
波数をサポートします。各 DLL は位相オフセットの異なる 2 つの出力を持てるため、
1 個の Stratix IV デバイスで 8 つの差動 DLL 位相シフト設定を持つことができます。
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Stratix IV 外部メモリ・インタフェースの機能
7–31
図 7-20 に、デバイスのすべてのサイドは外部メモリ・インタフェースをサポートす
る場合、ダイの上面図からの Stratix IV デバイスの DLL および I/O バンクの位置を示
します。
図 7-20.
Stratix IV の DLL および I/O バンクの位置(ダイの上面図)
PLL_L1
8A
8B
8C
PLL_T1
PLL_T2
7C
7B
PLL_R1
7A
6
6
DLL1
DLL4
6
6
1A
6A
1B
6B
1C
6C
PLL_R2
PLL_L2
Stratix IV FPGA
PLL_L3
PLL_R3
2C
5C
2B
5B
5A
2A
6
6
DLL2
6
DLL3
6
PLL_L4
3A
3B
3C
PLL_B1
PLL_B2
4C
4B
4A
PLL_R4
DLL は、デバイス内の位置から隣接する 2 つのサイドにアクセスできます。例えば、
デバイスのトップ・レフトに位置する DLL1 は、デバイスのトップ・サイド(I/O バ
ンク 7A、7B、7C、8A、8B、および 8C)およびレフト・サイド(I/O バンク 1A、1B、
1C、2A、2B、および 2C)にアクセスすることができます。つまり、各 I/O バンクには
2 つの DLL からアクセス可能で、より柔軟に複数の周波数および複数のタイプのイン
タフェースを作成できます。DLL に隣接する 2 つのサイドでは、同じ周波数で 2 つ
の異なるインタフェースを持つことができます。ここで、両方のインタフェースに
対して DLL は DQS 遅延設定をコントロールします。
各バンクは、隣接する DLL のいずれかまたは両方の設定を使用できます。例えば、
DQS1L は位相シフトの設定を DLL1 から、
DQS2L は DLL2 から取得できます。表 7 – 5 に、
DLL の位置および Stratix IV デバイスでサポートされる I/O バンクをリストします。
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Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–32
1
レベリング遅延チェイン使用時には、各 I/O サブ‐バンクにおける(I/O サブ‐バンク
1A、1B、および 1C など)1 つのメモリ・インタフェースしか存在できません。これ
は、I/O サブ‐バンクごとにレベリング遅延チェインが 1 つしかないからです。
表 7 ‒ 5.
DLL の位置およびサポートされる I/O バンク
位置
アクセス可能な I/O バンク (1)
DLL1
トップ・レフト・
コーナー
1A, 1B, 1C, 2A, 2B, 2C, 7A, 7B, 7C, 8A, 8B, 8C
DLL2
ボトム・レフト・
コーナー
1A, 1B, 1C, 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B, 4C
DLL3
ボトム・ライト・
コーナー
3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C
DLL4
トップ・ライト・
コーナー
5A, 5B, 5C, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C
DLL
表 7 – 5 の注:
(1) これらの I/O バンクがメモリ・インタフェースに使用可能な場合、DLL はこれらの I/O バンクにア
クセスできます。
各 DLL の基準クロックは、PLL 出力クロックまたは DLL のいずれかのサイドに位置
する 2 本の専用クロック入力ピンから供給されます。表 7 – 6 ~表 7 – 17 に、Stratix IV
デバイス・ファミリで使用可能な DLL 基準クロック入力リソースを示します。
1
DLL 入力基準クロック生成専用の PLL を使用する場合、より良い性能を達成するのに
PLL モードを「No Compensation」に設定します。そうしなかった場合、Quartus II ソフ
トウェアが自動的に変更します。PLL は他の出力を使用しないため、クロック・パス
を補償する必要はありません。
表 7 ‒ 6. 780 ピン FineLine BGA パッケージの EP4SGX70、EP4SGX110、EP4SGX180、および EP4SGX230 デバイス
に対する DLL 基準クロック入力 ( その1 )
DLL
DLL1
DLL2
CLKIN
CLKIN
PLL
PLL
PLL
(トップ / ボトム) (レフト / ライト) (トップ / ボトム) ( レフト / ライト ) (コーナー)
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
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PLL_T1
PLL_L2
—
PLL_B1
—
—
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Stratix IV 外部メモリ・インタフェースの機能
7–33
表 7 ‒ 6. 780 ピン FineLine BGA パッケージの EP4SGX70、EP4SGX110、EP4SGX180、および EP4SGX230 デバイス
に対する DLL 基準クロック入力 ( その2 )
DLL
CLKIN
CLKIN
PLL
PLL
PLL
(トップ / ボトム) (レフト / ライト) (トップ / ボトム) ( レフト / ライト ) (コーナー)
CLK4P
—
PLL_B1
—
—
—
PLL_T1
—
—
CLK5P
DLL3
CLK6P
CLK7P
CLK12P
CLK13P
DLL4
CLK14P
CLK15P
表 7 ‒ 7. 780 ピン FineLine BGA パッケージの EP4SE230 および EP4SE360 デバイスに対する DLL 基準クロック入
力
DLL
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
DLL1
DLL2
DLL3
DLL4
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PLL
PLL
( トップ / ボトム ) ( レフト / ライト )
PLL
( コーナー )
PLL_T1
PLL_L2
—
PLL_B1
PLL_L2
—
PLL_B1
PLL_R2
—
PLL_T1
PLL_R2
—
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Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–34
表 7 ‒ 8. 780 ピン FineLine BGA パッケージの EP4SGX290 および EP4SGX360 デバイスに対する DLL 基準クロック
入力
DLL
DLL1
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト
PLL
PLL
PLL
( トップ / ボトム ) ( レフト / ライト ) ( コーナー )
CLK12P
—
PLL_T1
—
—
—
PLL_B1
—
—
—
PLL_B2
—
—
—
PLL_T2
—
—
CLK13P
CLK14P
CLK15P
CLK4P
DLL2
CLK5P
CLK6P
CLK7P
CLK4P
DLL3
CLK5P
CLK6P
CLK7P
CLK12P
DLL4
CLK13P
CLK14P
CLK15P
表 7 ‒ 9. 1152 ピン FineLine BGA パッケージの EP4SGX70 および EP4SGX110 デバイスに対する DLL 基準クロック
入力(24 個トランシーバ内蔵)
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト
CLK0P
CLK1P
CLK2P
CLK3P
PLL_T1
PLL_L2
—
DLL1
CLK12P
CLK13P
CLK14P
CLK15P
CLK0P
CLK1P
CLK2P
CLK3P
PLL_B1
PLL_L2
—
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_B1
PLL_R2
—
DLL3
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_T1
PLL_R2
—
DLL4
CLK12P
CLK13P
CLK14P
CLK15P
DLL
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PLL
PLL
PLL
( トップ / ボトム ) ( レフト / ライト ) ( コーナー )
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7–35
表 7 ‒ 10. 1152 ピン FineLine BGA パッケージの EP4SGX110 デバイスに対する DLL 基準クロック入力(16 個ト
ランシーバ内蔵)
DLL
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
CLK12P
CLK0P
PLL_T1
PLL_L2
—
CLK13P
CLK1P
PLL_B1
—
—
PLL_B1
—
—
PLL_T1
PLL_R2
—
DLL1
CLK14P
CLK15P
DLL2
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK7P
DLL3
CLK4P
CLK10P
CLK5P
CLK11P
CLK6P
CLK7P
DLL4
CLK12P
CLK10P
CLK13P
CLK11P
CLK14P
CLK15P
表 7 ‒ 11. 1152 ピン FineLine BGA パッケージの EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360、および
EP4SGX530 デバイスに対する DLL 基準クロック入力
DLL
CLKIN
( トップ / ボトム )
DLL1
CLKIN
PLL
( レフト / ライト ) ( トップ / ボトム )
CLK12P
CLK0P
CLK13P
CLK1P
PLL
( レフト / ライト )
PLL
( コーナー )
PLL_T1
PLL_L2
—
PLL_B1
—
—
PLL_B2
—
—
PLL_T2
PLL_R2
—
CLK14P
CLK15P
DLL2
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK7P
DLL3
CLK4P
CLK10P
CLK5P
CLK11P
CLK6P
CLK7P
DLL4
CLK12P
CLK10P
CLK13P
CLK11P
CLK14P
CLK15P
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7–36
表 7 ‒ 12. 1152 ピン、1517 ピン、および 1760 ピン FineLine BGA パッケージの EP4SE530 および EPSE820 デバイ
スに対する DLL 基準クロック入力
DLL
DLL1
DLL2
DLL3
DLL4
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
CLK12P
CLK0P
PLL_T1
PLL_L2
—
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
PLL_B1
PLL_L3
—
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
PLL_B2
PLL_R3
—
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
PLL_T2
PLL_R2
—
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
表 7 ‒ 13. 1517 ピン FineLine BGA パッケージの EP4SGX180、EP4SGX230、EP4SGX290、EP4SGX360、および
EP4SGX530 デバイスに対する DLL 基準クロック入力
DLL
DLL1
DLL2
DLL3
DLL4
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
CLK12P
CLK0P
PLL_T1
PLL_L2
—
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
PLL_B1
PLL_L3
—
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
PLL_B2
PLL_R3
—
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
PLL_T2
PLL_R2
—
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
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7–37
表 7 ‒ 14. 1517 ピン FineLine BGA パッケージの EP4S40G2、EP4S40G5、EP4S100G2、および EP4S100G5 デバイス
に対する DLL 基準クロック入力
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
CLK1P
CLK3P
PLL_T1
PLL_L2
—
DLL1
CLK12P
CLK13P
CLK14P
CLK15P
CLK1P
CLK3P
PLL_B1
PLL_L3
—
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK10P
PLL_B2
PLL_R3
—
DLL3
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK10P
PLL_T2
PLL_R2
—
DLL4
CLK12P
CLK13P
CLK14P
CLK15P
DLL
表 7 ‒ 15. 1760 ピン FineLine BGA パッケージの EP4SGX290、EP4SGX360、および EP4SGX530 デバイスに対する
DLL 基準クロック入力
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
CLK0P
CLK1P
CLK2P
CLK3P
PLL_T1
PLL_L2
—
DLL1
CLK12P
CLK13P
CLK14P
CLK15P
CLK0P
CLK1P
CLK2P
CLK3P
PLL_B1
PLL_L3
—
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_B2
PLL_R3
—
DLL3
CLK4P
CLK5P
CLK6P
CLK7P
CLK8P
CLK9P
CLK10P
CLK11P
PLL_T2
PLL_R2
—
DLL4
CLK12P
CLK13P
CLK14P
CLK15P
DLL
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2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–38
表 7 ‒ 16. 1932 ピン FineLine BGA パッケージの EP4SGX290、EP4SGX360、および EP4SGX530 デバイスに対する
DLL 基準クロック入力
DLL
DLL1
DLL2
DLL3
DLL4
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
CLK12P
CLK0P
PLL_T1
PLL_L2
PLL_L1
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
PLL_B1
PLL_L3
PLL_L4
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
PLL_B2
PLL_R3
PLL_R4
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
PLL_T2
PLL_R2
PLL_R1
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
表 7 ‒ 17. 1932 ピン FineLine BGA パッケージの EP4S100G3、EP4S100G4、および EP4S100G5 デバイスに対する
DLL 基準クロック入力
CLKIN
( トップ / ボトム )
CLKIN
( レフト / ライト )
PLL
( トップ / ボトム )
PLL
( レフト / ライト )
PLL
( コーナー )
—
PLL_T1
PLL_L2
PLL_L1
DLL1
CLK12P
CLK13P
CLK14P
CLK15P
—
PLL_B1
PLL_L3
PLL_L4
DLL2
CLK4P
CLK5P
CLK6P
CLK7P
CLK9P
CLK11P
PLL_B2
PLL_R3
PLL_R4
DLL3
CLK4P
CLK5P
CLK6P
CLK7P
CLK9P
CLK11P
PLL_T2
PLL_R2
PLL_R1
DLL4
CLK12P
CLK13P
CLK14P
CLK15P
DLL
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Stratix IV 外部メモリ・インタフェースの機能
7–39
図 7-21 に、DLL の簡略化されたブロック図を示します。入力基準クロックは、DLL
に入り最大 16 の遅延エレメントで構成されるチェインに供給されます。位相コンパ
レータは、遅延チェイン・ブロックの末端から出力される信号と入力基準クロック
を比較します。次に、位相コンパレータは Grey コード・カウンタへの upndn 信号
を発行します。この信号は 6 ビットの遅延設定(DQS 遅延設定)を増分または減分
します。これによって、遅延エレメント・チェインを通して遅延を増加 / 減少させ、
入力基準クロックと遅延エレメント・チェインから出力される信号の位相を合わせ
ます。
図 7-21.
DQS 位相シフト回路の簡略図 ( 注 1)
addnsub
Phase offset settings
from the logic array
( offset [5:0] )
6
offsetdelayctrlin [5:0]
DLL
aload
Input Reference
Clock (2)
offsetdelayctrlout [5:0]
Phase
Comparator
upndninclkena
6
Phase
Offset
Control
B
offsetdelayctrlout [5:0]
offsetdelayctrlin [5:0]
6
delayctrlout [5:0]
6
6
Phase offset
settings to DQS pins
on top or bottom edge (3)
( offsetctrlout [5:0] )
addnsub
Phase offset settings
from the logic array ( offset [5:0] )
Up/Down
Counter
Delay Chains
6
(dll_offset_ctrl_a)
upndnin
clk
Phase
Offset
Control
A
6
(dll_offset_ctrl_b)
Phase offset
settings to DQS pin
on left or right edge (3)
( offsetctrlout [5:0] )
DQS Delay
Settings (4)
dqsupdate
図 7-21 の注:
(1) DQS 位相シフト回路のすべての機能は、Quartus II ソフトウェアの ALTMEMPHY メガファンクションからアクセスできます。
(2) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。詳細は、表 7 – 6
~表 7 – 17 を参照してください。
(3) 位相オフセット設定は、DQS ロジック・ブロックにのみ供給可能です。
(4) DQS 遅延設定は、ロジック・アレイ、DQS ロジック・ブロック、およびレベリング回路に供給できます。
1
Quartus II アサインメントでは、位相オフセット・コントロール「A」は
DLLOFFSETCTRL_<coordinate x>_<coordinate y>_N1 として指定され、位相
オフセット・コントロール「B」は
DLLOFFSETCTRL_<coordinate x>_<coordinate y>_N2 として指定されます。
ロジック・アレイまたはユーザー I/O ピンから DLL をリセットできます。DLL がリ
セットされるたびに、データを正しくキャプチャできるように、DLL がロックする
まで 1,280 クロック・サイクル間待機しなければなりません。
DLL は、DLL 周波数モードに応じて、着信する DQS 信号を 0°、22.5°、30°、36°、45°、
60°、67.5°、72°、90°、108°、120°、135°、144°、または 180° シフトすることができ
ます。シフトされた DQS 信号は、DQ IOE 入力レジスタ用のクロックとして使用され
ます。
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Stratix IV 外部メモリ・インタフェースの機能
7–40
同じ DLL に参照される DQS/CQ ピンおよび CQn ピンはすべて、異なる度数だけシフ
トされた入力信号位相を持つことができますが、これらはすべて 1 つの特定周波数
で参照しなければなりません。例えば、DQS1T に 90° の位相シフトを、DQS2T に
60 ° の位相シフトを持たせ、両方を 200 MHz クロックで参照することができます。す
べての位相シフトの組み合わせがサポートされているわけではありません。同じ
DLL により参照される DQS ピンにある位相シフトは、すべて 22.5° の倍数(最大 90 °)、
30° の倍数(最大 120°)、36° の倍数(最大 144°)、または 45° の倍数(最大 180°)でな
ければなりません。
表 7 – 18 に示すように、Stratix IV の DLL には、7 種類の周波数モードがあります。各
周波数モードは、異なる位相シフトの選択を提供します。周波数モード 0、1、2、お
よび 3 では、6 ビット DQS 遅延設定は PVT によって変化し、位相シフト遅延が実装
されます。周波数モード 4、5、および 6 では、DQS 遅延設定の 5 ビットのみ変化し
て位相シフト遅延が実装され、DQS 遅延設定の最上位ビットが 0 に設定されます。
表 7 ‒ 18.
f
Stratix IV の DLL 周波数モード
周波数モード
使用可能な位相シフト
遅延チェインの数
0
22.5, 45, 67.5, 90
16
1
30, 60, 90, 120
12
2
36, 72, 108, 144
10
3
45, 90, 135, 180
8
4
30, 60, 90, 120
12
5
36, 72, 108, 144
10
6
45, 90, 135, 180
8
各モードの周波数範囲については、「DC and Switching Characteristics」の章を参
照してください。
0° シフトの場合、DQS/CQ 信号は DLL と DQS ロジック・ブロックの両方をバイパスしま
す。0° シフトが実装されているとき、Quartus II ソフトウェアは、DQ IOE レジスタの
DQ ピンと DQS/CQ ピン間のスキューが無視できるように、DQ 入力遅延チェインを自動
的に設定します。DQS 遅延設定を DQS ロジック・ブロックおよびロジック・アレイ
に供給できます。
シフトされた DQS/CQ 信号は、DQS バスに送られて DQ ピンの IOE レジスタをクロッ
クします。この信号は、IOE 再同期化レジスタを使用していない場合、ロジック・ア
レイに送って再同期化に使用することも可能です。シフトされた CQn 信号は、DQ
IOE のネガティブ・エッジ入力レジスタにのみ送られ、QDRII+ および QDRII SRAM イン
タフェースにのみ使用されます。
位相オフセット・コントロール
各 DLL には 2 つの位相オフセット・モジュールがあり、独立したオフセットを持つ
2 つの個別 DQS 遅延設定
(1 つはトップおよびボトム I/O バンク用、もう 1 つはレフトお
よびライト I/O バンク用)を提供します。これによりデバイスの 2 つの異なるサイド
間の DQS 位相シフト設定を微調整できます。独立した位相オフセット・コントロー
ルがある場合でも、同じ DLL を使用するインタフェースの周波数は同じでなければ
なりません。入力信号に対して小さなシフトを生成するには位相オフセット・コン
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Stratix IV 外部メモリ・インタフェースの機能
7–41
トロール・モジュールを使用し、より大きな信号シフトを生成するには DQS 位相シ
フト回路を使用します。例えば、DLL が 30° 位相シフトの倍数しか提供しないが、イ
ンタフェースでは DQS 信号に 67.5° 位相シフトが必要な場合、DQS ロジック・ブロッ
クの 2 つの遅延チェインを使用して 60° 位相シフトを生成し、位相オフセット・コン
トロール機能を使用して 7.5° 位相シフトを実装することができます。
スタティック位相オフセットまたはダイナミック位相オフセットを使用して、追加
位相シフトを実装できます。利用可能な追加位相シフトは、周波数モード 0、1、2、
および 3 の場合は設定値 -64 ~ +63、周波数モード 4、5、および 6 の場合は設定値
-32 ~ +31 の 2 の補数の Gray コードで実装されます。追加ビットは、設定に正また
は負値のいずれであるかを示します。設定はリニアであり、各位相オフセット設定
は、「DC and Switching Characteristics」の章で規定するように、指定された遅延
値を追加します。DQS 位相シフトは、DLL 遅延設定とユーザーが選択した位相オフ
セット設定の合計で、周波数モード 0、1、2、および 3 の場合はトップ設定は 64 と
なり、周波数モード 4、5、および 6 の場合はトップ設定は 32 となります。したがっ
て、実際の物理オフセットの設定範囲は、64 または 32 から DLL の DQS 遅延設定を
減算した値になります。
1
この機能を使用するときは、DQS 遅延設定をモニタして、システムで加算または減算
できるオフセット数を知る必要があります。DLL による DQS 遅延設定出力も Gray
コード化されることに注意してください。
例えば、DLL が DLL 周波数モード 1 で 30° 位相シフトを達成するために 28 の DQS 遅
延設定が必要であると判断した場合は、最大 28 の位相オフセット設定を減算し、ま
た最大 35 の位相オフセット設定を加算して、必要な最適な遅延を達成することがで
きます。ただし、DLL 周波数モード 4 で 30° 位相シフトを達成するために同じ 28 の
DQS 遅延設定が必要な場合、最大 28 の位相オフセット設定を減算することはできます
が、DLL 周波数モード 3 は 5 ビットの DLL 遅延設定しか使用しないため、DQS 遅延
設定が最大設定値に達する前に加算できるのは最大 3 つの位相オフセット設定のみ
です。
f
各ステップの値について詳しくは、「DC and Switching Characteristics」の章を参
照してください。
スタティック位相オフセットを使用するときは、ALTMEMPHY メガファンクションに
加算の場合は正数、減算の場合は負数として位相オフセット量を指定できます。ま
た、常に DLL 位相シフトに加算、減算、または加減算されるダイナミック位相オフ
セットを持つこともできます。常に加算または減算したい場合、
dll_offset[5..0] ポートに位相オフセット量をダイナミックに入力できます。ダ
イナミックに加算および減算したい場合は、dll_offset[5..0] 信号に加えて、
addnsub 信号を制御します。
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各 DQS/CQ および CQn ピンは、DQS 遅延チェイン、アップデート・イネーブル回路、および DQS ポストアンブル回路で構成
された独立した DQS ロジック・ブロックに接続されます(図 7-22 参照)
。
図 7-22. Stratix IV の DQS ロジック・ブロック
DQS Enable
dqsenable (2)
DQS Delay Chain
1xx
000 dqsbusout
001
010
011
PRE
Q
D
dqsin
Bypass
dqsbusout
phasectrlin[2:0]
dqsin
DQS/CQ or
CQn Pin
DQS bus
6
6
6
6
1
DQS delay
settings from the
DQS phaseshift circuitry
0
D
Q
phasectrlin
6
6
Phase offset
settings from
DQS phase shift
circuitary
delayctrlin
6
<dqs_ctrl_latches_enable>
6
offsetctrlin [5:0]
DQS Enable Control
0
1
0
1
D
Resynchronization
Clock
Q
dqsupdateen
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Stratix IV 外部メモリ・インタフェースの機能
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DQS ロジック・ブロック
4
phaseinvertctrl
clk
0111
Update
Enable
Circuitry
<dqs_offsetctrl_enable>
<level_dqs_enable>
6
0110
0101
0100
0011
0010
0001
0000
0
1
postamble control clock
delayctrlin [5:0]
Input Reference
Clock (1)
Postamble
Enable
0
0
0
1
1
dqsenableout
1
dqsenablein
enaphasetransferreg
<delay_dqs_enable_by_half_cycle>
(1) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。詳細は、表 7 – 6 ~表 7 – 17 を参照してください。
(2) dqsenable 信号も Stratix IV FPGA ファブリックから供給できます。
7–42
Stratix IV デバイス・ハンドブック Volume 1
図 7-22 の注:
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Stratix IV 外部メモリ・インタフェースの機能
7–43
DQS 遅延チェイン
DQS 遅延チェインは一連の可変遅延エレメントで構成されており、入力 DQS/CQ およ
び CQn 信号を DQS 位相シフト回路またはロジック・アレイで指定された量だけシフ
トすることができます。DQS 遅延チェインには 4 つの遅延エレメントがあり、
DQS/CQピンに最も近い最初の遅延チェインはDQS遅延設定分またはDQS遅延設定と位
相オフセット設定を加算した分だけシフトできます。必要な遅延チェイン数は、動
作周波数を選択したときに ALTMEMPHY メガファンクションが自動的に設定するた
め、ユーザーには分かりません。DQS 遅延設定は、I/O バンクのいずれかのサイドに
ある DQS 位相シフト回路、またはロジック・アレイから供給できます。
DQS ロジック・ブロックの遅延エレメントは、DLL 内の遅延エレメントと同じ特性を
備えています。DLL を DQS 遅延チェインの制御に使用しない場合、ALTMEMPHY メガ
ファンクションで使用可能な dqs_delayctrlin[5..0] 信号を使用して、独自の
Gray コードの 6 ビットまたは 5 ビット設定を入力することができます。これらの設定
は、DQS 遅延チェインの 1 つ、2 つ、3 つ、または 4 つすべての遅延エレメントを制
御します。ALTMEMPHY メガファンクションは、システムに必要な DQS 遅延チェイン
数をダイナミックに選択することもできます。遅延量は、遅延エレメント固有の遅
延と遅延ステップ数と遅延ステップ値の積との合計に等しくなります。
DQS 遅延チェインをバイパスして 0° 位相シフトを達成することもできます。
アップデート・イネーブル回路
DQS 遅延設定と位相オフセット設定は、レジスタを通過してから DQS 遅延チェインに
入ります。レジスタは DQS 遅延設定ビットの変更がすべての遅延エレメントに到達
するのに十分な時間をとるようにアップデート・イネーブル回路で制御されます。
これによって遅延を同時に調整できます。アップデート・イネーブル回路は、DQS
遅延設定が次に変更される前に DQS 位相シフト回路またはコア・ロジックからすべ
ての DQS ロジック・ブロックに伝達されるのに十分な時間となるようにレジスタを
イネーブルします。この回路は、入力基準クロックまたはコアからのユーザー・ク
ロックを使用して、アップデート・イネーブル出力を生成します。ALTMEMPHY メガ
ファンクションは、デフォルトでこの回路を使用します。図 7-23 にアップデート・
イネーブル回路出力の波形例を示します。
図 7-23.
DQS アップデート・イネーブル波形
DLL Counter Update
(Every 8 cycles)
DLL Counter Update
(Every 8 cycles)
System Clock
DQS Delay Settings
(Updated every 8 cycles)
6 bit
Update Enable
Circuitry Output
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7–44
DQS ポストアンブル回路
DDR3、DDR2、および DDR SDRAM などの双方向リード・ストローブを使用する外部
メモリ・インタフェースの場合、DQS 信号はハイ・インピーダンス状態に入る前、
またはそれから抜ける前に Low になります。ハイ・インピーダンス状態直後の DQS
が Low の状態をプリアンブルと呼び、ハイ・インピーダンス状態に戻る直前の状態
をポストアンブルと呼んでいます。DDR 3、DDR2、および DDR SDRAM でのリード動
作とライト動作の両方に対して、プリアンブル仕様とポストアンブル仕様がありま
す。DQS ポストアンブル回路は、DQS がポストアンブル・ステートの間、リード動
作の終了時に DQS ライン上にノイズがあるときにデータが失われないようにしてい
ます。
Stratix IV デバイスは、リード動作の終了時に DQ 入力レジスタをクロックするのに使
用されるシフトされた DQS 信号をグランドに接続できるよう制御可能な専用のポス
トアンブル・レジスタを備えています。これによって、DQS がポストアンブル・ス
テートの間、リード動作時間の終了時に DQS 入力信号上のグリッチが DQ IOE レジス
タに影響を与えないようにしています。
Stratix IV デバイスは、専用ポストアンブル・レジスタに加え、ポストアンブル・イ
ネーブル回路内に HDR ブロックも備えています。コントローラが I/O の周波数の半
分で動作している場合、これらのレジスタを使用してください。
ポストアンブル・イネーブル回路ブロックで最初のステージのキャプチャ・レジス
タとして HDR ブロックを使用するのはオプションです。HDR ブロックは、I/O ク
ロック・ディバイダ回路(7 – 48 ページの 図 7-29 参照)の出力であるハーフ・レー
トの再同期化クロックで駆動されます。ポストアンブル・レジスタ出力の後に AND
ゲートがあり、非連続リード・バースト上で前のリード・バーストからのポストア
ンブル・グリッチを回避するために使用されます。この手法により、図 7-24 に示す
ように、dqsenable アサーションに対しては 1/2 クロック・サイクル・レイテン
シ、dqsenable デアサーションに対しては 0 レイテンシになります。
図 7-24. 非連続リード・バースト波形でのグリッチの回避
Postamble glitch
Postamble
Preamble
DQS
Postamble Enable
dqsenable
Delayed by
1/2T logic
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7–45
レベリング回路
DDR3 SDRAM バッファなしモジュールは、フライバイ・クロック分配トポロジーを使
用してシグナル・インテグリティを向上させます。これは、CK/CK# 信号がモジュー
ル内の各 DDR3 SDRAM デバイスに別々のタイミングで到達することを意味します。
モジュールの最初の DDR3 SDRAM デバイスと最後のデバイスへの到達時間の違いは、
1.6 ns になる可能性があります。図 7-25 に、DDR3 SDRAM バッファなしモジュールの
クロック・トポロジーを示します。
図 7-25.
DDR3 SDRAM バッファなしモジュールのクロック・トポロジー
DQS/DQ
DQS/DQ
DQS/DQ
DQS/DQ CK/CK#DQS/DQ
DQS/DQ
DQS/DQ
DQS/DQ
Stratix IV Device
データおよびリード・ストローブ信号はポイント・ツー・ポイントであるため、ラ
イト中の CK/CK# と DQS 信号のタイミング関係(tDQSS、tDSS、および tDSH)が
モジュール内の各デバイスで満たされるようにするには、特別な配慮をしてくださ
い。さらに、メモリから FPGA に戻るリード・データも同様の方法で到達時間にずれ
を発生させています。
Stratix IV FPGA はこれら 2 つの状況に対処するレベリング回路を備えています。I/O サ
ブ・バンクごとに 1 つのレベリング回路(例えば、I/O サブ・バンク 1A、1B、および
各 1C は 1 つのレベリング回路)があります。これらの遅延チェインは、DLL および
DQS 遅延チェインと同じ DQS 遅延設定によって PVT 補正されます。
400 MHz 以上の周波数の場合、DLL は各遅延チェインが 45° の遅延を生成するように、
8 本の遅延チェインを使用します。生成されたクロック位相は、I/O サブ・バンクで使
用可能な各 DQS ロジック・ブロックに分配されます。次に、遅延チェインは
ALTMEMPHY メガファンクションで制御されるマルチプレクサにタップ出力し、信号
を供給して、× 4 または× 8 DQS グループで使用されるクロック位相を選択します。
各グループは、リード・レベリングおよびライト・レベリング遅延チェインからの
異なるタップ出力を使用して、モジュールの各デバイスに入る異なる CK/CK# 遅延を
補正することができます。
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Stratix IV 外部メモリ・インタフェースの機能
7–46
図 7-26 および図 7-27 に Stratix IV のライトおよびリード・レベリング回路を示しま
す。
図 7-26.
Stratix IV のライト・レベリング遅延チェインおよびマルチプレクサ ( 注 1)
Write clk
(-900)
Write-Leveled DQS Clock
Write-Leveled DQ Clock
図 7-26 の注:
(1) I/O サブ・バンクごとに、1 つのレベリング遅延チェイン(例えば、I/O サブ・バンク 1A、1B、および 1C)があります。レベリ
ング遅延チェインを使用しているとき、各 I/O サブ・バンクに 1 つのメモリ・インタフェースしか存在できません。
図 7-27.
Stratix IV のリード・レベリング遅延チェインおよびマルチプレクサ ( 注 1)
DQS
Half-Rate Resynchronization Clock
I/O Clock
Divider
Resynchronization
clock
Half-Rate Source
Synchronous Clock
Read-Leveled Resynchronization Clock
図 7-27 の注:
(1) I/O サブ・バンクごとに、1 つのレベリング遅延チェイン(例えば、I/O サブ・バンク 1A、1B、および 1C)があります。レベリ
ング遅延チェインを使用しているとき、各 I/O サブ・バンクに 1 つのメモリ・インタフェースしか存在できません。
ALTMEMPHY メガファンクションの -90° ライト・クロックは、ライト・レベリング回
路に供給され、DQS および DQ 信号を生成するクロックが作成されます。初期化中、
ALTMEMPHY メガファンクションは、ライト・キャリブレーション・プロセスで使用
可能なすべてのクロックをスイープした後、各 DQS/DQ グループに対する DQS およ
び DQ クロックの正しいライト・レベル・クロックを選択します。DQ クロック出力
は、DQS クロック出力と比較した場合、-90° 位相シフトになります。
同様に、再同期化クロックがリード・レベリング回路に供給され、キャリブレー
ション・プロセスで各 DQS/DQ グループに対して最適な再同期化およびポストアンブ
ル・クロックが生成されます。再同期化およびポストアンブル・クロックは、レベ
リング回路からの異なるクロック出力を使用することができます。リード・レベリ
ング回路からの出力は、FPGA ファブリックに供給されるハーフ・レート再同期化ク
ロックも生成できます。
1
f
ALTMEMPHY メガファンクションは、初期化プロセス時にリードおよびライト・レベ
リングに対するアラインメントをダイナミックにキャリブレーションします。
ALTMEMPHY メガファンクションについて詳しくは、「External Memory PHY
Interface Megafunction User Guide (ALTMEMPHY)」を参照してください。
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Stratix IV 外部メモリ・インタフェースの機能
7–47
ダイナミック On-Chip Termination コントロール
図 7-28 に、ダイナミック OCT コントロール・ブロックを示します。このブロックに
は、OCT RT をリード時にダイナミックにオンにし、ライト時にオフにするのに必要
なすべてのレジスタがあります。
f
「I/O Features in
ダイナミック On-Chip Termination コントロールについて詳しくは、
Stratix IV Devices」の章を参照してください。
図 7-28.
Stratix IV のダイナミック OCT コントロール・ブロック
OCT Control
OCT Enable
2
DFF
OCT HalfRate Clock
HDR
Block
DFF
Resynchronization
Registers
Write
Clock (1)
OCT Control Path
図 7-28 の注:
(1) ライト・クロックは、PLL またはライト・レベリング遅延チェインのいずれかから供給されます。
I/O エレメントレジスタ
IOE レジスタは、ソース・シンクロナス・システムでより高速なレジスタ間転送およ
び再同期化が可能になるように拡張されました。トップおよびボトム IOE とレフト
およびライト IOE は同じ機能を備えています。レフトおよびライト IOE には LVDS
データ伝送をサポートする機能を備わっています。
図 7-29 に、Stratix IV 入力パスで利用できるレジスタを示します。入力パスは、DDR
入力レジスタ、再同期レジスタ、および HDR ブロックで構成されています。入力パ
スの各ブロックはバイパスできます。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Double Data Rate Input Registers
DQ
D
Q
DFF
Input Reg A I
D
DQS/CQ (3), (9)
Differential
Input
Buffer
DQSn (9)
CQn (4)
Q
neg_reg_out
DFF
Input Reg B I
D
Q
directin
DFF
Input Reg CI
Half Data Rate Registers
Alignment & Synchronization Registers
0
1
datain [0]
D
Q
0
1
Q
D
D
D
Q
0
1
dataout
D
DFF
DFF
1
6
DFF
D
enaphasetransferreg
enainputcycledelay
<bypass_output_register>(11)
phasectrlin
4
Q
D
Q
To Core
dataout [0]
(7)
0
phaseinvertctrl
D
0
D
Q
D
Q
clk
0111
1
D
0
1
dataoutbypass
(8)
DFF
DFF
datain [1]
resynchronization Clock
(resync_clk_2x) (5)
To Core
dataout[2] (7)
DFF
Q
DFF
delayctrlin
0
Q
DFF
Q
0
1
dataout
DFF
D
DFF
0110
0101
0100
0011
0010
0001
0000
To Core
dataout [1]
(7)
Q
(2)
D
DFF
Q
DFF
D
To Core dataout [3]
(7)
Q
DFF
phasectrlin
delayctrlin
I/O Clock Divider (6),(10)
1
Q
DFF
6
4
phaseinvertctrl
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
Altera Corporation
2009 年 11 月
図 7-29. Stratix IV の IOE 入力レジスタ ( 注 1)
clk
0111
0
1
0110
0101
0100
0011
0010
0001
0000
<use_masterin>
1
DFF
slaveout
to core (7)
1
0
masterin
clkout
0
Half-Rate Resynchronization Clock
(resync_clk_1x)
phaseselect
図 7-29 の注:
(1) このパスの各レジスタ・ブロックはバイパスできます。
(2) これは(リード・レベリング遅延チェインから供給される)0 位相の再同期化クロックです。
(3) 入力クロックは、DQS ロジック・ブロック(ポストアンブル回路をバイパスするかしないかに関係なく)またはグローバル・クロック・ラインから供給できます。
(6) I/O クロック・ディバイダは、DQS ロジック・ブロックに隣接して配置されています。 PLL およびリード・レベリング再同期化クロックに加えて、I/O クロック・ディバイダは
DQS バスまたは CQn バスから供給できます。
(7) ハーフ・レート・データおよびクロック信号は、FPGA コアのデュアル・ポート RAM に供給されます。
(8) dataout を供給するためにハーフ・データ・レート・レジスタの directin 入力または directin 出力のいずれかを選択するように、コンフィギュレーション後に
dataoutbypass 信号をダイナミックに変更することができます。
(9) DQS および DQSn 信号は DDR、DDR2、および DDR3 インタフェースに反転させる必要があります。アルテラのメモリ・インタフェース IP を使用しているとき、DQS および DQSn
信号は自動的に反転されます。
(10)各ディバイダはデバイスで最大 6 ピン(4 DQS グループから)に供給されます。幅の広い DQS グループを供給するように、隣接するピンのディバイダの masterin 入力に 1 つ
のディバイダの slaveout 出力を供給することによって複数のブロックディバイダをまとめてチェインしなければなりません。
(11)bypass_output_register オプションは、dataout を供給するために 2 番目のマルチプレクサからの出力または 4 番目のアラインメント / 同期レジスタの出力のいずれかを選択す
ることができます。
7–48
Stratix IV デバイス・ハンドブック Volume 1
(4) この入力クロックは、CQn ロジック・ブロックから供給されます。
(5) この再同期化クロックは、PLL またはリード・レベリング遅延チェインのいずれかから供給できます。
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–49
DDR 入力レジスタ・ブロックには 3 個のレジスタがあります。そのうち 2 個のレジス
タはクロックのポジティブおよびネガティブ・エッジでデータをキャプチャし、3 個
目のレジスタはキャプチャしたデータをアラインメントします。ポジティブ・エッ
ジ・レジスタとネガティブ・エッジ・レジスタに同じクロックを使用するか、また
は 2 つの相補クロック(ポジティブ・エッジ・レジスタに DQS/CQ、ネガティブ・
エッジ・レジスタに DQSn/CQn)を使用するかを選択できます。キャプチャしたデー
タをアラインメントする 3 番目のレジスタは、ポジティブ・エッジ・レジスタと同
じクロックを使用します。
再同期レジスタは、データをシステム・クロック・ドメインに再同期化する最大 3
レベルのレジスタで構成されています。これらのレジスタは、PLL またはリード・レ
ベリング遅延チェインで生成される再同期化クロックによってクロック駆動されま
す。再同期レジスタの出力は、分周再同期化クロックでクロック駆動されるコアま
たは HDR ブロックに直接送られます。
リード・レベリング遅延チェインについて詳しくは、7 – 45 ページの「レベリング回
路」を参照してください。
図 7-30 に、Stratix IV の出力および出力イネーブル・パスで使用できるレジスタを示
します。このパスは、HDR ブロック、再同期レジスタ、および出力 / 出力イネーブ
ル・レジスタに分割されます。デバイスは、出力および出力イネーブル・パスの各
ブロックをバイパスできます。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
Altera Corporation
2009 年 11 月
図 7-30. Stratix IV IOE の出力および出力イネーブル・パス・レジスタ ( 注 1)
Half Data Rate to Single Data Rate Output-Enable Registers
From Core (2)
Alignment Registers (4)
D
Q
Double Data Rate Output-Enable Registers
DFF
DFF
From Core (2)
0
1
D
Q
D
DFF
D
Q
D
D
D
Q
Q
Q
DFF
Q
OE Reg A OE
DFF
DFF
OR2
1
DFF
0
DFF
D
Half Data Rate to Single Data Rate Output Registers
Q
Alignment Registers (4)
OE Reg B OE
From Core
(wdata2) (2)
D
Q
Double Data Rate Output Registers
DFF
DFF
0
D
Q
D
Q
D
1
From Core
(wdata0) (2)
D
DFF
D
Q
D
Q
Q
Q
TRI
DFF
Output Reg Ao
DFF
DFF
D
D
D
Q
D
D
Q
Q
DFF
DFF
DFF
Half-Rate Clock (3)
Alignment
Clock (3)
Write
Clock (5)
図 7-30 の注:
(1) 出力および出力イネーブル・パスの各レジスタ・ブロックはバイパスできます。
(2) FPGA コアから送られるデータはハーフ・レート・モードのメモリ・インタフェース・クロック周波数の半分です。
(3) ハーフ・レート・クロックは PLL から供給されますが、アラインメント・クロックはライト・レベリング遅延チェインから供給されます。
(4) これらのレジスタはライト・レベリングの目的に DDR3 SDRAM インタフェースでのみ使用されます。
(5) ライト・クロックは、PLL またはライト・レベリング遅延チェインのいずれかから供給できます。DQ ライト・クロックと DQS ライト・クロックの間には、90° のオフセットがあ
ります。
7–50
Stratix IV デバイス・ハンドブック Volume 1
Q
Q
Output Reg Bo
0
1
DFF
D
D
Q
DFF
Q
DFF
From Core
(wdata1) (2)
DQ or DQS
DFF
DFF
From Core
(wdata3) (2)
1
0
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–51
出力パスは、組み合わせ SDR 出力またはレジスタ付き SDR 出力、および FPGA コア
からのフル・レートまたはハーフ・レート DDR 出力を配線するように設計されてい
ます。ハーフ・レート・データは、PLL からのハーフ・レート・クロックによりク
ロック駆動される HDR ブロックを使用してフル・レートに変換されます。再同期レ
ジスタも、DDR SDRAM インタフェースを除いて、同じ 0° システム・クロックによっ
てクロック駆動されます。DDR3 SDRAM インタフェースでは、レベリング・レジス
タはライト・レベリング・クロックによってクロック駆動されます。
ライト・レベリング遅延チェインについて詳しくは、7 – 45 ページの「レベリング回
路」を参照してください。
出力イネーブル・パスの構造は、出力パスの構造に似ています。SDR アプリケー
ションには、組み合わせ出力またレジスタ付き出力があり、DDR アプリケーション
ではハーフ・レートまたはフル・レート動作を使用できます。また、出力イネーブ
ル・パスの再同期レジスタの構造は、出力パス・レジスタの構造に似て、出力イ
ネーブル・パスと出力パスの遅延およびレイテンシが等しくなるようにすることも
できます。
遅延チェイン
Stratix IV デバイスは I/O ブロックおよび DQS ロジック・ブロックに、ラン・タイムの
調整可能な遅延チェインがあります。I/O または DQS コンフィギュレーションブロッ
ク出力を通じて遅延チェインの設定を制御できます。図 7-31 に、遅延チェインポー
トを示します。
図 7-31. 遅延チェイン
delayctrlin [3..0]
<use finedelayctrlin>
finedelayctrlin
datain
Δt
0
dataout
Δt
1
各 I/O ブロックには、以下で構成されています。
Altera Corporation
2009 年 11 月
■
直列に出力レジスタと出力バッファの間に 2 つの遅延チェイン
■
入力バッファと入力レジスタの間に 1 つの遅延チェイン
■
出力イネーブルと出力バッファの間に 2 つの遅延チェイン
■
OCT RT イネーブル・コントロール・レジスタと出力バッファの間に 2 つの遅延チェ
イン
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–52
図 7-32 に I/O ブロックにおける遅延チェインを示します。
図 7-32.
I/O ブロックにおける遅延チェイン
rtena
oe
octdelaysetting1 (only)
D5 OCT
Delay
Chain
D5 OutputEnable Delay
Chain
octdelaysetting2 (only)
D6 OCT
Delay
Chain
D6 OutputEnable Delay
Chain
(outputdelaysetting1 +
outputfinedelaysetting1)
(outputdelaysetting2 +
outputfinedelaysetting2)
D5 Delay
Delay
Chain
D6 Delay
Delay
Chain
0
1
(outputdelaysetting2 + outputfinedelaysetting2) or
(outputonlydelaysetting2 + outputonlyfinedelaysetting2)
D1 Delay
Delay Chain
(padtoinputregisterdelaysetting +
padtoinputregisterfinedelaysetting)
各 DQS ロジックブロックは dqsbusout 出力の後の遅延チェイン、および
dqsenable 入力の前の他の遅延チェインで構成されます。図 7-33 に、DQS 入力パス
における遅延チェインを示します。
図 7-33.
DQS 入力パスにおける遅延チェイン
(dqsbusoutdelaysetting +
dqsbusoutfinedelaysetting)
DQS
DQS
Delay
Chain
DQS
Enable
D4 Delay
Chain
dqsin
dqsbusout
dqsenable
(dqsenabledelaysetting +
dqsenablefinedelaysetting)
T11 Delay
Chain
DQS
Enable
Control
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–53
I/OコンフィギュレーションブロックおよびDQSコンフィギュレーションブロック
I/O コンフィギュレーションブロックおよび DQS コンフィギュレーションブロックは
シフト・レジスタであり、さまざまなデバイスのコンフィギュレーションビットの
設定をダイナミックに変更することに使用できます。このシフト・レジスタはパ
ワーアップ時に Low に設定されます。すべての I/O ピンは 1 つの I/O コンフィギュ
レーション・レジスタで構成されますが、すべての DQS ピンは 1 つの I/O コンフィ
ギュレーション・レジスタに加えて、1 つの DQS コンフィギュレーションブロック
で構成されます。図 7-34 に、I/O コンフィギュレーションブロックおよび DQS コン
フィギュレーションブロック回路を示します。
図 7-34.
I/O コンフィギュレーションブロックおよび DQS コンフィギュレーションブロック
bit 1
bit 0
dataout
datain
clk
ena
update
表 7 – 19 に、I/O コンフィギュレーション・ブロック・ビット・シーケンスをリスト
します。
表 7 ‒ 19.
I/O コンフィギュレーション・ブロック・ビット・シーケンス
ビット
名称
0..3
outputdelaysetting1[0..3]
4..6
outputdelaysetting2[0..2]
7..10
padtoinputregisterdelaysetting[0..3]
11
outputfinedelaysetting1
12
outputfinedelaysetting2
13
padtoinputregisterfinedelaysetting
14
outputonlyfinedelaysetting2
15..17
outputonlydelaysetting2[2..0]
18
dutycyclecorrectionmode
19..22
dutycyclecorrectionsetting[3..0]
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
Stratix IV 外部メモリ・インタフェースの機能
7–54
表 7 – 20 に DQS コンフィギュレーション・ブロック・ビット・シーケンスをリストし
ます。
表 7 ‒ 20.
DQS コンフィギュレーション・ブロック・ビット・シーケンス
ビット
名称
0..3
dqsbusoutdelaysetting[0..3]
4..6
dqsinputphasesetting[0..2]
7..10
dqsenablectrlphasesetting[0..3]
11..14
dqsoutputphasesetting[0..3]
15..18
dqoutputphasesetting[0..3]
19..22
resyncinputphasesetting[0..3]
23
dividerphasesetting
24
enaoctcycledelaysetting
25
enainputcycledelaysetting
26
enaoutputcycledelaysetting
27..29
dqsenabledelaysetting[0..2]
30..33
octdelaysetting1[0..3]
34..36
octdelaysetting2[0..2]
37
enadataoutbypass
38
enadqsenablephasetransferreg
39
enaoctphasetransferreg
40
enaoutputphasetransferreg
41
enainputphasetransferreg
42
resyncinputphaseinvert
43
dqsenablectrlphaseinvert
44
dqoutputphaseinvert
45
dqsoutputphaseinvert
46
dqsbusoutfinedelaysetting
47
dqsenablefinedelaysetting
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスの外部メモリ・インタフェース
改訂履歴
7–55
改訂履歴
表 7 – 21 に、本資料の改訂履歴を示します。
表 7 ‒ 21. 改訂履歴 ( その1 )
日付およびドキュメ
ント・バージョン
変更内容
概要
■ 「メモリ・インタフェース・ピンのサポート」 および「×
36
̶
QDRII+/QDRII SRAM インタフェースに対する× 16/ × 18
DQS/DQ グループの組み合わせ」の項を更新。
2009 年 11 月
v3.0
■
表 7 – 1、表 7 – 2、表 7 – 7、および表 7 – 12 を更新。
■
図7-3、図7-4、図7-5、図7-6、図7-7、図7-8、図7-9、図710、図 7-11、図 7-13、図 7-14、図 7-15、および図 7-16
を更新。
■
図 7-12 および図 7-17 を追加。
■
表 7 – 14、表 7 – 17、表 7 – 19、および表 7 – 20 を追加。
■ 「遅延チェイン」および「I/O
コンフィギュレーションブ
ロックおよび DQS コンフィギュレーションブロック」の項
を追加。
■
図 7-8 および図 7-12 を削除。
■
表 7-1、表 7-2、および表 7-24 を削除。
■
テキストのマイナーな編集。
̶
■ 「概要」および「レベリング回路」を更新。
2009 年 6 月
v2.3
2009 年 4 月
v2.2
2009 年 3 月
v2.1
■
図 7-26 および図 7-27 を更新。
■
表 7-3 を更新。
■
検索能力を改善するために、導入文を追加。
■
結論の項を削除。
■
表 7-5、表 7-6、表 7-15、および表 7-17 を更新。
■
図 7-12、図 7-13、および図 7-20 を削除。
■
表 7-1、表 7-5、表 7-8、表 7-12、表 7-13、表 7-14、表 7-15、お
よび表 7-17 を便新。
■
表 7-6 を取り替え。
■
表 7-11 および表 7-16 を追加。
■
図 7-3、図 7-6、図 7-8、図 7-9、および図 7-11 を更新。
■
図 7-7、図 7-11、図 7-12、図 7-13、および図 7-20 を更新。
■
7–26 ページの「× 36 QDRII+/QDRII SRAM インタフェースに
対する× 16/ × 18 DQS/DQ グループの組み合わせ」を便
新。
■
ページ 7-27 の「グループ組み合わせのルール」を更新。
̶
̶
■ 「参考資料」の項を削除。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスの外部メモリ・インタフェース
改訂履歴
7–56
表 7 ‒ 21. 改訂履歴 ( その2 )
日付およびドキュメ
ント・バージョン
2008 年 11 月
v2.0
2008 年 5 月
v1.0
変更内容
■
表 7-1、表 7-2、表 7-3、表 7-4、表 7-5、あよび表 7-6 を更新。
■
表 7-7 を追加。
■
図 7-1 を更新。
■
7-26 ページの「× 36 QDRII+/QDRII SRAM インタフェースに
対する× 16/ × 18 DQS/DQ グループの組み合わせ」を便
新。
■
ページ 7-27 の「グループ組み合わせのルール」を更新。
■
7-29 ページの「DQS 位相シフト回路」を更新。
■
図 7-19 を更新。
■
表 7-9、表 7-10、表 7-11、表 7-13、表 7-14、表 7-15、表 7-16、
および表 7-18 を便新。
■
図 7-30 を更新。
■
図 7-31 を更新。
■
編集のマイナー・チェンジ。
初版
Stratix IV デバイス・ハンドブック Volume 1
概要
̶
̶
Altera Corporation
2009 年 11 月
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