Cyclone II デバイス・ハンドブック 日本語版 (3 MB )

Cyclone II デバイス・ハンドブック 日本語版 (3 MB )
Cyclone II デバイス・ハンドブック Volume 1
Preliminary Information
101 Innovation Drive
San Jose, CA 95134
(408) 544-7000
http://www.altera.com
CII5V1-1.3/JP
この資料は更新された最新の英語版が存在します。こちらの日本語版は
参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
Copyright © 2005 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and
service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants
performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make
changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera
Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.
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Preliminary
Altera Corporation
このハンドブックについて
本ハンドブックでは、アルテラの Cyclone II デバイス・ファミリの総合
的な情報を提供しています。
アルテラへの
お問い合わせ
アルテラ製品に関する最新情報は、アルテラの Web サイト、
www.altera.co.jp をご覧ください。テクニカル・サポートについては、
www.altera.co.jp/mysupport にアクセスしてください。また、アルテラの
販売代理店にもお問い合わせいただけます。
表記規則
本ハンドブックでは、以下の表記規則を使用しています。
書体
意味
太字かつ文頭が大文字
コマンド名、ダイアログ・ボックス・タイトル、チェックボックス・オプショ
ン、およびダイアログ・ボックス・オプションは、太字かつ文頭が大文字で表
記されています。例:Save As ダイアログ・ボックス。
太字
外部タイミング・パラメータ、ディレクトリ名、プロジェクト名、ディスク・
ドライブ名、ファイル名、ファイルの拡張子、およびソフトウェア・ユーティ
リティ名は、太字で表記されています。
例:fMAX, \qdesigns ディレクトリ、d: ドライブ、chiptrip.gdf ファイル。
斜体かつ文頭が大文字
資料のタイトルは、斜体かつ文頭が大文字で表記されています。
例:AN 75: High-Speed Board Design。
斜体
内部タイミング・パラメータおよび変数は、斜体で表記されています。
例:tPIA, n + 1。
変数は、山括弧(<>)で囲み、斜体で表記されています。
例:< ファイル名 >、< プロジェクト名 >.pof ファイル。
文頭が大文字
「小見出しタイトル」
Altera Corporation
キーボード・キーおよびメニュー名は、文頭が大文字で表記されています。
例:Delete キー、Options メニュー。
資料内の小見出しおよびオンライン・ヘルプ・トピックのタイトルは、鉤括弧
で囲んでいます。例:「表記規則」。
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Cyclone II デバイス・ハンドブック Volume 1
表記規則
書体
Courier フォント
意味
信号およびポート名は、Courier フォントで表記されています。例:data1、
tdi、input。アクティブ Low 信号は、サフィックス n で表示されています
(例:resetn)。
表示されている通りに入力する必要のあるものは、Courier フォントで表記さ
れています(例:c:\qdesigns\tutorial\chiptrip.gdf)。また、
Report ファイルのような実際のファイル、ファイルの構成要素(例:AHDL
キーワードの SUBDESIGN)、ロジック・ファンクション名(例:TRI)も、
Courier フォントで表記されています。
1.、2.、3.、および
a.、b.、c. など
手順など項目の順序が重要なものは、番号が付けられリスト形式で表記されて
います。
■
箇条書きの黒点などは、項目の順序が重要ではないものに付いています。
√
●
•
チェックマークは、1 ステップしかない手順を表します。
指差しマークは、要注意箇所を表しています。
CAUTION マークは、特別な配慮および理解が必要であり、手順またはプロセ
スを始める前、または続ける際に確認すべき情報を示しています。
注意マークは、手順またはプロセスを始める前、または続ける際に確認すべき
情報を示しています。
矢印は、Enter キーを押すことを示しています。
足跡マークは、詳細情報の参照先を示しています。
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Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
目次
このハンドブックについて ............................................................................................. iii
アルテラへのお問い合わせ ......................................................................................................................................... iii
表記規則 ......................................................................................................................................................................... iii
改訂日付 ........................................................................................................................ xiii
セクション I. Cyclone II デバイス・ファミリ・データ・シート
改訂履歴 .................................................................................................................................................. セクション I–2
第 1 章 概要
特長 ............................................................................................................................................................................... 1–1
第 2 章 Cyclone II アーキテクチャ
ロジック・エレメント ............................................................................................................................................... 2–3
LE の動作モード .................................................................................................................................................... 2–5
ロジック・アレイ・ブロック ................................................................................................................................... 2–8
LAB インタコネクト ............................................................................................................................................ 2–9
LAB コントロール信号 ...................................................................................................................................... 2–10
MultiTrack インタコネクト ..................................................................................................................................... 2–12
ロウ・インタコネクト ....................................................................................................................................... 2–13
カラム・インタコネクト ................................................................................................................................... 2–14
デバイスの配線 ................................................................................................................................................... 2–18
グローバル・クロック・ネットワークおよび PLL ............................................................................................. 2–19
専用クロック・ピン ........................................................................................................................................... 2–22
兼用クロック・ピン ........................................................................................................................................... 2–23
グローバル・クロック・ネットワーク ........................................................................................................... 2–23
グローバル・クロック・ネットワークの分配 ............................................................................................... 2–25
PLL ........................................................................................................................................................................ 2–28
エンベデッド・メモリ ............................................................................................................................................. 2–31
メモリ・モード ................................................................................................................................................... 2–33
クロック・モード ............................................................................................................................................... 2–34
M4K 配線インタフェース .................................................................................................................................. 2–35
エンベデッド・マルチプライヤ ............................................................................................................................. 2–36
マルチプライヤ・モード ................................................................................................................................... 2–39
エンベデッド・マルチプライヤのインタフェース ....................................................................................... 2–39
I/O 構造および機能 .................................................................................................................................................. 2–41
外部メモリ・インタフェース ........................................................................................................................... 2–49
プログラマブル・ドライブ能力 ....................................................................................................................... 2–53
オープン・ドレイン出力 ................................................................................................................................... 2–55
スルー・レート・コントロール ....................................................................................................................... 2–55
バス・ホールド ................................................................................................................................................... 2–55
Altera Corporation
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Preliminary
目次
プログラマブル・プルアップ抵抗 ................................................................................................................... 2–56
最新の標準 I/O 規格のサポート ....................................................................................................................... 2–56
高速差動インタフェース ................................................................................................................................... 2–58
直列 On-Chip Termination ................................................................................................................................ 2–59
I/O バンク ............................................................................................................................................................ 2–61
MultiVolt I/O インタフェース ......................................................................................................................... 2–64
第 3 章 コンフィギュレーション&テスト
SignalTap II エンベデッド・ロジック・アナライザ ............................................................................................. 3–6
コンフィギュレーション ........................................................................................................................................... 3–6
動作モード ................................................................................................................................................................... 3–7
コンフィギュレーション・モード ........................................................................................................................... 3–7
Cyclone II の SEU(Single Event Upset)の自動検出 .......................................................................................... 3–8
カスタムビルト回路 ............................................................................................................................................. 3–8
ソフトウェア・インタフェース ......................................................................................................................... 3–9
第 4 章 ホット・ソケットおよびパワー・オン・リセット
Cyclone II のホット・ソケット仕様 ........................................................................................................................ 4–1
デバイスはパワー・アップ前にドライブ可能 ................................................................................................. 4–2
I/O ピンはパワー・アップ時にトライ・ステートを維持 .............................................................................. 4–2
信号ピンには VCCIO または VCCINT 電源への内部電流経路がない ................................................................ 4–2
Cyclone II デバイスへのホット・ソケット機能の実装 ........................................................................................ 4–3
パワー・オン・リセット回路 ................................................................................................................................... 4–5
まとめ ........................................................................................................................................................................... 4–6
第 5 章 DC &タイミング特性
シングル・エンド標準 I/O 規格 ......................................................................................................................... 5–4
差動標準 I/O 規格 ................................................................................................................................................. 5–7
各ピン・タイプの DC 特性 ...................................................................................................................................... 5–10
消費電力 ..................................................................................................................................................................... 5–12
タイミング仕様 ......................................................................................................................................................... 5–13
暫定および最終タイミング仕様 ....................................................................................................................... 5–14
高速 I/O タイミング仕様 ................................................................................................................................... 5–16
第 6 章 参照およびオーダー情報
デバイス・ピン配置 ................................................................................................................................................... 6–1
オーダー情報 ............................................................................................................................................................... 6–1
セクション II. クロック管理
改訂履歴 ................................................................................................................................................. セクション II–1
第 7 章 Cyclone II デバイスの PLL
Cyclone II PLL ハードウェアの概要 ........................................................................................................................ 7–2
PLL 基準クロックの生成 ..................................................................................................................................... 7–6
ソフトウェア概要 ....................................................................................................................................................... 7–7
クロック・フィードバック・モード ..................................................................................................................... 7–10
ノーマル・モード ............................................................................................................................................... 7–10
ゼロ遅延バッファ・モード ............................................................................................................................... 7–11
非補償モード ....................................................................................................................................................... 7–12
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Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
目次
ハードウェア機能 ..................................................................................................................................................... 7–13
クロックの逓倍と分周 ....................................................................................................................................... 7–13
プログラマブル・デューティ・サイクル ....................................................................................................... 7–14
位相シフトの実装 ............................................................................................................................................... 7–15
コントロール信号 ............................................................................................................................................... 7–16
手動によるクロック切り替え ........................................................................................................................... 7–19
プログラマブル帯域幅 ............................................................................................................................................. 7–20
背景 ....................................................................................................................................................................... 7–20
実装 ....................................................................................................................................................................... 7–23
ソフトウェア・サポート ................................................................................................................................... 7–24
PLL 仕様 ..................................................................................................................................................................... 7–25
クロッキング ............................................................................................................................................................. 7–25
グローバル・クロック・ネットワーク ........................................................................................................... 7–26
クロック・コントロール・ブロック ............................................................................................................... 7–29
グローバル・クロック・ネットワークのクロック・ソース生成 ............................................................... 7–31
グローバル・クロック・ネットワークのパワー・ダウン ........................................................................... 7–33
clkena 信号 ........................................................................................................................................................... 7–33
まとめ ......................................................................................................................................................................... 7–35
セクション III. メモリ
改訂履歴 ................................................................................................................................................ セクション III–1
第 8 章 Cyclone II メモリ・ブロック
概要 ............................................................................................................................................................................... 8–1
コントロール信号 ................................................................................................................................................. 8–3
パリティ・ビットのサポート ............................................................................................................................. 8–4
バイト・イネーブルのサポート ......................................................................................................................... 8–5
パッキング・モードのサポート ......................................................................................................................... 8–6
アドレス・クロック・イネーブル ..................................................................................................................... 8–6
メモリ・モード ........................................................................................................................................................... 8–8
シングル・ポート・モード ................................................................................................................................. 8–9
シンプル・デュアル・ポート・モード ........................................................................................................... 8–10
トゥルー・デュアル・ポート・モード ........................................................................................................... 8–12
シフト・レジスタ・モード ............................................................................................................................... 8–15
ROM モード ......................................................................................................................................................... 8–16
FIFO バッファ・モード ...................................................................................................................................... 8–17
クロック・モード ..................................................................................................................................................... 8–17
独立クロック・モード ....................................................................................................................................... 8–17
入力 / 出力クロック・モード ........................................................................................................................... 8–19
リード / ライト・クロック・モード ............................................................................................................... 8–22
シングル・クロック・モード ........................................................................................................................... 8–24
パワー・アップ条件およびメモリ初期化 ....................................................................................................... 8–27
同一アドレスでのライト中リード動作 ................................................................................................................. 8–28
同一ポートに対するライト中リード・モード ............................................................................................... 8–28
混合ポートに対するライト中リード・モード ............................................................................................... 8–29
まとめ ......................................................................................................................................................................... 8–30
Altera Corporation
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Cyclone II デバイス・ハンドブック Volume 1
目次
第 9 章 外部メモリ・インタフェース
はじめに ....................................................................................................................................................................... 9–1
外部メモリ・インタフェース規格 ........................................................................................................................... 9–1
DDR および DDR2 SDRAM ................................................................................................................................ 9–1
QDRII SRAM ......................................................................................................................................................... 9–4
Cyclone II DDR メモリ・サポートの概要 .............................................................................................................. 9–8
データおよびデータ・ストローブ・ピン ......................................................................................................... 9–9
クロック、コマンド、およびアドレス・ピン ............................................................................................... 9–13
パリティ、DM、および ECC ピン .................................................................................................................. 9–13
PLL(Phase-Locked-Loop)............................................................................................................................... 9–14
クロック遅延コントロール ............................................................................................................................... 9–14
DQS ポストアンブル .......................................................................................................................................... 9–15
DDR 入力レジスタ .............................................................................................................................................. 9–17
DDR 出力レジスタ .............................................................................................................................................. 9–20
双方向 DDR レジスタ ......................................................................................................................................... 9–21
まとめ ......................................................................................................................................................................... 9–23
セクション IV. 標準 I/O 規格
改訂履歴 ............................................................................................................................................... セクション IV–1
第 10 章 Cyclone II デバイスで選択可能な標準 I/O 規格
標準 I/O 規格のサポート ......................................................................................................................................... 10–1
3.3 V LVTTL(EIA/JEDEC 規格 JESD8-B)..................................................................................................... 10–3
3.3 V LVCMOS(EIA/JEDEC 規格 JESD8-B)................................................................................................ 10–4
3.3 V(PCI Special Interest Group [SIG] PCI Local Bus Specification Revision 3.0)................................ 10–4
3.3 V PCI-X ........................................................................................................................................................... 10–6
2.5 V LVTTL 標準および広範囲電圧(EIA/JEDEC 規格 EIA/JESD8-5)................................................... 10–7
2.5 V LVCMOS 標準および広範囲電圧(EIA/JEDEC 規格 EIA/JESD8-5).............................................. 10–7
SSTL-2 Class I & II(EIA/JEDEC 規格 JESD8-9A)........................................................................................ 10–8
擬似差動 SSTL-2 .................................................................................................................................................. 10–8
1.8 V LVTTL 標準および広範囲電圧(EIA/JEDEC 規格 EIA/JESD8-7)................................................. 10–10
1.8 V LVCMOS の標準および広電圧範囲(EIA/JEDEC 規格 EIA/JESD8-7)........................................ 10–10
SSTL-18 Class I & II ........................................................................................................................................... 10–10
1.8 V HSTL Class I & II ..................................................................................................................................... 10–11
擬似差動 SSTL-18 Class I および差動 SSTL-18 Class II ............................................................................... 10–12
1.8 V 擬似差動 HSTL Class I & II .................................................................................................................... 10–14
1.5 V LVCMOS 標準および広範囲電圧(EIA/JEDEC 規格 JESD8-11).................................................... 10–15
1.5 V HSTL Class I & II ..................................................................................................................................... 10–15
1.5 V 擬似差動 HSTL Class I & II .................................................................................................................... 10–16
LVDS、RSDS、および mini-LVDS ................................................................................................................ 10–17
差動 LVPECL ..................................................................................................................................................... 10–18
Cyclone II の I/O バンク ....................................................................................................................................... 10–19
プログラマブルな電流ドライブ能力 ................................................................................................................... 10–24
リファレンス電圧を使用する標準 I/O 規格の終端 ..................................................................................... 10–26
差動標準 I/O 規格の終端 ................................................................................................................................. 10–26
I/O ドライバのインピーダンス・マッチング(RS)および直列終端(RS)........................................... 10–27
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Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
目次
パッド配置および DC のガイドライン ................................................................................................................ 10–27
差動パッド配置のガイドライン ..................................................................................................................... 10–28
VREF パッド配置のガイドライン .................................................................................................................... 10–28
DC ガイドライン ............................................................................................................................................... 10–32
まとめ ....................................................................................................................................................................... 10–34
詳しい内容 ............................................................................................................................................................... 10–34
第 11 章 Cyclone II デバイスの高速差動インタフェース
Cyclone II 高速 I/O バンク ..................................................................................................................................... 11–2
Cyclone II 高速 I/O インタフェース ..................................................................................................................... 11–3
標準 I/O 規格のサポート ......................................................................................................................................... 11–4
Cyclone II デバイスでの LVDS 規格のサポート ............................................................................................ 11–4
Cyclone II デバイスでの RSDS 標準 I/O 規格のサポート ........................................................................... 11–7
Cyclone II デバイスでの mini-LVDS 規格のサポート .................................................................................. 11–9
Cyclone II での LVPECL のサポート ............................................................................................................. 11–11
Cyclone II デバイスでの差動 SSTL のサポート ........................................................................................... 11–12
Cyclone II デバイスでの差動 HSTL のサポート .......................................................................................... 11–13
Cyclone II デバイスの高速 I/O タイミング ....................................................................................................... 11–14
デザイン・ガイドライン ....................................................................................................................................... 11–16
差動パッド配置のガイドライン ..................................................................................................................... 11–16
ボード・デザインの検討事項 ......................................................................................................................... 11–16
まとめ ....................................................................................................................................................................... 11–17
セクション V. DSP
改訂履歴 ................................................................................................................................................. セクション V–1
第 12 章 Cyclone II デバイスのエンベデッド・マルチプライヤ
エンベデッド・マルチプライヤ・ブロックの概要 ............................................................................................. 12–1
アーキテクチャ ......................................................................................................................................................... 12–4
入力レジスタ ....................................................................................................................................................... 12–5
マルチプライヤ・ステージ ............................................................................................................................... 12–5
出力レジスタ ....................................................................................................................................................... 12–6
動作モード ................................................................................................................................................................. 12–7
18 ビット・マルチプライヤ .............................................................................................................................. 12–8
9 ビット・マルチプライヤ ................................................................................................................................ 12–9
ソフトウェア・サポート ....................................................................................................................................... 12–10
まとめ ....................................................................................................................................................................... 12–11
セクション VI. コンフィギュレーションおよびテスト
改訂履歴 ............................................................................................................................................... セクション VI–2
第 13 章 Cyclone II デバイスのコンフィギュレーション
Cyclone II デバイスのコンフィギュレーションについて .................................................................................. 13–1
コンフィギュレーション・ファイル・フォーマット ......................................................................................... 13–3
コンフィギュレーション・データの圧縮 ............................................................................................................. 13–3
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)......................................... 13–6
単一デバイスの AS コンフィギュレーション ................................................................................................ 13–7
Altera Corporation
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Cyclone II デバイス・ハンドブック Volume 1
目次
複数デバイスの AS コンフィギュレーション .............................................................................................. 13–12
同じデザインによる複数の Cyclone II デバイスのコンフィギュレーション ......................................... 13–15
AS コンフィギュレーション時間の見積り ................................................................................................... 13–18
シリアル・コンフィギュレーション・デバイスのプログラミング ......................................................... 13–19
PS コンフィギュレーション .................................................................................................................................. 13–22
外部ホストとして MAX II デバイスを使用した単一デバイスの PS コンフィギュレーション ............ 13–23
外部ホストとして MAX II デバイスを使用した複数デバイスの PS コンフィギュレーション ............ 13–27
マイクロプロセッサを使用した PS コンフィギュレーション ................................................................... 13–33
コンフィギュレーション・デバイスを使用した単一デバイスの PS コンフィギュレーション ........... 13–33
コンフィギュレーション・デバイスを使用した複数デバイスの PS コンフィギュレーション ........... 13–39
ダウンロード・ケーブルを使用した PS コンフィギュレーション ........................................................... 13–50
JTAG コンフィギュレーション ............................................................................................................................. 13–56
単一デバイスの JTAG コンフィギュレーション ......................................................................................... 13–58
複数デバイスの JTAG コンフィギュレーション ......................................................................................... 13–63
Jam STAPL ......................................................................................................................................................... 13–64
JRunner による Cyclone II FPGA のコンフィギュレーション .................................................................. 13–65
JTAGインタフェースを使用したシリアル・コンフィギュレーション・デバイスのイン・システム・
プログラミング ................................................................................................................................................. 13–65
デバイスのコンフィギュレーション・ピン ....................................................................................................... 13–68
まとめ ....................................................................................................................................................................... 13–76
第 14 章 Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
IEEE Std. 1149.1 BST アーキテクチャ .................................................................................................................... 14–2
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ ............................................................................................ 14–5
Cyclone II デバイスの I/O ピンのバウンダリ・スキャン・セル ............................................................... 14–6
IEEE Std. 1149.1 BST 動作コントロール ................................................................................................................ 14–9
SAMPLE/PRELOAD インストラクション・モード .................................................................................. 14–12
キャプチャ・フェーズ ..................................................................................................................................... 14–13
シフトおよびアップデート・フェーズ ......................................................................................................... 14–13
EXTEST インストラクション・モード .......................................................................................................... 14–15
キャプチャ・フェーズ ..................................................................................................................................... 14–16
シフトおよびアップデート・フェーズ ......................................................................................................... 14–16
BYPASS インストラクション・モード .......................................................................................................... 14–17
IDCODE インストラクション・モード ........................................................................................................ 14–18
USERCODE インストラクション・モード ................................................................................................... 14–18
CLAMP インストラクション・モード .......................................................................................................... 14–18
HIGHZ インストラクション・モード ........................................................................................................... 14–19
JTAG チェインでの I/O 電圧のサポート ...................................................................................................... 14–19
IEEE Std. 1149.1 BST 回路の使用 .......................................................................................................................... 14–20
IEEE Std. 1149.1 BST 回路のディセーブル .......................................................................................................... 14–21
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン .................................................................. 14–22
BSDL のサポート .................................................................................................................................................... 14–23
まとめ ....................................................................................................................................................................... 14–23
参考文献 ................................................................................................................................................................... 14–23
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Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
目次
セクション VII. PCB レイアウトのガイドライン
改訂履歴 .............................................................................................................................................. セクション VII–1
第 15 章 Cyclone II デバイスのパッケージ情報
熱抵抗 ......................................................................................................................................................................... 15–2
パッケージ形状 ......................................................................................................................................................... 15–2
144 ピン・プラスチック薄型クワッド・フラット・パック ........................................................................ 15–2
208ピン・プラスチック・クワッド・フラット・パック・パッケージ ..................................................... 15–5
256ピン低プロファイル FineLine BGA パッケージ ...................................................................................... 15–7
484 ピン・サーマル・エンハンスド FineLine BGA パッケージ ................................................................. 15–9
672 ピン・サーマル・エンハンスド FineLine BGA パッケージ ............................................................... 15–11
896 ピン・サーマル・エンハンスド FineLine BGA パッケージ ............................................................... 15–13
Altera Corporation
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Cyclone II デバイス・ハンドブック Volume 1
目次
xii
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
改訂日付
本書「Cyclone II デバイス・ハンドブック Volume 1」の各章の改訂日は以下のとおりです。章また
は章のグループが個別に提供されている場合、資料番号を記載しています。
1.
概要
改訂日 :
資料番号 :
2004 年 11 月
CII51001-1.1
2.
Cyclone II アーキテクチャ
2005 年 2 月
改訂日 :
CII51002-1.2
資料番号 :
3.
コンフィギュレーション&テスト
2005 年 2 月
改訂日 :
CII51003-1.2
資料番号 :
4.
ホット・ソケットおよびパワー・オン・リセット
2005 年 2 月
改訂日 :
CII51004-1.1
資料番号 :
5.
DC &タイミング特性
2004 年 11 月
改訂日 :
CII51005-1.1
資料番号 :
6.
参照およびオーダー情報
November 2004
改訂日 :
CII51006-1.1
資料番号 :
7.
Cyclone II デバイスの PLL
2005 年 2 月
改訂日 :
CII51007-1.2
資料番号 :
8.
Cyclone II メモリ・ブロック
2005 年 2 月
改訂日 :
CII51008-1.1
資料番号 :
9.
外部メモリ・インタフェース
2004 年 11 月
改訂日 :
CII51009-1.1
資料番号 :
10.
Cyclone II デバイスで選択可能な標準 I/O 規格
2004 年 11 月
改訂日 :
CII51010-1.1
資料番号 :
Altera Corporation
xiii
Preliminary
Cyclone II デバイス・ハンドブック Volume 1
改訂日付
11.
Cyclone II デバイスの高速差動インタフェース
2004 年 11 月
改訂日 :
CII51011-1.1
資料番号 :
12.
Cyclone II デバイスのエンベデッド・マルチプライヤ
2004 年 6 月
改訂日 :
CII51012-1.0
資料番号 :
13.
Cyclone II デバイスのコンフィギュレーション
2004 年 11 月
改訂日 :
CII51013-1.1
資料番号 :
14.
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
2004 年 6 月
改訂日 :
CII51014-1.0
資料番号 :
15.
Cyclone II デバイスのパッケージ情報
2004 年 11 月
改訂日 :
CII51015-1.0
資料番号 :
xiv
Preliminary
Altera Corporation
セクション I. Cyclone II デバイス・
ファミリ・データ・シート
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、ボード・レイアウトの設計者が Cyclone™ II デバ
イス用のボードを適切にレイアウトするための情報を提供します。必要
な PCB レイアウトのガイドライン、デバイスのピン・テーブル、および
パッケージの仕様が含まれます。
このセクションは、以下の章で構成されています。
Altera Corporation
■
第 1 章 概要
■
第 2 章 Cyclone II アーキテクチャ
■
第 3 章 コンフィギュレーション&テスト
■
第 4 章 ホット・ソケットおよびパワー・オン・リセット
■
第 5 章 DC &タイミング特性
■
第 6 章 参照およびオーダー情報
セクション I–1
Preliminary
Cyclone II デバイス・ファミリ・データ・シート
改訂履歴
以下の表に、第 1 章から 6 までの改訂履歴を示します。
章
日付 / バージョン
1
2004 年 11 月、
v1.1
●
2004 年 6 月
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2005 年 2 月
v1.2
図 2-12 を更新
2004 年 11 月、
v1.1
表 2–20 を更新
2004 年 6 月
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2005 年 2 月
v1.2
JTAG チェイン制限に関する情報を更新
2004 年 11 月
v1.1
表 3–4 を更新
2004 年 6 月
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2005 年 2 月
v1.1
ESD セクションを削除
2004 年 6 月
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2004 年 11 月、
v1.1
●
2004 年 6 月
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2004 年 11 月、
v1.1
図 6-1 を更新
2004 年 6 月
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2
3
4
5
6
セクション I–2
Preliminary
Cyclone II デバイス・ハンドブック Volume 1
変更内容
●
●
表 1–2 を更新
「特長」セクションの箇条書きリストを
更新
「差動標準 I/O 規格」セクションを更新
表 5–16 を更新
Altera Corporation
1. 概要
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CII51001-1.1
はじめに
アルテラの低コスト CycloneTM II FPGA ファミリは、1.2V、90 nm SRAM
プロセスを採用し、68K を超えるロジック・エレメント(LE)および最
大 1.1 M ビットのエンベデッド RAM を集積しています。18 × 18 ビッ
ト・エンベデッド・マルチプライヤなどの特長により、高性能 DSP アプ
リケーション、システム・クロック管理用の PLL(Phase-Locked-Loop)、
SRAM および DRAM デバイス用の高速外部メモリ・インタフェースを
サポートしており、Cyclone II デバイスは量産アプリケーション向けの
コスト効果の高いソリューションを提供します。Cyclone II デバイスは、
レシーバでは最大データ・レート 805 メガビット / 秒(Mbps)の LVDS、
トランスミッタではデータ・レート 622 Mbps の LVDS をはじめ、プロ
セッサと ASSP および ASIC デバイスをインタフェースする 66 MHz PCI
や PCI-X など、差動およびシングル・エンド標準 I/O 規格をサポートし
ます。また、アルテラは、Cyclone II デバイスをコンフィギュレーショ
ンする低コスト・シリアル・コンフィギュレーション・デバイスを提供
しています。Cyclone II FPGA ファミリは、民生用、工業用、および鉛
フリー・デバイスを提供します。
特長
Cyclone II デバイス・ファミリは、以下の特長を備えています。
■
4,608 ∼ 68,288 LE の高集積アーキテクチャ
M4K エンベデッド・メモリ・ブロック
●
ロジック・リソースを低減することなく最大 1.1M ビットの RAM
を使用可能
●
1 ブロックあたり 4,096 メモリ・ビット(512 パリティ・ビットを
含めると 1 ブロックあたり 4,608 ビット)
×1、×2、×4、×8、×9、×16、×18、×32、×36 の可変ポート・コン
●
フィギュレーション
×1、×2、×4、×8、×9、×16、×18 モード用のトゥルー・デュア
●
ル・ポート(1 つがリードで 1 つがライト、2 つがリード、また
は 2 つがライト)動作
●
ライト中のデータ入力のマスキング用のバイト・イネーブル
●
最大 250 MHz での動作
■ エンベデッド乗算器
●
18 ビット × 18 ビット乗算器は、
最大 250 MHz の性能を持つ独立
した 2 つの 9 ビット × 9 ビット乗算器としてコンフィギュレー
ション可能
●
オプションの入力および出力レジスタ
■
Altera Corporation
2004 年 11 月
1–1
特長
■
高性能 I/O サポート
●
LVDS、RSDS、mini-LVDS、LVPECL、差動 HSTL、差動 SSTL
など、高速差動標準 I/O 規格のサポート
●
2.5 V および 1.8 V SSTL Class I および II、1.8 V および 1.5 V HSTL
Class I および II、3.3 V PCI および PCI-X 1.0、3.3、2.5、1.8、1.5 V
LVCMOS、3.3、2.5、1.8 V LVTTL など、シングル・エンド標準
I/O 規格のサポート
●
Peripheral Component Interconnect Special Interest Group(PCI
SIG)の「PCI ローカル・バス仕様、Revision 3.0」に定められた、
32 ビットまたは 64 ビット・インタフェースに対する 33 MHz ま
たは 66 MHz での 3.3 V 動作仕様に準拠
●
100 MHz PCI-X 1.0 規格との互換性
●
DDR、DDR2、SDR SDRAM、および QDRII SRAM など、高速
外部メモリのサポート
●
1 つの I/O エレメント(IOE)あたり 3 つの専用レジスタ(1 つは
入力レジスタ、1 つは出力レジスタ、1 つは出力イネーブル・レ
ジスタ)
●
プログラマブル・バス・ホールド機能
●
プログラマブル出力ドライブ能力機能
●
ピンから IOE またはロジック・アレイへのプログラマブル遅延
●
VCCIO および/または VREF の固有のバンク設定用 I/Oバンク・グ
ループ
1.5 V、1.8 V、2.5 V、3.3 V の各インタフェースに対する MultiVoltTM
標準 I/O 規格のサポート
●
ホット・ソケット動作のサポート
●
コンフィギュレーションの実行前および実行時の I/O ピンでの
ウィーク・プルアップ付きトライ・ステート
●
プログラマブル・オープン・ドレイン出力
●
直列チップ内終端のサポート
■ 柔軟性の高いクロック・マネージメント回路
●
最大 402.5 MHz の性能に対応した階層クロック・ネットワーク
●
1 デバイスあたり最大 4 つの PLL が、
クロックの逓倍と分周、位
相シフト、プログラマブル・デューティ・サイクル、および外
部クロック出力を提供することにより、システム・レベルでの
クロック・マネージメントおよびスキュー・コントロールが可能
●
グローバル・クロック・ネットワーク内の最大 16 本のグローバ
ル・クロック・ラインがデバイス全体でドライブ
■ デバイスのコンフィギュレーション
●
高速シリアル・コンフィギュレーションにより 100 ms 未満の
コンフィギュレーション時間を実現
●
1–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
概要
解凍機能によりプログラミング・ファイル・ストレージの低減
とコンフィギュレーション時間の短縮を実現
●
アクティブ・シリアル、パッシブ・シリアル、および JTAG ベー
ス・コンフィギュレーションの複数のコンフィギュレーション・
モードをサポート
●
低コスト・シリアル・コンフィギュレーション・デバイスによ
るコンフィギュレーションをサポート
●
デバイス・コンフィギュレーションが複数の電圧をサポート
(3.3 V、2.5 V、1.8 V のいずれか)
■ IP(Intellectual Property)
●
アルテラのメガファンクションのサポート
●
Altera MegaCore® 機能のサポート
●
ア ル テ ラ・メ ガ フ ァ ン ク シ ョ ン・パ ー ト ナ・プ ロ グ ラ ム
(AMPPSM)メガファンクションのサポート
●
表 1–1 に Cyclone II デバイス・ファミリの特長を示します。表 1–2 に
Cyclone II デバイス・パッケージの概要と最大ユーザ I/O ピン数を示し
ます。
表 1–1. Cyclone II FPGA ファミリの特長
EP2C5
EP2C8
EP2C20
EP2C35
EP2C50
EP2C70
4,608
8,256
18,752
33,216
50,528
68,416
M4K RAM ブロック
(4K ビット+
512 パリティ・ビット)
26
36
52
105
129
250
トータル RAM ビット数
119,808
165,888
239,616
483,840
594,432
1,152,000
エンベデッド・マルチプ
ライヤ (1)
13
18
26
35
86
150
PLL 数
2
2
4
4
4
4
142
182
315
475
450
622
機能
LE 数
最大ユーザ I/O ピン数
表 1–1 の注:
(1) これは 18 × 18 ビット・マルチプライヤの総数です。1 デバイスあたりの 9 × 9 ビット・マルチプライヤの総
数を求めるには、18 × 18 ビット・マルチプライヤの総数に 2 を掛けます。
Altera Corporation
2004 年 11 月
1–3
Cyclone II デバイス・ハンドブック Volume 1
特長
表 1–2. Cyclone II のパッケージ・オプションおよび最大ユーザ I/O ピン数
デバイス
144 ピン
TQFP (2)
208 ピン
PQFP (3)
256 ピン
FineLine
BGA
EP2C5 (5)
89
142
(4)
EP2C8 (5)
85
138
182
(4)
152
EP2C20 (5)
484 ピン
FineLine
BGA
672 ピン
FineLine
BGA
896 ピン
FineLine
BGA
315
EP2C35 (5)
322
475
EP2C50 (5)
294
450
EP2C70 (5)
注 (1)
422
622
表 1–2 の注:
(1) Cyclone II デバイスは、同じパッケージ内でのバーティカル・マイグレーションをサポートします(例えば、
484 ピン FineLine BGA® パッケージの EP2C20 デバイスと、
同じパッケージの EP2C35 および EP2C50 デバイス
の間でマイグレーション可能です)
。
(2) TQFP:薄型クワッド・フラット・パッケージ
(3) PQFP:プラスチック・クワッド・フラット・パッケージ
(4) このデバイスの詳細はアルテラまたは販売代理店にご確認ください。
(5) EP2C5 および EP2C8 デバイスの I/O ピン数には、データ入力で使用できる 8 本の専用クロック・ピンが含
まれています。EP2C20、EP2C35、EP2C50、および EP2C70 デバイスの I/O ピン数には、データ入力で使
用できる 16 本の専用クロック・ピンが含まれています。
1–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
2. Cyclone II アーキテクチャ
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51002-1.2
機能の説明
Cyclone™ II デバイスは、カスタム・ロジックを実装する二次元のロウ /
カラム・ベース・アーキテクチャを備えています。速度の異なるロウお
よびカラムのインタコネクトによって、ロジック・アレイ・ブロック
(LAB)、エンベデッド・メモリ・ブロック、およびエンベデッド・マル
チプライヤ間の信号の相互接続が可能となります。
ロジック・アレイはそれぞれが 16 個のロジック・エレメント(LE)を持
つ LAB によって構成されます。LE は、ユーザ・ロジック・ファンクショ
ンを効率的に実現する小さなロジックの単位です。LAB は、デバイス全
域に配置されたロウとカラムにグループ化されています。Cyclone II デバ
イスの集積度の範囲は 4,608 ∼ 68,416 LE です。
Cyclone II デバイスは、グローバル・クロック・ネットワークと最大 4
個の PLL(Phase-Locked-Loop)を備えています。グローバル・クロッ
ク・ネットワークは、デバイス全体でドライブする最大 16 本のグローバ
ル・クロック・ラインで構成されています。グローバル・クロック・ネッ
トワークは、入出力エレメント(IOE)、LE、エンベデッド・マルチプラ
イヤ、エンベデッド・メモリ・ブロックなど、デバイス内のすべてのリ
ソースにクロックを提供できます。グローバル・クロック・ラインは、
他の高ファン・アウト信号にも使用できます。Cyclone II PLL は、高速
差動 I/O をサポートする外部出力はもとより、クロック合成および位相
シフト付き汎用クロックも提供します。
M4K メモリ・ブロックは、4K ビットのメモリにパリティが付加されて
いる(計 4,608 ビット)、トゥルー・デュアル・ポート・メモリのブロッ
クです。これらのブロックは、最大動作速度 250 MHz、最大 36 ビット
幅の専用のトゥルー・デュアル・ポート・メモリ、シンプル・デュアル・
ポート・メモリ、およびシングル・ポート・メモリを提供します。これ
らのブロックは、デバイス全域で特定の LAB と LAB の間にあるカラム
に配置されています。Cyclone II デバイスは、119 ∼ 1,152 K ビットのエ
ンベデッド・メモリを提供します。
各エンベデッド・マルチプライヤ・ブロックは、2 つの 9× 9 ビット・マ
ルチプライヤまたは 1 つの 18× 18 ビット・マルチプライヤのいずれか
を、最大 250 MHz の性能で実装できます。エンベデッド・マルチプラ
イヤは、デバイス全域でカラム内に配置されます。
Altera Corporation
2005 年 2 月
2–1
機能の説明
各 Cyclone II デバイスの I/O ピンには、デバイス周辺の LAB ロウおよび
カラムの末端にある IOE から信号が供給されます。I/O ピンは、さまざま
なシングル・エンドおよび差動標準 I/O 規格をサポートします。例えば、
66 MHz および 33 MHz、64 ビットおよび 32 ビット PCI 規格、PCI-X、お
よび LVDS 標準 I/O 規格を、入力では最大 805 Mbps のデータ・レート、
出力では 622 Mbps のデータ・レートでサポートします。各 IOE 内には、
双方向 I/O バッファと、入力信号、出力信号、出力イネーブル信号をラッ
チする 3 個のレジスタがあります。遅延チェイン(ダブル・データ・レー
ト (DDR) 信号の位相調整に使用)と共に、兼用の DQS、DQ、および DM
ピンは、DDR、DDR2、およびシングル・データ・レート (SDR) SDRAM、
および QDRII SRAM デバイスなどの外部メモリ・デバイスに対して、最大
167 MHz でインタフェース・サポートを提供します。
図 2-1 に Cyclone II EP2C20 デバイスの図を示します。
図 2-1. Cyclone II EP2C20 デバイスのブロック図
PLL
IOE
PLL
エンベデッド・
マルチプライヤ
IOE
ロジック・
アレイ
ロジック・
アレイ
ロジック・
アレイ
ロジック・
IOE
アレイ
M4Kブロック
M4Kブロック
PLL
IOE
PLL
M4K メモリ・ブロック、エンベデッド・マルチプライヤ・ブロック、PLL、
ロウ、およびカラムの数は、デバイスごとに異なります。表 2–1 は、各
Cyclone II デバイスで使用できるリソースを示します。
2–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
表 2–1. Cyclone II デバイスのリソース
デバイス
LAB カラム数 LAB ロウ数
LE 数
PLL 数
エンベデッド・
M4K メモリ・
マルチプライヤ・
ブロック数
ブロック数
EP2C5
24
13
4,608
2
26
13
EP2C8
30
18
8,256
2
36
18
EP2C20
46
26
18,752
4
52
26
EP2C35
60
35
33,216
4
105
35
EP2C50
74
43
50,528
4
129
86
EP2C70
86
50
68,416
4
250
150
ロジック・
エレメント
Cyclone II アーキテクチャのロジックの最小単位である LE はコンパクト
で、効率的なロジック利用により高度な機能を提供します。各 LE の特長
は以下のとおりです。
■
■
■
■
■
■
■
4 入力変数で構成される機能ブロックを実装できる 4 入力ルック・アッ
プ・テーブル(LUT)
プログラマブル・レジスタ
キャリー・チェイン接続
レジスタ・チェイン接続
ローカル、ロウ、カラム、レジスタ・チェイン、ダイレクト・リンク
接続を含むあらゆるタイプのインタコネクトをドライブ可能
レジスタ・パッキングのサポート
レジスタ・フィードバックのサポート
図 2-2 に Cyclone II の LE を示します。
Altera Corporation
2005 年 2 月
2–3
Cyclone II デバイス・ハンドブック Volume 1
ロジック・エレメント
図 2-2. Cyclone II LE
前段のLEからの
レジスタ・
チェイン配線
レジスタ・バイパス
LABワイド
同期ロード
LABキャリー・イン
LABワイド
同期クリア
data1
data2
data3
ルック・
アップ・
テーブル
(LUT)
data4
キャリー・
チェイン
同期ロード
および
クリア・ロジック
パッキング・
レジスタ選択
D
プログラマブル・
レジスタ
Q
ENA
CLRN
ロウ、カラム、および
ダイレクト・リンク
接続配線
ロウ、カラム、および
ダイレクト・リンク
接続配線
labclr1
labclr2
非同期
クリア・ロジック
ローカル配線
チップ・ワイド・
リセット(DEV_CLRn)
クロック&
クロック・
イネーブル選択
レジスタ・
フィードバック
レジスタ・チェイン出力
labclk1
labclk2
labclkena1
labclkena2
LABキャリー・アウト
各 LE のプログラマブル・レジスタは、D、T、JK、または SR 動作にコ
ンフィギュレーションできます。各レジスタには、データ入力、クロッ
ク入力、クロック・イネーブル入力、およびクリア入力があります。グ
ローバル・クロック・ネットワーク、汎用 I/O ピン、または任意の内部
ロジックを使用する信号は、レジスタのクロック・コントロール信号と
クリア・コントロール信号をドライブすることができます。汎用 I/O ピ
ンまたは内部ロジックのいずれかが、クロック・イネーブルをドライブ
できます。組み合わせファンクションを実現するときには、LUT 出力は
レジスタをバイパスし、LE 出力に直接ドライブします。
2–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
各 LE には、ローカル、ロウ、およびカラム配線リソースをドライブす
る 3 本の出力があります。LUT またはレジスタ出力は、これらの出力を
個別にドライブできます。2 本の LE 出力がカラムまたはロウ、およびダ
イレクト・リンク配線接続をドライブし、1 本の出力がローカル接続リ
ソースをドライブします。これにより、LUT は、レジスタが一方の出力
をドライブしている間に、他方の出力をドライブできます。この機能は
レジスタ・パッキングと呼ばれ、デバイスの稼働率を向上させます。こ
れはレジスタと LUT をまったく別の機能として使用できるからです。レ
ジスタ・パッキングを使用するときには、LAB ワイド同期ロード・コン
トロール信号は使用できません。詳細については、2–10 ページの「LAB
コントロール信号」を参照してください。
別の特殊パッキング・モードでは、レジスタ出力を同一 LE の LUT に
フィードバックさせて、レジスタに独自のファンアウト LUT をパッキン
グすることができ、これにより、フィッティング機能を向上させる別の
メカニズムが提供されます。また、LE はラッチされた出力およびラッチ
されていない出力の両方の LUT 出力もドライブ・アウト可能です。
3 本の一般配線出力に加えて、LAB 内の LE にはレジスタ・チェイン出力
があります。レジスタ・チェイン出力により、同一 LAB 内のレジスタを
カスケード接続できます。レジスタ・チェイン出力により、LAB は、LUT
を 1 つの組み合わせファンクションに使用したり、レジスタを別のシフ
ト・レジスタの実装に使用することができます。これらのリソースは LAB
間の接続を高速化し、同時にローカル接続リソースの節約を図ります。レ
ジスタ・チェイン接続の詳細については、2–12 ページの「MultiTrack イ
ンタコネクト」を参照してください。
LE の動作モード
Cyclone II の LE は、次のいずれかのモードで動作することができます。
■
■
ノーマル・モード
演算モード
各モードでは、LE のリソースがそれぞれ異なる形で使用されます。各
モードでは、LE への入力として 6 本の入力を使用できます(LAB ロー
カル接続からの 4 本のデータ入力、前段のキャリー・チェイン LAB から
の LAB キャリー・イン、およびレジスタ・チェイン接続)。これらの入
力は、必要なロジック・ファンクションを実装するために、それぞれ異
なるデスティネーションに送られます。LAB ワイドの信号として供給可
能なものは、レジスタへのクロック、非同期クリア、同期クリア、同期
ロード、およびクロック・イネーブル・コントロールの各信号です。こ
のような LAB ワイドの信号は、すべての LE モードで使用できます。
Altera Corporation
2005 年 2 月
2–5
Cyclone II デバイス・ハンドブック Volume 1
ロジック・エレメント
Quartus® II ソフトウェアは、LPM(Library of Parameterized Modules)
などのパラメータ化されたファンクションと併用することによって、カ
ウンタ、加算器、減算器、および演算ファンクションなどの一般的なファ
ンクションに対して適切なモードを自動的に選択します。また、必要に
応じて、特別なファンクションを作成して、各デザインに最適な性能が
得られる LE の動作モードを指定することもできます。
ノーマル・モード
ノーマル・モードは、汎用ロジック・アプリケーションや組み合わせファ
ンクションに適しています。ノーマル・モードでは、LAB ローカル接続か
らの 4 本のデータ入力が 4 入力 LUT の入力になります(図 2-3 を参照)
。
Quartus II のコンパイラは、キャリー・インと data3 信号のいずれかを
LUT の入力として自動的に選択します。ノーマル・モードの LE は、パッ
キングされたレジスタとレジスタ・フィードバックをサポートします。
図 2-3. ノーマル・モードの LE
sload
(LABワイド)
sclear
(LABワイド)
パッキング・レジスタ入力
レジスタ・
チェイン接続
D
ロウ、カラム、
およびダイレクト・
リンク配線
ENA
CLRN
ロウ、カラム、
およびダイレクト・
リンク配線
Q
data1
data2
data3
4入力LUT
cin (前段のLEの
coutから)
clock (LABワイド)
data4
ローカル配線
ena (LABワイド)
aclr (LABワイド)
レジスタ・フィードバック
2–6
Cyclone II デバイス・ハンドブック Volume 1
レジスタ・
チェイン出力
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
演算モード
演算モードは、加算器、カウンタ、乗算累積器、およびコンパレータの
構成に最適です。演算モードの LE は、2 ビット全加算器と基本的なキャ
リー・チェインを実装します(図 2-4 を参照)
。また、演算モードの LE
はラッチされた出力、またはラッチされていない出力のいずれの LUT 出
力もドライブ・アウト可能です。レジスタ・フィードバックとレジスタ・
パッキングは、LE が演算モードで使用される場合にサポートされます。
図 2-4. 演算モードの LE
sload
(LABワイド)
sclear
(LABワイド)
レジスタ・
チェイン接続
data1
data2
cin (前段のLEの
coutから)
D
ロウ、カラム、
およびダイレクト・
リンク配線
ENA
CLRN
ロウ、カラム、
およびダイレクト・
リンク配線
Q
3入力LUT
clock (LABワイド)
3入力LUT
ena (LABワイド)
ローカル配線
aclr (LABワイド)
cout
レジスタ・
チェイン出力
レジスタ・フィードバック
Quartus II のコンパイラは、デザイン処理中にキャリー・チェイン・ロ
ジックを自動的に作成しますが、設計者がデザインの入力時に手動で作
成することもできます。LPM ファンクションなどのパラメータ化された
ファンクションは、キャリー・チェインの利点を自動的に活用して、適
切な機能を実現します。
Altera Corporation
2005 年 2 月
2–7
Cyclone II デバイス・ハンドブック Volume 1
ロジック・アレイ・ブロック
Quartus II のコンパイラは、同じカラム内の複数の LAB を自動的にリン
クさせることにより、16 個以上の LE で構成される長いキャリー・チェ
インを作成します。フィッティング機能を強化するため、長いキャリー・
チェインは垂直に並べ、ダイレクト・リンク接続を介して M4K メモリ・
ブロックまたはエンベデッド・マルチプライヤへの水平方向の接続を高
速化することができます。例えば、M4K メモリ・ブロックのカラムの横
の LAB カラムに長いキャリー・チェインがあるデザインの場合、LE 出
力は隣接する M4K メモリ・ブロックにダイレクト・リンク・インタコ
ネクトを介して供給できます。ただし、キャリー・チェインが水平方向
に配置されている場合、M4K メモリ・ブロックのカラムに隣接しない任
意の LAB は他のロウまたはカラム・インタコネクトを使用して M4K メ
モリ・ブロックをドライブすることになります。キャリー・チェインは
カラム全体に延長されます。
ロジック・
アレイ・
ブロック
各 LAB は、以下の要素で構成されます。
■
16 LE
LAB コントロール信号
■ LE キャリー・チェイン
■ レジスタ・チェイン
■ ローカル接続
■
ローカル接続は、同一 LAB 内で LE 間の信号を転送します。レジスタ・
チェイン接続は、LAB 内の 1 つの LE のレジスタ出力を隣接する LE の
レジスタに転送します。Quartus II のコンパイラは、接続されるロジッ
クを 1 つの LAB または隣接する LAB 内に配置し、ローカルおよびレジ
スタ・チェイン接続を使用して、性能と面積効率を向上させます。
図 2-5 は、Cyclone II の LAB 構造を示したものです。
2–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
図 2-5. Cyclone II の LAB 構造
ロウ・インタコネクト
カラム・
インタ
コネクト
隣接ブロック
からの
ダイレクト・
リンク接続
隣接ブロック
からの
ダイレクト・
リンク接続
隣接ブロック
への
ダイレクト・
リンク接続
隣接ブロック
への
ダイレクト・
リンク接続
LAB
ローカル接続
LAB インタコネクト
LAB ローカル接続は、同一 LAB 内の LE をドライブできます。LAB ロー
カル接続は、同一 LAB 内のカラムとロウのインタコネクトおよび LE 出力
によってドライブされます。ダイレクト・リンク接続を通して、左または
右側の隣接 LAB、PLL、M4K RAM ブロック、およびエンベデッド・マル
チプライヤが LAB のローカル接続をドライブすることもできます。このダ
イレクト・リンクによる接続機能は、ロウおよびカラム・インタコネクト
の使用が最小限ですむため、さらに高い性能と柔軟性を提供します。各 LE
は、高速ローカル接続およびダイレクト・リンク接続によって、48 個の LE
をドライブできます。図 2-6 は、ダイレクト・リンク接続を示したものです。
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2005 年 2 月
2–9
Cyclone II デバイス・ハンドブック Volume 1
ロジック・アレイ・ブロック
図 2-6. ダイレクト・リンク接続
右側のLAB、
M4Kメモリ・ブロック、
エンベデッド・マルチプライヤ、
PLL、またはIOE出力からの
ダイレクト・リンク接続
左側のLAB、
M4Kメモリ・ブロック、
エンベデッド・マルチプライヤ、
PLL、またはIOE出力からの
ダイレクト・リンク接続
右側への
ダイレクト・
リンク接続
左側への
ダイレクト・
リンク接続
ローカル接続
LAB
LAB コントロール信号
各 LAB には、各 LE に対するコントロール信号をドライブするための専
用ロジックが内蔵されています。コントロール信号には、以下のような
信号があります。
■
2 つのクロック
2 つのクロック・イネーブル
■ 2 つの非同期クリア
■ 1 つの同期クリア
■ 1 つの同期ロード
■
これにより、一度に最大 7 本のコントロール信号が提供されます。LAB
ワイド同期ロードを使用するときは、labclk1 の clkena は使用でき
ません。また、レジスタ・パッキングおよび同期ロードを同時に使用す
ることもできません。
各 LAB は、最大 4 つの非グローバル・コントロール信号を持つことがで
きます。グローバル信号であれば、追加の LAB コントロール信号を使用
できます。
2–10
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II アーキテクチャ
カウンタおよび他のファンクションの実装には、同期クリアやロードが
役立ちます。同期クリアと同期ロードの信号は、LAB ワイドの信号であ
るため、LAB 内のすべてのレジスタに影響を与えます。
各 LAB では、2 つのクロック信号と 2 つのクロック・イネーブル信号を
使用することができます。各 LAB のクロック信号とクロック・イネーブ
ル信号はリンクされています。例えば、labclk1 信号を使用する特定の
LAB の LE は、labclkena1 信号も使用します。クロックの立ち上がり
と立ち下がりの双方のエッジを LAB 内で使用する場合、LAB ワイドの
双方のクロック信号を 2 つとも使用します。クロック・イネーブル信号
がデアサートされると、LAB ワイドのクロック信号はオフになります。
LAB ロウ・クロック [5..0] および LAB ローカル接続は、LAB ワイド・
コントロール信号を生成します。MultiTrack™ インタコネクトにより、
データに加えてクロックおよびコントロール信号も低スキューで分配で
きます。図 2-7 に LAB コントロール信号生成回路を示します。
図 2-7. LAB ワイド・コントロール信号
専用の
LABロウ・
クロック
6
ローカル接続
ローカル接続
ローカル接続
ローカル接続
labclkena2
labclkena1
labclk1
labclk2
synclr
labclr1
syncload
labclr2
レジスタのクリア信号を実現するロジックは、LAB ワイド信号によって
制御されます。LE は非同期クリア機能を直接サポートします。各 LAB
は最大 2 本の非同期クリア信号(labclr1 および labclr2)をサポー
トします。
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2005 年 2 月
2–11
Cyclone II デバイス・ハンドブック Volume 1
MultiTrack インタコネクト
レジスタのプリセット信号を実現するロジックを制御するLABワイド非
同期ロード信号は使用できません。レジスタ・プリセットは、NOT ゲー
ト・プッシュバックを使用したテクニックで達成されます。Cyclone II
デバイスは、プリセットまたは非同期クリア信号のいずれかのみをサ
ポートできます。
Cyclone II デバイスでは、クリア・ポートの他に、デバイス内のすべて
のレジスタをリセットするチップ・ワイドのリセット・ピン(DEV_CLRn)
が提供されています。このピンは、Quartus II ソフトウェアでコンパイ
ルを行う前に設定されたオプションによって制御されます。このチップ・
ワイドのリセット信号は、他のすべてのコントロール信号よりも優先さ
れます。
MultiTrack
インタコネクト
Cyclone II アーキテクチャでは、LE、M4K メモリ・ブロック、エンベデッ
ド・マルチプライヤ、およびデバイス I/O ピン間の接続は、DirectDrive™
テクノロジによる MultiTrack インタコネクト構造によって提供されます。
MultiTrack インタコネクトは、デザイン・ブロック間およびデザイン・ブ
ロック内の接続に使用される、速度が異なる最適性能の連続配線ラインに
よって構成されます。Quartus II のコンパイラは、クリティカル・パスを
自動的に高速ラインに配置して、デザイン・パフォーマンスを向上させま
す。
DirectDrive テクノロジは、任意のファンクションに対して、デバイス内
の配置とは無関係に理想的な配線リソース使用量を保証する決定的な配
線テクノロジです。MultiTrack インタコネクトおよび DirectDrive テク
ノロジは、一般にデザインの変更や追加が伴う最適化の繰り返しをなく
すことによって、ブロック・ベース・デザインの集積化ステージを簡略
化します。
MultiTrack インタコネクトは、一定間隔で配置されたロウ(ダイレクト・
リンク、R4、および R24)とカラム(レジスタ・チェイン、C4、および
C16)のインタコネクトで構成されています。すべてのデバイスに対して
一定した長さのリソースを持つ配線構造のため、集積度の異なるデバイ
スへの移行時にも予測可能で再現性のある性能を実現します。
2–12
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
ロウ・インタコネクト
専用のロウ・インタコネクトは、同一ロウ内の LAB、PLL、M4K メモ
リ・ブロック、およびエンベデッド・マルチプライヤに入出力される信
号を接続します。これらのロウのリソースには以下のものがあります。
■
LAB と隣接ブロック間のダイレクト・リンク接続
4 つのブロックを右または左に横断する R4 インタコネクト
■ デバイスの上下に高速でアクセスするための R24 インタコネクト
■
ダイレクト・リンク接続により、LAB、M4K メモリ・ブロック、または
エンベデッド・マルチプライヤ・ブロックは、左または右に隣接するロー
カル接続をドライブできます。PLL ブロックは 1 つのサイドでのみダイ
レクト・リンク接続およびロウ・インタコネクトにインタフェースしま
す。ダイレクト・リンク接続は、ロウ・インタコネクトの配線リソース
を使用することなく、隣接する LAB やブロック間での高速通信を実現し
ます。
R4 インタコネクトは、ソース LAB の右側または左側の 4 つの LAB か、
3 つの LAB と 1 つの M4K メモリ・ブロックか、3 つの LAB と 1 つのエ
ンベデッド・マルチプライヤのいずれかに対応した長さになっています。
これらのリソースは、4 つの LAB 領域内の高速ロウ接続に使用されます。
どの LAB にも、左側または右側のいずれかにドライブする独自の R4 イ
ンタコネクトがあります。図 2-8 に LAB からの R4 インタコネクト接続
を示します。R4 インタコネクトは、LAB、M4K メモリ・ブロック、エ
ンベデッド・マルチプライヤ、PLL、およびロウ IOE をドライブでき、
またこれらから R4 インタコネクトをドライブすることもできます。LAB
インタフェースの場合、基準となる LAB または隣接する LAB(図 2-8 を
参照)が R4 インタコネクトをドライブできます。右にドライブする R4
インタコネクトの場合、基準となる LAB および右の隣接 LAB がインタ
コネクトをドライブできます。左にドライブする R4 インタコネクトの
場合、基準となる LAB および左の隣接 LAB がインタコネクトをドライ
ブできます。R4 インタコネクトは、他の R4 インタコネクトをドライブ
することにより、ドライブ可能な LAB の範囲を拡張することができま
す。また、R4 インタコネクトは、1 つのロウを別のロウに接続するとき
に、R24 インタコネクト、C4、および C16 インタコネクトもドライブ可
能です。
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2005 年 2 月
2–13
Cyclone II デバイス・ハンドブック Volume 1
MultiTrack インタコネクト
図 2-8. R4 インタコネクト接続
隣接するLABは
他のLABの
R4インタコネクトに
ドライブできます。
C4カラム・
インタコネクト(1)
右側にドライブする
R4インタコネクト
左側にドライブする
R4インタコネクト
隣接するLAB
基準となるLAB(2)
隣接するLAB
図 2-8 の注:
(1) C4 インタコネクトは R4 インタコネクトをドライブできます。
(2) このパターンは、LAB ロウ内の各 LAB に対して繰り返されています。
R24 ロウ・インタコネクトは 24 個の LAB に対応した長さになっており、
LAB、M4K メモリ・ブロック、専用マルチプライヤ、およびロウ IOE
間の長いロウ接続に対し、最高速のリソースを提供します。R24 ロウ・
インタコネクトは、各 4 番目の LAB で他のロウまたはカラム・インタコ
ネクトにドライブします。R24 ロウ・インタコネクトは R4 および C4 イ
ンタコネクトを介して LAB ローカル接続をドライブし、LAB ローカル
接続を直接ドライブすることはありません。R24 インタコネクトは R24、
R4、C16、および C4 インタコネクトをドライブできます。
カラム・インタコネクト
カラム・インタコネクトは、ロウ・インタコネクトと同様に動作します。
LAB の各カラムには、LAB、M4K メモリ・ブロック、エンベデッド・
マルチプライヤ、およびロウおよびカラム IOE に入出力する信号を垂直
に配線する専用のカラム・インタコネクトが使用されます。これらのカ
ラムのリソースには以下のものがあります。
■
LAB 内のレジスタ・チェイン・インタコネクト
4 ブロックの距離を上下方向に横断する C4 インタコネクト
■ デバイス内で高速垂直配線を実現する C16 インタコネクト
■
2–14
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II アーキテクチャ
Cyclone II デバイスは LAB 内に、レジスタ・チェイン接続を使用して、
LE 出力から LE 入力への配線を高速化するための拡張インタコネクト構
造を備えています。レジスタ・チェイン接続により、1 つの LE のレジス
タ出力を LAB 内の次の LE のレジスタ入力に直接接続し、高速シフト・
レジスタを実現できます。Quartus II のコンパイラは、自動的にこれら
のリソースを利用して使用効率と性能を向上させます。図 2-9 にレジス
タ・チェイン・インタコネクトを示します。
図 2-9. レジスタ・チェイン・インタコネクト
LAB内のLE間での
ローカル接続配線
隣接するLEへの
キャリー・
チェイン配線
LE 1
LE 2
ローカル接続
隣接するLEの
レジスタ入力への
レジスタ・
チェイン配線
LE 3
LE 4
LE 5
LE 6
LE 7
LE 8
LE 9
LE 10
LE 11
LE 12
LE13
LE 14
LE 15
LE 16
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2005 年 2 月
2–15
Cyclone II デバイス・ハンドブック Volume 1
MultiTrack インタコネクト
C4 インタコネクトは、ソース LAB の上または下にある 4 つの LAB、
M4K ブロック、またはエンベデッド・マルチプライヤに対応した長さの
配線ラインとなっています。各 LAB には、上または下にドライブする独
自の C4 インタコネクトがあります。図 2-10 にカラム内の LAB からの
C4 インタコネクト接続を示します。C4 インタコネクトは、PLL、M4K
メモリ・ブロック、エンベデッド・マルチプライヤ・ブロック、および
カラム / ロウ IOE を含む、全タイプのアーキテクチャ・ブロックをドラ
イブでき、これらが C4 インタコネクトをドライブすることもできます。
LAB インタコネクトの場合、基準となる LAB または隣接する LAB(図
2-10 を参照)が所定の C4 インタコネクトをドライブできます。C4 イン
タコネクトは、ロウ・インタコネクトをドライブしてカラム間接続を実
現するだけでなく、互いをドライブして範囲を拡張することもできます。
2–16
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
図 2-10. C4 インタコネクト接続
注 (1)
C4インタコネクトは
最大4つのロウの
ローカル接続および
R4インタコネクトを
ドライブします。
上側にドライブする
C4インタコネクト
LAB
ロウ・インタコネクト
隣接するLABは
隣接するLABの
C4インタコネクトに
ドライブできます。
隣接するLAB
ローカル接続
基準となる
LAB
下側にドライブする
C4インタコネクト
図 2-10 の注:
(1) 各 C4 インタコネクトは、上または下にある 4 本のロウをドライブできます。
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2–17
Cyclone II デバイス・ハンドブック Volume 1
MultiTrack インタコネクト
C16 カラム・インタコネクトは 16 個の LAB に対応した長さになってお
り、LAB、M4K メモリ・ブロック、エンベデッド・マルチプライヤ、お
よび IOE 間の長いカラム接続に対して最高速のリソースを提供します。
C16 カラム・インタコネクトは、各 4 番目の LAB で他のロウおよびカラ
ム・インタコネクトにドライブします。C16 カラム・インタコネクトは
C4 および R4 インタコネクトを介して LAB ローカル接続をドライブし、
LAB ローカル接続を直接ドライブすることはありません。C16 インタコ
ネクトは R24、R4、C16、および C4 インタコネクトをドライブできます。
デバイスの配線
すべてのエンベデッド・ブロックは LAB 間のインタフェースに類似した
ロジック・アレイと通信します。各ブロック(M4K メモリ、エンベデッ
ド・マルチプライヤ、または PLL など)はロウおよびカラム・インタコ
ネクトに接続し、ロウおよびカラム・インタコネクトによってドライブ
されるローカル接続領域が提供されています。これらのブロックには、
隣接する LAB との間で高速接続を実現するダイレクト・リンク接続も提
供されています。
表 2–2 に Cyclone II デバイスの配線図を示します。
表 2–2. Cyclone II の配線図 ( 1 / 2 )
√
√
R4 インタコネクト
√
R24 インタコネクト
√
C4 インタコネクト
C16 インタコネクト
LE
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
2–18
Cyclone II デバイス・ハンドブック Volume 1
√
エンベデッド・
マルチプライヤ
√
ロウ IOE
ローカル接続
ダイレクト・
リンク接続
カラム IOE
√
PLL
レジスタ・
チェイン
M4K RAM ブロック
LE
C16 インタコネクト
C4 インタコネクト
R24 インタコネクト
R4 インタコネクト
ダイレクト・リンク
接続
ローカル接続
ソース
レジスタ・チェイン
デスティネーション
√
√
√
√
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2005 年 2 月
Cyclone II アーキテクチャ
表 2–2. Cyclone II の配線図 ( 2 / 2 )
M4Kメモリ・ブロック
√
√
√
√
エンベデッド・
マルチプライヤ
√
√
√
√
√
√
√
√
√
PLL
√
カラム IOE
ロウ IOE
グローバル・
クロック・
ネットワーク
および PLL
√
ロウ IOE
カラム IOE
PLL
エンベデッド・
マルチプライヤ
M4K RAM ブロック
LE
C16 インタコネクト
C4 インタコネクト
R24 インタコネクト
R4 インタコネクト
ダイレクト・リンク
接続
ローカル接続
ソース
レジスタ・チェイン
デスティネーション
√
√
Cyclone II デバイスは、完全なクロック管理ソリューションを実現する
グローバル・クロック・ネットワークと最大 4 個の PLL(Phase-LockedLoop)を備えています。Cyclone II クロック・ネットワークの特長は以
下のとおりです。
■
最大 16 個のグローバル・クロック・ネットワーク
最大 4 個の PLL
■ グローバル・クロック・ネットワークのダイナミック・クロック・
ソース選択
■ グローバル・クロック・ネットワークのダイナミック・イネーブル
およびディセーブル
■
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2005 年 2 月
2–19
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック・ネットワークおよび PLL
各グローバル・クロック・ネットワークには、グローバル・クロック・
ネットワークにドライブする多数の入力クロック・ソース(PLL クロッ
ク出力、CLK[] ピン、DPCLK[] ピン、および内部ロジック)から選択す
るクロック・コントロール・ブロックがあります。表 2–3 に、各 Cyclone II
デバイスで使用可能な PLL、CLK[] ピン、DPCLK[] ピン、およびグロー
バル・クロック・ネットワークの数を示します。CLK[] ピンは専用クロッ
ク・ピン、DPCLK[] ピンは兼用クロック・ピンです。
表 2–3. Cyclone II のクロック・リソース
デバイス
PLL 数
CLK ピン数 DPCLK ピン数
グローバル・
クロック・
ネットワーク数
EP2C5
2
8
8
8
EP2C8
2
8
8
8
EP2C20
4
16
20
16
EP2C35
4
16
20
16
EP2C50
4
16
20
16
EP2C70
4
16
20
16
図 2-11 および 2-12 に、Cyclone II の PLL、CLK[] 入力、DPCLK[] ピン、
およびクロック・コントロール・ブロックの位置を示します。
2–20
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
図 2-11. EP2C5 および EP2C8 の PLL、CLK[ ]、DPCLK[ ]、およびクロック・コントロール・ブロッ
クの位置
DPCLK10
DPCLK8
PLL 2
クロック・
コントロール・
ブロック(1)
4
GCLK[7..0]
DPCLK0
DPCLK7
8
8
8
CLK[3..0]
CLK[7..4]
4
4
8
DPCLK1
DPCLK6
GCLK[7..0]
4
クロック・
コントロール・
ブロック(1)
PLL 1
DPCLK2
DPCLK4
図 2-11 の注:
(1) 各サイドに 4 つのクロック・コントロール・ブロックがあります。
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2005 年 2 月
2–21
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック・ネットワークおよび PLL
図 2-12. EP2C20 および大きな PLL、CLK[ ]、DPCLK[ ]、およびクロック・コントロール・ブロッ
クの位置
DPCLK[11..10]
CDPCLK7
DPCLK[9..8]
CLK[11..8]
CDPCLK6
2
2
4
4
PLL 3
PLL 2
CDPCLK5
CDPCLK0
(2)
(2)
クロック・
コントロール・
ブロック(1)
GCLK[15..0]
DPCLK0
4
DPCLK7
16
16
16
CLK[3..0]
CLK[7..4]
4
4
16
DPCLK1
クロック・
コントロール・
ブロック(1)
4
DPCLK6
GCLK[15..0]
(2)
(2)
CDPCLK4
CDPCLK1
PLL 1
PLL 4
4
4
2
CDPCLK2
2
CLK[15..12]
DPCLK[3..2]
CDPCLK3
DPCLK[5..4]
図 2-12 の注:
(1) 各サイドに 4 つのクロック・コントロール・ブロックがあります。
(2) 各コーナにあるコーナ CDPCLK ピンのいずれか 1 本のみが、一度にクロック・コントロール・ブロックに信号を
供給できます。他の CDPCLK ピンは、汎用 I/O ピンとして使用できます。
専用クロック・ピン
大型の Cyclone II デバイス(EP2C20 およびそれ以上のデバイス)には、16
本の専用クロック・ピンがあります(CLK[15..0]、デバイスの各サイド
に 4 ピンずつ)
。小型の Cyclone II デバイス(EP2C5 および EP2C8 デバイ
ス)には、8 本の専用クロック・ピンがあります(CLK[7..0]。デバイス
の左側および右側に 4 ピンずつ)
。これらの CLK ピンは、図 2-11 および
2-12 に示すように、グローバル・クロック・ネットワーク(GCLK)をド
ライブします。
2–22
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
専用クロック・ピンをグローバル・クロック・ネットワークへの供給に
使用しない場合、これらのピンは汎用入力ピンとして、MultiTrack イン
タコネクトを使用するロジック・アレイへの供給に使用できます。ただ
し、これらのピンを汎用入力ピンとして使用すると、I/O レジスタがサ
ポートされないため、I/O レジスタの代わりに LE ベース・レジスタを
使用する必要があります。
兼用クロック・ピン
Cyclone II デバイスには、20 本の兼用クロック・ピン(DPCLK[19..0])
または 8 本の兼用クロック・ピン(DPCLK[7..0])のいずれかがあり
ます。大型の Cyclone II デバイス(EP2C20 デバイスおよびそれ以上)の
場合、デバイスの左側および右側に 4 本ずつ、デバイスのトップとボト
ムに 6 本ずつ、計 20 本の DPCLK ピンがあります。コーナの CDPCLK ピ
ンは、最初にマルチプレクス化されてから、クロック・コントロール・
ブロックにドライブされます。信号はマルチプレクサを通過してから、
クロック・コントロール・ブロックに供給します。したがって、これら
の信号には、クロック・コントロール・ブロックに直接供給する他の
DPCLK ピンよりも多くの遅延が発生します。小型の Cyclone II デバイス
(EP2C5 および EP2C8 デバイス)には、デバイスの各サイドに 2 本ずつ、
計 8 本の DPCLK ピンがあります(図 2-11 および 2-12 を参照)。
DPCLK ピンからそのファン・アウト・デスティネーションへは、プログ
ラマブル遅延チェインを使用できます。DPCLK ピンからそのファン・ア
ウト・デスティネーションへの伝播遅延を設定するには、Quartus II ソ
フ ト ウ ェ ア の Input Delay from Dual-Purpose Clock Pin to Fan-Out
Destinations アサインメントを使用します。
これらの兼用ピンはグローバル・クロック・ネットワークに接続して、
ファン・アウトの大きいコントロール信号(クロック、非同期クリア、
プリセット、クロック・イネーブルなど)、PCI 用のプロトコル・コント
ロール信号(TRDY、IRDY など)、または外部メモリ・インタフェース
用の DQS 信号に使用できます。
グローバル・クロック・ネットワーク
デバイス全体で 16 または 8 つのグローバル・クロック・ネットワークがド
ライブします。また、専用クロック・ピン(CLK[])、PLL 出力、ロジッ
ク・アレイ、および兼用クロック(DPCLK[])ピンでグローバル・クロッ
ク・ネットワークをドライブすることもできます。
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2005 年 2 月
2–23
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック・ネットワークおよび PLL
グローバル・クロック・ネットワークは、IOE、LE、メモリ・ブロック、
エンベデッド・マルチプライヤなど、デバイス内のすべてのリソースに
クロックを提供できます。また、グローバル・クロック・ラインは、外
部ピンから供給されるクロック・イネーブル、同期クリア、または非同
期クリアなどのコントロール信号、または DDR SDRAM または QDRII
SRAM インタフェース用の DQS 信号に使用することも可能です。内部
ロジックは、内部で生成されるグローバル・クロックおよび非同期クリ
ア、クロック・イネーブル、またはファン・アウトが大きい他のコント
ロール信号のために、グローバル・クロック・ネットワークをドライブ
することもできます。
クロック・コントロール・ブロック
クロック・コントロール・ブロックは、Cyclone II デバイスで使用でき
るグローバル・クロック・ネットワークごとにあります。クロック・コ
ントロール・ブロックは、デバイスの周辺に配列され、各 Cyclone II デ
バイスで最大 16 個のクロック・コントロール・ブロックを使用できま
す。大型の Cyclone II デバイス(EP2C20 デバイスおよびそれ以上)に
は、デバイスの各サイドに 4 個ずつ、計 16 個のクロック・コントロー
ル・ブロックがあります。小型の Cyclone II デバイス(EP2C5 および
EP2C8 デバイス)には、デバイスの左および右サイドに 4 個ずつ、計 8
個のクロック・コントロール・ブロックがあります。
コントロール・ブロックの特長は以下のとおりです。
■
ダイナミックなグローバル・クロック・ネットワークのクロック・
ソースの選択
■ グローバル・クロック・ネットワークのダイナミックなイネーブル /
ディセーブル
Cyclone II デバイスでは、専用 CLK[] ピン、PLL カウンタ出力、DPCLK[]
ピン、および内部ロジックのすべてがクロック・コントロール・ブロッ
クを供給できます。次に、クロック・コントロール・ブロックからの出
力が対応するグローバル・クロック・ネットワークを供給します。
以下のソースがクロック・コントロール・ブロックへの入力になること
ができます。
■
クロック・コントロール・ブロックと同じサイドにある 4 本のクロック・
ピン
■ PLL からの 3 つの PLL クロック出力
■ クロック・コントロール・ブロックと同じサイドにある 4 本の DPCLK ピ
ン(CDPCLK ピンを含む)
■ 内部で生成される 4 つの信号
2–24
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II アーキテクチャ
これらのソースのうち、クロック・コントロール・ブロックへのドライ
ブには、2 本のクロック・ピン、2 つの PLL クロック出力、1 本の DPCLK
ピン、および内部で生成された 1 つの信号のみが選択されます。図 2-13
にクロック・コントロール・ブロックの詳細な図を示します。これらの
6 つの入力のうち、グローバル・クロック・ネットワークへの供給のた
めに、2 本のクロック入力ピンおよび 2 つの PLL 出力をダイナミックに
選択できます。クロック・コントロール・ブロックは、DPCLK および内
部ロジックからの信号のスタティックな選択をサポートします。
図 2-13. クロック・コントロール・ブロック
クロック・コントロール・ブロック
内部ロジック
スタティックな
クロック選択(3)
DPCLKまたは
CDPCLK
イネーブル/
ディセーブル
スタティックな
クロック選択(3)
(3)
CLK[n + 3]
CLK[n + 2]
CLK[n + 1]
CLK[n]
inclk1
fIN
inclk0
CLKSWITCH (1)
PLL
グローバル・
クロック
C0
C1
C2
CLKSELECT[1..0] (2)
CLKENA (4)
図 2-13 の注:
(1) CLKSWITCH 信号は、コンフィギュレーション・ファイルから設定できます。また、手動 PLL 切り替え機能の使用時は、
ダイナミックに設定することもできます。マルチプレクサの出力は、PLL の入力基準クロック (fIN) です。
(2) CLKSELECT[1..0] 信号は、内部ロジックによって供給され、デバイスがユーザ・モードのときに、グローバル・
クロック・ネットワーク用のクロック・ソースをダイナミックに選択するのに使用できます。
(3) スタティックなクロック選択信号は、コンフィギュレーション・ファイルで設定され、デバイスがユーザ・モード
のときに、これをダイナミックに制御することはできません。
(4) 内部ロジックを使用して、ユーザ・モードのグローバル・クロック・ネットワークをイネーブルまたは
ディセーブルできます。
グローバル・クロック・ネットワークの分配
Cyclone II デバイスには、16 のグローバル・クロック・ネットワークが
あります。このデバイスは、これらのクロックをマルチプレクサととも
に使用して、カラム IOE クロック、LAB ロウ・クロック、またはロウ
IOE クロックをドライブする 6 ビット・バスを形成します(図 2-14 を参
照)。LAB レベルの別のマルチプレクサが、LAB 内の LE レジスタにク
ロックを供給する 6 つのロウ・クロックのうち 2 つを選択します。
Altera Corporation
2005 年 2 月
2–25
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック・ネットワークおよび PLL
図 2-14. グローバル・クロック・ネットワークのマルチプレクサ
カラムI/Oリージョン
IO_CLK [5..0]
グローバル・
クロック・ネットワーク
Clock [15または7..0]
LABロウ・クロック
LABCLK[5..0]
ロウI/Oリージョン
IO_CLK [5..0]
LAB ロウ・クロックは、LE、M4K メモリ・ブロック、およびエンベデッ
ド・マルチプライヤに供給できます。また、LAB ロウ・クロックはロウ
I/O クロック領域まで拡張します。
IOE クロックは、ロウまたはカラム・ブロック領域に関連付けられます。
これらのロウおよびカラム領域には、6 つのグローバル・クロック・リ
ソースのみが供給されます。図 2-15 に I/O クロック領域を示します。
2–26
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
図 2-15. LAB & I/O クロック領域
カラムI/Oクロック領域
IO_CLK[5..0]
6
I/Oクロック領域
Cycloneロジック・アレイ
LABロウ・クロック
labclk[5..0]
LABロウ・クロック
labclk[5..0]
6
6
6
6
LABロウ・クロック
labclk[5..0]
LABロウ・クロック
labclk[5..0]
6
6
6
グローバル・
クロック・
ネットワーク
6
ロウI/O
クロック領域
IO_CLK[5..0]
8または16
LABロウ・クロック
labclk[5..0]
LABロウ・クロック
labclk[5..0]
6
6
6
6
I/Oクロック領域
6
カラムI/Oクロック領域
IO_CLK[5..0]
グローバル・クロック・ネットワークおよびクロック・コントロール・
ブロックの詳細については、
「Cyclone II デバイス・ハンドブック Volume
1」の「Cyclone II デバイスの PLL」の章を参照してください。
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2005 年 2 月
2–27
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック・ネットワークおよび PLL
PLL
Cyclone II の PLL は、汎用クロックを提供するとともに、以下の機能
もサポートします。
■
■
■
■
■
■
■
■
■
■
■
クロックの逓倍と分周
位相シフト
プログラマブル・デューティ・サイクル
最大 3 つの内部クロック出力
1 つの専用外部クロック出力
差動標準 I/O 規格をサポートするためのクロック出力
手動によるクロック・切り替え
プログラマブル帯域幅
ゲート付きロック信号
3 つの異なるクロック・フィードバック・モード
コントロール信号
Cyclone II デバイスには、2 個または 4 個の PLL が搭載されています。
表 2–4 は、各 Cyclone II デバイスで使用できる PLL を示します。
表 2–4. Cyclone II で使用できる PLL
デバイス
EP2C5
PLL1
PLL2
√
√
EP2C8
√
√
EP2C20
√
√
PLL3
PLL4
√
√
EP2C35
√
√
√
√
EP2C50
√
√
√
√
EP2C70
√
√
√
√
2–28
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
表 2–5 に Cyclone II デバイスの PLL の特長を示します。
表 2–5. Cyclone II の PLL の特長 ( 1 / 2 )
機能
説明
クロックの逓倍と分周
m /(nx ポスト・スケール・カウンタ)
m およびポスト・スケール・カウンタ(C0 ∼ C2)の範囲は 1 ∼ 32 です。
n の範囲は 1 ∼ 4 です。
位相シフト
Cyclone II の PLL には、最小 45° の増分量を持つプログラマブル位相シフ
トを可能にする高性能クロック・シフト機能があります。位相シフトの最
小分解能は、電圧制御発振器(VCO:Voltage-Controlled Oscillator)の期
間を 8 で除算して求められます(例えば、1/1000 MHz/8 = 最小 125 ps の
増分量)。
プログラマブル・デューティ・
サイクル
プログラマブル・デューティ・サイクルにより、PLL は可変デューティ・
サイクルのクロック出力を生成できます。この機能は各 PLL ポスト・ス
ケール・カウンタ(C0 ∼ C2)でサポートされます。
内部クロック出力数
Cyclone II の PLL には、グローバル・クロック・ネットワークをドライブで
きる3つの出力があります。
これらの出力の1つ
(C2)
で専用のPLL<#>_OUT
ピン(シングル・エンドまたは差動)をドライブすることも可能です。
外部クロック出力数
C2 出力は、専用の PLL<#>_OUT ピンをドライブします。C2 出力を外部
クロック出力のドライブに使用しない場合、C2 出力を使用して内部のグ
ローバル・クロック・ネットワークをドライブできます。C2 出力は、外
部クロック出力と内部のグローバル・クロック・ネットワークを並行して
ドライブできます。
手動によるクロック切り替え
Cyclone II の PLL は、内部ロジック全体で基準クロックの手動切り替えを
サポートしています。これにより、設計者は、2 つの異なる周波数を持つ
クロックのためにクロック冗長性またはサポートを必要とする場合があ
るアプリケーションに対して、ユーザ・モードの際に 2 つの基準入力ク
ロック間で切り替えることができます。
プログラマブル帯域幅
Cyclone II の PLL により、設計者は有限範囲で帯域幅を制御して、特定の
アプリケーションに対して PLL 特性をカスタマイズできます。ループ・
フィルタやチャージ・ポンプを含む、PLL ループ特性のプログラマブル・
コントロール機能を使用して、
PLL 帯域幅を高度に制御することができま
す。帯域幅の範囲は特性に応じて決まります。
ゲート付きロック信号
ロック出力は、リファレンス・クロックと同位相の安定したクロック出力
信号があることを示します。Cyclone II の PLL には、ユーザが選択した入
力クロック遷移数に応じてロック信号を低く維持するプログラマブル・カ
ウンタがあり、これにより PLL をロックしてからロック信号をイネーブ
ルできます。
ロックされたポートからのゲート付きロック信号またはゲートなしロッ
ク信号のいずれかが、内部ロジックまたは出力ピンをドライブできます。
Altera Corporation
2005 年 2 月
2–29
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック・ネットワークおよび PLL
表 2–5. Cyclone II の PLL の特長 ( 2 / 2 )
機能
説明
クロック・フィードバック・モード ゼロ遅延バッファ・モードでは、外部クロック出力ピンは、クロック入力
ピンと位相調整されてゼロ遅延が実現されます。
ノーマル・モードでは、PLL は、入力クロック・ピンから出力レジスタま
たはロジック・アレイ内のレジスタのクロック・ポートまでの内部グロー
バル・クロック・ネットワーク遅延を補正します。
補正なしモードでは、
PLL はどのクロック・ネットワークも補正しません。
pllenable 信号は、PLL をイネーブルおよびディセーブルします。
areset 信号は、各 PLL の入力をリセット / 再同期化します。
pfdena 信号は、プログラマブル・ゲートで位相周波数検出器(PFD)
出力を制御します。
コントロール信号
図 2-16 に Cyclone II の PLL のブロック図を示します。
注 (1)
図 2-16. Cyclone II の PLL
各PLL出力ポートで
VCO位相選択を
選択可能
ポスト・
スケール・
カウンタ
手動による
クロック・切り換え
選択信号
8
CLK0 (1)
CLK1
CLK2 (1)
÷c0
グローバル・
クロック
÷c1
グローバル・
クロック
÷c2
(2)
グローバル・
クロック
基準入力クロック
fREF = fIN /n
アップ
inclk0
fIN
÷n
inclk1
チャージ・
ポンプ
PFD
ループ・
フィルタ
fVCO
8
VCO
ダウン
CLK3
8
fFB
÷m
ロック検出および
フィルタ手動
クロック切り換え
PLL<#>_OUT
I/Oまたは
汎用配線へ
図 2-16 の注:
(1) この入力は、シングル・エンドまたは差動のいずれでもかまいません。差動標準 I/O 規格を使用している場合は、
2 本の CLK ピンが使用されます。LVDS 入力は専用 CLK ピンの二次機能によってサポートされます。例えば、CLK0
ピンの二次機能は LVDSCLK1p、CLK1 ピンの二次機能は LVDSCLK1n です。差動標準 I/O 規格が PLL クロック入
力ピンに割り当てられている場合、対応する CLK(n) ピンも完全に使用されます。図 2-16 に、PLL1 に対して可能
なクロック入力接続(CLK0/CLK1)を示します。
(2) このカウンタ出力は、専用外部クロック出力 I/O とグローバル・クロック・ネットワークの間で共有されます。
Cyclone II の PLL の詳細については、
「Cyclone II デバイス・ハンドブッ
ク Volume 1」の「Cyclone II デバイス」の章を参照してください。
2–30
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
エンベデッド・
メモリ
Cyclone II エンベデッド・メモリは、M4K メモリ・ブロックのカラムで
構成されます。M4K メモリ・ブロックには、ライト動作に同期する入力
レジスタおよびデザインをパイプライン化し、システム性能を向上させ
る出力レジスタが含まれています。出力レジスタはバイパスできますが、
入力レジスタはバイパスできません。
また、各 M4K ブロックは、トゥルー・デュアル・ポート、シンプル・デュ
アル・ポート、およびシングル・ポート RAM、ROM、および FIFO(FirstIn First-Out)バッファ機能を含む、さまざまな種類のメモリ(パリティ付
き / パリティなし)の実現が可能です。M4K ブロックは、以下の機能をサ
ポートしています。
■
■
■
■
■
■
■
■
■
■
■
■
4,608 RAM ビット
250 MHz の性能
トゥルー・デュアル・ポート・メモリ
シンプル・デュアル・ポート・メモリ
シングル・ポート・メモリ
バイト・イネーブル
パリティ・ビット
シフト・レジスタ
FIFO バッファ
ROM
各種クロック・モード
アドレス・クロック・イネーブル
メモリ・ブロック・アドレス・レジスタに対するセットアップま
たはホールド・タイム違反があると、メモリの内容が破壊される
可能性があります。これはリードおよびライトの両方の動作に当
てはまります。
表 2–6 に、各 Cyclone II デバイス内の M4K メモリ・ブロックの容量と
分配を示します。
表 2–6. Cyclone II の M4K メモリの容量と分配 ( 1 / 2 )
デバイス
EP2C5
Altera Corporation
2005 年 2 月
M4K カラム数
M4K ブロック数
トータル RAM
ビット数
2
26
119,808
EP2C8
2
36
165,888
EP2C20
2
52
239,616
EP2C35
3
105
483,840
2–31
Cyclone II デバイス・ハンドブック Volume 1
エンベデッド・メモリ
表 2–6. Cyclone II の M4K メモリの容量と分配 ( 2 / 2 )
デバイス
M4K カラム数
M4K ブロック数
トータル RAM
ビット数
EP2C50
3
129
594,432
EP2C70
5
250
1,152,000
表 2–7 に M4K メモリでサポートされる機能をまとめます。
表 2–7. M4K メモリの特長 ( 1 / 2 )
機能
最大性能 (1)
説明
250 MHz
1 つの M4K ブロックあたりのトータル RAM ビット数 4,608
(パリティ・ビットを含む)
サポートされるコンフィギュレーション
4K × 1
2K × 2
1K × 4
512 × 8
512 × 9
256 × 16
256 × 18
128 × 32(トゥルー・デュアル・ポート・モードでは
使用不可)
128 × 36(トゥルー・デュアル・ポート・モードでは
使用不可)
パリティ・ビット
各バイトに 1 パリティ・ビット。パリティ・ビットは
内部ユーザ・ロジックとともに、エラーを検出してデー
タの正確性を保証するためのパリティ・チェックを実
装できます。
バイト・イネーブル
M4K ブロックは、ライト・ポートのデータ幅が
1、2、4、8、9、16、18、32、または 36 ビットのとき
にはバイト・ライトをサポートします。バイト・イネー
ブルによって入力データをマスキングできるため、デバ
イスは特定のバイトにライト動作を実行することがで
きます。書き込まれなかったバイトは、前に書き込まれ
た値を保持します。
パッキング・モード
2 つのシングル・ポート・メモリ・ブロックは、2 つの
独立した各ブロックのサイズが等しいか、M4K ブロッ
ク・サイズの半分未満の場合は、1 つの M4K ブロック
内に実装でき、各シングル・ポート・メモリ・ブロック
は、シングル・クロック・モードでコンフィギュレー
ションされます。
2–32
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
表 2–7. M4K メモリの特長 ( 2 / 2 )
機能
説明
アドレス・クロック・イネーブル
M4K ブロックは、信号がイネーブルされている間に直
前のアドレス値を保持するのに使用される、アドレス・
クロック・イネーブルをサポートします。この機能は、
キャッシュ・アプリケーションでのミスを処理する場
合に便利です。
メモリ初期化ファイル(.mif)
RAM または ROM としてコンフィギュレーションする
場合、初期化ファイルを使用してメモリの内容をプリ
ロードすることができます。
パワー・アップ条件
出力がクリア
レジスタ・クリア
出力レジスタのみ
同一ポートに対するライト中リード
正のクロック・エッジで新しいデータが利用可能
混合ポートに対するライト中リード
正のクロック・エッジで古いデータが利用可能
表 2–7 の注:
(1) 最大性能情報は、デバイス特性が最終決定されるまでは暫定仕様です。
メモリ・モード
表 2–8 に M4K メモリ・ブロックでサポートされる他のメモリ・モード
をまとめます。
表 2–8. M4K メモリ・モード ( 1 / 2 )
メモリ・モード
シングル・ポート・メモリ
説明
M4K ブロックは、リードとライトの動作を同時
に行う必要がない場合に使用される、シングル・
ポート・モードをサポートしています。シング
ル・ポート・メモリでは、リードとライトは同時
に実行できません。
シンプル・デュアル・ポート・ シンプル・デュアル・ポート・メモリは、リード
メモリ
とライトを同時にサポートします。
デ ー タ 幅 混 在 の シ ン プ ル・ リード・ポート幅とライト・ポート幅が異なるシ
デュアル・ポート
ンプル・デュアル・ポート・メモリ・モード。
トゥルー・デュアル・ポート・ トゥルー・デュアル・ポート・モードは、2 つの
メモリ
異なるクロック周波数で、リード / リード、ライ
ト / ライト、リード / ライトのいずれかの組み合わ
せの 2 ポート動作をサポートします。
データ幅混在のトゥルー・
デュアル・ポート
Altera Corporation
2005 年 2 月
リード・ポート幅とライト・ポート幅が異なる
トゥルー・デュアル・ポート・モード。
2–33
Cyclone II デバイス・ハンドブック Volume 1
エンベデッド・メモリ
表 2–8. M4K メモリ・モード ( 2 / 2 )
メモリ・モード
説明
エンベデッド・シフト・
レジスタ
シフト・レジスタの実装に M4K メモリ・ブロッ
クが使用されます。データはクロックの立ち下が
りエッジで各アドレスのロケーションに書き込
まれ、クロックの立ち上がりエッジでそのアドレ
スから読み出されます。
ROM
M4K メモリ・ブロックは、ROM モードをサポー
トします。これらのブロックの ROM の内容を
MIF が初期化します。
FIFO バッファ
M4K ブロックにシングル・クロック FIFO または
デュアル・クロック FIFO を実装できます。空の
FIFO バッファに対するリードとライトの同時実
行はサポートされていません。
クロック・モード
表 2–9 に M4K メモリでサポートされる他のクロック・モードをまとめ
ます。
表 2–9. M4K クロック・モード
クロック・
モード
説明
独立
このモードでは、各ポート(ポート A および B)で個別のクロッ
クを使用できます。クロック A はポート A 側のすべてのレジス
タを制御し、クロック B はポート B 側のすべてのレジスタを制
御します。
入力 / 出力
A または B のそれぞれのポートで 1 本のクロックが、メモリ・
ブロックへの入力(データ入力、wren、およびアドレス)用の
すべてのレジスタを制御します。他のクロックは、ブロックの
データ出力レジスタを制御します。
リード/ライト このモードでは、最大 2 つのクロックを使用できます。ライト・
クロックはブロックのデータ入力、wraddress、および wren
を制御します。リード・クロックは、データ出力(rdaddress、
および rden)を制御します。
シングル
2–34
Cyclone II デバイス・ハンドブック Volume 1
このモードでは、クロック・イネーブルとシングル・クロック
を使用して、メモリ・ブロックのすべてのレジスタを制御しま
す。レジスタの非同期クリア信号はサポートされません。
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
表 2–10 に、異なるメモリ・モードでコンフィギュレーションされるとき、
すべての M4K ブロックでサポートされるクロック・モードを示します。
表 2–10. Cyclone II の M4K メモリ・クロック・モード
クロック・モード
トゥルー・
シンプル・
シングル・
デュアル・
デュアル・
ポート・モード
ポート・モード ポート・モード
独立
√
入力 / 出力
√
√
√
リード / ライト
シングル・クロック
√
√
√
√
M4K 配線インタフェース
隣接する LAB からの R4、C4、およびダイレクト・リンク接続は、M4K
ブロックのローカル接続をドライブします。M4K ブロックは、ロウ・リ
ソースを通して左側または右側の LAB と、あるいはカラム・リソースを
通して右側または左側の LAB カラムと通信することができます。M4K
ブロックへのダイレクト・リンク入力接続は、左に隣接する LAB から最
大 16 本、右に隣接する LAB から別の 16 本が可能です。M4K ブロック
出力は、それぞれ 16 個のダイレクト・リンク接続を通して、左側および
右側の LAB にも接続できます。図 2-17 に、M4K ブロックとロジック・
アレイの間のインタフェースを示します。
Altera Corporation
2005 年 2 月
2–35
Cyclone II デバイス・ハンドブック Volume 1
エンベデッド・マルチプライヤ
図 2-17. M4K RAM ブロックの LAB ロウ・インタフェース
C4インタコネクト
隣接する
LABへの
ダイレクト・
リンク接続
R4インタコネクト
隣接する
LABへの
ダイレクト・
リンク接続
16
dataout
隣接する
LABからの
ダイレクト・
リンク接続
M4K
RAMブロック
16
16
バイト・イネーブル
隣接する
LABからの
ダイレクト・
リンク接続
コントロール信号
クロック
address
datain
6
M4K RAMブロック・
ローカル接続領域
LABロウ・クロック
Cyclone II エンベデッド・メモリの詳細については、
「Cyclone II デバイ
ス・ハンドブック Volume 1」の「Cyclone II メモリ・ブロック」の章を
参照してください。
エンベデッド・
マルチプライヤ
Cyclone II デバイスには、FIR(Finite Impulse Response)フィルタ、高
速フーリエ変換(FFT)機能、離散コサイン変換(DCT)機能など、乗
算器を多用するデジタル信号処理(DSP)機能用に最適化されたエンベ
デッド・マルチプライヤ・ブロックがあります。設計者は、アプリケー
ションでの必要性に応じて、以下の 2 つの基本動作モードのいずれかで
エンベデッド・マルチプライヤを使用できます。
■
■
1 つの 18 ビットマルチプライヤ
最大 2 つの独立した 9 ビットマルチプライヤ
2–36
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
エンベデッド・マルチプライヤは、入力レジスタと出力レジスタの両方
を使用する場合、18 × 18 ビット乗算器および 9 × 9 ビット乗算器に対し
て最大 250 MHz(最高速グレード)で動作できます。
各 Cyclone II デバイスには、逓倍関数を効率的に実装するエンベデッド・
マルチプライヤのカラムが 1 ∼ 3 つあります。エンベデッド・マルチプ
ライヤは、1 つの LAB ロウの高さに対応した長さになります。表 2–11 に
各 Cyclone II デバイスのエンベデッド・マルチプライヤの数および実装
可能なマルチプライヤの数を示します。
表 2–11. Cyclone II のエンベデッド・マルチプライヤの数
デバイス
注 (1)
9 ビット × 9 ビット
エンベデッド
エンベデッド乗算器
乗算器のカラム数
乗算器
18 ビット × 18 ビット
乗算器
EP2C5
1
13
26
13
EP2C8
1
18
36
18
EP2C20
1
26
52
26
EP2C35
1
35
70
35
EP2C50
2
86
172
86
EP2C70
3
150
300
150
表 2–11 の注:
(1) 各デバイスには、記載した数の 9 × 9 または 18 × 18 ビット・マルチプライヤがあります。各デバイスのマルチプ
ライヤの総数はすべてのマルチプライヤの合計数ではありません。
エンベデッド乗算器は以下のエレメントで構成されます。
■
マルチプライヤ・ブロック
入出力レジスタ
■ 入出力インタフェース
■
図 2-18 にマルチプライヤ・ブロック・アーキテクチャを示します。
Altera Corporation
2005 年 2 月
2–37
Cyclone II デバイス・ハンドブック Volume 1
エンベデッド・マルチプライヤ
図 2-18. マルチプライヤ・ブロック・アーキテクチャ
signa (1)
signb (1)
aclr
clock
ena
Data A
D
Q
ENA
Data Out
D
CLRN
Q
ENA
CLRN
Data B
D
Q
ENA
CLRN
入力
レジスタ
出力
レジスタ
エンベデッド・マルチプライヤ・ブロック
図 2-18 の注:
(1) 必要に応じて、これらの信号はデータ信号パスにマッチングさせるために 1 回だけラッチできます。
各マルチプライヤのオペランドには、一意の符号付きまたは符号なし数
値を使用できます。signa と signb の 2 つの信号は、それぞれ各オペ
ランドの表現を制御します。signa 信号のロジック 1 の値は、Data A が
符号付き数値であることを示し、ロジック 0 の値は、符号なし数値であ
ることを示します。表 2–12 に各種オペランドの符号表現の乗算結果の符
号を示します。いずれかのオペランドが符号付きの値である場合、乗算
結果は符号付きになります。
表 2–12. マルチプライヤの符号表現
Data A(signa 値)
Data B(signb 値)
結果
符号なし
符号なし
符号なし
符号なし
符号付き
符号付き
符号付き
符号なし
符号付き
符号付き
符号付き
符号付き
2–38
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
各専用マルチプライヤに対して、1 つの signa 信号と 1 つの signb 信
号のみがあります。したがって、同一の専用マルチプライヤに供給する
すべての Data A 入力は、同じ符号表現でなければなりません。同様に、
同一の専用マルチプライヤに供給するすべての Data B 入力も、同じ符号
表現である必要があります。signa 信号および signb 信号は、実行時
に入力オペランドの符号表現を変更するためにダイナミックに変更でき
ます。マルチプライヤは符号表現に関係なく完全精度を提供し、入力レ
ジスタ・ステージにある専用レジスタを使用してラッチできます。
マルチプライヤ・モード
表 2–13 にエンベデッド・マルチプライヤが動作できる各モードをまとめ
ます。
表 2–13. エンベデッド・マルチプライヤ・モード
モード
説明
エンベデッド・マルチプライヤは、最大 18 ビットのオペラ
18 ビット・
マルチプライヤ ンド幅の 18 × 18 マルチプライヤを 1 つだけサポートするよ
うに構成できます。18 ビット・マルチプライヤの入力および
結果は、すべて個別にラッチできます。マルチプライヤのオ
ペランドは、符号付き整数、符号なし整数、またはその両方
の組み合わせを受け入れることができます。
エンベデッド・マルチプライヤは、最大 9 ビットのオペラン
9 ビット・
マルチプライヤ ド幅の 2 つの 9 × 9 マルチプライヤをサポートするように構成
できます。両方の 9 ビット・マルチプライヤの入力および結
果は、すべて個別にラッチできます。マルチプライヤのオペ
ランドは、符号付き整数、符号なし整数、またはその両方の
組み合わせを受け入れることができます。
両方の Data A 入力の符号表現を制御する signa 信号が 1 つだ
けあり、同一の専用マルチプライヤ内の 9 ビット・マルチプラ
イヤの両方の Data B 入力の符号表現を制御する signb 信号が
1 つだけあります。
エンベデッド・マルチプライヤのインタフェース
隣接する LAB からの R4、C4、およびダイレクト・リンク接続は、エンベ
デッド・マルチプライヤ・ロウ・インタフェース・インタコネクトをドラ
イブします。エンベデッド乗算器は、ロウ・リソースを通して左側または
右側の LAB と、あるいはカラム・リソースを通して右側または左側の LAB
カラムと通信することができます。エンベデッド・マルチプライヤへのダ
イレクト・リンク入力接続は、左に隣接する LAB から最大 16 本、右に隣
接する LAB から別の 16 本が可能です。エンベデッド・マルチプライヤ出
力は、それぞれ 18 個のダイレクト・リンク接続を通して、左側および右側
の LAB にも接続できます。図 2-19 に、エンベデッド・マルチプライヤと
ロジック・アレイの間のインタフェースを示します。
Altera Corporation
2005 年 2 月
2–39
Cyclone II デバイス・ハンドブック Volume 1
エンベデッド・マルチプライヤ
図 2-19. エンベデッド・マルチプライヤの LAB ロウ・インタフェース
C4インタコネクト
隣接するLABからの
ダイレクト・リンク接続
R4インタコネクト
隣接するLABへの
18個のダイレクト・
リンク出力
隣接するLABからの
ダイレクト・リンク接続
36
エンベデッド乗算器
LAB
LAB
18
18
16
16
5
Control
36
[35..0]
18
[35..0]
18
ロウ・
インタフェース・
ブロック
LABブロック・
インタコネクト領域
LABロウ・インタフェース・
ブロック・インタコネクト
領域へのエンベデッド乗算器
1つのロウあたり
36個の入力
1つのロウあたり
36個の出力
LABブロック・
インタコネクト領域
C4インタコネクト
エンベデッド・マルチプライヤに供給する 5 つのダイナミック・コントロー
ル入力信号として、signa、signb、clk、clkena、および aclr があ
ります。signa および signb は、データ信号入力パスにマッチングさせ
るためにラッチできます。また、clk、clkena、および aclr 信号は、1
つのエンベデッド・マルチプライヤ内のすべてのレジスタに供給します。
エンベデッド・マルチプライヤの詳細については、
「Cyclone II デバイス
のエンベデッド・マルチプライヤ」の章を参照してください。
2–40
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
I/O 構造および
機能
IOE は、以下のような多彩な機能をサポートしています。
■
■
■
■
■
■
■
■
■
■
■
■
差動標準 I/O 規格とシングル・エンド標準 I/O 規格
3.3 V、64ビットおよび32ビット、66 MHzおよび33 MHz PCI仕様に準拠
JTAG (Joint Test Action Group) バウンダリ・スキャン・テスト(BST)
のサポート
出力ドライブ能力コントロール
コンフィギュレーション時の弱いプルアップ抵抗
トライ・ステート・バッファ
バス・ホールド回路
ユーザ・モードのプログラマブル・プルアップ抵抗
プログラマブル入力および出力遅延
オープン・ドレイン出力
DQ および DQS I/O ピン
VREF ピン
Cyclone II デバイスの IOE は、1 個の双方向の I/O バッファと 3 個のレ
ジスタで構成され、完全な形で組み込まれた双方向のシングル・データ・
レート転送を実現します。図 2-20 に Cyclone II の IOE 構造を示します。
IOE には、1 個の入力レジスタ、1 個の出力レジスタ、および 1 個の出力
イネーブル・レジスタがあります。設計者は、入力レジスタを高速セッ
トアップ・タイムに使用し、出力レジスタを高速 Clock-to-Output タイ
ムに使用できます。さらに、出力イネーブル(OE)レジスタを、高速の
「Clock-to-Output」イネーブル・タイミングに使用することもできます。
Quartus II ソフトウェアは、複数の出力ピンまたは双方向ピンを制御す
る 1 個の OE レジスタを自動的に複製します。IOE を入力ピン、出力ピ
ン、または双方向ピンとして使用できます。
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2005 年 2 月
2–41
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
図 2-20.Cyclone II の IOE 構造
ロジック・アレイ
OEレジスタ
OE
出力レジスタ
出力
入力(1)
入力レジスタ
図 2-20 の注:
(1)
ロジック・アレイへの組み合わせ入力またはラッチ入力には、2 つのパスを使用
できます。各パスには、一意のプログラマブル遅延チェインがあります。
IOE は、Cyclone II デバイス周辺の I/O ブロック内に配置されています。
各ロウ I/O ブロックあたり最大 5 個の IOE、各カラム I/O ブロックあた
り最大 4 個の IOE があります(カラム I/O ブロックは 2 つのカラムに対
応した長さ)
。ロウ I/O ブロックは、ロウ、カラム(C4 インタコネクト
のみ)
、またはダイレクト・リンク接続をドライブします。カラム I/O ブ
ロックはカラム・インタコネクトをドライブします。図 2-21 に、ロジッ
ク・アレイへのロウ I/O ブロックの接続方法を示します。図 2-22 には、
ロジック・アレイへのカラム I/O ブロックの接続方法を示します。
2–42
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
図 2-21. インタコネクトへのロウ I/O ブロックの接続
R4およびR24インタコネクト
C4インタコネクト
I/Oブロックの
ローカル接続
ロジック・アレイからの
35データおよび
コントロール信号(1)
35
LAB
ロウ
I/Oブロック
io_datain0[4..0]
io_datain1[4..0] (2)
隣接する
LABへの
ダイレクト・
リンク接続
隣接する
LABからの
ダイレクト・
リンク接続
LABローカル接続
io_clk[5..0]
最大5個の
IOEがある
ロウI/Oブロック
図 2-21 の注:
(1) 35 のデータおよびコントロール信号は、5 本のデータ出力ライン io_dataout[4..0]、5 つの出力イネーブル
io_coe[4..0]、5 つ の 入 力 ク ロ ッ ク・イ ネ ー ブ ル io_cce_in[4..0]、5 つ の 出 力 ク ロ ッ ク・イ ネ ー ブ ル
io_cce_out[4..0]、
5 個のクロック io_cclk[4..0]、5 つの非同期クリア信号 io_caclr[4..0]、および 5 つの同期
クリア信号 io_csclr[4..0] で構成されます。
(2) ロウ I/O ブロック内の 5 つの IOE は、それぞれ 2 つの io_datain(組み合わせまたはラッチ)入力を持つこと
ができます。
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2–43
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
図 2-22. インタコネクトへのカラム I/O ブロックの接続
カラムI/Oブロックには
最大4個のIOEが
含まれます。
カラムI/Oブロック
ロジック・アレイからの
28個のデータおよび
コントロール信号
io_datain0[3..0]
io_datain1[3..0] (2)
28
io_clk[5..0]
I/Oブロックの
ローカル接続
R4およびR24インタコネクト
LAB
LABローカル接続
LAB
LAB
C4およびC24インタコネクト
図 2-22 の注:
(1) 28 のデータおよびコントロール信号は、4 本のデータ出力ライン io_dataout[3..0]、4 つの出力イネーブル
io_coe[3..0]、4 つ の 入 力 ク ロ ッ ク・イ ネ ー ブ ル io_cce_in[3..0]、4 つ の 出 力 ク ロ ッ ク・イ ネ ー ブ ル
io_cce_out[3..0]、
4 つのクロック io_cclk[3..0]、4 つの非同期クリア信号 io_caclr[3..0]、および 4 つの同期
クリア信号 io_csclr[3..0] で構成されます。
(2) カラム I/O ブロック内の 4 つの IOE は、それぞれ 2 つの io_datain(組み合わせまたはラッチ)入力を持つこ
とができます。
2–44
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Cyclone II アーキテクチャ
ピンの datain 信号は、ロジック・アレイをドライブできます。ロジッ
ク・アレイはコントロール信号およびデータ信号をドライブして、柔軟
性の高い配線リソースを提供します。ロウまたはカラム IOE クロック
io_clk[5..0] は、低スキューで高速のクロック専用配線リソースを提
供します。グローバル・クロック・ネットワークは、ロウまたはカラム
I/O 領域に供給する IOE クロックを生成します(2–19 ページの「グロー
バル・クロック・ネットワークおよび PLL」を参照)。図 2-23 に I/O ブ
ロックを通る信号パスを示します。
図 2-23. I/O ブロックを通る信号パス
ロウまたはカラム
io_clk[5..0]
ロジック・
アレイへ
他のIOEへ
io_datain0
io_datain1
oe
ce_in
io_csclr
ce_out
io_coe
io_cce_in
データおよび
コントロール
信号選択
aclr/preset
IOE
sclr
ロジック・
アレイから
io_cce_out
clk_in
io_caclr
clk_out
io_cclk
dataout
io_dataout
各 IOE には、コントロール信号 oe、ce_in、ce_out、aclr/preset、
sclr/preset、clk_in、および clk_out に対する独自のコントロール信
号選択機能があります。図 2-24 にコントロール信号選択機能を示します。
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2–45
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
図 2-24. IOE ごとのコントロール信号選択
専用I/O
io_coe
ローカル接続
io_csclr
ローカル接続
io_caclr
ローカル接続
ローカル接続
ローカル接続
ローカル接続
io_cce_out
io_cce_in
io_cclk
ce_out
clk_out
clk_in
ce_in
sclr/preset
aclr/preset
oe
通常の双方向動作では、入力レジスタを高速セットアップ・タイムを必
要とする入力データに使用できます。入力レジスタは、OE レジスタおよ
び出力レジスタとは別の独自のクロック入力およびクロック・イネーブ
ルを備えています。出力レジスタは高速の「Clock-to-Output」遅延を必
要とするデータに使用できます。OE レジスタは、高速の「Clock-toOutput」イネーブル・タイミングに使用できます。OE および出力レジ
スタは、関連 LAB、I/O 専用クロック、カラム・インタコネクト、また
はロウ・インタコネクトのローカル接続からの同じクロック・ソースお
よび同じクロック・イネーブル・ソースを共有します。すべてのレジス
タが sclr および aclr を共有しますが、各レジスタで個別に sclr お
よび aclr をディセーブルできます。図 2-25 に双方向コンフィギュレー
ションの IOE を示します。
2–46
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
図 2-25. 双方向 I/O コンフィギュレーションの Cyclone II の IOE
ioe_clk[5..0]
カラムまたは
ロウ・
インタコネクト
OE
OEレジスタ
PRN
D
clkout
Q
VCCIO
ENA
オプションの
PCIクランプ
CLRN
ce_out
VCCIO
プログラマブルな
プルアップ抵抗
aclr/prn
チップ・ワイドのリセット
出力レジスタ
出力ピン
遅延
PRN
D
Q
ENA
ドライブ能力コントロール
オープン・ドレイン出力
sclr/preset
CLRN
スルー・コントロール
data_in1
バス・ホールド
data_in0
入力レジスタ
PRN
D
clkin
Q
入力ピンから
入力レジスタまでの
遅延または
入力ピンからロジック・
アレイまでの遅延
ENA
CLRN
ce_in
Cyclone II デバイスの IOE には、0ns のホールド・タイムの確保、セット
アップ・タイムの最小化、または Clock-to-Output タイムの増加を行うた
めのプログラマブルな遅延があります。
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2–47
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
レジスタを直接ドライブするピンのパスに、0 ns のホールド・タイムを
確保するためのプロブラマブル遅延が必要になることがありますが、組
み合わせ回路のロジックを通じてレジスタをドライブするピンのパスに
遅延は不要な場合もあります。プログラマブル遅延機能は、入力ピンか
らロジック・アレイおよび IOE 入力レジスタへの遅延を低下させます。
Quartus II のコンパイラは、このような遅延をプログラムして、0 ns の
ホールド・タイムを維持しながら、セットアップ・タイムを自動的に最
小限に抑えます。またプログラマブル遅延機能によって、出力レジスタ
に関して、レジスタからピンまでの遅延を増加させることもできます。
表 2–14 に Cyclone II デバイスのプログラマブル遅延機能を示します。
表 2–14. Cyclone II のプログラマブル遅延チェイン
プログラマブル遅延
Quartus II ロジック・オプション
入力ピンからロジック・アレイまでの遅延 ピンから内部セルまでの入力遅延
入力ピンから入力レジスタまでの遅延
ピンから入力レジスタまでの入力遅延
出力ピン遅延
出力レジスタから出力ピンまでの遅延
IOE には、入力をロジック・アレイに接続するための 2 つのパスがありま
す。2 つのパスにはそれぞれ異なる遅延を設定できます。これにより、ピ
ンからデバイスの 2 つの異なる領域に存在する内部 LE レジスタまでの遅
延を調整することができます。2 つの組み合わせ入力遅延を設定するには、
Quartus II ソフトウェアの [Input delay from pin to internal cells logic] オプ
ションで、各パスに対して個別に遅延を選択します。ただし、ピンで入力
レジスタを使用する場合、IOE には内部ロジックへのパスが 2 つしかない
ため、1 つの遅延は無視されます。入力レジスタを使用する場合、IOE は
1つの入力パスを使用します。別の入力パスは、組み合わせパスに使用で
き、1 つの入力遅延アサインメントのみが適用されます。
各 I/O ブロックの IOE レジスタは、クリアまたはプリセットに同じ信号
ソースを共有します。個々の IOE に対するプリセットまたはクリアをプ
ログラムできますが、両方の機能を同時に使用することはできません。
コンフィギュレーション完了後の電源投入時に、レジスタの初期値を
High または Low に設定することができます。電源投入後のレジスタの
初期値が Low に設定された場合は、非同期クリア信号でレジスタを制御
することができます。また、High に設定された場合は、非同期プリセッ
トでレジスタを制御することができます。この機能により、電源投入後
に別のデバイスからのアクティブLowの入力信号による意図しない動作
の発生を防止することができます。IOE 内の 1 個のレジスタがプリセッ
トまたはクリア信号を使用する場合、その IOE 内のすべてのレジスタは、
プリセットまたはクリアが必要であれば同じ信号を使用しなければなり
ません。さらに、IOE レジスタに対して同期リセット信号を使用できま
す。
2–48
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II アーキテクチャ
外部メモリ・インタフェース
Cyclone II デバイスは、SDR SDRAM、DDR SDRAM、DDR2 SDRAM、
QDRII SRAM 外部メモリなど、広範な外部メモリ・インタフェースをサ
ポートしています。Cyclone II デバイスは、外部メモリ・デバイス間で
データを転送する専用の高速インタフェースを備え、DDR および DDR2
SDRAM デバイスの場合は最大 167 MHz/333 Mbps、QDRII SRAM デバ
イスの場合は最大 167 MHz/667 Mbps で転送できます。プロブラマブル
DQS 遅延チェインにより、位相シフトを微調整して入力クロックまたは
ストローブをクロック・エッジに正しく整列させ、必要に応じてデータ
をキャプチャできます。
Cyclone II デバイスでは、すべての I/O バンクが SDR および DDR
SDRAM メモリを最大 167 MHz/333 Mbps でサポートします。すべての
I/O バンクは、×8/×9 または ×16/×18 の DQ バス・モードで DQS 信号
をサポートします。表 2–15 に Cyclone II デバイスでサポートされる外
部メモリ・インタフェースを示します。
注 (1)
表 2–15. Cyclone II の外部メモリ・インタフェースのサポート
メモリ規格
標準 I/O 規格
最大バス幅
サポートされる
最大クロック・
レート(MHz)
サポートされる
最大データ・
レート(Mbps)
SDR SDRAM
LVTTL (2)
72
167
167
DDR SDRAM
SSTL-2 class I (2)
72
167
333 (1)
SSTL-2 class II (2)
72
133
267 (1)
SSTL-18 class I (2)
72
167
333 (1)
SSTL-18 class II (3)
72
125
250 (1)
1.8 V HSTL class I
36
167
668 (1)
36
100
400 (1)
DDR2 SDRAM
QDRII SRAM (4)
(2)
1.8 V HSTL class II
(3)
表 2–15 の注:
(1)
(2)
(3)
(4)
このデータ・レートは、クロック遅延コントロール回路を使用するデザイン用です。
標準 I/O 規格は、Cyclone II デバイスのすべての I/O バンクでサポートされます。
標準 I/O 規格は、Cyclone II デバイスのトップおよびボトムにある I/O バンクでのみサポートされます。
最高の性能を得るには、I/O ドライブ能力に優れた 1.8 V HSTL 標準 I/O 規格を使用することを推奨します。
QDRII SRAM デバイスは、1.5 V HSTL 標準 I/O 規格もサポートします。
Cyclone II デバイスは、外部メモリのインタフェースにデータ(DQ)
、デー
タ・ストローブ(DQS)
、およびクロック・ピンを使用します。
図 2-26 に ×8/×9 モードの DQ および DQS ピンを示します。
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2005 年 2 月
2–49
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
図 2-26. Cyclone II デバイスの ×8/×
×9 モードでの DQ & DQS グループ
DQピン
DQSピン(2)
注 (1)、(2)
DQピン
DMピン
図 2-26 の注:
(1) 各 DQ グループは、DQS ピン、DM ピン、および最大 9 本の DQ ピンで構成されます。
(2) これは理想的なピン・レイアウトです。実際のピン・レイアウトについては、ピン・テーブルを参照してください。
Cyclone II デバイスは、DDR および DDR2 SDRAM で使用されるデー
タ・ストローブまたはリード・クロック信号(DQS)をサポートします。
Cyclone II デバイスは、双方向のデータ・ストローブまたは単一方向の
リード・クロックのいずれかをサポートできます。また、Cyclone II デ
バイスの専用外部メモリ・インタフェースは、着信 DQS 信号をシフト
して DQS 信号をデータ・ウィンドウ内で中央に揃えることができる、プ
ロブラマブル遅延回路も備えています。
通常、DQS 信号は、データ(DQ)ピンのグループに関連付けられます。
位相シフトした DQS 信号は、内部 LE レジスタの DQ 信号をクロックす
るのに使用されるグローバル・クロック・ネットワークをドライブします。
表 2–16 に、各デバイスの DQ ピン・グループ数を示します。
表 2–16. Cyclone II の DQS & DQ バス・モードのサポート ( 1 / 2 )
デバイス
EP2C5
EP2C8
注 (1)
×8 モードの
グループ数
×9 モードの
グループ数
×16 モードの
グループ数
×18 モードの
グループ数
144 ピン TQFP (2)
3
3
0
0
208 ピン PQFP (2)
7
4
3
3
144 ピン TQFP
3
3
0
0
208 ピン PQFP
7
4
3
3
256 ピン FineLine BGA
8
4
4
4
パッケージ
2–50
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II アーキテクチャ
注 (1)
表 2–16. Cyclone II の DQS & DQ バス・モードのサポート ( 2 / 2 )
パッケージ
×8 モードの
グループ数
×9 モードの
グループ数
×16 モードの
グループ数
×18 モードの
グループ数
256 ピン FineLine BGA
8
4
4
4
484 ピン FineLine BGA
16
8
8
8
484 ピン FineLine BGA
16
8
8
8
672 ピン FineLine BGA
16
8
8
8
484 ピン FineLine BGA
16
8
8
8
672 ピン FineLine BGA
16
8
8
8
672 ピン FineLine BGA
16
8
8
8
896 ピン FineLine BGA
16
8
8
8
デバイス
EP2C20
EP2C35
EP2C50
EP2C70
表 2–16 の注:
(1) 数字は暫定仕様です。
(2) 144 ピン TQFP パッケージの EP2C5 および EP2C8 デバイスには、I/O バンク 1 に DQ ピン・グループがありません。
設計者は、Cyclone II デバイスのパリティ・ピンにどの DQ ピンでも使用
できます。Cyclone II デバイス・ファミリは、×8/×9 および ×16/×18 モー
ドのパリティをサポートします。データ・ピンの 8 ビットあたり 1 パリ
ティ・ビットを使用できます。
DDR SDRAM および DDR2 SDRAM デバイスに書き込むときは、デー
タ・マスク、DM、およびピンが必要です。DM ピンの Low 信号は書き
込みが有効であることを示します。DM 信号が High の場合は、メモリ
が DQ 信号をマスクします。Cyclone II デバイスでは、DM ピンが割り
当てられており優先ピンです。DQS および DQ 信号の各グループには
DM ピンが必要です。
DDR メモリのインタフェースに Cyclone II の I/O バンクを使用すると
きは、システム・クロックおよびライト・クロックを生成するために、2
つのクロック出力を持つ PLL が最低 1 つ必要です。システム・クロック
は、DQS ライト信号、コマンド、およびアドレスのクロックに使用され
ます。ライト・クロックは、システム・クロックから –90° シフトされ、
書き込み時に DQ 信号のクロックに使用されます。
図 2-27 は、I/O から専用回路を通じてロジック・アレイにインタフェー
スする DDR SDRAM を示したものです。
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2005 年 2 月
2–51
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
図 2-27. DDR SDRAM インタフェース
DQS
OE
DQ
OE
LE
レジスタ
LE
レジスタ
t
隣接するLABのLE
LE
レジスタ
LE
レジスタ
V CC
LE
レジスタ
データA
LE
レジスタ
LE
レジスタ
GND
LE
レジスタ
データB
LE
レジスタ
LE
レジスタ
clk
PLL
LE
レジスタ
LE
レジスタ
LE
レジスタ
クロック遅延
コントロール回路
en/dis
-90°シフトしたclk
クロック・コントロール・
ブロック
ENOUT
グローバル・クロック
システム・クロックとの
再同期化
ダイナミック・イネーブル/
ディセーブル回路
ena_register_mode
Cyclone II 外部メモリ・インタフェースの詳細については、「Cyclone II
デバイス・ハンドブック Volume 1」の「外部メモリ・インタフェース」
の章を参照してください。
2–52
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II アーキテクチャ
プログラマブル・ドライブ能力
Cyclone II デバイスの各 I/O ピンの出力バッファは、特定の標準 I/O 規
格に適合させるための、プログラマブル・ドライブ能力コントロール機
能が内蔵されています。LVTTL、LVCMOS、SSTL-2 class I および II、
SSTL-18 class I および II、HSTL-18 class I および II、HSTL-1.5 class I お
よび II 規格では、ドライブ能力をいくつかのレベルで制御できます。最
小設定を使用すると、信号のスルー・レート・コントロールにより、シ
ステム・ノイズと信号のオーバシュートが減少します。表 2–17 は、各種
の標準 I/O 規格で設定可能なドライブ能力のコントロールを示したもの
です。
表 2–17. プログラマブル・ドライブ能力 ( 1 / 2 )
IOH/IOL の設定電流値(mA)
標準 I/O 規格
LVTTL (3.3 V)
LVCMOS (3.3 V)
トップおよびボトムの
I/O ピン数
サイドの I/O ピン数
4
4
8
8
12
12
16
16
20
20
24
24
4
4
8
8
12
12
16
20
24
LVTTL/LVCMOS (2.5 V)
4
4
8
8
12
16
LVTTL/LVCMOS (1.8 V)
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2005 年 2 月
2
2
4
4
6
6
8
8
10
10
12
12
2–53
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
表 2–17. プログラマブル・ドライブ能力 ( 2 / 2 )
IOH/IOL の設定電流値(mA)
標準 I/O 規格
LVCMOS (1.5 V)
トップおよびボトムの
I/O ピン数
サイドの I/O ピン数
2
2
4
4
6
6
8
SSTL-2 class I
SSTL-2 class II
8
8
12
12
16
16
20
24
SSTL-18 class I
4
4
6
6
8
8
10
10
12
SSTL-18 class II
8
16
18
HSTL-18 class I
HSTL-18 class II
4
4
6
6
8
8
10
10
12
12
16
18
20
HSTL-15 class I
4
4
6
6
8
8
10
12
HSTL-15 class II
2–54
Cyclone II デバイス・ハンドブック Volume 1
16
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2005 年 2 月
Cyclone II アーキテクチャ
オープン・ドレイン出力
Cyclone II デバイスは、各 I/O ピンに対しオプションでオープン・ドレ
イン(オープン・コレクタと同等)出力を提供します。このオープン・
ドレイン出力により、複数のデバイスのいずれかでアサートされるシス
テム・レベルのコントロール信号(つまり、インタラプト信号やライト・
イネーブル信号)を発信します。
スルー・レート・コントロール
スルー・レート・コントロールは、プログラマブル出力ドライブ能力を
使用して実行されます。
バス・ホールド
Cyclone II デバイスのユーザ I/O ピンは、オプションでバス・ホールド
機能を提供しています。バス・ホールド回路は、I/O ピンの信号を最後
にドライブされた状態で保持します。バス・ホールド機能は、次の入力
信号が現れるまで、最後にドライブされた状態にピンを保持するため、
バスがトライ・ステートになったとき、信号レベルを保持するための外
部プルアップまたはプルダウン抵抗が不要になります。
バス・ホールド回路は、ノイズによって予定外に高周波数スイッチング
が発生しそうな場合、ドライブされていないピンを入力スレッショルド
電圧から離します。この機能は、設計者が各 I/O ピンに対して個別に選
択できます。バス・ホールド出力のドライブは VCCIO を超えることがな
く、信号のオーバドライブを防止します。
バス・ホールド機能がオンにされている場合、デバイスではプロ
グラマブル・プルアップ・オプションを使用できません。I/O ピ
ンが差動信号用にコンフィギュレーションされると、バス・ホー
ルド機能はオフにされます。バス・ホールド回路は、専用クロッ
ク・ピンでは使用できません。
バス・ホールド回路は、コンフィギュレーション完了後にのみアクティブ
になります。ユーザ・モードに移行すると、バス・ホールド回路はコン
フィギュレーションの終了時にピンに与えられた値をキャプチャします。
バス・ホールド回路は、約 7 kΩ 公称抵抗(RBH)の抵抗を使用して、信号
レベルを最後にドライブされた状態に固定します。
「Cyclone II デバイス・
ハンドブック Volume 1」の「DC 特性およびタイミング仕様」の章を参照
して、この抵抗を通じてドライブされる各 VCCIO 電圧の具体的な保持電流
と、次にドライブされる入力レベルを特定するのに使用されるオーバドラ
イブ電流を確認してください。
Altera Corporation
2005 年 2 月
2–55
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
プログラマブル・プルアップ抵抗
Cyclone II デバイスの各 I/O ピンは、ユーザ・モードで使用されるプロ
グラマブル・プルアップ抵抗をオプションで提供します。設計者が 1 つ
の I/O ピンに対してこの機能をオンにすると、プルアップ抵抗(標準 25
kΩ)が、出力を出力ピンのバンクの VCCIO レベルに保持します。
プログラマブル・プルアップがオンになっている場合、デバイス
はバス・ホールド機能を使用できません。プログラマブル・プル
アップ抵抗は、専用コンフィギュレーション、JTAG、および専
用クロック・ピンではサポートされていません。
最新の標準 I/O 規格のサポート
表 2–18 に、Cyclone II でサポートされる標準 I/O 規格、およびその標準
I/O 規格をサポートする I/O ピンを示します。
表 2–18. Cyclone II でサポートされる標準 I/O 規格および制約 ( 1 / 2 )
VCCIO レベル
標準 I/O 規格
タイプ
入力
出力
3.3 V LVTTL および
LVCMOS
シングル・
エンド
3.3 V/
2.5 V
3.3 V
2.5 V LVTTL および
LVCMOS
シングル・
エンド
3.3 V/
2.5 V
2.5 V
1.8 V LVTTL および
LVCMOS
シングル・
エンド
1.8 V/
1.5 V
1.8 V
1.5 V LVCMOS
シングル・
エンド
1.8 V/
1.5 V
SSTL-2 class I
リファレンス
電圧
SSTL-2 class II
トップおよび
ボトムの
I/O ピン
サイドの I/O ピン
CLK、 ユーザ CLK、 PLL_
OUT
DQS I/O ピン DQS
ユーザ
I/O ピン
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
1.5 V
√
√
√
√
√
2.5 V
2.5 V
√
√
√
√
√
リファレンス
電圧
2.5 V
2.5 V
√
√
√
√
√
SSTL-18 class I
リファレンス
電圧
1.8 V
1.8 V
√
√
√
√
√
SSTL-18 class II
リファレンス
電圧
1.8 V
1.8 V
√
√
(1)
(1)
(1)
HSTL-18 class I
リファレンス
電圧
1.8 V
1.8 V
√
√
√
√
√
2–56
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
表 2–18. Cyclone II でサポートされる標準 I/O 規格および制約 ( 2 / 2 )
VCCIO レベル
標準 I/O 規格
タイプ
入力
出力
トップおよび
ボトムの
I/O ピン
CLK、 ユーザ CLK、 PLL_
OUT
DQS I/O ピン DQS
HSTL-18 class II
リファレンス
電圧
1.8 V
1.8 V
√
√
HSTL-15 class I
リファレンス
電圧
1.5 V
1.5 V
√
√
HSTL-15 class II
リファレンス
電圧
1.5 V
1.5 V
√
√
PCI および PCI-X (2)
シングル・エ
ンド
3.3 V
3.3 V
差動 SSTL-2 class I
または class II
疑似差動 (3)
(4)
2.5 V
2.5 V
(4)
差動 SSTL-18 class I
または class II
疑似差動 (3)
(4)
1.8 V
1.8 V
(4)
差動 HSTL-15 class I
または class II
疑似差動 (3)
差動 HSTL-18 class I
または class II
疑似差動 (3)
LVDS
差動
2.5 V
2.5 V
差動
(4)
2.5 V
差動
3.3 V/
2.5 V/
1.8 V/
1.5 V
RSDS および mini-LVDS
(4)
1.5 V
1.5 V
(4)
(4)
1.8 V
1.8 V
(4)
ユーザ
I/O ピン
(1)
(1)
(1)
√
√
√
(1)
(1)
(1)
√
√
√
√
√ (5)
√ (5)
√ (6)
√ (5)
√ (5)
√ (6)
√ (5)
√ (5)
√ (6)
√ (5)
√
√ (5)
√
√
√
(7)
LVPECL (8)
サイドの I/O ピン
√
√
√
√
(4)
√
√
表 2–18 の注:
(1) これらのピンは、SSTL-18 class II、1.8 V および 1.5 V HSTL class II 入力をサポートします。
(2) PCI-X は、リニア領域では IV カーブ要件に適合しません。トップおよびボトム I/O ピンでは、PCI クランプ・
ダイオードは使用できません。
(3) 擬似差動 HSTL および SSTL 出力は、2 つのシングル・エンド出力を使用し、第 2 の出力は反転としてプログラム
されています。疑似差動 HSTL および SSTL 入力は、差動入力を 2 つのシングル・エンド HSTL および SSTL 入力
として扱い、いずれか 1 つの入力のみをデコードします。
(4) この標準 I/O 規格は、これらの I/O ピンではサポートされていません。
(5) この標準 I/O 規格は、専用クロック・ピンでのみサポートされます。
(6) PLL_OUT は、差動 SSTL-18 class II、差動 1.8 V および 1.5 V HSTL class II をサポートしていません。
(7) mini-LVDS および RSDS は、出力ピンでのみサポートされます。
(8) LVPECL は、クロック入力でのみサポートされます。
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2005 年 2 月
2–57
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
Cyclone IIでサポートされる標準I/O規格の詳細については、
「Cyclone II
デバイス・ハンドブック Volume 1」の「Cyclone II デバイスの選択可能
な標準 I/O 規格」の章を参照してください。
高速差動インタフェース
Cyclone II デバイスは、LVDS 信号により最大 622 Mbps および 805 Mbps
でデータを送信および受信できます。LVDS トランスミッタおよびレ
シーバの場合、Cyclone II デバイスの入力ピンと出力ピンは、内部ロジッ
クを通して直列化と並列化をサポートします。
RSDS(Reduced Swing Differential Signaling)および mini-LVDS 規格
は、LVDS 規格から派生した規格です。RSDS および mini-LVDS 標準
I/O 規格は、電気的特性については LVDS と同様ですが、電圧振幅が小
さいため、電力上の利点が向上し、電磁妨害(EMI)が減少します。
Cyclone II デバイスは、トランスミッタ側では、RSDS および mini-LVDS
標準 I/O 規格を最大 170 Mbps のデータ・レートでサポートします。RSDS
および mini-LVDS の場合、最大内部クロック周波数は 85 MHz です。
(ロウとカラムの両方の)各 I/O バンク内のピンのサブセットは、高速
I/O インタフェースをサポートします。兼用 LVDS ピンは、レシーバ・
チャネルの 100 Ω 終端抵抗に加え、トランスミッタ・チャネルで外部抵
抗ネットワークを必要とします。これらのピンは、専用のシリアル / パ
ラレル変換回路を備えていません。したがって、内部ロジックが直列化
および並列化機能を実行します。
Cyclone II ピンの表に、高速 I/O インタフェースをサポートするピンを
示します。各デバイス・ファミリ・メンバでサポートされる LVDS チャ
ネル数を表 2–19 に示します。
表 2–19. Cyclone II の LVDS チャネル ( 1 / 2 )
デバイス
EP2C5
EP2C8
EP2C20
2–58
Cyclone II デバイス・ハンドブック Volume 1
ピン数
LVDS チャネル数 (1)
144
33 (35)
208
58 (60)
144
31 (33)
208
55 (57)
256
77 (79)
256
56 (60)
484
132 (136)
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2005 年 2 月
Cyclone II アーキテクチャ
表 2–19. Cyclone II の LVDS チャネル ( 2 / 2 )
デバイス
ピン数
LVDS チャネル数 (1)
484
135(139)
672
205 (209)
484
122 (126)
672
193 (197)
672
164 (168)
896
261 (265)
EP2C35
EP2C50
EP2C70
表 2–19 の注:
(1) 最初の数字は、入力または出力として使用できる双方向 I/O ピンの数を表しま
す。括弧内の数字は、入力としてのみ使用できる専用クロック入力ピン・ペア
も含みます。
I/O ピンと内部ロジックを使用して、Cyclone II デバイスに高速 I/O レ
シーバおよびトランスミッタを実装できます。Cyclone II デバイスは、
専用のシリアル / パラレル変換回路を備えていません。したがって、着
信データに対するシリアル / パラレル変換および送信データに対するパ
ラレル / シリアル変換には、シフト・レジスタ、内部 PLL、および IOE
が使用されます。
レシーバの最大内部クロック周波数は、402.5 MHz です。トランスミッ
タの最大内部クロック周波数は、311 MHz です。DDIO レジスタ使用時
にのみ、最大入力データ・レート 805 Mbps が達成されます。LVDS 規
格では入力リファレンス電圧は要求されていませんが、入力バッファの
2 つの信号間に 100 Ω 終端抵抗が必要です。トランスミッタ側には、外
部抵抗ネットワークが必要です。
Cyclone II の差動 I/O インタフェースの詳細については、
「Cyclone II デ
バイス・ハンドブック Volume 1」の「Cyclone II デバイスの高速差動イ
ンタフェース」の章を参照してください。
直列 On-Chip Termination
On-Chip Termination(チップ内終端)を使用すると、反射を防止して
シグナル・インテグリティを維持することができます。また、これを使
用すると、ピン数の多いボール・グリッド・アレイ(BGA)パッケージ
で外部抵抗の必要性を少なくすることができます。Cyclone II デバイス
は、シングル・エンド出力および双方向ピンに I/O ドライバのチップ内
インピーダンス・マッチングとチップ内直列終端を提供します。
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2005 年 2 月
2–59
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
Cyclone II デバイスは、伝送線路のインピーダンス(標準 25 または 50 Ω)
とドライバのインピーダンス・マッチングをサポートしています。出力
ドライバとともに使用する場合、On-Chip Termination は、出力ドライ
バのインピーダンスを 25 または 50 Ω に設定します。また、Cyclone II
デバイスは、SSTL-2 および SSTL-18 用の I/O ドライバ直列終端(RS = 50
Ω)もサポートしています。表 2–20 に、インピーダンス・マッチングと
直列終端をサポートする標準 I/O 規格を示します。
表 2–20. 直列終端をサポートする標準 I/O 規格
注 (1)
標準 I/O 規格
ターゲット RS(Ω)
VCCIO (V)
3.3 V LVTTLおよびLVCMOS
25 (2)
3.3
2.5 V LVTTLおよびLVCMOS
50 (2)
2.5
1.8 V LVTTLおよびLVCMOS
50 (2)
1.8
SSTL-2 class I
50 (2)
2.5
SSTL-18 class I
50 (2)
1.8
表 2–20 の注:
(1) サポートされる条件は、接合温度(TJ)= 0 ∼ 85 ℃、VCCIO = VCCIO ±50 mV です。
(2) これらの RS 値は公称値です。実際のインピーダンスは、プロセス、電圧、
および温度条件によって異なります。
推奨動作周波数範囲のシリコン特性は未決定です。
チップ内直列抵抗はどの I/O バンクでもサポートできます。特定の I/O
バンクでチップ内直列終端を有効にするには、
すべての I/O ピンで VCCIO
と VREF が互換性を持っていなければなりません。VCCIO と VREF が競合し
ない限り、同一のバンク内で異なる RS 値をサポートする複数の標準 I/O
規格が存在できます。
チップ内直列終端を使用する場合、プログラマブル・ドライブ能
力は使用できません。
インピーダンス・マッチングは、出力ドライバの機能を使用して実装さ
れ、プロセス、電圧、および温度に応じてある程度変動します。実際の
許容差に関するシリコン特性は未定です。
2–60
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
I/O バンク
Cyclone II デバイスの I/O ピンは I/O バンクにグループ化されており、
各バンクには独立したパワー・バスがあります。EP2C5 および EP2C8 デ
バイスには 4 個の I/O バンクがあり(図 2-28 を参照)、EP2C20、EP2C35、
EP2C50、および EP2C70 デバイスには 8 個の I/O バンクがあります(図
2-29 を参照)。各デバイス I/O ピンは、1 つの I/O バンクに関連付けら
れます。リファレンス電圧を使用する標準 I/O 規格に対応できるように、
各 Cyclone II の I/O バンクには VREF バスがあります。EP2C5、EP2C8、
EP2C20、EP2C35、および EP2C50 デバイスの各バンクは 2 本の VREF
ピンをサポートし、EP2C70 の各バンクは 3 本の VREF ピンをサポート
します。VREF ピンを使用するときは、各 VREF ピンを適切な電圧レベ
ルに正しく接続する必要があります。これらのピンは VREF ピンとして
使用しない場合は、通常の I/O ピンとして使用できます。
トップおよびボトムの I/O バンク(EP2C5 および EP2C8 デバイスのバン
ク 2 および 4、EP2C20、EP2C35、EP2C50、および EP2C70 デバイスのバ
ンク 3、4、7、および 8)は、PCI/PCI-X 標準 I/O 規格を除く、表 2–18 に
示すすべての標準 I/O 規格をサポートします。左側および右側の I/O バン
ク(EP2C5 および EP2C8 デバイスのバンク 1 および 3、EP2C20、EP2C35、
EP2C50、および EP2C70 デバイスのバンク 1、2、5、および 6)は、SSTL18 class II、HSTL-18 class II、および HSTL-15 class II 標準 I/O 規格を除く、
表 2–18 に示すすべての標準 I/O 規格をサポートします。サポートされる
標準 I/O 規格の全リストは、表 2–18 を参照してください。
トップおよびボトムの I/O バンク(EP2C5 および EP2C8 デバイスのバ
ンク 2 および 4、EP2C20、EP2C35、EP2C50、および EP2C70 デバイス
のバンク 3、4、7、および 8)は、DDR2 メモリを最大 167 MHz/333
Mbps で、QDR メモリを最大 167 MHz/668 Mbps でサポートします。左
側および右側の I/O バンク(EP2C5 および EP2C8 デバイスの 1 および
3、EP2C20、EP2C35、EP2C50、および EP2C70 デバイスの 1、2、5、お
よび 6)は、SDR および DDR SDRAM インタフェースのみをサポート
します。Cyclone II デバイスのすべての I/O バンクが、SDR メモリを最
大 167 MHz/167 Mbps で、DDR メモリを最大 167 MHz/333 Mbps でサ
ポートします。
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2005 年 2 月
2–61
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
図 2-28. EP2C5 および EP2C8 の I/O バンク
注 (1)、(2)
I/Oバンク2もSSTL-18 Class II、
HSTL-18 Class II、
およびHSTL-15 Class II標準I/O規格
をサポートします。
I/Oバンク2
I/Oバンク1も
3.3 V PCIおよび
PCI-X標準I/O規格
をサポートします。
I/Oバンク1
すべてのI/Oバンクが
以下をサポートします。
■ 3.3-V LVTTL/LVCMOS
■ 2.5-V LVTTL/LVCMOS
■ 1.8-V LVTTL/LVCMOS
■ 1.5-V LVCMOS
■ LVDS
■ RSDS
■ mini-LVDS
■ LVPECL
■ SSTL-2 Class IおよびII
■ SSTL-18 Class I
■ HSTL-18 Class I
■ HSTL-15 Class I
■ 差動SSTL-2
■ 差動SSTL-18
■ 差動HSTL-18
■ 差動 HSTL-15
I/Oバンク3も
3.3 V PCIおよび
PCI-X標準I/O規格を
サポートします。
I/Oバンク3
各パワー・バス
I/Oバンク4
I/Oバンク4もSSTL-18 Class II、
HSTL-18 Class II、
およびHSTL-15 Class II
標準I/O規格をサポートします。
2–62
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II アーキテクチャ
図 2-29. EP2C20、EP2C35、EP2C50、および EP2C70 の I/O バンク
注 (1)、(2)
I/Oバンク3および4もSSTL-18 Class II、
HSTL-18 Class II、
およびHSTL-15 Class II
標準I/O規格をサポートします。
I/Oバンク3
I/Oバンク4
各パワー・バス
すべてのI/Oバンクが
以下をサポートします。
■ 3.3-V LVTTL/LVCMOS
■ 2.5-V LVTTL/LVCMOS
■ 1.8-V LVTTL/LVCMOS
■ 1.5-V LVCMOS
■ LVDS
■ RSDS
■ mini-LVDS
■ SSTL-2 Class IおよびII
■ SSTL-18 Class I
■ HSTL-18 Class I
■ HSTL-15 Class I
I/Oバンク2
I/Oバンク1および2も
3.3 V PCIおよび
PCI-X標準I/O規格を
サポートします。
I/Oバンク1
I/Oバンク5
I/Oバンク5および6も
3.3 V PCIおよびPCI-X
標準I/O規格を
サポートします。
I/Oバンク6
通常のI/O
ブロック・バンク8
通常のI/O
ブロック・バンク7
I/Oバンク7および8もSSTL-18 Class II、
HSTL-18 Class II、
およびHSTL-15 Class II
標準I/O規格をサポートします。
図 2-28 および 2-29 の注:
(1) これはシリコン・ダイの上面図を示しています。
(2) これはグラフィックで表示したものに過ぎません。正確なピン配置については、ピン・リストおよび Quartus II
ソフトウェアを参照してください。
各 I/O バンクには独自の VCCIO ピンがあります。各バンクは I/O 電圧
ごとに別々の規格をサポートできるため、1 つのデバイスで、1.5 V、1.8
V、2.5 V、3.3 V インタフェースをサポート可能です。各バンクは、リ
ファレンス電圧を使用する標準規格(SSTL-2 など)の 1 つを個別にサ
ポートするための兼用 VREF ピンも備えています。I/O バンクがリファ
レンス電圧を使用する標準規格を使用しない場合、VREF ピンはユーザ
I/O ピンとして使用できます。
Altera Corporation
2005 年 2 月
2–63
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
各 I/O バンクは、入力および出力ピンに同じ VCCIO を使用する複数の規
格をサポートすることができます。例えば、VCCIO が 3.3 V の場合、1 つ
のバンクで、LVTTL、LVCMOS、3.3 V PCI の入力と出力をサポートし
ます。リファレンス電圧を使用する標準規格は、同じ VREF および互換
性がある VCCIO 値を使用する限り、任意の数のシングル・エンドまたは
差動標準規格を使用する I/O バンクをサポートできます。
MultiVolt I/O インタフェース
Cyclone II アーキテクチャは、MultiVolt I/O インタフェース機能をサ
ポートしており、すべてのパッケージの Cyclone II デバイスは電源電圧
の異なるシステム間のインタフェースを可能にします。Cyclone II デバ
イスには、LVPECL、LVDS、HSTL、または SSTL 標準 I/O 規格を使用
する内部デバイス・ロジック・アレイおよび入力バッファに電源を供給
する 1 組の VCC ピン(VCCINT)があります。また、Cyclone II デバイ
スには、LVTTL、LVCMOS、または PCI 標準 I/O 規格を使用する I/O
出力ドライバおよび入力バッファに電源を供給する 4 組または 8 組の
VCC ピン(VCCIO)があります。
Cyclone II の VCCINT ピンは、常に 1.2 V の電源に接続している必要が
あります。VCCINT ピンのレベルが 1.2 V のとき、入力ピンは、1.5 V、1.8
V、2.5 V、3.3 V を許容します。VCCIO ピンは、要求される出力のレベ
ルに応じて、1.5 V、1.8 V、2.5 V、3.3 V のいずれかの電源に接続するこ
とができます。出力レベルは電源と同じ電圧のシステムと互換性を持ち
ます(つまり、VCCIO ピンが 1.5 V 電源に接続されている場合、出力レ
ベルは 1.5 V のシステムと互換性がある)。VCCIO ピンを 3.3 V の電源に
接続した場合、出力の High レベルは 3.3 V になり、3.3 V のシステムと
互換性を持つようになります。表 2–21 は Cyclone II の MultiVolt I/O サ
ポートをまとめたものです。
表 2–21. Cyclone II の MultiVolt I/O サポート ( 1 / 2 )
VCCIO (V)
注 (1)
入力信号
出力信号
1.5 V
1.8 V
2.5 V
3.3 V
1.5
√
√
√ (2)
√ (2)
√
1.8
√ (4)
√
√ (2)
√ (2)
√ (3)
√
√
√
√ (5)
√ (5)
2.5
2–64
Cyclone II デバイス・ハンドブック Volume 1
1.5 V
1.8 V
2.5 V
3.3 V
√
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2005 年 2 月
Cyclone II アーキテクチャ
表 2–21. Cyclone II の MultiVolt I/O サポート ( 2 / 2 )
VCCIO (V)
注 (1)
入力信号
1.5 V
3.3
1.8 V
出力信号
2.5 V
3.3 V
1.5 V
1.8 V
2.5 V
3.3 V
√ (4)
√
√ (6)
√ (6)
√ (6)
√
表 2–21 の注:
(1) VCCIOよりも高い電圧で入力をドライブする場合は、PCIクランピング・ダイオードをディセーブルする必要があります。
(2) VCCIO = 1.5 V または 1.8 V で、2.5 V または 3.3 V 入力信号が入力ピンに供給する場合、より高いピンのリーク電流が
予想されます。
(3) VCCIO = 1.8 V である場合、Cyclone II デバイスは 1.8 V を許容する入力を持つ 1.5 V デバイスをドライブできます。
(4) VCCIO = 3.3 V および 2.5 V の入力信号が入力ピンに供給される場合、または VCCIO = 1.8 V および 1.5 V の入力信
号が入力ピンに供給される場合、VCCIO 供給電流は予想よりわずかに大きくなります。このような増加が見られる
理由は、入力信号レベルが VCCIO レールにドライブされず、そのために入力バッファが完全にシャット・オフし
ないためです。
(5) VCCIO = 2.5 Vのとき、Cyclone IIデバイスは 2.5 Vを許容する入力を持つ 1.5 Vまたは 1.8 Vデバイスをドライブできます。
(6) VCCIO = 3.3 V のとき、Cyclone II デバイスは 3.3 V の許容入力を持つ 1.5 V、1.8 V、または 2.5 V デバイスをドラ
イブできます。
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2005 年 2 月
2–65
Cyclone II デバイス・ハンドブック Volume 1
I/O 構造および機能
2–66
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
3. コンフィギュレーション&テスト
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51003-1.2
IEEE Std.
1149.1 JTAG
バウンダリ・
スキャンの
サポート
すべての Cyclone™ II デバイスは、IEEE Std.1149.1 の標準規格に準拠した
JTAG BST 回路を搭載しています。JTAG バウンダリ・スキャン・テスト
は、コンフィギュレーションの実行前または完了後に行うことができま
すが、コン フィ ギ ュレ ー ショ ンの 実 行中 に 行う こと は でき ま せん。
Cyclone II デバイスでは、Quartus® II ソフトウェア、または Jam ファイ
ル(.jam)または Jam Byte-Code ファイル(.jbc)を使用したハードウェ
アによるコンフィギュレーションにも JTAG ポートが使用可能です。
Cyclone II デバイスは、JTAG BST チェインを通じて IOE に設定されて
いる標準 I/O 規格のリコンフィギュレーションをサポートします。
JTAG
チェインは、ユーザ・モードの前またはユーザ・モード中はいつでも、
CONFIG_IO 命令を通じてすべての入力ピンおよび出力ピンに対する標
準 I/O 規格をアップデートできます。Cyclone II デバイスの複数のピン
がリファレンス電圧を使用する標準規格でボード上の他のデバイスをド
ライブしているか、これらのデバイスから信号を受信している場合は、
この機能をコンフィギュレーション前の JTAG テストに使用できます。
Cyclone II デバイスは、JTAG テスト前にはコンフィギュレーションさ
れていないことがあり、その場合は I/O ピンをチップ間通信に適した電
気規格に合わせてコンフィギュレーションすることはできません。JTAG
チェインを通じて特定の標準 I/O 規格をプログラムすることにより、他
のデバイスへの I/O 接続を完全にテストすることができます。
I/Oリコンフィギュレーションについては、
「MorphIO: An I/O Reconfiguration
Solution for Altera Devices White Paper」を参照してください。
JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の 4
本の専用ピンを使用します。TCK ピンは内部ウィーク・プルダウン抵抗
を備えていますが、TDI ピンと TMS ピンは内部ウィーク・プルアップ抵
抗を備えています。TDO 出力ピンとすべての JTAG 入力ピンの電圧は、
そのピンが存在するバンクの VCCIO によって決まります。バンクの VCCIO
は、JTAG 入力を 1.5 V、1.8V、2.5V、または 3.3 V 互換にするかどうか
を選択します。
Altera Corporation
2005 年 2 月
3–1
IEEE Std. 1149.1 JTAG バウンダリ・スキャンのサポート
また、Cyclone II デバイスは、SignalTap® II エンベデッド・ロジック・
アナライザでデバイスのロジック動作をモニタするときにも JTAG ポー
トを使用します。Cyclone II デバイスは、表 3–1 に示す JTAG インスト
ラクションをサポートします。
表 3–1. Cyclone II の JTAG インストラクション
JTAG
インストラクション・
インストラクション
コード
(1/2)
説明
SAMPLE/PRELOAD
00 0000 0101
通常動作中のデバイスのピンから信号を取り込んでテスト
することができる。また、最初のデータ・パターンをデバイ
ス・ピンに出力させることができる。SignalTap II エンベデッ
ド・ロジック・アナライザにも使用される。
EXTEST (1)
00 0000 1111
出力ピンにテスト・パターンを強制的に与え、入力ピンでテ
スト結果を取り込むことによって、外部回路との接続とボー
ド・レベルの配線がテストできる。
BYPASS
11 1111 1111
TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタを
配置することによって、デバイスに通常の動作をさせながら
BST データが選択されたデバイスをバイパスして、隣接した
デバイスに同期転送させることができる。
USERCODE
00 0000 0111
32 ビットの USERCODE レジスタを選択して TDI ピンと TDO
ピンの間に配置することによって、USERCODE を TDO にシ
リアルにシフト・アウトさせることができる。
IDCODE
00 0000 0110
IDCODEレジスタを選択してTDIピンとTDOピンの間に配置
することによって、 IDCODE を TDO にシリアルにシフト・
HIGHZ (1)
00 0000 1011
TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタを
アウトさせることができる。
配置することによって、すべての I/O ピンをトライ・ステー
トにした状態で、デバイスに通常の動作をさせながら BST
データが選択されたデバイスをバイパスして、隣接したデバ
イスに同期転送させることができる。
CLAMP (1)
00 0000 1010
ICR
インストラクション
3–2
Cyclone II デバイス・ハンドブック Volume 1
TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタを
配置することによって、I/O ピンをバウンダリ・スキャン・
レジスタ内のデータで定義される状態に保持し、デバイスに
通常の動作をさせながら BST データが指定したデバイスを
バイパスして、隣接したデバイスに同期転送させることがで
きる。
JTAG ポートを通じて Cyclone II デバイスを USB Blaster™、
ByteBlaster™ II、MasterBlaster™、または ByteBlasterMV™ ダウ
ンロード・ケーブルでコンフィギュレーションするとき、また
はエンベデッド・プロセッサから Jam ファイルまたは JBC
ファイルでコンフィギュレーションするときに使用される。
Altera Corporation
2005 年 2 月
コンフィギュレーション&テスト
表 3–1. Cyclone II の JTAG インストラクション
JTAG
インストラクション・
インストラクション
コード
PULSE_NCONFIG
00 0000 0001
(2/2)
説明
nCONFIG ピンに物理的な影響を与えることなく、このピン
に Low のパルスが与えられ、リコンフィギュレーションが
行われる状態をエミュレーションする。
CONFIG_IO
SignalTap II
インストラクション
00 0000 1101
JTAG テストのため、
ユーザ I/O ピンの標準 I/O 規格は JTAG
チェインによって変更可能。この命令はコンフィギュレー
ション中または前後に実行可能であるが、コンフィギュレー
ション中に実行されると、コンフィギュレーション動作は停
止する。CONFIG_10 インストラクションは、コンフィギュ
レーション・デバイスをリセットするために nSTATUS を
Low に保つ。 nSTATUS ピンはデバイスがリコンフィギュ
レーションされるまで Low のまま保持される。
SignalTap II エンベデッド・ロジック・アナライザでデバイ
ス内部の動作をモニタするときに使用される。
表 3–1 の注:
(1) バス・ホールドおよびウィーク・プルアップ抵抗の機能を設定すると、HIGHZ、CLAMP、EXTEST のハイ・イ
ンピーダンス・ステートは無効になります。
Cyclone II デバイスのインストラクション・レジスタの長さは 10 ビット
で、USERCODE レジスタの長さは 32 ビットです。表 3–2 と 3–3 は、各
Cyclone II デバイスのバウンダリ・スキャン・レジスタの長さと IDCODE
を示したものです。
表 3–2. Cyclone II のバウンダリ・スキャン・レジスタの長さ
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2005 年 2 月
デバイス
バウンダリ・スキャン・
レジスタの長さ
EP2C5
450
EP2C8
597
EP2C20
969
EP2C35
1,449
EP2C50
1,374
EP2C70
1,890
3–3
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 JTAG バウンダリ・スキャンのサポート
表 3–3. 32 ビット Cyclone II の IDCODE
IDCODE(32 ビット)(1)
デバイス
バージョン
(4 ビット)
パーツ番号
(16 ビット)
メーカの ID(11 ビット)
LSB
(1 ビット )(2)
EP2C5
0000
0010 0000 1011 0001
000 0110 1110
1
EP2C8
0000
0010 0000 1011 0010
000 0110 1110
1
EP2C20
0000
0010 0000 1011 0011
000 0110 1110
1
EP2C35
0000
0010 0000 1011 0100
000 0110 1110
1
EP2C50
0000
0010 0000 1011 0101
000 0110 1110
1
EP2C70
0000
0010 0000 1011 0110
000 0110 1110
1
表 3–3 の注:
(1) 左側が最上位ビット(MSB)です。
(2) IDCODE の最下位ビット(LSB)は常に 1 です。
図 3-1 は、JTAG 信号に対するタイミングの規格を示したものです。
図 3-1. Cyclone II の JTAG 波形
TMS
TDI
t JCP
t JCH
t JCL
t JPSU
t JPH
TCK
tJPZX
t JPXZ
t JPCO
TDO
tJSSU
tJSH
キャプチャ
される信号
tJSZX
tJSCO
tJSXZ
ドライブ
される信号
3–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
コンフィギュレーション&テスト
表 3–4 に、Cyclone II デバイスの JTAG タイミング・パラメータと値を
示します。
表 3–4. Cyclone II の JTAG タイミング・パラメータと値 (1)
シンボル
パラメータ
最小
最大
単位
tJCP
TCK クロックの周期
40
ns
tJCH
TCK クロックの High 時間
20
ns
tJCL
TCK クロックの Low 時間
20
ns
tJPSU
JTAG ポートのセットアップ・タイム (2)
5
ns
tJPH
JTAG ポートのホールド・タイム
10
ns
tJPCO
JTAG ポートの「Clock-to-Output」遅延 (2)
13
ns
tJPZX
JTAG ポートのハイ・インピーダンスから有効出
力まで (2)
13
ns
tJPXZ
JTAG ポートの有効出力からハイ・インピーダン
スまで (2)
13
ns
tJSSU
キャプチャ・レジスタのセットアップ・タイム (2)
5
ns
tJSH
キャプチャ・レジスタのホールド・タイム
10
ns
tJSCO
アップデート・レジスタの「Clock-to-Output」遅延
25
ns
tJSZX
アップデート・レジスタのハイ・インピーダンス
から有効出力まで
25
ns
tJSXZ
アップデート・レジスタの有効出力からハイ・
インピーダンスまで
25
ns
表 3–4 の注:
(1) この情報は暫定仕様です。
(2) この仕様は、JTAG ピンの 3.3 V LVTTL/LVCMOS および 2.5 V LVTTL/LVCMOS 動作に対するものです。
1.8 V LVTTL/LVCMOS および 1.5 V LVCMOS の場合、JTAG ポートとキャプチャ・レジスタのクロックの
セットアップ・タイムは 3 ns、ポートの「Clock-to-Output」遅延は 15 ns です。
Cyclone II デバイスは、JTAG チェイン内で最初の 17 デバイス以
内にならなくてはなりません。これらのデバイスはすべて、同一
の JTAG コントローラを備えています。Cyclone II デバイスが 18
番目以降にある場合には、そのデバイスのコンフィギュレーショ
ンは失敗する可能性があります。これは、SignalTap® II ロジッ
ク・アナライザには影響しません。
JTAG の詳細については、「Cyclone II ハンドブック」の「Cyclone II デ
バイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト」の章を参
照してください。
Altera Corporation
2005 年 2 月
3–5
Cyclone II デバイス・ハンドブック Volume 1
SignalTap II エンベデッド・ロジック・アナライザ
SignalTap II
エンベデッド・
ロジック・
アナライザ
Cyclone II デバイスは、IEEE 標準規格 1149.1(JTAG)回路を通じて一定
の期間デバイス内部の動作をモニタする SignalTap II エンベデッド・ロ
ジック・アナライザをサポートしています。設計者は内部信号を I/O ピ
ンに出力させることなく、内部ロジックの状態を実際のスピードで解析
FineLine BGA® パッケージのような最先端パッケー
することができます。
ジの場合、ボードの設計および製造後のデバック工程ではピンに対する
接続を追加することが困難であるため、この機能は特に重要となります。
SignalTap II の詳細については、「Quartus II 開発ソフトウェア・ハンド
ブック Volume 3」を参照してください。
コンフィギュ
レーション
Cyclone II アーキテクチャのロジック、回路、およびインタコネクトは、
CMOS SRAM エレメントでコンフィギュレーションされます。アルテラ
の FPGA デバイスはリコンフィギュレーション可能で、どのデバイスも
障害を検出する広範な製造テスト・プログラムでテスト済みです。した
がって、設計者は障害検出テストを実行する必要がなく、シミュレーショ
ンおよびデザインの検証に専念できます。
Cyclone II デバイスは、システム起動時に、アルテラのコンフィギュレー
ション・デバイスに格納されたデータ、またはシステム・コントローラ
により提供されるデータでコンフィギュレーションされます。Cyclone II
デバイスの最適化されたインタフェースにより、デバイスは EPCS シリ
アル・コンフィギュレーション・デバイスによるアクティブ・シリアル・
コンフィギュレーション方式のコントローラとして動作することができ
ま す。シ リ ア ル・コ ン フ ィ ギ ュ レ ー シ ョ ン・デ バ イ ス は、SRunner、
ByteBlaster II または USB Blaster ダウンロード・ケーブル、アルテラ・プ
ログラミング・ユニット(APU)
、またはサードパーティ製プログラマを
利用してプログラムできます。
EPCS シリアル・コンフィギュレーション・デバイスに加え、アルテラ
は Cyclone II デバイスをパッシブ・シリアル(PS)コンフィギュレー
ション・モードを使用したシリアル・データ・ストリームでコンフィギュ
レーション可能な、イン・システム・プログラマビリティ(ISP)機能を
搭載したコンフィギュレーション・デバイスも提供しています。また、
PS インタフェースは Cyclone II デバイスをメモリとして取り扱うことが
できるため、仮想メモリ位置にデータを書き込むことによりデバイスを
コンフィギュレーションすることができ、リコンフィギュレーションも
容易に実行できます。Cyclone II デバイスは、コンフィギュレーション
後にリセットし、新しいコンフィギュレーション・データをロードする
ことによってイン・サーキットでリコンフィギュレーションできます。
システムの稼動中でもリアル・タイムの変更が可能なため、リコンフィ
ギュラブル・アプリケーションなどの革新的なアプリケーションを実現
することもできます。
3–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
コンフィギュレーション&テスト
動作モード
Cyclone II のアーキテクチャは、回路に電源が投入されるごとにコン
フィギュレーション・データをロードする必要がある SRAM コンフィ
ギュレーション・エレメントを使用しています。SRAM のデータをデバ
イスに物理的にロードするプロセスは、コンフィギュレーションと呼ば
れます。デバイスはコンフィギュレーションの完了直後にイニシャライ
ズの動作に入り、レジスタをリセットし、I/O ピンをイネーブルにして
ロジック・デバイスとしての動作を開始します。このコンフィギュレー
ションおよびイニシャライズのプロセスをまとめてコマンド・モードと
呼びます。通常のデバイス動作はユーザ・モードと呼ばれます。
Cyclone II デバイスは SRAM のコンフィギュレーション・エレメントを
使用しているため、新しいコンフィギュレーション・データをデバイス
にロードすることによって、イン・サーキットでデバイスをリコンフィ
ギュレーションできます。リアル・タイム・リコンフィギュレーション
の場合、nCONFIG ピンを使用してデバイスを強制的にコマンド・モード
にします。コンフィギュレーション・プロセスによって、別のコンフィ
ギュレーション・データがロードされ、デバイスが再度イニシャライズ
された後、ユーザ・モード動作が再開します。設計者は、新しいコンフィ
ギュレーション・ファイルをシステム内またはリモートで供給すること
によって、フィールドでシステムをアップグレードすることができます。
すべてのユーザ I/O ピンは、デバイス・コンフィギュレーションの実行
前と実行時に、内部ウィーク・プルアップ抵抗によって、VCCIO にプル
アップされます。
コンフィギュレーション・ピンは、1.5 V/1.8 V または 2.5 V/3.3 V の標
準 I/O 規格をサポートします。コンフィギュレーション出力ピンの電圧
レベルは、そのピンが存在するバンクの VCCIO によって決まります。バ
ンクの VCCIO は、コンフィギュレーション入力を 1.5 V、1.8 V、2.5 V、
または 3.3 V 互換にするかどうかを選択します。
コンフィギュ
レーション・
モード
Cyclone II デバイスのコンフィギュレーション・データは、3 種類のコ
ンフィギュレーション・モードのいずれかでデバイスへロードすること
ができ(表 3–5 参照)、ターゲットとなるアプリケーションに応じて選択
することができます。設計者は、コンフィギュレーション・デバイス、
インテリジェント・コントローラ、または JTAG ポートを使用して、
Cyclone II デバイスをコンフィギュレーションできます。低コストのコ
ンフィギュレーション・デバイスは、システムの起動時に Cyclone II デ
バイスを自動的にコンフィギュレーションできます。
各デバイスのコンフィギュレーション・イネーブル(nCE)ピンとコンフィ
ギュレーション・イネーブル出力(nCEO)ピンを接続することにより、3
種類のコンフィギュレーション・モードのいずれかで複数の Cyclone II デ
バイスをコンフィギュレーションすることができます。
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2005 年 2 月
3–7
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II の SEU(Single Event Upset)の自動検出
表 3–5. コンフィギュレーションのデータ・ソース
コンフィギュレーション・
モード
データ・ソース
アクティブ・シリアル(AS) 低コストのシリアル・コンフィギュレーション・デバイス
パッシブ・シリアル(PS)
エンハンスド・コンフィギュレーション・デバイスまたは EPC2 コンフィギュ
レーション・デバイス、MasterBlaster、ByteBlasterMV、ByteBlaster II または
USB Blaster ダウンロード・ケーブル、またはシリアル・データ・ソース
JTAG
MasterBlaster、ByteBlasterMV、ByteBlaster II または USB Blaster ダウンロード・
ケーブル、または Jam ファイルか JBC ファイルを使用したマイクロプロセッサ
コンフィギュレーションの詳細については、
「 Cyclone II ハンドブック
Volume 2」の「 Cyclone II デバイスのコンフィギュレーション」の章を
参照してください。
Cyclone II の
SEU(Single
Event Upset)
の自動検出
Cyclone II デバイスは、SEU(Single Event Upset)検出の自動チェック
用にオンチップ回路を提供します。高度が高い場所や、地球の北極また
は南極に近い場所で、デバイスをエラーなしで動作させる必要があるア
プリケーションでは、継続的なデータの正確性を確保するために定期的
なチェックを必要とします。Quartus II ソフトウェアの [Device & Pin
Options] ダイアログ・ボックスで制御されるエラー検出 CRC(Cyclic
Redundancy Check)機能は、データの信頼性を確保するために 32 ビッ
ト CRC 回路を使用しており、SEU を低減する最適なオプションの 1 つ
です。
設計者は、Cyclone II デバイスの既存の回路にエラー検出 CRC 機能を実装
できるため、外部ロジックは必要ありません。Cyclone II デバイスの場合、
CRC はコンフィギュレーション中にデバイスで計算され、通常の動作中に
自動的に計算された CRC と比較されます。
コンフィギュレーション SRAM
データが壊れていると、CRC_ERROR ピンがソフト・エラーをレポートし
て、デバイスのリコンフィギュレーションをトリガします。
カスタムビルト回路
Cyclone II デバイスの専用回路は、エラー検出を自動的に実行します。
この Cyclone II デバイスのエラー検出回路は、デバイスがユーザ・モー
ドで動作している間、コンフィギュレーション SRAM セル内のエラーを
継続的にチェックします。設計者は、エラー用に 1 本の外部ピンをモニ
タし、その外部ピンを使用してリコンフィギュレーション・サイクルを
トリガできます。設計者は、内蔵クロック分周器を調整して、希望する
チェック間隔の時間を選択できます。
3–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
コンフィギュレーション&テスト
ソフトウェア・インタフェース
Quartus II ソフトウェア・バージョン 4.1 以降では、設計者が [Device &
Pin Options] ダイアログ・ボックスで自動エラー検出 CRC 機能をオンに
することができます。このダイアログ・ボックスでは、この機能をイネー
ブルし、CRC の内部周波数を 400 kHz ∼ 100 MHz の間で設定できます。
これにより、CRC 回路が FPGA デバイスの内部コンフィギュレーショ
ン SRAM ビットを検査するレートを制御します。
CRC の詳細については、アプリケーション・ノート「Error Detection Using
CRC in Altera FPGAs」を参照してください。
Altera Corporation
2005 年 2 月
3–9
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II の SEU(Single Event Upset)の自動検出
3–10
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
4. ホット・ソケットおよび
パワー・オン・リセット
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51004-1.1
はじめに
Cyclone™ II デバイスは、外部デバイスを使用せずに、ホット・プラグ
イン、ホット・インサートまたはホット・スワップとしても知られるホッ
ト・ソケット(活線挿抜)およびパワー・シーケンスをサポートします。
設計者は、システムの動作中にボードや動作中のシステム・バスに影響
を与えることなく、Cyclone II ボードを取り付けたり、取り外すことが
できます。
3.3 V、2.5 V、1.8 V、および 1.5 V デバイスも混在して実装されたプリン
ト基板(PCB)上で Cyclone II デバイスを使用すると、ホット・ソケッ
ト機能によってボード・デザインが簡素化されます。Cyclone II のホッ
ト・ソケット機能により、設計者は、ボード上の各デバイスのために適
切なパワー・アップ・シーケンスを確保する必要がなくなります。
Cyclone II のホット・ソケット機能の特長は、以下のとおりです。
■
外部コンポーネントやボードを操作せずに、ボードまたはデバイス
の挿抜が可能
■ パワー・アップ・シーケンスのサポート
■ ホット・インサート中のシステム・バスへの影響がない I/O バッファ
この章では、Cyclone II デバイスの静電放電(ESD)保護およびパワー・
オン・リセット(POR)回路についても説明します。POR 回路は VCC が
動作範囲内になるまで、デバイスをリセット状態に維持します。
Cyclone II の
ホット・
ソケット仕様
Cyclone II デバイスは、上記の 3 つの機能をすべて備えたホット・ソケッ
ト機能を、外部コンポーネントや特別なデザイン要件なしで提供します。
Cyclone II デバイスのホット・ソケット機能の特長は、以下のとおりです。
■
デバイスを損傷させることなく、パワー・アップ前にドライブ可能
I/O ピンはパワー・アップ時にトライ・ステートを維持。デバイスは
パワー・アップ前またはパワー・アップ中にトライブ・アウトしない
ため、動作中の他のバスに影響しません。
■ I/OピンからVCCIOまたはVCCINT電源への内部電流経路はありません。
I/O ピンでドライブ・インされた信号は、VCCIOまたはVCCINT パワー・
バスに給電しません。
■
Altera Corporation
2005 年 2 月
4–1
Cyclone II のホット・ソケット仕様
デバイスはパワー・アップ前にドライブ可能
パワー・アップまたはパワー・ダウン前またはその間に、デバイスに損
傷を与えることなく、Cyclone II デバイスの I/O ピン、専用入力ピン、
および専用クロック・ピンに信号をドライブできます。Cyclone II デバ
イスは、任意のパワー・アップ・シーケンスまたはパワー・ダウン・シー
ケンス(VCCIO および VCCINT)をサポートし、システム・レベルのデザ
インを簡素化します。
I/O ピンはパワー・アップ時にトライ・ステートを維持
ホット・ソケットをサポートしないデバイスは、パワー・アップ前また
はパワー・アップ時にドライブ・アウトすることにより、システム動作
を中断したり衝突を引き起こす可能性があります。ホット・ソケットの
状態では、Cyclone II デバイスの出力バッファは、システムのパワー・
アップまたはパワー・ダウン時にオフになります。また、Cyclone II デ
バイスは、コンフィギュレーションされて適切な動作条件になるまでド
ライブ・アウトしません。
信号ピンにはVCCIOまたはVCCINT電源への内部電流経路がない
ホット・ソケットをサポートしないデバイスでは、デバイスの信号ピン
を通じてパワー・アップされるときに電源が短絡する可能性があります。
この異常なパワー・アップによって、ドライブ側とドライブされる側、
両方のデバイスが損傷し、カードのパワー・アップが妨害される場合が
あります。
Cyclone II デバイスには、パワー・アップ前またはパワー・アップ時に、
I/O ピン、専用入力ピン、または専用クロック・ピンから VCCIO ピンま
たは VCCINT ピンへの電流経路はありません。Cyclone II デバイスは、シ
ステム・ボードの動作を中断または妨害することなく、パワー・アップ
後のシステム・ボードに取り付ける(またはシステム・ボードから取り
外す)ことができます。Cyclone II デバイスは、ホット・ソケット時に
バックプレーンのシグナル・インテグリティに最小限の影響しか与えま
せん。
VCCIO ピンと VCCINT ピンは、任意のシーケンスでパワー・アップ
またはパワー・ダウンできます。電源ランプ・レートの範囲は、
100 ns ∼ 100 ms です。両方の VCC 電源は、I/O ピンのドライブ・
アウトを避けるために、互いに 100 ms 以内にパワー・ダウンす
る必要があります。ホット・ソケット中には、I/O ピンのキャパ
シタンスは 15 pF 未満、クロック・ピンのキャパシタンスは 20 pF
未満です。Cyclone II デバイスは、以下のホット・ソケット仕様
に適合します。
4–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
ホット・ソケットおよびパワー・オン・リセット
ホット・ソケット DC 仕様:| IIOPIN | < 300 µA
ホット・ソケット AC 仕様:| IIOPIN | < 8 mA、
10 ns 以下の場合は| IIOPIN | > 8 mA
IIOPIN は、デバイスの任意のユーザ I/O ピンの電流です。AC 仕様には 2
つの要件があります。パワー・アップまたはパワー・ダウン時のピーク
電流は、8 mA 未満である必要があります。10 ns 以下の場合は、ピーク
電流が 8 mA を超えてもかまいません。
半導体デバイスのホット・ソケットに関する一般的な問題として、ラッ
チ・アップの危険性があります。電気的なサブシステムがアクティブ・
システムにホット・ソケットされると、ラッチ・アップが発生する可能
性があります。ホット・ソケット時に、電源からデバイスの VCC プレー
ンとグランド・プレーンに給電される前に、信号ピンがアクティブ・シ
ステムによって接続されドライブされることがあります。これにより、
ラッチ・アップが発生し、VCC からデバイス内のグランドへの低インピー
ダンス・パスが生じる可能性があります。その結果、デバイスに大きな
電流が流れ、電気的損傷を引き起こす可能性があります。
アルテラは、I/O バッファとホット・ソケット回路のデザインによって、
ホット・ソケット中に Cyclone II デバイスがラッチ・アップを起こさな
いようにしています。
Cyclone II
デバイスへの
ホット・
ソケット機能
の実装
ホット・ソケット機能は、パワー・アップ(VCCINT 電源または VCCIO 電
源のいずれか)またはパワー・ダウン時に出力バッファをオフにします。
ホット・ソケット回路は、VCCINT または VCCIO のいずれかがスレッショ
ルド電圧より低い場合に、内部 HOTSCKT 信号を生成します。デザイン
では、HOTSCKT 信号を他の目的で使用することはできません。HOTSCKT
信号は、出力バッファをカット・オフし、DC 電流(ウィーク・プルアッ
プ・リーク電流を除く)がピンを通してリークしないようにします。VCC
がゆっくり上昇する場合、内部 POR 信号(カスタマ・デザインで使用さ
れる FPGA ファブリックでは使用できない)がリリースされてコンフィ
ギュレーションが終了した後も、VCC は比較的に低いままです。この低
い VCC 電圧では、ホット・ソケット回路が I/O ピンをトライ・ステート
に維持するので、出力バッファをドライブ・アウトできず、CONF_DONE
ピン、nCEO ピン、および nSTATUS ピンは応答しません。そのため、こ
れらのコンフィギュレーション出力ピンまたは双方向ピンがコンフィ
ギュレーション中に動作できるように、これらのピンからホット・ソケッ
ト回路は除去されています。これらのピンは、パワー・アップおよびパ
ワー・ダウン・シーケンス中にドライブ・アウトする必要があります。
各 I/O ピンには、図 4-1 に示す回路があります。
Altera Corporation
2005 年 2 月
4–3
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II デバイスへのホット・ソケット機能の実装
図 4-1. Cyclone II デバイスのホット・ソケット回路のブロック図
パワー・オン・
リセット・
モニタ
出力
弱い
プルアップ
抵抗
R
出力イネーブル
PAD
電圧トレランス・
コントロール
ホット・ソケット
出力
プリ・ドライバ
入力バッファから
ロジック・アレイ
POR 回路は、VCCINT 電圧レベルをモニタし、デバイスがユーザ・モー
ドになるまで I/O ピンをトライ・ステートに維持します。I/O ピンから
VCCIO へのウィーク・プルアップ抵抗(R)によって、I/O ピンがフロー
ト状態にならないようにしています。電圧トレランス・コントロール回
路によって、VCCIO または VCCINT(あるいはその両方)に給電される前
に、I/O ピンが 3.3 V でドライブされ、デバイスがユーザ・モードでな
い場合に I/O ピンのドライブ・アウトを防止します。ホットソケット回
路は、デバイスに給電される前に外部信号によって I/O ピンがドライブ
された場合に、I/O ピンから内部で VCCIO と VCCINT に給電されるのを防
止します。
内部ウィーク・プルアップ抵抗値の詳細については、
「Cyclone II デバイ
ス・ハンドブック Volume 1」の「DC &タイミング特性」の章を参照し
てください。
4–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
ホット・ソケットおよびパワー・オン・リセット
図 4-2 に、Cyclone II デバイス I/O バッファのトランジスタ・レベルの断
面図を示します。このデザインでは、VCCIO に VCCINT より先に給電された
場合、または I/O パッド電圧が VCCIO より高い場合には、出力バッファは
ドライブしません。これはホット・ソケット中の突発的な電圧スパイクの
場合にも当てはまります。ホット・ソケット中には、信号 I/O ピンから
VCCINT または VCCIO への電流経路はありません。VPAD リーク電流は、電圧
トレランス・コントロール回路のキャパシタンスを充電します。
図 4-2. FPGA デバイス I/O バッファのトランジスタ・レベル図
VPAD
ロジック・
アレイ信号
(1)
(2)
VCCIO
n+
n+
pウェル
p+
p+
n+
nウェル
p基板
図 4-2 の注:
(1) これは、ロジック・アレイ信号、または VCCIO または VPAD のいずれか大きい
方の信号です。
(2) これは、VCCIO または VPAD のいずれか大きい方の信号です。
パワー・オン・
リセット回路
Altera Corporation
2005 年 2 月
Cyclone II デバイスには、パワー・アップ中に電源電圧レベルが安定す
るまでデバイス・システム全体をリセット状態に維持する POR 回路が
あります。POR 回路は、VCCINT および VCCIO 電圧レベルをモニタし、
VCC が上昇して通常のユーザ・レベルに達するまで、すべてのユーザ I/O
ピンをトライ・ステートにします。また、POR 回路はコンフィギュレー
ションがトリガされる前に、コンフィギュレーション・ピンを含む 2 つ
の I/O バンク
(EP2C5 と EP2C8 の場合は I/O バンク 1 および 3、EP2C20、
EP2C35、EP2C50、および EP2C70 の場合は I/O バンク 1 および 6)の
VCCIO レベルおよびロジック・アレイの VCCINT 電圧が確実に受け入れ可
能なレベルに到達するようにします。POR 回路は、Cyclone II デバイス
がユーザ・モードになった後も VCCINT 電圧レベルを継続してモニタする
ため、ユーザ・モード中のブラウン・アウト状態を検出できます。ユー
ザ・モード中に、VCCINT 電圧が 600 mV 未満∼ 700 mV の POR トリッ
プ・ポイント以下に低下すると、POR 回路がデバイスをリセットしま
す。ユーザ・モード中に VCCIO 電圧が低下した場合、POR 回路はデバイ
スをリセットしません。
4–5
Cyclone II デバイス・ハンドブック Volume 1
まとめ
Cyclone II デバイスに給電されたとき、VCC が(最大 VCC 立ち上がり時
間として指定された)所定の時間内に推奨動作範囲に達した場合、POR
イベントが発生します。Cyclone II デバイスの最大 VCC 立ち上がり時間
は 100 ms、Cyclone II デバイスの最小 POR 時間は 100 ms です。ただし、
設計者は外部コンポーネントを使用して nSTATUS ピンをアサートする
ことによって、初期化時間を延長できます。
まとめ
Cyclone II デバイスはホット・ソケットが可能であり、I/O ピンのドラ
イブ・アウトを防止するために VCCIO と VCCINT が互いに 100 ms 以内で
パワー・アップおよびパワー・ダウンされるという要件を満たす限り、
すべてのパワー・アップ・シーケンスおよびパワー・ダウン・シーケン
スをサポートします。Cyclone II デバイスは、ホット・ソケットおよび
パワー・シーケンス用の外部デバイスが不要な上、堅牢な ESD 保護を備
えています。
4–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
5. DC &タイミング特性
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設計の際には、最新の英語版で内容をご確認ください。
CII51005-1.1
Cyclone™ II デバイスは、一般用および工業用温度グレードで提供され
ています。一般用グレードのデバイスは、-6(最速)、-7、-8 のスピー
ド・グレードで提供されています。
動作条件
すべてのパラメータ値の条件は、ワースト・ケースの電源電圧および接
合温度条件になります。特に記載がない限り、この章に示すパラメータ
値はすべての Cyclone II デバイスに適用されます。AC および DC 特性
は、一般用および工業用温度グレードの両方に対して同じ数字を使用し
て指定されます。電圧を表すパラメータはすべてグランドを基準に測定
されています。
表 5–1 から 5–4 は絶対最大定格を示しています。
注 (1)、(2)
表 5–1. Cyclone II デバイスの絶対最大定格
シンボル
VCCINT
パラメータ
電源電圧
条件
GND に対して
最小
最大
単位
–0.5
1.8
V
4.6
V
4.6
V
VCCIO
出力電源電圧
–0.5
VIN
DC 入力電圧
–0.5
IOUT
ピンあたりの DC 出力電流
–25
40
mA
TSTG
保存温度
バイアスなし
–65
150
°C
TJ
接合温度
BGA パッケージのバイアス時
125
°C
表 5–1 の注:
(1) この表に記載された条件を超えると、デバイスに致命的な損傷を与える可能性があります。これらはスト
レス定格のみについて示しています。これらのレベルまたは本章に記載した値を超える他の条件での機能
動作を示すものではありません。また、デバイスを絶対最大定格で長期間動作させると、デバイスの信頼
性に悪影響を与えるおそれがあります。
(2) 詳細については、
「Operating Requirements for Altera Devices Data Sheet」を参照してください。
Altera Corporation
2004 年 11 月
5–1
動作条件
表 5–2 に、Cyclone II デバイスの推奨動作条件を示します。この表は、
VCCINT、VCCIO の許容電圧範囲、および動作接合温度(TJ)を示していま
す。LVTTL および LVCMOS 入力バッファには、VCCIO からのみ給電され
ます。専用クロック・ピンの LVPECL 入力バッファは、VCCINT から給電さ
れます。SSTL、HSTL、および LVDS 入力バッファは、VCCINT および VCCIO
の両方から給電されます。
表 5–2. 推奨動作条件
シンボル
パラメータ
条件
最小
最大
単位
1.15
1.25
V
VCCINT
内部ロジックおよび
入力バッファ用電源電圧
(1)
VCCIO (2)
3.3 V 動作の出力バッファ用
電源電圧
(1)
3.00 (3)
3.60 (3)
V
2.5 V 動作の出力バッファ用
電源電圧
(1)
2.375
2.625
V
1.8 V 動作の出力バッファ用
電源電圧
(1)
1.71 (2)
1.89
V
1.5 V 動作の出力バッファ用
電源電圧
(1)
1.4
1.6
V
動作接合温度
一般用
0
85
°C
工業用
–40
100
°C
TJ (4)
表 5–2 の注:
(1) VCC
(VCCIOおよびVCCINTの両方)の最大立ち上がり時間は100 msで、VCCの上昇率は一定である必要があります。
(2) ここに示すVCCIO 範囲は、サポートされるすべての標準 I/O 規格の最小および最大動作電圧の範囲を示して
います。各シングル・エンド標準 I/O 規格に固有の推奨 VCCIO 範囲を表 5–6 に示し、各差動標準 I/O 規格
に固有の推奨 VCCIO 範囲を表 5–8 に示します。
(3) VCCIO の最小値 3.0 V および最大値 3.6 V は、PCI および PCI-X 標準 I/O 規格にのみ適用されます。他の標
準 I/O 規格の電圧範囲については、表 5–6 を参照してください。
(4) θJA および θJC の値については、アルテラにお問い合わせください。
表 5–3. ユーザ I/O、兼用ピン、および専用ピンの DC 特性
シンボル
VIN
パラメータ
条件
(1/2)
最小
標準
最大
単位
入力電圧
(1)、(2)
–0.5
4.0
V
II
入力ピンのリーク電流
VI = VCCIOmax ∼ 0 V (3)
–10
10
µA
VOUT
出力電圧
0
VCCIO
V
IOZ
トライ・ステート
I/O ピンのリーク電流
–10
10
µA
VO = VCCIOmax ∼ 0 V (3)
5–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
DC &タイミング特性
表 5–3. ユーザ I/O、兼用ピン、および専用ピンの DC 特性
シンボル
パラメータ
条件
ICC0
VCC 供給電流(スタン VI = GND、無負荷、入力
バイ時)
(すべてのメモ のトグルなし
リ・ブロックがパワー・
ダウン・モード)
RCONF
コンフィギュレーショ VCCIO = 3.0 V (4)
ンの実行前および実行
V
= 2.375 V (4)
時の I/O ピンのプルアッ CCIO
VCCIO = 1.71 V (4)
プ抵抗値
(2/2)
最小
標準
最大
単位
mA
20
50
kΩ
30
80
kΩ
60
150
kΩ
表 5–3 の注:
(1) 入力専用、クロック、I/O、JTAG ピンを含むすべてのピンは VCCINT と VCCIO に給電される前にドライブさ
れる可能性があります。
(2) 最小 DC 入力電圧は -0.5 V です。入力電流の入力デューティ・サイクルが 100 mA 未満の条件では、過渡
状態の期間に入力は -2.0 V までアンダシュート、または表 5–4 に示す電圧までオーバシュートしてもかま
いません。オーバシュートは信号のデューティ・サイクルによって異なります。DC の場合は 100% デュー
ティ・サイクルと等価です。
(3) この値は通常のデバイス動作用に指定されたものです。パワー・アップの過程では値が変わる場合があり
ます。これはすべての VCCIO 設定(3.3、2.5、1.8、および 1.5 V)に適用されます。
(4) 外部ソースが VCCIO よりも高い電圧でピンをドライブしている場合は、ピンのプルアップ抵抗値が低下します。
表 5–4 に、最大 VIN オーバシュート電圧、および入力信号のデューティ・
サイクルとの依存関係を示します。詳細については、表 5–3 を参照して
ください。
表 5–4. すべての入力バッファの VIN オーバシュート電圧
Altera Corporation
2004 年 11 月
最大 VIN(V)
入力信号のデューティ・サイクル
4.0
100% (DC)
4.1
90%
4.2
50%
4.3
30%
4.4
17%
4.5
10%
5–3
Cyclone II デバイス・ハンドブック Volume 1
動作条件
シングル・エンド標準 I/O 規格
表 5–6 および 5–7 に、Cyclone II デバイスでシングル・エンド標準 I/O
規格を使用する場合の動作条件情報を示します。表 5–5 では、表 5–6 お
よび5–7で使用される電圧および電流シンボルについて説明します。
表 5–5. 電圧および電流シンボルの定義
シンボル
定義
VC C I O
シングル・エンド入力および出力ドライバの電源電圧
VR E F
入力スイッチング・スレッショルドを設定するリファレンス電圧
VI L
Low ロジック・レベルを示す入力電圧
VI H
High ロジック・レベルを示す入力電圧
VO L
Low ロジック・レベルを示す出力電圧
VO H
High ロジック・レベルを示す出力電圧
IO L
VOL のテスト用の出力電流条件
IO H
VOH のテスト用の出力電流条件
VT T
HSTL および SSTL 規格の指定に従って抵抗終端に印加される電圧
表 5–6. シングル・エンド標準 I/O 規格を使用するユーザ I/O ピンの推奨動作条件
(1/2)
注 (1)
VCCIO (V)
標準 I/O 規格
VREF (V)
最小
標準
最大
VIL (V)
VIH (V)
最小
標準
最大
最大
最小
3.3 V LVTTL および
LVCMOS
3.135
3.3
3.465
0.8
1.7
2.5 V LVTTL および
LVCMOS
2.375
2.5
2.625
0.7
1.7
1.8 V LVTTL および
LVCMOS
1.710
1.8
1.890
0.35 × VCCIO
0.65 × VCCIO
1.5 V LVCMOS
1.425
1.5
1.575
0.35 × VCCIO
0.65 × VCCIO
PCI および PCI-X
3.000
3.3
3.600
0.3 × VCCIO
0.5 × VCCIO
SSTL-2 class I
2.375
2.5
2.625
1.19
1.25
1.31
VREF – 0.18
VREF + 0.18
SSTL-2 class II
2.375
2.5
2.625
1.19
1.25
1.31
VREF – 0.18
VREF + 0.18
SSTL-18 class I
1.7
1.8
1.9
0.833
0.9
0.969
VREF – 0.125
VREF + 0.125
SSTL-18 class II
1.7
1.8
1.9
0.833
0.9
0.969
VREF – 0.125
VREF + 0.125
1.8 V HSTL class I
1.71
1.8
1.89
0.85
0.9
0.95
VREF – 0.1
VREF + 0.1
5–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
DC &タイミング特性
表 5–6. シングル・エンド標準 I/O 規格を使用するユーザ I/O ピンの推奨動作条件
(2/2)
注 (1)
VCCIO (V)
標準 I/O 規格
最小
標準
VREF (V)
最大
最小
標準
VIL (V)
VIH (V)
最大
最大
最小
1.8 V HSTL class II
1.71
1.8
1.89
0.85
0.9
0.95
VREF – 0.1
VREF + 0.1
1.5 V HSTL class I
1.425
1.5
1.575
0.71
0.75
0.79
VREF – 0.1
VREF + 0.1
1.5 V HSTL class II
1.425
1.5
1.575
0.71
0.75
0.79
VREF – 0.1
VREF + 0.1
表 5–6 の注:
(1) 公称値
(標準)
は、
TA = 25° C、VCCINT = 1.2 V、
および VCCIO = 1.5 V、1.8 V、2.5 V、
3.3 V の条件のときのものです。
表 5–7. シングル・エンド標準 I/O 規格を使用するユーザ I/O ピンの DC 特性 ( 1 / 2 )
標準 I/O 規格
3.3 V LVTTL および
LVCMOS
2.5 V LVTTL および
LVCMOS
1.8 V LVTTL および
LVCMOS
1.5 V LVCMOS
PCI および PCI-X
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2004 年 11 月
テスト条件
注 (1)
電流ドライブ
能力設定
(mA)
IOL (mA)
IOH (mA)
最大 VOL(V)
最小 VOH(V)
4
4
–4
0.4
2.4
8
8
–8
12
12
–12
16
16
–16
20
20
–20
24
24
–24
0.4
VCCIO – 0.4
0.4
VCCIO – 0.4
0.25 × VCCIO
0.75 × VCCIO
0.1 × VCCIO
0.9 × VCCIO
4
4
–4
8
8
–8
12
12
–12
16
16
–16
2
2
–2
4
4
–4
6
6
–6
8
8
–8
10
10
–10
12
12
–12
2
2
–2
4
4
–4
6
6
–6
8
8
–8
1.5
–0.5
電圧スレッショルド
5–5
Cyclone II デバイス・ハンドブック Volume 1
動作条件
表 5–7. シングル・エンド標準 I/O 規格を使用するユーザ I/O ピンの DC 特性 ( 2 / 2 )
標準 I/O 規格
SSTL-2 class I
SSTL-2 class II
SSTL-18 class I
SSTL-18 class II
1.8 V HSTL class I
1.8 V HSTL class II
1.5 V HSTL class I
1.5 V HSTL class II
電流ドライブ
能力設定
(mA)
テスト条件
IOL (mA)
注 (1)
電圧スレッショルド
IOH (mA)
最大 VOL(V)
最小 VOH(V)
VTT – 0.57
VTT + 0.57
VTT – 0.76
VTT + 0.76
VTT – 0.475
VTT + 0.475
0.28
VCCIO – 0.28
0.4
VCCIO – 0.4
0.4
VCCIO – 0.4
0.4
VCCIO – 0.4
0.4
VCCIO – 0.4
8
8
–8
12
12
–12
16
16
–16
20
20
–20
24
24
–24
4
4
–4
6
6
–6
8
8
–8
10
10
–10
12
12
–12
8
8
–8
16
16
–16
18
18
–18
4
4
–4
6
6
–6
8
8
–8
10
10
–10
12
12
–12
16
16
–16
18
18
–18
20
20
–20
4
4
–4
6
6
–6
8
8
–8
10
10
–10
12
12
–12
16
16
–16
表 5–7 の注:
(1) この表に示す値は、表 5–2 および 5–6 に示す条件に基づきます。
5–6
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
DC &タイミング特性
差動標準 I/O 規格
RSDS および mini-LVDS 標準 I/O 規格は、出力ピンでのみサポートされ
ます。LVDS 標準 I/O 規格は、レシーバの入力ピンとトランスミッタの
出力ピンの両方でサポートされます。
これらの差動標準I/O規格の実装方法の詳細については、
「Cyclone II
デバイス・ハンドブック Volume 1」の「Cyclone II デバイスの高
速差動インタフェース」の章を参照してください。
図 5-1 に、すべての差動標準 I/O 規格(LVDS、LVPECL、差動 1.5 V
HSTL class I および II、差動 1.8 V HSTL class I および II、差動 SSTL-2
class I および II、差動 SSTL-18 class I および II)のレシーバ入力波形を
示します。
図 5-1. 差動標準 I/O 規格のレシーバ入力波形
正チャネル (p) = VIH
VID (1)
負チャネル (n) = VIL
VICM (2)
グランド
VID (1)
0V
VID (1)
p - n (3)
図 5-1 の注:
(1) VID は差動入力電圧です。VID = |p – n|。
(2) VICM は入力コモン・モード電圧です。VICM = (p – n)/2。
(3) p – n 波形は、正のチャネル(p)と負のチャネル(n)の関数です。
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2004 年 11 月
5–7
Cyclone II デバイス・ハンドブック Volume 1
動作条件
表 5–8 に、差動標準 I/O 規格を使用するユーザ I/O ピンの推奨動作条件
を示します。
表 5–8. 差動標準 I/O 規格を使用するユーザ I/O ピンの推奨動作条件
VCCIO (V)
VID (V) (1)
標準 I/O
規格
最小 標準 最大 最小 標準 最大
LVDS
0.1
VICM (V)
VIL (V)
最小
標準
最大
0.1
1.25
1.8
VIH (V)
最小
最大
最小 最大
0
2.2
2.1
VREF
-0.1
VREF
+ 0.1
VREF
-0.1
VREF
+ 0.1
2.375
2.5
2.625
2.375
miniLVDS (2)
2.5
2.625
RSDS
2.375
2.5
2.625
3.135
3.3
3.465
0.1
差動1.5 V 1.425
HSTL
class I
および II
1.5
1.575
0.2
1.71
1.8
1.89
2.375
2.5
2.625
0.36
VCCIO
+ 0.6
0.5 ×
VCCIO
-0.2
0.5 ×
VCCIO
0.5 ×
VCCIO
+ 0.2
VREF
-0.1
VREF
+ 0.1
1.7
1.8
1.9
0.25
VCCIO
+ 0.6
0.5 ×
VCCIO
-0.2
0.5 ×
VCCIO
0.5 ×
VCCIO
+ 0.2
VREF
-0.1
VREF
+ 0.1
(2)
LVPECL
0.6
0.95
2.88
(3)
VCCIO
+ 0.6
0.68
0.9
(4)
差動1.8 V
HSTL
class I
および II
(4)
差動
SSTL-2
class I
および II
(5)
差動
SSTL-18
class I
および II
(5)
表 5–8 の注:
(1) VID の測定条件については、「Cyclone II デバイス・ハンドブックVolume 1」の「Cyclone II デバイスの高
速差動インタフェース」の章を参照してください。
(2) RSDS および mini-LVDS 標準 I/O 規格は、出力ピンでのみサポートされます。
(3) LVPECL 標準 I/O 規格は、クロック入力ピンでのみサポートされます。この標準 I/O 規格は、出力ピンで
はサポートされません。
(4) 差動 1.8 V および 1.5 V HSTL 標準 I/O 規格は、クロック入力ピンと PLL 出力クロック・ピンでのみサポー
トされます。
(5) 差動 SSTL-18 および SSTL-2 標準 I/O 規格は、クロック入力ピンと PLL 出力クロック・ピンでのみサポート
されます。
5–8
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
DC &タイミング特性
図 5-2 に、サポートされるすべての差動出力規格(LVDS、mini-LVDS、
RSDS、差動 1.5 V HSTL class I および II、差動 1.8 V HSTL class I および
II、差動 SSTL-2 class I および II、差動 SSTL-18 class I および II)のトラ
ンスミッタ出力波形を示します。
図 5-2. 差動標準 I/O 規格のトランスミッタ出力波形
正チャネル(p) = VOH
VOD (1)
負チャネル(n) = VOL
VOCM (2)
グランド
VOD (1)
0V
VOD (1)
p - n (3)
図 5-1 および 5-2 の注:
(1) VOD は、出力差動電圧です。VOD = |p – n|。
(2) VOCM は、出力コモン・モード電圧です。VOCM = (p – n)/2。
(3) p – n 波形は、正のチャネル(p)と負のチャネル(n)の関数です。
表 5–9 に、差動標準 I/O 規格を使用するユーザ I/O ピンの DC 特性を示
します。
表 5–9. 差動標準 I/O 規格を使用するユーザ I/O ピンの DC 特性 ( 1 / 2 )
∆VOD (mV)
VOD (mV)
標準 I/O 規格
VOCM (V)
VOH (V)
最小 標準 最大 最小 最大
最小
標準
最大
LVDS
247
600
50
1.125
1.25
1.375
mini-LVDS (2)
300
600
50
1
1.2
1.4
RSDS (2)
100
0.5
1.2
1.5
差動 1.5 V
HSTL class I
および II (3)
Altera Corporation
2004 年 11 月
200
600
注 (1)
最小
VCCIO
– 0.4
VOL (V)
最大 最小
最大
0.4
5–9
Cyclone II デバイス・ハンドブック Volume 1
各ピン・タイプの DC 特性
表 5–9. 差動標準 I/O 規格を使用するユーザ I/O ピンの DC 特性 ( 2 / 2 )
標準 I/O 規格
VOD (mV)
最小 標準
∆VOD (mV)
最大 最小 最大
VOCM (V)
最小
注 (1)
VOH (V)
標準
最大
最小
VOL (V)
最大 最小
最大
差動 1.8 V
HSTL class I
および II (3)
VCCIO
– 0.4
0.4
差動 SSTL-2
class I (4)
VTT +
0.57
VTT
– 0.57
差動 SSTL-2
class II (4)
VTT +
0.76
VTT
– 0.76
VTT +
0.475
VTT
– 0.475
差動 SSTL-18
class I (4)
0.5 ×
VCCIO
– 0.125
0.5 ×
VCCIO
0.5 ×
VCCIO
+
0.125
差動 SSTL-18
class II (4)
0.5 ×
VCCIO
– 0.125
0.5 ×
VCCIO
0.5 × VCCIO
VCCIO – 0.28
+
0.125
0.28
表 5–9 の注:
(1) LVPECL 標準 I/O 規格は、クロック入力ピンでのみサポートされます。この標準 I/O 規格は、出力ピンでは
サポートされません。
(2) RSDS および mini-LVDS 標準 I/O 規格は、出力ピンでのみサポートされます。
(3) 差動 1.8 V HSTL および 1.5 V HSTL 標準 I/O 規格は、クロック入力ピンと PLL 出力クロック・ピンでのみ
サポートされます。
(4) 差動 SSTL-18 および SSTL-2 標準 I/O 規格は、クロック入力ピンと PLL 出力クロック・ピンでのみサポート
されます。
各ピン・
タイプの
DC 特性
表 5–10 に、バス・ホールド回路をサポートするピンのタイプを示します。
表 5–10. バス・ホールドのサポート
ピン・タイプ
バス・ホールド
シングル・エンド標準 I/O 規格を使用する あり
I/O ピン
差動標準 I/O 規格を使用する I/O ピン
なし
専用クロック・ピン
なし
JTAG
なし
コンフィギュレーション・ピン
なし
5–10
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
DC &タイミング特性
表 5–11 に、汎用 I/O ピンのバス・ホールド・パラメータを示します。
表 5–11. バス・ホールド・パラメータ
注 (1)
VCCIO Level
パラメータ
1.8 V
条件
最小
2.5 V
最大
最小
3.3 V
最大
最小
単位
最大
バス・ホールド Low 保持電流 VIN > VIL(最大)
30
50
70
µA
バス・ホールドHigh保持電流 VIN < VIL(最小)
–30
–50
–70
µA
バス・ホールド Low
オーバドライブ電流
0 V < VIN < VCCIO
200
300
500
µA
バス・ホールド High
オーバドライブ電流
0 V < VIN < VCCIO
–200
–300
–500
µA
2.0
V
0.68
バス・ホールド・トリップ・
ポイント (2)
1.07
0.7
1.7
0.8
表 5–11 の注:
(1) HSTL 標準 I/O 規格の VCCIO = 1.5 V でのバス・ホールドの規定はありません。
(2) バス・ホールド・トリップ・ポイントは、JEDEC 規格から計算された入力電圧に基づきます。
表 5–12 に、異なる I/O ピン・タイプでの Cyclone II デバイス・ピンの
キャパシタンスを示します。
表 5–12. デバイスのキャパシタンス
シンボル
注 (1)
パラメータ
標準
単位
CIO
ユーザ I/O ピンの入力キャパシタンス
(2)
pF
CLVDS
兼用 LVDS/ ユーザ I/O ピンの入力
キャパシタンス
(2)
pF
CVREF
兼用 VREF およびユーザ I/O ピンの
入力キャパシタンス
(2)
pF
CDPCLK
兼用 DPCLK およびユーザ I/O ピンの
入力キャパシタンス
(2)
pF
CC L K
クロック・ピンの入力キャパシタンス
(2)
pF
表 5–12 の注:
(1) キャパシタンスはサンプル・テストのみです。キャパシタンスは、TDR(TimeDomain Reflectometry)
を使用して測定されています。
測定精度は±0.5 pFです。
(2) この仕様は、データシートの改訂版に掲載される予定です。
Altera Corporation
2004 年 11 月
5–11
Cyclone II デバイス・ハンドブック Volume 1
消費電力
表 5–13 に、すべての Cyclone II デバイス・ピンの ESD の仕様を示します
表 5–13. ESD 保護
シンボル
消費電力
パラメータ
最大
単位
ESDHBM
ヒューマン・ボディ・モデル
1,000
V
ESDCDM
帯電体モデル
500
V
PLL パワー・ピンおよび専用
クロック 1、3、9、および
11 の帯電体モデル
300
V
設計者は、Quartus® II 開発ソフトウェアのパワー・カリキュレータおよ
びシミュレーション・ベースの電力見積り機能を使用してデザインの消
費電力を計算できます。
インタラクティブなパワー・カリキュレータは、通常はデバイスの予測
消費電力を得るために、FPGA を設計する前に使用されます。Quartus II
開発ソフトウェアは、デザインとそれに対応するテスト・ベクタを用い
ることで、シミュレーション・ベースのパワー・カリキュレータ機能に
より設計者にさらに正確な消費電力モデルを提供します。
いずれの場合にも、これらの計算結果は消費電力の見積りにのみ使用し、
仕様(規格)としては使用しないでください。
Cyclone II パワー・カリキュレータについては、お問い合わせください。
5–12
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
DC &タイミング特性
Cyclone II デバイスが製造される最先端プロセスの特性上の理由から、
Cyclone II デバイスを正常にパワー・アップするには、一定量のパワー・
アップ電流が必要です。表 5–14 に、デバイス特性評価後に Cyclone II デバ
イスをパワー・アップするのに必要な最大パワー・アップ電流を示します。
表 5–14. Cyclone II のパワー・アップ電流(ICCINT)要件
デバイス
最大パワー・アップ電流要件
単位
EP2C5
(1)
mA
EP2C8
(1)
mA
EP2C20
(1)
mA
EP2C35
(1)
mA
EP2C50
(1)
mA
EP2C70
(1)
mA
表 5–14 の注:
(1) この仕様は、データシートの改訂版に掲載される予定です。
設計者は、Cyclone II デバイスを使用するときには、この電流を供給可
能な電源とレギュレータを選択する必要があります。この仕様は一般用
動作条件に対するものです。測定はボード上の隔離された Cyclone II デ
バイスを使用して実行されました。この測定ではデカップリング・コン
デンサは使用されていません。デカップリング・コンデンサの電流を考
慮するには、以下の式を使用して各コンデンサの電流を合計します。
I = C (dV/dt)
正確な消費電流量は、プロセス、温度、および電源のランプ・レートに
よって変動します。ICCINT パワー・アップ要件の継続時間は、VCCINT 電
圧源の立ち上がり時間に依存します。
アルテラは、Cyclone II パワー・カリキュレータを使用してユーザ・モー
ドの ICCINT 消費量を見積もってから、高い方の値に基づいて電源または
レギュレータを選択することを推奨しています。
タイミング仕様
Altera Corporation
2004 年 11 月
Cyclone II デバイスでは、DirectDrive™ テクノロジおよび MultiTrack™
インタコネクトにより、全集積度および全スピード・グレードにわたっ
て、性能の予測、正確なシミュレーション、および正確なタイミング解
析が保証されています。ここでは、性能、内部、外部および PLL のタイ
ミング仕様を説明し規定します。
5–13
Cyclone II デバイス・ハンドブック Volume 1
タイミング仕様
このセクションでは、Cyclone II デバイスのタイミング・モデルを示し
ます。一般用グレードのデバイスは、一般用温度範囲でこのタイミング
に適合します。工業用グレードのデバイスは、工業用温度範囲でこのタ
イミングに適合します。仕様値はすべて、ワースト・ケースの電源電圧
条件および接合温度条件を示しています。
暫定的なタイミング・モデルは、このデータシートの改訂版に掲載され
る予定です。
暫定および最終タイミング仕様
タイミング・モデルには、暫定的なものと最終的なものがあります。
Quartus II 開発ソフトウェアは、タイミング・モデルが暫定的な場合は、
デザインのコンパイル中にそのことを知らせるメッセージを表示しま
す。表 5–15 に、Cyclone II デバイスのタイミング・モデルのステータス
を示します。
ステータスが「暫定的」とは、タイミング・モデルが変更される場合が
あることを意味します。最初に、タイミングの数値はシミュレーション
結果、プロセス・データ、およびその他の既知のパラメータによって作
成されます。これらのテストを使用して、暫定的な数値を可能な限り実
際のタイミング・パラメータに近づけます。
最終的なタイミングの数値は、実際のデバイスの動作とテストに基づき
ます。これらの数値は、ワースト・ケースの電圧条件および接合温度条
件におけるデバイスの実際の性能を反映しています。
表 5–15. Cyclone II デバイスのタイミング・モデルのステータス
デバイス
暫定仕様
EP2C5
√
EP2C8
√
EP2C20
√
EP2C35
√
EP2C50
√
EP2C70
√
5–14
Cyclone II デバイス・ハンドブック Volume 1
最終仕様
Altera Corporation
2004 年 11 月
DC &タイミング特性
PLL タイミン
グ仕様
表 5–16 に、一般用接合温度範囲 0 ∼ 85 ℃内で動作するときの Cyclone II
の PLL 仕様を示します。
現在は、工業用温度範囲の動作条件での PLL 仕様は未決定です。
工業用接合温度範囲の仕様は、工業用接合温度範囲 -40 ∼ 100 ℃
の全域におけるPLLの特性評価が完了した時点で有効になります。
表 5–16. PLL 仕様
シンボル
fIN
注 (1)
パラメータ
最小
最大
単位
入力周波数(-6 スピード・グレード)
11
311
MHz
入力周波数(-7 スピード・グレード)
11
270
MHz
入力周波数(-8 スピード・グレード)
11
240
MHz
fIN DUTY
入力クロックのデューティ・サイクル
40
60
%
tIN JITTER
入力クロック周期ジッタ
200
ps
fOUT_EXT
PLL 出力周波数(-6 スピード・グレード) 15.625
(外部 PLL クロック出力)
PLL 出力周波数(-7 スピード・グレード) 15.625
(4)
MHz
(4)
MHz
PLL 出力周波数(-8 スピード・グレード) 15.625
(4)
MHz
fOUT
PLL 出力周波数(-6 スピード・グレード) 10
(グローバル・クロックへ)
PLL 出力周波数(-7 スピード・グレード) 10
402.5
MHz
350
MHz
PLL 出力周波数(-8 スピード・グレード) 10
310
MHz
外部クロック出力のデューティ・サイクル 45
(50% に設定した場合)
55
%
1
ms
1,000
MHz
tOUT DUTY
tJITTER (2)
ps
外部クロック出力の周期ジッタ
tLOCK
デバイス・コンフィギュレーション終了後
からロックするのに必要な時間
fVCO (3)
PLL 内部 VCO 動作範囲
300
表 5–16 の注:
(1) これらの数値は暫定仕様です。
(2) PLL[2..1]_OUT ピンの tJITTER 仕様は、その VCCIO バンク内の I/O ピン、出力を切り替えるピン数、ピンの
トグルの程度、およびピンがプログラマブルな電流能力を使用するかどうかによって異なります。
(3) 1/2 分周設定の場合には、300 ∼ 499 MHz の内部 VCO 周波数が使用可能です。
(4) このパラメータは、Quartus II 開発ソフトウェアでは I/O 最大周波数で制限されます。最大 I/O 周波数は標
準 I/O 規格ごとに異なります。
Altera Corporation
2004 年 11 月
5–15
Cyclone II デバイス・ハンドブック Volume 1
PLL タイミング仕様
高速 I/O タイミング仕様
LVDS、mini-LVDS、および RSDS データ通信はソース同期方式である
ため、タイミング解析は他の標準 I/O 規格とは異なります。すなわち
データとクロック信号間スキューに基づきます。
設計者は、計算にボード・スキュー、ケーブル・スキュー、およびクロッ
ク・ジッタを考慮することも必要です。このセクションでは、Cyclone II
デバイスの高速標準 I/O 規格タイミング・パラメータについて詳しく説
明します。
表 5–17 は、図 5-3 に示すタイミング図のパラメータを説明しています。
表 5–17. 高速 I/O タイミング定義
パラメータ
シンボル
説明
高速 I/O データ・
レート
HSIODR
高速レシーバおよびトランスミッタの入
出力データ・レート。
期間
TUI
時間単位間隔。
TUI = 1/HSIODR。
チャネル間
スキュー
TCCS
tCO 変動とクロック・スキューを含む最少、
最大出力遅延のタイミング差。クロックの
遅延要素 TCCS 測定に含まれます。
TCCS = TUI – SW – (2 × RSKM)
サンプリング・
ウィンドウ
SW
データを正しくキャプチャするために、
データが有効でなければならない期間。サ
ンプリング・ウィンドウは、セットアッ
プ・タイム、ホールド・タイム、および
ジッタを合計したものです。tSU + tH のウィ
ンドウがサンプリング・ウィンドウの中心
にあるものと想定します。
SW = TUI – TCCS – (2 × RSKM)
RSKM
レシーバ入力
スキュー・マージン
5–16
Cyclone II デバイス・ハンドブック Volume 1
RSKMは、サ ン プ リ ン グ・ウ ィ ン ド ウ と
TCCS を考慮した後に残る合計マージンに
よって定義されます。RSKM は以下の式で
表されます。
RSKM = (TUI – SW – TCCS) / 2
Altera Corporation
2004 年 11 月
DC &タイミング特性
図 5-3. 高速 I/O タイミング図
外部入力
クロック
時間単位間隔(TUI)
内部クロック
レシーバ入力
データ
TCCS
RSKM
サンプリング・
ウィンドウ(SW)
RSKM
TCCS
図 5-4 に、高速 I/O タイミング見積もりを示します。
図 5-4. 高速 I/O タイミング見積もり
注 (1)
内部クロック周期
0.5 × TCCS
RSKM
SW
RSKM
0.5 × TCCS
図 5-4 の注:
(1) 高速 I/O タイミング見積もりは、期間 = TCCS + RSKM + SW + RSKM という式で表されます。
表 5–18 に、Cyclone II デバイスの 170 Mbps における RSDS タイミング
見積もりを示します。RSDS は、Cyclone II デバイスからの送信用にサ
ポートされています。Cyclone II デバイスは、ディスプレイ・ドライバ
をドライブするアプリケーション用なので、RSDS データを受信するこ
とはできません。
Cyclone II デバイスは、DDIO レジスタを使用して最大 170 Mbps の RSDS
データ・レートをサポートします。RSDS 向けデザインの最大内部クロッ
ク周波数は 85 MHz です。
Altera Corporation
2004 年 11 月
5–17
Cyclone II デバイス・ハンドブック Volume 1
PLL タイミング仕様
表 5–18. RSDS トランスミッタ・タイミング仕様
-6 スピード・グレード -7 スピード・グレード -8 スピード・グレード
シンボル
条件
単位
最小
HSIODR
DDIO
レジスタを
使用 (1)
31.25
標準
最大
最小
170
31.25
5.88
期間
TCCS
標準
最大
最小
170
31.25
5.88
標準
最大
170
5.88
Mbps
ns
1.68
1.68
1.68
ns
SW
(2)
4.00
4.00
4.00
ns
RSKM
(3)
0.10
0.10
0.10
ns
表 5–18 の注:
(1) 表 5–16 に示す PLL 仕様の場合、最小データ・レートは、2 × fIN(最小)で制限されます。
(2) これは、サンプリング・ウィンドウ(tSU、tH、および tJITTER の合計)を受信デバイスでどの程度まで大きくす
ることができるかを示します。Cyclone II デバイスは、RSDS 標準 I/O 規格ではトランスミッタのみです。
(3) RSKM は、計算したサンプリング・ウィンドウに対して 100 ps を想定しています。RSKM は設計者が決定
するシステム・パラメータです。
トランスミッタのタイミング要件を決定するには、リンクの他端におけ
る RSDS レシーバのタイミング要件を考慮する必要があります。RSDS
レシーバのタイミング・パラメータは通常、tSU および tH 要件として定
義されます。したがって、トランスミッタのタイミング・パラメータ仕
様は、tCO(最小)および tCO(最大)になります。タイミング見積もり
については、図 5-4 を参照してください。
RSDS の AC タイミング要件を図 5-5 に示します。
5–18
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
DC &タイミング特性
図 5-5. RSDS トランスミッタ・クロックとデータの関係
トランスミッタ・
クロック(5.88 ns)
チャネル間
スキュー(1.68 ns)
トランスミッタ側
tx_data[11..0]
レシーバ側
rx_data[11..0]
トランスミッタ
有効データ
トランスミッタ
有効データ
有効
データ
有効
データ
合計
スキュー
tSU (2 ns)
tH (2 ns)
表 5–19 に、170 Mbps で動作する Cyclone II デバイスに対する mini-LVDS
トランスミッタ・タイミング見積もりを示します。Cyclone II デバイス
は、ディスプレイ・ドライバをドライブするアプリケーション用なので、
mini-LVDS データを受信することはできません。mini-LVDS の最大デー
タレート 170 Mbps は、DDIO レジスタを使用する Cyclone II デバイス
に対してサポートされています。mini-LVDS 向けデザインの最大内部ク
ロック周波数は 85 MHz です。
Altera Corporation
2004 年 11 月
5–19
Cyclone II デバイス・ハンドブック Volume 1
PLL タイミング仕様
表 5–19. mini-LVDS トランスミッタ・タイミング仕様
-6 スピード・グレード -7 スピード・グレード -8 スピード・グレード
シンボル
単位
条件
最小
HSIODR
DDIO
レジスタを
使用 (1)
標準
31.25
最大
最小
170
31.25
5.88
期間
標準
最大
最小
170
31.25
5.88
TCCS
標準
最大
170
5.88
Mbps
ns
0.388
0.388
0.388
ns
SW
(2)
5.292
5.292
5.292
ns
RSKM
(3)
0.10
0.10
0.10
ns
表 5–19 の注:
(1) 表 5–16 に示す PLL 仕様の場合、最小データ・レートは、2 × fIN(最小)で制限されます。
(2) これは、サンプリング・ウィンドウ(tSU、tH、および tJITTER の合計)を受信デバイスでどの程度まで大き
くすることができるかを示します。Cyclone II デバイスは、mini-LVDS ではトランスミッタのみです。
(3) RSKMは、計算したSWに対して100 psを想定しています。
RSKMは設計者が決定するシステム・パラメータです。
トランスミッタのタイミング要件を決定するには、リンクの他端におけ
る mini-LVDS レシーバのタイミング要件を考慮する必要があります。
mini-LVDS レシーバのタイミング・パラメータは通常、tSU および tH 要
件として定義されます。したがって、トランスミッタのタイミング・パ
ラメータ仕様は、tCO(最小)および tCO(最大)になります。タイミン
グ見積もりについては、図 5-4 を参照してください。
mini-LVDS の AC タイミング要件を図 5-6 に示します。
図 5-6. mini-LVDS トランスミッタの AC タイミング仕様
TUI
LVDSCLK[]n
LVDSCLK[]p
tSU (1)
tH (2)
tSU (1)
tH (2)
LVDS[]p
LVDS[]n
図 5-6 の注:
(1) データのセットアップ・タイム tSU は、0.225 × TUI です。
(2) データのホールド・タイム tH は、0.225 × TUI です。
5–20
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
DC &タイミング特性
表 5–20 に、Cyclone II デバイスの LVDS タイミング見積もりを示します。
Cyclone II デバイスは、最大データ・レート 805 Mbps の LVDS レシーバ
と、最大データ・レート 622 Mbps の LVDS トランスミッタをサポート
します。
表 5–20. LVDS タイミング仕様
-6 スピード・グレード -7 スピード・グレード -8 スピード・グレード
シンボル
条件
単位
最小
標準
最大
最小
標準
最大
最小
標準
最大
HSIODR
10
156.25
622
156.25
622
156.25
530
Mbps
(1)
8
125
622
125
622
125
530
Mbps
7
125
622
125
622
125
530
Mbps
4
62.5
622
62.5
622
62.5
530
Mbps
2
31.25
622
31.25
622
31.25
530
Mbps
1 (2)
15.625
311
15.625
311
15.625
265
Mbps
期間
1.608
TCCS
SW (3)
RSKM
1.608
200
800
1.886
200
800
304
ns
230
920
304
ps
ps
368
ps
表 5–20 の注:
(1) 表 5–16 に示す PLL 仕様の場合、最小データ・レートは 2 × fIN ( 最小 ) で制限されます。
(2) PLL は、内部クロック周波数が表 5–16 に示す仕様に適合するように、入力クロック周波数を分周する必要が
あります。
(3) これらの値は、SW パラメータに対して PLL ジッタ 400 ps を想定しています。
Altera Corporation
2004 年 11 月
5–21
Cyclone II デバイス・ハンドブック Volume 1
PLL タイミング仕様
5–22
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
6. 参照およびオーダー情報
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設計の際には、最新の英語版で内容をご確認ください。
CII51006-1.1
CycloneTM II デバイスは、system-on-a-programmable-chip(SOPC)デ
ザインに包括的な環境を提供するアルテラの Quartus® II デザイン・ソ
フトウェアでサポートされています。Quartus II ソフトウェアには、HDL
および回路図によるデザイン入力、コンパイルおよび論理合成、完全な
シミュレーションおよび最新のタイミング解析、SignalTap® II ロジック
解析およびデバイス・コンフィギュレーションなどの機能が含まれてい
ます。Quartus II ソフトウェアの機能について詳しくは、
「Quartus II 開
発ソフトウェア・ハンドブック」を参照してください。
ソフトウェア
Quartus II ソフトウェアは、Windows XP/2000/NT、Sun Solaris、Linux
Red Hat v8.0 および HP-UX の各オペレーティング・システムをサポー
トしています。また、NativeLink® インタフェースによる業界標準の EDA
ツールとのシームレスなインテグレーションもサポートしています。
デバイス・
ピン配置
Cyclone IIデバイスのピン配置は、
アルテラのWebサイト
(www.altera.co.jp)
で提供されています。
オーダー情報
図 6-1 は、Cyclone II デバイスのオーダー・コードを説明したものです。
各パッケージについて詳しくは、お問い合わせください。
図 6-1. Cyclone II デバイスのオーダー・コード
EP2C
70
F
324
C
7
ES
特定のデバイス・オプション
または出荷方法を示す
ES: エンジニアリング・サンプル
N: 鉛フリー・デバイス
EP2C: Cyclone II
5
8
20
35
50
70
6、7または8(6が最高速)
C: 一般用(tJ = 0℃∼85℃)
I: 工業用(tJ = -40℃∼100℃)
T: 薄型クワッド・フラット・パック(TQFP)
Q: プラスチック・クワッド・
フラット・パック(PQFP)
F: FineLine BGA
Altera Corporation
November 2004
特定のパッケージのピン数
6–1
オーダー情報
6–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
November 2004
セクション II. クロック管理
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設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、PLL(Phase-Locked-Loop)に関する情報を提供
します。Cyclone™ II の PLL は、逓倍および位相シフトによる汎用クロッ
ク管理を提供するとともに、Cyclone II 外部へ出力しシステム・レベル
のクロック・ネットワークを制御することができます。このセクション
には、Cyclone II のPLLの機能、ロジック・アレイへの接続とCyclone II 外
部との接続、および仕様に関する詳細な情報が含まれています。
このセクションは、以下の章で構成されています。
■
改訂履歴
第 7 章 Cyclone II デバイスの PLL
以下の表に、第 7 章の改訂履歴を示します。
章
日付 / バージョン
7
2005 年 2 月、
v1.2
2004 年 11 月、
v1.1
2004 年 6 月、
v1.0
Altera Corporation
変更内容
areset 信号に関する情報を更新
図 7-9 ∼図 7-13 にアドレス・レジスタのセッ
トアップ・タイムおよびホールド・タイムの
違反に関する注を追加
「はじめに」セクションを更新
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
セクション II–1
Preliminary
クロック管理
セクション II–2
Preliminary
Cyclone II デバイス・ハンドブック , Volume 1
Altera Corporation
7. Cyclone II デバイスの PLL
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51007-1.2
はじめに
Cyclone™ II デバイスには、デバイス・クロック管理、外部システム・
クロック管理、および I/O インタフェースのための PLL(Phase-LockedLoop)が最大 4 つ搭載されています。Cyclone II の PLL は汎用性に優
れ、ゼロ遅延バッファ、ジッタ減衰、低スキュー・ファン・アウト・バッ
ファ、または周波数合成として使用できます。
各 Cyclone II デバイスは、最大 4 つの PLL を搭載し、クロック切り替え
やプログラマブル帯域幅などの高度な機能をサポートしています。これ
らの PLL は、クロックの逓倍と分周、位相シフト、およびプログラマブ
ル・デューティ・サイクルを提供し、クロック遅延やクロック・スキュー
の最小化、および Clock-to-Output 時間(tCO)とセットアップ時間(tSU)
の調整に使用できます。
また、Cyclone II デバイスは、未使用クロック・ネットワークをオフにで
きるパワー・ダウン・モードもサポートしています。アルテラの Quartus® II
ソフトウェアは、外部デバイスを使用せずに PLL とそれらの機能を実現で
きます。
Cyclone II の PLL は、一般的な温度範囲(0 ∼ 85 ℃)で動作する
ように設計されています。工業用温度範囲の仕様は、工業用温度
範囲(-40 ∼ 100 ℃)における PLL の特性評価が完了した時点で
有効になります。
表 7–1 は、各 Cyclone II デバイスで使用できる PLL を示します。
表 7–1. Cyclone II で使用できる PLL
PLL1
PLL2
EP2C5
√
√
EP2C8
√
√
EP2C20
√
EP2C35
EP2C50
EP2C70
デバイス
Altera Corporation
2005 年 2 月
PLL3
PLL4
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
7–1
Cyclone II PLL ハードウェアの概要
表 7–2 に、Cyclone II の PLL 機能の概要を示します。
表 7–2. Cyclone II の PLL 機能
機能
説明
クロックの逓倍と分周
m/(n × ポスト・スケール・カウンタ)(1)
位相シフト
最小 125 ps の分解能 (2)、(3)
プログラマブル・デューティ・サイクル
√
内部クロック出力数
1 つの PLL あたり最大 3 つ (4)
外部クロック出力数
1 つの PLL あたり 1 つ (4)
Lock 信号がロジック・アレイを
ドライブ可能
√
PLL クロック出力がロジック・アレイ
をドライブ可能
√
プログラマブル帯域幅
√
手動によるクロック切り替え
√
ゲーテッド・ロック
√
表 7–2 の注:
(1) mおよびポスト・スケール・カウンタ値の範囲は1∼32です。nの範囲は1∼4です。
(2) 最小位相シフトは、電圧制御発振器 (VCO:Voltage Control Oscillator) の周
期を 8 で分周した値です。
(3) 位相の増分については、Cyclone II デバイスは出力周波数を最小45°の増分でシ
フトできます。VCO 周波数によっては、より細かな微調整も可能です。
(4) Cyclone II の PLL には、グローバル・クロック・ネットワークをドライブする
3 つの出力があります。また、これらの出力カウンタの 1 つ(c2)で専用の外
部 I/O ピン(シングル・エンドまたは差動)をドライブすることも可能です。
さらに、このカウンタ出力は、外部クロック出力(PLL<#>_OUT)と内部グロー
バル・クロック・ネットワークを同時にドライブすることもできます。
Cyclone II
PLL ハード
ウェアの概要
Cyclone II デバイスには、図 7-1 に示すように、Cyclone II デバイスの 4
つのコーナーに最大 4 つの PLL が搭載されます。この図は、Cyclone II
デバイスと PLL の位置を上から見た様子を示したものです。
7–2
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II デバイスの PLL
図 7-1. Cyclone II デバイスの PLL の位置
注 (1)
CLK[8..11]
PLL
3
I/Oバンク3
I/Oバンク4
PLL
2
GCLK[8..11]
I/Oバンク2
I/Oバンク5
GCLK[0..3]
GCLK[4..7]
CLK[0..3]
CLK[4..7]
I/Oバンク6
I/Oバンク1
GCLK[12..15]
PLL
1
I/Oバンク8
I/Oバンク7
PLL
4
CLK[12..15]
図 7-1 の注:
(1) この図は、EP2C20 ∼ EP2C70 デバイスの PLL とクロック入力を示します。EP2C5 および EP2C8 デバイスには、8 つの
グローバル・クロック(CLK[0..3] および CLK[4..7])と PLL 1 および PLL 2 のみがあります。
PLL の主な目的は、VCO の位相と周波数を入力基準クロックに同期さ
せることです。この位相アライメントを達成するために、PLL は多数の
コンポーネントで構成されています。
PLL は、位相周波数検出器(PFD)を使用して、基準入力クロックの立
ち上がりエッジをフィードバック・クロックと比較します。PFD は、
VCO がより高い周波数またはより低い周波数のいずれで動作する必要
があるかを判断する Up 信号または Down 信号を生成します。PFD 出力
はチャージ・ポンプとループ・フィルタに印加され、VCO の周波数を設
定するためのコントロール電圧が生成されます。PFD が Up 信号を High
に遷移させると、VCO 周波数は増加します。PFD が Down 信号を High
に遷移させると、VCO 周波数は低下します。
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2005 年 2 月
7–3
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II PLL ハードウェアの概要
ループ・フィルタは、これらの Up 信号および Down 信号を、VCO を
バイアスするのに使用される電圧に変換します。チャージ・ポンプが Up
信号の High を受け取ると、ループ・フィルタ内に電流が流れ込みます。
チャージ・ポンプが Down 信号の High を受け取ると、ループ・フィル
タから電流が流れ出します。ループ・フィルタはチャージ・ポンプから
グリッチを除去し、電圧オーバシュートを防止して、VCO 上のジッタを
最小限に抑えます。
チャージ・ポンプからの電圧は VCO の動作速度を決定します。VCO は 8
ステージの差動リング・オシレータとして実装されています。VCO 周波数
が入力基準周波数を超えるようにするために、分周カウンタ m がフィード
バック・ループに挿入され、その結果 VCO 周波数は、fVCO = m × fREF にな
ります。したがって、PFD に入力されるフィードバック・クロック fFB は、
PFD に入力される入力基準クロック fREF(fIN/n)にロックされます。
VCO 出力は、最大 3 つのポスト・スケール・カウンタ(c0、c1、c2)に供
給できます。これらのポスト・スケール・カウンタを利用すると、多数の
周波数を PLL によって生成することが可能になります。
さらに、Cyclone II の PLL は、グローバル・クロック・ネットワークお
よび I/O バッファ上の配線を補償する内部遅延エレメントを備えていま
す。これらの内部遅延は固定されており、ユーザはアクセスできません。
図 7-2 に、Cyclone II デバイスの PLL の主要コンポーネントの簡略ブロッ
ク図を示します。
7–4
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
図 7-2. Cyclone II PLL のブロック図
VCO位相選択、
各PLL出力ポートで
選択可能
ポスト・スケール・
カウンタ
8
手動クロック
切り換え
選択信号
基準入力
クロック
÷c0
グローバル・
クロック
÷c1
グローバル・
クロック
÷c2
(2)
グローバル・
クロック
fREF = fIN /n
CLK0 (1)
CLK1
CLK2 (1)
up
inclk0
fIN
÷n
チャージ・
ポンプ
PFD
inclk1
ループ・
フィルタ
fVCO
8
VCO
down
CLK3
8
fFB
÷m
PLL<#>_OUT
ロック検出と
フィルタ
I/Oまたは
一般配線へ
図 7-2 の注:
(1) シングル・エンドまたは差動のいずれかの入力ができます。差動標準 I/O 規格を使用している場合、デザイ
ンでは 2 本のクロック・ピンが使用されます。LVDS 入力は専用クロック・ピンの二次機能によってサポート
されます。例えば、CLK0 ピンは LVDSCLK1p、CLK1 ピンは LVDSCLK1n になります。図 7-2 に、可能な PLL 1
へのクロック入力接続を示します。
(2) このカウンタ出力は、専用外部クロック出力(PLL<#>_OUT)とグローバル・クロック・ネットワークの間で共有
されます。
Cyclone II PLL は、最大 3 つのグローバル・クロック出力と 1 つの専用
外部クロック出力をサポートします。グローバル・クロック・ネットワー
クまたは専用外部クロック出力への出力周波数は、以下の式で決定され
ます。
fglobal/external = fIN
m
n×C
fIN は PLL へのクロック入力、C は c0、c1、または c2 カウンタに対する
設定です。
VCO 周波数はすべての状況において、以下の式で決定されます。
fVCO = fIN
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m
n
7–5
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II PLL ハードウェアの概要
VCO 周波数は重要なパラメータであり、PLL の適切な動作を保証するた
めに、300 MHz ∼ 1,000 MHz でなければなりません。Quartus II 開発ソ
フトウェアは、デザインのクロック出力および位相シフト要件に基づい
て、VCO 周波数を自動的に推奨範囲内に設定します。
PLL 基準クロックの生成
Cyclone II デバイスでは、7–30 ページの図 7-14 に示すように、最大 4 本
のクロック・ピンで PLL をドライブできます。マルチプレクサ出力は、
PLL 基準クロック入力に供給されます。PLL には、入力ピンから PLL の
クロック入力ポートまでのクロック遅延を補償する内部遅延エレメント
が内蔵されています。
表 7–3 は、Cyclone II デバイスの PLL とクロック入力ピンとの接続関係を
示します。
表 7–3. PLL とクロック入力ピンの接続
PLL 1
PLL 2
PLL 3
PLL 4
デバイス CLK0 CLK2 CLK4 CLK6 CLK8 CLK10 CLK12 CLK14
CLK1 CLK3 CLK5 CLK7 CLK9 CLK11 CLK13 CLK15
EP2C5
√
√
√
√
EP2C8
√
√
√
√
EP2C20
√
√
√
√
√
√
√
√
EP2C35
√
√
√
√
√
√
√
√
EP2C50
√
√
√
√
√
√
√
√
EP2C70
√
√
√
√
√
√
√
√
各 PLL には、4 本のシングル・エンド入力ピンまたは 2 本の差動クロック
入力ピンのいずれかで信号を供給できます。例えば、シングル・エンドの
標準 I/O 規格を使用する場合、PLL 1 には CLK[3..0] で信号を供給でき
ます。デザインで差動標準 I/O 規格を使用する場合は、これらのクロッ
ク・ピンは、LVDSCLK[2..1]p ピンおよび LVDSCLK[2..1]n ピンとな
ります。差動クロックを使用する場合、CLK0 ピンは LVDSCLK1p、CLK1
ピンは LVDSCLK1n になります。
7–6
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
ソフトウェア
概要
Cyclone IIのPLLを使用する場合、Quartus II開発ソフトウェアのaltpll
メガファンクションを使用します。図 7-3 に、Cyclone II PLL で利用可
能なポートとそれらのソースおよびデスティネーションを示します。c0
および c1 カウンタは内部グローバル・クロック・ネットワークに供給
し、c2 カウンタはグローバル・クロック・ネットワークと専用外部ク
ロック出力ピン(PLL<#>_OUT)に同時に供給できます。
図 7-3. Cyclone II PLL 信号
(1)
inclk[1..0] (2)
c[1..0]
pllena
(3) c2
areset
locked
pfdena
clkswitch
物理的なピン
内部ロジックでドライブされる信号
内部ロジックにドライブされる信号
内部クロック信号
物理的なピンと内部クロック信号
図 7-3 の注:
(1) これらの信号は、シングル・エンド標準 I/O 規格または差動標準 I/O 規格の
いずれにも割り当てることができます。
(2) inclk は、
2本の専用クロック入力ピンのいずれかでドライブする必要があります。
(3) このカウンタ出力は、専用外部クロック出力(PLL<#>_OUT)とグローバル・ク
ロック・ネットワークの両方をドライブできます。
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7–7
Cyclone II デバイス・ハンドブック Volume 1
ソフトウェア概要
表 7–4 および 7–5 は、Cyclone II PLL の入力ポートと出力ポートを説明
しています。
表 7–4. PLL 入力信号
ポート
説明
ソース
inclk[1..0] PLL へのプライマリ・クロック入力および 専用クロック入力ピン
デスティネーション
n カウンタ
セカンダリ・クロック入力。
pllena
pllena は、PLLのイネーブル信号およびリ ロジック・アレイまたは PLL コントロール信号
セット信号として機能するアクティブ High 入力ピン
信号です。各 PLL をイネーブルまたはディ
セーブルするのに使用できます。 pllena
が Low に遷移すると、PLL のクロック出力
は GND にドライブされ、PLL のロックが解
除されます。pllena が再び High に遷移す
ると、ロック・プロセスが始動し、PLL は
入力基準クロックに再同期化されます。
pllena ポートは、LE 出力または任意の汎
用 I/O ピンでドライブできます。
areset
areset は、すべての PLL カウンタを初期 ロジック・アレイまたは PLL コントロール信号
値にリセットするアクティブ High 信号で 入力ピン
す。この信号が High にドライブされると、
PLLは対応するカウンタをリセットし、
PLL
出力をクリアしてロックを解除します。こ
の信号が再び Low にドライブされると、
ロック・プロセスが始動し、PLL は入力基
準クロックに再同期化されます。 areset
ポートは、LE 出力または任意の汎用 I/O ピ
ンでドライブできます。
pfdena
pfdena は、PFD からの Up/Down 出力信号 ロジック・アレイまたは PFD
をイネーブルまたはディセーブルするア 入力ピン
クティブ High 信号です。 pfdena が Low
にドライブされると、PFD はディセーブル
されますが、VCO は継続して動作します。
PLL クロック出力は、入力クロックに関係
なくトグルし続けますが、長期ドリフトが
生じる場合があります。出力クロック周波
数は一定の期間は変化しないため、信頼で
きる入力クロックがなくなった場合は、
pfdena をシャットダウンまたはクリーン
アップ機能として使用できます。 pfdena
ポートは、LE 出力または任意の汎用 I/O ピ
ンでドライブできます。
clkswitch
clkswitch は、手動クロック切り替えを開 ロジック・アレイまたは PLL コントロール信号
始するのに使用されるアクティブ High信号 入力ピン
です。
7–8
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
表 7–5. PLL 出力信号
ポート
説明
ソース
デスティネーション
c[1..0] 内部グローバル・クロック・ネットワークをドラ PLL ポスト・スケール・ グローバル・クロック・
イブする PLL クロック出力。
ネットワーク
カウンタ
c2
内部グローバル・クロック・ネットワークや外部 PLL ポスト・スケール・ グローバル・クロック・
クロック出力ピン(PLL<#>_OUT)をドライブ可 カウンタ
ネットワークまたは外
部 I/O ピン
能な PLL クロック出力。
Locked
PLL ロックの状態を示します。PLL がロックされ PLL ロック検出回路
ているとき、このポートは VCC にドライブされま
す。PLL のロックが解除されると、このポートは
GND にドライブされます。ロックされたポート
は、PLL ロック・プロセス中に High および Low
のパルスを出力することがあります。
ロジック・アレイまたは
出力ピン
表 7–6 に、Cyclone II デバイスの PLL でサポートされる標準 I/O 規格の
リストを示します。
表 7–6. Cyclone II の PLL に対してサポートされる標準 I/O 規格
(1/2)
入力
標準 I/O 規格
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出力
inclk
lock
pll_out
LVTTL
(3.3 V、2.5 V、および 1.8 V)
√
√
√
LVCMOS
(3.3 V、2.5 V、1.8 V、および 1.5 V)
√
√
√
3.3 V PCI
√
√
√
3.3 V PCI-X (1)
√
√
√
LVPECL
√
LVDS
√
√
√
1.5 V および 1.8 V
差動 HSTL Class I および Class II
√
√ (2)
1.8 V および 2.5 V
差動 SSTL Class I および Class II
√
√ (2)
1.5 V HSTL class I
√
√
√
1.5 V HSTL class II (3)
√
√
√
1.8 V HSTL class I
√
√
√
1.8 V HSTL class II (3)
√
√
√
7–9
Cyclone II デバイス・ハンドブック Volume 1
クロック・フィードバック・モード
表 7–6. Cyclone II の PLL に対してサポートされる標準 I/O 規格
(2/2)
標準 I/O 規格
入力
出力
inclk
lock
pll_out
SSTL-18 class I
√
√
√
SSTL-18 class II (3)
√
√
√
SSTL-25 class I
√
√
√
SSTL-25 class II
√
√
√
RSDS/mini-LVDS
√
√
√
表 7–6 の注:
(1) PCI-X 標準 I/O 規格は、サイド I/O ピンでのみサポートされています。
(2) 差動SSTLおよび HSTL出力は、
PLL<#>_OUT ピンでのみサポートされています。
(3) これらの標準 I/O 規格は、トップおよびボトムの I/O ピンでのみサポートさ
れています。
クロック・
フィードバッ
ク・モード
Cyclone II の PLL は、ノーマル・モード、ゼロ遅延バッファ・モード、お
よび非補償モードの 3 つのクロック・フィードバック・モードをサポート
しています。Cyclone II の PLL は外部フィードバック・モードをサポート
していません。サポートされるすべてのクロック・フィードバック・モー
ドにおいて、逓倍と分周、位相シフト、およびプログラマブル・デュー
ティ・サイクルが可能です。図 7-4 から 7-6 の波形に示す位相関係は、デ
フォルト(ゼロ度)の位相シフト設定に対するものです。位相シフト設定
を変更すると、PLL からの出力クロック間の関係が変化します。
ノーマル・モード
ノーマル・モードでは、PLL は、入力基準クロックとロジック・アレイ
I/O レジスタのポートにおけるクロック信号の位相を合わせて、内部グ
ローバル・クロック・ネットワークの遅延を補償します。Quartus II 開発
ソフトウェアの altpll メガファンクションを使用して、補償する PLL
からのクロック出力(c0、c1、または c2)を定義します。
このモードで外部クロック出力ピン(PLL<#>_OUT)を使用すると、ク
ロック入力ピンに対して位相シフトが発生します。同様に、内部 PLL ク
ロック出力を汎用 I/O ピンのドライブに使用すと、クロック入力ピンに
対して位相シフトが発生します。
図 7-4 に、このモードにおける PLL クロックの位相関係の波形例を示し
ます。
7–10
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Cyclone II デバイスの PLL
図 7-4. ノーマル・モードにおける Cyclone II PLL クロック間の位相関係
位相整列
PLL inclk
レジスタ・クロック・ポートに
おけるPLLクロック
外部PLLクロック出力(1)
図 7-4 の注:
(1) 外部クロック出力によって、PLL クロック信号は進むかまたは遅れます。
ゼロ遅延バッファ・モード
ゼロ遅延バッファ・モードでは、c2 カウンタから供給される PLL 外部
クロック出力ピン(PLL<#>_OUT)上のクロック信号に対してゼロ遅延
を実現するために、PLL 入力クロックと位相が調整されます。c[1..0]
ポートが内部クロック・ポートをドライブすると、入力クロック・ピン
に対して位相シフトが発生します。図 7-5 に、このモードにおける PLL
クロックの位相関係の波形例を示します。
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7–11
Cyclone II デバイス・ハンドブック Volume 1
クロック・フィードバック・モード
図 7-5. ゼロ遅延バッファ・モードにおける Cyclone II の PLL クロック間の
位相関係
位相整列
PLL inclk
レジスタ・クロック・
ポートにおける
PLLクロック(1)
外部PLL
クロック出力
図 7-5 の注:
(1) 内部クロック出力は、外部 PLL クロック出力(PLL<#>_OUT)信号よりも進む
または遅れる可能性があります。
アルテラは、ゼロ遅延バッファ・モードで Cyclone II の PLL を使
用する場合、入力クロックと出力クロックで同じ標準 I/O 規格を
使用することを推奨しています。
非補償モード
非補償モードでは、PLL はクロック・ネットワークを補償しないため、
ジッタ性能が向上します。PFD へのクロック・フィードバックは多くの
回路を通過しないため、PLL の内部クロック出力および外部クロック出
力はどちらも、PLL クロック入力に対して位相シフトされます。図 7-6
に、このモードにおける PLL クロックの位相関係の波形例を示します。
7–12
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
図 7-6. 非補償モードにおける Cyclone II の PLL クロック間の位相関係
位相整列
PLL inclk
レジスタ・クロック・
ポートにおける
PLLクロック(1)
外部PLLクロック出力(2)
図 7-6 の注:
(1) PLL によって供給される内部クロックは、互いに同位相になります。
(2) 外部クロック出力によって、PLL 内部クロックは進むかまたは遅れることがあり
ます。
ハードウェア
機能
Cyclone II デバイスの PLL は、汎用クロック管理用に多数の機能をサ
ポートしています。このセクションでは、クロック逓倍と分周の実装、
位相シフトの実装、PLL ロック回路、およびプログラマブル帯域幅につ
いて説明します。
クロックの逓倍と分周
Cyclone II デバイスの PLL は、m/(n × ポスト・スケール)スケーリング
係数を使用して、PLL 出力ポートのクロック合成を提供します。各 PLL
は、1 ∼ 4 の範囲の 1 つのプリ・スケール・ディバイダ n と、1 ∼ 32 の範
囲の 1 つの逓倍カウンタ m を備えています。入力クロック fIN は、プリ・
スケール・カウンタ n で分周され、PFD への入力基準クロック fREF が生
成されます。次に、この入力基準クロック fREF は、m フィードバック係数
で逓倍されます。コントロール・ループは、VCO 周波数をドライブして
fIN ×(m/n)に一致させます。これらの周波数の式は、以下のとおりです。
fREF =
fIN
n
fVCO = fREF × m = fIN
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m
n
7–13
Cyclone II デバイス・ハンドブック Volume 1
ハードウェア機能
各出力ポートには、高周波 VCO を分周する独自のポスト・スケール・カ
ウンタがあります。3 つのポスト・スケール・カウンタ(c0、c1、および
c2)があり、値の範囲は 1 ∼ 32 です。以下の式は、3 つのポスト・スケー
ル・カウンタの周波数を示します。
f
m
fC0 = VCO = fIN
C0
n × C0
f
m
fC1 = VCO = fIN
C1
n × C1
f
m
fC2 = VCO = fIN
C2
n × C2
3 つの出力カウンタはすべて、グローバル・クロック・ネットワークを
ドライブできます。また、c2 出力カウンタによって、専用の外部 I/O ピ
ン(シングル・エンドまたは差動)をドライブすることも可能です。こ
のカウンタ出力は、専用外部クロック出力ピン(PLL<#>_OUT)とグロー
バル・クロック・ネットワークの両方を同時にドライブできます。
周波数の異なる PLL 出力が複数ある場合、VCO は VCO の周波数範囲
内で出力周波数の最小公倍数に設定されます。ポスト・スケール・カウ
ンタは VCO 周波数を分周し、各クロック・ポートに出力します。例え
ば、1 つの PLL でクロック出力周波数が 33 MHz および 66 MHz を構成
する VCO は 330 MHz(VCO の範囲内の最小公倍数)に設定されます。
プログラマブル・デューティ・サイクル
プログラマブル・デューティ・サイクル機能により、PLL クロック出力
のデューティ・サイクルを設定できます。デューティ・サイクルとは、
全クロック・サイクル時間に対するクロック出力の High および Low 時
間の比率を、High の時間に対する割合で表したものです。この機能は
全てのクロック・フィードバック・モードで全てのポスト・スケール・
カウンタ c0、c1、c2 に対して設定できます。
デューティ・サイクルは、ポスト・スケール・カウンタに対して Low およ
びHigh 時間をカウントすることによって設定されます。Quartus II 開発ソ
フトウェアは、入力周波数と逓倍 / 分周比を使用して、ポスト・スケール・
カウンタを選択します。デューティ・サイクルの精度は、PLL クロック出
力で選択されたポスト・スケール・カウンタ値によって決まり、50% ÷ ポ
スト・スケール・カウンタ値として定義されます。例えば、ポスト・ス
ケール・カウンタ値が 3 の場合、許容デューティ・サイクル精度は 50% ÷
3 = 16.67% となります。altpll メガファンクションでは、デューティ・
サイクル値に小数を使用できないため、許容デューティ・サイクルは 17%、
33%、50%、および 67% になります。例えば、c0 カウンタが 10 の場合、5%
単位で 5 ∼ 90% のデューティ・サイクルを選択できます。
7–14
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
位相シフトの実装
Cyclone II はクロック遅延に対して位相シフトを使用でき、プロセスや
電圧、温度に依存しないため、位相シフトは遅延エレメントよりも効率
的です。
位相シフトは、VCO 位相出力とカウンタ初期値の組み合わせを使用して
実装されます。VCO 位相タップおよびカウンタ初期値は、プロセス、電
圧、および温度に依存しません。VCO 位相タップを利用すると、高い分
解能で Cyclone II PLL 出力クロックを位相シフトできます。カウンタ始
動時間を利用すると、低い分解能で Cyclone II PLL 出力クロックを位相
シフトできます。
高分解能位相シフトは、出力カウンタ(c[2..0])またはフィードバッ
ク・カウンタ(m)基準クロックを基に 8 つの VCO 位相のいずれかを使
用して実装されます。これによって、位相シフトに対する最高精度の分
解能が実現します。この方法を使用して挿入可能な最小遅延時間は、以
下の式で定義されます。
∆tFINE =
1
8
tVCO =
1
8 × fVCO
=
n
8 × m × fIN
fIN は入力基準クロック周波数です。
例えば、fIN が 100 MHz、n が 1、m が 8 の場合、fVCO は 800 MHz、∆t
は 156.25 ps になります。この遅延時間は PLL 動作周波数と PLL の入力
クロック周波数とカウンタ値で決定します。
位相シフトを実装する 2 つ目の方法は、事前に決められたカウンタ・ク
ロック数にわたって、m およびポスト・スケール・カウンタの始動を遅
延させることです。この遅延時間は、以下のように表すことができます。
∆tCOARSE =
S−1
fVCO
=
(S − 1) × n
m × fIN
ここで S は、カウンタ初期値に設定された値です。カウンタ初期値は、
Quartus II 開発ソフトウェアのコンパイル・レポートの PLL Usage セク
ションでは、Initial と表記されています。
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2005 年 2 月
7–15
Cyclone II デバイス・ハンドブック Volume 1
ハードウェア機能
図 7-7 に、これらの 2 つの方法を使用した遅延挿入の例を示します。
VCO
からの 8 つの位相を示しています。この例では、OUTCLK0 は VCO から
の 0°の位相を基準とし、S カウンタには 1 が設定されます。これは 4 分
周されます
(High 時間に 2 つの VCO クロックと Low 時間に 2 つの VCO
クロック)。OUTCLK1 は VCO からの 135°の位相を基準とし、S カウン
タには 1 が設定されます。これも同様に 4 分周されます。この場合、2
つのクロックは、3 つの ∆tFINE 間隔だけオフセットされます。OUTCLK2
は VCO からの 0°の位相を基準としていますが、S カウンタには 3 が設
定されます。これによって、2 つの ∆tCOARSE 周期の遅延が生成されます。
図 7-7. VCO 位相出力およびカウンタ遅延時間を使用した Cyclone II の PLL の位相シフト
1/8 tVCO
tVCO
0˚
45˚
90˚
135˚
180˚
225˚
270˚
315˚
OUTCLK0
td0-1
OUTCLK1
td0-2
OUTCLK2
コントロール信号
Cyclone IIのPLLの4つのコントロール信号(pllena、areset、pfdena、
および locked)で、PLL 動作を制御します。
7–16
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II デバイスの PLL
pllena
PLL イネーブル信号 pllena は、PLL をイネーブルおよびディセーブル
します。pllena 信号はアクティブ High 信号です。pllena が Low の
とき、PLL クロック出力ポートは GND にドライブされ、PLL のロック
が解除されます。pllena が High に遷移すると、PLL が再ロックし、入
力クロックに再同期します。Cyclone II デバイスでは、pllena ポート
は、LE 出力または任意の汎用 I/O ピンに信号を供給できます。専用の
pllena ピンはありません。各 PLL が独自の pllena コントロール回路
を持つか、またはすべての PLL が同じ pllena 回路を共有できるため、
これによって柔軟性が向上します。pllena 信号はオプションです。
Quartus II開発ソフトウェアでこの信号がイネーブルされていない場合、
ポートは内部で VCC に接続されます。
areset
PLL areset 信号は、各 PLL をリセットおよび再同期化するための入力
です。PLL 入力および出力クロック間で正しい位相関係を保証するため
に、areset 信号は PLL のロックが解除されるたびにアサートしなけれ
ばなりません。以下の条件のいずれかに該当する場合、ユーザは areset
信号を必ず使用する必要があります。
■
デザインで PLL リコンフィギュレーションまたはクロック切り替えを
使用する
■ ロック状態の解除後に、入力クロックと出力クロック間の位相関係
を維持する必要がある
■ PLL への入力クロックがトグルしない、
またはパワーアップ時に不安
定な場合、入力クロックがトグルし、入力ジッタ仕様の範囲内になっ
た後に、areset 信号をアサートする
アルテラは、デザインで areset 信号と locked 信号を使用し
て、PLL の状態を制御および監視することを推奨しています。
areset 信号はアクティブ High 信号であり、High にドライブされると、
PLL カウンタがリセットされて PLL 出力がクリアされ、それによって
PLL のロックが解除されます。また、VCO は公称周波数に再設定され
ます。areset がアクティブの場合、PLL からのクロック出力はグラン
ドにドライブされます。areset が Low に遷移すると、PLL が再ロック
し、入力クロックに再同期化します。ターゲットの VCO 周波数が規定
範囲以下の場合、PLL クロック出力周波数は、ロック・プロセス中に目
標値より高い値でスタートします。この場合は、アルテラはゲート付き
locked 信号をモニタして、PLL が完全にロック状態になってから、PLL
か ら の ク ロ ッ ク 出 力 を イ ネ ー ブ ル す る こ と を 推 奨 し て い ま す。
Cyclone II デバイスは、LE または任意の汎用 I/O ピンからこの PLL 入
力信号をドライブできます。areset 信号はオプションです。Quartus II
開発ソフトウェアでこの信号がイネーブルされていない場合、ポートは
内部で GND に接続されます。
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2005 年 2 月
7–17
Cyclone II デバイス・ハンドブック Volume 1
ハードウェア機能
pfdena
pfdena 信号は、プログラマブル・ゲートで PLL の PFD 出力を制御す
るアクティブ High 信号です。pfdena を Low に遷移させて PFD をディ
セーブルすると、VCO は最後に設定されたコントロール電圧および周波
数値で動作し、低い周波数にある程度の長期ドリフトが発生します。PLL
クロック出力が入力クロックに関係なくトグルし続けた場合でも、PLL
のロックが解除されることがあります。PLL がロック状態を抜けたとき
や入力クロックがディセーブルされた場合でも、システムは動作を継続
します。現在の周波数を維持することにより、システムにはシャット・
ダウンする前に現在の設定値を格納する時間が与えられます。pfdena
信号が High に遷移すると、PLL が再ロックして、入力クロックに再同
期化します。pfdena 入力信号は、任意の汎用 I/O ピンまたは LE から
ドライブできます。この信号はオプションです。Quartus II 開発ソフト
ウェアでこの信号がイネーブルされていない場合、ポートは内部で VCC
に接続されます。
locked
locked ポート出力がロジック High レベルの場合は、PLL クロック出
力が安定し PLL 基準入力クロックと同期していることを示します。
locked ポートは、PLL が基準クロックのトラッキングを開始すると、
トグルすることがあります。PLL の locked ポートは、任意の汎用 I/O
ピンまたは LE に信号を供給できます。locked 信号はオプションです
が、PLL ロック・プロセスのモニタに役立ちます。
locked 出力は、PLL が基準入力にロックされたことを示します。locked
信号は、システム・コントロール信号として使用するにはゲートする必
要があります。locked ポートからのゲート付き locked 信号またはゲー
トなし locked 信号のいずれかで、ロジック・アレイまたは出力ピンを
ドライブできます。Cyclone II の PLL には、ユーザが選択した入力ク
ロックの遷移回数の間 locked 信号を Low に保持する、プログラマブ
ル・カウンタが含まれています。これによって PLL は、locked 信号を
High に遷移させる前に、ロックすることができます。Quartus II 開発ソ
フトウェアを使用して、20 ビットのカウンタ値を設定することができま
す。デバイスは、パワー・アップ時または plleneble 信号のアサート
時に、カウンタと PLL を同時にリセットおよびイネーブルします。正し
いロック回路動作を確保し、出力クロックが入力クロックに対して適切
な位相関係を持つことを保証するために、アルテラは Cyclone II デバイ
スがコンフィギュレーションされる前に、入力クロックを動作状態にす
ることを推奨しています。
図 7-8 に、LOCKED 信号およびゲート付き LOCKED 信号のタイミング
波形を示します。
7–18
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
図 7-8. LOCKED 信号およびゲート付き LOCKED 信号のタイミング波形
PLLENA
基準クロック
フィードバック・
クロック
Locked
フィルタ・
カウンタが
値Countに到達
ゲート付きクロック
手動によるクロック切り替え
Cyclone II の PLL は、内部ロジック全体で基準クロックの手動切り替えを
サポートしています。これによって、2 つの基準入力クロック間の切り替
えが可能になります。この機能は、プライマリ・クロックが動作を停止し
た場合に冗長クロックをオンにするシステムなど、デュアル・クロック・
ドメイン・アプリケーションに対して使用します。
図 7-9 は、PLL 入力クロック(fIN)が、可能な 4 つのクロック・ソース
の 1 つからどのように生成されるかを示しています。第 1 ステージの切
り替えは、2 つのシングル・エンド・クロックまたは 2 つの差動クロッ
クを 4 本の専用クロック・ピンから生成する 2 つの専用マルチプレクサ
で構成されます。これらのクロック信号は、別の専用の 2 対 1 マルチプ
レクサを使用することによって切り替えられ、fIN が生成されます。第 1
ステージのマルチプレクサは、Quartus II 開発ソフトウェアで生成され
たコンフィギュレーション・ファイルのコンフィギュレーション・ビッ
ト設定によって制御されますが、第 2 ステージのマルチプレクサは、コ
ンフィギュレーション・ビット設定またはロジック・アレイ信号で制御
され、fIN のダイナミック制御が可能になります。これによって、クロッ
ク冗長性を必要とするアプリケーションに対して、ユーザ・モードの間
に PLL 基準クロックを切り替えることができる、手動クロック切り替え
回路の実装が可能になります。
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2005 年 2 月
7–19
Cyclone II デバイス・ハンドブック Volume 1
プログラマブル帯域幅
図 7-9. Cyclone II の PLL 入力クロックの生成
(1)
(2)
inclk1
fIN
CLK[n + 3]
CLK[n + 2]
CLK[n + 1]
inclk0
(1)
CLK[n]
図 7-9 の注:
(1) この選択ラインはコンフィギュレーション・ファイルで設定されます。
(2) この選択ラインは、コンフィギュレーション・ファイルで設定できます。あるい
は、手動切り替え機能を使用する場合は、ユーザ・モードでダイナミックに設定
することができます。
プログラマブル
帯域幅
Cyclone II の PLL は、ループ・フィルタやチャージ・ポンプなど、PLL
ループのプログラマブルな特性を使用して、PLL 帯域幅の高度なコント
ロールを実現します。
背景
PLL の帯域幅は、入力クロックとジッタを追従する PLL の能力の指標に
なります。この帯域幅は、PLL における閉ループ・ゲインの 3 dB 周波
数、または開ループ PLL 応答のおよその単位ゲイン・ポイントによって
決まります。図 7-10 に示すとおり、これらのポイントはほぼ同じ周波数
に相当します。
7–20
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II デバイスの PLL
図 7-10. 開ループ応答および閉ループ応答のボード・プロット
PLLの帯域幅が増加すると、
実質的に開ループ応答が
押し出される。
0 dB
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7–21
Cyclone II デバイス・ハンドブック Volume 1
プログラマブル帯域幅
高帯域幅の PLL は、高速ロック時間を実現し、基準クロック・ソース上
のジッタを追跡して、これを PLL クロック出力まで通過させます。低帯
域幅の PLL では、基準クロックのジッタが除去されますが、ロック時間
が増加します。Cyclone II デバイスの PLL により、有限範囲で帯域幅を
制御して、特定のアプリケーション用に PLL 特性をカスタマイズできま
す。クロック切り替えを必要とするアプリケーション(TDMA、周波数
ホッピング方式ワイヤレス、冗長クロッキングなど)では、Cyclone II
PLL のプログラマブル帯域幅機能を活用できます。
そのようなシステムの帯域幅と安定性は、チャージ・ポンプ電流、ルー
プ・フィルタの抵抗値、高周波コンデンサの値(ループ・フィルタ内)、
および m カウンタ値など、多数の要素によって決まります。Quartus II
開発ソフトウェアを使用してこれらの要素を制御し、帯域幅を特定範囲
内の目的値に設定することができます。
帯域幅を適切な値に設定することにより、ジッタ除去とロック時間に対
する要求のバランスを図ることができます。図 7-11 および 7-12 はそれ
ぞれ、低帯域幅 PLL および高帯域幅 PLL が、入力クロックにロックす
る状態を示します。
図 7-11. 低帯域幅 PLL のロック時間
160
155
ロック時間 = 8 µs
150
145
周波数(MHz) 140
135
130
125
120
0
5
10
15
時間(µs)
7–22
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Cyclone II デバイスの PLL
図 7-12. 高帯域幅 PLL のロック時間
160
155
ロック時間 = 4 µs
150
145
周波数(MHz)
140
135
130
125
120
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
時間(µs)
高帯域幅 PLL は、カスケード接続された 2 つの PLL を持つシステムで
役立つ場合があります。第 1 の PLL がスプレッド・スペクトラム(ユー
ザ誘起ジッタとして)を使用する場合、第 2 の PLL は供給するジッタを
追跡できるように高帯域幅を必要とします。この場合、低帯域幅 PLL は
スプレッド・スペクトラムが入力クロック上にジッタを誘起するため、
ロックが解除されることがあります。
低帯域幅 PLL は、クロック切り替えを使用するシステムで役立つことが
あります。クロック切り替えが起こると、PLL 入力は一時的に停止しま
す。低帯域幅 PLL は、高帯域幅 PLL と比較して、入力クロックの変化
により低速で反応し、低周波数へのドリフト(入力停止で発生)により
長い時間を要します。これによってユーザは、新しいクロック周波数へ
切り替わる前に、現在の設定を保存する時間を確保できます。
実装
従来は、VCO やループ・フィルタなどの外部コンポーネントで PLL の
帯域幅を制御していました。大部分のループ・フィルタは、抵抗やコン
デンサなどの受動素子で構成されているため、余分なボード・スペース
を占有し、コストの増大につながります。Cyclone II デバイスの PLL を
使用すると、すべてのコンポーネントがデバイスに内蔵されるため、性
能の向上とコストの低減が実現されます。
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2005 年 2 月
7–23
Cyclone II デバイス・ハンドブック Volume 1
プログラマブル帯域幅
Cyclone II デバイスの PLL は、チャージ・ポンプ電流、ループ・フィル
タの抵抗値(R)および高周波コンデンサの値(Ch)を変更することに
よって、プログラマブル帯域幅を実装します(表 7–7 を参照)。Cyclone II
デバイスの PLL 帯域幅範囲の特性は暫定値です。
チャージ・ポンプ電流は、PLL 帯域幅に直接影響を与えます。チャージ・
ポンプ電流が大きくなると、PLL 帯域幅も高くなります。一定のチャー
ジ・ポンプ電流値セットから選択できます。図 7-13 に、PLL の帯域幅に
影響を与えるチャージ・ポンプおよびループ・フィルタのコンポーネン
トを示します。
図 7-13. ループ・フィルタのプログラマブル・コンポーネント
IUP
PFD
R
Ch
IDN
C
ソフトウェア・サポート
Quartus II 開発ソフトウェアは、2 つのレベルのプログラマブル帯域幅
コントロールを提供します。
メガファンクション・ベースの帯域幅設定
プログラマブル帯域幅の第 1 レベルでは、altpll メガファンクションを
使用して、目的の帯域幅の値を直接 Quartus II 開発ソフトウェアに入力す
ることができます。また、altpll メガファンクションの帯域幅パラメー
タを低、中、高の値に設定することもできます。Quartus II 開発ソフトウェ
アは、ユーザの帯域幅要求に適合する利用可能な最良の帯域幅パラメータ
を選択します。要求された帯域幅設定が利用できない場合、Quartus II 開
発ソフトウェアは、要求に最も近い実現可能な値を選択します。
7–24
Cyclone II デバイス・ハンドブック Volume 1
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Cyclone II デバイスの PLL
高度な帯域幅設定
高度なループ・フィルタ・パラメータを使用すると、高レベルの制御も可
能です。チャージ・ポンプ電流、ループ・フィルタ抵抗値、およびループ・
フィルタ(高周波)コンデンサ値を選択して、PLL の帯域幅を正確に制御
できます。これらの変更に使用するパラメータは、charge_pump_current、
loop_filter_r、および loop_filter_c です。これらのパラメータは、
altpll メガファンクションによって生成されたラッパ・ファイル(.v、
.vhd、または .tdf)に直接入力できます。これらのパラメータの詳細につ
いては、
「altpll Megafunction User Guide」を参照してください。
各パラメータは、表 7–7 に記載した特定の範囲の値をサポートします。
表 7–7. 高度なループ・フィルタ・パラメータ
パラメータ
注 (1)
値
抵抗値(kΩ)
1, 1.5, 2, 2.5
高周波コンデンサ値(pF)
5, 10, 15, 20
チャージ・ポンプ電流設定値(µA)
10, 20, 30, 40, 50, 60, 70, 80
表 7–7 の注:
(1) これらの値は暫定仕様です。
PLL 仕様
PLL タイミング仕様については、「Cyclone II デバイス・ハンドブック
Volume 1」の「DC &スイッチング特性」の章を参照してください。
クロッキング
Cyclone II デバイスは、グローバル・クロック・ネットワークをドライ
ブ可能な最大 16 本の専用クロック・ピン(CLK[15..0])を備えていま
す。小型 Cyclone II デバイス(EP2C5 および EP2C8 デバイス)は、合
計 8 つのグローバル・クロック・ネットワークをドライブ可能な 4 本の
専用クロック・ピンを各サイド(左および右)でサポートし、大型デバ
イス(EP2C20 デバイスおよびそれ以上)は、デバイスの 4 つのサイド
すべてにおいて 4 本のクロック・ピンをサポートしています。これらの
クロック・ピンは、合計 16 のグローバル・クロック・ネットワークをド
ライブできます。
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2005 年 2 月
7–25
Cyclone II デバイス・ハンドブック Volume 1
クロッキング
表 7–8 に、Cyclone II ファミリ・メンバで利用可能なグローバル・クロッ
クの数を示します。
表 7–8. Cyclone II デバイスで利用可能なグローバル・クロック数
デバイス
グローバル・クロック数
EP2C5
8
EP2C8
8
EP2C20
16
EP2C35
16
EP2C50
16
EP2C70
16
グローバル・クロック・ネットワーク
グローバル・クロックは、デバイスの 4 つのエリアにクロックを供給し
てデバイス全体をドライブします。デバイス内部のすべてのリソース
(IOE、ロジック・アレイ・ブロック(LAB)、専用乗算器ブロック、お
よび M4K メモリ・ブロック)は、グローバル・クロック・ネットワー
クをクロック・ソースとして使用できます。これらのクロック・ネット
ワーク・リソースは、外部ピンから供給されるクロック・イネーブル、
同期クリア、または非同期クリアなどのコントロール信号に使用するこ
とも可能です。内部ロジックは、内部で生成されるグローバル・クロッ
クおよび非同期クリア、クロック・イネーブル、またはファン・アウト
が大きい他のコントロール信号のために、グローバル・クロック・ネッ
トワークをドライブすることもできます。
表 7–9 に、グローバル・クロック・ネットワークへのクロック・ソース
の接続を示します。
表 7–9. グローバル・クロック・ネットワーク接続 ( 1 / 3 )
グローバル・クロック・ネットワーク
グローバル・
クロック・
ネットワークの
クロック・ソース
0
CLK0/LVDSCLK1p
√
すべての Cyclone II デバイス
CLK3/LVDSCLK2n
2
3
4
5
6
7
8
9
10
11
12
13
14
15
√
√
CLK1/LVDSCLK1n
CLK2/LVDSCLK2p
1
EP2C20 から EP2C70 デバイスのみ
√
√
√
√
√
7–26
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II デバイスの PLL
表 7–9. グローバル・クロック・ネットワーク接続 ( 2 / 3 )
グローバル・
クロック・
ネットワークの
クロック・ソース
グローバル・クロック・ネットワーク
すべての Cyclone II デバイス
0
1
2
3
4
5
√
CLK4/LVDSCLK3p
CLK7/LVDSCLK4n
8
9
10
11
12
√
√
√
√
√
CLK10/LVDSCLK6p
√
√
CLK11/LVDSCLK6n
√
√
CLK12/LVDSCLK7p
√
√
CLK14/LVDSCLK8p
CLK15/LVDSCLK8n
√
PLL1_c1
√
√
√
√
√
√
√
PLL2_c1
√
√
√
√
√
√
√
PLL3_c0
√
PLL3_c1
√
√
√
√
√
PLL3_c2
√
√
PLL2_c0
PLL2_c2
√
√
√
√
PLL1_c2
√
√
PLL4_c0
√
PLL4_c1
√
√
√
PLL4_c2
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2005 年 2 月
√
√
CLK13/LVDSCLK7n
PLL1_c0
15
√
v
CLK9/LVDSCLK5n
DPCLK1 (1)
14
√
CLK8/LVDSCLK5p
DPCLK0 (1)
13
√
√
CLK6/LVDSCLK4p
7
√
√
CLK5/LVDSCLK3n
6
EP2C20 から EP2C70 デバイスのみ
√
√
√
√
7–27
Cyclone II デバイス・ハンドブック Volume 1
クロッキング
表 7–9. グローバル・クロック・ネットワーク接続 ( 3 / 3 )
グローバル・
クロック・
ネットワークの
クロック・ソース
DPCLK10 (1)、(2)
CDPCLK0
または CDPCLK7 (3)
DPCLK2 (1)、(2)
CDPCLK1
または CDPCLK2 (3)
グローバル・クロック・ネットワーク
すべての Cyclone II デバイス
0
1
2
3
4
5
6
EP2C20 から EP2C70 デバイスのみ
7
8
9
10
11
12
13
14
15
√
√
DPCLK7 (1)
DPCLK6 (1)
DPCLK8 (1)、(2)
CDPCLK5
または CDPCLK6 (3)
DPCLK4 (1)、(2)
CDPCLK4
または CDPCLK3 (3)
DPCLK8 (1)
DPCLK11 (1)
DPCLK9 (1)
DPCLK10 (1)
DPCLK5 (1)
DPCLK2 (1)
DPCLK4 (1)
DPCLK3 (1)
√
√
√
√
√
√
√
√
√
√
√
√
表 7–9 の注:
(1) DPCLK ピンの詳細については、
「Cyclone II デバイス・ハンドブックVolume 1」の「Cyclone II アーキテク
チャ」の章を参照してください。
(2) このピンは EP2C5 および EP2C8 デバイスにのみ適用されます。
(3) これらのピンは、EP2C20 デバイスおよびそれ以上のデバイスにのみ適用されます。2 本の CDPCLK ピンの
一方のみが、クロック・コントロール・ブロックにクロックを供給できます。他方のピンは通常の I/O ピ
ンとして使用できます。
7–28
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II デバイスの PLL
専用クロック・ピンをグローバル・クロック・ネットワークへの供給に
使用しない場合、これらのピンは汎用入力ピンとして、MultiTrack イン
タコネクトを使用するロジック・アレイへの供給に使用できます。ただ
し、これらのピンを汎用入力ピンとして使用すると、I/O レジスタがサ
ポートされないため、I/O レジスタの代わりに LE ベース・レジスタを
使用する必要があります。
クロック・コントロール・ブロック
すべてのグローバル・クロック・ネットワークは、Cyclone II デバイス
のトップ、ボトム、左サイド、または右サイドに位置するクロック・コ
ントロール・ブロックでドライブされます。グローバル・クロック・ネッ
トワークは、クロック・スキューおよび遅延を最小化するように最適化
されています。
表 7–10 に、クロック・コントロール・ブロックに供給可能なソースを示
します。クロック・コントロール・ブロックは、グローバル・クロック・
ネットワークに信号を供給します。
表 7–10. クロック・コントロール・ブロック入力
入力
専用クロック入力
説明
専用クロック入力ピンは、非同期クリア、プリセット、
クロック・イネーブルなどのクロックやグローバル信
号を所定のグローバル・クロック・ネットワークにド
ライブできます。
兼用クロック(DPCLK お DPCLK および CDPCLK I/O ピンは、グローバル・ク
よび CDPCLK)I/O 入力
ロック・ネットワークを介して、プロトコル信号、
PCI 用 TRDY および IRDY 信号、DDR 用 DQS など、
ファン・アウトの大きいコントロール信号に使用で
きる双方向の兼用ファンクション・ピンです。
PLL 出力
PLL カウンタ出力は、グローバル・クロック・ネット
ワークをドライブできます。
内部ロジック
グローバル・クロック・ネットワークはロジック・
アレイ配線を通してドライブし、内部ロジック(LE)
をイネーブルして、ファン・アウトが大きい低ス
キューの信号パスをドライブすることもできます。
Cyclone II デバイスでは、専用クロック入力ピン、PLL カウンタ出力、兼
用クロック I/O 入力、および内部ロジックはすべて、各グローバル・ク
ロック・ネットワークのクロック・コントロール・ブロックに信号を供給
できます。次に、クロック・コントロール・ブロックからの出力が対応す
るグローバル・クロック・ネットワークに信号を供給します。クロック・
コントロール・ブロックは、デバイスの周辺に配列され、各 Cyclone II デ
バイスで最大 16 のクロック・コントロール・ブロックを使用できます。
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2005 年 2 月
7–29
Cyclone II デバイス・ハンドブック Volume 1
クロッキング
コントロール・ブロックには、以下の 2 つの機能があります。
■
ダイナミックなグローバル・クロック・ネットワークのクロック・
ソースの選択
■ グローバル・クロック・ネットワークのパワー・ダウン(ダイナミッ
ク・イネーブルおよびディセーブル)
図 7-14 に、クロック・コントロール・ブロックを示します。
図 7-14. クロック・コントロール・ブロック
クロック・コントロール・ブロック
内部ロジック
スタティックな
クロック選択(3)
DPCLKまたは
CDPCLK
(3)
CLK[n + 3]
CLK[n + 2]
CLK[n + 1]
CLK[n]
inclk1
fIN
inclk0
PLL
CLKSWITCH (1)
イネーブル/
ディセーブル
グローバル・
クロック
スタティックな
クロック選択(3)
C0
C1
C2
CLKSELECT[1..0] (2)
CLKENA (4)
図 7-14 の注:
(1) CLKSWITCH 信号はコンフィギュレーション・ファイルから設定できます。また、手動PLL 切り替え機能の
使用時にはダイナミックに設定することも可能です。マルチプレクサの出力は、PLL の入力基準クロック
(fIN)です。
(2) CLKSELECT[1..0] 信号は、内部ロジックによって供給され、デバイスがユーザ・モードのときに、グロー
バル・クロック・ネットワーク用のクロック・ソースをダイナミックに選択するのに使用できます。
(3) スタティックなクロック選択信号は、コンフィギュレーション・ファイルに設定され、デバイスがユーザ・
モードのときに、これをダイナミックに制御することはできません。
(4) 内部ロジックを使用して、ユーザ・モードのグローバル・クロック・ネットワークをイネーブルまたはディセーブ
ルできます。
各 PLL は、c[1..0] および c2 カウンタを通して 3 つのクロック出力を
生成します。これらのクロックの 2 つは、クロック・コントロール・ブ
ロックを通してグローバル・クロック・ネットワークをドライブできます。
7–30
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II デバイスの PLL
グローバル・クロック・ネットワークのクロック・ソース生成
小型 Cyclone II デバイス(EP2C5 および EP2C8 デバイス)には合計 8 つ
のクロック・コントロール・ブロック、大型 Cyclone II デバイス(EP2C20
およびそれ以上のデバイス)には合計 16 のクロック・コントロール・ブ
ロックがあります。図 7-15 に、Cyclone II クロック入力およびクロック・
コントロール・ブロックの配置を示します。
図 7-15. Cyclone II のクロック・コントロール・ブロックの配置
PLLからの出力
クロック・コントロール・
ブロック
PLLへの入力
CLK[8..11]
PLL
3
PLL
2
PLLからの
出力
GCLK[8..11]
GCLK[0..3]
クロック・
コントロール・
ブロック
GCLK[4..7]
CLK[0..3]
CLK[4..7]
クロック・
コントロール・
ブロック
PLLからの
出力
GCLK[12..15]
PLL
1
PLL
4
CLK[12..15]
クロック・コントロール・ PLLからの出力
ブロック
Altera Corporation
2005 年 2 月
7–31
Cyclone II デバイス・ハンドブック Volume 1
クロッキング
各サイドの 4 つのクロック・コントロール・ブロックへの入力は、以下
のクロック・ソースから選択されます。
■
4 本のクロック入力ピン
3 つの PLL カウンタ出力
■ 左右両サイドからの2本のDPCLKピンと2本のCDPCLKピン、
そしてトッ
プおよびボトムの両方からの 4 本の DPCLK ピンと 2 本の CDPCLK ピン
■ 内部ロジックからの 4 つの信号
■
図 7-14 に示すように、上記のクロック・ソースから 2 本のクロック入力
ピン、2 つの PLL クロック出力、1 本の DPCLK ピンまたは CDPCLK ピ
ン、および内部ロジックからの 1 つのソースのみ、任意のクロック・コ
ントロール・ブロックにドライブできます。クロック・コントロール・
ブロックへのこれらの 6 つの入力のうち、2 本のクロック入力ピンおよ
び 2 つの PLL 出力がグローバル・クロック・ネットワークに供給される
ように、ダイナミックに選択できます。クロック・コントロール・ブロッ
クは、DPCLK ピンまたは CDPCLK ピン、および内部ロジックからの信号
のスタティックな選択をサポートします。
図 7-16 に、Cyclone II デバイス周辺の各サイドにおける 4 つのクロック・
コントロール・ブロックを簡略化して示します。Cyclone II デバイスは、こ
れらのクロック・コントロール・ブロックを最大 16 サポートしているた
Cyclone IIデバイスには最大16のグローバル・クロックを実装できます。
め、
図 7-16. Cyclone II デバイスの各サイドにおけるクロック・
コントロール・ブロック
クロック入力ピン
PLL出力
4
3
2
CDPCLK
2または4(1)
クロック・
コントロール・
ブロック
4
GCLK
DPCLK
内部ロジック
4
デバイスの各サイドでの
4つのクロック・
コントロール・ブロック
図 7-16 の注:
(1) デバイスの左サイドと右サイドには 2 本の DPCLK ピンがあり、デバイスのトップ
およびボトムには 4 本の DPCLK ピンがあります。
7–32
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II デバイスの PLL
グローバル・クロック・ネットワークのパワー・ダウン
Cyclone II のグローバル・クロック・ネットワークは、スタティック・
アプローチとダイナミック・アプローチの両方でディセーブル(パワー・
ダウン)できます。クロック・ネットワークをパワー・ダウンすると、
クロック・ネットワークによって信号が供給されるすべてのロジックが
オフ状態になり、デバイスの全体的な消費電力が低減されます。
未使用のグローバル・クロック・ネットワークは、Quartus II 開発ソフ
トウェアで生成されたコンフィギュレーション・ファイルのコンフィ
ギュレーション・ビット設定によって、自動的にパワー・ダウンされます。
ダイナミック・クロック・イネーブルまたはディセーブル機能により、
内部ロジックは Cyclone II デバイスのグローバル・クロック・ネット
ワークでのパワー・アップおよびパワー・ダウンを、同期して制御する
ことができます。この機能は PLL とは独立しており、図 7-14 に示すよ
うに、クロック・ネットワーク上で直接適用されます。グローバル・ク
ロック・ネットワークのマルチプレクサに対する入力クロック・ソース
および clkena 信号は、Quartus II 開発ソフトウェアで altclkctrl メ
ガファンクションを使用して設定できます。
clkena 信号
Cyclone II デバイスでは、clkena 信号はクロック・ネットワーク・レ
ベルでサポートされます。図 7-17 に、clkena がどのように実装される
かを示します。これによって、PLL が使用されていないときにもクロッ
クをゲート・オフすることができます。出力クロックの再イネーブル時、
クロックがクロック・ネットワーク・レベルでゲート・オフされるため、
PLL に再同期化または再ロック期間は必要ありません。また、ループ関
連のカウンタは影響を受けないため、PLL は clkena 信号に関係なく
ロック状態を維持することができます。
図 7-17. clkena の実装
clkena
D
Q
clkena_out
clkin
clk_out
図 7-18 に、クロック出力イネーブルの波形例を示します。clkena は、ク
ロック(clkin)の立ち下がりエッジに同期します。
Altera Corporation
2005 年 2 月
7–33
Cyclone II デバイス・ハンドブック Volume 1
クロッキング
この機能は、低消費電力またはスリープ・モードを必要とするアプリケー
ションに便利です。この機能使用時に節約される正確な消費電力量に関
するデバイス特性は、測定中です。
図 7-18. clkena の実装
clkin
clkena
clkout
システムがPLLの再同期化中に周波数オーバシュートを許容できない場
合、clkena 信号はクロック出力をディセーブルすることもできます。
アルテラは、クロック・ソースを PLL またはグローバル・クロック・
ネットワークに切り替えるときには、clkena 信号を使用することを推
奨しています。推奨実行手順は、以下のとおりです。
1. clkena 信号をデアサートして、プライマリ出力クロックをディセー
ブルします。
2. クロック・コントロール・ブロックのダイナミック選択信号を使用
して、セカンダリ・クロックに切り替えます。
3. clkena信号を再アサートする前に、セカンダリ・クロックの一部の
クロック・サイクルが通過できるようにします。セカンダリ・クロッ
クをイネーブルする前に待機する必要がある正確なクロック・サイ
クル数は、デザインによって異なります。異なるクロック・ソース
間で切り替えるときに、確実にグリッチのない遷移を実現するカス
タム・ロジックを構築することができます。
7–34
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II デバイスの PLL
まとめ
Cyclone II デバイスの PLL は、デバイス・クロックとシステム・タイミ
ングを完全に制御できます。これらの PLL は、クロックの逓倍 / 分周、
位相シフト、プログラマブル・デューティ・サイクル、およびプログラ
マブル帯域幅をサポートし、コスト重視のクロック合成アプリケーショ
ンに対応します。
さらに、Cyclone II デバイスのクロック・ネットワークは、クロック・
ソースのダイナミックな選択をサポートするとともに、未使用のクロッ
ク・ネットワークを簡単にオフにできるパワー・ダウン・モードもサポー
トしているため、デバイスの全体的な消費電力が低減されます。
Altera Corporation
2005 年 2 月
7–35
Cyclone II デバイス・ハンドブック Volume 1
まとめ
7–36
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
セクション III. メモリ
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、Cyclone™ II デバイスのエンベデッド・メモリ・ブ
ロックおよびサポートされる外部メモリ・インタフェースに関する情報
を提供します。
このセクションは、以下の章で構成されています。
改訂履歴
■
第 8 章 Cyclone II メモリ・ブロック
■
第 9 章 外部メモリ・インタフェース
以下の表に、第 8 章および第 9 章の改訂履歴を示します。
章
日付 / バージョン
8
2005 年 2 月、
v1.1
図 8-13 ∼図 8-20 にアドレス・レジスタの
セットアップ・タイムまたはホールド・タイ
ムの違反に関する注を追加
2004 年 6 月、
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2004 年 11 月、
v1.1
●
9
変更内容
●
●
2004 年 6 月、
v1.0
Altera Corporation
「はじめに」セクションに従って、「外部
メモリ・インタフェース規格」セクショ
ンを移動
「データおよびデータ・ストローブ・ピ
ン」セクションを更新
図 9-11、9-12、9-15、9-16、および 9-17 を
更新
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
セクション III–1
Preliminary
メモリ
セクション III–2
Preliminary
Cyclone II デバイス・ハンドブック , Volume 1
Altera Corporation
8. Cyclone II メモリ・ブロック
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51008-1.1
はじめに
概要
Cyclone™ II デバイスは、FPGA デザインのオン・チップ・メモリの要件に
対応するエンベデッド・メモリ構造を特長としています。エンベデッド・
メモリ構造は M4K メモリ・ブロックのカラムで構成され、RAM、FIFO
(First-In First-Out)バッファ、ROM など、さまざまなメモリ機能を提供す
るようにコンフィギュレーションできます。M4K メモリ・ブロックは、最
大 250-MHz の動作で 1 M ビットを超える RAM を提供します(集積度別
のトータル RAM ビット数については、8–3 ページの表 8–2 を参照)
。
M4K ブロックは、以下の機能をサポートしています。
■
■
■
■
■
■
■
利用可能なロジックを減らすことなく、1M ビットを超える RAM を使
用可能
1 ブロックあたり 4,096 メモリ・ビット(パリティを含め 1 ブロックあ
たり 4,608 ビット)
可変ポート・コンフィギュレーション
トゥルー・デュアル・ポート(1 リードおよび 1 ライト、2 リード、ま
たは 2 ライト)動作
ライト中のデータ入力マスキング用のバイト・イネーブル
RAM モードおよび ROM モードでメモリの内容をプリロードするため
の初期化ファイル
最大 250-MHz 動作
表 8–1 に M4K メモリでサポートされる機能をまとめます。
表 8–1. M4K メモリの特長の要約
機能
最大性能 (1)
トータル RAM ビット数
( パリティ・ビットを含む )
Altera Corporation
2005 年 2 月
(1/2)
M4K ブロック数
250 MHz
4,608
8–1
概要
表 8–1. M4K メモリの特長の要約
機能
(2/2)
M4K ブロック数
4K × 1
2K × 2
1K × 4
512 × 8
512 × 9
256 × 16
256 × 18
128 × 32
128 × 36
コンフィギュレーション
√
パリティ・ビット
バイト・イネーブル
√
パッキング・モード
√
アドレス・クロック・イネーブル
√
シングル・ポート・モード
√
シンプル・デュアル・ポート・モード
√
トゥルー・デュアル・ポート・モード
√
(2)
エンベデッド・シフト・レジスタ・モード
√
ROM モード
√
FIFO バッファ (2)
√
シンプル・デュアル・ポート・データ幅
混在サポート
√
トゥルー・デュアル・ポート・データ幅
混在サポート
√
メモリ初期化ファイル(.mif)
√
混合クロック・モード
√
パワー・アップ条件
出力がクリア
レジスタ・クリア
出力レジスタのみ
同一ポートに対するライト中リード
クロックの立上りエッジで新しいデー
タが利用可能
混合ポートに対するライト中リード
クロックの立上りエッジで古いデータ
が利用可能
表 8–1 の注:
(1) 最大性能情報は、デバイス特性が最終決定されるまでは暫定仕様です。
(2) FIFO バッファおよびエンベデッド・シフト・レジスタは、コントロール・ロ
ジックの実装に外部ロジック・エレメント(LE)を必要とします。
8–2
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II メモリ・ブロック
表 8–2 に、各 Cyclone II デバイス・ファミリ・メンバにおける M4K メモ
リ・ブロックの容量と分配を示します。
表 8–2. Cyclone II デバイスの M4K ブロックの数
デバイス
M4K ブロック数
トータル RAM ビット数
EP2C5
26
119,808
EP2C8
36
165,888
EP2C20
52
239,616
EP2C35
105
483,840
EP2C50
129
594,432
EP2C70
250
1,152,000
コントロール信号
図 8-1 に、レジスタ・クロック、クリア、およびコントロール信号が
Cyclone II メモリ・ブロックにどのように実装されるかを示します。
クロック・イネーブル・コントロール信号は、入力レジスタと出力レジ
スタだけでなく、メモリ・ブロック全体に入力されるクロックを制御し
ます。この信号はクロックをディセーブルするため、メモリ・ブロック
がクロック・エッジを認識したり、何らかの動作を実行したりすること
はありません。
Cyclone II デバイスは、メモリ・ブロックへの入力レジスタの非同期ク
リア信号をサポートしていません。出力レジスタのみ非同期クリアをサ
ポートします。M4K ブロックのレジスタをリセットするには、デバイス
をパワー・アップする、出力レジスタにのみ aclr 信号を使用する、
DEV_CLRn オプションを使用してデバイス・ワイドのリセット信号をア
サートする、の 3 通りの方法があります。
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2005 年 2 月
8–3
Cyclone II デバイス・ハンドブック Volume 1
概要
図 8-1. M4K コントロール信号選択
専用ロウ
LABクロック
6
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
ローカル接続
clocken_b
clock_b
renwe_b
aclr_b
addressstall_b
byteena_b
ローカル接続
clock_a
clocken_a
renwe_a
aclr_a
addressstall_a
byteena_a
パリティ・ビットのサポート
追加ロジックを LE に実装してデータ・インテグリティが保証されている
場合は、パリティ・ビットを使用したパリティ・チェックによるエラー検
出が可能です。また、パリティ・サイズのデータ・ワードは、ユーザが指
定したコントロール・ビットの格納など、その他の目的にも使用できます。
詳細については、
「Using Parity to Detect Memory Errors White Paper」
を参照してください。
8–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
バイト・イネーブルのサポート
すべての M4K メモリ・ブロックは、入力データをマスクしてデータの
特定のバイトだけが書き込まれるようにするバイト・イネーブルをサ
ポートしています。書き込まれなかったバイトは、前に書き込まれた値
を保持します。ライト・イネーブル(wren)信号は、バイト・イネーブ
ル(byteena)信号とともに、RAM ブロックのライト動作を制御しま
す。バイト・イネーブル信号のデフォルト値は High(イネーブル)で
あり、この場合、ライト動作はライト・イネーブル信号でのみ制御され
ます。バイト・イネーブル・レジスタへのクリア・ポートはありません。
M4K ブロックは、ライト・ポートのデータ幅が 1、2、4、8、9、16、18、
32、または 36 ビットのときにはバイト・イネーブルをサポートします。
1、2、4、8、および 9 ビットのデータ幅を使用する場合、データ幅は 1
バイト以下になるため、バイト・イネーブルは冗長ライト・イネーブル
として動作します。表 8–3 にバイトの選択をまとめます。
表 8–3. Cyclone II M4K ブロックに対するバイト・イネーブル
注 (1)
影響を受けるバイト
byteena[3..0] datain
×1
[0] = 1
[0]
datain
×2
datain
×4
datain
×8
datain
×9
datain
×16
datain
×18
datain
×32
datain
×36
[1..0]
[3..0]
[7..0]
[8..0]
[7..0]
[8..0]
[7..0]
[8..0]
[1] = 1
-
-
-
-
-
[15..8]
[17..9]
[15..8]
[17..9]
[2] = 1
(2)
(2)
(2)
(2)
(2)
-
-
[23..16]
[26..18]
[3] = 1
-
-
-
-
-
-
-
[31..24]
[35..27]
表 8–3 の注:
(1) どのバイト・イネーブルの組み合わせでも可能です。
(2) トゥルー・デュアル・ポート・モードでは、byteena[0] を 1 に、byteena[2] を 1 に設定します。
シングル・ポートおよびシンプル・デュアル・ポート・モードの場合は、byteena[0] のみを 1 に設定します。
図 8-2 に、wren 信号と byteena 信号が RAM の動作を制御する方法を
示します。
ライト・サイクルの間に、バイト・イネーブル・ビットがデアサートさ
れた場合、対応するデータ・バイト出力が、「don't care」または未知の
値として現れます。ライト・サイクル中にバイト・イネーブル・ビット
がアサートされた場合、対応するデータ・バイト出力が、新規に書き込
まれるデータになります。
Altera Corporation
2005 年 2 月
8–5
Cyclone II デバイス・ハンドブック Volume 1
概要
図 8-2. Cyclone II バイト・イネーブル機能の波形
inclock
wren
address
data
byteena
contents at a0
contents at a1
a0
an
a2
a0
a1
ABCD
XXXX
10
XX
a2
XXXX
01
XX
11
FFFF
ABFF
FFFF
FFCD
FFFF
contents at a2
q (asynch)
a1
doutn
ABXX
ABCD
XXCD
ABCD
ABFF
FFCD
ABCD
パッキング・モードのサポート
Cyclone II M4K メモリ・ブロックは、パッキング・モードをサポートし
ています。以下の条件に基づいて、単一ブロックに 2 つのシングル・ポー
ト・メモリ・ブロックを実装できます。
■
2 つの独立したブロックのサイズがそれぞれ、M4K ブロック・サイズ
の半分以下であること。
■ シングル・ポート・メモリ・ブロックがそれぞれ、シングル・クロッ
ク・モードでコンフィギュレーションされること。
詳細については、8–9 ページの「シングル・ポート・モード」および 8–24
ページの「シングル・クロック・モード」を参照してください。
アドレス・クロック・イネーブル
Cyclone II M4K メモリ・ブロックは、直前のアドレス値を必要になるまで
保持するアドレス・クロック・イネーブルをサポートします。メモリ・ク
ロックがデュアル・ポート・モードでコンフィギュレーションされると、
各ポートは独自の独立したアドレス・クロック・イネーブルを持ちます。
8–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
図 8-3 に、アドレス・クロック・イネーブルのブロック図を示します。
アドレス・レジスタ出力は、マルチプレクサを介してその入力にフィー
ドバックされます。マルチプレクサ出力は、アドレス・クロック・イネー
ブル(addressstall)信号で選択されます。addressstall 信号が
High(アクティブ High)になると、アドレス・ラッチがイネーブルさ
れます。これにより、アドレス・レジスタの出力は、addressstall 信
号が Low になるまで、そのレジスタの入力に継続的に供給されます。
図 8-3. Cyclone II アドレス・クロック・イネーブルのブロック図
address[0]
1
0
address[N]
1
0
address[0]
レジスタ
address[N]
レジスタ
address[0]
address[N]
addressstall
クロック
アドレス・クロック・イネーブルは通常、キャッシュ・ミス時の効率を
改善するために、キャッシュ・メモリ・アプリケーションに使用されま
す。アドレス・クロック・イネーブル信号のデフォルト値は Low(ディ
セーブル)です。図 8-4 および 8-5 に、それぞれリード・サイクルおよび
ライト・サイクル中のアドレス・クロック・イネーブルの波形を示します。
Altera Corporation
2005 年 2 月
8–7
Cyclone II デバイス・ハンドブック Volume 1
メモリ・モード
図 8-4. Cyclone II アドレス・クロック・イネーブルのリード・サイクル時の波形
inclock
rdaddress
a0
a1
a2
a3
a4
a5
a6
rden
addressstall
latched address
(inside memory)
an
q (synch) doutn-1
q (asynch)
a1
a0
dout0
doutn
dout0
doutn
dout1
dout1
dout1
dout1
dout1
a4
a5
dout1
dout4
dout4
dout5
図 8-5. Cyclone II アドレス・クロック・イネーブルのライト・サイクル時の波形
inclock
wraddress
a0
a1
a2
a3
a4
a5
a6
00
01
02
03
04
05
06
data
wren
addressstall
latched address
(inside memory)
contents at a0
an
a1
a0
XX
01
02
contents at a2
XX
contents at a3
XX
contents at a4
03
04
XX
XX
contents at a5
メモリ・モード
a5
00
XX
contents at a1
a4
05
Cyclone II M4K メモリ・ブロックは、ライト動作に同期する入力レジス
タおよびデータをパイプライン化する出力レジスタを搭載し、それに
よってシステム性能を向上させています。すべての M4K メモリ・ブロッ
クは完全に同期型であり、入力はすべてレジスタを介して送信する必要
があるが、出力はレジスタを介して送信する(パイプライン化)か、ま
たはレジスタをバイパスする(フロー・スルー)ことができます。
8–8
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II メモリ・ブロック
M4K メモリ・ブロックは非同期メモリ(非ラッチ入力)をサポー
トしません。
M4K メモリ・ブロックは、以下のモードをサポートしています。
■
■
■
■
■
■
シングル・ポート
シンプル・デュアル・ポート
トゥルー・デュアル・ポート(双方向デュアル・ポート)
シフト・レジスタ
ROM
FIFO バッファ
メモリ・ブロック・アドレス・レジスタに対するセットアップま
たはホールド・タイム違反があると、メモリの内容が破壊される
可能性があります。これはリードおよびライトの両方の動作に当
てはまります。
シングル・ポート・モード
シングル・ポート・モードでは、リード動作とライト動作は同時に実行
できません。図 8-6 に、Cyclone II メモリ・ブロックのシングル・ポー
ト・メモリの構成を示します。
図 8-6. シングル・ポート・モード
data[ ]
address[ ]
wren
byteena[ ]
addressstall
inclock
inclocken
注 (1)
q[ ]
outclock
outclocken
outaclr
図 8-6 の注:
(1)
パッキング・モードでは、2 つのシングル・ポート・メモリ・ブロックを 1 つの
M4K ブロックに実装できます。
シングル・ポート・モードでは、出力はライト中リード・モードになり
ます。これはライト動作中に、RAM に書き込まれたデータが RAM 出
力にフロー・スルーすることを意味します。出力レジスタがバイパスさ
れると、新しいデータが書き込まれたのと同一クロック・サイクルの立
ち上がりエッジで、そのデータが利用可能になります。
ライト・モード中の読み出しの詳細については、8–28 ページの「同一ア
ドレスでのライト中リード動作」を参照してください。
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2005 年 2 月
8–9
Cyclone II デバイス・ハンドブック Volume 1
メモリ・モード
シングル・ポート・モードでの M4K ブロックのポート幅コンフィギュ
レーションは、以下のとおりです。
■
■
■
■
■
■
■
■
■
4K × 1
2K × 2
1K × 4
512 × 8
512 × 9
256 × 16
256 × 18
128 × 32
128 × 36
図 8-7 に、シングル・ポート・モードでのリード動作およびライト動作
のタイミング波形を示します。
図 8-7. Cyclone II シングル・ポートのタイミング波形
inclock
wren
アドレス
データ(1)
an-1
an
din-1
din
q(同期)
q(非同期)
din-2
din-1
a0
din-1
din
a1
din
dout0
a2
dout0
a3
dout1
dout1
dout2
a4
a5
a6
din4
din5
din6
dout2
dout3
dout3
din4
din4
din5
図 8-7 の注:
(1) リード時の data 波形のクロス記号は「don't care」を意味します。
シンプル・デュアル・ポート・モード
シンプル・デュアル・ポート・モードでは、リード動作とライト動作の
同時実行がサポートされます。図 8-8 に、シンプル・デュアル・ポート・
メモリの構成を示します。
8–10
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
図 8-8. Cyclone II シンプル・デュアル・ポート・モード
data[ ]
wraddress[ ]
wren
byteena[ ]
wr_addressstall
wrclock
wrclocken
注 (1)
rdaddress[ ]
rden
q[ ]
rd_addressstall
rdclock
rdclocken
rd_aclr
図 8-8 の注:
(1)
シンプル・デュアル・ポート RAM は、ここに示すリードおよびライト・クロッ
ク・モードに加えて、入力および出力クロック・モードをサポートします。
Cyclone II メモリ・ブロックはデータ幅混在の構成をサポートしており、
それによってさまざまなリードおよびライト・ポート幅が利用できます。
表 8–4 および 8–5 に、データ幅混合の構成を示します。
表 8–4. Cyclone II メモリ・ブロックのデータ幅混合の構成
(シンプル・デュアル・ポート・モード)
リード・
ポート
ライト・ポート
4K × 1
2K × 2
1K × 4 512 × 8 256 × 16 128 × 32 512 × 9 256 × 18 128 × 36
4K × 1
√
√
√
√
√
√
2K × 2
√
√
√
√
√
√
1K × 4
√
√
√
√
√
√
512 × 8
√
√
√
√
√
√
256 × 16
√
√
√
√
√
√
128 × 32
√
√
√
√
√
√
512 × 9
√
√
√
256 × 18
√
√
√
128 × 36
√
√
√
Altera Corporation
2005 年 2 月
8–11
Cyclone II デバイス・ハンドブック Volume 1
メモリ・モード
シンプル・デュアル・ポート・モードでは、メモリ・ブロックには 1 つ
のライト・イネーブルおよび 1 つのリード・イネーブル信号があります。
これらのブロックは、ライト・イネーブルおよびリード・イネーブル・
レジスタでのクリア・ポートをサポートしません。リード・イネーブル
が非アクティブのとき、現在のデータは出力ポートに保持されます。同
じアドレス位置を選択したライト動作時に、リード・イネーブルがアク
ティブになると、シンプル・デュアル・ポート RAM の出力ポートから
はそのメモリ・アドレスに格納されている古いデータが出力されます。
詳細については、8–28 ページの「同一アドレスでのライト中リード動作」
を参照してください。図 8-9 に、シングル・デュアル・ポート・モード
でのリード動作およびライト動作のタイミング波形を示します。
図 8-9. Cyclone II シングル・デュアル・ポートのタイミング波形
wrclock
wren
wraddress
an-1
an
data (1)
din-1
din
a0
a1
a2
a3
a4
a5
a6
din4
din5
din6
rdclock
rden
rdaddress
bn
q (synch)
doutn-2
q (asynch)
doutn-1
b1
b0
doutn-1
doutn
doutn
b2
b3
dout0
dout0
図 8-9 の注:
(1) リード中の data 波形のクロス記号は「don't care」を意味します。
トゥルー・デュアル・ポート・モード
トゥルー・デュアル・ポート・モードは、2 つの異なるクロック周波数
で、リード / リード、ライト / ライト、リード / ライトのいずれかの組
み合わせの 2 ポート動作をサポートします。図 8-10 に、Cyclone II トゥ
ルー・デュアル・ポート・メモリの構成を示します。
8–12
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
注 (1)
図 8-10.Cyclone II トゥルー・デュアル・ポート・モード
data_a[ ]
address_a[ ]
wren_a
byteena_a[ ]
addressstall_a
clock_a
data_b[ ]
address_b[ ]
wren_b
byteena_b[ ]
addressstall_b
clock_b
enable_b
enable_a
aclr_a
q_a[ ]
aclr_b
q_b[ ]
図 8-10 の注:
(1)
トゥルー・デュアル・ポート・メモリは、ここに示す独立クロック・モードに加
えて、入力および出力クロック・モードをサポートします。
トゥルー・デュアル・ポート・モードでの M4K ブロックの最大ビット幅
構成は、256 × 16 ビット(パリティ付きで 18 ビット)です。
出力ドライバの数が最大ビット幅に等しくなるため、M4K ブロックの
128 × 32 ビット(パリティ付きで 36 ビット)構成は利用できません。
トゥルー・デュアル・ポート RAM は 2 つのポート上で出力を持つため、
トゥルー・デュアル・ポート RAM の最大幅は、出力ドライバの合計数
の半分に等しくなります。表 8–5 に、可能な M4K ブロックの混合ポー
ト幅の構成を示します。
表 8–5. Cyclone II メモリ・ブロックの混合ポート幅の構成
(トゥルー・デュアル・ポート)
ライト・ポート
リード・
ポート 4K × 1 2K × 2 1K × 4 512 × 8 256 × 16 512 × 9 256 × 18
Altera Corporation
2005 年 2 月
4K × 1
√
√
√
√
√
2K × 2
√
√
√
√
√
1K × 4
√
√
√
√
√
512 × 8
√
√
√
√
√
256 × 16
√
√
√
√
√
512 × 9
√
√
256 × 18
√
√
8–13
Cyclone II デバイス・ハンドブック Volume 1
メモリ・モード
トゥルー・デュアル・ポート構成では、RAM 出力はライト中リード・
モードになります。つまり、ライト動作の間は、RAM の A ポートまた
は B ポートに書き込まれるデータが、それぞれ A 出力または B 出力にフ
ロー・スルーします。出力レジスタがバイパスされると、新しいデータ
が書き込まれたのと同一クロック・サイクルの立ち上がりエッジで、そ
のデータが出力されます。混合ポートに対するライト中リード・モード
の波形と情報については、8–28 ページの「同一アドレスでのライト中リー
ド動作」を参照してください。
両方の入力ポートから同じアドレス・データを書き込むと、その位置に未
知のデータが格納されます。書き込み競合が発生する可能性がある場合
は、RAM の外部で解決しなければなりません。データは、ライト・クロッ
クの立ち下がりエッジでメモリに書き込まれるので、ポート A に対するラ
イト・クロックの立ち上がりエッジは、ポート B に対するライト・クロッ
クの立ち下がりエッジから、最大ライト・サイクル時間間隔の 1/2 の時間
だけ遅れて書き込む必要があります。このタイミングが満たされない場
合、そのアドレスに格納されたデータは無効になります。
最大同期ライト・サイクル時間については、
「Cyclone II デバイス・ハン
ドブック Volume 1」の「Cyclone II デバイス・ファミリ・データシー
ト」を参照してください。
図 8-11 に、ポート A でのライト動作およびポート B でのリード動作に
対するトゥルー・デュアル・ポートのタイミング波形を示します。
8–14
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
図 8-11. Cyclone II トゥルー・デュアル・ポートのタイミング波形
clk_a
wren_a
address_a
an-1
an
data_a (1)
din-1
din
din-2
q_a (synch)
din-1
din-1
q_a (asynch)
a0
a1
din
din
dout0
a2
a3
dout0
dout1
dout1
dout2
a4
a5
a6
din4
din5
din6
dout2
dout3
dout3
din4
din4
din5
clk_b
wren_b
address_b
bn
q_b (synch)
doutn-2
q_b (asynch)
doutn-1
b1
b0
doutn-1
doutn
b2
dout1
dout0
doutn
dout0
b3
dout1
dout2
図 8-11 の注:
(1) ライト中の data_a 波形のクロス記号は「don't care」を意味します。
シフト・レジスタ・モード
Cyclone II メモリ・ブロックは、FIR(Finite Impulse Response)フィル
タ、擬似乱数発生器、マルチチャネル・フィルタリング、自己相関関数
および相互相関関数など、デジタル信号処理(DSP)アプリケーション
用のシフト・レジスタを実装できます。これらの DSP アプリケーショ
ン、およびその他の DSP アプリケーションには、ローカル・データ・ス
トレージが必要です。ローカル・データ・ストレージは従来、大きなシ
フト・レジスタに多数のロジック・セルを急速に消費する標準的なフリッ
プ・フロップで実装されていました。これに代わるより効率的な方法は、
エンベデッド・メモリをシフト・レジスタ・ブロックとして使用するこ
とです。これによってロジック・セルと配線リソースが節約されます。
シフト・レジスタ(w × m × n)のサイズは、入力データ幅(w)、タッ
プの長さ(m)、およびタップ数(n)によって決まり、メモリ・ビット
の最大数、つまり 4,608 ビット以下でなければなりません。さらに、
(w × n)のサイズは、ブロックの最大幅、つまり 36 ビット以下でなけれ
ばなりません。さらに大きなシフト・レジスタが必要な場合は、メモリ・
ブロックをカスケード接続できます。
Altera Corporation
2005 年 2 月
8–15
Cyclone II デバイス・ハンドブック Volume 1
メモリ・モード
データはクロックの立ち下がりエッジで各アドレス位置に書き込まれ、
クロックの立ち上がりエッジでそのアドレスから読み出されます。シフ
ト・レジスタのモード・ロジックは、正および負のエッジ・クロッキン
グを自動的にコントロールして、データを 1 クロック・サイクルでシフ
トします。図 8-12 に、シフト・レジスタ・モードの Cyclone II メモリ・
ブロックを示します。
図 8-12. Cyclone II シフト・レジスタ・モードのコンフィギュレーション
W x M x Nシフト・レジスタ
Mビット・シフト・レジスタ
Mビット・シフト・レジスタ
n個のタップ
Mビット・シフト・レジスタ
Mビット・シフト・レジスタ
ROM モード
Cyclone II メモリ・ブロックは、ROM モードをサポートしています。こ
れらの ROM は MIF を使用することで初期値を与えることができます。
ROM のアドレス・ラインがラッチされます。出力はラッチしてもしな
くてもかまいません。ROM リード動作は、シングル・ポート RAM コ
ンフィギュレーションでのリード動作と同じです。
8–16
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
FIFO バッファ・モード
メモリ・ブロックにシングル・クロック FIFO またはデュアル・クロッ
ク FIFO バッファを実装できます。デュアル・クロック FIFO バッファ
は、クロック・ドメイン間でデータを転送する場合に役立ちます。すべ
ての FIFO メモリ構成は同期入力を備えています。ただし、FIFO バッ
ファ出力は常に組み合わせ(つまり、ラッチされない)になります。空
の FIFO バッファに対するリードとライトの同時実行はサポートされて
いません。
FIFO バッファの詳細については、「Single- & Dual-Clock
FIFO Megafunctions User Guide」を参照してください。
クロック・
モード
選択したメモリ・モードに応じて、以下のクロック・モードが利用でき
ます。
■
独立
入力 / 出力
■ リード / ライト
■ シングル・クロック
■
表 8–6 に、各メモリ・モードでコンフィギュレーションされたときに、
すべてのメモリ・ブロックでサポートされるこれらのクロック・モード
を示します。
表 8–6. Cyclone II メモリ・クロック・モード
クロック・モード
トゥルー・
デュアル・
ポート・モード
独立
√
入力 / 出力
√
リード / ライト
シングル・クロック
シンプル・
デュアル・
ポート・モード
シングル・
ポート
モード
√
√
√
√
√
√
独立クロック・モード
Cyclone II メモリ・ブロックには、トゥルー・デュアル・ポート・メモリ
用の独立クロック・モードを実装できます。このモードでは、各ポート(A
および B)で個別のクロックを使用できます。クロック A はポート A 側の
すべてのレジスタを制御し、クロック B はポート B 側のすべてのレジスタ
を制御します。また、各ポートは、ポート A およびポート B のレジスタに
対する独立したクロック・イネーブルもサポートします。ただし、ポート
はレジスタに対する非同期クリア信号はサポートしません。
図 8-13 に、独立クロック・モードのメモリ・ブロックを示します。
Altera Corporation
2005 年 2 月
8–17
Cyclone II デバイス・ハンドブック Volume 1
8–18
Cyclone II デバイス・ハンドブック Volume 1
clock_a
enable_a
wren_a
addressstall_a
address_a[ ]
byteena_a[ ]
data_a[ ]
6
ENA
D
ENA
D
ENA
D
ENA
D
6つのLABロウ・クロック
Q
Q
Q
Q
ライト・
パルス・
ジェネレータ
Q
データ出力
ライト/リード・
イネーブル
アドレス・
クロック・
イネーブルB
アドレスA
バイト・
イネーブルA
q_a[ ]
B
アドレス・
クロック・
イネーブルB
q_b[ ]
Q
データ出力
D
ENA
アドレスB
バイト・
イネーブルB
データ入力
ライト/リード・
イネーブル
メモリ・ブロック
ライト・
パルス・
ジェネレータ
Q
Q
Q
Q
D
ENA
ENA
D
ENA
D
ENA
D
6
clock_b
enable_b
wren_b
addressstall_b
address_b[ ]
byteena_b[ ]
data_b[ ]
図 8-13. 独立クロック・モードの Cyclone II メモリ・ブロック
ENA
D
A
データ入力
クロック・モード
注 (1)
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモ
図 8-13 の注:
リの内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
入力 / 出力クロック・モード
Cyclone II メモリ・ブロックには、トゥルー・デュアル・ポート・メモ
リおよびシンプル・デュアル・ポートメモリ用の入力 / 出力クロック・
モードを実装できます。A または B のそれぞれのポートで 1 つのクロッ
クが、メモリ・ブロックへの入力(データ、ライト・イネーブル、およ
びアドレス)用のすべてのレジスタを制御します。もう一方のクロック
は、ブロックのデータ出力レジスタを制御します。また、各メモリ・ブ
ロック・ポートは、入力レジスタおよび出力レジスタに対して独立した
クロック・イネーブルもサポートします。レジスタの非同期クリア信号
はサポートされません。
図 8-14 から 8-16 に、トゥルー・デュアル・ポート・モード、シンプル・
デュアル・ポート・モード、およびシングル・ポート・モードのそれぞ
れに対する、入力 / 出力クロック・モードのメモリ・ブロックを示します。
Altera Corporation
2005 年 2 月
8–19
Cyclone II デバイス・ハンドブック Volume 1
8–20
Cyclone II デバイス・ハンドブック Volume 1
inclock
inclocken
wren_a
addressstall_a
address_a[ ]
byteena_a[ ]
data_a[ ]
6
ENA
D
ENA
D
ENA
D
ENA
D
6つのLABロウ・クロック
Q
Q
Q
Q
ライト・
パルス・
ジェネレータ
バイト・
イネーブルA
Q
データ出力
q_a[ ]
B
データ入力
q_b[ ]
Q
D
ENA
データ出力
ライト/リード・
イネーブル
アドレス・
クロック・
イネーブルB
アドレスB
バイト・
イネーブルB
メモリ・ブロック
ライト/リード・
イネーブル
アドレス・
クロック・
イネーブルB
アドレスA
ENA
D
A
データ入力
ライト・
パルス・
ジェネレータ
Q
Q
Q
Q
ENA
D
ENA
D
ENA
D
ENA
D
6
outclock
outclocken
wren_b
addressstall_b
address_b[ ]
byteena_b[ ]
data_b[ ]
クロック・モード
図 8-14. トゥルー・デュアル・ポート・モードでの Cyclone II 入力 / 出力クロック・モード
注 (1)
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモ
図 8-14 の注:
リの内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
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2005 年 2 月
Cyclone II メモリ・ブロック
図 8-15. シンプル・デュアル・ポート・モードでの Cyclone II 入力 / 出力クロック・モード
注 (1)
6つのLABロウ・
クロック
メモリ・ブロック
6
data[ ]
D
Q
データ入力
Q
リード・アドレス
ENA
rdaddress[ ]
D
ENA
データ出力
byteena[ ]
D
Q
バイト・イネーブル
Q
ライト・アドレス
D
Q
MultiTrack
インタコネクトへ(2)
ENA
ENA
wraddress[ ]
D
ENA
rd_addressstall
リード・アドレス・
クロック・イネーブル
wr_addressstall
ライト・アドレス・
クロック・イネーブル
rden (1)
D
リード・イネーブル
Q
ENA
wren
ライト・イネーブル
outclocken
inclocken
inclock
D
Q
ENA
ライト・
パルス・
ジェネレータ
outclock
図 8-15 の注:
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモリ
の内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II デ
(2) MultiTrack™ インタコネクトの詳細については、
バイス・ファミリ・データシート」を参照してください。
Altera Corporation
2005 年 2 月
8–21
Cyclone II デバイス・ハンドブック Volume 1
クロック・モード
図 8-16. シングル・ポート・モードでの Cyclone II 入力 / 出力クロック・モード
注 (1)
6つのLABロウ・
クロック
メモリ・ブロック
6
data[ ]
D
Q
データ入力
Q
アドレス
ENA
address[ ]
D
ENA
データ出力
byteena[ ]
D
バイト・イネーブル
Q
D
Q
MultiTrack
インタコネクトへ(2)
ENA
ENA
アドレス・
クロック・
イネーブル
addressstall
wren
ライト・イネーブル
outclocken
inclocken
D
Q
ENA
inclock
ライト・
パルス・
ジェネレータ
outclock
図 8-16 の注:
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモリ
の内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
(2) MultiTrack インタコネクトの詳細については、「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II デ
バイス・ファミリ・データシート」を参照してください。
リード / ライト・クロック・モード
Cyclone II メモリ・ブロックには、シンプル・デュアル・ポート・メモリ
用のリード / ライト・クロック・モードを実装できます。ライト・クロッ
クは、ブロックのデータ入力、ライト・アドレス、およびライト・イネー
ブル信号を制御します。リード・クロックは、データ出力、リード・ア
ドレス、およびリード・イネーブル信号を制御します。メモリ・ブロッ
クは、リードおよびライト側のレジスタに対して、各クロックの独立し
たクロック・イネーブルをサポートします。このモードは、レジスタに
対する非同期クリア信号はサポートしません。図 8-17 に、リード / ライ
ト・クロック・モードのメモリ・ブロックを示します。
8–22
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Cyclone II メモリ・ブロック
図 8-17. Cyclone II リード / ライト・クロック・モード
注 (1)
6つのLABロウ・
クロック
メモリ・ブロック
6
data[ ]
D
Q
データ入力
Q
リード・アドレス
ENA
rdaddress[ ]
D
ENA
データ出力
byteena[ ]
D
Q
バイト・イネーブル
Q
ライト・アドレス
D
Q
MultiTrack
インタコネクトへ(2)
ENA
ENA
wraddress[ ]
D
ENA
rd_addressstall
リード・アドレス・
クロック・イネーブル
wr_addressstall
ライト・アドレス・
クロック・イネーブル
rden (1)
D
リード・イネーブル
Q
ENA
wren
ライト・イネーブル
rdclocken
wrclocken
D
ENA
wrclock
Q
ライト・
パルス・
ジェネレータ
rdclock
図 8-17 の注:
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモリ
の内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
(2) MultiTrack インタコネクトの詳細については、「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II デ
バイス・ファミリ・データシート」を参照してください。
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2005 年 2 月
8–23
Cyclone II デバイス・ハンドブック Volume 1
クロック・モード
シングル・クロック・モード
Cyclone II メモリ・ブロックは、トゥルー・デュアル・ポート、シンプ
ル・デュアル・ポート、およびシングル・ポート・メモリ用のシングル・
クロック・モードをサポートします。このモードでは、シングル・クロッ
クはクロック・イネーブルとともに、メモリ・ブロックのすべてのレジ
スタを制御します。このモードは、レジスタに対する非同期クリア信号
をサポートしません。図 8-18 から 8-20 に、トゥルー・デュアル・ポー
ト・モード、シンプル・デュアル・ポート・モード、およびシングル・
ポート・モードのそれぞれに対する、シングル・クロック・モードのメ
モリ・ブロックを示します。
8–24
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2005 年 2 月
Altera Corporation
2005 年 2 月
clock
enable
wren_a
addressstall_a
address_a[ ]
byteena_a[ ]
data_a[ ]
6
ENA
D
ENA
D
ENA
D
ENA
D
6つのLABロウ・クロック
Q
Q
Q
Q
ライト・
パルス・
ジェネレータ
Q
データ出力
q_a[ ]
B
データ入力
q_b[ ]
Q
データ出力
ライト/リード・
イネーブル
アドレス・
クロック・
イネーブルB
アドレスB
バイト・
イネーブルB
メモリ・ブロック
ライト/リード・
イネーブル
アドレス・
クロック・
イネーブルA
アドレスA
バイト・
イネーブルA
ENA
D
A
データ入力
D
ENA
ライト・
パルス・
ジェネレータ
Q
Q
Q
Q
ENA
D
ENA
D
ENA
D
ENA
D
6
wren_b
addressstall_b
address_b[ ]
byteena_b[ ]
data_b[ ]
Cyclone II メモリ・ブロック
図 8-18. トゥルー・デュアル・ポート・モードでの Cyclone II シングル・クロック・モード
注 (1)
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモ
図 8-18 の注:
リの内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
8–25
Cyclone II デバイス・ハンドブック Volume 1
クロック・モード
図 8-19. シンプル・デュアル・ポート・モードでの Cyclone II シングル・クロック・モード
注 (1)
6つのLABロウ・
クロック
メモリ・ブロック
6
data[ ]
D
Q
データ入力
Q
リード・アドレス
ENA
rdaddress[ ]
D
ENA
データ出力
byteena[ ]
D
Q
バイト・イネーブル
Q
ライト・アドレス
D
Q
MultiTrack
インタコネクトへ(2)
ENA
ENA
wraddress[ ]
D
ENA
rd_addressstall
リード・アドレス・
クロック・イネーブル
wr_addressstall
ライト・アドレス・
クロック・イネーブル
rden (1)
D
リード・イネーブル
Q
ENA
wren
ライト・イネーブル
enable
D
Q
ENA
clock
ライト・
パルス・
ジェネレータ
図 8-19 の注:
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反があると、メモリの内
容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
(2) MultiTrack インタコネクトの詳細については、「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II デ
バイス・ファミリ・データシート」を参照してください。
8–26
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
Cyclone II メモリ・ブロック
図 8-20. シングル・ポート・モードでの Cyclone II シングル・クロック・モード
注 (1)
6つのLABロウ・
クロック
メモリ・ブロック
6
data[ ]
D
Q
データ入力
Q
アドレス
ENA
address[ ]
D
ENA
データ出力
byteena[ ]
D
バイト・イネーブル
Q
D
Q
MultiTrack
インタコネクトへ(2)
ENA
ENA
アドレス・
クロック・
イネーブル
addressstall
wren
ライト・イネーブル
enable
clock
D
Q
ENA
ライト・
パルス・
ジェネレータ
図 8-20 の注:
(1) メモリ・ブロック・アドレス・レジスタに対するセットアップまたはホールド・タイム違反が発生すると、メモリ
の内容が化ける可能性があります。これはリードおよびライトの両方の動作に当てはまります。
(2) MultiTrack インタコネクトの詳細については、「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II デ
バイス・ファミリ・データシート」を参照してください。
パワー・アップ条件およびメモリ初期化
Cyclone II メモリ・ブロック出力は、出力レジスタが使用されるかバイ
パスされるかに関係なく、パワー・アップ時には常にゼロになります。
MIF がメモリ・ブロックの内容をプリロードした場合でも、出力はパ
ワー・アップ時にクリアされます。例えば、アドレス 0 が事前に FF に
初期化された場合、M4K ブロックの出力はパワー・アップ時に 00 にな
ります。パワー・アップ後にアドレス 0 から読み出すと、事前に初期化
された値の FF が出力されます。
Altera Corporation
2005 年 2 月
8–27
Cyclone II デバイス・ハンドブック Volume 1
同一アドレスでのライト中リード動作
同一アドレス
でのライト中
リード動作
「同一ポートに対するライト中リード・モード」および「混合ポートに対
するライト中リード・モード」のセクションでは、あるアドレスへの書
き込み動作中に同じアドレスから読み出す場合の各種 RAM コンフィ
ギュレーションの機能について説明します。ライト中リード動作のデー
タ・フローには、同一ポートに対するフローと混合ポートに対するフロー
の 2 つがあります。図 8-21 に、これらのフローの相違点を示します。
図 8-21.Cyclone II のライト中リード・データ・フロー
ポートAの
データ入力
ポートBの
データ入力
混合ポートの
データ・フロー
同一ポートの
データ・フロー
ポートAの
データ出力
ポートBの
データ出力
同一ポートに対するライト中リード・モード
シングル・ポート RAM またはトゥルー・デュアル・ポート RAM の同
一ポートに対するライト中リード動作の場合、新しいデータが書き込ま
れたのと同一クロック・サイクルの立ち上がりエッジでそのデータが読
み出されます。図 8-22 に、機能波形サンプルを示します。トゥルー・
デュアル・ポート RAM モードでバイト・イネーブルを使用する場合、
同一ポート上のマスクされたバイトに対する出力は未知になります(8–6
ページの図 8-2 を参照)。マスクされていないバイトは、図 8-22 に示す
とおり読み出されます。
8–28
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2005 年 2 月
Cyclone II メモリ・ブロック
図 8-22.Cyclone IIの同一ポートに対するライト中リード機能
注(1)
inclock
A
データ
B
wren
q 古い
A
図 8-22 の注:
(1)
出力はラッチされません。
混合ポートに対するライト中リード・モード
このモードは、RAM がシンプルまたはトゥルー・デュアル・ポート・
モードのときに、1 つのポートでは読み出しを行い、別のポートでは同
一クロックで同じアドレス位置に書き込みを行う場合に使用します。同
一ポートに書き込みと同時に読み出しを行った場合、メモリ・ブロック
は指定されたアドレスの古いデータを出力します。図 8-23 に、機能波形
のサンプルを示します。ここで、2 つのポートのアドレスは同じです。こ
の図では、出力がラッチされないものと仮定しています。
図 8-23.Cyclone IIの混合ポートに対するライト中リード機能
注(1)
inclock
address_a and
address_b
data_a
アドレスQ
A
B
wren_a
wren_b
q_b
古い
A
B
図 8-23 の注:
(1)
出力はラッチされません。
デュアル・ポート RAM で 2 つの異なるポートが使用される場合、混合
ポートに対するライト中リードはサポートされません。混合ポートに対
するライト中リード動作の間、出力の値は未知です。
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2005 年 2 月
8–29
Cyclone II デバイス・ハンドブック Volume 1
まとめ
まとめ
Cyclone II デバイスの M4K メモリ構造は、高いメモリ帯域幅を備えた柔
軟なメモリ・アーキテクチャを提供します。このアーキテクチャは、さ
まざまなメモリ・モード、バイト・イネーブル、パリティ・ビット・ス
トレージ、アドレス・クロック・イネーブル、混合クロック・モード、
シフト・レジスタ・モード、混合ポート幅のサポート、トゥルー・デュ
アル・ポート・モードなどの機能によって、FPGA デザインでの多様な
メモリ・アプリケーションの要件に対応します。
8–30
Cyclone II デバイス・ハンドブック Volume 1
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2005 年 2 月
9. 外部メモリ・インタフェース
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51009-1.1
はじめに
ボード・デザインを複雑化しないでシステム性能を向上させたい場合、
データ帯域幅の改善がデザインにおける重要な検討事項となります。従
来、システムのデータ帯域幅を 2 倍にするには、システム周波数を 2 倍に
するか、データ I/O ピンの数を 2 倍にする必要がありました。どちらの
方法も、全体的なシステム・デザインが複雑になり、I/O ピン数が増加す
るため、好ましいものではありません。DDR(Double Data Rate)I/O ピ
ンを使用してデータを送受信すれば、I/O 数を少数に抑えながらデータ帯
域幅を 2 倍にすることができます。DDR アーキテクチャはクロックの両
方のエッジを使用してデータを送信するため、I/O ピン数を増やすことな
く、同じクロック・スピードを使用する SDR(Single Data Rate)アーキ
テクチャの 2 倍のレートにデータ送信を高速化します。ネットワーキン
グ、通信、ストレージ、画像処理など、高速データ伝送が要求される広範
なアプリケーションで、DDR 送信を使用することが必要です。
Cyclone™ II デバイスは、SDR SDRAM、DDR SDRAM、DDR2 SDRAM、
QDRII SRAM など、多様な外部メモリ・インタフェースをサポートして
います。専用のクロック遅延コントロール回路によって、Cyclone II デバ
DDR および DDR2 SDRAM デバイスの場合は最大 167 MHz/333
イスは、
Mbps、
QDRII SRAM デバイスの場合は最大 167 MHz/667 Mbps のクロッ
ク・スピードで、外部メモリ・デバイスとインタフェースできます。
Cyclone II デバイスは SDR SDRAM もサポートしていますが、この章で
は Cyclone II デバイスで利用可能なハードウェア機能を使用した DDR
I/O インタフェースの実装に的を絞り、各メモリ規格で Cyclone II 機能
を使用する方法について簡単に説明します。
外部メモリ・
インタフェース
規格
以下のセクションでは、Cyclone II デバイスの外部メモリ・インタフェー
ス機能の使用方法について説明します。
DDR および DDR2 SDRAM
DDR SDRAM とは、2 倍のクロック・スピードでデータを送受信するメ
モリ・アーキテクチャです。これらのデバイスは、クロック信号の立ち
上がりエッジと立ち下がりエッジの両方でデータを転送します。DDR2
SDRAM は、DDR SDRAM アーキテクチャをベースにした第 2 世代のメ
モリで、最大 533 Mbps のデータ転送レートが可能です。Cyclone II デ
バイスは、最大 333 Mbps のレートで DDR および DDR2 SDRAM をサ
ポートします。
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2004 年 11 月
9–1
外部メモリ・インタフェース規格
インタフェース・ピン
DDR および DDR2 SDRAM デバイスは、データ(DQ)、データ・スト
ローブ(DQS)、クロック、コマンド、アドレス・ピンなどのインタ
フェース・ピンを使用して、メモリ・コントローラと通信します。デー
タをクロックの正エッジと負エッジで転送することによって、データは
システム・クロック・レートの 2 倍のレートで送信およびキャプチャさ
れます。コマンドとアドレスは、クロックの 1 つのアクティブな(正の)
エッジのみを使用します。
DDR SDRAM はシングル・エンドのデータ・ストローブ DQS を使用し
ますが、DDR2 SDRAM には差動データ・ストローブ DQS および DQS#
を使用するオプションが用意されています。Cyclone II デバイスは、
DDR2 SDRAM インタフェースに対しては、オプションの差動データ・
ストローブは使用しません。クロック遅延コントロール回路でシフトさ
れた DQS 信号のみがデータをキャプチャするため、DDR2 SDRAM メモ
リの DQS# ピンは接続しないでおくことができます。DDR および DDR2
SDRAM×16 デバイスは 2 本の DQS ピンを使用し、各 DQS ピンは 8 本
の DQ ピンに関連付けられています。ただし、これは Cyclone II デバイ
スの ×16/×18 モードと同じではありません。Cyclone II デバイスは、2
組のピンを ×8 モードで使用するようにコンフィギュレーションする必
要があります。同様に、×72 メモリ・モジュールで 9 本の DQS ピンを使
用し、各 DQS ピンが 8 本の DQ ピンに関連付けられている場合は、
Cyclone II デバイスを、×8 モードで 9 組の DQS/DQ グループを使用す
るようにコンフィギュレーションする必要があります。
Cyclone II ピン・テーブルに示すように、メモリ・デバイスの DQ ピン
と DQS ピンをそれぞれ Cyclone II の DQ ピンと DQS ピンに接続します。
また、DDR および DDR2 SDRAM は、書き込みにアクティブ High の
データ・マスク(DM)ピンを使用します。DM ピンは事前に Cyclone II
デバイスのピン配置に割り当てられており、これらが優先ピンとなりま
す。ただし、メモリ・デバイスの DM ピンを、FPGA の DQ ピンと同じ
バンクの Cyclone II I/O ピンのいずれかに接続することは可能です。
DQS/DQ グループごとに 1 本の DM ピンがあります。
DDR または DDR2
SDRAM デバイスが ECC をサポートする場合、デザインは ECC ピンに
DQS/DQ グループを余分に使用します。
いずれのユーザ I/O ピンもコマンドおよびアドレスに使用できます。メ
モリ・デバイスでは、コマンド・ピンとアドレス・ピンのセットアップ・
タイムとホールド・タイムは対称になっているため、これらの信号は場合
によってはシステム・クロックの負エッジから生成する必要があります。
9–2
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
外部メモリ・インタフェース
SDRAM デバイスへのクロックには、CK と CK# の名前が付いています。
ユーザ I/O ピンのいずれかを DDR レジスタを介して使用し、DDR
SDRAM または DDR2 SDRAM デバイスの tDQSS 要件に適合する CK 信号
および CK# 信号を生成します。メモリ・デバイスの tDQSS は、ライト DQS
信号の正エッジが、DDR SDRAM および DDR2 SDRAM クロック入力の
正エッジの 25% 以内であることが必要です。CK 信号と CK# 信号の間に
厳密なスキュー要件があるため、隣接するピンを使用してクロック・ペ
アを生成します。VCC に接続されたバッファ・ピンとグランドに接続さ
れたピンでペアを囲み、他の信号からの雑音余裕度を向上させます。
リードおよびライト動作
メモリから読み出すときに、DDR および DDR2 SDRAM デバイスは、
データ・ストローブにエッジを揃えたデータを送出します。データを正
しく読み出すには、データ・ストローブを FPGA 内部でデータの中央に
揃える必要があります。Cyclone II デバイスは、データ・ストローブを
データ・ウィンドウの中央にシフトするクロック遅延コントロール回路
を備えています。図 9-1 に、B2(burst-of-two)動作でメモリがデータと
データ・ストローブを送出する方法を示します。
図 9-1. LE で中央に揃えた DQS 信号の例
DQSピンから
レジスタまでの遅延(1)
FPGAピン
でのDQS
プリアンブル
ポストアンブル
FPGAピン
でのDQ
LEレジスタ
でのDQS
90˚
LEレジスタ
でのDQ
DQピンから
レジスタまでの遅延(1)
図 9-1 の注:
(1) DQS ピンおよび DQ ピンからレジスタまでの遅延は同じではありません。
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9–3
Cyclone II デバイス・ハンドブック Volume 1
外部メモリ・インタフェース規格
DDR または DDR2 SDRAM デバイスへのライト動作中に、FPGA はデー
タ・ストローブをデータの中央に揃えてメモリに送出する必要性があり
ます。Cyclone II デバイスは、これを実現するために PLL を使用して
データ・ストローブのための 0°位相シフトのシステム・クロックとデー
タ・ピンに対する –90°位相シフトのライト・クロックを生成し、データ・
ストローブを中央に配置します。図 9-2 に、B2(burst-of-two)ライト時
におけるデータとデータ・ストローブとの関係の例を示します。
図 9-2. DDR および DDR2 SDRAM ライト時における DQ と DQS の関係
FPGAピン
でのDQS
FPGAピン
でのDQ
QDRII SRAM
QDRII SRAM は第 2 世代の QDR SRAM デバイスです。QDRII SRAM デ
バイスは、1 クロック・サイクルあたり 4 ワードを転送でき、次世代通
信システムの設計者の要求に応えます。QDRII SRAM デバイスは、リー
ドとライトの同時実行、ゼロ・レイテンシ、およびデータ・スループッ
トの増大を実現し、同じアドレス位置への同時アクセスを可能にします。
インタフェース・ピン
QDRII SRAM デバイスは、2 つの独立した単一方向のデータ・ポートを
リードおよびライト動作に使用し、シングル・データ・レート・デバイ
スと比較して 4 倍のデータ転送を可能にします。QDRII SRAM デバイス
は、リードおよびライト動作に共通のコントロール・ラインとアドレス・
ラインを使用します。図 9-3 に、QDRII SRAM B2 アーキテクチャのブ
ロック図を示します。
9–4
Cyclone II デバイス・ハンドブック Volume 1
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外部メモリ・インタフェース
図 9-3. QDRII SRAM B2 アーキテクチャのブロック図
ディスクリートQDRII SRAMデバイス
18
A
2
BWSn
ライト・
ポート
WPSn
18
36
256K×18
メモリ・
アレイ
256K×18
メモリ・
アレイ
36
リード・
ポート
C、Cn
(オプション)
RPSn
18
D
Q
データ
データ
CQ, CQn
2
2
K, Kn
VREF
コントロール・
ロジック
QDRII SRAM B2 デバイスは、クロックの立ち上がりエッジ上でリード・
アドレスを、クロックの立ち下がりエッジ上でライト・アドレスをサン
プリングします。QDRII SRAM B4(burst-of-four)デバイスは、クロッ
クの立ち上がりエッジ上でリード・アドレスとライト・アドレスの両方
をサンプリングします。メモリ・デバイスの Q ポート(リード・デー
タ)は、Cyclone II DQ ピンに接続します。Cyclone II デバイスのトップ
およびボトム I/O バンクにあるユーザ I/O ピンはいずれも、D ポート
(ライト・データ)、コマンド、およびアドレスに使用できます。スキュー
を最小にするために DQ ピンは事前に割り当てられているため、アルテ
ラは D ポート(ライト・データ)を Cyclone II DQ ピンに接続して、性
能を最大限に高めることを推奨しています。
QDRII SRAM デバイスは、以下のクロック信号を使用します。
■
入力クロック K および Kn
オプションの出力クロック C および Cn
■ エコー・クロック CQ および CQn
■
クロック Cn、Kn、および CQn は、それぞれクロック C、K、および CQ
の論理補数です。クロック C、Cn、K、および Kn は、QDRII SRAM へ
の入力、クロック CQ および CQn は QDRII SRAM からの出力です。
Cyclone II デバイスは、QDRII SRAM のインタフェースに、シングル・
クロック・モードを使用します。K および Kn クロックはリード動作と
ライト動作の両方に使用され、C および Cn クロックは使用されません。
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9–5
Cyclone II デバイス・ハンドブック Volume 1
外部メモリ・インタフェース規格
C、Cn、K、および Kn クロックは、DDR レジスタを介して任意の I/O
レジスタを使用して生成することができます。K 信号と Kn 信号の間に
厳密なスキュー要件があるため、隣接するピンを使用してクロック・ペ
アを生成します。VCC に接続されたバッファ・ピンとグランドに接続さ
れたピンでペアを囲み、他の信号からの雑音余裕度を向上させます。
Cyclone II デバイスでは、別の DQS ピンが QDRII SRAM メモリ・イン
タフェースの CQn ピンを実装します。これらのピンは、ピン・テーブ
ルで DQS/CQ# で表されます。CQ ピンおよび CQn ピンは、同じ DQ グ
ループの Cyclone II DQS/CQ ピンおよび DQS/CQ# ピンにそれぞれ接
続します。DQS/CQ および DQS/CQ# は、双方向ピンとしてコンフィ
ギュレーションしなければなりません。ただし、CQ ピンおよび CQn ピ
ンは、メモリ・デバイスからの出力専用ピンなので、Cyclone II デバイ
スの QDRII SRAM メモリ・インタフェースでは、DQS/CQ および
DQS/CQ# 出力イネーブルをグランドに接続する必要があります。メモ
リ・デバイスから供給されるデータをキャプチャするには、シフトされ
た CQ 信号をレジスタ CI および入力レジスタ AI に接続します。シフト
された CQn を入力レジスタ BI に接続します。図 9-4 に、QDRII SRAM
リード用の CQ および CQn の接続を示します。
図 9-4. QDRII SRAM リード用の CQ および CQn の接続
dataout_l
LE
レジスタ
sync_reg_l
dataout_h
LE
レジスタ
DQ
LE
レジスタ
入力レジスタA I
LE
レジスタ
neg_reg_out
LE
レジスタ
t
sync_reg_h
レジスタC I
resynch_clk
9–6
Cyclone II デバイス・ハンドブック Volume 1
入力レジスタB I
DQS/CQ# (CQn)
クロック遅延
コントロール回路
t
DQS/CQ (CQ)
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外部メモリ・インタフェース
リードおよびライト動作
図 9-5 に、リード中のメモリ・ピンにおける QDRII SRAM デバイスの
データとクロックとの関係を示します。QDRII SRAM デバイスは、マル
チ・クロック・モードではリード・クロック C または Cn、シングル・
クロック・モードでは入力クロック K または Kn の各立ち上がりエッジ
から tCO 時間内にデータを送出します。データは、マルチ・クロック・
モードではリード・クロック C または Cn、シングル・クロック・モー
ドでは入力クロック K または Kn の各立ち上がりエッジから tDOH 時間
が経過するまで有効です。CQ クロックおよび CQn クロックは、リー
ド・データ信号にエッジが揃えられます。これらのクロックは Cyclone II
デバイスでは、データ・キャプチャ用のリード・データを伴います。
図 9-5. QDRII SRAM レポート時のデータとクロックの関係
C/K
Cn/Kn
tCO (2)
tCO (2)
QA
Q
tCLZ (3)
QA + 1
tDOH (2)
QA + 2
QA + 3
tCHZ (3)
CQ
tCQD (4)
CQn
tCCQO (5)
tCQOH (4)
tCQD (4)
図 9-5 の注:
(1)
(2)
(3)
(4)
(5)
タイミング・パラメータの専門用語は、CY7C1313V18 用 Cypress QDRII SRAM データ・シートに基づきます。
tCO はデータのクロック−出力タイム、tDOH はバースト間のデータ出力ホールド・タイムです。
tCLZ および tCHZ は、それぞれバス・ターンオン・タイムおよびターンオフ・タイムです。
tCQD は CQn エッジとデータ・エッジ間のスキューです。
tCCQO および tCQOH は、C または Cn クロック(あるいはシングル・クロック・モードでの K または Kn クロック)
と CQ または CQn クロック間のスキュー測定値です。
QDRII SRAM デバイスに書き込むとき、ライト・クロックは、K クロッ
クがライト・クロックから 90°シフトされている間にデータを生成し、中
央揃えに構成します。
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9–7
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II DDR メモリ・サポートの概要
Cyclone II
DDR メモリ・
サポートの概要
表 9–1 に Cyclone II デバイスでサポートされる外部メモリ・インタフェー
スを示します。
表 9–1. Cyclone II デバイスの外部メモリ・インタフェースのサポート
標準 I/O 規格
メモリ規格
DDR SDRAM
DDR2 SDRAM
QDRII SRAM (4)
最大バス幅
注 (1)
サポートされる サポートされる
最大クロック・
最大データ・
レート(MHz) レート(Mbps)
SSTL-2 class I (2)
72
167
333 (1)
SSTL-2 class II (2)
72
133
267 (1)
SSTL-18 class I (2)
72
167
333 (1)
SSTL-18 class II (3)
72
125
250 (1)
1.8-V HSTL class I (2)
36
167
667 (1)
1.8-V HSTL class II (3)
36
100
400 (1)
表 9–1 の注:
(1)
(2)
(3)
(4)
このデータ・レートは、クロック遅延コントロール回路を使用するデザイン用です。
これらの標準 I/O 規格は、Cyclone II デバイスのすべての I/O バンクでサポートされます。
これらの標準 I/O 規格は、Cyclone II デバイスのトップおよびボトムにある I/O バンクでのみサポートされます。
最高性能を実現するには、I/O ドライブ能力に優れた 1.8 V HSTL 標準 I/O 規格を使用することを推奨します。
QDRII SRAM デバイスは、1.5 V HSTL 標準 I/O 規格もサポートします。
Cyclone II デバイスは、着信した DQS 信号をシフトしてデータ・ウィン
ドウの中央に配置するクロック遅延コントロール回路を備えた DDR
SDRAM で使用される、データ・ストローブまたはリード・クロック信
号(DQS)をサポートします。DDR 動作を実現するために、内部ロジッ
ク・エレメント(LE)レジスタを使用して、DDR 入力および出力レジ
スタが実装されます。Quartus® II 開発ソフトウェアの altdqs および
altdq メガファンクションを使用して、それぞれ DQS および DQ 信号
に使用される DDR レジスタを実装する必要があります。
DDR メモリ・
インタフェー
ス・ピン
Cyclone II デバイスは、外部メモリのインタフェースにデータ(DQ)、
データ・ストローブ(DQS)、およびクロック・ピンを使用します。図
9-6 に ×8/×9 モードの DQ および DQS ピンを示します。
9–8
Cyclone II デバイス・ハンドブック Volume 1
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外部メモリ・インタフェース
×9 モードでの DQ および DQS グループ
図 9-6. Cyclone II デバイスの ×8/×
DQࡇࡦ
DQSࡇࡦ㧔㧕
DQࡇࡦ
注 (1)、(3)
DMࡇࡦ
図 9-6 の注:
(1) 各 DQ グループは、1 本の DQS ピン、1 本の DM ピン、および最大 9 本の DQ ピンで構成されます。
(2) QDRII メモリ・インタフェースの場合、その他の DQS ピンで CQn ピンを実装します。これらのピンは、ピン・テー
ブルで DQS/CQ# で表されます。
(3) これは理想的なピン・レイアウトです。実際のピン・レイアウトについては、「Cyclone II デバイス・ハンドブッ
ク Volume 1」の「PCB レイアウトのガイドライン」のセクションのピン・テーブルを参照してください。
データおよびデータ・ストローブ・ピン
DDR メモリ・インタフェース用の Cyclone II データ・ピンは、DQ ピン
と呼ばれます。Cyclone II デバイスは、双方向のデータ・ストローブまた
は単一方向のリード・クロックのいずれかを使用できます。外部メモリ・
インタフェースに応じて、メモリ・デバイスのリード・データ・ストロー
ブまたはリード・クロックのいずれかが DQS ピンに供給されます。
Cyclone IIデバイスでは、
すべてのI/OバンクがDDRおよびDDR2 SDRAM、
QDRII SRAM メモリを最大 167 MHz でサポートします。すべての I/O バ
ンクは、×8/×9 または ×16/×18 の DQ バス・モードで DQS 信号をサポー
トします。Cyclone II デバイスは、双方向のデータ・ストローブまたは単
一方向のリード・クロックのいずれかをサポートできます。
×8 および ×16 モードでは、1 本の DQS ピンでグループ内のそれぞれ最大 8
本または 16 本の DQ ピンをドライブします。×9 および ×18 モードでは、
DQS ピンのペア(CQ および CQ#)が、グループ内の最大 9 本または 18
本の DQ ピンをドライブし、1 つまたは 2 つのパリティ・ビットと対応
するデータ・ビットをサポートします。パリティ・ビットまたはいずれ
かのデータ・ビットを使用しない場合、余分な DQ ピンは通常のユーザ
I/O ピンとして使用できます。×9 および ×18 モードは、QDRII メモリ・
インタフェースをサポートするために使用されます。表 9–2 に、各
Cyclone II の 集 積 度 / パ ッ ケ ー ジ の 組 み 合 わ せ で サ ポ ー ト さ れ る
DQS/DQ グループの数を示します。
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9–9
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
表 9–2. Cyclone II の DQS & DQ バス・モードのサポート
デバイス
EP2C5
パッケージ
EP2C20
EP2C35
EP2C50
EP2C70
× 8 モードの
グループ数
×9 モードの
グループ数 (5)
× 16 モードの
グループ数
× 18 モードの
グループ数 (5)
3
3
0
0
144 ピン TQFP (2)
7 (3)
4
3
3
3
3
0
0
208 ピン PQFP
7 (3)
4
3
3
256 ピン FineLine BGA®
8 (3)
4
4
4
256 ピン FineLine BGA
8
4
4
4
484 ピン FineLine BGA
16 (4)
8
8
8
484 ピン FineLine BGA
16 (4)
8
8
8
672 ピン FineLine BGA
20 (4)
8
8
8
484 ピン FineLine BGA
16 (4)
8
8
8
672 ピン FineLine BGA
20 (4)
8
8
8
672 ピン FineLine BGA
20 (4)
8
8
8
896 ピン FineLine BGA
20 (4)
8
8
8
208 ピン PQFP
EP2C8
注 (1)
144 ピン TQFP (2)
表 9–2 の注:
(1)
(2)
(3)
(4)
(5)
値は暫定仕様です。
144 ピン TQFP パッケージの EP2C5 および EP2C8 デバイスには、I/O バンク 1 に DQ ピン・グループがありません。
利用可能なクロック・リソースに制限があるため、実装できる DQ/DQS グループは合計で 6 つのみです。
利用可能なクロック・リソースに制限があるため、実装できる DQ/DQS グループは合計で 14 のみです。
×9 DQS/DQ グループは ×8 DQS/DQ グループとしても使用されます。×18 DQS/DQ グループは ×16 DQS/DQ グ
ループとしても使用されます。
Cyclone II ピン・テーブルにおいて、DQS ピンは EP2C5 および EP2C8
デバイスに対しては DQS[1..0]T、DQS[1..0]B、DQS[1..0]L、およ
び DQS[1..]R、これより大規模なデバイスに対しては DQS[5..0]T、
DQS[5..0]B、DQS[5..0]L、および DQS[5..0]R として記載されてい
ます。T はデバイスのトップのピン、B はデバイスのボトムのピン、L は
デバイスの左サイドのピン、R はデバイスの右サイドのピンを示します。
対応する DQ ピンは DQ[5..0]T[8..0] として記載されています。こ
こで、[5..0] はピンが属する DQS グループを示します。
Cyclone II のピン構成では、9 本の DQ ピンからなる DQ グループは、対応
する DQS ピンを使用した ×8 モードでも使用され、未使用の DQ ピンは通
常の I/O ピンとして使用できます。18 本の DQ ピンからなる DQ グルー
プは、対応する DQS ピンを使用した ×16 モードでも使用され、未使用の 2
DQ1T[8..0]
本の DQ ピンは通常の I/O ピンとして使用できます。
例えば、
は、DQS1T とともに使用する場合は、×8 モードで使用できます。残りの
未使用の DQ ピン DQ1T8 は、通常の I/O ピンとして利用可能です。
9–10
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
外部メモリ・インタフェース
DQ ピンまたは DQS ピンとして使用しない場合、これらのピンは通常の
I/O ピンとして利用できます。表 9–3 に、各 Cyclone II デバイス集積度
において、各 I/O バンクでサポートされる DQS ピン数を示します。
表 9–3. 各 I/O バンクおよび各デバイスで利用可能な DQS ピン数
注 (1)
トップ I/O バンク
ボトム I/O バンク
左 I/O バンク
右 I/O バンク
EP2C5、EP2C8
DQS[1..0]T
DQS[1..0]B
DQS[1..0]L
DQS[1..0]R
EP2C20、EP2C35、
EP2C50、EP2C70
DQS[5..0]B
DQS[5..0]T
DQS[3..0]L
DQS[3..0]R
デバイス
表 9–3 の注:
(1) 値は暫定仕様です。
DQ ピンの番号体系は ×8/×9 モードに基づきます。EP2C5 および EP2C8
の I/O バンクには、×8 モードの DQS/DQ グループが最大 8 つ、または
×9 モードの DQS/DQ グループが最大 4 つ存在します。これより大きなデ
バイスでは、×8 モードの DQS/DQ グループが最大 20、または ×9 モー
ドの DQS/DQ グループが最大 8 つ存在します。大型 Cyclone II デバイ
スでは、×8 モードの DQS/DQ グループを最大 20 利用できますが、
Cyclone II デバイスで利用可能なクロック・リソースには制限があるた
め、外部メモリ・インタフェースに利用できるのは 16 の DQS/DQ グ
ループのみです。DQS 信号の供給には、合計 16 のグローバル・クロッ
ク・バスが利用できますが、これらのうち 2 つは既に、–90°のライト・
クロックおよびシステム・クロックを外部メモリ・デバイスに供給する
ために使用されています。これによって、グローバル・クロック・リソー
スは、DQS 信号を供給するための 14 のグローバル・クロック・バスに
減少します。着信した DQS 信号は、すべてクロック・コントロール・ブ
ロックに供給され、次にグローバル・クロック・バスに送られて、DDR
LE レジスタをクロック駆動します。EP2C5 および EP2C8 デバイスの場
合、DQS 信号はクロック・コントロール・ブロックに直接供給されま
す。これより大型の Cyclone II デバイスの場合、コーナ DQS 信号は多
重化された後でクロック・コントロール・ブロックに供給されます。コー
ナ DQS ピンを DDR 実装に使用すると、メモリ・インタフェースの性能
が低下します。クロック・コントロール・ブロックは、多数の入力クロッ
ク・ソース(この場合は、PLL クロック出力または DQS ピン)からグ
ローバル・クロック・バスにドライブするソースを選択するために使用
されます。図 9-7 に、EP2C20 から EP2C70 までのデバイスのコーナ DQS
信号のマッピングを示します。
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2004 年 11 月
9–11
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
図 9-7. EP2C20 から EP2C70 までのデバイスのコーナ DQS 信号のマッピング
DQS1T
DQS0T
DQS[5..2]T
4
PLL 3
PLL 2
DQS2R
DQS2L
(2)
(2)
4
クロック・
コントロール・
ブロック(1)
グローバル・
クロック・
バス
DQS0L
4
DQS1R
16
16
16
16
DQS0R
DQS1L
クロック・
コントロール・
ブロック(1)
4
グローバル・
クロック・
バス
(2)
4
(2)
DQS3L
DQS3R
PLL 1
PLL 4
4
DQS1B
DQS[5..2]B
DQS0B
図 9-7 の注:
(1) 各サイドに 4 つのクロック・コントロール・ブロックがあります。
(2) 同時にクロック・コントロール・ブロックに信号を供給できるのは、各コーナにあるコーナ DQS ピンのいずれか
1 本のみです。その他の DQS ピンは、汎用 I/O ピンとして使用できます。
例えば、Cyclone II デバイスに 72 ビット幅の SDRAM メモリ・インタ
フェースを実装するには、トップ I/O バンクに 5 つの DQS/DQ グルー
プ、ボトム I/O バンクに 4 つの DQS/DQ グループ(またはその逆)を
使用します。この場合、DQS0T または DQS1T を 5 番目の DQS 信号と
して使用すると、DQS2R または DQS2L ピンは通常の I/O ピンとなり、
メモリ・インタフェースで DQS 信号に対しては利用できなくなります。
グローバル・クロック・ネットワークの詳細については、
「Cyclone II デ
バイス・ハンドブック」の「Cyclone II アーキテクチャ」の章にある「グ
ローバル・クロック・ネットワークおよび PLL」の項を参照してください。
9–12
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
外部メモリ・インタフェース
DQ ピンと DQS ピンをデバイスのすべての I/O バンク上で、双方向 DDR
ピンとしてコンフィギュレーションする必要があります。DQ パスと
DQS パスをコンフィギュレーションするには、それぞれ altdq および
altdqs メガファンクションを使用します。DQ ピンまたは DQS ピンを
単に入力として使用する場合、例えば DQ と DQS が単一方向のリード・
データおよびリード・クロックとなる QDRII メモリ・インタフェースで
は、DQ ピンまたは DQS ピンの出力イネーブルをグランドに設定しま
す。詳細については、このハンドブックの 9–4 ページの「QDRII SRAM」
のセクションを参照してください。
クロック、コマンド、およびアドレス・ピン
デバイスのすべての I/O バンク(外部メモリの標準 I/O 規格をサポート
する I/O バンク)における任意のユーザ I/O ピンを使用して、メモリ・
デバイスへのクロック、コマンド、およびアドレス信号を生成すること
ができます。
パリティ、DM、および ECC ピン
どの DQ ピンも Cyclone II デバイスのパリティ・ピンに使用できます。
Cyclone II デバイスは、
×8/×9 および ×16/×18 モードでパリティをサポー
トします。データ・ピンの 8 ビットごとに 1 つのパリティ・ビットを利
用できます。
DDR SDRAM および DDR2 SDRAM デバイスに書き込むときは、デー
タ・マスク(DM)ピンが必要です。DM ピンの Low 信号は書き込みが
有効であることを示します。DM 信号が High の場合は、メモリが DQ
信号をマスクします。Cyclone II デバイスでは、DM ピンは事前にデバ
イス・ピン配列に割り当てられており、これらが優先ピンとなります。
DQS および DQ 信号の各グループには DM ピンが必要です。DQ 出力信
号と同様に、DM 信号は –90°シフトされたクロックによってドライブさ
れます。
一部の DDR SDRAM および DDR2 SDRAM デバイスは、誤り訂正コー
ディング(ECC)またはパリティをサポートしています。パリティ・ビッ
ト・チェックはエラーを検出する方法ですが、エラーを訂正する機能は
ありません。ECC はデータ伝送でエラーを検出して自動的に訂正しま
す。72 ビット DDR SDRAM には、64 本のデータ・ピンに加えて 8 本の
ECC ピンがあります。DDR および DDR2 SDRAM ECC ピンは、Cyclone II
デバイスの DQS/DQ グループに接続します。メモリ・コントローラは、
ECC データをエンコードおよびデコードするために余分なロジックを
必要とします。
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2004 年 11 月
9–13
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
PLL(Phase-Locked-Loop)
Cyclone II の I/O バンクを使用して DDR メモリにインタフェースする
場合は、システム・クロックとライト・クロックを生成するために、2
つの出力を持つ PLL が最低 1 つ必要です。システム・クロックは、DQS
ライト信号、コマンド、およびアドレスを生成します。ライト・クロッ
クは、システム・クロックから –90°シフトされ、書き込み中に DQ 信号
を生成します。
クロック遅延コントロール
各 DQS ピン上のクロック遅延コントロール回路によって、着信した DQS
信号をそれらに対応する DQ データ信号のウィンドウ内で中央に揃える
位相シフトが可能になります。位相シフトされた DQS 信号はグローバ
ル・クロック・ネットワークをドライブします。次に、このグローバル
DQS 信号は、内部 LE レジスタ上で DQ 信号をクロックします。クロッ
ク遅延コントロール回路は、DQS 信号が入力クロックまたはストローブ
として機能するリード動作中に使用されます。
図 9-8 に、I/O ピンから専用回路を通してロジック・アレイにインタ
フェースする DDR SDRAM を示します。
図 9-8. DDR SDRAM インタフェース
DQS
OE
DQ
OE
LE
レジスタ
LE
レジスタ
t
隣接するLAB LE
LE
レジスタ
LE
レジスタ
V CC
LE
レジスタ
GND
LE
レジスタ
clk
PLL
データA
LE
レジスタ
LE
レジスタ
データB
LE
レジスタ
LE
レジスタ
LE
レジスタ
LE
レジスタ
LE
レジスタ
クロック遅延
コントロール回路
en/dis
-90°シフトされたclk
クロック・
コントロール・
ブロック
ENOUT
9–14
Cyclone II デバイス・ハンドブック Volume 1
グローバル・クロック
システム・クロックに
再同期化
ダイナミック・
イネーブル/
ディセーブル回路
ena_register_mode
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外部メモリ・インタフェース
9–3 ページの図 9-1 に、DQS 信号が 90°シフトされる例を示します。DQS
信号には、クロック遅延コントロール回路によって設定された 90°シフ
トの遅延と、クロック遅延コントロール回路から DQ LE レジスタへの
グローバル・クロック配線遅延が生じます。DQ 信号には、DQ ピンか
ら DQ LE レジスタへの配線遅延しか発生しません。DQS ピンから DQ
LE レジスタへの遅延は、必ずしも DQ ピンから DQ LE レジスタへの遅
延とは一致しません。したがって、この遅延の差を補償するようにクロッ
ク遅延コントロール回路を調整する必要があります。
DQS ポストアンブル
DDR および DDR2 SDRAM など、双方向リード・ストローブを使用する
外部メモリ・インタフェースの場合、DQS 信号は、ハイ・インピーダン
ス状態に入る前、またはハイ・インピーダンス状態から抜ける前に Low
になります(図 9-1 を参照)
。ハイ・インピーダンス直後に DQS が Low
になる状態をプリアンブルと呼び、ハイ・インピーダンス直前に DQS が
Low になる状態をポストアンブルと呼んでいます。DDR および DDR2
SDRAM のリードおよびライト動作の両方に対して、プリアンブルとポス
トアンブルが規定されています。Cyclone II デバイスまたは DDR/DDR2
SDRAM デバイスが DQ ピンおよび DQS ピンをドライブしない場合、信
号はハイ・インピーダンス状態になります。プルアップ抵抗は DQ と DQS
の両方を VTT(SSTL-2 の場合は 1.25 V、SSTL-18 の場合は 0.9 V)に終端
するため、ハイ・インピーダンス・ライン上の実効電圧は、1.25 V または
0.9 V のいずれかになります。SSTL-2 標準 I/O 規格の JEDEC JESD8-9 仕
様、および SSTL-18 標準 I/O 規格の JESD8-15A 仕様によると、この電圧
は不確定ロジック・レベルであり、入力バッファはこの電圧をロジック
High またはロジック Low のいずれにも解釈することができます。
DQS ラ
イン上にノイズが存在する場合、入力バッファはこのノイズを実際のスト
ローブ・エッジとして解釈する可能性があります。
DQS ポストアンブル回路は、リード・ポストアンブル時間の最後に DQS
ライン上にノイズが存在しても、データが消失しないことを保証します。
DQS ポストアンブル回路は、クロック・コントロール・ブロックの後方
に存在するダイナミックなイネーブル / ディセーブル回路です
(図 9-8 を
参照)
。DQS ポストアンブル回路がイネーブルされている場合、altdqs
メガファンクションのコンフィギュレーション中は、図 9-9 に示すよう
に、ena_register_mode ビットは、ENOUT 信号を直接供給してグロー
バル・クロックの出力を制御するように設定されます。
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2004 年 11 月
9–15
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
図 9-9. ダイナミック・イネーブル / ディセーブル回路
ena_register_mode
(DDRイネーブル)
ENOUT
(DDR SDRAM
コントローラから)
コントロール・
ロジック
グローバル・
クロック・バス
DQS
図 9-9 の注:
(1) DQS ポストアンブル回路がイネーブルされている場合、altdqs メガファンクションのコンフィギュレーション
中には、デバイスは赤色のパスを使用します。
最後の DQS 立ち下がりエッジを検出すると、DDR または DDR2 SDRAM
コントローラは、ENOUT 信号を送出して、グローバル・クロック・バス
に供給される DQS 信号をディセーブルします。これによって、リード・
ポストアンブル・タイムの最後に DQS 入力信号にグリッチが発生した
場合でも、DQ LE レジスタに影響を与えないことが保証されます(図 910 を参照)
。
図 9-10. ダイナミック・イネーブル / ディセーブル回路のコントロール・タイミング波形
DQS
ENOUT
グローバル・
クロック・バス
9–16
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
外部メモリ・インタフェース
シフトされた DQS 信号は次にグローバル・クロック・バスに供給され、
DQ ピンの LE 入力レジスタをクロック駆動します。また、この信号を
再同期化の目的でロジック・アレイに供給して、連続して動作するリー
ド・クロックを使用するメモリ・インタフェースにインタフェースする
ことも可能です。
DDR 入力レジスタ
Cyclone II デバイスでは、DDR 入力レジスタは、DDR 入力ピンに隣接
するロジック・アレイ・ブロック(LAB)内に配置される 5 個の内部 LE
レジスタで実装されます(図 9-11 を参照)。DDR データは、入力レジス
タ AI と入力レジスタ BI の最初の 2 個のレジスタに供給されます。入力
レジスタ BI は、クロックの立ち上がりエッジの間に現れる DDR データ
をキャプチャします。入力レジスタ AI は、クロックの立ち下がりエッ
ジの間に現れる DDR データをキャプチャします。レジスタ CI は、デー
タが再同期化レジスタに転送される前にデータを揃えます。
図 9-11. DDR 入力の実装
Cyclone IIにおけるDQR入力コンフィギュレーション
dataout_h
LE
レジスタ
DQ
LE
レジスタ
sync_reg_h
入力レジスタA I
neg_reg_out
dataout_l
resynch_clk
LE
レジスタ
LE
レジスタ
LE
レジスタ
sync_reg_l
レジスタCI
入力レジスタB I
クロック遅延
コントロール回路
反転および
遅延されたDQS
t
DQS
レジスタ sync_reg_h および sync_reg_l は、2 つのデータ・ストリー
ムを再同期化クロックの立ち上がりエッジに同期させます。図 9-12 に、
DDR 入力実装からの機能波形例を示します。
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2004 年 11 月
9–17
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
図 9-12. DDR 入力の機能波形
DQS
Delay_DQS
Q0
DQ
Q1
Output of
Input Register A I
Q2
Q3
Q3
Q1
Output of
Input Register B I
Q2
Q0
Output of
Register CI
Q2
Q0
resync_clk
dataout_h
Q1
Q3
dataout_l
Q0
Q2
Cyclone II DDR 入力レジスタでは、適切なデータ転送を確実に実行する
ために、着信した DQS 信号を反転させる必要があります。altdq メガ
ファンクションは、DQ 信号のクロック・ポートに自動的にインバータを
追加します。図 9-11 に示すとおり、反転した DQS 信号の立ち上がりエッ
ジでレジスタ AI をクロック駆動し、その立ち下がりエッジでレジスタ BI
をクロック駆動し、そしてレジスタ CI は、反転した DQS 信号の立ち上
がりエッジで、レジスタ BI によってクロック駆動されたデータをレジス
タ AI に揃えます。DDR メモリのリード動作では、最後のデータは DQS
信号の立ち下がりエッジと同時に発生します。DQS ピンを反転しない場
合、レジスタは DQS 信号の次の立ち上がりエッジまでラッチしないので、
この最後のデータは取得されません。
9–18
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
外部メモリ・インタフェース
図 9-13 に、図 9-11 に記載した回路の波形を示します。図 9-13 の最初の
波形セットは、Cyclone II デバイス・ピンで DQ 信号と DQS 信号のエッ
ジが揃った状態を示しています。図 9-13 の 2 番目の波形セットは、シフ
トされた DQS 信号を反転しなかった場合の状況を示しています。この場
合、DQS がリード・ポストアンブル・タイム後にトライ・ステートに移
行するため、最後のデータ Qn は、ロジック・アレイにラッチされませ
ん。図 9-13 の 3 番目の波形セットは、DQS 信号を 90°シフト後に反転し
た正しいリード動作を示しています。最後のデータ Qn はラッチされませ
ん。この場合、DQS が反転するため、dataout_h および dataout_l
ポートに対応するレジスタ AI およびレジスタ CI の出力がここで切り換わ
ります。レジスタ AI、レジスタ BI、およびレジスタ CI は、9–17 ページの
図 9-11 の用語に基づきます。
図 9-13. 非反転および反転シフトの DQS による DQ のキャプチャ
ピン上でのDQ
Qn - 2
Qn - 1
Qn
ピン上でのDQS
90°シフトされたDQS
レジスタ AIの出力(dataout_I)
レジスタBIの出力
レジスタCIの出力(dataout_h)
Qn - 1
Qn - 2
Qn
Qn - 2
反転され90°
シフトされたDQS
レジスタAIの出力
(dataout_I)
レジスタBIの出力
レジスタCIの出力
(dataout_h)
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Qn - 2
Qn
Qn - 1
Qn - 3
Qn - 1
9–19
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
DDR 出力レジスタ
図 9-14 に、Cyclone II デバイスに実装された DDR 出力の回路図を示し
ます。DDR 出力のロジックは、出力ピンに隣接する LAB の LE を使用
して実装されます。2 つのレジスタが 2 つのシリアル・データ・ストリー
ムを同期化します。次に、レジスタでラッチされた出力が共通クロック
で多重化されて、データ・レートの 2 倍のレートで DDR 出力ピンをド
ライブします。
図 9-14. DDR メモリ・インタフェースに対する DDR 出力の実装
datain_h
LE
レジスタ
data1
出力レジスタA
datain_l
DQ
O
data0
sel
LE
レジスタ
出力レジスタB O
-90°シフトされたclk
クロック信号がロジック High の間、出力レジスタ AO からの出力は DDR
出力ピンにドライブされます。クロック信号がロジック Low の間、出力
レジスタ BO からの出力は DDR 出力ピンにドライブされます。利用可能
な任意のユーザ I/O ピンを DDR 出力ピンにすることができます。この
出力ロジックを実装するには、altdq および altdqs メガファンクショ
ンを使用します。これによって、DDR 出力ピン上に大きなグリッチが発
生しないように、LE レジスタおよび出力マルチプレクサに要求される厳
密な配置配線の制約が自動的に設定されます。
図 9-15 に、DDR 出力実装からの機能波形例を示します。
9–20
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
外部メモリ・インタフェース
図 9-15. DDR 出力波形
outclk
datain_h
D0
D2
D4
D6
D8
datain_l
D1
D3
D5
D7
D9
data1
D0
D2
D4
D6
D8
data0
D1
D3
D5
D7
D9
DQ
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
双方向 DDR レジスタ
図 9-16 に、前の 2 つのセクションで説明した DDR 入力と DDR 出力を
使用して構築した、双方向 DDR インタフェースを示します。DDR 入力
および DDR 出力例と同様に、利用可能な任意のユーザ I/O ピンを双方
向 DDR ピンにすることができます。DDR 双方向ロジックを実装するレ
ジスタは、このピンに隣接する LAB 内の LE です。トライ・ステート・
バッファは、デバイスが双方向 DDR ピンにデータをドライブするタイ
ミングを制御します。
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2004 年 11 月
9–21
Cyclone II デバイス・ハンドブック Volume 1
DDR メモリ・インタフェース・ピン
図 9-16. DDR メモリ・インタフェースに対する双方向 DDR の実装
注 (1)
OE
datain_h
LE
レジスタ
data1
出力レジスタA O
data0
datain_l
sel
LE
レジスタ
TRI
出力レジスタB O
outclk
DQ
dataout_h
LE
レジスタ
LE
レジスタ
入力レジスタA I
sync_reg_h
neg_reg_out
dataout_l
LE
レジスタ
sync_reg_l
LE
レジスタ
LE
レジスタ
レジスタC I
入力レジスタB I
resynch_clk
クロック遅延
コントロール回路
DQS
t
V CC
LE
レジスタ
TRI
sel
GND
LE
レジスタ
図 9-16 の注:
(1) altdq および altdqs メガファンクションを使用すると、DQ および DQS 信号を生成できます。
図 9-17 に、双方向 DDR 実装からの波形例を示します。
9–22
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
外部メモリ・インタフェース
図 9-17. 双方向 DDR 波形
outclk
OE
datain h
D0
D2
datain_l
D1
D3
data1
D0
D2
data0
D1
D3
DQ
D0
D1
D2
D3
Q0
Q1
Q2
Q3
DQS
Output of
Input Register A I
Output of
Input Register B I
Output of
Register C I
Q3
Q1
Q2
Q0
Q2
Q0
resync_clk
dataout_h
Q1
Q3
dataout_l
Q0
Q2
まとめ
Altera Corporation
2004 年 11 月
Cyclone II デバイスは、SDR SDRAM、DDR SDRAM、DDR2 SDRAM、お
よび QDRII SRAM 外部メモリをサポートします。Cyclone II デバイスは、
外部メモリ・デバイス間でデータを転送する高速インタフェースを備えて
おり、DDR および DDR2 SDRAM デバイスの場合は最大 167 MHz/333
Mbps、QDRII SRAM デバイスの場合は最大 167 MHz/667 Mbps で転送で
きます。クロック遅延コントロール回路により、設計者は入力クロックま
たはストローブの位相シフトを微調整し、必要に応じてクロック・エッジ
を正しく整列させて、データをキャプチャすることができます。
9–23
Cyclone II デバイス・ハンドブック Volume 1
まとめ
9–24
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
セクション IV. 標準 I/O 規格
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、Cyclone™ II のシングル・エンド、電圧基準、およ
び差動標準 I/O 規格に関する情報を提供します。
このセクションは、以下の章で構成されています。
改訂履歴
■
第 10 章 Cyclone II デバイスで選択可能な標準 I/O 規格
■
第 11 章 Cyclone II デバイスの高速差動インタフェース
以下の表に、第 10 章および第 11 章の改訂履歴を示します。
章
日付 / バージョン
10
2004 年 11 月、
v1.1
表 10–7 を更新
2004 年 6 月、
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2004 年 11 月、
v1.1
●
2004 年 6 月、
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
11
Altera Corporation
変更内容
●
表 11–1 を更新
図 11-4, 11-5, 11-7、および 11-8 を更新
セクション IV–1
Preliminary
標準 I/O 規格
セクション IV–2
Preliminary
Cyclone II デバイス・ハンドブック , Volume 1
Altera Corporation
10. Cyclone II デバイスで
選択可能な標準 I/O 規格
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51010-1.1
はじめに
標準 I/O 規格の普及と高い I/O 性能に対するニーズにより、低コスト・
SSTLデバイスに柔軟なI/O機能を実装することが不可欠になりました。
18、SSTL-2、
LVDS 互換性などの選択可能な I/O 機能により、Cyclone™ II
デバイスを、異なる動作電圧や I/O 電圧を必要とする、同一プリント基
板 (PCB) 上の他のデバイスに接続することができます。アルテラの
Quartus® II ソフトウェアを使用すれば、これらの実装を簡単に操作でき
るため、システム設計者は Cyclone II デバイス・ファミリによってます
ます複雑化するデザインに対応しながら、低コストの FPGA を使用する
ことができます。
この章では、Cyclone II デバイスの入力および出力機能について説明し
ます。内容は以下のとおりです。
■
標準 I/O 規格のサポート
Cyclone II デバイスの I/O バンク
■ プログラマブルな電流ドライブ能力
■ I/O 終端
■ パッド配置および DC のガイドライン
■
ホット・ソケットの詳細については、
「Cyclone II デバイス・ハンドブッ
ク Volume 1」の「ホット・ソケット、ESD およびパワー・オン・リセッ
ト」を参照してください。
標準 I/O 規格の
サポート
Cyclone IIデバイスは、
表10–1に示す標準I/O規格をサポートしています。
各標準 I/O 規格のターゲット・データ・レートと電圧値など、ここで説
明する標準 I/O 規格の詳細については、「Cyclone II デバイス・ハンド
ブック Volume 1」の「DC & タイミング特性」を参照してください。
Altera Corporation
2004 年 11 月
10–1
標準 I/O 規格のサポート
外部メモリ・アプリケーションの標準 I/O 規格については、
「Cyclone II
デバイス・ハンドブック Volume 1」の「外部メモリ・インタフェース」
を参照してください。
表 10–1. Cyclone II デバイスでサポートされる標準 I/O 規格および制約 ( 1 / 2 )
標準 I/O 規格
VCCIO レベル
トップおよび
ボトム I/O ピン
入力
出力
CLK、 ユーザ CLK、
ユーザ
PLL_OUT
DQS I/O ピン DQS
I/O ピン
タイプ
3.3 V LVTTL および
LVCMOS
シングル・
エンド
3.3 V/
2.5 V
3.3 V
2.5 V LVTTL および
LVCMOS
シングル・
エンド
3.3 V/
2.5 V
2.5 V
1.8 V LVTTL および
LVCMOS
シングル・
エンド
1.8 V/
1.5 V
1.8 V
1.5 V LVCMOS
シングル・
エンド
1.8 V/
1.5 V
1.5 V
SSTL-2 class I
リファレンス
電圧
2.5 V
2.5 V
SSTL-2 class II
リファレンス
電圧
2.5 V
2.5 V
SSTL-18 class I
リファレンス
電圧
1.8 V
1.8 V
SSTL-18 class II
リファレンス
電圧
1.8 V
1.8 V
HSTL-18 class I
リファレンス
電圧
1.8 V
1.8 V
HSTL-18 class II
リファレンス
電圧
1.8 V
1.8 V
HSTL-15 class I
リファレンス
電圧
1.5 V
1.5 V
HSTL-15 class II
リファレンス
電圧
1.5 V
1.5 V
PCI および PCI-X (2)
シングル・
エンド
3.3 V
3.3 V
差動 SSTL-2 class I
または class II
疑似差動 (3)
(4)
2.5 V
差動 SSTL-18 class I
または class II
疑似差動 (3)
2.5 V
(4)
(4)
1.8 V
1.8 V
(4)
10–2
Cyclone II デバイス・ハンドブック Volume 1
サイド I/O ピン
√
√
√
√
√
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(1)
(1)
(1)
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(1)
(1)
(1)
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√
(1)
(1)
(1)
√
√
√
√
√ (5)
√ (5)
√ (6)
√ (5)
√ (5)
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
表 10–1. Cyclone II デバイスでサポートされる標準 I/O 規格および制約 ( 2 / 2 )
標準 I/O 規格
差動 HSTL-15 class I
または class II
差動 HSTL-18 class I
または class II
LVDS
VCCIO レベル
トップおよび
ボトム I/O ピン
入力
CLK、 ユーザ CLK、
ユーザ
PLL_OUT
DQS I/O ピン DQS
I/O ピン
タイプ
疑似差動 (3)
疑似差動 (3)
(4)
1.5 V
1.5 V
(4)
(4)
1.8 V
1.8 V
差動
出力
(4)
2.5 V
2.5 V
2.5 V
RSDS および
mini-LVDS (7)
差動
(4)
LVPECL (8)
差動
3.3 V/
2.5 V/
1.8 V/
1.5 V
サイド I/O ピン
√ (6)
√ (5)
√ (5)
√ (6)
√ (5)
√
√ (5)
√
√
√
√
√
√
√
(4)
√
√
表 10–1 の注:
(1) これらのピンは、SSTL-18 class II、1.8 V および 1.5 V HSTL class II の入力をサポートします。
(2) PCI-X は、linear region の IV カーブ条件を満たしません。上下バンクの I/O ピンでは、PCI クランプ・ダ
イオードは使用できません。
(3) 擬似差動 HSTL および SSTL 出力は、2 つのシングル・エンド出力を使用し、第 2 の出力は反転としてプロ
グラムされます。疑似差動 HSTL および SSTL 入力は、差動入力を 2 つのシングル・エンド HSTL および
SSTL 入力として扱い、いずれか 1 つの入力のみをデコードします。
(4) この標準 I/O 規格は、これらの I/O ピンではサポートされません。
(5) この標準 I/O 規格は、専用クロック・ピンでのみサポートされます。
(6) PLL_OUT は、差動 SSTL-18 class II、差動 1.8 V および 1.5 V HSTL class II をサポートしていません。
(7) mini-LVDS および RSDS は、出力ピンでのみサポートされます。
(8) LVPECL は、クロック入力でのみサポートされます。
3.3 V LVTTL(EIA/JEDEC 規格 JESD8-B)
3.3 V LVTTL 標準 I/O 規格は、3.3 V アプリケーションに使用される汎
用のシングル・エンド規格です。LVTTL 規格は、3.0 V/3.3 V 電源で動
作し、LVTTL 準拠デバイスをドライブするか、または LVTTL 準拠デバ
イスからドライブされるデジタル回路の DC インタフェース・パラメー
タを定義しています。
LVTTL 入力規格は、– 0.3 V ≤ VI ≤ 3.9 V の広い入力電圧範囲を規定して
います。アルテラは、– 0.5 V ≤ VI ≤ 4.1 V の入力電圧範囲を推奨していま
す。
Altera Corporation
2004 年 11 月
10–3
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
3.3 V LVCMOS(EIA/JEDEC 規格 JESD8-B)
3.3 V LVCMOS 標準 I/O 規格は、3.3 V アプリケーションに使用される
汎用のシングル・エンド規格です。LVCMOS 規格は、3.0 V または 3.3 V
電 源 で 動 作 し、LVCMOS 準 拠 デ バ イ ス を ド ラ イ ブ す る か、ま た は
LVCMOS 準拠デバイスからドライブされるデジタル回路の DC インタ
フェース・パラメータを定義しています。
LVCMOS 規格は、LVTTL(– 0.3 V ≤ VI ≤ 3.9 V)と同じ入力電圧条件を
規定しています。出力バッファは、最小 High レベル出力電圧条件を満
たすためにレールにドライブされます。3.3 V 標準 I/O 規格は、入力リ
ファレンス電圧やボードの終端を必要としません。Cyclone II デバイス
は、3.3 V LVCMOS 標準 I/O 規格で規定される入力および出力レベルを
サポートします。
3.3 V(PCI Special Interest Group [SIG] PCI Local Bus
Specification Revision 3.0)
PCI ローカル・バス規格は、PCIローカル・バスに接続するアプリケーショ
ンに使用します。PCI ローカル・バスは、高集積ペリフェラル・コント
ローラ・コンポーネント、ペリフェラル・アドイン・ボード、およびプロ
セッサ / メモリ・システムの間のプロセッサから独立したデータ・パスを
提供します。従来の PCI Specification Revision 3.0 は、PCI デバイスおよ
び拡張ボードのプロトコル、電気、機械、コンフィギュレーション仕様を
含む PCI ハードウェア環境を定義しています。この規格は、3.3 V VCCIO を
必要とします。3.3 V PCI 規格は、入力リファレンス電圧やボードの終端
を必要としません。
すべての Cyclone II デバイスのサイド(左および右)I/O バンクは、3.3 V
PCI ローカル・バス仕様(Revision 3.0)に完全準拠しており、32 ビット /
66 MHz の動作周波数とタイミング条件を満たします。
10–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
表 10–2 に、66 MHz 64 ビットおよび 32 ビット PCI をサポートする
Cyclone II デバイスを示します。
表 10–2. Cyclone II の 66 MHz PCI のサポート
デバイス
パッケージ
スピード・グレード
-6 および -7
64 ビット
EP2C5
144 ピン TQFP
√
208 ピン PQFP
EP2C8
EP2C20
EP2C35
EP2C50
EP2C70
32 ビット
144 ピン TQFP
208 ピン PQFP
√
256 ピン FineLine BGA®
√
256 ピン FineLine BGA
√
484 ピン FineLine BGA
√
√
484 ピン FineLine BGA
√
√
672 ピン FineLine BGA
√
√
484 ピン FineLine BGA
√
√
672 ピン FineLine BGA
√
√
672 ピン FineLine BGA
√
√
896 ピン FineLine BGA
√
√
表 10–3 に、33 MHz 64 ビットおよび 32 ビット PCI をサポートする
Cyclone II デバイスを示します。
表 10–3. Cyclone II の 33 MHz PCI のサポート ( 1 / 2 )
デバイス
パッケージ
スピード・グレード
-6、-7 および -8
64 ビット
EP2C5
144 ピン TQFP
208 ピン PQFP
EP2C8
Altera Corporation
2004 年 11 月
32 ビット
√
144 ピン TQFP
208 ピン PQFP
√
256 ピン FineLine BGA
√
10–5
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
表 10–3. Cyclone II の 33 MHz PCI のサポート ( 2 / 2 )
デバイス
パッケージ
スピード・グレード
-6、-7 および -8
64 ビット
EP2C20
EP2C35
EP2C50
EP2C70
32 ビット
√
256 ピン FineLine BGA
484 ピン FineLine BGA
√
√
484 ピン FineLine BGA
√
√
672 ピン FineLine BGA
√
√
484 ピン FineLine BGA
√
√
672 ピン FineLine BGA
√
√
672 ピン FineLine BGA
√
√
896 ピン FineLine BGA
√
√
3.3 V PCI-X
3.3 V PCI-X 標準 I/O 規格は、PCI SIG が開発した PCI-X ローカル・バ
ス仕様(Revision 1.0)に基づいて策定されています。
PCI-X 1.0 規格は、PCI ローカル・バスに接続するアプリケーションで使
用します。この規格では、クロック速度最大 133 MHz、または 64 ビッ
ト・バスの場合は 1 Gbps(Gigabit per Second)で動作するシステムや
デバイスのデザインが可能です。PCI-X 1.0 プロトコルの拡張機能を使用
すると、デバイスははるかに効率的に動作するため、どのクロック周波
数でもより多くの有効帯域幅を提供できるようになります。PCI-X 1.0 規
格を使用することにより、PCI-X 1.0 条件を満たし、かつシステムに組み
込むと従来の 33 MHz および 66 MHz PCI デバイスとして動作するデバ
イスを設計できます。この規格は、3.3 V VCCIO を必要とします。Cyclone II
デバイスは、3.3 V PCI-X 仕様 Revision 1.0a に完全準拠し、133 MHz の
動作周波数とタイミング条件を満します。3.3 V PCI-X 規格は、入力リ
ファレンス電圧またはボード終端を必要としません。Cyclone II デバイ
スは、サイド(左および右)バンクで入力および出力をサポートします。
10–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
2.5 V LVTTL 標 準お よ び 広 範 囲 電圧(EIA/JEDEC 規 格
EIA/JESD8-5)
2.5 V 標準 I/O 規格は、2.5 V LVTTL アプリケーションに使用されます。
この規格は、他の 2.5 V デバイスをドライブするか、または他の 2.5 V デ
バイスからドライブされる高速、低電圧、終端なしのデジタル回路の DC
インタフェース・パラメータを定義しています。入力および出力電圧条
件は、以下のとおりです。
2.5 V の標準および広範囲入力規格は、– 0.3 V ≤ VI ≤ 3.0 V の入力電圧
範囲を規定
■ 標準範囲の最小 High レベル出力電圧条件(VOH)は 2.1 V である
■ 広範囲の最小 VOH は VCCIO – 0.2 V
■
2.5 V 規格は、入力リファレンス電圧またはボード終端を必要としませ
ん。Cyclone II デバイスは、2.5 V LVTTL 範囲の入力および出力をサポー
トします。
2.5 V LVCMOS 標準および広範囲電圧(EIA/JEDEC 規格
EIA/JESD8-5)
2.5 V 標準 I/O 規格は、2.5 V LVCMOS アプリケーションに使用されま
す。この規格は、他の 2.5 V 部品をドライブするか、または他の 2.5 V
部品からドライブされる高速、低電圧、終端なしのデジタル回路の DC
インタフェース・パラメータを定義しています。入力および出力電圧範
囲は、以下のとおりです。
2.5 V の標準および広範囲入力規格は、– 0.3 V ≤ VI ≤ 3.0 V の入力電圧
範囲を規定
■ 標準範囲の最小 VOH 条件は 2.1 V
■ 広範囲の最小 VOH 条件は VCCIO – 0.2 V
■
2.5 V 規格は、
入力リファレンス電圧またはボード終端を必要としません。
Cyclone II デバイスは、2.5 V LVCMOS 範囲の入力および出力をサポート
します。
Altera Corporation
2004 年 11 月
10–7
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
SSTL-2 Class I & II(EIA/JEDEC 規格 JESD8-9A)
SSTL-2 標準 I/O 規格は、高速 DDR(Double Data Rate)SDRAM イン
タフェースなどのアプリケーションに使用される 2.5 V メモリ・バス規
格です。この規格は、0.0 ∼ 2.5 V の SSTL-2 ロジック・スイッチング範
囲で動作するデバイスの入力および出力仕様を定義しています。この規
格は、バスを大きなスタブから絶縁する必要がある条件下での動作を改
善します。SSTL-2 規格は、– 0.3 V ≤ VI ≤ VCCIO + 0.3 V の入力電圧範囲を
規定しています。SSTL-2 では、1.25 V の VREF および終端抵抗に接続さ
。
れた 1.25 V の VTT が必要です(図 10-1 および 10-2 を参照)
図 10-1. SSTL-2 Class I 終端
VTT = 1.25 V
出力バッファ
50 Ω
25 Ω
入力バッファ
Z = 50 Ω
VREF = 1.25 V
図 10-2. SSTL-2 Class II 終端
VTT = 1.25 V
VTT = 1.25 V
出力バッファ
50 Ω
25 Ω
50 Ω
入力バッファ
Z = 50 Ω
VREF = 1.25 V
Cyclone II デバイスは、SSTL-2 class I および SSTL-2 class II の入力およ
び出力をサポートします。
擬似差動 SSTL-2
差動 SSTL-2 標準 I/O 規格(EIA/JEDEC 規格 JESD8-9A)は、高速 DDR
SDRAM クロック・インタフェースなどのアプリケーションに使用され
る 2.5 V 規格です。この規格は、SSTL-2 規格を使用するシステムの差動
信号をサポートし、差動クロックに対する SSTL-2 規格を補強します。差
動 SSTL-2 規格は、– 0.3 V ≤ VI ≤ VCCIO + 0.3 V の入力電圧範囲を規定し
ています。差動 SSTL-2 規格は、入力リファレンス電圧を必要としませ
ん。差動 SSTL-2 終端の詳細については、図 10-3 および 10-4 を参照して
ください。
10–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
Cyclone II デバイスは、真の差動 SSTL-2 規格はサポートしていません。
Cyclone II デバイスは、PLL_OUT ピンに対する擬似差動 SSTL-2 出力と
クロック・ピンに対しては擬似差動 SSTL-2 入力をサポートします。擬
似差動入力は、真の差動入力とは異なり、入力リファレンス電圧を必要
とします。擬似差動 SSTL については、10–2 ページの表 10–1 を参照し
てください。
図 10-3. SSTL-2 Class I 差動終端
VTT = 1.25 V
差動
トランスミッタ
VTT = 1.25 V
50 Ω
差動
レシーバ
50 Ω
25 Ω
Z0 = 50 Ω
25 Ω
Z0 = 50 Ω
図 10-4. SSTL-2 Class II 差動終端
VTT = 1.25 V
差動
トランスミッタ
50 Ω
VTT = 1.25 V
VTT = 1.25 V
50 Ω
50 Ω
VTT = 1.25 V
50 Ω
差動
レシーバ
25 Ω
Z0 = 50 Ω
25 Ω
Z0 = 50 Ω
Altera Corporation
2004 年 11 月
10–9
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
1.8 V LVTTL 標 準お よ び 広 範 囲 電圧(EIA/JEDEC 規 格
EIA/JESD8-7)
1.8 V 標準 I/O 規格は、1.8 V LVTTL アプリケーションに使用されます。
この規格は、他の 1.8 V 部品をドライブするか、または他の 1.8 V 部品か
らドライブされる高速、低電圧、終端なしのデジタル回路の DC インタ
フェース・パラメータを定義しています。入力および出力電圧範囲は、
以下のとおりです。
1.8 V の標準および広範囲入力規格は、– 0.3 V ≤ VI ≤ 2.25 V の入力電圧
範囲を規定
■ 標準範囲の最小 VOH 条件は、VCCIO – 0.45 V
■ 広範囲の最小 VOH 条件は、VCCIO – 0.2 V
■
1.8 V 規格は、入力リファレンス電圧またはボード終端を必要としませ
ん。Cyclone II デバイスは、1.8 V LVTTL の標準および広範囲の入力と
出力をサポートします。
1.8 V LVCMOS の標準および広電圧範囲(EIA/JEDEC 規格
EIA/JESD8-7)
1.8 V 標準 I/O 規格は、1.8 V LVCMOS アプリケーションに使用されま
す。この規格は、他の 1.8 V 部品をドライブするか、または他の 1.8 V 部
品からドライブされる、高速、低電圧、終端なしのデジタル回路の DC
インタフェース・パラメータを定義しています。入力および出力電圧範
囲は、以下のとおりです。
1.8 V の標準および広範囲入力規格は、– 0.3 V ≤ VI ≤ 2.25 V の入力電圧範
囲を規定する
■ 標準範囲の最小 VOH 条件は、VCCIO – 0.45 V
■ 広範囲の最小 VOH 条件は VCCIO – 0.2 V
■
1.8 V 規格は、
入力リファレンス電圧またはボード終端を必要としません。
Cyclone II デバイスは、1.8 V LVCMOS の標準および広範囲の入力と出力
をサポートします。
SSTL-18 Class I & II
1.8 V SSTL-18 規格は、JEDEC 規格の JESD815: Stub Series Terminated
Logic for 1.8V (SSTL-18) に基づいて策定されています。
10–10
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
SSTL-18 標準 I/O 規格は、高速 DDR2 SDRAM インタフェースなどのア
プリケーションに使用される 1.8 V メモリ・バス規格です。この規格は
SSTL-2 に類似しており、0.0 ∼ 1.8 V の SSTL-18 ロジック・スイッチン
グ範囲で動作するように設計されたデバイスの入力および出力仕様を定
義しています。SSTL-18 では、0.9 V の VREF および終端抵抗に接続され
た 0.9 V の VTT が必要です。JEDEC 仕様の SSTL-18 規格にはクラス定義
はありません。この標準 I/O 規格の仕様は、直列および並列の両終端抵
抗で構成される環境に基づきます。アルテラは、JEDEC 仕様の 2 つの派
生アプリケーションに対するソリューションを提供しており、これらの
ソリューションに他の SSTL 規格と同様に class I および class II の名前を
付けています。図 10-5 と 10-6 に、それぞれ SSTL-18 class I および class II
終端を示します。Cyclone II デバイスは、入力と出力の両方をサポート
します。
図 10-5. 1.8 V SSTL Class I 終端
VTT = 0.9 V
出力バッファ
50 Ω
入力バッファ
Z = 50 Ω
25 Ω
VREF = 0.9 V
図 10-6. 1.8 V SSTL Class II 終端
VTT = 0.9 V
VTT = 0.9 V
出力バッファ
50 Ω
25 Ω
50 Ω
入力バッファ
Z = 50 Ω
VREF = 0.9 V
1.8 V HSTL Class I & II
HSTL 規格は、電圧の拡張性を提供するために JEDEC によって開発され
たテクノロジに依存しない標準 I/O 規格です。QDR(Quad Data Rate)
メモリ・クロック・インタフェースなど、0.0 V ∼ 1.8 V の HSTL ロジッ
ク・スイッチング範囲で動作するように設計されたアプリケーションに
使用されます。
Altera Corporation
2004 年 11 月
10–11
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
JEDEC は 1.6 V の最大 VCCIO 値を規定していますが、多くのメモリ・チッ
プ・ベンダが VCCIO として 1.8 V を要求する HSTL 規格を使用していま
す。Cyclone II デバイスは、VCCIO が 1.8 V の HSTL 対応のインタフェー
スをサポートします。図 10-7 と 10-8 に、高い VCCIO 値の追従に必要な公
称 VREF および VTT を示します。VREF の値は、システムで最適なノイズ・
マージンが得られるように選択されています。Cyclone II デバイスは、入
力と出力の両方をサポートします。
図 10-7. 1.8 V HSTL Class I 終端
VTT = 0.9 V
出力バッファ
50 Ω
入力バッファ
Z = 50 Ω
VREF = 0.9 V
図 10-8. 1.8 V HSTL Class II 終端
VTT = 0.9 V
VTT = 0.9 V
出力バッファ
50 Ω
50 Ω
入力バッファ
Z = 50 Ω
VREF = 0.9 V
擬似差動 SSTL-18 Class I および差動 SSTL-18 Class II
1.8 V 差動 SSTL-18 規格は、
JEDEC 規格の JESD8-15: Stub Series Terminated
Logic for 1.8 V (SSTL-18) に基づいて策定されています。
差動 SSTL-18 標準 I/O 規格は、高速 DDR2 SDRAM インタフェースなど
のアプリケーションに使用される 1.8 V 規格です。この規格は、SSTL-18
規格を使用するシステムの差動信号をサポートし、差動クロックに対す
る SSTL-18 規格を補強します。差動 SSTL-18 終端の詳細については、図
10-9 および 10-10 を参照してください。
10–12
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
Cyclone II デバイスは、真の差動 SSTL-18 規格はサポートしていません。
Cyclone II デバイスは、PLL_OUT ピンに対しては擬似差動 SSTL-18 出力
とクロック・ピンに対する擬似差動 SSTL-18 入力をサポートします。擬
似差動入力は、真の差動入力とは異なり、入力リファレンス電圧を必要
とします。擬似差動 SSTL については、10–2 ページの表 10–1 を参照し
てください。
図 10-9. 差動 SSTL-18 Class I 終端
VTT = 0.9 V
差動
トランスミッタ
VTT = 0.9 V
50 Ω
差動
レシーバ
50 Ω
25 Ω
Z0 = 50 Ω
25 Ω
Z0 = 50 Ω
図 10-10. 差動 SSTL-18 Class II 終端
VTT = 0.9 V
差動
トランスミッタ
50 Ω
VTT = 0.9 V
VTT = 0.9 V
50 Ω
50 Ω
VTT = 0.9 V
50 Ω
差動
レシーバ
25 Ω
Z0 = 50 Ω
25 Ω
Z0 = 50 Ω
Altera Corporation
2004 年 11 月
10–13
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
1.8 V 擬似差動 HSTL Class I & II
1.8 V 差動 HSTL 仕様は、1.8 V シングル・エンド HSTL 仕様と同じです。
QDR メモリ・クロック・インタフェースなど、0.0 V ∼ 1.8 V の HSTL
ロジック・スイッチング範囲で動作するように設計されたアプリケー
ションに使用されます。Cyclone II デバイスは、入力レベルと出力レベ
ルの両方をサポートします。1.8 V 差動 HSTL 終端の詳細については、図
10-11 および 10-12 を参照してください。
Cyclone II デバイスは、真の 1.8 V 差動 HSTL 規格はサポートしていま
せん。Cyclone II デバイスは、PLL_OUT ピンに対する擬似差動 HSTL 出
力とクロック・ピンに対する擬似差動 HSTL 入力をサポートします。擬
似差動入力は、真の差動入力とは異なり、入力リファレンス電圧を必要
とします。擬似差動 HSTL については、10–2 ページの表 10–1 を参照し
てください。
図 10-11. 1.8 V 差動 HSTL Class I 終端
VTT = 0.9 V
差動
トランスミッタ
VTT = 0.9 V
50 Ω
差動
レシーバ
50 Ω
Z0 = 50 Ω
Z0 = 50 Ω
図 10-12. 1.8 V 差動 HSTL Class II 終端
VTT = 0.9 V
差動
トランスミッタ
50 Ω
VTT = 0.9 V
50 Ω
VTT = 0.9 V
50 Ω
VTT = 0.9 V
50 Ω
差動
レシーバ
Z0 = 50 Ω
Z0 = 50 Ω
10–14
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
1.5 V LVCMOS 標準および広範囲電圧(EIA/JEDEC 規格
JESD8-11)
1.5 V 標準 I/O 規格は、1.5 V アプリケーションに使用されます。この規
格は、他の 1.5 V デバイスをドライブするか、または他の 1.5 V デバイス
からドライブされる、高速、低電圧、終端なしのデジタル回路の DC イ
ンタフェース・パラメータを定義しています。入力および出力電圧範囲
は、以下のとおりです。
1.5 V の標準および広範囲入力規格は、– 0.3 V ≤ VI ≤ 1.9 V の入力電圧範
囲を規定
■ 標準範囲の最小 VOH 条件は 1.05 V
■ 広範囲の最小 VOH 条件は VCCIO – 0.2 V
■
1.5 V 規格は、入力リファレンス電圧またはボード終端を必要としませ
ん。Cyclone II デバイスは、1.5 V LVCMOS の標準および広電圧範囲の
入力および出力をサポートします。
1.5 V HSTL Class I & II
1.5 V HSTL 規格は、EIA/JEDEC 規格の EIA/JESD8-6: A 1.5V Output
Buffer Supply Voltage Based Interface Standard for Digital Integrated
Circuits に基づいて策定されています。
1.5 V HSTL 標準 I/O 規格は、0.0 V ∼ 1.5 V の HSTL ロジック公称スイッ
チング範囲で動作するように設計されたアプリケーションに使用されま
す。この規格は、すべての HSTL 準拠のデジタル集積回路のシングル・
エンド入力および出力仕様を定義しています。Cyclone II デバイスの
1.5 V HSTL 標準 I/O 規格は、APEX™ 20KE、APEX 20KC、Stratix® II、
Stratix GX、Stratix、および Cyclone II デバイスの 1.8 V HSTL 標準 I/O
規格と互換性があります。これは入力および出力電圧スレッショルドに
互換性があるためです。図 10-13 と 10-14 を参照してください。Cyclone II
デバイスは、VREF および VTT により入力と出力の両方をサポートします。
図 10-13. 1.5 V HSTL Class I 終端
VTT = 0.75 V
出力バッファ
50 Ω
入力バッファ
Z = 50 Ω
VREF = 0.75 V
Altera Corporation
2004 年 11 月
10–15
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
図 10-14. 1.5 V HSTL Class II 終端
VTT = 0.75 V
VTT = 0.75 V
出力バッファ
50 Ω
50 Ω
入力バッファ
Z = 50 Ω
VREF = 0.75 V
1.5 V 擬似差動 HSTL Class I & II
1.5 V 差動 HSTL 規格は、EIA/JEDEC 規格の EIA/JESD8-6: A 1.5V Output
Buffer Supply Voltage Based Interface Standard for Digital Integrated
Circuits に基づいて策定されています。
1.5 V 差動 HSTL 仕様は、1.5 V シングル・エンド HSTL 仕様と同じです。
QDR メモリ・クロック・インタフェースなど、0.0 V ∼ 1.5 V の HSTL
ロジック・スイッチング範囲で動作するように設計されたアプリケー
ションに使用されます。Cyclone II デバイスは、入力と出力の両方をサ
ポートします。1.5 V 差動 HSTL 終端の詳細については、図 10-15 および
10-16 を参照してください。
Cyclone II デバイスは、真の 1.5 V 差動 HSTL 規格はサポートしていま
せん。Cyclone II デバイスは、PLL_OUT ピンに対する擬似差動 HSTL 出
力とクロック・ピンに対する擬似差動 HSTL 入力をサポートします。擬
似差動入力は、真の差動入力とは異なり、入力リファレンス電圧を必要
とします。擬似差動 HSTL については、10–2 ページの表 10–1 を参照し
てください。
図 10-15. 1.5 V 差動 HSTL Class I 終端
VTT = 0.75 V
差動
トランスミッタ
50 Ω
VTT = 0.75 V
50 Ω
差動
レシーバ
Z0 = 50 Ω
Z0 = 50 Ω
10–16
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
図 10-16. 1.5 V 差動 HSTL Class II 終端
VTT = 0.75 V
差動
トランスミッタ
50 Ω
VTT = 0.75 V
VTT = 0.75 V
50 Ω
50 Ω
VTT = 0.75 V
50 Ω
差動
レシーバ
Z0 = 50 Ω
Z0 = 50 Ω
LVDS、RSDS、および mini-LVDS
LVDS 規格は、ANSI/TIA/EIA 規格の ANSI/TIA/EIA-644: Electrical
Characteristics of Low Voltage Differential Signaling Interface Circuits に
基づいて策定されています。
LVDS I/O 規格は、差動高速、低電圧振幅、低電力の汎用 I/O インタ
フェース規格です。この規格は、広帯域幅のデータ転送、バックプレー
ン・ドライバ、クロック分配を必要とするアプリケーションで使用され
ます。ANSI/TIA/EIA-644 規格は、LVDS トランスミッタとレシーバが
655 Mbps の最大データ信号レートで動作可能でなればならないことを規
定しています。ただし、デバイスは必要に応じてこれより低速で動作で
きます。Cyclone II デバイスは、入力は 805 Mbps、出力は 622 Mbps の
最大データ・レートで動作でき、以下の例外を除き、ANSI/TIA/EIA-644
規格に適合します。
■
最大差動出力電圧(VOD)は 600 mV まで上昇
700 Mbps 未満のデータ・レートでの入力電圧範囲は、0 ∼ 1.85 V
■ 700 Mbps を超えるデータ・レートでの入力電圧範囲は、
1.0 ∼ 1.6 V に
低下
■
LVDS 標準 I/O 規格は低電圧振幅のため、電磁妨害(EMI)の影響は、
CMOS、TTL、PECL よりはるかに小さくなります。このように LVDS は
EMI が低いので、EMI 要求または雑音余裕度要求が低いアプリケーショ
ンでは LVDS が最適です。LVDS 規格は、入力リファレンス電圧を必要と
しません。ただし、入力バッファの 2 つの信号間に 90 ∼ 110 Ω の終端抵
抗が必要です。Cyclone II デバイスは、真の差動 LVDS 入出力をサポート
します。
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2004 年 11 月
10–17
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
Cyclone II デバイスの LVDS 出力には、正しく動作するために外部抵抗
ネットワークが必要です。詳細については、
「Cyclone II デバイス・ハン
ドブックVolume 1」の「Cyclone II デバイスの高速差動インタフェース」
を参照してください。
RSDS(Reduced Swing Differential Signaling)では、VOD の範囲は 100 ∼
600 mV です。mini-LVDS では、VOD の範囲は 300 ∼ 600 mV です。RSDS
と mini-LVDS のどちらも差動終端抵抗値の範囲は 95 ∼ 105 Ω です。
Cyclone II デバイスは、RSDS/mini-LVDS の出力のみサポートします。
差動 LVPECL
LVPECL 規格は、3.3 V の VCCIO を必要とする差動インタフェース規格
です。この規格は、ビデオ・グラフィックス、テレコミュニケーション、
データ通信、クロック分配に関連するアプリケーションで使用されます。
高速、低電圧振幅の LVPECL 標準 I/O 規格は、正電源を使用し、LVDS
に類似した規格です。ただし、LVPECL は LVDS よりも差動出力電圧振
幅が大きくなっています。LVPECL 規格では入力リファレンス電圧は必
要ありませんが、入力バッファの 2 つの信号間に 100 Ω の外部終端抵抗
が必要です。図 10-17 と 10-18 に、LVPECL の 2 つの代替終端方法を示
します。LVPECL 入力規格は、Cyclone II デバイスのクロック入力ピン
でサポートされます。LVPECL 出力規格はサポートされていません。
図 10-17. LVPECL DC 結合終端
出力バッファ
入力バッファ
Z = 50 Ω
100 Ω
Z = 50 Ω
図 10-18. LVPECL AC 結合終端
VCCIO
VCCIO
出力バッファ
10 to 100 nF
Z = 50 Ω
R1
R1
R2
R2
入力バッファ
100 Ω
10 to 100 nF
10–18
Cyclone II デバイス・ハンドブック Volume 1
Z = 50 Ω
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
Cyclone II の
I/O バンク
Cyclone II デバイスの I/O ピンは I/O バンクにグループ化されており、
各バンクには独立したパワー・バスがあります。このため、設計者は所
定のバンクに適した標準 I/O 規格を選択できるため、Cyclone II デバイ
スの I/O サポートで極めて高い柔軟性を実現できます。
EP2C5 と EP2C8 の各デバイスは、4 つの I/O バンクをサポートします。
EP2C20、EP2C35、EP2C50、EP2C70 の各デバイスは、8 つの I/O バン
クをサポートします。各デバイスの I/O ピンは、いずれかの番号の I/O
バンクに関連付けられます(図 10-19 と 10-20 を参照)。リファレンス電
圧を使用する標準 I/O 規格に対応するために、Cyclone II デバイスの各
I/O バンクには独立した VREF バスがあります。EP2C5、EP2C8、EP2C20、
EP2C35、EP2C50 デバイスの各バンクは、2本のVREFピンをサポートし、
EP2C70 デバイスの各バンクは、4 本の VREF ピンをサポートします。こ
れらのピンは VREF ピンとして使用しない場合は、通常の I/O ピンとし
て使用できます。ただし、通常のユーザ I/O ピンとして使用する場合、
他のユーザ I/O ピンよりピン・キャパシタンスが少し高くなることが予
想されます。
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2004 年 11 月
10–19
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II の I/O バンク
図 10-19. EP2C5 & EP2C8 デバイスの I/O バンク
注 (1)、(2)
通常のI/Oバンク
2
個々のパワー・バス
通常のI/Oバンク
1
3
通常のI/Oバンク
4
通常のI/Oバンク
図 10-19 の注:
(1) これはシリコン・ダイの上面図を示しています。
(2) これは I/O バンクをグラフィックで表示したものです。正確なピン配置については、ピン・リストおよび
Quartus II ソフトウェアを参照してください。
10–20
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
図 10-20. EP2C20、EP2C35、EP2C50、EP2C70 の各デバイスの I/O バンク
通常のI/Oバンク
通常のI/Oバンク
3
4
注 (1)、(2)
個々のパワー・バス
通常のI/Oバンク
2
5
通常のI/Oバンク
通常のI/Oバンク
1
6
通常のI/Oバンク
8
通常のI/Oバンク
7
通常のI/Oバンク
図 10-20 の注:
(1) これはシリコン・ダイの上面図を示しています。
(2) これは I/O バンクをグラフィックで表示したものです。正確なピン配置については、ピン・リストおよび
Quartus II ソフトウェアを参照してください。
Altera Corporation
2004 年 11 月
10–21
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II の I/O バンク
さらに、Cyclone II デバイスの各 I/O バンクには個々に VCCIO ピンがあ
ります。1 つの I/O バンクでは、1.5、1.8、2.5、3.3 V のうち 1 つの VCCIO
設定のみサポートできます。I/O バンクごとに 1 つの VCCIO 電圧しか設
定できませんが、Cyclone II デバイスでは、表 10–4 に示すように VCCIO
電圧以外の電圧の入力も許容します。
表 10–4. LVTTL および LVCMOS の許容入力レベル
許容入力レベル(V)
バンクの
VCCIO(V)
3.3
2.5
3.3
√
√ (1)
2.5
√
√
1.8
√ (2)
1.5
√ (2)
1.8
1.5
√ (2)
√
√ (1)
√ (2)
√
√
表 10–4 の注:
(1) 入力レベルはレールまでドライブされないため、入力バッファは完全にシャッ
トオフされず、I/O 電流はデフォルト値より少し高くなります。
(2) これらの入力値は入力バッファをオーバドライブするため、ピンのリーク電
流はデフォルト値より少し高くなります。
入力ピンおよび出力ピンに対して互換性のある VCCIO レベルを使用して
いれば、1 つの I/O バンクで複数のシングル・エンド規格や差動規格を
同時にサポートできます。例えば、VCCIO 設定が 2.5 V の I/O バンクは、
2.5 V LVTTL 入力および出力、2.5 V LVDS 互換入力および出力、そして
3.3 V LVCMOS 入力のみをサポートできます。
リファレンス電圧を使用する標準規格は、同じ VREF および互換性があ
る VCCIO 値を使用していれば、複数のシングル・エンドまたは差動標準
規格を使用する I/O バンクでサポートできます。例えば、Cyclone II デ
バイスに SSTL-2 と SSTL-18 の両方を実装する場合、これらの規格を使
用する I/O ピンは、異なる VREF 値が必要なため、互いに異なるバンク
に配置されていなければなりません。ただし、同じ I/O バンクで、VCCIO
が 2.5 V に設定され、かつ VREF が 1.25 V に設定された場合、SSTL-2 お
よび 2.5 V LVCMOS をサポートできます。
詳細については、10–27 ページの「パッド配置および DC のガイドライ
ン」を参照してください。
表 10–5 に、Cyclone II デバイスの I/O バンクでピンを通常の I/O ピン
として使用した場合にサポートされる標準 I/O 規格を示します。
10–22
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
表 10–5. Cyclone II デバイスの通常の標準 I/O 規格サポート
EP2C20、EP2C35、EP2C50、EP2C70
デバイスの I/O バンク
標準 I/O 規格
EP2C5 および EP2C8
デバイスの I/O バンク
1
2
3
4
5
6
7
8
1
2
3
4
LVTTL
√
√
√
√
√
√
√
√
√
√
√
√
LVCMOS
√
√
√
√
√
√
√
√
√
√
√
√
2.5 V
√
√
√
√
√
√
√
√
√
√
√
√
1.8 V
√
√
√
√
√
√
√
√
√
√
√
√
1.5 V
√
√
√
√
√
√
√
√
√
√
√
√
3.3 V PCI
√
√
√
√
√
√
3.3 V PCI-X
√
√
√
√
√
√
SSTL-2 class I
√
√
√
√
√
√
√
√
√
√
√
√
SSTL-2 class II
√
√
√
√
√
√
√
√
√
√
√
√
SSTL-18 class I
√
√
√
√
√
√
√
√
√
√
√
√
SSTL-18 class II
(1)
(1)
√
√
(1)
(1)
√
√
(1)
√
(1)
√
1.8 V HSTL class I
√
√
√
√
√
√
√
√
√
√
√
√
1.8 V HSTL class II
(1)
(1)
√
√
(1)
(1)
√
√
(1)
√
(1)
√
√
1.5 V HSTL class I
√
√
√
√
√
√
√
√
√
√
√
1.5 V HSTL class II
(1)
(1)
√
√
(1)
(1)
√
√
(1)
√
(1)
√
擬似差動 SSTL-2
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
擬似差動 SSTL-18
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
1.8 V 擬似差動 HSTL
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
1.5 V 擬似差動 HSTL
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
(2)
LVDS
√
√
√
√
√
√
√
√
√
√
√
√
RSDSおよびmini-LVDS
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
差動 LVPECL
(4)
(4)
(4)
(4)
(4)
(4)
(4)
(4)
(4)
(4)
(4)
(4)
表 10–5 の注:
(1) これらの I/O バンクは、SSTL-18 class II、1.8 V および 1.5 V HSTL class II 入力をサポートします。
(2) 擬似差動標準 I/O 規格は、クロック入力と専用の PLL_OUT 出力でのみサポートされます。詳細については、
表 10–1 を参照してください。
(3) この標準 I/O 規格は、出力でのみサポートされます。
(4) この標準 I/O 規格は、クロック入力でのみサポートされます。
Altera Corporation
2004 年 11 月
10–23
Cyclone II デバイス・ハンドブック Volume 1
プログラマブルな電流ドライブ能力
プログラマブ
ルな電流ドラ
イブ能力
Cyclone II デバイスの標準 I/O 規格は、表 10–6 に示すようなさまざまな
出力電流ドライブ設定をサポートしています。これらのプログラマブル
なドライブ能力設定は、システム・ノイズを低減するとともに同時スイッ
チング出力(SSO)の影響を軽減するための貴重なツールです。サポー
トしている設定は、デバイス・ドライバが対応する標準 I/O 規格の IOH
と IOL の仕様に保障します。
表 10–6. プログラマブル・ドライブ能力 ( 1 / 2 )
IOH/IOL の電流値設定 (mA)
標準 I/O 規格
LVTTL (3.3 V)
LVCMOS (3.3 V)
トップおよびボトムの
I/O ピン
サイドの
I/O ピン
4
4
8
8
12
12
16
16
20
20
24
24
4
4
8
8
12
12
16
20
24
LVTTL および LVCMOS (2.5 V)
4
4
8
8
12
16
LVTTL および LVCMOS (1.8 V)
LVCMOS (1.5 V)
2
2
4
4
6
6
8
8
10
10
12
12
2
2
4
4
6
6
8
10–24
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
表 10–6. プログラマブル・ドライブ能力 ( 2 / 2 )
IOH/IOL の電流値設定 (mA)
標準 I/O 規格
SSTL-2 class I
SSTL-2 class II
トップおよびボトムの
I/O ピン
サイドの
I/O ピン
8
8
12
12
16
16
20
24
SSTL-18 Class I
4
4
6
6
8
8
10
10
12
SSTL-18 Class II
8
N/A
16
18
HSTL-18 class I
HSTL-18 class II
4
4
6
6
8
8
10
10
12
12
16
N/A
18
20
HSTL-15 class I
4
4
6
6
8
8
10
12
HSTL-15 class II
16
N/A
これらのドライブ能力設定は、Quartus II ソフトウェアを使用してピン
毎で設定することができます。
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2004 年 11 月
10–25
Cyclone II デバイス・ハンドブック Volume 1
I/O 終端
I/O 終端
Cyclone II デバイスの大部分の標準 I/O 規格は、シングル・エンドのリ
ファレンス電圧を使用しない標準 I/O 規格なので、以下の標準 I/O 規格
は推奨終端方法を規定していません。
■
3.3 V LVTTL および LVCMOS
2.5 V LVTTL および LVCMOS
■ 1.8 V LVTTL および LVCMOS
■ 1.5 V LVCMOS
■ 3.3 V PCI および PCI-X
■
リファレンス電圧を使用する標準 I/O 規格の終端
リファレンス電圧を使用する標準 I/O 規格では、入力リファレンス電圧
の VREF、終端電圧の VTT の両方が必要です。受信デバイスのリファレン
ス電圧は、送信デバイスの終端電圧に追従します。
リファレンス電圧を使用する標準I/O規格の終端の詳細については、10–1
ページの「標準 I/O 規格のサポート」を参照してください。
差動標準 I/O 規格の終端
差動標準 I/O 規格では、一般的にレシーバの 2 つの信号間に終端抵抗が
必要です。終端抵抗はバスの差動負荷インピーダンスにマッチングさせ
る必要があります。
Cyclone II デバイスは、差動標準 I/O 規格の LVDS、RSDS、mini-LVDS、
および差動 LVPECL をサポートしています。
差動標準 I/O 規格の終端の詳細については、10–1 ページの「標準 I/O
規格のサポート」を参照してください。
10–26
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
I/O ドライバのインピーダンス・マッチング(RS)および
直列終端(RS)
Cyclone II デバイスは、伝送路のインピーダンス(標準 25 または 50 Ω)
とドライバのインピーダンス・マッチングをサポートしています。出力
ドライバとともに使用する場合、On-Chip Termination(チップ内終端)
は、ドライバ能力を選択することによって、出力ドライバのインピーダ
ンスを 25 または 50 Ω に設定します。マッチング・インピーダンスを選
択すると、ドライバ電流は変更できなくなります。表 10–7 に、インピー
ダンス・マッチングをサポートする出力規格のリストを示します。
表 10–7. インピーダンス・マッチングおよび直列終端が選択可能な
I/O ドライバ
標準 I/O 規格
ターゲット RS(Ω)
3.3 V LVTTL/CMOS
25 (1)
2.5 V LVTTL/CMOS
50 (1)
1.8 V LVTTL/CMOS
50 (1)
SSTL-2 class I
50 (1)
SSTL-18 class I
50 (1)
表 10–7 の注:
(1) これらの RS 値は公称値です。実際のインピーダンスは、プロセス、電圧、
および温度の条件によって変動します。許容差の特性は未決定です。
パッド配置
および DC の
ガイドライン
このセクションでは、Cyclone II デバイスでサポートされているプログ
ラマブルな標準 I/O 規格のパッド配置のガイドラインについて説明しま
す。またデバイスの選択可能な I/O 機能を使用してシステムを設計する
際に不可欠な情報についても示します。DC の制限とガイドラインにつ
いても説明します。
Quartus II ソフトウェアは、いくつかの配置制約に対するユーザ制御の
制限緩和オプションを提供します。ユーザがデフォルトの制限を緩和す
ると、Quartus II フィッタが警告を生成します。
Quartus II ソフトウェアによる I/O 制限のチェック方法の詳細について
は、「Quartus II 開発ソフトウェアハンドブック」を参照してください。
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2004 年 11 月
10–27
Cyclone II デバイス・ハンドブック Volume 1
パッド配置および DC のガイドライン
差動パッド配置のガイドライン
VCCIO 供給電圧の許容ノイズ・レベルを維持するために、差動パッドに
対するシングル・エンド I/O パッドの相対的な配置に関する制限があり
ます。Cyclone II デバイスでの差動パッドに対するシングル・エンド・
パッドの相対的な配置、および差動出力パッドの配置については、以下
のガイドラインに従ってください。
LVDS 標準 I/O 規格の場合:
■
シングル・エンド入力は、LVDS I/O パッドから 4 パッド以内には配
置できない
■ シングル・エンド出力は、LVDS I/O パッドから 5 パッド以内には配
置できない
■ VCCIO と GND のペアごとに155 MHz LVDS 出力チャネルは最大 4 本
■ VCCIO と GND のペアごとに 311 MHz LVDS 出力チャネルは最大 3 本
Quartus II ソフトウェアは、最初の 2 つのケースのみチェックします。
RSDS および mini-LVDS 標準 I/O 規格の場合:
■
シングル・エンド入力は、RSDS および mini-LVDS 出力パッドから
4 パッド以内には配置できない
■ シングル・エンド出力は、RSDS および mini-LVDS 出力パッドから
5 パッド以内には配置できない
■ VCCIO と GND のペアごとに 85 MHz RSDS および mini-LVDS 出力
チャネルは最大 3 本
Quartus II ソフトウェアは、最初の 2 つのケースのみチェックします。
VREF パッド配置のガイドライン
VCCIO 供給電圧の許容ノイズ・レベルを維持し、出力スイッチング・ノ
イズが VREF レールをシフトしないようにするために、VREF パッドおよ
び VCCIO と GND ペアに関して、リファレンス電圧を使用するシング
ル・エンド I/O の配置に関する制限があります。Cyclone II デバイスで
のシングル・エンド・パッドの配置については、以下のガイドラインに
従ってください。
Quartus II ソフトウェアは、このセクションで説明するすべての計算を
自動的に実行します。
10–28
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
入力パッド
FineLine BGA デバイスの場合、各 VREF パッドは VREF パッドの各サイ
ドで、最大 15 個の入力パッドをサポートします。QFP デバイスの場合、
各 VREF パッドは、VREF パッドの各サイドで最大 10 個の入力パッドをサ
ポートします。これは VCCIO と GND のペアには無関係で、Cyclone II
アーキテクチャで保証されています。
出力パッド
リファレンス電圧を使用する入力または双方向パッドがバンクに存在し
ない場合、そのバンクに配置できる出力パッドの数に制限はありません。
リファレンス電圧を使用する入力が存在する場合、VCCIO と GND の各
ペアで、Fineline BGA パッケージでは 9 本の出力、QFP パッケージでは
5 本の出力をサポートします。SSTL または HSTL 以外の出力は、許容ノ
イズ・レベルを維持するために、VREF パッドから 2 パッド以内には配置
できません。ピンテーブルが定義された DQ 出力と DQS 出力を除く、ど
の SSTL 出力および HSTL 出力も、VREF パッドから 2 パッド以内には配
置できません。
DQ パッドと DQS パッドの配置のガイドラインの詳細については、
10–32
ページの「DDR パッドおよび QDR パッド」を参照してください。
双方向パッド
双方向パッドは、入力および出力のガイドラインを同時に満たす必要が
あります。
DQ パッドと DQS パッドの配置のガイドラインの詳細については、
10–32
ページの「DDR パッドおよび QDR パッド」を参照してください。
双方向パッドがすべて同じ出力イネーブル(OE)で制御されていて、バ
ンクに他の出力またはリファレンス電圧を使用する入力がない場合、リ
ファレンス電圧を使用する入力が出力と同時にアクティブになることは
ありません。このため、出力制限は適用されません。ただし、双方向パッ
ドは同じ OE にリンクされているため、すべての双方向パッドは同時に
入力として機能します。したがって、FineLine BGA パッケージでは 30 個
の入力パッド(VREF パッドの各サイドに 15 個ずつ)
、QFP パッケージで
は 20 個の入力パッド(VREF パッドの各サイドに 10 個ずつ)の入力制限
が適用されます。
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2004 年 11 月
10–29
Cyclone II デバイス・ハンドブック Volume 1
パッド配置および DC のガイドライン
双方向パッドが異なる OE ですべて制御されていて、バンクに他の出力
またはリファレンス電圧を使用する入力がない場合は、双方向パッドの
1 つのグループが入力として機能し、他のグループが出力として機能す
る場合があります。このような場合は、表 10–8 に示す公式を適用します。
表 10–8. 入力のみの双方向パッドの制限公式
パッケージ・
タイプ
公式
FineLine BGA
(双方向パッドの総数)–(OE で制御される最小グループの
パッドの総数)≤ 9(VCCIO と GND のペアごと)
QFP
(双方向パッドの総数)–(OE で制御される最小グループの
パッドの総数)≤ 5(VCCIO と GND のペアごと)
第 1 の OE で 4 つの双方向パッドが制御され、第 2 の OE で 4 つの双方向
パッドが制御され、
第3のOEで2つの双方向パッドが制御されるFineLine
BGA パッケージを検討してみましょう。第 1 と第 2 の OE がアクティブ
で、第 3 の OE が非アクティブの場合、10 個の双方向パッドがあること
になりますが、VCCIO/GND のペアごとに出力は 8 つ以下になるため、問
題なく許容できます。
同じ VREF バンクにリファレンス電圧を使用する少なくとも 1 本の入力
があり、他の出力が存在しない場合、双方向パッドの制限には、入力お
よび出力の制限が適用されます。以下の式を参照してください。
Fineline BGA パッケージの場合、双方向パッドの総数 + 入力パッド
の総数 ≤ 30(VREF パッドの各サイドに 15 個ずつ)
QFP パッケージの場合、双方向パッドの総数 + 入力パッドの総数
≤ 20(VREF パッドの各サイドに 10 個ずつ)
上記の式を適用後、パッケージ・タイプに応じて表 10–9 内のいずれかの
式を適用します。
表 10–9. 双方向パッドの制限公式(VREF 入力が存在する場合)
パッケージ・
タイプ
公式
FineLine BGA
(双方向パッドの総数)≤ 9(VCCIO と GND のペアごと)
QFP
(双方向パッドの総数)≤ 5(VCCIO と GND のペアごと)
10–30
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
少なくとも 1 本の出力はあるが、リファレンス電圧を使用する入力がな
い場合は、表 10–10 から適切な公式を適用します。
表 10–10. 双方向パッドの制限公式(VREF 出力が存在する場合)
パッケージ・
タイプ
公式
FineLine BGA
(双方向パッドの総数)+ (出力パッドの総数)–
(OE で制御される最小グループのパッドの総数)≤ 9
(VCCIO と GND のペアごと)
QFP
(双方向パッドの総数)+ (出力パッドの総数)–
(OE で制御される最小グループのパッドの総数)≤ 5
(VCCIO と GND のペアごと)
同じ VREF バンクにリファレンス電圧を使用する入力と他の出力が存在
する場合、双方向パッドの制限は、同時に入力および出力制限にも従う
必要があります。このため、以下のルールが適用されます。
Fineline BGA パッケージの場合、双方向パッドの総数 + 入力パッド
の総数 ≤ 30(VREF パッドの各サイドに 15 個ずつ)
QFP パッケージの場合、双方向パッドの総数 + 入力パッドの総数
≤ 20(VREF パッドの各サイドに 10 個ずつ)
上記の式を適用後、パッケージ・タイプに応じて表 10–11 内のいずれか
の式を適用します。
表 10–11. 双方向パッドの制限公式(複数の VREF 入力と出力)
パッケージ・
タイプ
公式
FineLine BGA
(双方向パッドの総数)+ (出力パッドの総数)≤ 9
(VCCIO/GND ペアごと)
QFP
(双方向パッドの総数)+ (出力パッドの総数)≤ 5
(VCCIO/GND ペアごと)
各 I/O バンクは、1 つの VCCIO 電圧レベルと 1 つの VREF 電圧レベルにの
み設定できます。さまざまな標準 I/O 規格のピンは、互換性のある VCCIO
値(詳細については、表 10–4 を参照)および互換性のある VREF 電圧レ
ベルが得られれば、バンクを共有できます。
Altera Corporation
2004 年 11 月
10–31
Cyclone II デバイス・ハンドブック Volume 1
パッド配置および DC のガイドライン
DDR パッドおよび QDR パッド
DDR インタフェースの専用 DQ パッドと DQS パッドの場合、DQ パッ
ドは DQS パッドと同じパワー・バンク上になければなりません。DDR
および DDR2 メモリ・インタフェースを使用すると、VCCIO と GND の
ペアで、最大 5 個の DQ パッドを持つことができます。
QDR インタフェースの場合、D が QDR 出力で Q が QDR 入力です。D
パッドと Q パッドは、CQ と同じパワー・バンク上になければなりませ
ん。QDR および QDRII メモリ・インタフェースを使用すると、VCCIO
とGNDのペアで、最大5個のDパッドとQパッドを持つことができます。
デフォルトでは、Quartus II ソフトウェアは、D パッドと Q パッドを通
常の I/O ピンとして割り当てます。Quartus II ソフトウェアで D パッド
または Q パッドの機能を指定しない場合、これらのパッドは通常の I/O
ピンとして設定されます。この場合、Cyclone II デバイスの QDR と
QDRII の性能は保証されません。
DC ガイドライン
以下の式で示すように、パワー・ペア単位でトップ・バンクとボトム・
バンクの8本の連続した出力ピンごとに、
240 mAの電流制限があります。
pin+7
Σ IPIN < パワー・ペアあたり 240 mA
pin
以下の式で示すように、パワー・ペア単位でサイド・バンク(左および
右)の 12 本の連続した出力ピンごとに、240 mA の電流制限があります。
pin+11
Σ IPIN < パワー・ペアあたり 240 mA
pin
上記すべてのケースで、Quartus II ソフトウェアは、不正に配置された
パッドに対してエラー・メッセージを生成します。
10–32
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
表 10–12 に、標準 I/O 規格の DC 電流特性を示します。
表 10–12. Cyclone II の標準 I/O 規格の DC 電流特性(暫定) ( 1 / 2 )
IPIN (mA)
標準 I/O 規格
トップおよび
ボトム・バンク
サイド・バンク
LVTTL
(1)
(1)
LVCMOS
(1)
(1)
2.5 V
(1)
(1)
1.8 V
(1)
(1)
1.5 V
(1)
(1)
3.3 V PCI
サポートされていない
1.5
3.3 V PCI-X
サポートされていない
1.5
SSTL-2 class I
12 (2)
12 (2)
SSTL-2 class II
24 (2)
20 (2)
SSTL-18 class I
12 (2)
12 (2)
SSTL-18 class II
8 (2)
サポートされていない
1.8 V HSTL class I
12 (2)
12 (2)
1.8 V HSTL class II
20 (2)
サポートされていない
1.5 V HSTL class I
12 (2)
10 (2)
1.5 V HSTL class II
18 (2)
サポートされていない
差動 SSTL-2 class I (3)
8.1 (4)
差動 SSTL-2 class II (3)
16.4 (4)
差動 SSTL-18 class I (3)
6.7 (4)
差動 SSTL-18 class II (3)
13.4 (4)
1.8 V 差動 HSTL class I (3)
8 (4)
1.8 V 差動 HSTL class II (3)
16 (4)
1.5 V 差動 HSTL class I (3)
8 (4)
Altera Corporation
2004 年 11 月
10–33
Cyclone II デバイス・ハンドブック Volume 1
まとめ
表 10–12. Cyclone II の標準 I/O 規格の DC 電流特性(暫定) ( 2 / 2 )
IPIN (mA)
標準 I/O 規格
トップおよび
ボトム・バンク
サイド・バンク
16 (4)
1.5 V 差動 HSTL class II (3)
12
LVDS、RSDS および mini-LVDS
12
表 10–12 の注:
(1) 各標準 I/O 規格の DC 電力特性は、ドライブされる負荷だけでなく、各規格でプログラミングされた I/O
バッファの電流ソース能力と電流シンク能力に依存します。LVTTL と LVCMOS、および 2.5 V、1.8 V、
1.5 V 出力は、実際のアプリケーションでは通常は抵抗負荷がないので、静的な消費電力の計算には含まれ
ていません。電圧振幅は、容量性負荷のみでレール・ツー・レールです。システム内に DC 電流はありません。
(2) この IPIN 値は、標準 I/O 規格のデフォルト電流値に対する DC 電流特性を表します。IPIN は、プログラマ
ブル・ドライブ能力によって変動し、Quartus II ソフトウェアで設定されたドライブ能力と同じ値になり
ます。リファレンス電圧を使用する標準 I/O 規格のプログラマブル・ドライブ能力の詳細については、
「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II アーキテクチャ」を参照してください。
(3) 差動 HSTL 規格と差動 SSTL 規格用に取得された電流値は、LVDS 規格のペア単位の電流値とは異なり、ピ
ン単位であって、差動ペア単位ではありません。
(4) この標準 I/O 規格は、クロック入力ピンと PLL_OUT ピンでのみサポートされます。
表 10–12 には、標準 I/O 規格で消費されるスタティックなパワー関する
制限のみ示します。任意の時点での合計消費電力はこれより大幅に高く
なる可能性があり、その値はスイッチング動作によって決まります。
まとめ
Cyclone II デバイスの I/O 機能を使用すると、システム設計者は低コス
トの FPGA デバイス・ファミリを活用しながら、ますます複雑化するデ
ザインに対応することができます。SSTL と LVDS 互換を含む標準 I/O
規格のサポートにより、Cyclone II デバイスはさまざまなアプリケー
ションに適応します。Quartus II ソフトウェアを使用すると、Cyclone II
デバイスのデザインでこれらの標準 I/O 規格を簡単に使用することがで
きます。また、デザインをコンパイルすると、パッドとピンおよび選択
した標準 I/O 規格が明瞭かつ視覚的に表示されます。Cyclone II デバイ
スでこれらの標準 I/O 規格のサポートを活用すると、デザインの柔軟性
や複雑性を損うことなくデザイン・コストを削減できます。
詳しい内容
Cyclone II デバイスの詳細については、下記の資料を参照してください。
■ 「 Cyclone II デバイス・ハンドブック」の「セクション I Cyclone II デ
■
バイス・ファミリ・データシート」
AN 75: 高速動作ボードの設計
10–34
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスで選択可能な標準 I/O 規格
参考文献
本書で参照されている標準 I/O 規格の詳細については、下記の資料を参
照してください。
■
■
■
■
■
■
■
Altera Corporation
2004 年 11 月
Stub Series Terminated Logic for 2.5-V (SSTL-2), JESD8-9A, Electronic
Industries Association, December 2000.
1.5-V +/- 0.1-V (Normal Range) and 0.9-V - 1.6-V (Wide Range) Power
Supply Voltage and Interface Standard for Non-terminated Digital
Integrated Circuits, JESD8-11, Electronic Industries Association,
October 2000.
1.8-V +/- 0.15-V (Normal Range) and 1.2-V - 1.95-V (Wide Range)
Power Supply Voltage and Interface Standard for Non-terminated
Digital Integrated Circuits, JESD8-7, Electronic Industries Association,
February 1997.
2.5-V +/- 0.2-V (Normal Range) and 1.8-V to 2.7-V (Wide Range) Power
Supply Voltage and Interface Standard for Non-terminated Digital
Integrated Circuits, JESD8-5, Electronic Industries Association, October
1995.
Interface Standard for Nominal 3-V/ 3.3-V Supply Digital Integrated
Circuits, JESD8-B, Electronic Industries Association, September 1999.
PCI Local Bus Specification, Revision 2.2, PCI Special Interest Group,
December 1998.
Electrical Characteristics of Low Voltage Differential Signaling
(LVDS) Interface Circuits, ANSI/TIA/EIA-644, American National
Standards Institute/Telecommunications Industry/Electronic
Industries Association, October 1995.
10–35
Cyclone II デバイス・ハンドブック Volume 1
参考文献
10–36
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
11. Cyclone II デバイスの
高速差動インタフェース
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51011-1.1
はじめに
低電圧差動シグナリング(LVDS)は、高速バックプレーン・アプリケー
ションからハイエンドのスイッチ・ボックスに至るまで、さまざまなア
プリケーションに最適なテクノロジです。LVDS は、低電圧差動シグナ
リング規格であり、シングル・エンド I/O テクノロジより高いノイズ耐
性を実現できます。低電圧振幅により、高速データ転送、低消費電力、
低電磁妨害(EMI)が可能になります。LVDS の I/O シグナリングは、
TIA/EIA-644 と IEEE Std. 1596.3 仕様で規定されるデータ・インタフェー
ス規格です。
RSDS(Reduced Swing Differential Signaling)および mini-LVDS 規格は、
LVDS 規格から派生した規格です。RSDS および mini-LVDS 標準 I/O 規
格は、電気的特性については LVDS と同様ですが、電圧振幅が小さいた
National Semiconductor
め消費電力の点で有利であり EMI も減少します。
Corporation と Texas Instruments は、それぞれ RSDS 規格と mini-LVDS
規格を発表しました。現在多くの設計者がこれらの規格を、ディスプレ
イ・カラム・ドライバを駆動するドライバとコントローラとの間のフラッ
ト・パネル・ディスプレイ・リンクに使用しています。Cyclone™ II デバ
イスは、トランスミッタ側では、RSDS および mini-LVDS 標準 I/O 規格
を最大 170 Mbps の速度でサポートしています。RSDS および mini-LVDS
の場合、最大内部クロック周波数は 85 MHz です。
アルテラの Cyclone II デバイスは、LVDS 信号によりデータを送受信で
きます。
送信時のデータ・レートは最大 622 Mbps、
受信時は最大 805 Mbps
です。LVDS トランスミッタおよびレシーバの場合、Cyclone II デバイス
の入力ピンと出力ピンは、内部ロジックを通してシリアル化とパラレル
化をサポートします。
この章では、Cyclone II デバイスの I/O ピンを差動シグナリングに使用
する方法を説明します。トピックは以下のとおりです。
■
Cyclone II 高速 I/O バンク
Cyclone II 高速 I/O インタフェース
■ Cyclone II デバイスでの LVDS、RSDS、mini-LVDS、LVPECL、差動
HSTL、および差動 SSTL の各標準 I/O 規格のサポート
■ Cyclone II デバイスの高速 I/O タイミング
■ デザイン・ガイドライン
■
Altera Corporation
2004 年 11 月
11–1
Cyclone II 高速 I/O バンク
Cyclone II
高速 I/O バンク
図 11-1 および 11-2 に、Cyclone II デバイスの I/O バンクを示します。
EP2C5デバイスとEP2C8デバイスには4つのI/Oバンクがあり、EP2C20、
EP2C35、EP2C50、および EP2C70 の各デバイスには 8 つの I/O バンク
があります。
(ロウとカラムの両方の)各 I/O バンク内のピンのサブセッ
トは、高速 I/O インタフェースをサポートします。Cyclone II ピンの表
に、高速 I/O インタフェースをサポートするピンを示します。
図 11-1. EP2C5 および EP2C8 デバイスの I/O バンク
I/Oバンク2は、SSTL-18 Class Ⅱ、
HSTL-18 Class Ⅱ、
およびHSTL-15 Class Ⅱの
標準I/O規格もサポート
I/Oバンク2
I/Oバンク1は、
3.3 V PCI、
およびPCI-Xの
標準I/O規格も
サポート
I/Oバンク1
すべてのI/Oバンクは下記をサポート
■ 3.3 V LVTTL/LVCMOS
■ 2.5 V LVTTL/LVCMOS
■ 1.8 V LVTTL/LVCMOS
■ 1.5 V LVCMOS
■ LVDS
■ RSDS
■ mini-LVDS
■ LVPECL
■ SSTL-2 Class I および II
■ SSTL-18 Class I
■ HSTL-18 Class I
■ HSTL-15 Class I
■ 差動 SSTL-2
■ 差動 SSTL-18
■ 差動 HSTL-18
■ 差動 HSTL-15
I/Oバンク3は、
3.3 V PCI、
およびPCI-Xの
標準I/O規格も
サポート
I/Oバンク3
個別パワー・バス
I/Oバンク4
I/Oバンク4は、
SSTL-18 Class Ⅱ、
HSTL-18 Class Ⅱ、
およびHSTL-15 Class Ⅱの
標準I/O規格もサポート
11–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
図 11-2. EP2C20、EP2C35、EP2C50、EP2C70 の各デバイスの I/O バンク
I/Oバンクの3と4は、
SSTL-18 Class Ⅱ、
HSTL-18 Class Ⅱ、
およびHSTL-15 Class Ⅱの
標準I/O規格もサポート
I/Oバンク3
I/Oバンク4
個別パワー・バス
I/Oバンク2
I/Oバンクの
1と2は、
3.3 V PCI、
およびPCI-Xの
標準I/O規格も
サポート
I/Oバンク1
すべてのI/Oバンクは下記をサポート
■ 3.3 V LVTTL/LVCMOS
■ 2.5 V LVTTL/LVCMOS
■ 1.8 V LVTTL/LVCMOS
■ 1.5 V LVCMOS
■ LVDS
■ RSDS
■ mini-LVDS
■ LVPECL
■ SSTL-2 Class ⅠとClass Ⅱ
■ SSTL-18 Class I
■ HSTL-18 Class I
■ HSTL-15 Class I
■ 差動SSTL-2
■ 差動SSTL-18
■ 差動SSTL-18
■ 差動SSTL-15
通常I/Oブロックの
バンク8
I/Oバンク5
I/Oバンクの
5と6は、
3.3 V PCI、
およびPCI-Xの
標準I/O規格も
サポート
I/Oバンク6
通常I/Oブロックの
バンク7
I/Oバンクの7と8は、
SSTL-18 Class Ⅱ、
HSTL-18 Class Ⅱ、
およびHSTL-15 Class Ⅱの
標準I/O規格もサポート
Cyclone II
高速 I/O イン
タフェース
Altera Corporation
2004 年 11 月
Cyclone II デバイスは、LVDS、RSDS、mini-LVDS、差動 HSTL、差動
SSTL を含む、さまざまな標準 I/O 規格間での通信を可能にするマルチ・
プロトコル・インタフェースを提供します。この機能により、Cyclone II
デバイス・ファミリは、プロトコル変換など複数の標準 I/O 規格を必要
とするアプリケーションに最適なものとなります。
11–3
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
I/O ピンと内部ロジックを使用して、Cyclone II デバイスに高速 I/O レ
シーバおよびトランスミッタを実装できます。Cyclone II デバイスは、専
用のシリアル / パラレル変換回路を備えていません。したがって、受信
データのシリアル / パラレル変換、送信データのパラレル / シリアル変
換には、シフト・レジスタ、内部グローバル PLL(Phase-Locked-Loop)
、
および I/O セルが使用されます。
標準 I/O 規格の
サポート
このセクションでは、Cyclone II デバイスがサポートする標準 I/O 規格
について説明します。
Cyclone II デバイスでの LVDS 規格のサポート
LVDS 標準 I/O 規格は、高速、低電圧振幅、低電力の汎用 I/O インタフェー
ス規格です。Cyclone II デバイスは、以下の例外を除き、ANSI/TIA/EIA644 規格に適合しています。
■
■
最大 VOD は 600 mV に増加。
700 Mbps 未満のデータ・レートでの入力電圧範囲は、最小 0.5 V、最
大 1.85 V に減少。700 Mbps を超えるデータ・レートでの入力電圧範
囲は、最小 1.0 V、最大 1.6 V に減少。
Cyclone II デバイスの 4 つの I/O バンクすべてで、LVDS チャネルがサ
ポートされます。各種ファミリ・メンバでサポートされている LVDS
チャネル数については、アルテラの Web サイトにあるピン・テーブル
を参照してください。Cyclone II デバイスでサポートされるデータ・レー
トは、LVDS レシーバ(入力)で最大 805 Mbps、LVDS トランスミッタ
(出力)で最大 622 Mbps です。レシーバの最大内部クロック周波数は、
402.5 MHz です。トランスミッタの最大クロック周波数は、311 MHz で
す。DDIO レジスタ使用時にのみ、最大データ・レート 805 Mbps が達
成されます。LVDS 規格では入力リファレンス電圧は要求されませんが、
入力バッファの 2 つの信号間に 100 Ω 終端抵抗が必要です。表 11–1 に
LVDS の I/O 規格を示します。
表 11–1. LVDS I/O 規格 ( 1 / 2 )
シンボル
パラメータ
VCCINT
電源電圧
VCCIO
I/O 電源電圧
条件
VOD
差動出力電圧
RL = 100 Ω
∆VOD
VOD の High と Low の
RL = 100 Ω
最小
標準
最大
単位
1.15
1.2
1.25
V
2.375
2.5
2.625
V
600
mv
50
mv
247
変化量
11–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
表 11–1. LVDS I/O 規格 ( 2 / 2 )
シンボル
VOS
∆VOS
パラメータ
条件
出力オフセット電圧
RL = 100 Ω
VOS の High と Low の
RL = 100 Ω
最小
標準
最大
単位
1.125
1.25
1.375
V
50
mv
変化量
VIN
RL
レシーバ入力電圧範囲
データ・レート ≤ 700 Mbps
0.5
1.85
V
データ・レート > 700 Mbps
1.0
1.6
V
110
Ω
90
レシーバ差動入力抵抗値
100
LVDS レシーバおよびトランスミッタ
図 11-3 に、データ・ソースが LVDS トランスミッタである、シンプルな
ポイント・ツー・ポイントの LVDS アプリケーションを示します。これ
らの LVDS 信号は通常、プリント基板(PCB)の配線パターン上で送信
されますが、PCB 配線パターン、コネクタ、ケーブルを組み合わせて一
般的なアプリケーションがセットアップされます。
図 11-3. 一般的な LVDS アプリケーション
Cyclone IIデバイス
送信デバイス
txout +
txout +
rxin +
Cyclone II
ロジック・
アレイ
100 Ω
txout -
120 Ω
120 Ω
rxin txout -
受信デバイス
rxin +
170 Ω
100 Ω
rxin -
入力バッファ
出力バッファ
図 11-4 と 11-5 に、それぞれ LVDS のレシーバ入力とトランスミッタ出力
のシグナリング・レベルを示します。
Altera Corporation
2004 年 11 月
11–5
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
図 11-4. LVDS 差動標準 I/O 規格のレシーバ入力波形
シングル・エンド波形
正のチャネル(p)= VOH
VID
負のチャネル(n)= VOL
VOS
GND
差動波形(正/負のチャネルの数学的関数)
VID
0V
VID
VID
p-n (1)
図 11-4 の注:
(1)
p – n 波形は、正のチャネル(p)と負のチャネル(n)の関数です。
図 11-5. LVDS 差動標準 I/O 規格のトランスミッタ出力波形
シングル・エンド波形
正のチャネル(p)= VOH
VOD
負のチャネル(n)= VOL
VOS
GND
差動波形(正/負のチャネルの数学的関数)
VOD
0V
VOD
p-n (1)
図 11-5 の注:
(1)
p – n 波形は、正のチャネル(p)と負のチャネル(n)の関数です。
11–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
Cyclone II デバイスでの RSDS 標準 I/O 規格のサポート
RSDS 規格は、タイミング・コントローラとディスプレイ・パネル上のカ
ラム・ドライバとの間のチップ・ツー・チップ・アプリケーションに使用
されます。Cyclone II デバイスは、National Semiconductor Corporation の
RSDS インタフェース仕様に適合し、RSDS 出力規格をサポートします。
表 11–2 に、Cyclone II デバイスの RSDS 電気的特性を示します。
表 11–2. Cyclone II デバイスの RSDS 電気的特性
シンボル
VC C I O
VOD (1)
VOS (2)
Tr/Tf
パラメータ
条件
最小
標準
最大
単位
2.375
2.5
2.625
V
差動出力電圧
RL = 100 Ω
100
200
600
mv
出力オフセット電圧
RL = 100 Ω
0.5
1.2
1.5
V
遷移時間
Cload = 5 pF
出力電源電圧
500
ps
表 11–2 の注:
(1) VOD = VOH - VOL
(2) VOS = (VOH + VOL) / 2
図 11-6 に、RSDS トランスミッタ出力信号波形を示します。
図 11-6. RSDS のトランスミッタ出力信号レベル波形
シングル・エンド波形
正のチャネル(p)= VOH
VOD
負のチャネル(n)= VOL
VOS
GND
差動波形(正/負のチャネルの数学的関数)
VOD
0V
VOD
p-n (1)
図 11-6 の注:
(1)
p – n 波形は、正のチャネル(p)と負のチャネル(n)の関数です。
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2004 年 11 月
11–7
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
RSDS による設計
Cyclone II デバイスは、LVDS I/O バッファ・タイプを使用して RSDS 出
力規格をサポートします。トランスミッタの場合、LVDS 出力バッファ
は、図 11-7 に示す外部抵抗ネットワークを接続して使用できます。
図 11-7. RSDS 抵抗ネットワーク
注 (1)
Cyclone IIデバイス
LVDS
トランスミッタ
≤ 1 インチ
抵抗ネットワーク
RSDSレシーバ
RS
50 Ω
RP
50 Ω
RL = 100 Ω
RS
図 11-7 の注:
(1)
実際の RS および RP の値は、デバイス特性では未決定となっています。
RSDS 標準 I/O 規格の詳細については、National Semiconductor の Web
サイト(
(www.national.com)
)で、RSDS 規格を参照してください。
抵抗ネットワークでは、LVDS 出力電源振幅を減衰させて RSDS 規格に
適合させる必要があります。抵抗ネットワークの値を変更して、消費電
力を低減したり、ノイズ・マージンを改善することができます。選択す
る抵抗値は、以下の式を満たさなければなりません。
R
RS × P
2
RS + RP
2
= 50 Ω
IBIS
ユーザ設定の抵抗値が RSDS 要件に適合するかどうかを検証するには、
モデルを使用した追加シミュレーションを実行する必要があります。
RSDS ソフトウェア・サポート
RSDS 標準 I/O 規格対応デザインでは、Quartus® II ソフトウェアで LVDS
標準 I/O 規格を RSDS 用 I/O ピンに割り当てます。リファレンス・デザ
インについては、アルテラにお問い合わせください。
11–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
Cyclone II デバイスでの mini-LVDS 規格のサポート
mini-LVDS 規格は、タイミング・コントローラとディスプレイ・パネル
上のカラム・ドライバとの間のチップ・ツー・チップ・アプリケーション
での用途を定義します。Cyclone II デバイスは、Texas Instruments の miniLVDS インタフェース仕様に適合し、mini-LVDS 出力規格をサポートしま
す。表 11–3 に、Cyclone II デバイスの mini-LVDS 電気的特性を示します。
表 11–3. Cyclone II デバイスの mini-LVDS 電気的特性
シンボル
パラメータ
条件
最小
標準
最大
単位
2.375
2.5
2.625
V
600
mV
1.4
mV
500
ps
VCCIO
出力電源電圧
VOD (1)
差動出力電圧
RL = 100 Ω
300
VOS (2)
出力オフセット電圧
RL = 100 Ω
1
Tr / Tf
遷移時間
20 ∼ 80%
1.2
表 11–3 の注:
(1) VOD = VOH – VOL
(2) VOS = (VOH + VOL) / 2
図 11-8 に、mini-LVDS レシーバおよびトランスミッタの信号波形を示し
ます。
図 11-8. mini-LVDS のトランスミッタ出力信号レベル波形
シングル・エンド波形
正のチャネル(p)= VOH
VOD
負のチャネル(n)= VOL
VOS
GND
差動波形
VOD
0V
VOD
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2004 年 11 月
11–9
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
mini-LVDS によるデザイン
Cyclone II デバイスは、RSDS と同様に、LVDS I/O バッファ・タイプを
使用して mini-LVDS 出力規格をサポートします。トランスミッタの場合、
LVDS 出力バッファは、図 11-9 に示す外部抵抗ネットワークを接続して
使用できます。選択する抵抗値は、11-8 ページの式を満たさなければな
りません。
図 11-9. mini-LVDS 抵抗ネットワーク
Cyclone IIデバイス
LVDS
トランスミッタ
≤ 1インチ
抵抗ネットワーク
mini-LVDS
RS
50 Ω
RP
RL = 100 Ω
50 Ω
RS
図 11-9 の注:
(1)
RS および RP の値は、シリコン特性では未決定となっています。
mini-LVDS ソフトウェア・サポート
mini-LVDS 標準 I/O 規格対応のデザインでは、Quartus II ソフトウェア
で LVDS 標準 I/O 規格を mini-LVDS 用 I/O ピンに割り当てます。リ
ファレンス・デザインについては、アルテラにお問い合わせください。
11–10
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
Cyclone II での LVPECL のサポート
LVPECL 標準 I/O 規格は、3.3 V VCCIO を必要とする差動インタフェー
ス規格で、ビデオ・グラフィックス、テレコミュニケーション、データ
通信、クロック分配に関連するアプリケーションで使用されます。高速、
低電圧振幅の LVPECL 標準 I/O 規格は、正電源を使用する LVDS に類
似した規格です。ただし、LVPECL は LVDS よりも差動出力電圧振幅が
大きくなっています。Cyclone II デバイスは、LVPECL 入力規格をクロッ
ク入力ピンでのみサポートします。表 11–4 に、Cyclone II デバイスの
LVPECL 電気的特性を示します。図 11-10 に LVPECL I/O インタフェー
スを示します。
表 11–4. Cyclone II デバイスの LVPECL 電気的特性
シンボル
最小
標準
最大
単位
出力電源電圧
3.135
3.3
3.465
V
VIH
入力 High 電圧
2,100
2,880
mV
VIL
入力 Low 電圧
0
2,200
mV
VID
差動入力電圧
950
mV
VCCIO
パラメータ
条件
ピーク・トゥ・
ピーク
100
600
図 11-10. LVPECL I/O インタフェース
LVDSトランスミッタ
Cyclone IIレシーバ
Z = 50 Ω
100 Ω
Z = 50 Ω
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2004 年 11 月
11–11
Cyclone II デバイス・ハンドブック Volume 1
標準 I/O 規格のサポート
Cyclone II デバイスでの差動 SSTL のサポート
差動 SSTL 標準 I/O 規格は、高速 DDR(Double Data Rate)SDRAM イ
ンタフェースなどのアプリケーションに使用されるメモリ・バス規格で
す。差動 SSTL 標準 I/O 規格は、リファレンス電圧を使用する SSTL に
類似しており、終端抵抗の接続部の外部終端電圧(VTT)が 0.5 × VCCIO
である 2 つの差動入力を必要とします。差動 SSTL-2 には 2.5 V の出力
ソース電圧が必要ですが、差動 SSTL-18 には 1.8 V の出力電圧が必要で
す。差動 SSTL 出力規格は、反対極性を持つようにプログラムされた 2
つのシングル・エンド SSTL 出力バッファを使用した、PLLCLKOUT ピ
ンでのみサポートされます。
差動 SSTL 入力規格は、グローバル・クロック(GCLK)ピンでのみサポー
トされ、差動入力を 2 つのシングル・エンド SSTL として扱い、片方のみ
デコードします。
SSTL シグナリング特性については、「Cyclone II デバイス・ハンドブッ
ク、Volume 1」の「DC 特性とタイミング仕様」および「Cyclone II デ
バイスの選択可能な標準 I/O 規格」の章を参照してください。
図 11-11 および 11-12 に差動 SSTL class I および class II インタフェース
を示します。
図 11-11. 差動 SSTL Class I インタフェース
VTT
VTT
50 Ω
出力バッファ
50 Ω
レシーバ
25 Ω
Z0 = 50 Ω
25 Ω
Z0 = 50 Ω
11–12
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
図 11-12. 差動 SSTL Class II インタフェース
VTT
VTT
50 Ω
出力バッファ
VTT
VTT
50 Ω
50 Ω
50 Ω
レシーバ
25 Ω
Z0 = 50 Ω
25 Ω
Z0 = 50 Ω
Cyclone II デバイスでの差動 HSTL のサポート
差動 HSTL の AC および DC 仕様は、HSTL シングル・エンド仕様と同
じです。差動 HSTL 標準 I/O 規格は、GCLK ピンでのみ対応可能で、差
動入力を 2 つのシングル・エンド HSTL として扱い、いずれか 1 つのみ
をデコードします。差動 HSTL 出力の標準 I/O 規格は、2 つのシングル・
エンド HSTL 出力バッファを使用し、第 2 の出力は反転としてプログラ
ムされた PLLCLKOUT ピンでのみサポートされます。この規格は、終端
抵抗の接続部の外部終端電圧(VTT)が 0.5 × VCCIO である 2 つの差動入
力を必要とします。
HSTL シグナリング特性については、
「Cyclone II デバイス・ハンドブッ
ク Volume 1」の「DC 特性とタイミング仕様」および「Cyclone II デバ
イスで選択可能な標準 I/O 規格」を参照してください。
図 11-13 および 11-14 に差動 HSTL class I および class II インタフェース
を示します。
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2004 年 11 月
11–13
Cyclone II デバイス・ハンドブック Volume 1
Cyclone II デバイスの高速 I/O タイミング
図 11-13. 差動 HSTL Class I インタフェース
VTT
VTT
50 Ω
出力バッファ
50 Ω
レシーバ
Z0 = 50 Ω
Z0 = 50 Ω
図 11-14. 差動 HSTL Class II インタフェース
VTT
出力バッファ
VTT
50 Ω
VTT
VTT
50 Ω
50 Ω
50 Ω
レシーバ
Z0 = 50 Ω
Z0 = 50 Ω
Cyclone II
デバイスの高速
I/O タイミング
このセクションでは、Cyclone II デバイスでのソース同期シグナリングの
タイミング見積り、波形、および仕様について説明します。LVDS、LVPECL、
RSDS、および mini-LVDS の標準 I/O 規格では、高速データ伝送が可能に
なります。これらの高速信号のタイミングは、データ信号とクロック信号
間のスキューに基づきます。
高速差動データ伝送では、集積回路(IC)のベンダが提供するタイミン
グ・パラメータが必要であり、ボード・スキュー、ケーブル・スキュー、
およびクロック・ジッタを考慮する必要があります。このセクションで
は、Cyclone II デバイスの高速標準 I/O 規格のタイミング・パラメータ
について詳細に説明します。
11–14
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
表 11–5 では、図 11-15 に示すタイミング図のパラメータを定義します。
図 11-16 には、Cyclone II 高速 I/O タイミング見積りを示します。
表 11–5. 高速 I/O タイミングの定義
パラメータ
シンボル
説明
トランスミッタの
チャネル間スキュー
TCCS
サンプリング・ウィンドウ
SW
正しくキャプチャするためにデータが有効でなければならない期
間。セットアップ・タイムとホールド・タイムによって、サンプリ
ング・ウィンドウ内の最適なストローブ位置が決まります。
TSW = TSU + Thd + PLL ジッタ
レシーバ入力スキュー・
マージン
RSKM
RSKM は、サンプリング・ウィンドウと TCCS の計上後に残された
合計マージンで定義されます。RSKM の算出式は、以下のとおりで
す。RSKM = (TUI – SW – TCCS) / 2
tCO の変動やクロック・スキューを含む、最高速と最低速出力エッジ
間のタイミングの相違。クロックは TCCS 測定に含まれます。
入力ジッタの許容差
(ピーク・ツー・ピーク)
PLL ロックを維持しながら許容される PLL に対する入力クロックの
許容入力ジッタ。
出力ジッタ
(ピーク・ツー・ピーク)
PLL からのピーク・ツー・ピーク出力ジッタ。
図 11-15. 高速 I/O タイミング図
外部入力クロック
Time Unit Interval (TUI)
内部クロック
TCCS
レシーバ入力データ
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2004 年 11 月
RSKM
サンプリング・
ウィンドウ(SW)
RSKM
TCCS
11–15
Cyclone II デバイス・ハンドブック Volume 1
デザイン・ガイドライン
図 11-16. Cyclone II 高速 I/O タイミング見積り
注 (1)
内部クロック期間
0.5 × TCCS
RSKM
SW
RSKM
0.5 × TCCS
図 11-16 の注:
(1)
高速 I/O タイミング見積りの式は、以下のとおりです。期間 = 0.5/TCCS + RSKM + SW + RSKM + 0.5/TCCS
デザイン・
ガイドライン
このセクションでは、Cyclone II デバイスを使用したデザインのガイド
ラインについて説明します。
差動パッド配置のガイドライン
VCCIO 電源で許容可能なノイズ・レベルを維持するために、差動パッドに
対するシングル・エンド I/O ピンの配置に関する制限があります。
Cyclone II デバイスでの差動パッドに対するシングル・エンド・パッド
の配置については、
「Cyclone IIデバイス・ハンドブックVolume 1」の
「Cyclone II デバイスで選択可能な標準 I/O 規格」のガイドラインを参
照してください。
ボード・デザインの検討事項
このセクションでは、Cyclone II デバイスの I/O インタフェースから最
適性能を引き出す方法、および最適な信号品質を持つ機能デザインを実
装する際に初回で確実に成功する方法について説明します。IC から最適
性能を引き出すには、配線パターンとコネクタの制御インピーダンス、差
動配線、終端手法といった重要な問題について考慮する必要があります。
Cyclone II デバイスは、メディア上を最大周波数 805 Mbps で伝送される
信号を生成します。信号品質を改善するには、以下の一般的なガイドラ
インに従ってください。
■
制御差動インピーダンスに基づいてボード・デザインを行う。配線
パターンの幅、配線パターンの厚さ、2 つの差動配線パターン間の距
離など、すべてのパラメータを計算し比較する。
11–16
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスの高速差動インタフェース
■
■
■
■
■
■
■
■
■
■
■
■
■
■
LVDS ペアの配線パターン間で可能な限り等しい距離を保つ。配線パ
ターンのペアを互いに接近させて配線すると、コモン・モード除去
比(CMRR)が最大になる。
配線パターンを長くすると、インダクタンスおよびキャパシタンス
が増加する。これらの配線パターンはできる限り短くして、シグナ
ル・インテグリティの問題を抑制する必要がある。
終端抵抗は、できる限りレシーバの入力ピン近くに配置する。
表面実装コンポーネントを使用する。
90° または 45° のコーナは避ける。
高性能コネクタを使用する。
配線パターンのインピーダンスがコネクタや終端のインピーダンス
とマッチングするように、バックプレーンとカード配線パターンを
設計する。
両方の信号配線パターンのビア数を等しくする。
長さが等しい配線パターンを作成して、信号間のスキューを回避す
る。配線パターンの長さが異なると、クロス・ポイントの配置に不具
合が生じ、チャネル間スキュー(TCCS)値が増大するほど、システ
ム・マージンが減少する。
不連続性が生じるので、ビア数を制限する。
0.001、0.01、0.1 µF など、一般的なバイパス・コンデンサ容量を使用
して、高速 PLL の電源プレーンとグランド・プレーンをデカップリ
ングする。
TTL(トランジスタ・トランジスタ・ロジック)信号を差動信号から
離し、可能性があるノイズ結合を回避する。
TTL クロック信号は、差動信号の上下の領域に配線しない。
システム・レベルの信号を解析する。
PCB レイアウトのガイドラインについては、「AN 224: 高速ボード・レ
イアウト・ガイドライン Ver. 1.1」を参照してください。
まとめ
Altera Corporation
2004 年 11 月
Cyclone II デバイスの差動 I/O 機能を使用すると、ますます複雑化する
デザインに対応できます。LVDS、LVPECL、RSDS、mini-LVDS、差動
SSTL、差動 HSTL を含む標準 I/O 規格のサポートにより、Cyclone II デ
バイスはさまざまなアプリケーションに適合できます。これらの I/O 機
能と Cyclone II の価格設定により、最新のテクノロジを維持しながらデ
ザイン・コストを削減することができます。
11–17
Cyclone II デバイス・ハンドブック Volume 1
まとめ
11–18
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
セクション V. DSP
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、エンベデッド乗算器ブロックを使用した、デジタ
ル信号処理 (DSP) 機能および算術演算のデザインと最適化に関する情報
を提供します。
このセクションは、以下の章で構成されています。
■
改訂履歴
Altera Corporation
第 12 章 Cyclone II デバイスのエンベデッド・マルチプライヤ
以下の表に、第 12 章の改訂履歴を示します。
章
日付 / バージョン
12
2004 年 6 月、
v1.0
変更内容
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
セクション V–1
Preliminary
DSP
セクション V–2
Preliminary
Cyclone II デバイス・ハンドブック , Volume 1
Altera Corporation
12. Cyclone II デバイスの
エンベデッド・マルチプライヤ
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51012-1.0
はじめに
Cyclone™ II デバイスには、高い乗算性能が要求される低コストのデジタ
ル信号処理(DSP)アプリケーション向けに最適化された、エンベデッ
ド・マルチプライヤ・ブロックが搭載されています。これらのエンベデッ
ド・マルチプライヤをプログラマブル・ロジック・デバイス(PLD)の柔
軟性と組み合わせると、価格重視の DSP 機能を簡単かつ効率的に実装で
きます。デジタル・テレビ(DTV)や家庭用エンターテインメント・シス
テムなどの民生用アプリケーション・システムでは、一般に FIR(Finite
Impulse Response)フィルタ、高速フーリエ変換(FFT)機能、離散コサ
イン変換(DCT)機能などの信号処理機能を実行するためのマルチプライ
ヤを実装するコスト効果の高いソリューションが必要になります。
Cyclone II デバイスの M4K メモリ・ブロックは、エンベデッド・マルチ
プライヤとともに、さまざまなソフト・マルチプライヤの実装もサポー
トします。これらのソフト・マルチプライヤとエンベデッド・マルチプ
ライヤを組み合わせると、Cyclone II デバイスで使用できるマルチプラ
イヤの数が増加し、ユーザがシステムを設計する際に多様な実装オプ
ションと柔軟性を提供します。
Cyclone II デバイスの詳細については、
「Cyclone II デバイス・ハンドブッ
ク Volume 1」の「Cyclone II デバイス・ファミリ・データシート」を参照
してください。
エンベデッド・
マルチプライ
ヤ・ブロック
の概要
Altera Corporation
2004 年 6 月
各 Cyclone II デバイスには、乗算機能を実装する 1 ∼ 3 カラムのエンベ
デッド・マルチプライヤがあります。図 12-1 に、エンベデッド・マルチ
プライヤの 1 つのカラムとその周りの LAB を示します。各エンベデッ
ド・マルチプライヤは、1 個の 18 × 18 マルチプライヤまたは 2 個の 9 ×
9 マルチプライヤをサポートするように構成できます。
12–1
エンベデッド・マルチプライヤ・ブロックの概要
図 12-1. カラム内に配置されたエンベデッド・マルチプライヤと隣接す
る LAB
カラムごとのエンベデッド・マルチプライヤの数と使用可能なカラム数
は、デバイス集積度が高くなるほど増加します。表 12–1 に、各 Cyclone II
デバイスのエンベデッド・マルチプライヤの数および実装可能なマルチ
プライヤの数を示します。
表 12–1. Cyclone II のエンベデッド・マルチプライヤの数 ( 1 / 2 )
デバイス
9×9
エンベデッド・ マルチプライヤ
マルチプライヤ
(1)
18 × 18
マルチプライヤ
(1)
EP2C5
13
26
13
EP2C8
18
36
18
12–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスのエンベデッド・マルチプライヤ
表 12–1. Cyclone II のエンベデッド・マルチプライヤの数 ( 2 / 2 )
9×9
エンベデッド・ マルチプライヤ
マルチプライヤ
(1)
デバイス
18 × 18
マルチプライヤ
(1)
EP2C20
26
52
26
EP2C35
35
70
35
EP2C50
86
172
86
EP2C70
150
300
150
表 12–1 の注:
(1) 各デバイスには、記載した数の 9 × 9 または 18 × 18 マルチプライヤがあります。
各デバイスのマルチプライヤの総数はすべてのマルチプライヤの合計数には
なりません。
エンベデッド・マルチプライヤに加えて、Cyclone II M4K メモリ・ブ
ロックを使用してソフト・マルチプライヤを実装することもできます。
ソフト・マルチプライヤが使用できると、デバイス内で使用可能なマル
チプライヤの数が増えます。表 12–2 に、エンベデッド・マルチプライヤ
とソフト・マルチプライヤを使用した Cyclone II デバイスで使用可能な
マルチプライヤの総数を示します。
表 12–2. Cyclone II のマルチプライヤの数
デバイス
エンベデッド・
マルチプライヤ数
(18 × 18)
ソフト・
マルチプライヤ
マルチプライヤ数
の総数 (2)
(16 × 16)(1)
EP2C5
13
26
39
EP2C8
18
36
54
EP2C20
26
52
78
EP2C35
35
105
140
EP2C50
86
129
215
EP2C70
150
250
400
表 12–2 の注:
(1) ソフト・マルチプライヤは、積和モードで実装されます。M4K メモリ・ブ
ロックは、16 ビット係数をサポートするため、18 ビットのデータ幅で構成
されます。係数の和は、オーバフローに対応するために、18 ビットの分解能
を必要とします。
(2) マルチプライヤの総数は、使用されるマルチプライヤ・モードで変動する可
能性があります。
Cyclone II デバイスの M4K メモリ・ブロックの詳細については、
「Cyclone II
デバイス・ハンドブック Volume 1」の「Cyclone II メモリ・ブロック」を
参照してください。
Altera Corporation
2004 年 6 月
12–3
Cyclone II デバイス・ハンドブック Volume 1
アーキテクチャ
ソ フ ト マ ル チ プ ラ イ ヤ の 詳 細 に つ い て は、「AN 306: Implementing
Multipliers in FPGA Devices」を参照してください。
アーキテクチャ
各エンベデッド・マルチプライヤは次のエレメントで構成されます。
■
マルチプライヤ・ステージ
入出力レジスタ
■ 入出力インタフェース
■
図 12-2 にマルチプライヤ・ブロック・アーキテクチャを示します。
図 12-2. マルチプライヤ・ブロック・アーキテクチャ
signa (1)
signb (1)
aclr
clock
ena
データA
D
Q
ENA
データ出力
D
CLRN
Q
ENA
CLRN
データB
D
Q
ENA
出力レジスタ
入力レジスタ
CLRN
エンベデッド・マルチプライヤ・ブロック
図 12-2 の注:
(1)
必要に応じて、データ信号パスにマッチングさせるために、これらの信号をいず
れかのレジスタを経由して送信することができます。
12–4
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 6 月
Cyclone II デバイスのエンベデッド・マルチプライヤ
入力レジスタ
マルチプライヤの各入力信号は、入力レジスタに送信するか、マルチプ
ライヤの動作モードに応じてマルチプライヤの 9 ビットまたは 18 ビッ
ト・セクションに直接送信できます。マルチプライヤの各入力信号は、
他のレジスタに関係なく 1 つのレジスタを経由して送信できます(例え
ば、マルチプライヤのデータ A 信号はレジスタ経由で、データ B 信号は
マルチプライヤに直接送信することが可能)。エンベデッド・マルチプラ
イヤ内の各レジスタには、以下のコントロール信号を使用することがで
きます。
■
クロック
クロック・イネーブル
■ 非同期クリア
■
1 つのエンベデッド・マルチプライヤ内のすべての入力および出力レジ
スタには、同じクロック、クロック・イネーブル、または非同期クリア
信号が供給されます。
マルチプライヤ・ステージ
マルチプライヤ・ステージは、9 × 9 または 18 × 18 マルチプライヤを始
め、これらの構成の間にある他の小さなマルチプライヤもサポートしま
す。詳細については、12–7 ページの「動作モード」を参照してください。
データ幅またはマルチプライヤの動作モードに応じて、1つのエンベデッ
ド・マルチプライヤで 1 つまたは 2 つの乗算を並列に実行できます。
各マルチプライヤのオペランドには、一意の符号付きまたは符号なし数
値を使用できます。signa と signb の 2 つの信号は、マルチプライヤ
の入力が符号付き数値か符号なし数値かを制御します。signa 信号が
High の場合、データ A のオペランドは符号付き数値となり、signa 信
号が Low の場合は、データ A のオペランドは符号なし数値になります。
表 12–3 に各種オペランドの符号表現の乗算結果の符号を示します。
いず
れかのオペランドが符号付き数値の場合、乗算の結果は符号付きとなり
ます。
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2004 年 6 月
12–5
Cyclone II デバイス・ハンドブック Volume 1
アーキテクチャ
表 12–3. マルチプライヤの符号表現
データ A
データ B
結果
signa 値
ロジック・レベル
signb 値
ロジック・レベル
符号なし
Low
符号なし
Low
符号なし
符号なし
Low
符号付き
High
符号付き
符号付き
High
符号なし
Low
符号付き
符号付き
High
符号付き
High
符号付き
各エンベデッド・マルチプライヤには、1 つの signa 信号と 1 つの signb
信号しかありません。signa 信号および signb 信号は、実行時に入力
オペランドの符号表現を変更するためにダイナミックに変更できます。
signa 信号および signb 信号は、専用の入力レジスタを経由して送信
できます。マルチプライヤは、符号表現に関係なく完全精度を提供しま
す。
signa および signb 信号が未使用の場合、Quartus® II ソフト
ウェアは、マルチプライヤがデフォルトで符号なし乗算を実行す
るように設定します。
出力レジスタ
マルチプライヤの動作モードに応じて、18 ビットまたは 36 ビット・セ
クションの出力レジスタを使用して、エンベデッド・マルチプライヤの
出力をラッチするように選択できます。エンベデッド・マルチプライヤ
内の各出力レジスタでは、以下の制御信号を使用できます。
■
クロック
クロック・イネーブル
■ 非同期クリア
■
1 つのエンベデッド・マルチプライヤのすべての入力および出力レジス
タには、同じクロック、クロック・イネーブル、または非同期クリア信
号が供給されます。
エンベデッド・マルチプライヤの配線とインタフェースの詳細については、
「Cyclone II デバイス・ハンドブック Volume 1」の「Cyclone II アーキテ
クチャ」を参照してください。
12–6
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 6 月
Cyclone II デバイスのエンベデッド・マルチプライヤ
動作モード
エンベデッド・マルチプライヤは、アプリケーションでの必要性に応じ
て、以下の 2 つの動作モードのいずれかで使用できます。
■
■
1 つの 18 ビット・マルチプライヤ
最大 2 つの独立した 9 ビット・マルチプライヤ
Quartus II ソフトウェアには、マルチプライヤの動作モードを制御する
メガファンクションがあります。MegaWizard® Plug-In Manager を使用
して適切なパラメータを設定すると、Quartus II ソフトウェアは、自動
的にエンベデッド・マルチプライヤを構成します。
Cyclone II デバイスのエンベデッド・マルチプライヤを使用する
と、乗算加算器と乗算累積器のファンクションを実装することも
できます。ファンクションの乗算部分はエンベデッド・マルチプ
ライヤを使用して実装され、加算または累積ファンクションは、
ロジック・エレメント (LE) に実装されます。
Cyclone IIデバイスのエンベデッド・マルチプライヤのメガファンクショ
ンと Quartus II のサポートの詳細については、「ソフトウェア・サポー
ト」の項を参照してください。
Altera Corporation
2004 年 6 月
12–7
Cyclone II デバイス・ハンドブック Volume 1
動作モード
18 ビット・マルチプライヤ
各エンベデッド・マルチプライヤは、入力幅が 10 ∼ 18 ビットの 1 つの
18 × 18 マルチプライヤをサポートするように構成できます。図 12-3 に、
18 ビット・マルチプライヤをサポートするように構成されたエンベデッ
ド・マルチプライヤを示します。
図 12-3. 18 ビット・マルチプライヤ・モード
signa (1)
signb (1)
aclr
clock
ena
データA [17..0]
D
Q
ENA
データ出力 [35..0]
D
CLRN
Q
ENA
CLRN
データB [17..0]
D
Q
ENA
CLRN
18 x 18マルチプライヤ
エンベデッド・マルチプライヤ
図 12-3 の注:
(1)
必要に応じて、これらの信号はデータ信号パスにマッチングさせるために、1 つのレジスタを経由して送信する
ことができます。
18 ビット・マルチプライヤの入力および結果はすべて、レジスタを経由
して個別に送信することができます。マルチプライヤの入力は、符号付
き整数、符号なし整数、またはその両方の組み合わせを受け入れること
ができます。さらに、signa 信号および signb 信号をダイナミックに
変更して、専用の入力レジスタを経由して送信できます。
12–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスのエンベデッド・マルチプライヤ
9 ビット・マルチプライヤ
各エンベデッド・マルチプライヤは、入力幅が最大 9 ビットの 2 つの独
立した 9 × 9 マルチプライヤをサポートするように構成することも可能
です。図 12-4 に、2 つの 9 ビット・マルチプライヤをサポートするよう
に構成されたエンベデッド・マルチプライヤを示します。
図 12-4. 9 ビット・マルチプライヤ・モード
signa (1)
signb (1)
aclr
clock
ena
データA 0 [8..0]
D
Q
ENA
データ出力 0 [17..0]
D
CLRN
Q
ENA
CLRN
データB 0 [8..0]
D
Q
ENA
CLRN
9 x 9マルチプライヤ
データA 1 [8..0]
D
Q
ENA
データ出力 1 [17..0]
D
CLRN
Q
ENA
CLRN
データB 1 [8..0]
D
Q
ENA
CLRN
9 x 9マルチプライヤ
エンベデッド・マルチプライヤ
図 12-4 の注:
(1)
必要に応じて、これらの信号はデータ信号パスにマッチングさせるために、1 つのレジスタを経由して送信する
ことができます。
Altera Corporation
2004 年 6 月
12–9
Cyclone II デバイス・ハンドブック Volume 1
ソフトウェア・サポート
9 ビット・マルチプライヤの入力および結果はすべて、レジスタを経由
して個別に送信することができます。マルチプライヤの入力は、符号付
き整数、符号なし整数、またはその両方の組み合わせを受け入れること
ができます。各エンベデッド・マルチプライヤには、両方のデータ A 入
力(各 9 × 9 マルチプライヤに 1 つずつ)の符号表現を制御する signa
信号が 1 つ、両方のデータ B 入力の符号表現を制御する signb 信号が 1
つだけあります。したがって、同じエンベデッド・マルチプライヤに供
給するすべてのデータ A 入力は、同じ符号表現でなければなりません。
同様に、同一のエンベデッド・マルチプライヤに供給するすべてのデー
タ B 入力も、同じ符号表現である必要があります。
ソフトウェア・
サポート
アルテラは、エンベデッド・マルチプライヤ・リソースを使用してデザ
インにマルチプライヤを実装するために、インスタンス化と推定の 2 つ
の方法を提供します。どちらの方法も、以下の 3 つの Quartus II メガ
ファンクションを使用します。
■
lpm_mult
altmult_add
■ altmult_accum
■
Quartus II ソフトウェアのメガファンクションをインスタンス化して、エ
ンベデッド・マルチプライヤを使用することができます。lpm_multお
よび altmult_add メガファンクションを使用してマルチプライヤを実
装できます。さらに、altmult_add メガファンクションを使用して、乗
算加算器を実装できます。この乗算加算器では、マルチプライヤ・ファ
ンクションの実装にはエンベデッド・マルチプライヤが使用され、加算
ファンクションは LE に実装されます。altmult_accum メガファンク
ションは、乗算累積ファンクションを実装します。このファンクション
では、エンベデッド・マルチプライヤがマルチプライヤを実装し、累積
ファンクションは LE に実装されます。
メガファンクションと MegaWizard Plug-In Manager の使用方法につい
ては、Quartus II オンライン・ヘルプを参照してください。
また、HDL デザインを作成してメガファンクションを推定し、Quartus II
Native Synthesis やサードパーティ合成ツールを使用してメガファンク
ションを合成できます。このサードパーティ合成ツールには、該当する
乗算メガファンクションを認識し推定する、LeonardoSpectrum™ や
Synplify などがあります。Quartus II ソフトウェアは、いずれかの方法を
使用して、コンパイル時に乗算機能をエンベデッド・マルチプライヤに
マッピングします。
詳細については、
「Quartus II 開発ソフトウェア・ハンドブックVolume 1」
の「合成」を参照してください。
12–10
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスのエンベデッド・マルチプライヤ
まとめ
Altera Corporation
2004 年 6 月
Cyclone II デバイスのエンベデッド・マルチプライヤは、FIR フィルタ、
FFT 機能、エンコーダなど、高い乗算性能が要求される DSP アプリケー
ションをサポートするように最適化されています。これらのエンベデッ
ド・マルチプライヤは、最大 18 ビットまでの各種ビット幅のマルチプラ
イヤを実装して、特定のアプリケーションに適合するようにコンフィ
ギュレーションできます。この結果、リソースの効率的な活用、性能と
データ・スループットの向上を実現できます。Quartus II ソフトウェア
は、LeonardoSpectrum や Synplify ソフトウェアと連携して、エンベデッ
ド・マルチプライヤによる乗算機能を実装するための完全で使いやすい
フローを提供します。
12–11
Cyclone II デバイス・ハンドブック Volume 1
まとめ
12–12
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
セクション VI. コンフィギュレー
ションおよびテスト
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、Cyclone™ II デバイスに対してサポートされるすべ
てのコンフィギュレーション手法に関する情報を提供します。これらの
コンフィギュレーション手法は、
マイクロプロセッサ、コンフィギュレー
ション・デバイス、またはダウンロード・ケーブルのいずれかを使用し
ます。アルテラのコンフィギュレーション・デバイスでの設計方法に関
して詳細に説明します。最後の章では、Cyclone II デバイスでの JTAG
サポートに関する情報を提供します。
このセクションは、以下の章で構成されています。
Altera Corporation
■
第 13 章 Cyclone II デバイスのコンフィギュレーション
■
第 14 章 Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・ス
キャン・テスト
セクション VI–1
Preliminary
Cyclone II デバイス・ハンドブック , Volume 1
コンフィギュレーションおよびテスト
改訂履歴
以下の表に、第 13 章および第 14 章の改訂履歴を示します。
章
日付 / バージョン
13
2004 年 11 月、
v1.1
変更内容
●
●
●
●
●
●
●
●
●
14
セクション VI–2
Preliminary
「単一デバイスのASコンフィギュレーショ
ン」セクションの「コンフィギュレー
ション・ステージ」セクションを更新
「単一デバイスの AS コンフィギュレー
ション」セクションの「初期化ステージ」
セクションを更新
図 13-8 を更新
「外部ホストとして MAX II デバイスを使
用した単一デバイスの PS コンフィギュ
レーション」セクションの「初期化ス
テージ」セクションを更新
表 13–7 を更新
「コンフィギュレーション・デバイスを使
用した単一デバイスの PS コンフィギュ
レーション」セクションを更新
「コンフィギュレーション・デバイスを使
用した単一デバイスの PS コンフィギュ
レーション」セクションの「初期化ス
テージ」セクションを更新
図 13-18 を更新
「単一デバイスの JTAG コンフィギュレー
ション」セクションを更新
2004 年 6 月、
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
2004 年 6 月、
v1.0
Cyclone II デバイス・ハンドブックにドキュ
メントを追加
Altera Corporation
13. Cyclone II デバイスの
コンフィギュレーション
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51013-1.1
はじめに
Cyclone™ II デバイスは、SRAM セルを使用してコンフィギュレーショ
ン・データを格納します。SRAM メモリは揮発性のため、デバイスに電
源を投入するたびにコンフィギュレーション・データを Cyclone II デバ
イスにダウンロードする必要があります。アクティブ・シリアル(AS)
コンフィギュレーション手法を使用して、Cyclone II デバイスをコン
フィギュレーションできます。この手法は最大 40 MHz の DCLK 周波数
で動作可能です。パッシブ・シリアル(PS)や JTAG(Joint Test Action
Group)ベースのコンフィギュレーション手法を使用しても、Cyclone II
デバイスをコンフィギュレーションできます。さらに、Cyclone II デバ
イスは圧縮されたコンフィギュレーション・ビットストリームを受信し
て、このデータをすぐに復元することができるため、必要なメモリおよ
びコンフィギュレーション時間を低減します。
この章では、Cyclone II デバイスのコンフィギュレーション機能、およ
びサポートされているコンフィギュレーション手法を使用して
Cyclone II デバイスをコンフィギュレーションする方法について説明し
ます。コンフィギュレーション・ピンの内容と Cyclone II デバイスのコ
ンフィギュレーション・ファイル・フォーマットについても説明します。
デバイスのコンフィギュレーション・オプションの設定方法またはコン
フィギュレーション・ファイルの作成方法の詳細については、
「Configuration
Handbook」の「Software Settings」のセクションを参照してください。
Cyclone II
デバイスの
コンフィギュ
レーションに
ついて
Altera Corporation
2004 年 11 月
Cyclone II デバイスをコンフィギュレーションするには、AS、PS、およ
びJTAGコンフィギュレーション手法を使用できます。使用するコンフィ
ギュレーション手法を選択するには、表 13–1 に示すように、Cyclone II
デバイスの MSEL ピンを High または Low にドライブします。MSEL ピ
ンは、そのピンが存在するバンクの VCCIO 電源によって給電されます。
パワー・オン・リセット(POR)およびリコンフィギュレーション中、
MSEL ピンがロジック Low またはロジック High と判定されるには、そ
れぞれ LVTTL VIL レベルであるか、VIH レベルであることが必要です。
このため、不正なコンフィギュレーション手法の検出の問題を避けるた
めに、MSEL[] ピンを、そのピンが存在する I/O バンクの VCCIO と GND
にプルアップ抵抗またはプルダウン抵抗なしで接続する必要がありま
す。MSEL[] ピンをマイクロプロセッサや別のデバイスでドライブして
はなりません。
13–1
Cyclone II デバイスのコンフィギュレーションについて
表 13–1. Cyclone II のコンフィギュレーション手法
コンフィギュレーション手法
MSEL1
MSEL0
AS (20 MHz) (1)
0
0
PS
0
1
高速 AS(40 MHz)(1)
1
0
(3)
(3)
JTAG ベースの
コンフィギュレーション (2)
表 13–1 の注:
(1) EPCS16 デバイスおよび EPCS64 デバイスのみ、最大 40 MHz の DCLK をサポー
トします。他の EPCS デバイスでは、最大 20 MHz の DCLK がサポートされま
す。詳細については、
「Serial Configuration Devices Data Sheet」を参照して
ください。
(2) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手
法よりも優先されます。つまり、MSEL ピンの設定は無視されます。
(3) MSEL ピンは浮動状態のままにしないで、VCCIO または GND に接続してくださ
い。これらのピンは、生産時に使用される JTAG 以外のコンフィギュレーショ
ン手法をサポートします。JTAG コンフィギュレーションしか使用しない場合
は、MSEL ピンを GND に接続する必要があります。
コンフィギュレーション・データは、表 13–2 のオプションを使用して、
AS、PS、または JTAG のインタフェースにより Cyclone II FPGA にダウ
ンロードできます。
表 13–2. Cyclone II のコンフィギュレーション手法
コンフィギュレーション手法
説明
AS コンフィギュレーション
シリアル・コンフィギュレーション・
デバイス(EPCS1、EPCS4、EPCS16、
または EPCS64 デバイス)を使用した
コンフィギュレーション
PS コンフィギュレーション
エンハンスド・コンフィギュレーショ
ン・デバイス(EPC4、EPC8、およ
び EPC16 デバイス)、EPC2 および
EPC1 コンフィギュレーション・デバ
イス、インテリジェント・ホスト(マ
イクロプロセッサ)、またはダウン
ロード・ケーブルを使用したコンフィ
ギュレーション
JTAG ベースのコンフィギュレーション ダウンロード・ケーブル、インテリ
ジェント・ホスト(マイクロプロセッ
サ)
、または Jam™ STAPL(Standard
Test and Programming Language)を
使用した、JTAG ピンによるコンフィ
ギュレーション
13–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
コンフィギュ
レーション・
ファイル・
フォーマット
表 13–3 に、Cyclone II デバイスの非圧縮コンフィギュレーション・ファ
イルのおおよそのサイズを示します。複数のデバイス・コンフィギュレー
ションに必要なストレージ容量を計算するには、各デバイスのファイル・
サイズを加算します。
表 13–3. Cyclone II のロウ・バイナリ・ファイル
(.rbf)サイズ
注 (1)
デバイス
データ・サイズ
(ビット)
データ・サイズ
(バイト)
EP2C5
1,265,792
152,998
EP2C8
1,983,536
247,974
EP2C20
3,892,496
486,562
EP2C35
6,858,656
857,332
EP2C50
9,963,392
1,245,424
EP2C70
14,319,216
1,789,902
表 13–3 の注:
(1) これらの値は暫定仕様です。
表 13–3 のデータは、デザインのコンパイル前のファイル・サイズの見積
りにのみ使用してください。16 進(.hex)フォーマットや表形式テキス
ト・ファイル(.ttf)フォーマットなど、コンフィギュレーション・ファ
イル・フォーマットごとにファイル・サイズが異なります。ただし、特
定バージョンの Quartus® II 開発ソフトウェアでは、同じデバイスを対象
としたデザインの非圧縮コンフィギュレーション・ファイルのサイズは
同じになります。圧縮を使用した場合、圧縮率はデザインに依存するた
め、ファイル・サイズはコンパイルするたびに変わる可能性があります。
コンフィギュ
レーション・
データの圧縮
Cyclone II デバイスは、コンフィギュレーション・メモリのスペースと
時間を節減するコンフィギュレーション・データの復元をサポートしま
す。この機能により、圧縮されたコンフィギュレーション・データをコ
ンフィギュレーション・デバイスまたはその他のメモリに格納し、この
圧縮されたビットストリームを Cyclone II デバイスに送信することがで
きます。コンフィギュレーションの間、Cyclone II デバイスはリアルタ
イムでビットストリームを復元し、SRAM セルをプログラムします。
暫定的なデータでは、圧縮によりコンフィギュレーション・ビッ
トストリームのサイズが35∼55%減少することが示されています。
Cyclone II デバイスは、AS および PS コンフィギュレーション手法での
復元をサポートします。JTAG ベースのコンフィギュレーションでは、復
元はサポートされていません。
Altera Corporation
2004 年 11 月
13–3
Cyclone II デバイス・ハンドブック Volume 1
コンフィギュレーション・データの圧縮
どちらも同じ圧縮アルゴリズムを使用しますが、Cyclone II デバイスで
サポートされている復元機能は、エンハンスド・コンフィギュレーショ
ン・デバイス(EPC16、EPC8、および EPC4 デバイス)の復元機能とは
異なります。エンハンスド・コンフィギュレーション・デバイスのデー
タ復元機能では、圧縮されたデータを格納し、ターゲット・デバイスに
送信する前にそのビットストリームを復元できます。
PS モードでは、圧縮されたコンフィギュレーション・データの送信によ
りコンフィギュレーション時間を削減できるため Cyclone II デバイスの
復元機能を使用する必要があります。Cyclone II デバイスとエンハンス
ド・コンフィギュレーション・デバイスの両方の復元機能を同時に使用
しないでください。圧縮アルゴリズムが再帰的でないため、コンフィギュ
レーション・ファイルをさらに圧縮しないで拡張する可能性があります。
シリアル・コンフィギュレーション・デバイスのコンフィギュレーショ
ン・メモリ・スペースを節減する必要がある場合は、AS コンフィギュレー
ション中に Cyclone II デバイスの復元機能を使用する必要があります。
圧縮を有効にすると、Quartus II 開発ソフトウェアは、圧縮されたコン
フィギュレーション・データを使用してコンフィギュレーション・ファ
イルを生成します。この圧縮ファイルにより、コンフィギュレーション・
デバイスやフラッシュに必要なメモリが減少し、Cyclone II デバイスへ
のビットストリームの送信に必要な時間が短縮されます。Cyclone II デ
バイスでのコンフィギュレーション・ファイルの復元に必要な時間は、
コンフィギュレーション・データの FPGA への送信に必要な時間より短
くなります。
Cyclone II ビットストリームの圧縮を有効にするには、デザインのコン
パイル前(Compiler Settings メニュー)とデザインのコンパイル後
(Convert Programming Files ウィンドウ)の 2 つの方法があります。
プロジェクトのコンパイラ設定の圧縮を有効にするには、Assignments
メニューの下にある Device を選択して、設定ウィンドウを起動します。
Cyclone II デバイスを選択したら、Device & Pin Options ウィンドウを
開きます。General settings タブで、Generate compressed bitstreams
のチェック・ボックスをオンにします(図 13-1 を参照)。
13–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
図 13-1. Compiler Settings での Cyclone II ビットストリームの圧縮を
有効にする
Convert Programming Files ウィンドウからプログラミング・ファイル
を作成するときに、次のステップを使用して圧縮を有効にすることもで
きます。
1. (File メニューから)Convert Programming Files をクリックします。
2. プログラミング・ファイルのタイプを選択します。Programmer オブ
ジェクト・ファイル(.pof)
、SRAM HEXOUT、RBF、または TTF ファ
イルのみが、圧縮をサポートしています。
3. POF の場合、コンフィギュレーション・デバイスを選択します。
4. Add File を選択し、Cyclone II SRAM オブジェクト・ファイル(.sof)
を追加します。
5. SOF データ領域に追加したファイルの名前を選択して、Properties を
クリックします。
6. Compression チェック・ボックスをオンにします。
Altera Corporation
2004 年 11 月
13–5
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
複数の Cyclone II デバイスをカスケード接続する場合、チェイン内の各
デバイスに対して圧縮機能を選択的に有効にできます。図 13-2 に、2 つ
の Cyclone II デバイス・チェインを示します。最初の Cyclone II デバイ
スは圧縮が有効にされているため、コンフィギュレーション・デバイス
から圧縮されたビットストリームを受信します。2 つ目の Cyclone II デバ
イスは圧縮機能が無効にされているため、非圧縮のデータを受信します。
図 13-2. プログラミング・ファイル内の圧縮および
非圧縮コンフィギュレーション・データ
シリアル・データ
シリアルまたは
エンハンスド・
コンフィギュレーション・
デバイス
圧縮
非圧縮
VCC
10 kΩ
Cyclone II
デバイス
nCE
Cyclone II
デバイス
nCEO
nCE
nCEO
N.C.
GND
Quartus II 開発ソフトウェアでは、このセットアップ用のプログラミン
グ・ファイル(例えば、POF ファイル)を生成できます。
AS コンフィ
ギュレーション
(シリアル・
コンフィギュ
レーション・
デバイス)
AS コンフィギュレーション手法では、Cyclone II デバイスは、シリア
ル・コンフィギュレーション・デバイスを使用してコンフィギュレーショ
ンされます。これらのコンフィギュレーション・デバイスは、シンプル
な 4 ピン・インタフェースとスモール・フォーム・ファクタを特長とす
る、不揮発性メモリを搭載した低コスト・デバイスです。これらの機能
によって、シリアル・コンフィギュレーション・デバイスは低コストの
コンフィギュレーションに最適なソリューションになります。
シリアル・コンフィギュレーション・デバイスの詳細については、
「Configuration Handbook」の「Serial Configuration Devices Data
Sheet」の章を参照してください。
13–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
シリアル・コンフィギュレーション・デバイスは、コンフィギュレーショ
ン・データにアクセスするためのシリアル・インタフェースを提供しま
す。デバイスのコンフィギュレーション中、Cyclone II デバイスは、シ
リアル・インタフェース経由でコンフィギュレーション・データを読み
込み、必要に応じてデータを復元し、その SRAM セルをコンフィギュ
レーションします。FPGA は AS コンフィギュレーション手法のコンフィ
ギュレーション・インタフェースを制御し、外部ホスト(コンフィギュ
レーション・デバイスやマイクロプロセッサなど)は PS コンフィギュ
レーション手法のインタフェースを制御します。
Cyclone II デバイスの復元機能は、AS モードで Cyclone II デバ
イスをコンフィギュレーションするときに使用できます。
表 13–4 に、AS コンフィギュレーション手法を使用時の MSEL ピンの設
定を示します。
表 13–4. Cyclone II デバイスのコンフィギュレーション手法
MSEL1
MSEL0
AS (20 MHz) (1)
0
0
高速 AS (40 MHz) (1)
1
0
コンフィギュレーション手法
表 13–4 の注:
(1) EPCS16 と EPCS64 は、最大 40 MHz の DCLK をサポートします。他の EPCS
デバイスでは、最大 20 MHz の DCLK がサポートされます。詳細については、
「Serial Configuration Devices Data Sheet」を参照してください。
単一デバイスの AS コンフィギュレーション
シリアル・コンフィギュレーション・デバイスには、シリアル・クロッ
ク入力(DCLK)、シリアル・データ出力(DATA)、AS データ入力(ASDI)、
アクティブ Low チップ・セレクト(nCS)の 4 つのピン・インタフェー
スがあります。この 4 ピン・インタフェースは、図 13-3 に示すように、
Cyclone II デバイスのピンに接続されます。
Altera Corporation
2004 年 11 月
13–7
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
図 13-3. 単一デバイスの AS コンフィギュレーション
VCC (1)
VCC (1)
VCC (1)
10 kΩ
10 kΩ
シリアル・
コンフィギュレーション・
デバイス
10 kΩ
Cyclone II FPGA
nSTATUS
CONF_DONE
nCEO
N.C. (4)
nCONFIG
nCE
GND
DATA
DATA0
DCLK
DCLK
nCS
nCSO
MSEL1 (3)
ASDO
MSEL0 (3)
ASDI
VCC
(2)
GND
図 13-3 の注:
(1) プルアップ抵抗を 3.3 V 電源に接続します。
(2) Cyclone II デバイスは、ASDO から ASDI へのパスを使用して、コンフィギュレー
ション・デバイスを制御します。
(3) デザインで EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、
詳細については、
表13–4を参照してください。
MSEL[1..0]ピンを00に設定します。
(4) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給し
ていない場合はユーザ I/O ピンとして使用できます。
パワーアップ時には、Cyclone II デバイスでは POR の処理が行われます。
POR の処理中、デバイスはリセットされ、nSTATUS と CONF_DONE を
Low に保持し、すべてのユーザ I/O ピンをトライ・ステートにします。
POR の処理(通常 100 ms)後、Cyclone II デバイスは nSTATUS を解放
し、10 kΩ の外部抵抗が nSTATUS ピンを High にプルアップすると、コ
ンフィギュレーション・モードに移行します。FPGA が POR を正常に終
了すると、すべてのユーザ I/O ピンはトライ・ステート状態を継続しま
す。Cyclone II デバイスのユーザ I/O ピン上には、コンフィギュレーショ
ンの実行前と実行時にオンになる弱いプルアップ抵抗があります。
コンフィギュレーションの実行前と実行時にオンになる I/O ピン上の弱
いプルアップ抵抗の値については、
「Cyclone II デバイス・ハンドブッ
ク」の「DC 特性とタイミング仕様」の章を参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、初期化の各ステージで構成されています。
13–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
リセット・ステージ
nCONFIG または nSTATUS が Low の場合、デバイスはリセット状態で
す。POR の処理後、Cyclone II デバイスは nSTATUS を解放します。10
kΩ の外部プルアップ抵抗が nSTATUS 信号を High にプルアップし、
Cyclone II デバイスはコンフィギュレーション・モードに移行します。
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーションと JTAG ピンが存在するバンクの VCCINT と VCCIO
に十分な電力を供給して、適切な電圧レベルにする必要があります。
コンフィギュレーション・ステージ
Cyclone II デバイスで生成されるシリアル・クロック(DCLK)は、コン
フィギュレーション・サイクル全体を制御し、シリアル・インタフェー
スに対するタイミングを提供します。Cyclone II デバイスは、内部発振
器を使用して DCLK を生成します。MSEL[] ピンを使用すると、20 MHz
または 40 MHz の発振器を選択できます。EPCS16 と EPCS64 のシリア
ル・コンフィギュレーション・デバイスを使用して設計するとき、20
MHz または 40 MHz の発振器を選択できますが、40 MHz の発振器の方
がコンフィギュレーション時間が高速です。内部発振器の周波数は、
Cyclone II デバイスのプロセス、電圧、および温度の条件によってある
程度変動します。内部発振器は、最大周波数を保証して EPCS デバイス
の仕様に適合するように設計されています。
EPCS16 と EPCS64 のコンフィギュレーション・デバイスのみが、
最大 40 MHz の DCLK をサポートします。他のシリアル・コン
フィギュレーション・デバイスでは、最大 20 MHz の DCLK がサ
ポートされます。詳細については、
「Serial Configuration Devices
Data Sheet」を参照してください。
表 13–5 に AS の DCLK 出力周波数を示します。
表 13–5. AS の DCLK 出力周波数
選択された発振器
最小
注 (1)
標準
最大
単位
40 MHz (2)
20
26
40
MHz
20 MHz
10
13
20
MHz
表 13–5 の注:
(1) これらの値は暫定仕様です。
(2) EPCS16 デバイスと EPCS64 デバイスは、最大 40 MHz の DCLK をサポートし
ます。他のシリアル・コンフィギュレーション・デバイスでは、最大 20 MHz
の DCLK クロックがサポートされます。
詳細については、
「Serial Configuration
Devices Data Sheet」を参照してください。
Altera Corporation
2004 年 11 月
13–9
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
シリアル・コンフィギュレーション・デバイスは、DCLK の立ち上がり
エッジで入力 / コントロール信号をラッチし、立ち下がりエッジでコン
フィギュレーション・データを送出します。Cyclone II デバイスは、DCLK
の立ち下がりエッジでコントロール信号を送出し、DCLK の立ち上がり
エッジでコンフィギュレーション・データをラッチします。
コンフィギュレーション・モードでは、Cyclone II デバイスは、コンフィ
ギュレーション・デバイスのチップ・セレクト(nCS)ピンに接続され
ている、nCSO 出力ピンを Low にすることで、シリアル・コンフィギュ
レーション・デバイスを有効にします。Cyclone II デバイスは、シリア
ル・クロック(DCLK)ピンとシリアル・データ出力(ASDO)ピンを使
用して、シリアル・コンフィギュレーション・デバイスに対する操作コ
マンドの送信やアドレス信号の読み込みを行います。その後、コンフィ
ギュレーション・デバイスは、Cyclone II デバイスの DATA0 入力に接続
されている、シリアル・データ出力(DATA)ピンにデータを供給します。
Cyclone II デバイスはすべてのコンフィギュレーション・ビットを受信後、
オープン・ドレイン CONF_DONE ピンを解放します。次にこのピンは 10
kΩ の外部抵抗によって High にプルアップされます。Cyclone II デバイス
はまた、DCLK 信号のドライブを停止します。初期化は、CONF_DONE 信
号がロジック High レベルに達した後でのみ開始します。
すべての AS コン
フィギュレーション・ピン(DATA0、DCLK、nCSO、および ASDO)には、
常にアクティブな弱い内部プルアップ抵抗があります。このため、コン
フィギュレーション後に、これらのピンは High になります。
初期化ステージ
Cyclone II デバイスの初期化クロック・ソースは、Cyclone II デバイス
の 10 MHz(通常)内部発振器(AS 内部発振器とは別)またはオプショ
ンの CLKUSR ピンのいずれかです。内部発振器は、初期化用のデフォル
トのクロック・ソースです。内部発振器を使用する場合、Cyclone II デ
バイスでは、適切に初期化するのに十分なクロック・サイクルが供給さ
れます。内部発振器を使用する利点は、初期化ステージで外部ソースの
追加クロック・サイクルを CLKUSR ピンに送信する必要がないことです。
さらに、CLKUSR ピンをユーザ I/O ピンとして使用できます。
デバイスの初期化を遅延させる場合、この CLKUSR ピン・オプションを
使用できます。CLKUSR ピンを使用すると、デバイスがユーザ・モード
に移行するタイミングを制御できます。デバイスがユーザ・モードに移
行するタイミングは、無期限に遅延できます。User Supplied Start-Up
Clock オプションをオンにすると、CLKUSR ピンが初期化クロック・ソー
スになります。CLKUSR にクロックを供給しても、コンフィギュレーショ
ン・プロセスに影響はありません。コンフィギュレーション・データが
すべて受け入れられ、CONF_DONE が High になった後、Cyclone II デバ
イスは、適切に初期化を実行し、100 MHz の CLKUSR fMAX をサポート
するために、299 個のクロック・サイクルを必要とします。
13–10
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
Cyclone II デバイスは、初期化の終了とユーザ・モードの開始を Low から
High への遷移で知らせる、オプションの INIT_DONE ピンを備えていま
す。Quartus II 開発ソフトウェアでは、Device & Pin Options ウィンドウ
の General タブから Enable INIT_DONE output オプションを使用できま
す。INIT_DONE ピンを使用する場合、nCONFIG が Low でかつコンフィ
ギュレーションの開始時には、信号を High にプルアップするために、10
kΩ の外部プルアップ抵抗が必要です。INIT_DONE をイネーブルするオプ
ションのビットをデバイスにプログラムすると(コンフィギュレーショ
ン・データの最初のフレームで)
、INIT_DONE ピンが Low になります。
初期化が完了すると、INIT_DONE ピンが解放され、High にプルアップさ
れます。この Low から High への遷移で、FPGA がユーザ・モードに入っ
たことがわかります。INIT_DONE ピンを使用しない場合、CONF_DONE
が High になり 299 個のクロック・サイクルが CLKUSR ピンに送信された
後、
または Cyclone II デバイスが内部発振器を使用しているときには tCF2UM
時間(表 13–8 を参照)経過後に、初期化期間が完了します。
ユーザ・モード
初期化が完了すると、FPGA はユーザ・モードに移行します。ユーザ・
モードでは、ユーザ I/O ピンに弱いプルアップ抵抗がなくなり、デザイ
ンで割り当てられた機能が実行されます。
Cyclone II デバイスがユーザ・モードのときに、nCONFIG 信号を Low に
プルすればリコンフィギュレーションを開始できます。nCONFIG 信号は、
少なくとも 40 µs の間 Low でなければなりません。nCONFIG が Low に
プルされると、Cyclone II デバイスはリセットされ、リセット・ステージ
に移行します。Cyclone II デバイスは nSTATUS と CONF_DONE も Low に
プルするため、
すべてのI/Oピンがトライ・ステートになります。
nCONFIG
がロジック High レベルに戻り、nSTATUS が Cyclone II デバイスによっ
て解放されると、リコンフィギュレーションが開始します。
コンフィギュレーション中のエラー
コンフィギュレーション中にエラーが発生した場合、Cyclone II デバイ
スは nSTATUS 信号を Low にドライブして、データ・フレーム・エラー
を示します。CONF_DONE 信号は Low のままです。Quartus II 開発ソフ
トウェアの Device & Pin Options ダイアログ・ボックスの General タ
ブで、Auto-restart configuration after error オプションをオンにすると、
Cyclone II デバイスでは、nCSO のパルスを発生させてシリアル・コン
フィギュレーション・デバイスをリセットします。リセット・タイムア
ウト期間(約 40 µs)後に nSTATUS を解放して、コンフィギュレーショ
ンを再試行します。Auto-restart configuration after error オプションを
オフにした場合は、外部システムで nSTATUS のエラーを監視し、少な
くとも 40 µs 間 nCONFIG を Low にプルして、コンフィギュレーション
を再開する必要があります。
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2004 年 11 月
13–11
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
オプションの CLKUSR ピンを使用し、nCONFIG ピンを Low にプ
ルしてデバイスの初期化中にコンフィギュレーションを再開する
場合は、nSTATUS が Low の間(最大 40 µs)、CLKUSR が継続的
にトグルするようにします。
コンフィギュレーション問題の詳細については、「Configuration
Handbook」の「Debugging Configuration Problems」の章、およびア
ルテラ Web サイト(www.altera.co.jp)の FPGA Configuration
Troubleshooter を参照してください。
複数デバイスの AS コンフィギュレーション
単一のシリアル・コンフィギュレーション・デバイスを使用して、複数の
Cyclone II デバイスをコンフィギュレーションすることができます。チッ
プ・イネーブル(nCE)ピンとチップ・イネーブル出力(nCEO)ピンを使
用すると、複数の Cyclone II デバイスをカスケード接続できます。チェイ
ンの最初のデバイスの nCE ピンを GND に接続し、nCEO ピンをチェイン
の次のデバイスの nCE ピンに接続します。10 kΩ の外部プルアップ抵抗を
使用して、nCEO 信号を VCCIO レベルに対して High にプルアップし、弱い
内部プルアップ抵抗を支援します。最初のデバイスがビットストリームか
らそのコンフィギュレーション・データをすべてキャプチャすると、nCEO
ピンを Low に遷移させ、チェイン内の次のデバイスのコンフィギュレー
ションを開始します。最後のデバイスの nCEO ピンは、未接続のままにす
るか、あるいはチェイン内の最後のデバイスが Cyclone II デバイスの場合
は、コンフィギュレーション後にユーザ I/O ピンとして使用できます。
Quartus II 開発ソフトウェアは、Cyclone II デバイスの nCEO ピ
ンを出力ピンとして設定し、デフォルトで GND にドライブしま
す。デバイスがチェイン内にあり、nCEO ピンが次のデバイスの
nCE ピンに接続されている場合は、コンフィギュレーション後に
その nCEO ピンをユーザ I/O ピンとして使用しないようにする必
要があります。ソフトウェア設定は、Quartus II 開発ソフトウェ
アのDevice & Pin Optionsダイアログ・ボックスのDual-Purpose
Pins タブにあります。
チェイン内の最初の Cyclone II デバイスは、コンフィギュレーション・
マスタであり、チェイン全体のコンフィギュレーションを制御します。
最初の Cyclone II デバイスについては、AS コンフィギュレーション手
法を、残りの Cyclone II デバイス(コンフィギュレーション・スレーブ)
については、PS コンフィギュレーション手法を選択します。PS コンフィ
ギュレーションをサポートする他のアルテラ・デバイスも、コンフィギュ
レーション・スレーブとしてチェインの一部にすることができます。複
数デバイス・チェインでは、チェイン内の各デバイスの nCONFIG、
nSTATUS、CONF_DONE、DCLK、および DATA0 ピンは接続されます(図
13-4 を参照)
。図 13-4 に、このセットアップのピン接続を示します。
13–12
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
図 13-4. 複数デバイスの AS コンフィギュレーション
VCC (1)
10 kΩ
VCC (1)
VCC (1)
10 kΩ
VCC (3)
10 kΩ
シリアル・
コンフィギュレーション・
デバイス
10 kΩ
Cyclone II FPGA
マスタ・デバイス
Cyclone II FPGA
スレーブ・デバイス
nSTATUS
nSTATUS
CONF_DONE
CONF_DONE
nCONFIG
nCE
nCONFIG
nCE
nCEO
nCEO
N.C. (4)
VCC
GND
VCC
DATA
DATA0
MSEL1 (2)
DATA0
DCLK
DCLK
MSEL0 (2)
DCLK
nCS
nCSO
ASDI
ASDO
MSEL1
MSEL0
GND
GND
図 13-4 の注:
(1) プルアップ抵抗を 3.3 V 電源に接続します。
(2) EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、MSEL[1..0] を 00 に設定します。詳細については、
表 13–4 を参照してください。
(3) プルアップ抵抗を nCEO ピンが存在している I/O バンクの VCCIO 電源電圧に接続します。
(4) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合はユーザ I/O ピン
として使用できます。
図 13-4 に示すように、すべてのターゲット FPGA 上の nSTATUS ピンと
CONF_DONE ピンは、外部プルアップ抵抗を使用して互いに接続されま
す。これらのピンは、FPGA 上のオープン・ドレイン双方向ピンです。
最初のデバイスが(該当するコンフィギュレーション・データすべてを
受信後)nCEO をアサートすると、CONF_DONE ピンを解放します。ただ
し、チェイン内の後続のデバイスは、自身のコンフィギュレーション・
データを受信するまで、CONF_DONE 信号を Low に維持します。チェイ
ン内のすべてのターゲット FPGA が自身のコンフィギュレーション・
データを受信し、CONF_DONE を解放すると、プルアップ抵抗はこの信
号を High にプルアップし、すべてのデバイスが同時に初期化モードに
移行します。
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2004 年 11 月
13–13
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
初期化中、初期化クロック・ソースは、Cyclone II デバイスの 10 MHz
(通常)内部発振器(AS 内部発振器とは別)か、またはオプションの
CLKUSR ピンのいずれかです。デフォルトでは、内部発振器は初期化用
のクロック・ソースです。内部発振器を使用する場合、Cyclone II デバ
イスでは、適切に初期化するのに十分なクロック・サイクルが供給され
ます。内部発振器を使用する利点は、初期化ステージで外部ソースの追
加クロック・サイクルを CLKUSR ピンに送信する必要がないことです。
CLKUSR ピンはユーザ I/O ピンとしても使用できるため、ユーザ I/O ピ
ンを追加できることを意味します。
チェイン内のデバイスの初期化を遅延させる場合、この CLKUSR ピン・
オプションを使用できます。CLKUSR ピンを使用すると、デバイスがユー
ザ・モードに移行するタイミングを制御できます。この機能により、各
デバイスの CLKUSR ピンに個別のクロックを供給することによって、各
デバイスがユーザ・モードに移行するタイミングの順序を制御すること
もできます。CLKUSR ピンを使用すると、複数デバイス・チェインで最
初にユーザ・モードに移行するデバイスを選択し、他のデバイスを後で
ユーザ・モードに移行させるようにすることができます。
デバイス・ファミリによって、必要な初期化クロック・サイクル数が異
なる場合があります。したがって、複数デバイス・チェインが異なるファ
ミリのデバイスで構成される場合、必要な初期化クロック・サイクル数
が異なるため、デバイスがユーザ・モードに移行する時間は多少異なる
可能性があります。ただし、異なるデバイス・ファミリ間で初期化クロッ
ク・サイクルの数がほぼ同じか、またはデバイスが同じファミリのメン
バの場合、これらのデバイスは同時にユーザ・モードに移行します。必
要な初期化クロック・サイクル数の詳細については、それぞれのデバイ
ス・ファミリ・ハンドブックを参照してください。
コンフィギュレーションのどこかでエラーが発生した場合、エラーを発
Auto-restart configuration
生したFPGAはnSTATUS信号をLowにします。
after error オプションをオンにすると、リセット・タイムアウト期間(最
大 40 µs)後にチェイン全体がリコンフィギュレーションを開始します。
Auto-restart configuration after error オプションがオフの場合は、マイク
ロプロセッサまたはコントローラで nSTATUS のエラーを監視し、
nCONFIG で Low のパルスを発生させて、コンフィギュレーションを再
開する必要があります。nCONFIG が VCC に接続されてなく、システムの
制御下にある場合は、マイクロプロセッサまたはコントローラでこのピ
ンのパルスを発生させることができます。
Cyclone II デバイスはカスケード接続できますが、シリアル・コ
ンフィギュレーション・デバイスをカスケード接続したり、互い
にチェインすることはできません。
オプションの CLKUSR ピンを使用し、nCONFIG を Low にプルし
てデバイスの初期化中にコンフィギュレーションを再開する場合
は、nSTATUS が Low の間(最大 40 µs)、CLKUSR が継続的にト
グルするようにします。
13–14
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
コンフィギュレーション・ビットストリームのサイズがシリアル・コン
フィギュレーション・デバイスの容量を超える場合、大きなコンフィギュ
レーション・デバイスを選択するか、圧縮機能を有効にする必要があり
ます。複数のデバイスをコンフィギュレーションする場合、ビットスト
リームのサイズは個々のデバイスのコンフィギュレーション・ビットス
トリームの合計になります。
同じデザインによる複数の Cyclone II デバイスの
コンフィギュレーション
デザインによっては、コンフィギュレーション・ビットストリームまた
は SOF を通して、同じデザインで複数の Cyclone II デバイスをコンフィ
ギュレーションすることが必要です。これは、このセクションで説明す
る 2 つの方法のいずれかを使用して行うことができます。いずれの方法
でも、シリアル・コンフィギュレーション・デバイスをカスケード接続
したり、互いにチェインすることはできません。
複数の SOF
最初の方法では、SOF ファイルの 2 つのコピーはシリアル・コンフィ
ギュレーション・デバイスに格納されます。最初のコピーは、Cyclone II
マスタ・デバイスのコンフィギュレーションに使用し、2 番目のコピー
は、残りのすべてのスレーブ・デバイスを同時にコンフィギュレーショ
ンするために使用します。このセットアップでは、Cyclone II マスタ・
デバイスは AS モードであり、Cyclone II スレーブ・デバイスは PS モー
ド(MSEL=01)になります。図 13-5 を参照してください。
同じ SOF ファイルを使用して 4 つの(同等の)Cyclone II デバイスをコ
ンフィギュレーションするには、図 13-5 に示すように、3 つのスレーブ・
デバイスを同時コンフィギュレーション用に接続します。マスタ・デバ
イスの nCEO ピンは、3 つのすべてのスレーブ・デバイス上の nCE 入力
ピンをドライブします。コンフィギュレーション・デバイスの DATA と
DCLK ピンを、Cyclone II デバイスの DATA と DCLK ピンにパラレルに接
続します。最初のコンフィギュレーション・サイクル中、マスタ・デバ
イスは、nCEO を High に保持しながら、そのコンフィギュレーション・
データをシリアル・コンフィギュレーション・デバイスから読み込みま
す。コンフィギュレーション・サイクルの完了後、マスタ・デバイスは、
nCE を Low にし、コンフィギュレーション・データの 2 番目のコピー
を 3 つのスレーブ・デバイスすべてに送信し、それらのデバイスを同時
にコンフィギュレーションします。
図 13-5 のセットアップを使用する利点は、Cyclone II マスタ・デバイス用
に異なる SOF ファイルを使用できることです。
ただし、
すべての Cyclone II
スレーブ・デバイスは、同じ SOF ファイルを使用してコンフィギュレー
ションする必要があります。
このコンフィギュレーション方法の SOF ファ
イルは、圧縮または非圧縮ファイルのいずれでもかまいません。
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2004 年 11 月
13–15
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
マスタとスレーブの Cyclone II デバイスが同じ SOF を使用する
場合にも、この方法を使用できます。
図 13-5. FPGA が複数の SOF を使用して同じデータを受信する場合の複数デバイスの
AS コンフィギュレーション
Cyclone II デバイスのスレーブ
nSTATUS
CONF_DONE
VCC (1)
VCC (1)
VCC (1)
VCC (3)
nCONFIG
nCE
N.C. (4)
nCEO
VCC
10 kΩ
10 kΩ
10 kΩ
10 kΩ
DATA0
DCLK
MSEL0
MSEL1
Cyclone II デバイスのスレーブ
Cyclone II デバイスのマスタ
シリアル・
コンフィギュレーション・
デバイス
nSTATUS
nSTATUS
CONF_DONE
CONF_DONE
nCONFIG
nCONFIG
nCE
nCE
nCEO
VCC
Data
DATA0
DCLK
DCLK
MSEL0
nCS
nCSO
MSEL1
ASDI
ASDO
N.C. (4)
nCEO
VCC
DATA0
DCLK
MSEL0
MSEL1
Cyclone II デバイスのスレーブ
nSTATUS
CONF_DONE
nCONFIG
nCE
N.C. (4)
nCEO
VCC
DATA0
DCLK
MSEL0
MSEL1
図 13-5 の注:
(1) プルアップ抵抗を 3.3 V 電源に接続します。
(2) デザインで EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、MSEL[1..0] ピンを 00 に設定しま
す。詳細については、表 13–4 を参照してください。
(3) プルアップ抵抗を nCEO ピンが存在する I/O バンクの VCCIO 電源電圧に接続します。
(4) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
13–16
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
単一の SOF
2 番目の方法では、マスタとスレーブの Cyclone II デバイスを同じ SOF
を使用してコンフィギュレーションします。シリアル・コンフィギュレー
ション・デバイスは、SOF ファイルの 1 つのコピーを格納します。図 136 にこのセットアップを示します。ここでは、マスタが AS モードでセッ
トアップされ、スレーブ・デバイスは PS モード(MSEL=01)でセット
アップされます。チェイン内の 1 つまたは複数のスレーブ・デバイスを
セットアップでき、すべてのスレーブ・デバイスは、図 13-6 と同じ方法
でセットアップされます。
図 13-6. FPGA が単一の SOF を使用して同じデータを受信する場合の複数デバイスの
AS コンフィギュレーション
VCC (1)
10 kΩ
10 kΩ
VCC (1)
VCC (1)
10 kΩ
Cyclone II デバイスのマスタ
シリアル・
コンフィギュレーション・
デバイス
Cyclone II デバイスのスレーブ1
Cyclone II デバイスのスレーブ2
nSTATUS
nSTATUS
nSTATUS
CONF_DONE
CONF_DONE
CONF_DONE
nCONFIG
nCONFIG
nCE
nCEO
N.C. (3)
VCC
Data
DATA0
DCLK
DCLK
MSEL0
nCS
nCSO
MSEL1
ASDI
ASDO
nCE
nCONFIG
nCEO
N.C. (3)
nCE
nCEO
VCC
DATA0
DCLK
N.C. (3)
VCC
DATA0
MSEL0
MSEL1
DCLK
MSEL0
MSEL1
バッファ
図 13-6 の注:
(1) プルアップ抵抗を 3.3 V 電源に接続します。
(2) デザインで EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、MSEL[1..0] ピンを 00 に設定します。
詳細については、表 13–4 を参照してください。
(3) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
このセットアップでは、チェイン内のすべての Cyclone II デバイスは、
同時コンフィギュレーション用に接続されます。これによって、すべて
の Cyclone II デバイスを 1 コンフィギュレーション・サイクルでコン
フィギュレーションできるので、AS コンフィギュレーション時間を短
縮できます。すべての Cyclone II デバイスの nCE 入力ピンを GND に接
続します。すべての Cyclone II デバイスの nCEO 出力ピンを未接続のま
まにするか、nCEO 出力ピンを通常のユーザ I/O ピンとして使用するこ
ともできます。DATA および DCLK ピンは、すべての Cyclone II デバイ
スにパラレルに接続されます。
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2004 年 11 月
13–17
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
信号強度とシグナル・インテグリティの問題を回避するため、バッファ
を Cyclone II マスタ・デバイスの DATA および DCLK 出力の前に配置す
る必要があります。このバッファは、DATA および DCLK との関係を大
幅に変更したり、これらの信号を他の AS 信号(ASDI と nCS)に対して
遅延させないようにする必要があります。バッファはまた、Cyclone II
スレーブ・デバイスのみドライブして、Cyclone II マスタ・デバイスと
シリアル・コンフィギュレーション・デバイス間のタイミングに影響が
出ないようにする必要があります。
このコンフィギュレーション方法は、圧縮された SOF と非圧縮の SOF の
両方をサポートします。したがって、コンフィギュレーション・ビット
ストリームのサイズがシリアル・コンフィギュレーション・デバイスの
容量を超える場合、SOF ファイルの圧縮機能を有効にするか、大きなシ
リアル・コンフィギュレーション・デバイスを選択することができます。
AS コンフィギュレーション時間の見積り
AS コンフィギュレーション時間とは、シリアル・コンフィギュレーショ
ン・デバイスから Cyclone II デバイスにデータを転送するのに要する時
間です。Cyclone II デバイスの DCLK 出力(内部発振器から生成される)
は、このシリアル・インタフェースにクロックを供給します。表 13–5 に
示すように、40 MHz の発振器を使用する場合、DCLK の最小周波数は
20 MHz(50 ns)となります。このため、EP2C5 デバイスの最大コンフィ
ギュレーション時間見積り(1,223,980 ビットの非圧縮データ)は以下の
とおりです。
RBF サイズ × (最大 DCLK 期間 / 1 ビット / DCLK サイクル)=
推定最大コンフィギュレーション時間
1,223,980 ビット × (50 ns / 1 ビット)= 61.2 ms
一般的なコンフィギュレーション時間を見積もるには、表 13–5 に示した
一般的な DCLK 期間を使用します。38.46 ns の一般的な DCLK 期間を使
用すると、一般的なコンフィギュレーション時間は 47.1 ms となります。
圧縮を有効にすると、Cyclone II デバイスに送信されるコンフィギュ
レーション・データの量が減少し、コンフィギュレーション時間も短縮
されます。圧縮により、コンフィギュレーション時間は平均 50% 短縮さ
れます。
13–18
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
シリアル・コンフィギュレーション・デバイスのプログラミング
シリアル・コンフィギュレーション・デバイスは、不揮発性のフラッシュ・
メモリ・ベースのデバイスです。USB-Blaster™ または ByteBlaster™ II ダ
ウンロード・ケーブルを使用すると、これらのデバイスをイン・システム
でプログラミングできます。あるいは、アルテラ・プログラミング・ユ
ニット(APU)
、サポートされているサード・パーティ・プログラミング・
ツール、または SRunner ソフトウェア・ドライバを搭載したマイクロプ
ロセッサを使用してもプログラミングできます。
AS プログラミング・インタフェースを使用すると、シリアル・コンフィ
ギュレーション・デバイスをイン・システムでプログラミングできます。
イン・システムでのプログラミング中、ダウンロード・ケーブルは、nCE
ピンを High にして、AS インタフェースへの FPGA のアクセスを無効
にします。Cyclone II デバイスは、nCONFIG 信号を Low にプルするこ
とによっても、リセット・ステージに保持されます。プログラミングが
完了すると、ダウンロード・ケーブルは nCE 信号と nCONFIG 信号を解
放するため、プルダウン抵抗とプルアップ抵抗はそれぞれ GND と VCC
をドライブできるようになります。図 13-7 に、シリアル・コンフィギュ
レーション・デバイスへのダウンロード・ケーブル接続を示します。
USB-Blaster ダウンロード・ケーブルの詳細については、
「USB-Blaster
USB Port Download Cable Data Sheet」を参照してください。
ByteBlaster II
ケーブルの詳細については、
「ByteBlaster II Download Cable Data Sheet」
を参照してください。
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2004 年 11 月
13–19
Cyclone II デバイス・ハンドブック Volume 1
AS コンフィギュレーション(シリアル・コンフィギュレーション・デバイス)
図 13-7. シリアル・コンフィギュレーション・デバイスのイン・システム・プログラミング
VCC (1)
10 kΩ
VCC (1)
10 kΩ
VCC (1)
10 kΩ
Cyclone II FPGA
CONF_DONE
nSTATUS
nCEO
N.C. (2)
nCONFIG
シリアル・
コンフィギュレーション・
デバイス
nCE
10 kΩ
DATA
DATA0
DCLK
DCLK
nCS
nCSO
(4) MSEL1
ASDI
ASDO
(4) MSEL0
VCC
GND
ピン1
VCC (3)
ByteBlaster II または
USB-Blasterの
10ピン・オス・ヘッダ部
図 13-7 の注:
(1) これらのプルアップ抵抗を 3.3 V 電源に接続します。
(2) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O
ピンとして使用できます。
(3) ByteBlaster II または USB-Blaster ケーブルの VCC を 3.3 V 電源でパワー・アップします。
(4) EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、MSEL[1..0] を 00 に設定します。詳細については、
表 13–4 を参照してください。
13–20
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
Quartus II 開発ソフトウェアを APU と該当するコンフィギュレーショ
ン・デバイスのプログラミング・アダプタとともに使用すれば、シリア
ル・コンフィギュレーション・デバイスをプログラミングできます。す
べてのシリアル・コンフィギュレーション・デバイスは、8 ピンまたは
16 ピンの SOIC(スモール・アウトライン IC)パッケージで提供されて
おり、PLMSEPC-8 アダプタを使用してプログラミングできます。
アルテラ・プログラミング・ハードウェア(APU)またはサードパー
ティのプログラミング・ハードウェアを使用すると、ブランクのシリア
ル・コンフィギュレーション・デバイスを、PCB に実装する前にプログ
ラミングできます。あるいは、オンボードのマイクロプロセッサを使用
して、アルテラが提供する C 言語ベース・ドライバ(つまり、SRunner
ソフトウェア・ドライバ)により、PCB 上のシリアル・コンフィギュ
レーション・デバイスをプログラムすることができます。
シリアル・コンフィギュレーション・デバイスは、SRunner を使用した
外部マイクロプロセッサにより、イン・システムでプログラムすること
ができます。SRunner は、異なるエンベデッド・システムに適合するよ
う簡単にカスタマイズ可能なエンベデッド・シリアル・コンフィギュレー
ション・デバイス・プログラミングのために開発されたソフトウェア・
ドライバです。SRunner は、ロウ・プログラミング・データ・ファイル
(.rpd)を読み込むことができ、シリアル・コンフィギュレーション・デ
バイスに書き込むことができます。SRunner を使用してのシリアル・コ
ンフィギュレーション・デバイスのプログラミング時間は、Quartus II
プログラマを使用してのプログラミング時間に相当します。
SRunner の詳細については、
「SRunner: An Embedded Solution for Serial
Configuration Device Programming White Paper」、およびアルテラ Web
サイト(www.altera.com)のソース・コードを参照してください。シリ
アル・コンフィギュレーション・デバイスのプログラミングの詳細につ
い て は、「Configuration Handbook」の「Serial Configuration Devices
Data Sheet」の章を参照してください。
図 13-8 に、シリアル・コンフィギュレーション・デバイスを使用した AS
コンフィギュレーション手法のタイミング波形を示します。
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2004 年 11 月
13–21
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-8. AS コンフィギュレーション・タイミング
tPOR
nCONFIG
nSTATUS
CONF_DONE
nCSO
tCL
DCLK
tCH
tH
ASDO
アドレスの読み込み
tSU
ビット N
DATA0
ビット N - 1
ビット 1
ビット 0
299サイクル
INIT_DONE
ユーザ・モード
ユーザI/O
PS コンフィ
ギュレーション
アルテラのコンフィギュレーション・デバイス、ダウンロード・ケーブ
ル、または MAX® II デバイスやマイクロプロセッサなどのインテリジェ
ント・ホストを使用すると、Cyclone II デバイスを PS 手法でコンフィ
ギュレーションできます。PS 手法では、外部ホスト(コンフィギュレー
ション・デバイス、MAX II デバイス、エンベデッド・プロセッサ、ま
たはホスト PC)がコンフィギュレーションを制御します。コンフィギュ
レーション・データは、DCLK の各立ち上がりエッジで DATA0 ピンを通
してターゲット Cyclone II デバイスに入力されます。
Cyclone II デバイスの復元機能は、PS モードで Cyclone II デバイ
スをコンフィギュレーションするときにフルに使用できます。
表 13–6 に、PS コンフィギュレーション手法を使用時の MSEL ピン設定
を示します。
表 13–6. Cyclone II の PS コンフィギュレーション手法用の MSEL
ピン設定
コンフィギュレーション手法
PS
13–22
Cyclone II デバイス・ハンドブック Volume 1
MSEL1
MSEL0
0
1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
外部ホストとしてMAX II デバイスを使用した単一デバイスの
PS コンフィギュレーション
PS コンフィギュレーション手法では、フラッシュ・メモリなどのスト
レージ・デバイスからターゲット Cyclone II デバイスへのコンフィギュ
レーション・データの転送を制御するインテリジェント・ホストとして、
MAX II デバイスを使用できます。コンフィギュレーション・データは、
RBF、HEX、または TTF フォーマットで格納できます。図 13-9 に、単
一デバイス・コンフィギュレーション用の Cyclone II デバイスと MAX II
デバイス間のコンフィギュレーション・インタフェース接続を示します。
図 13-9. 外部ホストを使用した単一デバイスの PS コンフィギュレーション
メモリ
VCC. (1)
ADDR
VCC. (1)
VCC
DATA0
10 k Ω
Cyclone II デバイス
10 k Ω
CONF_DONE
MSEL0
MSEL1
nSTATUS
外部ホスト
(MAX II デバイスまたは
マイクロプロセッサ)
nCE
GND
GND
nCEO
N.C. (2)
DATA0
nCONFIG
DCLK
図 13-9 の注:
(1) プルアップ抵抗を、デバイスに受け入れ可能な入力信号を提供する電源に接続します。VCC は、デバイスお
よび外部ホスト上の I/O の VIH 仕様に適合するだけ十分に高くなければなりません。
(2) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
パワーアップ時に、Cyclone II デバイスは、約 100 ms 継続する POR の
処理を実行します。POR の処理中に、デバイスはリセットされ、nSTATUS
を Low に保持し、すべてのユーザ I/O ピンをトライ・ステートにしま
す。FPGA が POR を正常に終了すると、すべてのユーザ I/O ピンはト
ライ・ステート状態を継続します。
コンフィギュレーションの実行前および実行中にオンになる I/O ピン上
のウィーク・プルアップ抵抗の値は、
「Cyclone II デバイス・ハンドブッ
ク」に記載されています。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、初期化の 3 つのステージから構成されています。
Altera Corporation
2004 年 11 月
13–23
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
リセット・ステージ
Cyclone II デバイスの nCONFIG または nSTATUS ピンが Low の間、デ
バイスはリセット状態になっています。コンフィギュレーションを開始
するには、MAX II デバイスは、Cyclone II デバイスの nCONFIG ピンを
Low から High に遷移させる必要があります。
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーションと JTAG ピンが存在するバンクの VCCINT と VCCIO
に十分な電力を供給して、適切な電圧レベルにする必要があります。
Cyclone II デバイスの nCONFIG ピンが High に遷移すると、Cyclone II
デバイスはリセット状態を終了し、オープン・ドレインの nSTATUS ピ
ンを解放します。その後、このピンは 10 kΩ の外部プルアップ抵抗に
よって High にプルアップされます。nSTATUS が解放されると、FPGA
はコンフィギュレーション・データを受信可能な状態になり、MAX II デ
バイスはいつでもコンフィギュレーションを開始できます。
コンフィギュレーション・ステージ
Cyclone II デバイスの nSTATUS ピンが High に遷移したら、MAX II デ
バイスは、DATA0 ピン上でコンフィギュレーション・データを一度に
1ビットずつ送信する必要があります。RBF、HEX、または TTF フォー
マットのコンフィギュレーション・データを使用している場合、最初に
各データ・バイトの最下位ビット (LSB) を送信します。例えば、RBF に
バイト・シーケンス 02 1B EE 01 FA が含まれている場合、最初にシリア
ル・ビットストリーム 0100-0000 1101-1000 0111-0111 10000000 0101-1111 をデバイスに送信する必要があります。
Cyclone II デバイスは、DATA0 ピン上でコンフィギュレーション・データ
を受信し、DCLK ピン上でクロックを受信します。データは、DCLK の立ち
上がりエッジで FPGA にラッチされます。データは、CONF_DONE ピンが
High に遷移するまでターゲット・デバイスに継続的にクロックで送られま
す。Cyclone II デバイスはすべてのコンフィギュレーション・データを正
常に受信後、オープン・ドレイン CONF_DONE ピンを解放します。その後、
このピンは 10 kΩ の外部プルアップ抵抗によって High にプルアップされ
ます。
CONF_DONE 上の Low から High への遷移は、
コンフィギュレーショ
ンが完了し、デバイスの初期化を開始できることを示します。
適切にコンフィギュレーションが実行されるには、コンフィギュレー
ション・クロック(DCLK)の速度が、指定されたシステム周波数(表
13–7 を参照)以下でなければなりません。最大 DCLK 期間は存在しませ
ん。つまり、DCLK を無期限に停止すれば、コンフィギュレーションを
休止させることができます。
13–24
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
初期化ステージ
Cyclone II デバイスの初期化クロック・ソースは、Cyclone II デバイス
の内部発振器(通常 10 MHz)またはオプションの CLKUSR ピンのいず
れかです。内部発振器が初期化用のデフォルトのクロック・ソースです。
内部発振器を使用する場合、Cyclone II デバイスでは、適切に初期化す
るのに十分なクロック・サイクルが確実に供給されます。したがって、
内部発振器が初期化クロック・ソースの場合、コンフィギュレーション・
ファイル全体をデバイスに送信するだけで、デバイスをコンフィギュ
レーションして初期化できます。初期化ステージ中には、外部から追加
クロック・サイクルを供給する必要はありません。コンフィギュレーショ
ンの完了後に DCLK を元のデバイスにドライブしても、デバイスの動作
には影響しません。さらに、内部発振器をクロック・ソースとして使用
する場合は、CLKUSR ピンをユーザ I/O ピンとして使用できます。
デバイスの初期化を遅延させる場合、この CLKUSR ピンを使用できます。
CLKUSR ピンを使用すると、デバイスがユーザ・モードに移行するタイ
ミングを制御できます。デバイスがユーザ・モードに移行するのを無期
限に遅延できます。
Quartus II 開発ソフトウェアでは、Device & Pin Options ダイアログ・ボッ
クスの General タブから Enable user-supplied start-up clock (CLKUSR) オ
プションをオンにできます。CLKUSR にクロックを供給しても、コンフィ
ギュレーション・プロセスに影響はありません。コンフィギュレーション・
データがすべて受け入れられ、CONF_DONE が High になった後、Cyclone II
デバイスは、適切に初期化を実行し、100 MHz の CLKUSR fMAX をサポー
トするために、299 個のクロック・サイクルを必要とします。
オプションの CLKUSR ピンを使用し、nCONFIG を Low にプルし
てデバイスの初期化中にコンフィギュレーションを再開する場合
は、nSTATUS が Low の間(最大 40 µs)、CLKUSR が継続的にト
グルすることを確認する必要があります。
オプションの INIT_DONE ピンは、初期化の終了とユーザ・モードの開始
を Low から High への遷移で知らせます。デフォルトでは、INIT_DONE
出力はディセーブルされています。Quartus II 開発ソフトウェアの Enable
INIT_DONE output オプションをオンにすると、INIT_DONE 出力をイ
ネーブルできます。INIT_DONE ピンを使用する場合、nCONFIG が Low
でかつコンフィギュレーションの開始時には、10 kΩ の外部プルアップ抵
抗がピンを High にプルアップします。INIT_DONE をイネーブルするオ
プションのビットをデバイスにプログラムすると(コンフィギュレーショ
ン・データの最初のフレームで)
、INIT_DONE ピンが Low に遷移します。
初期化が完了すると、INIT_DONE ピンが解放され、High にプルアップさ
れます。MAX II デバイスは、FPGA がユーザ・モードに入ったことを知ら
せる、この Low から High への遷移を検出できる必要があります。
Altera Corporation
2004 年 11 月
13–25
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
INIT_DONE ピンをユーザ I/O ピンとして使用する場合、CONF_DONE 信
号が High に遷移した後、tCD2UM の最大値(表 13–7 を参照)の間待機し
て、Cyclone II デバイスが正しく初期化されてユーザ・モードになるこ
とを確認する必要があります。
コンフィギュレーション中、初期化中、およびデバイスがユーザ・モー
ドに移行する前に、MAX II デバイスが CONF_DONE 信号を Low にしな
いようにします。
ユーザ・モード
初期化が完了すると、Cyclone II デバイスはユーザ・モードに移行しま
す。ユーザ・モードでは、ユーザ I/O ピンにはプルアップ抵抗がなく、
デザインで割り当てられたとおり機能します。
コンフィギュレーションの最後に DCLK と DATA0 が浮動状態のままにな
らないようにするため、MAX II デバイスでは、これらのピンを High ま
たはLowのいずれか(PCBで適切な方)にする必要があります。Cyclone II
デバイスの DATA0 ピンは、コンフィギュレーション後はユーザ I/O ピ
ンとして使用できません。
FPGA がユーザ・モードになっている場合、nCONFIG ピンを Low か
ら High に遷移させるとリコンフィギュレーションを開始できます。
nCONFIG ピンは、最低 40 µs の間は Low でなければなりません。
nCONFIG が Low に遷移すると、Cyclone II デバイスは nSTATUS と
CONF_DONE も Low にプルし、すべての I/O ピンをトライ・ステート
にします。nCONFIG ピンがロジック High レベルに戻り、Cyclone II
デバイスが nSTATUS ピンを解放すると、MAX II デバイスはリコン
フィギュレーションを開始できます。
コンフィギュレーション中のエラー
コンフィギュレーション中にエラーが発生すると、Cyclone II デバイス
は nSTATUS ピンを Low に遷移させ、内部で自身をリセットします。
nSTATUS ピンの Low 信号は、MAX II デバイスにエラーがあることを知
らせます。Quartus II 開発ソフトウェアの Auto-restart configuration
after error オプションをオンにすると、Cyclone II デバイスは、リセッ
ト・タ イム アウト期間(最大 40 µs)後に nSTATUS を解 放 しま す。
nSTATUS が解放され、プルアップ抵抗によって High にプルアップされ
ると、MAX II デバイスは、nCONFIG で Low のパルスを発生させずに、
ターゲット・デバイスのリコンフィギュレーションを試みることができ
ます。このオプションをオフにした場合、MAX II デバイスは、nCONFIG
上で Low から High への遷移(Low パルスは少なくとも 40 µs)を生成
して、コンフィギュレーション・プロセスを再開する必要があります。
13–26
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
MAX II デバイスでは、CONF_DONE ピンと INIT_DONE ピンを監視して、
コンフィギュレーションの正常な終了を確認することもできます。
MAX II デバイスは、Cyclone II デバイスの CONF_DONE ピンを監視して、
エラーの検出、およびプログラミングの完了を判断する必要があります。
すべてのコンフィギュレーション・データが送信されても、CONF_DONE
または INIT_DONE が High に遷移しない場合、MAX II デバイスはター
ゲット・デバイスをリコンフィギュレーションしなければなりません。
コンフィギュレーション問題の詳細については、「Configuration
Handbook」の「Debugging Configuration Problems」の章、およびア
ルテラ Web サイト(www.altera.co.jp)の FPGA Configuration
Troubleshooter を参照してください。
外部ホストとしてMAX IIデバイスを使用した複数デバイス
の PS コンフィギュレーション
図 13-10 に、MAX II デバイスを使用した複数デバイスのコンフィギュレー
ション方法を示します。この回路は、単一デバイス用の PS コンフィギュ
レーション回路に似ています。ただし、複数デバイスのコンフィギュレー
ションでは、Cyclone II デバイスはカスケード接続されます。
図 13-10. 外部ホストを使用した複数デバイスの PS コンフィギュレーション
メモリ
VCC (1)
ADDR
VCC (2)
VCC (1)
VCC
DATA0
10 kΩ
10 kΩ
Cyclone II デバイス1
VCC
10 kΩ
Cyclone II デバイス2
MSEL1
MSEL1
CONF_DONE
MSEL0
nST ATUS
外部ホスト
(MAX II デバイスまたは
マイクロプロセッサ)
nCE
CONF_DONE
GND
nCEO
MSEL0
nST ATUS
GND
nCE
GND
nCEO
DATA0
DATA0
nCONFIG
nCONFIG
DCLK
DCLK
N.C. (3)
図 13-10 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに受け入れ可能な入力信号を提供する電源に接続する必
要があります。VCC は、デバイスおよび外部ホスト上の I/O の VIH 仕様に適合するだけ十分に高くなけれ
ばなりません。
(2) プルアップ抵抗を nCEO ピンが存在する I/O バンクの VCCIO 電源電圧に接続します。
(3) nCEO ピンは、未接続のままにするか、別のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピン
として使用できます。
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2004 年 11 月
13–27
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
複数デバイスの PS コンフィギュレーションでは、最初の Cyclone II デバ
イスの nCE ピンを GND に接続し、
nCEO ピンをチェインの次の Cyclone II
デバイスの nCE ピンに接続します。10 kΩ の外部プルアップ抵抗を使用
して、Cyclone II デバイスの nCEO ピンを VCCIO レベルに対して High に
プルアップし、nCEO ピンが次の Cyclone II デバイスの nCE ピンに信号
を供給するときに、弱い内部プルアップ抵抗を支援します。チェイン内
の最後の Cyclone II デバイスの nCE ピンへの入力は、前の Cyclone II デ
バイスから送られます。複数デバイスのコンフィギュレーション・チェ
インで最初のデバイスのコンフィギュレーションが完了したら、その
nCEO ピンが Low に遷移し、2 番目のデバイスの nCE ピンをアクティブ
にします。これにより、2 番目のデバイスがコンフィギュレーションを開
始します。チェイン内の 2 番目のデバイスは、1 クロック・サイクル以内
にコンフィギュレーションを開始します。このため、MAX II デバイスは、
中断なしで次の Cyclone II デバイスへのデータ転送を開始します。nCEO
ピンは、Cyclone II デバイスの兼用ピンです。最後のデバイスの nCEO ピ
ンは、未接続のままにするか、あるいはチェイン内の最後のデバイスが
Cyclone II デバイスの場合は、コンフィギュレーション後にユーザ I/O ピ
ンとして使用できます。
Quartus II 開発ソフトウェアは、Cyclone II デバイスの nCEO ピ
ンをデフォルトで専用出力として設定します。nCEO ピンが次の
デバイスの nCE ピンに信号を供給する場合、コンフィギュレー
ション後にその nCEO ピンをユーザ I/O ピンとして使用しないよ
うにする必要があります。このソフトウェア設定は、Quartus II
開発ソフトウェアの Device & Pin Options ダイアログ・ボック
スの Dual-Purpose Pins タブにあります。
他のすべてのコンフィギュレーション・ピン(nCONFIG、nSTATUS、
DCLK、DATA0、および CONF_DONE)は、チェイン内のすべての Cyclone II
デバイスに接続する必要があります。シグナル・インテグリティを確保
し、クロック・スキューの問題を回避するために、コンフィギュレーショ
ン信号のバッファリングが必要になる場合があります。4 つのデバイスご
とに、DCLK ラインと DATA ラインをバッファリングする必要がありま
す。すべてのデバイスの CONF_DONE ピンは互いに接続されるため、す
べてのデバイスは、同時に初期化されユーザ・モードに移行します。
すべての nSTATUS ピンと CONF_DONE ピンは接続されているため、い
ずれかの Cyclone II デバイスがエラーを検出すると、チェイン全体のコ
ンフィギュレーションが停止します。このため、チェイン全体をリコン
フィギュレーションする必要があります。例えば、最初の Cyclone II デ
バイスがエラーを検出すると、その nSTATUS ピンを Low にプルして、
チェインをリセットします。この動作は、単一の Cyclone II デバイスが
エラーを検出するときの動作と似ています。
13–28
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
Auto-restart configuration after error オプションをオンにすると、
Cyclone II
デバイスは、リセット・タイムアウト期間(最大 40 µs)後に nSTATUS を
解放します。すべての nSTATUS ピンが解放されて High にプルアップさ
れると、MAX II デバイスは、nCONFIG に Low パルスを発生させないで、
チェインをリコンフィギュレーションします。Auto-restart configuration
after error オプションをオフにした場合、MAX II デバイスは、nCONFIG
上で Low から High への遷移(Low パルスは少なくとも 40 µs)を生成し
て、コンフィギュレーション・プロセスを再開する必要があります。
チェイン内のデバイスの初期化を遅延させる場合、この CLKUSR ピン・
オプションを使用できます。CLKUSR ピンを使用すると、デバイスがユー
ザ・モードに移行するタイミングを制御できます。この機能により、各
デバイスの CLKUSR ピンに個別のクロックを供給することによって、各
デバイスがユーザ・モードに移行するタイミングの順序を制御すること
もできます。CLKUSR ピンを使用すると、複数デバイス・チェインで最
初にユーザ・モードに移行するデバイスを選択し、他のデバイスを後で
ユーザ・モードに移行させるようにすることができます。
デバイス・ファミリによって、必要な初期化クロック・サイクル数が異
なる場合があります。したがって、複数デバイス・チェインが異なるファ
ミリのデバイスで構成される場合、必要な初期化クロック・サイクル数
が異なるため、デバイスがユーザ・モードに移行する時間は多少異なる
可能性があります。ただし、異なるデバイス・ファミリ間で初期化クロッ
ク・サイクルの数がほぼ同じか、またはデバイスが同じファミリのメン
バの場合、これらのデバイスは同時にユーザ・モードに移行します。必
要な初期化クロック・サイクル数の詳細については、それぞれのデバイ
ス・ファミリ・ハンドブックを参照してください。
システムに同じコンフィギュレーション・データを持つ複数の Cyclone II
デバイス(集積度とパッケージが同じ)がある場合、すべてのデバイス
の nCE ピンを GND に接続し、すべての Cyclone II デバイスのコンフィ
ギュレーション・ピン(nCONFIG、nSTATUS、DCLK、DATA0、および
CONF_DONE)を互いに接続すれば、これらのデバイスを 1 コンフィギュ
レーション・サイクルでコンフィギュレーションできます。コンフィギュ
レーション後に、nCEO ピンをユーザ I/O ピンとして使用することもで
きます。シグナル・インテグリティを確保し、クロック・スキューの問
題を回避するために、コンフィギュレーション信号のバッファリングが
必要になる場合があります。4 つのデバイスごとに、DCLK ラインと DATA
ラインがバッファリングされるようにします。すべてのデバイスは、同
時にコンフィギュレーションを開始し、同時に完了します。図 13-11 に、
2 つの Cyclone II デバイスが同じコンフィギュレーション・データを受信
するときの複数デバイスの PS コンフィギュレーションを示します。
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2004 年 11 月
13–29
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-11. 2 つの FPGA が同じデータを受信する場合の複数デバイスの PS コンフィギュレーション
メモリ
VCC (1)
ADDR
VCC (1)
VCC
DA TA0
10 kΩ
10 kΩ
VCC
Cyclone II デバイス
Cyclone II デバイス
MSEL1
CONF_DONE
nST ATUS
外部ホスト
(MAX II デバイスまたは
マイクロプロセッサ)
nCE
MSEL1
MSEL0
CONF_DONE
nST ATUS
GND
nCEO
MSEL0
GND
nCE
N.C. (3)
GND
nCEO
GND
DATA0
DATA0
nCONFIG
nCONFIG
DCLK
DCLK
N.C. (2)
図 13-11 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに受け入れ可能な入力信号を提供する電源に接続する必要
デバイスおよび外部ホスト上のI/OのVIH 仕様に適合するだけ十分に高くなければなりません。
があります。
VCCは、
(2) 2 つのデバイスの nCEO ピンは、未接続のままにするか、同じコンフィギュレーション・データで複数のデバイ
スをコンフィギュレーションする場合は、ユーザ I/O ピンとして使用できます。
1 つのコンフィギュレーション・チェインを使用して、Cyclone II デバ
イスを他のアルテラ製デバイスとともにコンフィギュレーションするこ
とができます。すべての Cyclone II デバイスと他のすべてのアルテラ製
デバイスの CONF_DONE ピンと nSTATUS ピンを互いに接続すれば、チェ
イン内のすべてのデバイスが同時にコンフィギュレーションを完了する
か、または 1 つのデバイスからエラーがレポートされるとすべてのデバ
イスでリコンフィギュレーションが開始されます。
同じコンフィギュレーション・チェイン内で複数のアルテラ製デバイス
をコンフィギュレーションする方法の詳細については、「Configuration
Handbook」の「Configuring Mixed Altera FPGA Chains」を参照して
ください。
PS コンフィギュレーション・タイミング
PS コンフィギュレーションでは、セットアップとホールド・タイミング・
パラメータの要件、および最大クロック周波数の要件に適合する必要が
あります。マイクロプロセッサまたは別のインテリジェント・ホストを
使用して PS インタフェースを制御する場合、これらのタイミング要件に
確実に適合するようにします。
図 13-12 に、Cyclone II デバイスの PS コンフィギュレーション用のタイ
ミング波形を示します。
13–30
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
図 13-12. PS コンフィギュレーションのタイミング波形
注 (1)
t CF2ST1
t CFG
t CF2CK
nCONFIG
nSTATUS (2)
t STATUS
t CF2ST0
t CLK
CONF_DONE (3)
t CF2CD
t CH t CL
t ST2CK
DCLK (4)
t DH
DATA
ビット 0 ビット 1 ビット 2 ビット 3
ビット n
(5)
t DSU
ユーザI/O
ユーザ・モード
High-Z
INIT_DONE
tCD2UM
図 13-12 の注:
(1) この波形の先頭は、デバイスがユーザ・モードであることを示します。ユーザ・モードでは、nCONFIG、
および CONF_DONE はロジック High レベルになります。nCONFIG が Low にプルされると、リコン
nSTATUS 、
フィギュレーション・サイクルが開始します。
(2) パワーアップ時には、Cyclone II デバイスは、POR 遅延の間 nSTATUS を Low に保持します。
(3) パワーアップ時およびコンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(4) ユーザ・モードでは、PS コンフィギュレーション手法の使用時には、DCLK を High または Low のいずれか
適切な方にします。AS コンフィギュレーション手法の使用時には、DCLK は Cyclone II デバイスの出力ピン
となるため、外部からドライブしてはなりません。
(5) コンフィギュレーション後に、DATA ピンを浮動状態のままにしないでください。High または Low のいずれか適
切な方にします。
表 13–7 に、PS コンフィギュレーション用の Cyclone II デバイスのタイ
ミング・パラメータを定義します。
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2004 年 11 月
13–31
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
表 13–7. Cyclone II の PS タイミング・パラメータ
シンボル
最大
単位
POR 遅延
100
ms
tCF2CD
nCONFIG の Low から CONF_DONE の Low まで
800
ns
tCF2ST0
nCONFIG の Low から nSTATUS の Low まで
800
ns
tCFG
nCONFIG の Low パルス幅
40
tSTATUS
nSTATUS の Low パルス幅
10
tPOR
パラメータ
注 (1)
tCF2ST1
nCONFIG の High から nSTATUS の High まで
tCF2CK
nCONFIG のHighから DCLK の最初の立ち上がり
最小
µs
40 (2)
µs
40 (2)
µs
40
µs
1
µs
7
ns
0
ns
エッジまで
tST2CK
nSTATUS のHighから DCLK の最初の立ち上がり
tDSU
DCLK の立ち上がりエッジ前のデータ・セット
エッジまで
アップ時間
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド・
タイム
tCH
DCLK の High 時間
4
ns
tCL
DCLK の Low 時間
4
ns
tCLK
DCLK の期間
10
ns
fMAX
DCLK の周波数
tCD2UM
CONF_DONE の High からユーザ・モードまで (3)
tCD2CU
nCONFIGのHighからCLKUSRのイネーブルまで 4 × 最大 DCLK 期間
tCD2UMC
CONF_DONE の High から CLKUSR オプションが tCD2CU + (299× CLKUSR 期間)
オンのユーザ・モードまで
18
100
MHz
40
µs
表 13–7 の注:
(1) この情報は暫定仕様です。
(2) この値は、ユーザが nCONFIG または nSTATUS の Low パルス幅を拡張してコンフィギュレーションを遅延
させない場合にのみ適用可能です。
(3) 最小数と最大数は、内部発振器をデバイス起動用のクロック・ソースとして選択した場合にのみ適用されます。
デバイスのコンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法の詳細については、
「Configuration Handbook
Volume 2」の「Software Settings」を参照してください。
13–32
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
マイクロプロセッサを使用したPS コンフィギュレーション
PS コンフィギュレーション手法では、マイクロプロセッサが、フラッ
シュ・メモリなどのストレージ・デバイスからターゲット Cyclone II デ
バイスへのコンフィギュレーション・データの転送を制御できます。
13–23 ページの「外部ホストとして MAX II デバイスを使用した単一デ
バイスの PS コンフィギュレーション」セクションのすべての情報も、マ
イクロプロセッサを外部ホストとして使用するときに適用可能です。す
べてのコンフィギュレーション情報については、このセクションを参照
してください。
MicroBlaster™ ソ フ ト ウ ェ ア・ド ラ イ バ を 使 用 す る と、PS モ ー ド の
ByteBlaster II または ByteBlasterMV™ ケーブルを通して、Cyclone II デバイス
を含むアルテラのFPGAをコンフィギュレーションできます。MicroBlaster
ソフトウェア・ドライバは、RBF プログラミング入力ファイルをサポート
し、エンベデッド PS コンフィギュレーション向けに設計されています。
ソース・コードは WindowsNT オペレーティング・システム向けに開発さ
れていますが、他の OS で動作するようカスタマイズすることが可能です。
Cyclone II デバイスは圧縮されたコンフィギュレーション・デー
タを PS コンフィギュレーション中にすぐに復元できるため、
MicroBlaster ソフトウェアでは、圧縮された RBF ファイルをその
入力ファイルとして受け入れることができます。
MicroBlaster ソフトウェア・ドライバの詳細については、
「Configuring the
MicroBlaster Passive Serial Software Driver White Paper」、およびアルテラ
Web サイト(www.altera.co.jp)のソース・ファイルを参照してください。
Quartus II 開 発 ソ フ ト ウ ェ ア の Enable user-supplied start-up clock
(CLKUSR) オプションをオンにすると、Cyclone II デバイスは MicroBlaster
が RBF ファイル内のコンフィギュレーション・データをすべて送信した後も、ユー
ザ・モードに移行しません。ユーザ・モードに移行するには、CLKUSR ピンに十
分な初期化クロック・サイクルを供給する必要があります。
コンフィギュレーション・デバイスを使用した
単一デバイスの PS コンフィギュレーション
アルテラのコンフィギュレーション・デバイス(例えば、EPC2、EPC1、
またはエンハンスド・コンフィギュレーション・デバイス)を使用する
と、シリアル・コンフィギュレーション・ビットストリームを使用する
Cyclone II デバイスをコンフィギュレーションできます。コンフィギュ
レーション・データは、コンフィギュレーション・デバイスに格納され
ています。図 13-13 に、Cyclone II デバイスとコンフィギュレーション・
デバイス間のコンフィギュレーション・インタフェース接続を示します。
Altera Corporation
2004 年 11 月
13–33
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
この章の図には、コンフィギュレーション関連のピン、およびコ
ンフィギュレーション・デバイスと FPGA 間のコンフィギュレー
ション・ピン接続のみを示します。
エンハンスド・コンフィギュレーション・デバイスとフラッシュ・イン
タフェース・ピン(PGM[2..0]、EXCLK、PORSEL、A[20..0]、DQ[15..0]
など)の詳細については、
「Enhanced Configuration Devices (EPC4, EPC8
& EPC16) Data Sheet」を参照してください。
図 13-13. エンハンスド・コンフィギュレーション・デバイスを使用した
単一デバイスの PS コンフィギュレーション
VCC (1)
10 kΩ
Cyclone II FPGA
nCS (3)
nINIT_CONF (2)
nCONFIG
MSEL1
GND
エンハンスド・
コンフィギュレーション・
デバイス
OE (3)
CONF_DONE
MSEL0
10 kΩ
DA TA
nSTATUS
nCEO
10 kΩ
VCC (1)
DCLK
DCLK
DA TA0
VCC
VCC (1)
N.C. (4)
nCE
GND
図 13-13 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接
続する必要があります。このプルアップ抵抗は 10 kΩ です。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイス上
で使用できるピンで、常にアクティブな内部プルアップ抵抗があります。つ
まり、nINIT_CONF から nCONFIG へのラインでは、外部プルアップ抵抗を使
用してはなりません。nINIT_CONF ピンは、その機能を使用しない場合、接
続する必要はありません。nINIT_CONF を使用しない場合、nCONFIG を直接
または抵抗を通して VCC にプルする必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスの OE ピンと nCS ピンには、
内部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗を使
用する場合、これらのピンでは外部プルアップ抵抗を使用しないでください。
Quartus II 開発ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用
されます。内部プルアップ抵抗をオフにするには、プログラミング・ファイ
ルの生成時にDisable nCS and OE pull-ups on configuration deviceオプショ
ンをオンにします。
(4) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給し
ていない場合は、ユーザ I/O ピンとして使用できます。
エンハンスド・コンフィギュレーション・デバイスと EPC2 デバイス上
の内部プルアップ抵抗の値については、
「Enhanced Configuration Devices
(EPC4, EPC8, & EPC16) Data Sheet」または「Configuration Devices for
SRAM-Based LUT Devices Data Sheet」を参照してください。
13–34
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
エンハンスド・コンフィギュレーション・デバイスまたは EPC2 デバイ
スの使用時には、Cyclone II デバイスの nCONFIG ピンをコンフィギュ
レーション・デバイスの nINIT_CONF ピンに接続できます。このピンで
は、FPGA コンフィギュレーションを開始する INIT_CONF JTAG 命令
を実行できます。nINIT_CONF ピンを使用しない場合、このピンを接続
する必要はありません。nINIT_CONF を使用しない場合、または使用で
きない場合(EPC1 デバイス上などで)は、nCONFIG 信号を直接または
抵抗を通して VCC にプルします。エンハンスド・コンフィギュレーショ
ン・デバイスと EPC2 デバイスでは、nINIT_CONF ピン上の内部プル
アップ抵抗は常にアクティブになっています。このため、nCONFIG を
nINIT_CONF に接続する場合、外部プルアップ抵抗は不要です。
パワーアップ時には、Cyclone II デバイスでは POR の処理が行われます。
POR の処理中、デバイスはリセットされ、nSTATUS と CONF_DONE を
Low に保持し、すべてのユーザ I/O ピンをトライ・ステートにします。
POR の処理(通常 100 ms)後、Cyclone II FPGA は nSTATUS を解放し、
この信号が 10 kΩ の外部抵抗によって High にプルアップされると、コン
フィギュレーション・モードに移行します。FPGA が POR を正常に終了
すると、すべてのユーザ I/O ピンはトライ・ステート状態を継続します。
Cyclone II デバイスのユーザ I/O ピン上には、コンフィギュレーション
の実行前と実行時にオンになる弱いプルアップ抵抗があります。
コンフィギュレーション・デバイスでは、電源を安定させるために POR
遅延の処理が行われます。EPC2 デバイスまたは EPC1 デバイスの最大
POR 時間は 200 ms です。エンハンスド・コンフィギュレーション・デ
バイスの POR 時間は、エンハンスド・コンフィギュレーション・デバ
イスの PORSEL ピン設定に応じて、100 ms または 2 ms に設定できます。
PORSEL ピンが GND に接続されている場合、POR 遅延は 100 ms とな
り、PORSEL ピンが VCC に接続されている場合は、POR 遅延は 2 ms と
なります。エンハンスド・コンフィギュレーション・デバイスの POR 時
間前または POR 時間中は、Cyclone II デバイスに電源を投入する必要が
あります。POR の処理中、コンフィギュレーション・デバイスは、OE
ピンを Low に遷移させます。この Low 信号は、OE ピンがターゲット・
デバイスの nSTATUS ピンに接続されているため、
コンフィギュレーショ
ンを遅延させます。ターゲット・デバイスとコンフィギュレーション・
デバイスがPORの処理を完了すると、両デバイスはOEラインにnSTATUS
を解放するため、プルアップ抵抗によって High にプルアップされます。
電源が適切な動作電圧に達すると、ターゲット FPGA は、nCONFIG 上
で Low から High への遷移を検知し、コンフィギュレーション・サイク
ルを開始します。コンフィギュレーション・サイクルは、リセット、コ
ンフィギュレーション、初期化の 3 つのステージから構成されています。
Cyclone II デバイスには、PORSEL ピンはありません。
Altera Corporation
2004 年 11 月
13–35
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
リセット・ステージ
nCONFIG または nSTATUS が Low の間、デバイスはリセット状態です。
nCONFIG ピンまたは nSTATUS ピンを Low に保持すると、コンフィギュ
レーションを遅延させることができます。
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーションと JTAG ピンが存在するバンクの VCCINT と VCCIO
に十分な電力を供給して、適切な電圧レベルにする必要があります。
nCONFIG信号がHighになると、
nSTATUS
デバイスはリセット状態を抜け、
ピンを解放します。その後、このピンはプルアップ抵抗によって High に
プルアップされます。エンハンスド・コンフィギュレーション・デバイス
と EPC2 デバイスには、OE ピン上にオプションの内部プルアップ抵抗があ
ります。Quartus II 開発ソフトウェアでは、Device & Pin Options ダイア
ログ・ボックスの General タブからこのオプションをオンにできます。こ
の内部プルアップ抵抗を使用しない場合は、10 kΩ の外部プルアップ抵抗
を OE と nSTATUS ラインに接続する必要があります。nSTATUS が解放さ
れると、FPGA はコンフィギュレーション・データを受信可能な状態にな
り、コンフィギュレーション・ステージを開始できます。
コンフィギュレーション・ステージ
nSTATUS ピンが High に遷移すると、コンフィギュレーション・デバイ
スの OE ピンも High に遷移し、コンフィギュレーション・デバイスは、
内部発振器を使用してクロックで FPGA にデータをシリアルに送りま
す。Cyclone II デバイスは、DATA0 ピン上でコンフィギュレーション・
データを受信し、DCLK ピン上でクロックを受信します。データは、DCLK
の立ち上がりエッジで FPGA にラッチされます。
FPGA はすべてのコンフィギュレーション・データを正常に受信後、オー
プン・ドレイン CONF_DONE ピンを解放します。その後、このピンはプ
ルアップ抵抗によって High にプルアップされます。Cyclone II デバイ
スの CONF_DONE ピンはコンフィギュレーション・デバイスの nCS ピン
に接続されるため、CONF_DONE が High になると、コンフィギュレー
ション・デバイスはディセーブルされます。エンハンスド・コンフィギュ
レーション・デバイスと EPC2 デバイスには、nCS ピン上にオプション
の内部プルアップ抵抗があります。Quartus II 開発ソフトウェアでは、
Device & Pin Options ダイアログ・ボックスの General タブからこのオ
プションをオンにできます。この内部プルアップ抵抗を使用しない場合
は、10 kΩ の外部プルアップ抵抗を nCS と CONF_DONE ラインに接続す
る必要があります。CONF_DONE 上での Low から High への遷移は、コ
ンフィギュレーションが完了し、デバイスの初期化を開始できることを
示します。
13–36
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
初期化ステージ
Cyclone II デ バ イ ス の デ フ ォ ル ト の 初 期 化 ク ロ ッ ク・ソ ー ス は、
Cyclone II デバイスの内部発振器(通常 10 MHz)です。Cyclone II デバ
イスでは、オプションの CLKUSR ピンも使用できます。デザインで内部
発振器を使用する場合、Cyclone II デバイスでは、適切に初期化するの
に十分なクロック・サイクルが供給されます。内部発振器を使用する利
点は、初期化ステージで、別のデバイスまたはソースを使用して追加ク
ロック・サイクルを CLKUSR ピンに送信する必要がないことです。さら
に CLKUSR ピンをユーザ I/O ピンとして使用できるため、追加のユーザ
I/O ピンがあることになります。
デバイスの初期化を遅延させる場合、この CLKUSR ピンを使用できます。
CLKUSR ピンを使用すると、Cyclone II デバイスがユーザ・モードに移
行するタイミングを制御できます。Cyclone II デバイスがユーザ・モー
ドに移行するのを無期限に遅延できます。Quartus II 開発ソフトウェア
では、Device & Pin Options ダイアログ・ボックスの General タブから
Enable user-supplied start-up clock (CLKUSR) オプションをオンにで
きます。CLKUSR にクロックを供給しても、コンフィギュレーション・
プロセスに影響はありません。コンフィギュレーション・データのすべ
て受け入れられ、CONF_DONE が High になった後、Cyclone II は、適切
に初期化を実行し、100 MHz の CLKUSR fMAX をサポートするために、
299 個のクロック・サイクルを必要とします。
オプションの INIT_DONE ピンが用意されており、初期化の終了とユー
ザ・モードの開始を Low から High への遷移で知らせます。Quartus II
開発ソフトウェアでは、Device & Pin Options ダイアログ・ボックスの
General タブから Enable INIT_DONE output オプションを使用できま
す。INIT_DONE ピンを使用する場合、nCONFIG が Low でかつコンフィ
ギュレーションの開始時には、10 kΩ の外部プルアップ抵抗がピンを
High にプルアップします。(コンフィギュレーション・データの最初の
フレームで)INIT_DONE をイネーブルするオプションのビットをデバ
イスにプログラムすると、INIT_DONE ピンが Low になります。初期化
が完了すると、INIT_DONE ピンが解放され、High にプルアップされま
す。この Low から High への遷移で、FPGA がユーザ・モードに入った
ことがわかります。INIT_DONE ピンを使用しない場合、CONF_DONE 信
号が High になり 299 個のクロック・サイクルが CLKUSR ピンに送信さ
れた後、または Cyclone II デバイスが内部発振器を使用しているときは
tCF2UM 時間(表 13–7 を参照)経過後に、初期化期間が完了します。
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2004 年 11 月
13–37
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
コンフィギュレーションが正常に終了した後、同じコンフィギュレー
ション・チェインにない複数のデバイスの初期化を同期させる場合は、
システムが CONF_DONE 信号を Low にプルして初期化を遅延しないよう
にする必要があります。代わりに、オプションの CLKUSR ピンを使用し
て、同じコンフィギュレーション・チェインにない複数デバイスの初期
化を同期させます。同じコンフィギュレーション・チェインにあるデバ
イスの CONF_DONE ピンを互いに接続すると、それらのデバイスは一緒
に初期化されます。
オプションの CLKUSR ピンを使用し、nCONFIG を Low にプルし
てデバイスの初期化中にコンフィギュレーションを再開する場合
は、nSTATUS が Low の間(最大 40 µs)、CLKUSR が継続的にト
グルすることを確認する必要があります。
ユーザ・モード
初期化が完了すると、FPGA はユーザ・モードに移行します。ユーザ・
モードでは、ユーザ I/O ピンには弱いプルアップ抵抗がなく、デザイン
で割り当てられたとおり機能します。エンハンスド・コンフィギュレー
ション・デバイスと EPC2 デバイスは、コンフィギュレーションの最後
に DCLK を Low にドライブし、DATA0 を High にドライブします(EPC1
デバイスは DCLK ピンを Low にドライブし、DATA ピンをトライ・ステー
トにします)
。
FPGA がユーザ・モードになっている場合、nCONFIG ピンを Low にプ
ルするとリコンフィギュレーションを開始します。nCONFIG ピンは、40
µs 以上の間 Low でなければなりません。nCONFIG が Low に遷移する
と、Cyclone II デバイスは nSTATUS ピンと CONF_DONE ピンも Low に
プルし、すべての I/O ピンをトライ・ステートにします。CONF_DONE
が Low に遷移するため、コンフィギュレーション・デバイスがアクティ
ブになります。これは、デバイスの nCS ピンが Low に遷移するからで
す。nCONFIG がロジック High レベルに戻り、nSTATUS が FPGA によっ
て解放されると、リコンフィギュレーションが開始されます。
コンフィギュレーション中のエラー
コンフィギュレーション中にエラーが発生すると、Cyclone II デバイスは
nSTATUS ピンを Low にドライブし、内部で自身をリセットします。
nSTATUS ピンは OE に接続されているため、コンフィギュレーション・
デバイスもリセットされます。Quartus II 開発ソフトウェアで、Device
& Pin Options ダイアログ・ボックスの General タブから Auto-restart
configuration after error オプションをオンにすると、エラーが発生した
場合に、FPGA は自動的にリコンフィギュレーションを開始します。
13–38
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
Cyclone II デバイスは、リセット・タイムアウト期間(最大 40 µs)後に
nSTATUS ピンを解放します。nSTATUS ピンが解放され、プルアップ抵
抗によって High にプルアップされると、コンフィギュレーション・デバ
イスはチェインをリコンフィギュレーションします。このオプションを
オフにした場合は、外部システムで nSTATUS のエラーを監視し、最低
40 µs の間 nCONFIG で Low のパルスを発生させて、コンフィギュレー
ションを再開する必要があります。nCONFIG ピンが VCC に接続されてお
らず、システムの制御下にある場合は、外部システムでこのピンのパル
スを発生させることができます。
さらに、コンフィギュレーション・デバイスがデータをすべて送信した
が、CONF_DONE ピンが High にならないことを検出した場合、デバイス
は FPGA のコンフィギュレーションが正常に行われなかったものと判断
します。エンハンスド・コンフィギュレーション・デバイスは、最後の
コンフィギュレーション・ビットを送信後、64 DCLK サイクル待機して
から、CONF_DONE ピンを High に遷移させます。EPC2 デバイスは、16
DCLK サイクル待機します。その後、コンフィギュレーション・デバイ
スは OE ピンを Low にプルするため、ターゲット・デバイスの nSTATUS
ピンが Low になります。Quartus II 開発ソフトウェアの Auto-restart
configuration after error オプションをオンにすると、ターゲット・デバ
イスはリセットされ、リセット・タイムアウト期間(最大 40 µs)後に
nSTATUS ピンを解放します。nSTATUS が再び High に遷移したら、コ
ンフィギュレーション・デバイスは FPGA をリコンフィギュレーション
します。
コンフィギュレーション問題の詳細については、
「Configuration Handbook」
の「Debugging Configuration Problems」の章、およびアルテラ Web サ
イト(www.altera.co.jp)の FPGA Configuration Troubleshooter を参照し
てください。
コンフィギュレーション・デバイスを使用した
複数デバイスの PS コンフィギュレーション
アルテラのエンハンスド・コンフィギュレーション・デバイス(EPC16、
EPC8、および EPC4 デバイス)、または EPC2 と EPC1 コンフィギュレー
ション・デバイスを使用すると、PS コンフィギュレーション・チェイン
内の複数の Cyclone II デバイスをコンフィギュレーションできます。
図 13-14 に、エンハンスド・コンフィギュレーション・デバイスを使用
した複数デバイスのコンフィギュレーション方法を示します。この回路
は、単一デバイス用のコンフィギュレーション・デバイス回路に似てい
ます。ただし、複数デバイスのコンフィギュレーションでは、Cyclone II
デバイスはカスケード接続されます。
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2004 年 11 月
13–39
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-14. エンハンスド・コンフィギュレーション・デバイスを使用した複数デバイスの
PS コンフィギュレーション
VCC (4)
VCC (1)
10 kΩ
VCC
10 kΩ
Cyclone II デバイス1
DCLK
DCLK
MSEL0
MSEL1
DA TA0
nST ATUS
MSEL0
DA TA0
MSEL1
nST ATUS
nCS (3)
nINIT_CONF (2)
GND
GND
(5) N.C.
DA TA
OE (3)
nCONFIG
nCONFIG
(3)
DCLK
CONF_DONE
CONF_DONE
10 kΩ
エンハンスド・
コンフィギュレーション・
デバイス
VCC
Cyclone II デバイス2
(3)
VCC (1)
nCEO
nCEO
nCE
nCE
GND
図 13-14 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイス上で使用できるピンで、常にアク
ティブな内部プルアップ抵抗があります。つまり、nINIT_CONF から nCONFIG へのラインでは、外部プル
アップ抵抗を使用してはなりません。nINIT_CONF ピンは、その機能を使用しない場合、接続する必要はあ
りません。
nINIT_CONFを使用しない場合、
nCONFIGを直接または抵抗を通してVCCにプルする必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスの OE ピンと nCS ピンには、内部プログラマブル・プル
アップ抵抗があります。内部プルアップ抵抗を使用する場合、これらのピンでは外部プルアップ抵抗を使用
しないでください。Quartus II 開発ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。
内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に Disable nCS and OE pullups on configuration device オプションをオンにします。
(4) プルアップ抵抗を nCEO ピンが存在する I/O バンクの VCCIO 電源電圧に接続します。
(5) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピン
として使用できます。
エンハンスド・コンフィギュレーション・デバイス(EPC16、EPC8、
および EPC4 デバイス)はカスケード接続できません。
複数のデバイスをコンフィギュレーションする場合、各プロジェクトの
SOF からコンフィギュレーション・デバイスの POF を生成する必要が
あります。Quartus II 開発ソフトウェアの Convert Programming Files
ウィンドウを使用すると、複数の SOF を組み合わせることができます。
複数デバイスのコンフィギュレーション・チェイン用のコンフィギュレー
ション・ファイルの作成方法の詳細については、
「Configuration Handbook
Volume 2」の「Software Settings」のセクションを参照してください。
13–40
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
PS 手法を使用した複数デバイスのコンフィギュレーションでは、最初の
Cyclone II デバイスの nCE ピンを GND に接続し、nCEO ピンをチェイ
ン内の Cyclone II デバイスの nCE ピンに接続します。nCEO ピンが次の
Cyclone II デバイスの nCE ピンに信号を供給するときには、10 kΩ の外
部プルアップ抵抗を使用して、デバイスの nCEO ピンを VCCIO レベルに
プルします。チェイン内の最初のデバイスのコンフィギュレーションが
完了したら、その nCEO ピンが Low に遷移し、2 番目のデバイスの nCE
ピンをアクティブにします。これにより、2 番目のデバイスはコンフィ
ギュレーションを開始します。最後のデバイスの nCEO ピンは、未接続
のままにするか、コンフィギュレーション後にユーザ I/O ピンとして使
用できます。nCEO ピンは、Cyclone II デバイスの兼用ピンです。
Quartus II 開発ソフトウェアは、Cyclone II デバイスの nCEO ピ
ンを出力ピンとして設定し、デフォルトで GND にドライブしま
す。デバイスがチェイン内にあり、nCEO ピンが次のデバイスの
nCE ピンに接続されている場合は、コンフィギュレーション後に
その nCEO ピンをユーザ I/O ピンとして使用しないようにする必
要があります。このソフトウェア設定は、Quartus II 開発ソフト
ウェアの Device & Pin Options ダイアログ・ボックスの DualPurpose Pins タブにあります。
他のすべてのコンフィギュレーション・ピン(nCONFIG、nSTATUS、DCLK、
DATA0、および CONF_DONE)は、チェイン内のすべての Cyclone II デバ
イスに接続します。シグナル・インテグリティを確保し、クロック・ス
キューの問題を回避するために、コンフィギュレーション信号のバッファ
リングが必要になる場合があります。4 つのデバイスごとに、DCLK ライン
と DATA ラインをバッファリングします。
複数デバイスのコンフィギュレーションでは、すべてのデバイスが OE
ピンまたは nSTATUS ピンを解放するまで、コンフィギュレーションは
開始しません。同様に、すべてのデバイスの CONF_DONE ピンは互いに
接続されるため、すべてのデバイスは、同時に初期化されユーザ・モー
ドに移行します。
CONF_DONE を Low にプルして初期化を遅延させないようにする必要が
あります。代わりに、Quartus II 開発ソフトウェアの User-Supplied
Start-Up Clock オプションを使用して、同じコンフィギュレーション・
チェインにない複数デバイスの初期化を同期させます。同じコンフィ
ギュレーション・チェインにあるデバイスの CONF_DONE ピンは互いに
接続されているため、それらのデバイスは一緒に初期化されます。
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2004 年 11 月
13–41
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
すべての nSTATUS ピンと CONF_DONE ピンは接続されているため、い
ずれかのデバイスがエラーを検出すると、チェイン全体のコンフィギュ
レーションが停止するため、チェイン全体をリコンフィギュレーション
する必要があります。例えば、最初の Cyclone II デバイスのコンフィ
ギュレーション時にエラーが検出されると、デバイスはその nSTATUS
ピンを Low にプルして、チェインをリセットします。この Low 信号で、
エンハンスド・コンフィギュレーション・デバイスの OE ピンとすべて
の FPGA の nSTATUS が Low になり、デバイスはリセット状態に移行し
ます。
Auto-restart configuration after error オプションをオンにすると、エ
ラーが発生した場合、デバイスは自動的にリコンフィギュレーションを
開始します。FPGA は、リセット・タイムアウト期間(最大 40 µs)後に
nSTATUS ピンを解放します。すべての nSTATUS ピンが解放され High
にプルアップされると、コンフィギュレーション・デバイスは、チェイ
ンをリコンフィギュレーションします。Auto-restart configuration after
error オプションがオフの場合は、マイクロプロセッサまたはコントロー
ラで nSTATUS ピンのエラーを監視し、40 µs 以上の間 nCONFIG で Low
のパルスを発生させて、コンフィギュレーションを再開する必要があり
ます。nCONFIG ピンがシステムの制御下にあり、VCC に接続されていな
い場合は、マイクロプロセッサまたはコントローラは、このピンを Low
に遷移させることしかできません。
エンハンスド・コンフィギュレーション・デバイスは、最大 8 つのデバ
イスのパラレル・コンフィギュレーションをサポートします。n ビット
(n = 1、2、4、または 8)の PS コンフィギュレーション・モードでは、
エンハンスド・コンフィギュレーション・デバイスは、FPGA のチェイ
ンを同時にコンフィギュレーションできます。これらのデバイスは同じ
デバイス・ファミリや集積度である必要はありません。異なるデザイン
のアルテラ FPGA デバイスを任意に組み合わせることができます。各
ターゲット FPGA に対しては、個々のエンハンスド・コンフィギュレー
ション・デバイスの DATA ピンを使用できます。また、各 DATA ライン
は、FPGA のチェインに信号を供給することもできます。図 13-15 に、
エンハンスド・コンフィギュレーション・デバイスを使用した複数デバ
イスの同時コンフィギュレーション方法を示します。
13–42
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
図 13-15. エンハンスド・コンフィギュレーション・デバイスを使用した複数デバイスの
同時 PS コンフィギュレーション
(1) VCC
10 kΩ
Cyclone II デバイス1
VCC
(3)
(3)
(1)
10 kΩ
エンハンスド・
コンフィギュレーション・
デバイス
DCLK
DCLK
DATA0
DATA0
nSTATUS
N.C.
VCC
nCEO (4)
DATA1
CONF_DONE
nCONFIG
DATA[2..6]
nCE
MSEL1
OE (3)
nCS (3)
MSEL0
GND
GND
Cyclone II デバイス2
nINIT_CONF (2)
DATA 7
DCLK
DATA0
nSTATUS
CONF_DONE
N.C.
VCC
nCEO (4)
nCONFIG
nCE
MSEL1
MSEL0
GND
GND
Cyclone II デバイス8
DCLK
DATA0
nSTATUS
CONF_DONE
N.C.
VCC
nCEO (4)
nCONFIG
nCE
MSEL1
MSEL0
GND
GND
表 13-15 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイス上で使用できるピンで、常にアク
ティブな内部プルアップ抵抗があります。つまり、nINIT_CONF から nCONFIG へのラインでは、外部プル
アップ抵抗を使用してはなりません。nINIT_CONF ピンは、その機能を使用しない場合、接続する必要はあ
りません。
nINIT_CONFを使用しない場合、
nCONFIGを直接または抵抗を通してVCCにプルする必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスの OE ピンと nCS ピンには、内部プログラマブル・プル
アップ抵抗があります。内部プルアップ抵抗を使用する場合、これらのピンでは外部プルアップ抵抗を使用
しないでください。Quartus II 開発ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。
内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に Disable nCS and OE pullups on configuration device オプションをオンにします。
(4) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
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2004 年 11 月
13–43
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
Quartus II 開発ソフトウェアでは、n を 1、2、4、または 8 にのみ設定で
きます。ただし、これらのモードを使用すると、1 ∼ 8 の任意の数のデ
バイスをコンフィギュレーションできます。例えば、3 つの FPGA をコ
ンフィギュレーションする場合、4 ビットの PS モードを使用します。
DATA0、DATA1、および DATA2 ラインの場合、対応する SOF データを
コンフィギュレーション・デバイスから FPGA に送信します。DATA3 ラ
インは、Quartus II 開発ソフトウェアで対応するビット 3 のラインをブ
ランクのままにしておくことができます。プリント基板(PCB)上では、
エンハンスド・コンフィギュレーション・デバイスからの DATA3 ライン
を未接続のままにします。この手法では、Quartus II の(Tools メニュー
から)Convert Programming Files ウィンドウの設定を使用します。
また、2 つの FPGA をコンフィギュレーション・デバイスの 1 つの DATA
ピンに接続し、他の DATA ピンでデバイスを 1 つずつドライブできます。
例えば、2 ビットの PS モードを使用すると、DATA ビット 0 で 2 つの
FPGA(2 つの EP2C5 デバイス)を、DATA ビット 1 で 3 つ目のデバイ
ス(1 つの EP2C8 デバイス)をドライブできます。この例では、DATA
ビット 0 に必要なメモリ領域は、2 つの EP2C5 デバイスの SOF ファイ
ル・サイズの合計になります。
1,223,980 ビット + 1,223,980 ビット = 2,447,960 ビット
DATA ビット 1 に必要なメモリ領域は、1 つの EP2C8 デバイスの SOF
ファイル・サイズ(1,983,792 ビット)になります。DATA ビット 0 に必
要なメモリ領域は DATA ビット 1 に必要なメモリ領域より大きいため、
POF ファイルのサイズは 2 × 2,447,960 = 4,895,920 となります。
エンハンスド・コンフィギュレーション・デバイスで n ビットの PS モー
ドを使用する方法の詳細については、
「Configuration Handbook」の
「Using Altera Enhanced Configuration Devices」を参照してください。
13–44
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
nビットのPSモードを使用してSRAMベースのデバイスをコンフィギュ
レーションする場合は、表 13–8 で、コンフィギュレーション時間が最速
になるように適切なコンフィギュレーション・モードを選択します。
表 13–8. n ビットの PS モードを使用した
推奨コンフィギュレーション
デバイス数 (1)
推奨コンフィギュレーション・
モード
1
1 ビット PS
2
2 ビット PS
3
4 ビット PS
4
4 ビット PS
5
8 ビット PS
6
8 ビット PS
7
8 ビット PS
8
8 ビット PS
表 13–8 の注:
(1) 各 DATA ラインで、デバイスのデイジー・チェインでなく、1 つのデバイス
のみコンフィギュレーションするものとします。
デザインに同じコンフィギュレーション・データを持つ複数の(集積度
とパッケージが同じ)Cyclone II デバイスがある場合、nCE 入力を GND
に接続し、nCEO ピンは浮動状態のままにします。nCEO ピンをユーザ
I/O ピンとして使用することもできます。コンフィギュレーション・デ
バイスの nCONFIG、nSTATUS、DCLK、DATA0、および CONF_DONE ピ
ンは、チェイン内の各 Cyclone II デバイスに接続します。シグナル・イ
ンテグリティを確保し、クロック・スキューの問題を回避するために、
コンフィギュレーション信号のバッファリングが必要になる場合があり
ます。4 つのデバイスごとに、DCLK ラインと DATA ラインがバッファリ
ングされるようにします。すべてのデバイスは、同時にコンフィギュレー
ションを開始し、同時に完了します。図 13-16 に、Cyclone II デバイス
が同じコンフィギュレーション・データを受信するときの複数デバイス
の PS コンフィギュレーションを示します。
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2004 年 11 月
13–45
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-16. FPGA が同じデータを受信する場合のエンハンスド・コンフィギュレーション・
デバイスを使用した複数デバイスの PS コンフィギュレーション
(1) VCC
Cyclone II デバイス1
10 kΩ
VCC
nCEO
MSEL1
(3)
(3)
10 kΩ
エンハンスド・
コンフィギュレーション・
デバイス
DCLK
DCLK
DATA0
DATA0
OE (3)
nSTATUS
(4) N.C.
VCC (1)
nCS (3)
CONF_DONE
nCONFIG
nINIT_CONF (2)
nCE
MSEL0
GND
Cyclone II デバイス2
GND
DCLK
DATA0
nSTATUS
(4) N.C.
VCC
nCEO
CONF_DONE
nCONFIG
nCE
MSEL1
MSEL0
GND
GND
Cyclone II デバイス8
DCLK
DATA0
nSTATUS
CONF_DONE
(4) N.C.
nCEO
nCONFIG
nCE
VCC
MSEL1
MSEL0
GND
GND
図 13-16 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(2) nINIT_CONF ピンは、エンハンスド・コンフィギュレーション・デバイス上で使用できるピンで、常にアク
ティブな内部プルアップ抵抗があります。つまり、nINIT_CONF から nCONFIG へのラインでは、外部プル
アップ抵抗を使用してはなりません。nINIT_CONF ピンは、その機能を使用しない場合、接続する必要はあ
nINIT_CONFを使用しない場合、
nCONFIGを直接または抵抗を通してVCCにプルする必要があります。
りません。
(3) エンハンスド・コンフィギュレーション・デバイスの OE ピンと nCS ピンには、内部プログラマブル・プル
アップ抵抗があります。内部プルアップ抵抗を使用する場合、これらのピンでは外部プルアップ抵抗を使用
しないでください。Quartus II 開発ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。
内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に Disable nCS and OE pullups on configuration device オプションをオンにします。
(4) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
13–46
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
複数のEPC2または EPC1 デバイスをカスケード接続すると、複数の
Cyclone II デバイスをコンフィギュレーションできます。チェイン内の
最初のコンフィギュレーション・デバイスは、マスタ・コンフィギュレー
ション・デバイスであり、後続のデバイスはスレーブ・デバイスとなり
ます。マスタ・コンフィギュレーション・デバイスは、DCLK を Cyclone II
デバイスとスレーブ・コンフィギュレーション・デバイスに送信します。
最初のコンフィギュレーション・デバイスの nCS ピンをすべての
Cyclone II デバイスの CONF_DONE ピンに接続し、nCASC ピンをチェイ
ン内の次のコンフィギュレーション・デバイスの nCS ピンに接続しま
す。最後のコンフィギュレーション・デバイスの nCASC ピンは、浮動状
態のままにします。マスタ・コンフィギュレーション・デバイスがすべ
てのデータを Cyclone II デバイスに送信するとき、コンフィギュレー
ション・デバイスは nCASC ピンを Low に遷移させます。この遷移によ
り、次のコンフィギュレーション・デバイスの nCS がドライブされま
す。コンフィギュレーション・デバイスは、後続のコンフィギュレーショ
ン・デバイスをアクティブにするのに 1 クロック・サイクル未満しか必
要としないので、データ・ストリームは中断されません。
エンハンスド・コンフィギュレーション・デバイス(EPC16、
EPC8、および EPC4 デバイス)はカスケード接続できません。
すべての nSTATUS ピンと CONF_DONE ピンは接続されているため、い
ずれかのデバイスがエラーを検出すると、マスタ・コンフィギュレーショ
ン・デバイスは、チェイン全体のコンフィギュレーションを停止します。
したがって、チェイン全体をリコンフィギュレーションしなければなり
ません。例えば、コンフィギュレーションの最後に、マスタ・コンフィ
ギュレーション・デバイスが Cyclone II デバイスの CONF_DONE ピンが
High に遷移するのを検出できない場合、OE ピンを Low に遷移させて
チェイン全体をリセットします。この Low 信号で、スレーブ・コンフィ
ギュレーション・デバイスの OE ピンとすべての Cyclone II デバイスの
nSTATUS が Low になり、デバイスはリセット状態に移行します。この
動作は、FPGA がコンフィギュレーション・データでエラーを検出する
ときの動作に似ています。
図 13-17 に、カスケード接続された EPC2 または EPC1 デバイスを使用
した複数デバイスのコンフィギュレーション方法を示します。
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2004 年 11 月
13–47
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-17. カスケード接続された EPC2 または EPC1 デバイスを使用した複数デバイスの
PS コンフィギュレーション
VCC (4)
VCC (1)
VCC (1)
VCC (1)
10 kΩ
(3) 10 kΩ
VCC
VCC
Cyclone II デバイス2
MSEL1
DA TA0
nST ATUS
DCLK
DCLK
DA TA0
DA TA
MSEL1
nST ATUS
OE (3)
CONF_DONE
nCONFIG
nCONFIG
nCS (3)
nINIT_CONF
GND
nCEO
nCE
10 kΩ (3)
MSEL0
CONF_DONE
GND
(2)
EPC2または
EPC1のデバイス1
Cyclone II デバイス1
DCLK
MSEL0
(5) N.C.
10 kΩ
nCEO
EPC2または
EPC1のデバイス2
DCLK
DA TA
nCASC
(2)
nCS
OE
nINIT_CONF
nCE
GND
図 13-17 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(2) nINIT_CONF ピン(エンハンスド・コンフィギュレーション・デバイスと EPC2 デバイス上でのみ使用可能)
には、常にアクティブな内部プルアップ抵抗があります。つまり、nINIT_CONF から nCONFIG へのライン
では、外部プルアップ抵抗を使用してはなりません。nINIT_CONF ピンは、その機能を使用しない場合、接
続する必要はありません。nINIT_CONF を使用しない場合、または使用できない場合(EPC1 デバイス上な
どで)は、nCONFIG を直接または抵抗を通して VCC にプルする必要があります。
(3) エンハンスド・コンフィギュレーション・デバイスと EPC2 デバイスの OE ピンと nCS ピンには、内部プロ
グラマブル・プルアップ抵抗があります。内部プルアップ抵抗を使用する場合、これらのピンでは外部プル
アップ抵抗を使用しないでください。Quartus II 開発ソフトウェアでは、デフォルトで内部プルアップ抵抗
が使用されます。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に Disable nCS
and OE pull-ups on configuration device オプションをオンにします。
(4) 10 kΩ の外部プルアップ抵抗を使用して、nCEO ピンを I/O バンクの VCCIO レベルに対して High にプルアッ
プし、このピンが次のデバイスの nCE ピンに信号を供給するときに、弱い内部プルアップ抵抗を支援するよ
うにします。
(5) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
13–48
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
エンハンスド・コンフィギュレーション・デバイスまたは EPC2 デバイ
スの使用時には、Cyclone II デバイスの nCONFIG ピンをコンフィギュ
レーション・デバイスの nINIT_CONF ピンに接続できます。このピンで
は、FPGA コンフィギュレーションを開始する INIT_CONF JTAG 命令
を実行できます。nINIT_CONF ピンを使用しない場合、このピンを接続
する必要はありません。nINIT_CONF ピンを使用しない場合、または使
用できない場合(EPC1 デバイス上などで)は、nCONFIG ピンを直接ま
たは抵抗を通して VCC レベルにプルします。エンハンスド・コンフィ
ギュレーション・デバイスと EPC2 デバイスでは、nINIT_CONF ピン上
の内部プルアップ抵抗は常にアクティブになっています。このため、
nCONFIG ピンを nINIT_CONF に接続する場合、外部プルアップ抵抗を
使用しないでください。複数の EPC2 デバイスを使用して Cyclone II デ
バイスをコンフィギュレーションする場合は、最初の EPC2 デバイスの
nINIT_CONF ピンのみをデバイスの nCONFIG ピンに接続します。
1 つのコンフィギュレーション・チェインを使用して、Cyclone II デバ
イスを他のアルテラ製デバイスとともにコンフィギュレーションするこ
とができます。チェイン内のすべてのデバイスが同時にコンフィギュ
レーションを完了するか、または 1 つのデバイスからレポートされたエ
ラーによってすべてのデバイスのリコンフィギュレーションが開始され
るようにするには、すべての Cyclone II デバイスの CONF_DONE ピンと
すべての Cyclone II デバイスの nSTATUS ピンを互いに接続します。
同じコンフィギュレーション・チェイン内で複数のアルテラ製デバイス
をコンフィギュレーションする方法の詳細については、「Configuration
Handbook」の「Configuring Mixed Altera FPGA Chains」の章を参照
してください。
PS コンフィギュレーション中、デザインでは、セットアップとホールド・
タイミング・パラメータの要件、および最大 DCLK 周波数の要件に適合
する必要があります。エンハンスド・コンフィギュレーション・デバイ
スと EPC2 デバイスは、これらのインタフェース・タイミング仕様に適
合するように設計されています。
図 13-18 に、コンフィギュレーション・デバイスを使用した PS コンフィ
ギュレーション手法のタイミング波形を示します。
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2004 年 11 月
13–49
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-18. コンフィギュレーション・デバイスのタイミング波形を使用した Cyclone II デバイスの
PS コンフィギュレーション
nINIT_CONF または VCC/nCONFIG
tPOR
OE/nSTATUS
nCS/CONF_DONE
tDSU
tCL
D0
D1
tCH
DCLK
tDH
tOEZX
DATA
D2
D3
Dn
tCO
ユーザI/O
トライ・ステート
ユーザ・モード
トライ・ステート
INIT_DONE
tCD2UM(1)
図 13-18 の注:
(1) Cyclone II デバイスは、CONF_DONE が High になった後、299 個のクロック・サイクルでユーザ・モードに移行
します。初期化クロックは、Cyclone II デバイスの内部発振器または CLKUSR ピンから供給できます。
タイミングについては、
「Configuration Handbook」
の
「Enhanced Configuration
、または「Configuration Devices
Devices (EPC4, EPC8, and EPC16) Data Sheet」
for SRAM-Based LUT Devices Data Sheet」を参照してください。
デバイスのコンフィギュレーション・オプションおよびコンフィギュレー
ション・ファイルの作成方法の詳細については、
「Configuration Handbook
Volume 2」の「Software Settings」を参照してください。
ダウンロード・ケーブルを使用したPSコンフィギュレーション
PS コンフィギュレーションでは、インテリジェント・ホスト(PC など)
は、ダウンロード・ケーブルを使用して、データをストレージ・デバイ
スから Cyclone II デバイスに転送できます。ダウンロード・ケーブルと
しては、アルテラの USB-Blaster ユニバーサル・シリアル・バス(USB)
ポート・ダウンロード・ケーブル、MasterBlaster™ シリアル /USB 通信
ケーブル、ByteBlaster II パラレル・ポート・ダウンロード・ケーブル、
または ByteBlasterMV パラレル・ポート・ダウンロード・ケーブルを使
用できます。
パワーアップ時には、Cyclone II デバイスでは、約 100 ms 続く POR の
処理が行われます。POR の処理中、デバイスはリセットされ、nSTATUS
を Low に保持し、すべてのユーザ I/O ピンをトライ・ステートにしま
す。FPGA が POR を正常に終了すると、nSTATUS ピンが解放され、す
べてのユーザ I/O ピンはトライ・ステート状態を継続します。
13–50
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
コンフィギュレーションの実行前および実行中にオンになる I/O ピン上
の弱いプルアップ抵抗の値は、
「Cyclone II デバイス・ハンドブック」を
参照してください。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーショ
ン、初期化の 3 つのステージから構成されています。nCONFIG ピンまた
は nSTATUS ピンが Low の場合、デバイスはリセット状態です。この手
法でコンフィギュレーションを開始するために、ダウンロード・ケーブ
ルは、nCONFIG ピン上で Low から High への遷移を生成します。
コンフィギュレーション・プロセスを開始するには、コンフィ
ギュレーションと JTAG ピンが存在するバンクの VCCINT と VCCIO
に給電され、適切な電圧レベルになっていることを確認します。
nCONFIG が High に遷移すると、Cyclone II デバイスはリセット状態を
抜け、コンフィギュレーションを開始します。Cyclone II デバイスは、
オープン・ドレイン nSTATUS ピンを解放します。その後、このピンは
10 kΩ の外部抵抗によって High にプルアップされます。nSTATUS が
High に遷移すると、Cyclone II デバイスはコンフィギュレーション・
データを受信可能な状態になります。その後、プログラミング・ハード
ウェアまたはダウンロード・ケーブルが、コンフィギュレーション・デー
タを一度に 1 ビットずつデバイスの DATA0 ピンに送信します。コンフィ
ギュレーション・データは、CONF_DONE が High になるまでクロックで
ターゲット・デバイスに送られます。
ダウンロード・ケーブルの使用時には、Auto-restart configuration after
error オプションは使用できません。エラーが発生した場合は、Quartus II
開発ソフトウェアで手動によりコンフィギュレーションを再開する必要
があります。また、Quartus II プログラマおよびダウンロード・ケーブ
ルを使用して FPGA をプログラムする場合、Enable user-supplied startup clock (CLKUSR) オプションは使用できません。このオプションは
SOF ではディセーブルされます。このため、CLKUSR オプションをオン
にすると、Quartus II プログラマおよびダウンロード・ケーブルを使用
して FPGA をコンフィギュレーションする場合、CLKUSR にクロックを
供給する必要はありません。図 13-19 に、USB Blaster、MasterBlaster、
ByteBlaster II または ByteBlasterMV ケーブルを使用した Cyclone II デバ
イスの PS コンフィギュレーションを示します。
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2004 年 11 月
13–51
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-19. USB-Blaster、MasterBlaster、ByteBlaster II または ByteBlasterMV ケーブルを使用した
PS コンフィギュレーション
VCC (1)
(2)
VCC (1)
10 kΩ
VCC (1)
10 kΩ
(2)
VCC (1)
10 kΩ
Cyclone II デバイス
VCC
CONF_DONE
10 kΩ
VCC (1)
10 kΩ
nSTATUS
MSEL0
MSEL1
nCE
GND
nCEO
N.C. (4)
USB-Blaster、
ByteBlaster II、
MasterBlasterまたは
ByteBlasterMVの
10ピン・オス・ヘッダ部
DCLK
DATA0
ピン1
VCC
nCONFIG
GND
VIO (3)
シールド
GND
図 13-19 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II または ByteBlasterMV ケーブル
と同じ電源電圧に接続する必要があります。
(2) DATA0 と DCLK 上のプルアップ抵抗は、ダウンロード・ケーブルがボード上の唯一のコンフィギュレーション
手法の場合にのみ必要です。これは、コンフィギュレーション後に DATA0 と DCLK を浮動状態のままにしない
ためです。例えば、コンフィギュレーション・デバイスも使用している場合、DATA0 と DCLK 上のプルアップ
抵抗は不要になります。
(3) ヘッダ部のピン 6 は、MasterBlaster 出力ドライバ用の VIO リファレンス電圧です。VIO は、デバイスの VCCIO
と一致する必要があります。この値については、「MasterBlaster Serial/USB Communications Cable Data
Sheet」を参照してください。ByteBlasterMV では、このピンは接続不要です。USB-Blaster と ByteBlaster II
では、AS プログラミングに使用する場合は、nCE に接続し、それ以外の場合は接続不要です。
(4) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピン
として使用できます。
13–52
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
ダウンロード・ケーブルを使用すると、各デバイスの nCEO ピンを後続
のデバイスの nCE ピンに接続することで、複数の Cyclone II デバイスを
コンフィギュレーションできます。最初の Cyclone II デバイスの nCE ピ
ンを GND に接続し、nCEO ピンをチェインの次のデバイスの nCE ピン
に接続します。nCEO ピンが次の Cyclone II デバイスの nCE ピンに信号
を供給するときには、10 kΩ の外部プルアップ抵抗を使用して、nCEO ピ
ンを VCCIO に対して High にプルアップします。チェイン内のすべての
デバイスの、他のすべてのコンフィギュレーション・ピン(nCONFIG、
nSTATUS、DCLK、DATA0、および CONF_DONE)を互いに接続します。
すべてのデバイスの CONF_DONE ピンは互いに接続されるため、チェイ
ン内のすべてのデバイスは、同時に初期化されユーザ・モードに移行し
ます。
さらに、nSTATUS ピンも互いに接続されるため、いずれかのデバイスが
エラーを検出すると、チェイン内のすべての Cyclone II デバイスは、コ
ンフィギュレーションを停止します。この場合、Quartus II 開発ソフト
ウェアでコンフィギュレーションを手動で再開する必要があります。
図 13-20 に、ダウンロード・ケーブルを使用した複数の Cyclone II デバ
イスのコンフィギュレーション方法を示します。
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2004 年 11 月
13–53
Cyclone II デバイス・ハンドブック Volume 1
PS コンフィギュレーション
図 13-20. USB-Blaster、MasterBlaster、ByteBlaster II または ByteBlasterMV ケーブルを使用した
複数デバイスの PS コンフィギュレーション
VCC (1)
VCC (1)
VCC (1)
10 kΩ
10 kΩ
(2)
VCC
10 kΩ
(2)
VCC (1)
USB-Blaster、
ByteBlaster II、
MasterBlasterまたは
ByteBlasterMVの
10ピン・オス・ヘッダ部
(パッシブ・シリアル・モード)
10 kΩ
Cyclone II FPGA 1
ピン1
CONF_DONE
VCC (4)
VCC (2)
nSTATUS
MSEL0
DCLK
10 kΩ
MSEL1
GND
VCC (1)
VIO (3)
nCE
10 kΩ
GND
DATA0
nCEO
nCONFIG
VCC
GND
Cyclone II FPGA 2
CONF_DONE
GND
MSEL0
nSTATUS
MSEL1
DCLK
nCEO
N.C. (5)
nCE
DATA0
nCONFIG
図 13-20 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II または ByteBlasterMV ケーブル
と同じ電源電圧に接続する必要があります。
(2) DATA0 と DCLK 上のプルアップ抵抗は、ダウンロード・ケーブルがボード上の唯一のコンフィギュレーション
手法の場合にのみ必要です。これは、コンフィギュレーション後に DATA0 と DCLK を浮動状態のままにしな
いためです。例えば、コンフィギュレーション・デバイスも使用する場合、DATA0 と DCLK 上のプルアップ
抵抗は不要になります。
(3) ヘッダ部のピン 6 は、MasterBlaster 出力ドライバ用の VIO リファレンス電圧です。VIO は、デバイスの VCCIO
と一致する必要があります。この値については、「MasterBlaster Serial/USB Communications Cable Data
Sheet」を参照してください。ByteBlasterMV では、このピンは接続不要です。USB-Blaster と ByteBlaster II
では、AS プログラミングに使用する場合は、nCE に接続し、それ以外の場合は接続不要です。
(4) プルアップ抵抗を nCEO ピンが存在する I/O バンクの VCCIO 電源電圧に接続します。
(5) チェイン内の最後のデバイスの nCEO ピンは、未接続のままにするか、ユーザ I/O ピンとして使用できます。
13–54
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
ダウンロード・ケーブルを使用して、コンフィギュレーション・デバイ
スも搭載している PCB 上の Cyclone II デバイスをコンフィギュレーショ
ンする場合、そのコンフィギュレーション・デバイスをターゲットの
Cyclone II デバイスおよびケーブルから電気的に絶縁する必要がありま
す。コンフィギュレーション・デバイスを絶縁する 1 つの方法は、コン
フィギュレーション・デバイスとケーブル間で選択可能なマルチプレク
サなどのロジックを追加することです。マルチプレクサは、nSTATUS 信
号と CONF_DONE 信号上の双方向転送を許容する必要があります。さら
に、ケーブルとコンフィギュレーション・デバイス間の 5 つの共通信号
(nCONFIG、nSTATUS、DCLK、DATA0、および CONF_DONE)にスイッ
チを追加することもできます。ケーブルを使用して FPGA をコンフィ
ギュレーションする場合、コンフィギュレーション・デバイスをボード
から取り外すこともできます。図 13-21 に、FPGA をコンフィギュレー
ションするためのコンフィギュレーション・デバイスとダウンロード・
ケーブルの組み合わせを示します。
図 13-21. ダウンロード・ケーブルとコンフィギュレーション・デバイス回路による
PS コンフィギュレーション
VCC (1)
VCC
VCC (1)
10 kΩ
(5)
10 kΩ
(5)
Cyclone II FPGA
VCC (1)
USB-Blaster、
ByteBlaster II、
MasterBlasterまたは
ByteBlasterMVの
10ピン・オス・ヘッダ部
(パッシブ・シリアル・モード))
ピン1
CONF_DONE
10 kΩ
(4)
MSEL0
nSTATUS
MSEL1
DCLK
VCC
GND
VIO (2)
nCE
nCEO
N.C. (6)
GND
DATA0
(3)
(3)
(3)
nCONFIG
GND
コンフィギュレーション・
デバイス
(3)
DCLK
DATA
(3)
OE (5)
nCS (5)
nINIT_CONF (4)
図 13-21 の注:
(1) プルアップ抵抗は、コンフィギュレーション・デバイスと同じ電源電圧に接続する必要があります。
(2) ヘッダ部のピン 6 は、MasterBlaster 出力ドライバ用の VIO リファレンス電圧です。VIO は、デバイスの VCCIO
と一致する必要があります。この値については、「MasterBlaster Serial/USB Communications Cable Data
Sheet」を参照してください。ByteBlasterMV では、このピンは接続不要です。USB-Blaster と ByteBlaster II
では、AS プログラミングに使用する場合は、nCE に接続し、それ以外の場合は接続不要です。
Altera Corporation
2004 年 11 月
13–55
Cyclone II デバイス・ハンドブック Volume 1
JTAG コンフィギュレーション
(3) コンフィギュレーション・デバイスが Cyclone II デバイスに接続されているときに、ダウンロード・ケーブ
ルによるコンフィギュレーションを行ってはなりません。代わりに、ダウンロード・ケーブルの使用時にコ
ンフィギュレーション・デバイスをソケットから取り外すか、ダウンロード・ケーブルとコンフィギュレー
ション・デバイス間の 5 つの共通信号上にスイッチを配置する必要があります。
(4) nINIT_CONF ピン(エンハンスド・コンフィギュレーション・デバイスと EPC2 デバイス上でのみ使用可能)
には、常にアクティブな内部プルアップ抵抗があります。つまり、nINIT_CONF から nCONFIG へのライン
上では、プルアップ抵抗を使用してはなりません。nINIT_CONF ピンは、その機能を使用しない場合、接続
する必要はありません。nINIT_CONF を使用しない場合、または使用できない場合(EPC1 デバイス上など
で)は、nCONFIG を直接または抵抗を通して VCC にプルする必要があります。
(5) エンハンスド・コンフィギュレーション・デバイスのOE ピンと nCS ピンには、内部プログラマブル・プルアッ
プ抵抗があります。内部プルアップ抵抗を使用する場合、これらのピンでは外部プルアップ抵抗を使用しない
でください。Quartus II 開発ソフトウェアでは、デフォルトで内部プルアップ抵抗が使用されます。内部プル
アップ抵抗をオフにするには、
プログラミング・ファイルの生成時にDisable nCS and OE pull-ups on configuration
device オプションをオンにします。
(6) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピ
ンとして使用できます。
USB-Blaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケー
ブルの使用方法の詳細については、下記の資料を参照してください。
■
■
■
■
JTAG コンフィ
ギュレーション
USB-Blaster USB Port Download Cable Data Sheet
MasterBlaster Serial/USB Communications Cable Data Sheet
ByteBlaster II Parallel Port Download Cable Data Sheet
ByteBlasterMV Parallel Port Download Cable Data Sheet
JTAG(Joint Test Action Group)は、バウンダリ・スキャン・テスト用
の仕様を開発しました。このバウンダリ・スキャン・テスト(BST)アー
キテクチャを使用すると、リード線間隔が緊密な PCB 上のコンポーネン
トをテストできます。BST アーキテクチャでは、物理的なテスト・プロー
ブを使用しないでピンの接続をテストでき、またデバイスの通常動作中
に機能データをキャプチャすることができます。JTAG 回路は、コンフィ
ギュレーション・データをデバイスにシフトするときにも使用できます。
Quartus II 開発ソフトウェアは、SOF ファイルを自動的に生成します。こ
のファイルは、Quartus II プログラマでダウンロード・ケーブルを使用
した JTAG コンフィギュレーションに使用できます。
JTAG バウンダリ・スキャン・テストの詳細については、下記の資料を
参照してください。
■ 「Cyclone II デバイス・ハンドブック」の「Cyclone II デバイスの IEEE 1149.1
■
(JTAG) バウンダリ・スキャン・テスト」の章
Jam Programming & Testing Language Specification
13–56
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
Cyclone II デバイスは、
JTAG 命令が任意のデバイスのコンフィギュレー
ション・モードに優先するように設計されています。つまり、JTAG コ
ンフィギュレーションは、他のコンフィギュレーション・モードの完了
を待たずに実行できます。例えば、PS コンフィギュレーション中に
Cyclone II デバイスの JTAG コンフィギュレーションを試みると、PS コ
ンフィギュレーションは終了し、JTAG コンフィギュレーションが開始
します。Cyclone II デバイスの MSEL ピンを AS または高速 AS モードに
設定した場合、JTAG コンフィギュレーションが発生すると、Cyclone II
デバイスは DCLK 信号を出力しなくなります。
JTAG ベースのコンフィギュレーションを使用時に Cyclone II デ
バイスをコンフィギュレーションする場合、Cyclone II デバイス
の復元機能は使用できません。
JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の各
ピンを使用します。TCK ピンは弱い内部プルダウン抵抗を備えています
が、他の JTAG 入力ピンの TDI ピンと TMS ピンは弱い内部プルアップ
抵抗を備えています。すべてのユーザ I/O ピンは、JTAG コンフィギュ
レーションの実行中にトライ・ステートとなります。表 13–9 に各 JTAG
ピンの機能説明を示します。
表 13–9. 専用 JTAG ピン
ピン名
Altera Corporation
2004 年 11 月
ピン・タイプ
(1/2)
説明
TDI
テスト・データ入力
命令、テストおよびプログラミング・データ
用のシリアル入力ピン。データは、TCK の立
ち上がりエッジでシフト・インされます。
ボード上で JTAG インタフェースが必要でな
い場合、このピンを VCC に接続すると、JTAG
回路をディセーブルできます。
TDO
テスト・データ出力
命令、テストおよびプログラミング・データ
用のシリアル・データ出力ピン。データは、
TCKの立ち下がりエッジでシフト・アウトされ
ます。データがデバイスからシフト・アウト
されない場合、このピンはトライ・ステート
になります。
ボード上で JTAG インタフェースが必要でな
い場合、このピンを未接続のままにすると、
JTAG 回路をディセーブルできます。
13–57
Cyclone II デバイス・ハンドブック Volume 1
JTAG コンフィギュレーション
表 13–9. 専用 JTAG ピン
ピン名
ピン・タイプ
(2/2)
説明
TMS
テスト・モード選択
TCK
テスト・クロック入力 BST 回路へのクロック入力。立ち上がりエッ
ジで発生する動作と、立ち下がりエッジで発
生する動作があります。
ボード上で JTAG インタフェースが必要ない
場合、このピンを GND に接続すると、JTAG
回路をディセーブルできます。
TAP コントローラ・ステート・マシンの遷移
を判断するコントロール信号を提供する入力
ピン。ステート・マシン内の遷移は、 TCK の
立ち上がりエッジで発生します。このため、
TCK の立ち上がりエッジの前に TMS を設定す
る必要があります。 TMS は、TCK の立ち上が
りエッジで評価されます。
ボード上で JTAG インタフェースが必要でな
い場合、このピンを VC C に接続すると、JTAG
回路をディセーブルできます。
TDO 出力は、VCCIO 電源によって給電されます。VCCIO を 3.3 V に
接続すると、I/O ピンと JTAG TDO ポートのどちらも 3.3 V レベ
ルにドライブされます。
単一デバイスの JTAG コンフィギュレーション
JTAG コンフィギュレーション中、USB-Blaster、MasterBlaster、ByteBlaster II、
または ByteBlasterMV ダウンロード・ケーブルを使用して、データをデバイス
にダウンロードできます。ケーブルを通した Cyclone II デバイスのコンフィ
ギュレーションは、システム内でのデバイスのプログラミングに似ています。
図 13-22 に、ダウンロード・ケーブルを使用した単一の Cyclone II デバイスの
JTAG コンフィギュレーションを示します。
13–58
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
図 13-22. ダウンロード・ケーブルを使用した単一デバイスの JTAG コンフィギュレーション
VCC (1)
VCC (1)
VCC (1)
VCC (1)
1 kΩ
10 kΩ
Cyclone II デバイス
10 kΩ
nCE (4)
1 kΩ
TCK
TDO
GND
N.C. (5)
nCE
USB-Blaster、
ByteBlaster II、
MasterBlasterまたは
ByteBlasterMVの
10ピン・オス・ヘッダ部
(平面図)
TMS
nSTATUS
TDI
CONF_DONE
(2)
nCONFIG
(2)
MSEL0
(2)
MSEL1
(2)
DATA0
(2)
DCLK
ピン1
VCC (1)
GND
VIO (3)
1 kΩ
GND
GND
図 13-22 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II または ByteBlasterMV ケーブル
と同じ電源電圧に接続する必要があります。
(2) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG ピンと MSEL[1..0] ピンを接続
します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、MSEL[1..0] ピンを
GNDに接続します。さらに、
DCLK と DATA0 をHighまたはLowのいずれか
(ボードで適切な方)
にプルします。
(3) ヘッダ部のピン 6 は、MasterBlaster 出力ドライバ用の VIO リファレンス電圧です。VIO は、デバイスの VCCIO
と一致する必要があります。この値については、「MasterBlaster Serial/USB Communications Cable Data
Sheet」を参照してください。ByteBlasterMV では、このピンは接続不要です。USB-Blaster と ByteBlaster II
では、AS プログラミングに使用する場合は、nCE に接続し、それ以外の場合は接続不要です。
(4) JTAG コンフィギュレーションを正常に終了するには、nCE を GND に接続するか、Low にドライブする必要
があります。
(5) nCEO ピンは、未接続のままにするか、他のデバイスの nCE ピンに信号を供給していない場合は、ユーザ I/O ピン
として使用できます。
JTAGチェイン内の単一デバイスをコンフィギュレーションするために、
プログラミング・ソフトウェアでは他のすべてのデバイスを BYPASS
モードにします。BYPASS モードでは、Cyclone II デバイスは、1 つのバ
イパス・レジスタを通して内部で影響を受けずに、TDI ピンから TDO
ピンにプログラミング・データを渡します。この手法によって、プログ
ラミング・ソフトウェアは、ターゲット・デバイスのプログラミングま
たは検証を行うことができます。ターゲット・デバイスにドライブされ
たコンフィギュレーション・データは、1 クロック・サイクル後に TDO
ピン上に現れます。
Altera Corporation
2004 年 11 月
13–59
Cyclone II デバイス・ハンドブック Volume 1
JTAG コンフィギュレーション
Quartus II 開発ソフトウェアが、JTAG コンフィギュレーションの正常
な完了を確認します。コンフィギュレーションの最後に、このソフトウェ
アはJTAGポートを通してCONF_DONEピンをチェックします。Quartus II
開発ソフトウェアが複数デバイス・チェイン用の JAM ファイルを生成
すると、そのファイル内には命令が含まれており、チェイン内のデバイ
スはすべて同時に初期化されます。CONF_DONE が High でない場合、
Quartus II 開発ソフトウェアはコンフィギュレーションが失敗したこと
を示します。CONF_DONE が High に遷移すると、このソフトウェアはコ
ンフィギュレーションの成功を示します。コンフィギュレーション・ビッ
トストリームが JTAG TDI ポートを通してシリアルに送信された後、TCK
ポートにクロックが 299 サイクル追加して供給され、Cyclone II デバイ
スの初期化が実行されます。
Enable user-supplied start-up clock (CLKUSR) オプションは、デバイ
スの初期化に影響を与えません。Quartus II プログラマとダウンロード・
ケーブルを使用して JTAG 内で FPGA をコンフィギュレーションすると
き、SOF でこのオプションがディセーブルされるためです。このため、
CLKUSR オプションをオンにすると、Quartus II プログラマおよびダウ
ンロード・ケーブルを使用して FPGA をコンフィギュレーションする場
合、CLKUSR にクロックを供給する必要はありません。
Cyclone II デバイスには、常に JTAG ピンとして機能する専用の JTAG ピ
ンがあります。コンフィギュレーションの実行前後および実行中に、
Cyclone II デバイス上で JTAG テストを実行できます。Cyclone II デバイ
スは、コンフィギュレーション中に BYPASS、IDCODE、および SAMPLE
命令を中断なしでサポートします。他の JTAG 命令はすべて、最初にコ
ンフィギュレーションを中断してから、CONFIG_IO 命令を使用して I/O
ピンを再プログラミングすることによってのみ発行できます。
CONFIG_IO 命令を使用すると、JTAG ポートを通して I/O バッファを
コンフィギュレーションできます。CONFIG_IO 命令はコンフィギュレー
ションを中断します。この命令では、Cyclone II デバイスをコンフィギュ
レーションする前、またはコンフィギュレーション・デバイスによるコ
ンフィギュレーションの完了を待たずに、ボード・レベルのテストを実
行できます。コンフィギュレーションを中断した場合、JTAG を通して
(PULSE_CONFIG 命令)、または JTAG テストの完了後に nCONFIG で
Low のパルスを発生させて、Cyclone II デバイスをリコンフィギュレー
ションする必要があります。
詳細については、
「MorphIO: An I/O Reconfiguration Solution for Altera
Devices White Paper」を参照してください。
13–60
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
Cyclone II デバイス上のチップ・ワイドのリセット(DEV_CLRn)ピン
とチップ・ワイドの出力イネーブル(DEV_OE)ピンは、JTAG のバウン
ダリ・スキャン動作やプログラミング動作に影響を与えません。これら
のピンをトグルしても、JTAG 動作(通常のバウンダリ・スキャン動作
以外)に影響しません。
JTAG コンフィギュレーション用に Cyclone II ボードを設計する場合、
専用コンフィギュレーション・ピンの配置については、表 13–10 のガイ
ドラインに従ってください。
表 13–10. JTAG コンフィギュレーション中の
専用コンフィギュレーション・ピンの接続
信号
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2004 年 11 月
(1/2)
説明
nCE
チェイン内のすべての Cyclone II デバイス上では、 nCE を
GND に接続するか、抵抗を通して Low にプルするか、何ら
かのコントロール回路でドライブして、Low にする必要があ
ります。複数デバイスの AS または PS コンフィギュレーショ
ン・チェインにも属するデバイスの場合、nCE ピンを、JTAG
コンフィギュレーション中に GND に接続するか、コンフィ
ギュレーション・チェインと同じ順序で JTAG コンフィギュ
レーションする必要があります。
nCEO
チェイン内のすべての Cyclone II デバイス上では、 nCEO を
ユーザ I/O として使用するか、次のデバイスの nCE に接続す
ることができます。nCEO を次のデバイスの nCE に接続する
場合、10 kΩ の外部プルアップ抵抗によって nCEO ピンを
VCCIO に対して High にプルアップして、弱い内部プルアップ
抵抗を支援します。nCEO ピンを次のデバイスの nCE ピンに
接続しない場合、このピンはコンフィギュレーション後に
ユーザ I/O ピンとして使用できます。
MSEL
これらのピンは浮動状態のままにしてはなりません。これら
のピンは、
生産時に使用されるJTAG以外のコンフィギュレー
ションをサポートします。JTAG コンフィギュレーションの
み使用している場合、これらのピンは GND に接続しなけれ
ばなりません。
nCONFIG
VCC に接続するか、抵抗を通してプルアップするか、何らか
のコントロール回路でドライブすることによってHighにドラ
イブされます。
nSTATUS
10 kΩ の抵抗を通して VCC にプルします。同じ JTAG チェイ
ン内の複数デバイスをコンフィギュレーションする場合、各
nSTATUS ピンは、個別に VCC にプルアップする必要がありま
す。
JTAG コンフィギュレーションの途中に nSTATUS が Low
にプルされた場合は、エラーが発生したことを示します。
13–61
Cyclone II デバイス・ハンドブック Volume 1
JTAG コンフィギュレーション
表 13–10. JTAG コンフィギュレーション中の
専用コンフィギュレーション・ピンの接続
信号
(2/2)
説明
CONF_DONE
10 kΩ の抵抗を通して VCC にプルします。同じ JTAG チェイ
ン内の複数デバイスをコンフィギュレーションする場合、各
CONF_DONE ピンは、個別にVCC にプルアップする必要があり
ます。JTAG コンフィギュレーションの最後に CONF_DONE
が High になった場合は、コンフィギュレーションが正常に終
了したことを示します。
DCLK
浮動状態のままにしてはなりません。High または Low のいず
れか(ボードで適切な方)にします。
図 13-23 に、マイクロプロセッサを搭載した Cyclone II デバイスの JTAG
コンフィギュレーションを示します。
図 13-23.マイクロプロセッサを使用した単一デバイスの
JTAG コンフィギュレーション
Cyclone II FPGA
メモリ
nCE (3)
ADDR
DATA
(4)
nCEO
MSEL1
(2)
(2)
nCONFIG
MSEL0
(2)
(2)
DATA0
(2)
DCLK
TDI
マイクロプロセッサ
VCC (1)
VCC (1)
10 kΩ
10 kΩ
TCK
TDO
TMS
nSTATUS
CONF_DONE
図 13-23 の注:
(1) プルアップ抵抗は、チェイン内のすべてのデバイスに受け入れ可能な入力信
号を提供する電源に接続する必要があります。
(2) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG ピ
ンと MSEL[1..0] ピンを接続します。JTAG コンフィギュレーションのみ使
用する場合は、nCONFIG ピンを VCC に、MSEL[1..0] ピンを GND に接続し
ます。さらに、DCLK と DATA0 を High または Low のいずれか(ボードで適
切な方)にプルします。
(3) JTAG コンフィギュレーションを正常に終了するには、nCE を GND に接続
するか、Low にドライブする必要があります。
(4) EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、MSEL[1..0] を 00
に設定します。詳細については、表 13–4 を参照してください。
13–62
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
複数デバイスの JTAG コンフィギュレーション
JTAG デバイス・チェインをプログラミングすると、1 つの JTAG 互換
ヘッダがいくつかのデバイスに接続されます。JTAG チェイン内のデバ
イスの数は、ダウンロード・ケーブルのドライブ能力によってのみ制限
されます。JTAG チェイン内で 4 つ以上のデバイスを接続する場合、ア
ルテラでは、オンボード・バッファを使用して TCK、TDI、および TMS
ピンをバッファリングすることをお勧めします。
システムに複数のデバイスがある場合、または JTAG BST 回路を使用し
てシステムをテストする場合は、JTAG チェイン・デバイスのプログラ
ミングが最適です。図 13-24 に、複数デバイスの JTAG コンフィギュレー
ションを示します。
図 13-24. ダウンロード・ケーブルを使用した複数デバイスの JTAG コンフィギュレーション
VCC
USB-Blaster、
ByteBlaster II 、
MasterBlasterまたは
ByteBlasterMVの
10ピン・オス・ヘッダ部
VCC (1)
10 kΩ
VCC
(2)
1 kΩ
VIO
(3)
(2)
(2)
(5)
DATA0
DCLK
nCONFIG
MSEL1
MSEL0
nCEO
nCE (4)
TDI
TMS
VCC (1)
10 kΩ
(2)
CONF_DONE
TDO
TCK
(2)
(2)
(5)
DATA0
DCLK
nCONFIG
MSEL1
MSEL0
nCEO
nCE (4)
TDI
TMS
10 kΩ
Cyclone II FPGA
nSTATUS
(2)
(2)
VCC (1)
10 kΩ
Cyclone II FPGA
nSTATUS
(2)
(2)
VCC (1)
10 kΩ
Cyclone II FPGA
1 kΩ
VCC
VCC (1)
10 kΩ
VCC
ピン1
(1)
nSTATUS
(2)
(2)
CONF_DONE
TDO
TCK
(2)
(2)
(2)
(5)
DATA0
DCLK
nCONFIG
MSEL1
MSEL0
nCEO
nCE (4)
TDI
TMS
CONF_DONE
TDO
TCK
1 kΩ
図 13-24 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II または ByteBlasterMV ケーブ
ルと同じ電源電圧に接続する必要があります。
(2) JTAG 以外のコンフィギュレーション手法をサポートするには、nCONFIG ピンと MSEL[1..0] ピンを接続
します。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG ピンを VCC に、MSEL[1..0] ピンを
GNDに接続します。さらに、
DCLK と DATA0 をHighまたはLowのいずれか
(ボードで適切な方)
にプルします。
(3) ヘッダ部のピン 6 は、MasterBlaster 出力ドライバ用の VIO リファレンス電圧です。VIO は、デバイスの VCCIO と
一致する必要があります。この値については、
「MasterBlaster Serial/USB Communications Cable Data Sheet」を
参照してください。ByteBlasterMV ケーブルでは、このピンは接続不要です。USB-Blaster と ByteBlaster II ケー
ブルでは、AS プログラミングに使用する場合は、nCE に接続し、それ以外の場合は接続不要です。
(4) JTAG コンフィギュレーションを正常に終了するには、nCE を GND に接続するか、Low にドライブする必
要があります。
(5) EPCS4 デバイスまたは EPCS1 デバイスを使用している場合、MSEL[1..0] を 00 に設定します。詳細について
は、表 13–4 を参照してください。
Altera Corporation
2004 年 11 月
13–63
Cyclone II デバイス・ハンドブック Volume 1
JTAG コンフィギュレーション
JTAG コンフィギュレーション中は、nCE ピンを GND に接続するか、
Low にドライブします。複数デバイスの AS および PS コンフィギュレー
ション・チェインでは、最初のデバイスの nCE ピンを GND に接続し、
nCEO ピンをチェインの次のデバイスの nCE ピンに接続するか、コンフィ
ギュレーション後にユーザ I/O ピンとして使用できます。
複数デバイスのコンフィギュレーション・チェインで最初のデバイスの
コンフィギュレーションが完了したら、その nCEO ピンが Low になり、
2 番目のデバイスの nCE ピンをアクティブにします。これにより、2 番
目のデバイスはコンフィギュレーションを開始します。したがって、こ
れらのデバイスが JTAG チェイン内にもある場合、JTAG コンフィギュ
レーション中に nCE ピンが GND に接続されていること、またはデバイ
スがコンフィギュレーション・チェインと同じ順序でJTAGコンフィギュ
レーションされていることを確認する必要があります。デバイスが複数
デバイスのコンフィギュレーション・チェインと同じ順序で JTAG コン
フィギュレーションされている限り、前のデバイスの nCEO ピンは、正
常に JTAG コンフィギュレーションされると、次のデバイスの nCE ピン
を Low にドライブします。
Quartus II 開発ソフトウェアは、Cyclone II デバイスの nCEO ピ
ンを出力ピンとして設定し、デフォルトで GND にドライブしま
す。nCEO ピンが次のデバイスの nCE ピンに入力信号を供給する
場合、コンフィギュレーション後に nCEO ピンをユーザ I/O ピン
として使用しないようにする必要があります。
JTAG をサポートしている他のアルテラ製デバイスを同じ JTAG チェイ
ンに配置して、デバイスのプログラミングとコンフィギュレーションを
行うことができます。
同じコンフィギュレーション・チェイン内で複数のアルテラ製デバイス
をコンフィギュレーションする方法の詳細については、「Configuration
Handbook」の「Configuring Mixed Altera FPGA Chains」の章を参照
してください。
Jam STAPL
Jam STAPL、つまり、JEDEC 規格 JESD-71 は、イン・システム・プログ
ラマビリティ(ISP)対応の標準ファイル・フォーマットです。Jam STAPL
は、プログラマブル・デバイスのプログラミングまたはコンフィギュレー
ション、および IEEE 1149.1 JTAG インタフェースを使用した電子システ
ムのテストをサポートします。Jam STAPL はライセンス料が不要のオー
プン規格です。Jam プレーヤには、IEEE 規格の 1149.1 JTAG TAP ステー
ト・マシンを操作するためのインタフェースが備わっています。
13–64
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
エンベデッド環境での JTAG と Jam STAPL の詳細については、
「AN 122:
Using Jam STAPL for ISP & ICR via an Embedded Processor」を参照し
てください。Jam プレーヤをダウンロードするには、アルテラの Web サ
イト(www.altera.co.jp)を参照してください。
JRunnerによるCyclone II FPGAのコンフィギュレーション
JRunner は、JTAG モードの ByteBlaster II または ByteBlasterMV ケーブ
ルを通して、Cyclone II デバイスをコンフィギュレーションできるソフ
トウェア・ドライバです。サポートされているプログラミング入力ファ
イルは .rbf フォーマットです。また、JRunner は Quartus II 開発ソフト
ウェアで生成された Chain Description File(.cdf)も必要とします。
JRunner は、エンベデッド JTAG コンフィギュレーションをターゲット
にしています。ソース・コードは、Windows NT オペレーティング・シ
ステム(OS)用に開発されています。コードをカスタマイズして、使用
するエンベデッド・プラットフォーム上で動作するようにできます。
JRunner ソフトウェア・ドライバが使用する RBF ファイルは、
JRunner が JTAG ベースのコンフィギュレーションを使用するた
め、圧縮された RBF ファイルにすることはできません。JTAG
ベースのコンフィギュレーション中は、リアルタイムの復元機能
を利用できません。
JRunner ソフトウェア・ドライバの詳細については、
「JRunner Software
Driver: An Embedded Solution for PLD JTAG Configuration」およびア
ルテラ Web サイトのソース・ファイルを参照してください。
JTAGインタフェースを使用したシリアル・コンフィギュ
レーション・デバイスのイン・システム・プログラミング
単一デバイス・チェインまたは複数デバイス・チェイン内の Cyclone II
デバイスは、シリアル・フラッシュ・ローダ・デザイン経由で、JTAG
インタフェースを使用したシリアル・コンフィギュレーション・デバイ
スのイン・システム・プログラミングをサポートします。ボードのイン
テリジェント・ホストまたはダウンロード・ケーブルは、コンフィギュ
レーション・デバイスのコンフィギュレーション・ピン(DCLK、DATA、
ASDI、および nCS)にアクセスできない場合でも、Cyclone II デバイス
の 4 つの JTAG ピンを使用して、シリアル・コンフィギュレーション・
デバイスをイン・システムでプログラミングできます。
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2004 年 11 月
13–65
Cyclone II デバイス・ハンドブック Volume 1
JTAG コンフィギュレーション
シリアル・フラッシュ・ローダ・デザインは、アルテラのシリアル・コ
ンフィギュレーション・デバイス向けの JTAG ベースのイン・システム・
プログラミング・ソリューションです。シリアル・フラッシュ・ローダ
は、FPGA 向けのブリッジ・デザインで、その JTAG インタフェースを
使用して EPCS JIC(JTAG インダイレクト・コンフィギュレーション・
デバイス・プログラミング)ファイルにアクセスしてから、AS インタ
フェースを使用して EPCS デバイスをプログラミングします。JTAG イ
ンタフェースと AS インタフェースはともに、シリアル・フラッシュ・
ローダ・デザイン内でブリッジされます。
複数デバイス・チェインでは、シリアル・コンフィギュレーション・デ
バイスを制御しているマスタ Cyclone II デバイスをコンフィギュレー
ションだけで済みます。シリアル・コンフィギュレーション・デバイス
でコンフィギュレーションされる、複数デバイス・チェインのスレーブ・
デバイスは、この機能の使用時にはコンフィギュレーションする必要は
ありません。この機能を正常に使用するには、マスタ Cyclone II デバイ
スの MSEL[1..0] ピンを設定して、AS コンフィギュレーション手法ま
たは高速 AS コンフィギュレーション手法(表 13–1 を参照)を選択する
ようにします。
Quartus II 開発ソフトウェアのバージョン 4.1 以降では、JIC ファ
イルを使用した FPGA JTAG インタフェース経由でのシリアル・
コンフィギュレーション・デバイスの ISP をサポートしています。
Cyclone II デバイスの JTAG インタフェースを通したシリアル・コンフィ
ギュレーション・デバイスの ISP には、以下のセクションで説明する 3
つのステージがあります。
シリアル・フラッシュ・ローダ・デザインのロード
シリアル・フラッシュ・ローダ・デザインは、Cyclone II デバイス内の
デザインで、グルー・ロジックを使用して、Cyclone II デバイス内の
JTAG インタフェースと AS インタフェースをブリッジします。
インテリジェント・ホストは、JTAG インタフェースを使用して、シリ
アル・フラッシュ・ローダ・デザイン付きのマスタ Cyclone II デバイス
をコンフィギュレーションします。シリアル・フラッシュ・ローダ・デ
ザインを使用すると、マスタ Cyclone II デバイスは、JTAG インタフェー
スを通してシリアル・コンフィギュレーション・デバイスの 4 本のピン
のアクセスを制御できます。これらのピンは、ASMI(アクティブ・シ
リアル・メモリ・インタフェース)ピンとも呼ばれます。ASMI ピンは、
シリアル・クロック入力(DCLK)、シリアル・データ出力(DATA)、AS
データ入力(ASDI)、アクティブ Low チップ・セレクト(nCS)の 4 つ
のピンから構成されています。
13–66
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
シリアル・フラッシュ・ローダ・デザインを使用してマスタ Cyclone II
デバイスをコンフィギュレーションすると、複数デバイス・チェインの
スレーブ・デバイスがコンフィギュレーションされていない場合でも、
マスタ Cyclone II デバイスはユーザ・モードに移行することができます。
CONF_DONE 信号がチェイン内の他のスレーブ・デバイスにより外部的
に Low に保持されていても、マスタ Cyclone II デバイスは、シリアル・
フラッシュ・ローダ・デザインを使用してユーザ・モードに移行できま
す。図 13-25 に、シリアル・フラッシュ・ローダ・デザインを使用した
単一の Cyclone II デバイスの JTAG コンフィギュレーションを示します。
図 13-25. ダウンロード・ケーブルを使用した単一デバイスの JTAG コンフィギュレーション
VCC (1)
VCC (1)
1 kΩ
VCC (1)
VCC (1)
10 kΩ
VCC (1)
10 kΩ
Cyclone II デバイス
10 kΩ
nCE (4)
GND N.C.
1 kΩ
TCK
TDO
nCE0
USB-Blaster、
ByteBlaster II、
MasterBlasterまたは
ByteBlasterMVの
10ピン・オス・ヘッダ部
(平面図)
TMS
nSTATUS
TDI
CONF_DONE
シリアル・
コンフィギュレーション・
デバイス
(2)
nCONFIG
MSEL0
(2)
MSEL1
ASDI
ASDO
nCS
DCLK
nCSO
DCLK
DATA
DATA0
ピン1
VCC
GND
Serial
Flash
Loader
VIO (3)
1 kΩ
GND
GND
図 13-25 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II または ByteBlasterMV ケーブル
と同じ電源電圧に接続する必要があります。
(2) nCONFIG ピンと MSEL[1..0] ピンを接続して、JTAG 以外のコンフィギュレーション手法をサポートする必
要があります。JTAG コンフィギュレーションのみ使用する場合は、nCONFIG を VCC に、MSEL[3..0] を
GND に接続します。DCLK を High または Low のいずれか(ボードで適切な方)にプルします。
(3) ヘッダ部のピン 6 は、MasterBlaster 出力ドライバ用の VIO リファレンス電圧です。VIO は、デバイスの VCCIO
と一致する必要があります。この値については、「MasterBlaster Serial/USB Communications Cable Data
Sheet」を参照してください。ByteBlasterMV ケーブルでは、このピンは接続不要です。USB-Blaster と
ByteBlaster II ケーブルでは、アクティブ・シリアル・プログラミングに使用する場合は、nCE に接続し、そ
れ以外の場合は接続不要です。
(4) JTAG コンフィギュレーションを正常に終了するには、nCE を GND に接続するか、Low にドライブする必要があ
ります。
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2004 年 11 月
13–67
Cyclone II デバイス・ハンドブック Volume 1
デバイスのコンフィギュレーション・ピン
シリアル・コンフィギュレーション・デバイスの ISP
2 番目のステージでは、マスタ Cyclone II デバイスのシリアル・フラッ
シュ・ローダ・デザインでは、Cyclone II デバイスの JTAG インタフェー
スを使用して、デバイス・チェインのコンフィギュレーション・データ
をシリアル・コンフィギュレーション・デバイスに書き込むことができ
ます。JTAG インタフェースは、シリアル・コンフィギュレーション・
デバイスのプログラミング・データを Cyclone II デバイスに最初に送信
します。Cyclone II デバイスは、ASMI ピンを使用してデータをシリア
ル・コンフィギュレーション・デバイスに送信します。
リコンフィギュレーション
すべてのコンフィギュレーション・データが正常にシリアル・コンフィ
ギュレーション・デバイスに書き込まれた後、インテリジェント・ホス
トは、PULSE_NCONFIG JTAG 命令を発行して、リコンフィギュレーショ
ン・プロセスを初期化します。リコンフィギュレーション中に、マスタ
Cyclone II デバイスはリセットされ、シリアル・フラッシュ・ローダ・
デザインは Cyclone II デバイスからなくなります。また、シリアル・コ
ンフィギュレーション・デバイスは、ユーザ・デザインを使用してチェ
イン内のすべてのデバイスをコンフィギュレーションします。
デバイスの
コンフィギュ
レーション・
ピン
このセクションでは、Cyclone II デバイス上のすべてのコンフィギュ
レーション関連ピンの接続と機能について説明します。表 13–11 に、コ
ンフィギュレーションを正常に実行するために、ボード上で正しく接続
する必要がある専用のコンフィギュレーション・ピンを説明します。コ
ンフィギュレーション手法によっては、これらのピンの一部は不要です。
13–68
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
表 13–11. Cyclone II の専用コンフィギュレーション・ピン
ピン名
ユーザ・モード
MSEL[1..0] N/A
コンフィギュ
レーション
手法
すべて
ピン・
タイプ
入力
(1/6)
説明
このピンは、Cyclone II デバイスのコンフィ
ギュレーション手法を設定する2ビットのコ
ンフィギュレーション入力です。適切な設定
については、表 13–1 を参照してください。
これらのピンは、VC C I O または GND に接続
する必要があります。
nCONFIG
N/A
すべて
入力
このピンはコンフィギュレーション・コント
ロール入力です。このピンをユーザ・モード
で Low にプルすると、
FPGA はコンフィギュ
レーション・データを失い、リセット状態に
移行して、すべての I/O ピンをトライ・ス
テートにします。このピンを High にすると
リコンフィギュレーションを開始します。
コンフィギュレーション手法でエンハンス
ド・コンフィギュレーション・デバイスまた
は EPC2 デバイスを使用している場合、
nCONFIG ピンを直接 VC C またはコンフィ
ギュレーション・デバイスの nINIT_CONF
ピンに接続できます。
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2004 年 11 月
13–69
Cyclone II デバイス・ハンドブック Volume 1
デバイスのコンフィギュレーション・ピン
表 13–11. Cyclone II の専用コンフィギュレーション・ピン
ピン名
nSTATUS
ユーザ・モード
コンフィギュ
レーション
手法
N/A
すべて
ピン・
タイプ
(2/6)
説明
双方向
Cyclone II デバイスは、パワーアップ直後に
オープン・ nSTATUS を Low にドライブし、POR 時間後
ドレイン
に解放します。
このピンは Cyclone II デバイスのステータス
出力と入力を提供します。Cyclone II デバイ
スは、コンフィギュレーション中にエラーを
検出すると、nSTATUS ピンを Low にし、コ
ンフィギュレーションを停止します。コン
フィギュレーション中または初期化中に、外
部ソース(例えば、別の Cyclone II デバイス)
が nSTATUS ピンを Low にドライブすると、
ターゲット・デバイスはエラー状態に移行し
ます。
コンフィギュレーションまたは初期化後に、
nSTATUS を Low にドライブしても、コンフィ
ギュレーション対象デバイスには影響しませ
ん。デザインでコンフィギュレーション・デ
バイスを使用している場合、
nSTATUS を Low
にドライブすると、コンフィギュレーション・
デバイスは FPGA のコンフィギュレーション
を試みます。しかし、FPGA はユーザ・モー
ドでは nSTATUS 上の遷移を無視するため、
リコンフィギュレーションは行われません。
リコンフィギュレーションを開始するには、
nCONFIG ピンを Low にプルします。
エンハンスド・コンフィギュレーション・デ
バイスと EPC2 デバイスの OE ピンと nCS
ピ ン は、そ れ ぞ れ Cyclone II デ バ イ ス の
nSTATUS ピンと CONF_DONE ピンに接続さ
れ、オプションの内部プログラマブル・プル
アップ抵抗が備わります。エンハンスド・コ
ンフィギュレーション・デバイスでこれらの
内部プルアップ抵抗を使用する場合、これら
のピンでは10 kΩの外部プルアップ抵抗を使
用しないでください。EPC2 デバイスを使用
する場合は、10 kΩ の外部プルアップ抵抗の
み使用する必要があります。
13–70
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
表 13–11. Cyclone II の専用コンフィギュレーション・ピン
ピン名
CONF_DONE
ユーザ・モード
コンフィギュ
レーション
手法
N/A
すべて
ピン・
タイプ
(3/6)
説明
このピンはステータス出力および入力です。
双方向
オープン・
ドレイン
ターゲットCyclone IIデバイスは、コンフィ
ギュレーションの実行前と実行中に、
CONF_DONE ピンを Low にドライブします。
Cyclone II デバイスは、すべてのコンフィ
ギュレーション・データをエラーなしで受信
し、初 期 化 サ イ ク ル が 開 始 さ れ る と、
CONF_DONE を解放します。ユーザ・モード
で CONF_DONE を Low にドライブしても、
コンフィギュレーション・デバイスに影響し
ません。デバイスがユーザ・モードに移行す
るまで、 CONF_DONE を Low にドライブし
ないでください。
Cyclone II デバイスがすべてのデータを受信
すると、CONF_DONE ピンが High になり、デ
バイスは初期化を実行しユーザ・モードに移
行します。
コンフィギュレーションまたは初期化後に、
CONF_DONE を Low にドライブしても、コン
フィギュレーション・デバイスには影響を与
えません。
エンハンスド・コンフィギュレーション・
デバイスとEPC2デバイスの OE ピンと nCS
ピンは、それぞれ Cyclone II デバイスの
nSTATUS ピンと CONF_DONE ピンに接続さ
れ、オプションの内部プログラマブル・プル
アップ抵抗が備わります。エンハンスド・コ
ンフィギュレーション・デバイス上で内部プ
ルアップ抵抗を使用する場合、これらのピン
では10 kΩの外部プルアップ抵抗を使用しな
いでください。EPC2 デバイスを使用する場
合は、10 kΩ の外部プルアップ抵抗のみ使用
する必要があります。
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2004 年 11 月
13–71
Cyclone II デバイス・ハンドブック Volume 1
デバイスのコンフィギュレーション・ピン
表 13–11. Cyclone II の専用コンフィギュレーション・ピン
ピン名
nCE
ユーザ・モード
コンフィギュ
レーション
手法
N/A
すべて
ピン・
タイプ
入力
(4/6)
説明
このピンはアクティブ Low のチップ・イネー
ブルです。 nCE ピンは、Low 信号でデバイ
スをアクティブにし、コンフィギュレーショ
ンを可能にします。コンフィギュレーショ
ン、初期化、およびユーザ・モード中は、nCE
ピンを Low に保持する必要があります。単
一デバイス・コンフィギュレーションでは、
Low に接続する必要があります。複数デバイ
ス・コンフィギュレーションでは、最初のデ
バイスの nCE を Low に接続し、 nCEO ピン
をチェイン内の次のデバイスの nCE に接続
します。
また、FPGA の JTAG プログラミングを正常
に終了するため、nCE ピンも Low に保持す
る必要があります。
nCEO
オプションが
すべて
オンの場合、N/A
オプションがオフ
の場合、I/O
出力
このピンは、デバイスのコンフィギュレー
ションが完了すると Low にドライブする出
力です。単一デバイス・コンフィギュレー
ションでは、このピンを浮動状態のままにす
るか、コンフィギュレーション後にユーザ
I/O ピンとして使用できます。複数デバイス・
コンフィギュレーションでは、このピンは、
次のデバイスの nCE ピンに入力信号を供給
し ま す。チ ェ イ ン 内 の 最 後 の デ バ イ ス の
nCEO ピンは、浮動状態のままにするか、コ
ンフィギュレーション後にユーザ I/O ピンと
して使用できます。
nCEO ピンを使用して次のデバイスの nCE ピ
ンに信号を供給する場合、10 kΩ の外部プル
アップ抵抗を使用して、 nCEO ピンを I/O バ
ンクの VCCIO 電圧に対して High にプルアッ
プし、弱い内部プルアップ抵抗を支援するよ
うにします。
このピンをユーザ I/O ピンとして使用するに
は、
Quartus II開発ソフトウェアを使用します。
13–72
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
表 13–11. Cyclone II の専用コンフィギュレーション・ピン
ピン名
ASDO
ユーザ・モード
コンフィギュ
レーション
手法
AS モ ー ド で は、 AS
N/A
PSモードとJTAG
モードでは、I/O
ピン・
タイプ
出力
(5/6)
説明
このピンは、コントロール信号を Cyclone II
デバイスから AS モードのシリアル・コン
フィギュレーション・デバイスに送信しま
す。この信号はコンフィギュレーション・
データの読み出しに使用されます。
AS モードでは、 ASDO には常にアクティブ
な内部プルアップ抵抗があります。
nCSO
AS モ ー ド で は、 AS
N/A
PSモードとJTAG
モードでは、I/O
出力
このピンは、コンフィギュレーション・デバ
イスを有効にする出力コントロール信号を、
Cyclone II デバイスから AS モードのシリア
ル・コンフィギュレーション・デバイスに送
信します。
AS モードでは、 nCSO には常にアクティブ
な内部プルアップ抵抗があります。
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2004 年 11 月
13–73
Cyclone II デバイス・ハンドブック Volume 1
デバイスのコンフィギュレーション・ピン
表 13–11. Cyclone II の専用コンフィギュレーション・ピン
ピン名
DCLK
ユーザ・モード
N/A
コンフィギュ
レーション
手法
PS、
AS
ピン・
タイプ
(6/6)
説明
入力(PS) PS コンフィギュレーションでは、DCLK は、
出力(AS) データを外部ソースからターゲット・デバイ
スに送るクロック入力です。データは、DCLK
の立ち上がりエッジで Cyclone II デバイスに
ラッチされます。
AS モードでは、 DCLK は Cyclone II デバイ
スからの出力で、コンフィギュレーション・
インタフェースのタイミングを提供します。
AS モードでは、 DCLK には常にアクティブ
な内部プルアップ抵抗があります。
コンフィギュレーションが終了すると、この
ピンはトライ・ステートになります。コン
フィギュレーション・デバイスを使用してい
る場合、DCLK はコンフィギュレーションの
完了後に Low になります。デザインでコン
トロール・ホストを使用している場合は、
DCLK を High または Low のいずれかにしま
す。コンフィギュレーション後にこのピンを
トグルしても、コンフィギュレーション・デ
バイスには影響しません。
DATA0
N/A
すべて
入力
データ入力ピンです。シリアル・コンフィ
ギュレーション・モードでは、ビット幅のコ
ンフィギュレーション・データがターゲッ
ト・デバイスの DATA0 ピンに提供されます。
AS モードでは、DATA0 には常にアクティブ
な内部プルアップ抵抗があります。
コンフィギュレーション後に、EPC1 デバイ
スと EPC1441 デバイスではこのピンをトラ
イ・ステート状態にしますが、エンハンス
ド・コンフィギュレーション・デバイスと
EPC2 デバイスではこのピンを High にドラ
イブします。
13–74
Cyclone II デバイス・ハンドブック Volume 1
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2004 年 11 月
Cyclone II デバイスのコンフィギュレーション
表 13–12 に、オプションのコンフィギュレーション・ピンの説明を示し
ます。次のオプションのコンフィギュレーション・ピンが Quartus II 開
発ソフトウェアでイネーブルされていない場合は、汎用のユーザ I/O ピ
ンとして使用できます。したがって、コンフィギュレーションの実行中、
これらのピンはユーザ I/O ピンとして機能し、ウィーク・プルアップ抵
抗でトライ・ステート状態となります。
表 13–12. オプションのコンフィギュレーション・ピン
ピン名
ユーザ・モード ピン・タイプ
説明
CLKUSR
オプションがオン 入力
の場合、N/A
オプションがオフ
の場合、I/O
INIT_DONE
オプションがオン 出力オープン・ これはデバイスが初期化されユーザ・モードになったこ
の場合、N/A
ドレイン
とを示すステータス・ピンです。nCONFIG が Low でか
オプションがオフ
つコンフィギュレーションの開始時には、INIT_DONE
の場合、I/O
ピンはトライ・ステートになり、10 kΩ の外部プルアッ
プ抵抗で High にプルアップされます。INIT_DONE を
イネーブルするオプションのビットをデバイスにプロ
グラムすると(コンフィギュレーション・データの最初
のフレームで)
、INIT_DONE ピンが Low になります。
初期化が完了すると、INIT_DONE ピンが解放されて
High にプルアップされ、FPGA がユーザ・モードに移行
します。このため、監視回路で Low から High への遷移
を検出できなければなりません。このピンをイネーブル
するには、Quartus II 開発ソフトウェアで Enable
INIT_DONE output オプションをオンにします。
DEV_OE
オプションがオン 入力
の場合、N/A
オプションがオフ
の場合、I/O
デバイス上のすべてのトライ・ステートを無効にでき
るオプションのピンです。このピンを Low にドライブ
すると、I/O ピンはすべてトライ・ステートになりま
す。このピンを High にドライブすると、I/O ピンはす
べてプログラムどおりに動作します。このピンをイ
ネーブルするには、Quartus II 開発ソフトウェアで
Enable device-wide output enable (DEV_OE) オ プ
ションをオンにします。
DEV_CLRn
オプションがオン 入力
の場合、N/A
オプションがオフ
の場合、I/O
すべてのデバイス・レジスタ上のクリア信号をすべて
無効にできるオプションのピンです。このピンを Low
にドライブすると、レジスタはすべてクリアされます。
このピンを High にドライブすると、レジスタはすべて
プログラムどおりに動作します。このピンをイネーブ
ルするには、Quartus II 開発ソフトウェアで Enable
device-wide reset (DEV_CLRn) オプションをオンに
します。
Altera Corporation
2004 年 11 月
1 つ以上のデバイスの初期化を同期させるオプション
のユーザ提供クロック入力です。このピンをイネーブル
するには、Quartus II 開発ソフトウェアで Enable usersupplied start-up clock (CLKUSR) オプションをオン
にします。
13–75
Cyclone II デバイス・ハンドブック Volume 1
まとめ
表 13–13 に、専用 JTAG ピンの説明を示します。JTAG 命令を誤ってロー
ドしないように、コンフィギュレーションの実行前と実行中、JTAG ピ
ンを安定した状態に維持する必要があります。TCK ピンは内部ウィーク・
プルダウン抵抗を備えていますが、TDI と TMS の JTAG 入力ピンは内部
ウィーク・プルアップ抵抗を備えています。
表 13–13. 専用 JTAG ピン
ピン名
TDI
ユーザ・
モード
N/A
ピン・タイプ
入力
説明
命令、テストおよびプログラミング・データ用のシリアル入力ピ
ン。データは、TCK の立ち上がりエッジでシフト・インされます。
ボード上で JTAG インタフェースが必要でない場合、このピンを
VCC に接続すると、JTAG 回路をディセーブルできます。
TDO
N/A
出力
命令、テストおよびプログラミング・データ用のシリアル・デー
タ出力ピン。データは、TCK の立ち下がりエッジでシフト・ア
ウトされます。データがデバイスからシフト・アウトされない場
合、このピンはトライ・ステートになります。
ボード上で JTAG インタフェースが必要でない場合、このピンを
未接続のままにすると、JTAG 回路をディセーブルできます。
TMS
N/A
入力
TAP コントローラ・ステート・マシンの遷移を判断するコント
ロール信号を提供する入力ピン。ステート・マシン内の遷移は、
TCK の立ち上がりエッジで発生します。このため、TCK の立ち
上がりエッジの前に TMS を設定する必要があります。TMS は、
TCK の立ち上がりエッジで評価されます。
ボード上で JTAG インタフェースが必要でない場合、このピン
を VCC に接続すると、JTAG 回路をディセーブルできます。
TCK
N/A
入力
BST 回路へのクロック入力。立ち上がりエッジで発生する動作
と、立ち下がりエッジで発生する動作があります。
ボード上で JTAG インタフェースが必要ない場合、このピンを
GND に接続すると、JTAG 回路をディセーブルできます。
まとめ
Cyclone II デバイスは、システムの要件に合わせて、AS、PS、または
JTAG コンフィギュレーション手法でコンフィギュレーションできます。
Cyclone II デバイスでサポートされている AS コンフィギュレーション手
法は、より高い DCLK 周波数(最大 40 MHz)で動作できるようになった
ため、コンフィギュレーション時間を短縮できます。さらに、Cyclone II
デバイスは圧縮されたコンフィギュレーション・ビットストリームを受
信し、このデータを AS または PS コンフィギュレーション手法ですぐに
復元できるため、必要なメモリおよびコンフィギュレーション時間をさ
らに低減できます。
13–76
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
14. Cyclone II デバイスの IEEE 1149.1
(JTAG) バウンダリ・スキャン・テスト
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51014-1.0
はじめに
プリント基板(PCB)の複雑化に伴って、徹底的なテストがますます重
要になっています。表面実装パッケージおよび PCB 製造の進歩によって
ボードの小型化が進み、従来型の試験方法(外部テスト・プローブや
「Bed-of-nails」テスト治具など)の実装が困難になっています。その結
果、PCB スペースの削減によるコストの節約が、従来型の試験方法での
コスト増によって相殺されてしまうこともあります。
1980 年代に、JTAG (Joint Test Action Group) は、バウンダリ・スキャ
ン・テストの仕様を開発し、これが後に IEEE Std. 1149.1 規格として標
準化されました。このバウンダリ・スキャン・テスト(BST)アーキテ
クチャは、PCB 上に狭いリード間隔で実装されているコンポーネントを
効率的にテストする機能を提供します。
BST アーキテクチャでは、物理的なテスト・プローブを使用しないでピ
ンの接続をテストでき、またデバイスの通常動作中に機能データをキャ
プチャすることができます。デバイスのバウンダリ・スキャン・セルは
信号をピンに強制的に出力するか、あるいはピンまたはロジック・アレ
イ信号からデータをキャプチャします。強制テスト・データはバウンダ
リ・スキャン・セルにシリアルにシフト・インされます。キャプチャさ
れたデータはシリアルにシフト・アウトされ、外部で期待値と比較され
ます。図 14-1 にバウンダリ・スキャン・テストの概念を示します。
図 14-1. IEEE Std. 1149.1 バウンダリ・スキャン・テスト
バウンダリ・スキャン・セル
シリアル・
データ入力
IC
シリアル・
データ出力
ピン信号
コア
ロジック
コア
ロジック
テストした接続
JTAGデバイス1
Altera Corporation
2004 年 6 月
JTAGデバイス2
14–1
IEEE Std. 1149.1 BST アーキテクチャ
この章では Cyclone™ II デバイスでの IEEE Std. 1149.1 BST 回路の使用
方法を説明します。内容は以下のとおりです。
■
■
■
■
■
■
■
■
IEEE Std. 1149.1 BST アーキテクチャ
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
IEEE Std. 1149.1 BST 動作コントロール
JTAG チェインでの I/O 電圧のサポート
IEEE Std. 1149.1 BST 回路の使用
IEEE Std. 1149.1 BST 回路のディセーブル
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン
BSDL(Boundary Scan Description Language)のサポート
BST に加えて、Cyclone II デバイスのイン・サーキット・リコンフィギュ
レーション(ICR)に IEEE Std. 1149.1 コントローラを使用することがで
きます。ただし、この章では IEEE Std. 1149.1 回路の BST 機能について
のみ説明します。
IEEE Std. 1149.1 回路を使用した Cyclone II デバイスのコンフィギュレー
ションの詳細については、
「Cyclone II デバイス・ハンドブック Volume 1」
の「Cyclone II デバイスのコンフィギュレーション」の章を参照してく
ださい。
IEEE Std.
1149.1 BST
アーキテクチャ
IEEE Std. 1149.1 BST モードで動作する Cyclone II デバイスは、TDI、
TDO、TMS、および TCK の 4 本の専用ピンを使用します。Cyclone II デバ
イスには、オプションの TRST ピンはありません。TCK ピンは内部ウィー
ク・プルダウン抵抗を備えていますが、TDI ピンと TMS ピンは内部ウィー
ク・プルアップ抵抗を備えています。すべてのユーザ I/O ピンは、JTAG
コンフィギュレーション中にトライ・ステートとなります。表 14–1 に、
これらの各ピンの機能をまとめます。
表 14–1. IEEE Std. 1149.1 ピンの説明
(1/2)
ピン
説明
機能
TDI
テスト・データ入力
命令、テストおよびプログラミング・データ用のシリアル入力ピン。
TDI に印加される信号は、TCK の立ち下がりエッジで状態を変化させ
ることが予測されます。データは TCK の立ち上がりエッジでシフト・
インされます。
TDO
テスト・データ出力
命令、テストおよびプログラミング・データ用のシリアル・データ出
力ピン。データは TCK の立ち下がりエッジでシフト・アウトされま
す。このピンは、データがデバイスからシフト・アウトされない場合
はトライ・ステートになります。
14–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
表 14–1. IEEE Std. 1149.1 ピンの説明
(2/2)
ピン
説明
機能
TMS
テスト・モード選択
TAP コントローラ・ステート・マシンの遷移を決定するコントロール
信号を提供する入力ピン。ステート・マシン内での遷移は、 TCK の
立ち上がりエッジで発生します。このため、 TCK の立ち上がりエッ
ジの前に TMS を設定する必要があります。TMS は、TCK の立ち上が
りエッジで評価されます。JTAG 動作以外では、 TMS を High にドラ
イブすることを推奨します。
TCK
テスト・クロック入力 BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立
ち下がりエッジで発生する動作があります。クロック入力波形はデュー
ティ・サイクルが 50% でなければなりません。
IEEE Std. 1149.1 BST 回路には、以下のレジスタが必要です。
■
インストラクション・レジスタは、実行するアクションとアクセス
するデータ・レジスタを決定します。
■ バイパス・レジスタは、1 ビット長のデータ・レジスタで、TDI と TDO
の間に最小長のシリアル・パスを提供します。
■ バウンダリ・スキャン・レジスタは、デバイス内のすべてバウンダ
リ・スキャン・セルで構成されるシフト・レジスタです。
図 14-2 に、IEEE Std. 1149.1 回路の機能モデルを示します。
Altera Corporation
2004 年 6 月
14–3
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST アーキテクチャ
図 14-2. IEEE Std. 1149.1 回路
インストラクション・レジスタ(1)
TDI
TDO
UPDATEIR
CLOCKIR
SHIFTIR
TMS
TCK
インストラクション・
デコーダ
TAP
コントローラ
UPDATEDR
CLOCKDR
データ・レジスタ
バイパス・レジスタ
SHIFTDR
バウンダリ・スキャン・レジスタ(1)
デバイスIDレジスタ
ICRレジスタ
図 14-2 の注:
(1) レジスタの長さについては、「Cyclone II デバイス・ハンドブック Volume 1」の「コンフィギュレーション & テス
ト」の章にあるデバイス・データシートを参照してください。
IEEE Std. 1149.1 バウンダリ・スキャン・テストは、テスト・アクセス・
ポート (TAP) コントローラによって制御されます。TAP コントローラの
詳細については、14–9 ページの「IEEE Std. 1149.1 BST 動作コントロー
ル」を参照してください。TMS ピンと TCK ピンが TAP コントローラを
制御し、TDI ピンと TDO ピンでデータ・レジスタにシリアル・パスを提
供します。また、TDI ピンはインストラクション・レジスタにデータを
供給し、それによってデータ・レジスタに対するコントロール・ロジッ
クが生成されます。
14–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
IEEE Std.
1149.1
バウンダリ・
スキャン・
レジスタ
バウンダリ・スキャン・レジスタは、TDI ピンを入力、TDO ピンを出力
として使用する大きなシリアル・シフト・レジスタです。バウンダリ・
スキャン・レジスタは、Cyclone II の I/O ピンに関連付けられている 3
ビットのペリフェラル・エレメントで構成されています。バウンダリ・
スキャン・レジスタを使用して、外部ピンの接続をテストしたり、内部
データをキャプチャすることができます。
Cyclone II デバイスのバウンダリ・スキャン・レジスタの長さについて
は、「Cyclone II デバイス・ハンドブック Volume 1」の「コンフィギュ
レーション & テスト」の章を参照してください。
図 14-3 に、IEEE Std. 1149.1 デバイスの周辺にテスト・データをシリア
ルにシフトする方法を示します。
図 14-3. バウンダリ・スキャン・レジスタ
各ペリフェラル・
エレメントはI/Oピン、
入力専用ピン、
または
コンフィギュレーション
専用ピンのいずれかです。
内部ロジック
TAPコントローラ
TDI
Altera Corporation
2004 年 6 月
TMS
TCK
TDO
14–5
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
Cyclone II デバイスのI/Oピンのバウンダリ・スキャン・セル
Cyclone II デバイスの 3 ビット・バウンダリ・スキャン・セル (BSC) は、
キャプチャ・レジスタおよびアップデート・レジスタのセットで構成さ
れています。キャプチャ・レジスタは OUTJ 信号と OEJ 信号によって内
部デバイス・データに接続することができ、また、PIN_IN 信号によっ
て外部デバイス・データに接続することができ、アップデート・レジス
タは PIN_OUT 信号と PIN_OE 信号を介して外部データに接続すること
ができます。IEEE Std. 1149.1 BST レジスタ(シフト、クロック、アップ
デートなど)に対するグローバル・コントロール信号は、TAP コント
ローラによって内部で生成されます。MODE 信号は、インストラクショ
ン・レジスタのデコーダによって生成されます。バウンダリ・スキャン・
レジスタ用のデータ信号パスは、シリアル・データ入力 (SDI) 信号から
シリアル・データ出力 (SDO) 信号までとなります。スキャン・レジスタ
は、デバイスの TDI ピンから始まり、TDO ピンで終わります。
14–6
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
図 14-4 に、Cyclone II デバイスのユーザ I/O バウンダリ・スキャン・セ
ルを示します。
図 14-4. Cyclone II の IEEE Std. 1149.1 BST 回路のユーザ I/O BSC
キャプチャ・
レジスタ
アップデート・
レジスタ
SDO
INJ
PIN_IN
0
0
D
Q
D
1
Q
1
INPUT
INPUT
OEJ
デバイス
I/Oセル回路
および/または
ロジック・
アレイへ(から)
0
0
D
Q
D
Q
PIN_OE
0
1
1
VCC
OE
OE
1
OUTJ
0
PIN_OUT
Pin
0
D
Q
D
1
Q
1
OUTPUT
OUTPUT
CLOCK
UPDATE
出力
バッファ
SDI
SHIFT
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2004 年 6 月
HIGHZ
MODE
グローバル
信号
14–7
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
表 14–2 では、Cyclone II デバイス内のすべてのタイプのバウンダリ・ス
キャン・セルのキャプチャおよびアップデート・レジスタの機能を説明
します。
表 14–2. Cyclone II のバウンダリ・スキャン・セルの説明
キャプチャ
ピン・
タイプ
注 (1)
ドライブ
OE
出力
入力
OE
出力
入力
アップ
アップ
アップ
キャプチャ・ キャプチャ・ キャプチャ・
デート・ デート・ デート・
レジスタ
レジスタ
レジスタ
レジスタ レジスタ レジスタ
コメント
ユーザ
I/O ピン
OUTJ
OEJ
PIN_IN
PIN_OUT
PIN_OE
INJ
専用
クロック
入力
0
1
PIN_IN
N.C. (2)
N.C. (2)
N.C. (2)
PIN_IN は
クロック・ネッ
トワークまた
はロジック・ア
レイにドライ
ブします。
専用
入力 (3)
0
1
PIN_IN
N.C. (2)
N.C. (2)
N.C. (2)
PIN_IN は
コントロール・
ロジックにド
ライブします。
専用
双方向 (4)
0
OEJ
PIN_IN
N.C. (2)
N.C. (2)
N.C. (2)
PIN_IN は
コンフィギュ
レーション・コ
ントロール・ロ
ジックにドラ
イブします。
OUTJ
0
0
N.C. (2)
N.C. (2)
N.C. (2)
OUTJ は出力
バッファにド
ライブします。
専用
出力 (5)
表 14–2 の注:
(1)
(2)
(3)
(4)
(5)
TDI、TDO、TMS、TCK、すべての VCC、および GND ピン・タイプには BSC はありません。
N.C.: 接続なし
これには、nCONFIG、MSEL0、MSEL1、および nCE ピンが含まれます。
これには、CONF_DONE ピンおよび nSTATUS ピンが含まれます。
これには、nCEO ピンが含まれます。
14–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
IEEE Std.
1149.1 BST
動作コント
ロール
Cyclone IIデバイスは、
複数のIEEE Std. 1149.1 BST命令
(SAMPLE/PRELOAD、
EXTEST, BYPASS、IDCODE、USERCODE、CLAMP、および HIGHZ)が用
意されています。BST 命令の長さは 10 ビットです。これらの命令について
は本章の後半で説明します。
BST 命令および命令コードの概要については、
「Cyclone II デバイス・ハ
ンドブック Volume 1」の「コンフィギュレーション & テスト」の章を
参照してください。
TCKの立ち上がりエッジでクロック駆動される16のステートを持つステー
ト・マシンである IEEE Std. 1149.1 テスト・アクセス・ポート (TAP) コント
ローラは、TMS ピンを使用してデバイスの IEEE Std. 1149.1 動作を制御しま
す。図 14-5 に、TAP コントローラ・ステート・マシンを示します。
Altera Corporation
2004 年 6 月
14–9
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST 動作コントロール
図 14-5. IEEE Std. 1149.1 TAP コントローラ・ステート・マシン
TMS = 1
TEST_LOGIC/
RESET
TMS = 0
TMS = 0
RUN_TEST/
IDLE
TMS = 1
SELECT_DR_SCAN
SELECT_IR_SCAN
TMS = 1
TMS = 1
TMS = 0
TMS = 1
TMS = 0
TMS = 1
CAPTURE_DR
CAPTURE_IR
TMS = 0
TMS = 0
SHIFT_IR
SHIFT_DR
TMS = 0
TMS = 0
TMS = 1
TMS = 1
EXIT1_DR
TMS = 1
TMS = 0
TMS = 0
PAUSE_IR
PAUSE_DR
TMS = 0
TMS = 0
TMS = 1
TMS = 1
TMS = 0
TMS = 0
EXIT2_IR
EXIT2_DR
TMS = 1
TMS = 1
TMS = 1
TMS = 1
UPDATE_DR
TMS = 0
14–10
Cyclone II デバイス・ハンドブック Volume 1
TMS = 1
EXIT1_IR
UPDATE_IR
TMS = 0
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
TAP コントローラが TEST_LOGIC/RESET ステートのときには、BST 回路が
ディセーブルされ、デバイスは通常の動作を行う状態となり、インストラ
クション・レジスタは初期命令として IDCODE で初期化されます。デバイ
スのパワー・アップ時には、TAP コントローラはこの TEST_LOGIC/RESET
ステートで起動します。さらに、TMS を 5 TCK クロック・サイクルの間
High に保持すると、TAP コントローラは TEST_LOGIC/RESET ステート
に強制的に入ります。TAP コントローラは、一度 TEST_LOGIC/RESET ス
テートになると、TMS が High に保持されている限り(TCK にクロックが
供給されている間)、このステートを維持します。図 14-6 に、IEEE Std.
1149.1 信号のタイミング要求を示します。
図 14-6. IEEE Std. 1149.1 のタイミング波形
TMS
TDI
t JCP
t JCH
t JCL
t JPSU
t JPH
TCK
t JPZX
t JPXZ
t JPCO
TDO
t JSSU
t JSH
キャプチャ
する信号
t JSZX
t JSCO
t JSXZ
ドライブ
する信号
IEEE Std. 1149.1 動作を開始するには、TAP コントローラをシフト・イ
ンストラクション・レジスタ (SHIFT_IR) ステートに進め、TDI ピンに
適切な命令コードをシフトすることで、インストラクション・モードを
選択します。図 14-7 の波形図は、インストラクション・レジスタへの命
令コードの入力を表します。TCK、TMS、TDI、TDO、および TAP コン
トローラのステートの値を示します。RESET ステートから、SHIFT_IR
へ TAP コントローラを進めるために、TMS には 01100 のパターンを入
力します。
Altera Corporation
2004 年 6 月
14–11
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST 動作コントロール
図 14-7. インストラクション・モードの選択
TCK
TMS
TDI
TDO
SHIFT_IR
TAP_STATE
RUN_TEST/IDLE
TEST_LOGIC/RESET
SELECT_IR_SCAN
SELECT_DR_SCAN
CAPTURE_IR
EXIT1_IR
TDO ピンは、SHIFT_IR および SHIFT_DR ステートを除くすべてのス
テートでトライ・ステートになります。TDO ピンは、いずれかのシフト・
ステートに入った後の TCK の最初の立ち下がりエッジでアクティブにな
り、いずれかのシフト・ステートを終了した後の TCK の最初の立ち下が
りエッジでトライ・ステートになります。
SHIFT_IR ステートがアクティブになると、TDO はトライ・ステートを
抜け、インストラクション・レジスタの初期ステートが TCK の立ち下が
りエッジでシフト・アウトされます。TDO は、SHIFT_IR ステートがア
クティブになっている限り、継続してインストラクション・レジスタの
内容をシフト・アウトします。TAP コントローラは、TMS が Low のと
きは SHIFT_IR ステートになったままです。
SHIFT_IR ステートの間、TCK の立ち上がりエッジで、TDI ピン上のデー
タをシフトすることによって、命令コードが入力されます。命令コードの
最終ビットは、次のステート EXIT1_IR がアクティブになると同時にク
ロック駆動されなければなりません。EXIT1_IR ステートをアクティブに
するために、TMS を High に設定します。一度 EXIT1_IR ステートになる
と、TDO は再びトライ・ステートになります。TDO は、SHIFT_IR ステー
トと SHIFT_DR ステートを除いて、常にトライ・ステートになります。命
令コードが正しく入力されると、TAP コントローラは後述する 7 つのモー
ド
(SAMPLE/PRELOAD、EXTEST、BYPASS、IDCODE、USERCODE、CLAMP、
または HIGHZ)の 1 つで、テスト・データをシリアルにシフト・インします。
SAMPLE/PRELOAD インストラクション・モード
SAMPLE/PRELOAD インストラクション・モードにより、通常のデバイ
ス動作を中断することなく、デバイス・データのスナップショットをと
ることができます。この命令を使用して、EXTEST 命令をロードする前
に、アップデート・レジスタにテスト・データをプリロードすることも
できます。図 14-8 に、SAMPLE/PRELOAD モードのキャプチャ、シフト、
およびアップデート・フェーズを示します。
14–12
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
図 14-8. IEEE Std. 1149.1 BST SAMPLE/PRELOAD モード
キャプチャ・フェーズ
キャプチャ・フェーズで
は、ピンの信号、OEJ お
よび OUTJ がキャプチャ・
レジスタにロードされま
す。CLOCK 信号は TAP コ
ントローラの CLOCKDR
出力から供給されます。こ
れらのレジスタに保持され
るデータは、通常のデバイ
ス動作からの信号で構成さ
れます。
SDO
0
0
INJ
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
1
OEJ
0
0
1
1
OUTJ
0
0
1
キャプチャ・
レジスタ
シフトおよびアップ
デート・フェーズ
SDI
SHIFT
1
アップデート・
レジスタ
MODE
UPDATE
CLOCK
シフト・フェーズでは、
ピンで以前にキャプチャ
された信号、OEJ および
OUTJ は、CLOCK を使用
し TDO ピンを通して、バ
ウンダリ・スキャン・レ
ジスタからシフト・アウ
トされます。データがシ
フト・アウトされると、
TDI ピンを通して次のテス
ト用のパターンをシフト・
インすることができます。
アップデート・フェーズ
では、データは UPDATE
クロックを使用して、
キャプチャ・レジスタか
ら UPDATE レジスタに転
送されます。UPDATE レ
ジスタに格納されたデー
タは、EXTEST 命令に使
用できます。
SDO
0
0
INJ
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
1
OEJ
0
0
1
1
OUTJ
0
0
1
キャプチャ・
レジスタ
SDI
SHIFT
1
アップデート・
レジスタ
UPDATE
MODE
CLOCK
Altera Corporation
2004 年 6 月
14–13
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST 動作コントロール
キャプチャ・フェーズでは、キャプチャ・レジスタの前段にあるマルチ
プレクサがアクティブなデバイスのデータ信号を選択します。このデー
タはクロックに同期してキャプチャ・レジスタに入力されます。アップ
デート・レジスタの出力にあるマルチプレクサは、デバイスへの機能的
な割り込みを防ぐために、アクティブなデバイスのデータも選択します。
シフト・フェーズ中には、デバイス周辺のキャプチャ・レジスタを通し
てデータをクロック駆動することによってバウンダリ・スキャン・シフ
ト・レジスタが形成され、TDO ピンから出力されます。デバイスは同時
に新しいテスト・データを TDI にシフト・インし、キャプチャ・レジス
タの内容を置き換えることができます。アップデート・フェーズでは、
キャプチャ・レジスタ内のデータはアップデート・レジスタに転送され
ます。このデータは次に、EXTEST インストラクション・モードで使用
できます。詳細については、14–15 ページの「EXTEST インストラクショ
ン・モード」を参照してください。
図 14-9 に、SAMPLE/PRELOAD 波形を示します。SAMPLE/PRELOAD 命令
コードは、TDI ピンを通してシフト・インされます。TAP コントローラ
は、CAPTURE_DR ステートから SHIFT_DR ステートに進み、TMS が Low
に保持されていれば、SHIFT_DR ステートにとどまります。キャプチャ・
フェーズ後にキャプチャ・レジスタ内に存在していたデータは、TDO ピン
からシフト・アウトされます。TDI ピンにシフト・インされた新しいテス
ト・データが、バウンダリ・スキャン・レジスタ全体をクロックで周期化
された後、TDO ピンに出力されます。図 14-9 は、キャプチャ・レジスタの
データがシフトアウトされるまで、TDI の命令コードは TDO ピンに出力さ
れないことを示しています。TMS が 2 連続 TCK クロック・サイクルの間
High に保持されると、TAP コントローラはアップデート・フェーズにた
めに UPDATE_DR ステートに進みます。
図 14-9. SAMPLE/PRELOAD シフト・データ・レジスタの波形
TCK
TMS
TDI
TDO
SHIFT_IR
SHIFT_DR
TAP_STATE
EXIT1_IR
命令コード
SELECT_DR
UPDATE_IR
14–14
Cyclone II デバイス・ハンドブック Volume 1
CAPTURE_DR
バウンダリ・スキャン・
レジスタに格納された
データがTDOから
シフト・アウトされる。
EXIT1_DR
バウンダリ・スキャン・
レジスタのデータが
シフト・アウトされた後、
TDIに入力されたデータが
TDOからシフト・アウトされる。
UPDATE_DR
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2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
EXTEST インストラクション・モード
EXTEST 命令モードは、デバイス間の外部ピン接続をチェックするため
に使用されます。SAMPLE/PRELOAD モードとは異なり、EXTEST によっ
てテスト・データを強制的にピン信号に出力することができます。出力
ピンに既知の High および Low のロジック・レベルを与えることによっ
て、スキャン・チェイン内の任意のデバイスのピンでオープンおよび短
絡を検出することができます。
図 14-10 に、EXTEST モードのキャプチャ、シフト、およびアップデー
ト・フェーズを示します。
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2004 年 6 月
14–15
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST 動作コントロール
図 14-10. IEEE Std. 1149.1 BST EXTEST モード
キャプチャ・フェーズ
キャプチャ・フェーズで
は、ピンの信号、OEJ およ
び OUTJ がキャプチャ・レ
ジスタにロードされます。
CLOCK 信号は TAP コント
ローラの CLOCKDR 出力か
ら供給されます。以前に
アップデート・レジスタに
保持されたデータは
PIN_IN、INJ をドライブし、
それによって I/O ピンはト
ライ・ステートになるか、
または信号を出力すること
ができます。
SDO
0
0
1
Q
D
Q
D
Q
D
Q
D
Q
D
Q
INJ
1
OEJ
0
0
1
1
OUTJ
0
0
1
OEJ アップデート・レジス
タ内の 1 は出力バッファを
トライ・ステートにします。
キャプチャ・
レジスタ
SHIFT
SDI
シフトおよびアップ
デート・フェーズ
シフト・フェーズでは、ピ
ンで以前にキャプチャされ
た信号、OEJ および OUTJ
は、CLOCK を使用し TDO
ピンを通して、バウンダ
リ・スキャン・レジスタか
らシフト・アウトされま
す。データがシフト・アウ
トされると、TDI ピンを通
して次のテスト用のパター
ンをシフト・インすること
ができます。
D
1
アップデート・
レジスタ
UPDATE
MODE
CLOCK
SDO
0
0
1
D
Q
D
Q
D
Q
D
Q
D
Q
D
Q
INJ
1
OEJ
0
0
1
1
OUTJ
アップデート・フェーズで
は、データは UPDATE ク
ロックを使用して、キャプ
チャ・レジスタからアップ
デート・レジスタに転送さ
れます。アップデート・レ
ジスタは、次に PIN_IN、
INJ をドライブし、I/O ピン
がトライ・ステートになる
か、または信号を出力でき
るようにします。
0
0
1
キャプチャ・
レジスタ
SDI
14–16
Cyclone II デバイス・ハンドブック Volume 1
アップデート・
レジスタ
UPDATE
SHIFT
1
MODE
CLOCK
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2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
EXTEST は、SAMPLE/PRELOAD とは異なる方法でデータを選択します。
EXTEST は、出力および出力イネーブル信号のソースとして、アップデー
ト・レジスタからデータを選択します。EXTEST 命令コードが入力され
ると、マルチプレクサはアップデート・レジスタのデータを選択します。
これによって、以前の EXTEST または SAMPLE/PRELOAD テスト・サイ
クルからこれらのレジスタに格納されていたデータは、強制的にピン信
号として出力することができます。キャプチャ・フェーズでは、このテ
スト・データの結果はキャプチャ・レジスタに格納され、シフト・フェー
ズ中に TDO へシフト・アウトされます。新しいテスト・データは、アッ
プデート・フェーズ中にアップデート・レジスタに格納できます。
図 14-11 の EXTEST 波形図は、命令コードを除いて、SAMPLE/PRELOAD
波形図に似ています。TDO ピンからシフト・アウトされたデータは、キャ
プチャ・フェーズ後にキャプチャ・レジスタに格納されていたデータで
構成されます。TDI ピンにシフト・インされた新しいテスト・データが、
バウンダリ・スキャン・レジスタ全体をクロックで同期化された後、TDO
ピンに出力されます。
図 14-11. EXTEST シフト・データ・レジスタ波形
TCK
TMS
TDI
TDO
SHIFT_IR
SHIFT_DR
TAP_STATE
EXIT1_IR
命令コード
SELECT_DR
UPDATE_IR
CAPTURE_DR
EXIT1_DR
バウンダリ・スキャン・ バウンダリ・スキャン・
レジスタのデータが
レジスタに格納された
UPDATE_DR
データがTDOからシフト・ シフト・アウトされた後、
TDIに入力されたデータが
アウトされる。
TDOからシフト・アウトされる。
BYPASS インストラクション・モード
BYPASS モードは、命令レジスタにすべて 1 の命令コードがロードされ
るとアクティブになります。図 14-12 の波形は、TAP コントローラが
SHIFT_DR ステートになったときに、スキャン・データがデバイスを通
過する方法を示しています。このステートでは、データ信号は TCK の立
ち上がりエッジで TDI からバイパス・レジスタにクロックを同期させて
入力し、同じクロック・パルスの立ち下がりエッジで TDO から出力され
ます。
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2004 年 6 月
14–17
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST 動作コントロール
図 14-12. BYPASS シフト・データ・レジスタ波形
TCK
TMS
Bit 2
Bit 3
Bit 1
Bit 2
Bit 1
TDI
TDO
SHIFT_IR
Bit 4
SHIFT_DR
TAP_STATE
EXIT1_IR
命令コード
SELECT_DR_SCAN
UPDATE_IR
CAPTURE_DR
TCKの立ち上がりエッジで
TDIにシフト・インされた
データが、同じTCKパルスの
立ち下がりエッジでTDOから
シフト・アウトされる。
EXIT1_DR
UPDATE_DR
IDCODE インストラクション・モード
IDCODE インストラクション・モードは、IEEE Std. 1149.1 チェイン内の
デバイスを識別するために使用されます。IDCODE が選択されると、デ
バイス識別レジスタに32ビットのベンダ定義識別コードがロードされま
す。デバイス ID レジスタは、TDI ポートと TDO ポートの間に接続され、
デバイスの IDCODE がシフト・アウトされます。Cyclone II デバイスの
IDCODE については、
「Cyclone II デバイス・ハンドブック Volume 1」の
「コンフィギュレーション & テスト」の章に記載されています。
USERCODE インストラクション・モード
USERCODE インストラクション・モードは、IEEE Std. 1149.1 チェインに
沿ってデバイス内のユーザ電子署名(UES)を調べるのに使用されます。
この命令が選択されると、TDI ポートと TDO ポート間にデバイス識別レ
ジスタが接続されます。ユーザ定義の UES は、32 ビット USERCODE レ
ジスタからパラレルにデバイス ID レジスタにシフト・インされます。
UES はデバイス ID レジスタを通してシフト・アウトされます。UES 値
はデバイスがコンフィギュレーションされるまで、ユーザ定義値にはな
りません。コンフィギュレーション前では、UES 値はデフォルト値に設
定されます。
CLAMP インストラクション・モード
CLAMP インストラクション・モードによって、バウンダリ・スキャン・
レジスタはピンからドライブされる信号の状態を判断することができま
す。CLAMP インストラクション・モードでは、TDI ポートと TDO ポー
ト間のシリアル・パスとして、バイパス・レジスタが選択されます。
14–18
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
コンフィギュレーション後にデバイスをテストする場合、プログラマブ
ルなウィーク・プルアップ抵抗またはバス・ホールド機能によって、ピ
ンの CLAMP 値(バウンダリ・スキャン・セルのアップデート・レジスタ
に格納されている値)は無効になります。
HIGHZ インストラクション・モード
HIGHZ インストラクション・モードは、すべてのユーザ I/O ピンを非ア
クティブなドライブ状態に設定するのに使用されます。これらのピンは
新しい JTAG 命令が実行されるまでトライ・ステートになります。この
命令がインストラクション・レジスタにロードされると、TDI ポートと
TDO ポートの間にバイパス・レジスタが接続されます。
コンフィギュレーション後にデバイスをテストする場合、プログラマブ
ルなウィーク・プルアップ抵抗またはバス・ホールド機能によって、ピ
ンの HIGHZ 値は無効になります。
JTAG チェインでの I/O 電圧のサポート
JTAG チェインには数種類のデバイスを含めることができます。ただし、
チェインに VCCIO レベルが異なるデバイスが含まれている場合は注意が
必要です。TDO ピンの出力電圧レベルは、ドライブする TDI ピンの仕様
に適合する必要があります。Cyclone II デバイスの場合、TDO ピンには
VCCIO 電源から電力が供給されます。VCCIO 電源が 3.3 V の場合、TDO ピ
ンは 3.3 V を出力します。
デバイスの VCCIO レベルが異なる場合でも、互いにインタフェースする
ことが可能です。例えば、3.3 V TDO ピンを持つデバイスは、5.0 V TDI
ピンを持つデバイスをドライブできます。これは、3.3 V が 5.0 V TDI ピ
ンの最小 TTL レベルである VIH に適合するためです。Cyclone II デバイ
スの JTAG ピンは、2.5 または 3.3 V 入力レベルをサポートできます。
MultiVolt I/O サポートの詳細については、
「Cyclone II デバイス・ハンド
ブックVolume 1」
の
「Cyclone IIアーキテクチャ」
の章を参照してください。
デバイス間にレベル・シフタを挿入して、VCCIO レベルが異なるデバイ
スの TDI ラインと TDO ラインをインタフェースさせることもできます。
可能な限り、VCCIO レベルがより高いデバイスから VCCIO レベルが同等
以下のデバイスをドライブするよう JTAG チェインを構築するのが望ま
しいです。このため、TDO レベルを JTAG テスタで許容されるレベルに
シフトするためにのみレベル・シフタが必要な場合があります。図 1413 に、電圧レベルが混在した JTAG チェインとチェイン内へのレベル・
シフタの挿入方法を示します。
Altera Corporation
2004 年 6 月
14–19
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 BST 回路の使用
図 14-13. 電圧レベルが混在した JTAG チェイン
許容電圧3.3Vが必要
TDI
3.3 V
VCCIO
2.5 V
VCCIO
テスタ
TDO
IEEE Std.
1149.1 BST
回路の使用
レベル・
シフタ
1.5 V
VCCIO
1.8 V
VCCIO
必要に応じて、
TDOをテスタで
許容されるレベルに
シフトする。
許容電圧
1.8 Vが必要
許容電圧
2.5 Vが必要
Cyclone II デバイスには、専用の JTAG ピンがあり、IEEE Std. 1149.1 BST
回路はデバイスのパワー・アップ時にイネーブルされます。コンフィギュ
レーションの前後だけでなくコンフィギュレーションの実行中にも、
Cyclone II FPGA 上で BST を実行できます。Cyclone II FPGA は、コン
フィギュレーション中にコンフィギュレーションを中断することなく、
BYPASS、IDCODE、、および SAMPLE 命令をサポートします。他のすべ
ての JTAG 命令を送出するには、CONFIG_IO 命令を使用してコンフィ
ギュレーションを中断しなければなりません。
CONFIG_IO 命令を使用すると、JTAG ポートを通して I/O バッファを
コンフィギュレーションでき、命令が発行されるとコンフィギュレー
ションを中断します。この命令では、Cyclone II FPGA をコンフィギュ
レーションする前、またはコンフィギュレーション・デバイスがコンフィ
ギュレーションを完了するのを待たずに、ボード・レベルのテストを実
行できます。コンフィギュレーションが中断されて JTAG BST が完了し
た場合は、デバイスを JTAG により(PULSE_CONFIG 命令)、または
nCONFIG で Low パルスを発生させて、デバイスをリコンフィギュレー
ションする必要があります。
コンフィギュレーションの前に JTAG バウンダリ・スキャン・テストを
実行するときは、nCONFIG ピンを Low に保持しなければなりません。
14–20
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
Cyclone II デバイス上のデバイス・ワイドのリセット(DEV_CLRn)ピ
ンとデバイス・ワイドの出力イネーブル(DEV_OE)ピンは、JTAG バウ
ンダリ・スキャン動作やコンフィギュレーション動作に影響を与えませ
ん。これらのピンをトグルしても、通常以上に BST 動作を中断すること
はありません。
Cyclone II デバイスの JTAG コンフィギュレーション用ボードを設計す
る場合、専用コンフィギュレーション・ピンの接続を考慮する必要があ
ります。
デバイス・コンフィギュレーション用 IEEE Std.1149.1 回路の使用方法の
詳細については、「Cyclone II デバイス・ハンドブック Volume 1」の
「Cyclone IIデバイスのコンフィギュレーション」
の章を参照してください。
IEEE Std.
1149.1 BST
回路のディ
セーブル
Cyclone II デバイス用 IEEE Std. 1149.1 BST 回路は、デバイスのパワー・
アップ時にイネーブルされます。この回路は BST またはイン・サーキッ
ト・リコンフィギュレーションで使用できるので、14–20 ページの「IEEE
Std. 1149.1 BST 回路の使用」で説明するとおり、特定のタイミングでの
みイネーブルにしなければなりません。
IEEE Std. 1149.1 回路をまったく利用しない場合は、永久にディセーブル
にする必要があります。表 14–3 に、Cyclone II デバイスの IEEE Std.
1149.1 回路をディセーブルして、不要なときに回路が誤ってイネーブル
されないようにするのに必要なピン接続を示します。
表 14–3. IEEE Std. 1149.1 回路のディセーブルする方法
JTAG ピン (1)
ディセーブルするための接続
TMS
VCC
TCK
GND
TDI
VCC
TDO
オープンのまま
表 14–3 の注:
(1) Cyclone II デバイスの JTAG をディセーブルするソフトウェア・オプション
はありません。JTAG ピンは専用ピンです。
Altera Corporation
2004 年 6 月
14–21
Cyclone II デバイス・ハンドブック Volume 1
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン
IEEE Std.
1149.1 バウン
ダリ・スキャ
ン・テストの
ガイドライン
IEEE Std. 1149.1 デバイスでバウンダリ・スキャン・テストを実行すると
きは、以下のガイドラインを使用してください。
■
SHIFT_IR ステートの最初のクロック・サイクル中に、10 ビットの
チェッカーボード・パターン “1010101010” が TDO ピンを通してイン
ストラクション・レジスタからシフト・アウトされない場合、TAP
コントローラはまだ所定のステートに達していません。この問題を
解決するには、以下の手順のいずれかを試みてください。
●
●
TAPコントローラがSHIFT_IRステートに正しく達したことを
確認します。TAP コントローラを SHIFT_IR ステートに進め
るには、RESET ステートに戻って、TMS ピンにコード 01100
を入力します。
デバイスの VCC、GND、JTAG、および専用のコンフィギュレー
ション・ピンの接続をチェックします。
■
EXTEST モードに入ったときに、あらかじめ確定したデータがデバイ
ス・ピンに存在するように、最初の EXTEST テスト・サイクルの前
に、SAMPLE/PRELOAD テスト・サイクルを実行します。OEJ アップ
デート・レジスタに 0 がストアされている場合、OUTJ アップデー
ト・レジスタのデータが出力されます。システム内の他のデバイス
との競合を回避するために、確定した正しいステートでなければな
りません。
■ ICR 中に EXTEST テストを実行しないでください。
この命令は ICR の
前または後にサポートされますが、ICR 中はサポートされません。
CONFIG_IO 命令を使用して、コンフィギュレーションを中断し、テ
ストを実行するか、またはコンフィギュレーションが完了するのを
待ってください。
■ コンフィギュレーション前にテストを実行する場合は、nCONFIG ピ
ンを Low に保持してください。
■ コンフィギュレーション後には、差動ピン・ペアのどのピンもテス
トできません。したがって、コンフィギュレーション後に BST を実
行するには、これらの差動ピン・ペアに対応する BSC グループの定
義を編集する必要があります。BSC グループは、内部セルとして再
定義しなければなりません。編集に関する詳細については、BSDL
ファイルを参照してください。
バウンダリ・スキャン・テストの詳細については、アルテラ・アプリケー
ションにお問い合わせください。
14–22
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
Cyclone II デバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト
BSDL の
サポート
VHDL のサブセットである BSDL
(Boundary-Scan Description Language)
は、テスト可能な IEEE Std. 1149.1 BST 対応デバイスの機能を記述できる
構文を提供します。テスト・ソフトウェア開発システムは、テスト生成、
解析、および障害診断に BSDL ファイルを使用します。IEEE Std. 1149.1
に準拠する Cyclone II デバイス用の BSDL ファイルの詳細や入手につい
ては、アルテラの Web サイト www.altera.co.jp をご覧ください。
まとめ
Cyclone II デバイスで利用可能な IEEE Std. 1149.1 BST 回路は、リード間
隔が狭いデバイスを搭載したシステムをテストするための経済的かつ効
率的な方法を提供します。アルテラおよび他社の IEEE Std. 1149.1 準拠デ
バイスを実装した回路ボードは、EXTEST、SAMPLE/PRELOAD、BYPASS、
IDCODE、USERCODE、CLAMP、および HIGHZ モードを使用して、デバ
イス間のピン接続をテストするシリアル・パターンを内部で作成し、デ
バイス動作をチェックします。
参考文献
Bleeker, H., P. van den Eijnden, and F. de Jong. Boundary-Scan Test: A
Practical Approach. Eindhoven, The Netherlands: Kluwer Academic
Publishers, 1993.
Institute of Electrical and Electronics Engineers, Inc. IEEE Standard Test
Access Port and Boundary-Scan Architecture (IEEE Std 1149.1-2001). New
York: Institute of Electrical and Electronics Engineers, Inc., 2001.
Maunder, C. M., and R. E. Tulloss. The Test Access Port and Boundary-Scan
Architecture. Los Alamitos: IEEE Computer Society Press, 1990.
Altera Corporation
2004 年 6 月
14–23
Cyclone II デバイス・ハンドブック Volume 1
参考文献
14–24
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 6 月
セクション VII. PCB レイアウトの
ガイドライン
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
このセクションでは、ボード・レイアウトの設計者が Cyclone™ II デバ
イス用のボードを適切にレイアウトするための情報を提供します。この
セクションの章には、必要な PCB レイアウトのガイドラインとパッケー
ジの仕様が含まれています。
このセクションは、以下の章で構成されています。
■
改訂履歴
Altera Corporation
第 15 章 Cyclone II デバイスのパッケージ情報
以下の表に、第 15 章の改訂履歴を示します。
章
日付 / バージョン
15
2004 年 11 月、
v1.0
変更内容
CycloneII デバイス・ハンドブックにドキュメ
ントを追加
セクション VII–1
Preliminary
PCB レイアウトのガイドライン
セクション VII–2
Cyclone II デバイス・ハンドブック , Volume 1
Altera CorporationPreliminary
15. Cyclone II デバイスの
パッケージ情報
この資料は更新された最新の英語版が存在します。こちらの日本語版は参考用としてご利用ください。
設計の際には、最新の英語版で内容をご確認ください。
CII51015-1.0
はじめに
この章では、アルテラの Cyclone™ II デバイスのパッケージ情報を提供
します。内容は以下のとおりです。
■
デバイスとパッケージの相互参照
熱抵抗値
■ パッケージ形状
■
表 15–1 に、Cyclone II デバイスのパッケージ・オプションを示します。
表 15–1. Cyclone II デバイス・パッケージ・オプション
デバイス
パッケージ
ピン
EP2C5
プラスチック薄型クワッド・フラット・パック (TQFP)
144
プラスチック・クワッド・フラット・パック (PQFP)
208
低プロファイル FineLine
256
TQFP
144
PQFP
208
低プロファイル FineLine BGA
256
PQFP
208
低プロファイル FineLine BGA
256
サーマル・エンハンスド FineLine BGA
484
サーマル・エンハンスド FineLine BGA
484
サーマル・エンハンスド FineLine BGA
672
EP2C50
サーマル・エンハンスド FineLine BGA
896
EP2C70
サーマル・エンハンスド FineLine BGA
672
サーマル・エンハンスド FineLine BGA
896
EP2C8
EP2C20
EP2C35
Altera Corporation
2004 年 11 月
BGA®
15–1
熱抵抗
表 15–2 に、Cyclone II デバイスの θJA(接合部から周囲空気までの熱抵
抗)および θJC(接合部からケースまでの熱抵抗)の値を示します。
熱抵抗
表 15–2. Cyclone II デバイスの熱抵抗
デバイス ピン数 パッケージ
EP2C5
EP2C8
EP2C20
θJA (°C/W)
静止空気中
θJA (°C/W)
100ft./min.
θJA (°C/W)
200ft./min.
θJA (°C/W)
θJC (°C/W)
400ft./min.
144
TQFP
31
29.3
27.9
25.5
10
208
PQFP
30.4
29.2
27.3
22.3
5.5
256
FineLine BGA
30.2
26.1
23.6
21.7
8.7
144
TQFP
29.8
28.3
26.9
24.9
9.9
208
PQFP
30.2
28.8
26.9
21.7
5.4
256
FineLine BGA
27
23
20.5
18.5
7.1
208
PQFP
29.6
28.1
25.8
20.6
5.2
256
FineLine BGA
24.2
20
17.8
16
5.5
484
FineLine BGA
21
17
14.8
13.1
4.2
EP2C35
484
FineLine BGA
19.4
15.4
13.3
11.7
3.3
672
FineLine BGA
18.6
14.6
12.6
11.1
3.1
EP2C50
484
FineLine BGA
18.4
14.4
12.4
10.9
2.8
672
FineLine BGA
17.7
13.7
11.8
10.2
2.6
EP2C70
672
FineLine BGA
16.9
13
11.1
9.7
2.2
896
FineLine BGA
16.3
11.9
10.5
9.1
2.1
パッケージ形状
以下のページのパッケージ形状は、ピン数の少ない順に記載されていま
す。
144 ピン・プラスチック薄型クワッド・フラット・パック
■
すべての寸法と許容差は ASME Y14.5M -1994 に準拠します。
基準寸法の単位はミリメートルです。
■ ピン 1 の位置はパッケージ表面上でピンの近くにある ID ドットで示
されます。
■
15–2
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのパッケージ情報
表 15–3 および 15–4 に、144 ピン TQFP のパッケージ情報を示します。
表 15–3. パッケージ情報
説明
仕様
注文コードの表記
T
パッケージの頭字語
TQFP
リードフレーム材質
銅
リード仕上げ(メッキ)
レギュラー:85Sn: 15Pb (標準)
無鉛:無光沢、錫
JEDEC 形状リファレンス
MS-026 バリエーション: BFB
最大リード・コプラナリティ
0.003 インチ (0.08 mm)
重量
1.3 g
耐湿性レベル
耐湿バッグに記載
表 15–4. パッケージ外形図の参考値
寸法 (mm)
シンボル
最小
標準
最大
A
–
–
1.60
A1
0.05
–
0.15
A2
1.30
1.40
1.45
D
22.00 BSC
D1
20.00 BSC
E
22.00 BSC
E1
20.00 BSC
L
0.45
L1
0.75
S
0.20
–
–
b
0.17
0.22
0.27
e
θ
Altera Corporation
2004 年 11 月
0.60
1.00 REF
0.50 BSC
0°
3.5°
7°
15–3
Cyclone II デバイス・ハンドブック Volume 1
パッケージ形状
図 15-1 に 144 ピン TQFP のパッケージ形状を示します。
図 15-1. 144 ピン TQFP のパッケージ形状
D
D1
Pin 144
Pin 1
Pin 1 ID
E1 E
Pin 36
詳細図 A
S
A
A2
ゲージ面
+
A1
e
0
b
L
0.25
詳細図A参照
L1
15–4
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのパッケージ情報
208ピン・プラスチック・クワッド・フラット・パック・
パッケージ
■
すべての寸法と許容差は ASME Y14.5M -1994 に準拠します。
基準寸法の単位はミリメートルです。
■ ピン 1 の位置はパッケージ表面上でピンの近くにある ID ドットで示
されます。
■
図 15–5 および 15–6 に、208 ピン PQFP のパッケージ情報を示します。
表 15–5. パッケージ情報
説明
仕様
注文コードの表記
Q
パッケージの頭字語
PQFP
リードフレーム材質
銅
リード仕上げ(メッキ)
レギュラー:85Sn: 15Pb(標準)
無鉛:無光沢、錫
JEDEC 形状リファレンス
MS-029 バリエーション: FA-1
最大リード・コプラナリティ
0.003 インチ (0.08 mm)
重量
5.7 g
耐湿性レベル
耐湿バッグに記載
表 15–6. パッケージ外形図の参考値
シンボル
寸法 (mm)
最小
標準
A
–
–
4.10
A1
0.25
–
0.50
A2
3.20
3.40
3.60
D
30.60 BSC
D1
28.00 BSC
E
30.60 BSC
E1
28.00 BSC
L
0.50
L1
0.75
1.30 REF
S
0.40
–
–
b
0.17
–
0.27
e
θ
Altera Corporation
2004 年 11 月
0.60
最大
0.50 BSC
0°
3.5°
8°
15–5
Cyclone II デバイス・ハンドブック Volume 1
パッケージ形状
図 15-2 に 208 ピン PQFP のパッケージ形状を示します。
図 15-2. 208 ピン PQFP のパッケージ形状
D
D1
Pin 208
Pin 1
ピン1の位置を示す。
E1 E
Pin 52
A
S
詳細図A参照
ゲージ面
+
A
A2
L
0
0.25
A1
e
15–6
Cyclone II デバイス・ハンドブック Volume 1
b
L1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのパッケージ情報
256ピン低プロファイル FineLine BGA パッケージ
■
■
■
すべての寸法と許容差は ASME Y14.5M -1994 に準拠します。
基準寸法の単位はミリメートルです。
ピンA1の位置はパッケージ表面上でピンの近くにあるIDドットで示
されます。
表 15–7 および 15–8 に、256 ピン低プロファイル FineLine BGA パッケー
ジのパッケージ情報を示します。
表 15–7. パッケージ情報
説明
仕様
注文コードの表記
F
パッケージの頭字語
FineLine BGA
基板材質
BT
半田ボールの組成
レギュラー:63Sn: 37Pb(標準)
無鉛:Sn: 3Ag: 0.5Cu(標準)
JEDEC 形状リファレンス
MS-034 バリエーション AAF-1
最大リード・コプラナリティ
0.008 インチ (0.20 mm)
重量
1.9 g
耐湿性レベル
耐湿バッグに記載
表 15–8. パッケージ外形図の参考値
寸法 (mm)
シンボル
最小
標準
最大
A
–
–
1.55
A1
0.25
–
–
1.05 REF
A2
A3
–
D
17.00 BSC
E
17.00 BSC
b
e
Altera Corporation
2004 年 11 月
–
0.40
0.50
0.80
0.60
1.00 BSC
15–7
Cyclone II デバイス・ハンドブック Volume 1
パッケージ形状
図 15-3 に低プロファイル・パッケージのパッケージ形状を示します。
図 15-3. 256 ピン低プロファイル・パッケージのパッケージ形状
D
ࡇࡦ A1
16
15
14
13
12 11
10
9
8
7
6
5
4
3
2
1
A
B
C
ピンA1の位置を示す。
D
E
F
G
H
E
J
K
L
M
N
P
R
T
b
A2
A3
e
A
A1
15–8
Cyclone II デバイス・ハンドブック Volume 1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのパッケージ情報
484ピン・サーマル・エンハンスドFineLine BGAパッケージ
■
すべての寸法と許容差は ASME Y14.5M -1994 に準拠します。
基準寸法の単位はミリメートルです。
デバイスによっては A1 ボール位置の角が面取りされています。
■ ピンA1の位置はパッケージ表面上でピンの近くにあるIDドットで示
されます。
■
■
表 15–9 および 15–10 に、484 ピン・サーマル・エンハンスド・パッケー
ジのパッケージ情報を示します。
表 15–9. パッケージ情報
説明
仕様
注文コードの表記
F
パッケージの頭字語
FineLine BGA
基板材質
BT
半田ボールの組成
レギュラー: 63Sn: 37Pb(標準)
無鉛:Sn: 3Ag: 0.5Cu(標準)
JEDEC 形状リファレンス
MS-034 バリエーション AAJ-1
最大リード・コプラナリティ
0.008 インチ (0.20 mm)
重量
5.7 g
耐湿性レベル
耐湿バッグに記載
表 15–10. パッケージ外形図の参考値
寸法 (mm)
シンボル
最小
標準
最大
A
–
–
2.60
A1
0.30
–
–
A2
–
–
2.30
A3
–
–
1.80
D
23.00 BSC
E
b
e
Altera Corporation
2004 年 11 月
23.00 BSC
0.50
0.60
0.70
1.00 BSC
15–9
Cyclone II デバイス・ハンドブック Volume 1
パッケージ形状
図 15-4 に、484 ピン・サーマル・エンハンスド・パッケージのパッ
ケージ形状を示します。
図 15-4. 484 ピン・サーマル・エンハンスド・パッケージのパッケージ形状
D
22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
ピンA1
A
B
C
D
ピンA1の位置を示す。
E
F
G
H
J
K
L
E
M
N
P
R
T
U
V
W
Y
AA
AB
b
e
A3
A
A2
15–10
Cyclone II デバイス・ハンドブック Volume 1
A1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのパッケージ情報
672ピン・サーマル・エンハンスドFineLine BGAパッケージ
■
■
■
すべての寸法と許容差は ASME Y14.5M -1994 に準拠します。
基準寸法の単位はミリメートルです。
ピンA1の位置はパッケージ表面上でピンの近くにあるIDドットで示
されます。
表 15–11 および 15–12 に、672 ピン・サーマル・エンハンスド・パッケー
ジのパッケージ情報を示します。
表 15–11. パッケージ情報
説明
仕様
注文コードの表記
F
パッケージの頭字語
FineLine BGA
基板材質
BT
半田ボールの組成
レギュラー: 63Sn: 37Pb(標準)
無鉛:Sn: 3Ag: 0.5Cu(標準)
JEDEC 形状リファレンス
MS-034 バリエーション AAL-1
最大リード・コプラナリティ
0.008 インチ (0.20 mm)
重量
7.7 g
耐湿性レベル
耐湿バッグに記載
表 15–12. パッケージ外形図の参考値
寸法 (mm)
シンボル
標準
最大
A
–
–
2.60
A1
0.30
–
–
A2
–
–
2.30
A3
–
–
1.80
D
27.00 BSC
E
27.00 BSC
b
e
Altera Corporation
2004 年 11 月
最小
0.50
0.60
0.70
1.00 BSC
15–11
Cyclone II デバイス・ハンドブック Volume 1
パッケージ形状
図 15-5 に、672 ピン・サーマル・エンハンスド・パッケージのパッ
ケージ形状を示します。
図 15-5. 672 ピン・サーマル・エンハンスド・パッケージのパッケージ形状
25
D
26
ピンA1の位置を示す。
E
23
24
21
22
19
20
17
18
15
16
13
14
11
12
9
10
7
8
5
6
3
4
1
2
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
AA
AB
AC
AD
AE
AF
A3
e
A
,b
A2
15–12
Cyclone II デバイス・ハンドブック Volume 1
A1
Altera Corporation
2004 年 11 月
Cyclone II デバイスのパッケージ情報
896ピン・サーマル・エンハンスドFineLine BGAパッケージ
■
■
■
すべての寸法と許容差は ASME Y14.5M -1994 に準拠します。
基準寸法の単位はミリメートルです。
ピンA1の位置はパッケージ表面上でピンの近くにあるIDドットで示
されます。
表 15–13 および 15–14 に、896 ピン・サーマル・エンハンスド・パッ
ケージのパッケージ情報を示します。
表 15–13. パッケージ情報
説明
仕様
注文コードの表記
F
パッケージの頭字語
FineLine BGA
基板材質
BT
半田ボールの組成
レギュラー: 63Sn: 37Pb(標準)
無鉛:Sn: 3Ag: 0.5Cu(標準)
JEDEC 形状リファレンス
MS-034 バリエーション AAP-1
最大リード・コプラナリティ
0.008 インチ (0.20 mm)
重量
11.5 g
耐湿性レベル
耐湿バッグに記載
表 15–14. パッケージ外形図の参考値
寸法 (mm)
シンボル
標準
最大
A
–
–
2.60
A1
0.30
–
–
A2
–
–
2.30
A3
–
–
1.80
D
31.00 BSC
E
31.00 BSC
b
e
Altera Corporation
2004 年 11 月
最小
0.50
0.60
0.70
1.00 BSC
15–13
Cyclone II デバイス・ハンドブック Volume 1
パッケージ形状
図 15-6 に、896 ピン・サーマル・エンハンスド・パッケージのパッケー
ジ形状を示します。
図 15-6. 896 ピン・サーマル・エンハンスド・パッケージのパッケージ形状
A1ボール・パッド・コーナ
D
29
30
E
23
24
21
22
19
20
17
18
15
16
13
14
11
12
9
10
7
8
5
6
3
4
1
2
A
A1
15–14
Cyclone II デバイス・ハンドブック Volume 1
25
26
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
AA
AB
AC
AD
AE
AF
AG
AH
AJ
AK
A1ボール・パッド・インジケータ、
直径1.0(オプション)
A3
27
28
A2
Altera Corporation
2004 年 11 月
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