Arria II 器件中的外部存储器接口

7. Arria II 器件中的外部存储器接口
June 2011
AIIGX51007-4.1
AIIGX51007-4.1
本章节介绍了 Arria ® II 器件的硬件特性 , 这些特性实现了 2 倍数据速率 (DDR) 存储
器标准，包括延迟锁相环 (DLL) 的高速存储器接口。存储器接口也使用 I/O 特性，比
如：片上匹配 (OCT)、可编程输入延迟链、可编程输出延迟、摆率调整和可编程驱动能
力。
Arria II 器件提供一种高效的体系结构，可利用其小型模块化 I/O bank 快速轻松地适
应外部宽存储器接口。I/O 设计用于支持现有的和新出现的外部 DDR 存储器标准提供灵
活性和高性能，比如：DDR3、DDR2、DDR SDRAM、QDR II、QDR II+ SRAM 和
RLDRAM II。Arria II FPGA 的顶部、底部、左侧和右侧 I/O bank 均支持 DDR 外部存储
器接口。
高性能存储器接口解决方案包括自校准 ALTMEMPHY 宏功能和 UniPHY 知识产权 (IP) 内
核，优化利用 Arria II I/O 结构和 Quartus® II TimeQuest 时序分析器的优势。
ALTMEMPHY 宏功能和 UniPHY IP 内核在工艺、电压和温度 (PVT) 的变化中，为高可靠性
工作频率，提供全面的解决方案。
ALTMEMPHY 宏功能和 UniPHY IP 内核例化一个锁相环 (PLL) 和 PLL 重配置逻辑，来调整
基于 PVT 变化的重同步相移。
本章节包含以下几部分内容：
■
“Arria II 器件的存储器接口管脚支持 ” 第 7–3 页
■
“ 在 x36 QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组 ” 第 7–21 页
■
“Arria II 外部存储器接口功能 ” 第 7–24 页
1
Arria II GZ 器件仅支持 UniPHY IP 内核。Arria II GX 器件支持具有 UniPHY IP 内核的
QDR II 和 QDR II + SRAM 控制器，以及具有 ALTMEMPHY 宏功能的 DDR3、DDR2 和
DDR SDRAM 控制器。
1
RLDRAM II 仅在 Arria II GZ 器件中可用。
f 要了解关于上述任何特性的详细信息，请参考 I/O Features in Arria II Devices 或
Clock Networks and PLLs in Arria II Devices 章节。
f 要了解关于 Arria II 器件支持的外部存储器系统规格、实现、板级指南、时序分析、
仿真、调试信息、ALTMEMPHY 宏功能和 UniPHY IP 内核的详细信息，请参考 External
Memory Interface Handbook。
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Arria II 器件手册卷 1：器件接口与集成
2011 年 6 月
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第 7 章：Arria II 器件中的外部存储器接口
7–2
图 7-1 和图 7-2 分别显示了 Arria II GX 和 Arria II GZ 器件的存储器接口数据通路
的结构图。
图 7-1. Arria II GX 器件的外部存储器接口数据通路的结构图 (1) ,(2)
Memory
Arria II GX FPGA
DQS Logic
Block
DLL
Postamble Enable
Postamble Clock
Postamble
Control
Circuit
DQS Enable
Circuit
2n
Internal Memory
(3)
2n
Synchronization
Registers
DDR Input
Registers
DDR Output
and Output
Enable
Registers
2
Resynchronization Clock
DQ Write Clock
DQS Write Clock
n
DQ (Read) (4)
n
2n
Clock
Management
and Reset
DQS (Read) (4)
DDR Output
and Output
Enable
Registers
DQ (Write) (4)
DQS (Write) (4)
图 7-1 注释：
(1) 可以旁路每个寄存器模块。
(2) 荫蔽的模块在 I/O 单元 (IOE) 中实现。
(3) 用于各个存储器接口的存储器模块可能略有不同。
(4) 这些信号可能是双向或者单向信号，取决于存储器标准。当信号为双向时，信号在读取和写入操作期间都是有效的。
Arria II 器件手册卷 1：器件接口与集成
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–3
图 7-2. Arria II GZ 器件的外部存储器接口数据通路的结构图 (1),(2)
Memory
Arria II GZ FPGA
DQS Logic
Block
DLL
Postamble Enable
Postamble
Control
Circuit
Postamble Clock
4n
DQS Enable
Circuit
2n
2n
Synchronization
Registers
Half Data Rate
Input Registers
DPRAM
DQS (Read) (3)
DDR Input
Registers
n
DQ (Read) (3)
Resynchronization Clock
4n
4
Clock
Management
and Reset
Half-Rate Resynchronization Clock
n
2n
Half Data Rate
Output Registers
DQ (Write) (3)
DDR Output
and Output
Enable
Registers
2
Half Data Rate
Output Registers
DQ Write Clock
DQS (Write) (3)
DDR Output
and Output
Enable
Registers
Half-Rate Clock
DQS Write Clock
图 7-2 注释：
(1) 可以旁路每个寄存器模块。
(2) 用于各个存储器接口的模块可能略有不同。荫蔽的模块是 Arria II GZ IOE 的一部分。
(3) 这些信号可能是双向或者单向信号，取决于存储器标准。当信号为双向时，信号在读取和写入操作期间都是有效的。
Arria II 器件的存储器接口管脚支持
一个典型的存储器接口需要数据 (D、Q 或 DQ)、数据选通 (DQS/CQ 和 DQSn/CQn)、地
址、命令和时钟管脚。有些存储器接口使用数据屏蔽 (DM 或 BWSn) 管脚，掩码输入数
据。这一部分介绍了 Arria II 器件如何支持所有的这些管脚。
1
如果有多于一对的时钟对，那么必须将它们布局在相同的 DQ 组中。例如，如果有两对
时钟对，那么必须将这两对布局在相同的 x4 DQS 组中。
f 要了解关于管脚连接的详细信息，请参考 Arria II Device Family Pin Connection
Guidelines。
DDR3、DDR2、DDR SDRAM 和 RLDRAM II 器件使用 CK 和 CK# 信号来采集地砋和命令信
号。可以生成这些信号，来模拟 Arria II DDR I/O 寄存器 (DDIO) 的写入数据选通，
以确保 CK/CK# 和 DQS 信号 ( 在 DDR3、DDR2 和 DDR SDRAM 器件上的 tDQSS、 tDSS 和
tDSH) 之间的时序关系相符合。QDR II+/QDR II SRAM 器件使用相同的时钟 (K/K#)，来采
集写入数据，地址和命令信号。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–4
f 要了解关于管脚位置要求的详细信息，其管脚作为存储器时钟管脚使用，以及在
Arria II 器件和外部存储器器件之间的管脚连接，请参考外部存储器接口手册第 2 卷
中的 Section I. Device and Pin Planning。
在 Arria II 器件中的存储器时钟管脚是由一个 DDIO 寄存器生成的，去差分输出管脚 (
请参考图 7-3)，在管脚列表中以 DIFFIN 或 DIFFIO_RX 前缀 (Arria II GX 器件 ) 以及
DIFFOUT、 DIFFIO_TX或DIFFIO_RX前缀 (Arria II GZ器件 )标记。这些管脚支持差分输
出功能，您可以使用它们作为存储器时钟管脚。
图 7-3. Arria II 器件中存储器时钟的生成 (1)
FPGA LEs
I/O Elements
VCC
D Q
D Q
1
0
mem_clk (2)
mem_clk_n (2)
System Clock
图 7-3 注释：
(1) 存储器输出时钟的生成需要全局或局域时钟网络来最小化抖动。
(2) DDR3、DDR2 和 DDR SDRAM 接口的 mem_clk[0] 和 mem_clk_n[0] 管脚使用 I/O 输入缓冲器来反馈；因此，双向 I/O 缓冲器用于这些
管脚。对于差分 DQS 输入的存储器接口，输入反馈缓冲器可配置为差分输入；对于使用一个单端 DQS 输入的存储器接口 , 输入缓
冲器可配置为一个单端输入。使用一个单端输入反馈缓冲器要求 I/O 标准的 VREF 电压为 I/O bank 的 VREF 管脚提供电压。
Arria II 器件为差分读取数据选通和时钟操作提供差分输入缓冲器。此外，Arria II
器件也为每个 CQn 管脚的补充读取数据选通和时钟操作提供一个单独的 DQS 逻辑模块。
在 Arria II 的管脚列表中，差分 DQS 管脚被表示为 DQS 和 DQSn 管脚，而补充的 CQ 信
号被表示为 CQ 和 CQn 管脚。DQSn 和 CQn 管脚在管脚列表中被单独地标记。每个 CQn 管
脚连接到一个 DQS 逻辑模块，相移后的 CQn 信号发送到 DQ IOE 寄存器中的负边沿输入
寄存器。
1
使用差分 DQS 为运行在 333 MHz 的 DDR2 SDRAM 接口发信号。
DQ 管脚可以是双向信号，作为 DDR3、DDR2 和 DDR SDRAM，以及 RLDRAM II 通用 I/O
(CIO) 中的接口 , 或者可以是单向信号，作为 QDR II+、QDR II SRAM 和 RLDRAM II 单
独的 I/O (SIO) 器件。将单向读取数据信号连接到 Arria II DQ 管脚，而单向写入数
据信号连接到读取 DQ/DQS 组之处的不同 DQ/DQS。写入时钟必须被分配给 DQS/DQSn 管
脚，该管脚和这个写入 DQ/DQS 组相关。请不要将 CQ/CQn 管脚结对用于写入时钟。
1
使用一组 DQ/DQS 为写入数据信号最小化输出摆幅，并允许纵向移植。Arria II GX 器件
不支持 Arria II GZ 器件的纵向移植。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–5
DQ 和 DQS 管脚位置均固定在管脚列表中。存储器接口电路在不支持收发器的每个
Arria II I/O 中可用。所有的存储器接口管脚支持 I/O 标准需要支持 DDR3、DDR2、
DDR SDRAM、QDR II+ 和 QDR II SRAM，以及 RLDRAM II 器件。
Arria II 器件支持 x4、x8/x9、x16/x18 或者 x32/x36 的 DQ 总线模式的 DQ 和 DQS 信
号，虽然不是所有的器件支持 x32/x36 的 DQS 总线模式。DDR、DDR2 和 DDR3 SDRAM 接
口为每个 x8 组使用一个 DQS 管脚；例如，一个 x72 宽的接口连接需要 9 个 DQS 管脚。
当这些管脚不用于任何存储器接口时，可以将它们作为用户 I/O 使用。此外，可以使
用不作为 DQ( 数据 ) 管脚用于时钟的任何 DQSn 或者 CQn 管脚。
表 7-1 列出了 Arria II 器件的每种 DQ/DQS 总线模式支持的管脚，这些管脚包括
DQS/CQ 和 DQSn/CQn 管脚对。
表 7-1. Arria II 器件的 DQ/DQS 总线模式管脚
DQSn 支持
CQn 支持
奇偶校验或
DM ( 可选的 )
QVLD ( 可选
的 )(1)
每组数据管脚
的典型数量
每组数据管
脚的最大数
量 (2)
x4
是
否
否 (6)
否
4
5
x8/x9(3)
是
是
是
是
8 或 9
11
x16/x18(4)
是
是
是
是
16 或 18
23
x32/x36(5)
是
是
是
是
32 或 36
47
x32/x36(7)
是
是
否 (8)
是
32 或 36
39
模式
表 7-1 注释：
(1) QVLD 管脚不用于 ALTMEMPHY 宏功能，它仅适用于 Arria II GZ 器件。
(2) 这表示最多数量的 DQ 管脚 ( 包括奇偶校验、数据屏蔽和 QVLD 管脚 )，利用单端 DQS 信号连接到 DQS 总线网络。当您使用差分
或互补的 DQS 信号时，每组数据信号的最大数量减少一个。在一个特定的器件中，每组 DQ/DQS 的数量可能会有所不同。为了
每组确切的数量，检查管脚列表。对于 DDR3、DDR2 和 DDR 接口，大于 x8 的接口，其管脚的数量进一步减少，这是由于各个
x8/x9 组需要一个用于形成 x16/x18 和 x32/x36 组的 DQS 管脚。
(3) 通过合并两个 x4 DQ/DQS 组以构成一个 x8/x9 组，因此在这个组中具有 12 个管脚。
(4) 通过合并四个 x4 DQ/DQS 组以构成一个 x16/x18 组。
(5) 通过合并八个 x4 DQ/DQS 组以构成一个 x32/x36 组。
(6) 如果差分 DQS 没有使用，并且组没有其它的信号，那么可以支持 DM 管脚。
(7) 这些 x32/x36 DQ/DQS 组在 1152- 和 1517-pin FineLine BGA 封装中的 EP2AGZ300 和 EP2AGZ350 器件上可用。在这些 DQ/DQS 组
中各有 40 个管脚。
(8) 在这些 DQ/DQS 组中各有 40 个管脚。不可以将 BWSn 管脚作为写入数据管脚布局在相同的 DQ/DQS 组里，因为可用的管脚不够。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–6
表 7-2 列出了 Arria II GX 器件每侧上的 I/O 模块和 DQ/DQS 组的数量。对于
Arria II GX 器件每个 bank 中可用 DQ/DQS 组的数量列表的详细信息，请参考第 7-7 页
图 7-4 直到第 7-13 页图 7-10。这些图例代表 Arria II GX 器件芯片的表面示意图。
f 要了解关于 DQ/DQS 组管脚 (pin-out) 限制格式的详细信息，请参考 Arria II Device
Family Pin Connection Guidelines。
表 7-2. Arria II GX 器件每侧上的 DQ/DQS 组和 I/O 模块的数量
DQ/DQS 组的数量
器件
EP2AGX45
EP2AGX65
EP2AGX45
EP2AGX65
EP2AGX95
EP2AGX125
封装
358-Pin
Ultra
FineLine BGA
572-Pin
FineLine BGA
在器件上的
位置
I/O 模块的数
量 (1)
x4
x8/x9
x16/x1
8
x32/x3
6
顶端 / 底部
3
6
3
1
0
右侧
2
4
2
0
0
顶端 / 底部
4
8
4
2
0
第 7-8 页图 75
右侧
6
12
6
2
0
第 7-9 页图 76
参考
第 7-7 页图 74
第 7-10 页
图 7-7
EP2AGX45
EP2AGX65
EP2AGX95
EP2AGX125
EP2AGX190
EP2AGX260
780-Pin
FineLine BGA
顶端 / 底部
/ 右侧
7
14
7
3
1
EP2AGX95
EP2AGX125
1152-Pin
FineLine BGA
顶端 / 底部
9
18
9
4
2
右侧
8
16
8
4
2
EP2AGX190
EP2AGX260
1152-Pin
FineLine BGA
顶端 / 底部
/ 右侧
12
24
12
6
2
第 7-11 页
图 7-8
第 7-12 页
图 7-9
第 7-13 页
图 7-10
表 7-2 注释：
(1) 每个 I/O 模块由 16 个 I/O 管脚组成。其中 12 个管脚是 DQ/DQS 管脚。
表 7-3 列出了 Arria II GZ 器件每侧上可用的 DQ/DQS 组的数量。对于 Arria II GZ 器
件每个 bank 中可用 DQ/DQS 组的数量列表的详细信息，请参考图 7-11 直到图 7-15。
这些图例代表 Arria II GZ 器件芯片的表面示意图。
表 7-3. Arria II GZ 器件每侧上的 DQ/DQS 组的数量
器件
封装
(1/2)
DQ/DQS 组的数量
在器件上的
位置
x4(1)
x8/x9
x16/x18
x32/x36(2)
参考
EP2AGZ300
EP2AGZ350
780-pin
FineLine BGA
左侧 / 右侧
0
0
0
0
顶端 / 底部
18
8
2
0
EPAGZ225
1152-pin
FineLine BGA
左侧 / 右侧
13
6
2
0
顶端 / 底部
26
12
4
0
EP2AGZ300
EP2AGZ350
1152-pin
FineLine BGA
左侧 / 右侧
13
6
2
0
顶端 / 底部
26
12
4
2(3)
Arria II 器件手册卷 1：器件接口与集成
第 7-14 页图 711
第 7-15 页图 712
第 7-16 页图 713
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–7
表 7-3. Arria II GZ 器件每侧上的 DQ/DQS 组的数量
器件
封装
EP2AGZ225
1517-pin
FineLine BGA
EP2AGZ300
EP2AGZ350
1517-pin
FineLine BGA
(2/2)
DQ/DQS 组的数量
在器件上的
位置
x4(1)
x8/x9
x16/x18
x32/x36(2)
全部位置
26
12
4
0
左侧 / 右侧
26
12
4
0
顶端 / 底部
26
12
4
2(3)
参考
第 7-17 页图 714
第 7-18 页图 715
表 7-3 注释：
(1) 一些 x4 组可能使用 RUP 和 RDN 管脚。如果您使用 Arria II GZ 校准 OCT 功能，那么不能使用这些组。
(2) 要与 Arria II GZ FPGA 中不支持 x32/x36 DQ/DQS 组的一个 x36 QDR II+/QDR II SRAM 器件连接，请参考第 7–21 页 “ 在 x36
QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组 ” 。
(3) 这些 x32/x36 DQ/DQS 组每组含有 40 个管脚而不是 48 个管脚。不可以将 BWSn 管脚作为写入数据管脚布局在相同的 DQ/DQS 组
里，因为可用的管脚不够。
图 7-4 到图 7-10 显示了 Arria II GX 器件每侧上的 DQ/DQS 组的最大数量。这些图例
代表 Arria II GZ 器件芯片的表面示意图。
图 7-4 显示了 358-pin Ultra FineLine BGA (UBGA) 封装的 EP2AGX45 和 EP2AGX65 器
件每个 bank 的 DQ/DQS 组的数量。
图 7-4. 358- Pin Ultra Fineline BGA 封装的 EP2AGX45 和 EP2AGX65 器件每个 Bank 的 DQ/DQS 组的数量
(1) ,(2)
I/O Bank 8A
22 User I/Os
×4=2
×8/×9=1
×16/×18=0
×32/×36=0
I/O Bank 7A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 6A (3)
EP2AGX45
and EP2AGX65 Devices in the
358-Pin Ultra FineLine BGA
I/O Bank 3A
22 User I/Os
×4=2
×8/×9=1
×16/×18=0
×32/×36=0
18 User I/Os
×4=2
×8/×9=1
×16/×18=0
×32/×36=0
I/O Bank 5A
18 User I/Os
×4=2
×8/×9=1
×16/×18=0
×32/×36=0
I/O Bank 4A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
图 7-4 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) 358- pin UBGA 封装的 Arria II GX 器件不支持 x36 QDR II+/QDR II SRAM 接口。
(3) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–8
图 7-5 显示了 572-pin FineLine BGA 封装的 Arria II GX EP2AGX45 和 EP2AGX65 器件
每个 bank 的 DQ/DQS 组的数量。
图 7-5. 572- Pin FineLine BGA 封装的 EP2AGX45 和 EP2AGX65 器件每个 Bank 的 DQ/DQS 组的数量 (1),(2)
I/O Bank 8A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 7A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
EP2AGX45 and EP2AGX65
Devices in the 572-Pin FineLine BGA
I/O Bank 6A (3)
50 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 5A
50 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 3A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 4A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
图 7-5 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) 572-pin FineLine BGA 封装的 Arria II GX 器件不支持 x36 QDR II+/QDR II SRAM 接口。
(3) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
Arria II 器件手册卷 1：器件接口与集成
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–9
图 7-6 显示了 572-pin FineLine BGA 封装的 Arria II GX EP2AGX95 和 EP2AGX125 器
件每个 bank 的 DQ/DQS 组的数量。
图 7-6. 572-Pin FineLine BGA 封装的 EP2AGX95 和 EP2AGX125 器件每个 Bank 的 DQ/DQS 组的数量 (1),(2)
I/O Bank 8A
42 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 7A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 6A (3)
EP2AGX95 and EP2AGX125
Devices in the 572-Pin FineLine BGA
50 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 5A
50 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 3A
38 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 4A
42 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
图 7-6 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) 572-pin FineLine BGA 封装的 Arria II GX 器件不支持 x36 QDR II+/QDR II SRAM 接口。
(3) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–10
图 7-7 显示了 780-pin FineLine BGA 封装的 Arria II GX EP2AGX45 和 EP2AGX65 器件
每个 bank 的 DQ/DQS 组的数量。
图 7-7. 780- Pin FineLine BGA 封装的 EP2AGX45 和 EP2AGX65 器件每个 Bank 的 DQ/DQS 组的数量 (1)
I/O Bank 8A
54 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 7A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 6A (2)
EP2AGX45 and EP2AGX65
Devices in the 780-Pin FineLine BGA
50 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 5A
66 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 3A
54 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 4A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
图 7-7 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
Arria II 器件手册卷 1：器件接口与集成
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–11
图 7-8 显示了 780-pin FineLine BGA 封装的 Arria II GX EP2AGX95、EP2AGX125、
EP2AGX190 和 EP2AGX260 器件每个 bank 的 DQ/DQS 组的数量。
图 7-8. 780-Pin FineLine BGA 封装的 EP2AGX95、EP2AGX125、EP2AGX190 和 EP2AGX260 器件每个 Bank 的
DQ/DQS 组的数量 (1)
I/O Bank 8A
58 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 7A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 6A (2)
EP2AGX95, EP2AGX125, EP2AGX190,
and EP2AGX260 Devices
in the 780-Pin FineLine BGA
50 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 5A
66 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 3A
54 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=0
I/O Bank 4A
74 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
图 7-8 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–12
图 7-9 显示了 1152-pin FineLine BGA 封装的 Arria II GX EP2AGX95 和 EP2AGX125 器
件每个 bank 的 DQ/DQS 组的数量。
图 7-9. 1152- Pin FineLine BGA 封装的 EP2AGX95 和 EP2AGX125 器件每个 Bank 的 DQ/DQS 组的数量 (1)
I/O Bank 8A
74 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 7A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 7B
16 User I/Os
×4=2
×8/×9=1
×16/×18=0
×32/×36=0
I/O Bank 6A (2)
EP2AGX95 and EP2AGX125 Devices
in the 1152-Pin FineLine BGA
66 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 5A
66 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 3A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 4A
74 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 4B
16 User I/Os
×4=2
×8/×9=1
×16/×18=0
×32/×36=0
图 7-9 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–13
图 7-10 显示了 1152-pin FineLine BGA 封装的 Arria II GX EP2AGX190 和 EP2AGX260
器件每个 bank 的 DQ/DQS 组的数量。
图 7-10. 1152- Pin FineLine BGA 封装的 EP2AGX190 和 EP2AGX260 器件每个 Bank 的 DQ/DQS 组的数量 (1)
I/O Bank 8B
32 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 8A
74 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 7A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 7B
32 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 6B
32 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 6A (2)
66 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
EP2AGX190 and EP2AGX260 Devices
in the 1152-Pin FineLine BGA
I/O Bank 5A
66 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 5B
32 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 3B
32 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
I/O Bank 3A
70 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 4A
74 User I/Os
×4=8
×8/×9=4
×16/×18=2
×32/×36=1
I/O Bank 4B
32 User I/Os
×4=4
×8/×9=2
×16/×18=1
×32/×36=0
图 7-10 注释：
(1) 所有 I/O 管脚数包括 12 个可用于数据输入的专用时钟输入 (CLK4 到 CLK15)。
(2) Bank 6A 中的几个配置管脚与 DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所选的 DQ/DQS 组也
不用于配置目的。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–14
图 7-11 显示了 780-pin FineLine BGA 封装的 Arria II GZ EP2AGZ300 和 EP2AGZ350
器件每个 bank 的 DQ/DQS 组的数量。
图 7-11. 780- Pin FineLine BGA 封装的 EP2AGZ300 和 EP2AGZ350 器件每个 Bank 的 DQ/DQS 组的数量 (1)
DLL0
I/O Bank 8A
40 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 8C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 7C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 7A
40 User I/Os
×4=6
×8/×9=3
×16/×18=1
DLL3
EP2AGZ300 and EP2AGZ350 Devices
in the 780-Pin FineLine BGA
DLL1
I/O Bank 3A I/O Bank 3C
40 User I/Os 32 User I/Os
×4=6
×4=3
×8/×9=3
×8/×9=1
×16/×18=1
×16/×18=0
I/O Bank 4C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 4A
40 User I/Os
×4=6
×8/×9=3
×16/×18=1
DLL2
图 7-11 注释：
(1) EP2AGZ300 和 EP2AGZ350 器件不支持 x32/x36 模式。要与一个 x36 QDR II+/QDR II SRAM 器件连接，请参考第 7–21 页 “ 在 x36
QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组 ” 。
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Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–15
图 7-12 显示了 1152-pin FineLine BGA 封装的 Arria II GZ EP2AGZ225 器件每个
bank 的 DQ/DQS 组的数量。
图 7-12. 1152- Pin FineLine BGA 封装的 EP2AGZ225 器件每个 Bank 的 DQ/DQS 组的数量 (1),(2),(3), (4)
DLL0
I/O Bank 8A
40 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 1A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 8B I/O Bank 8C I/O Bank 7C
24 User I/Os 32 User I/Os 32 User I/Os
×4=3
×4=3
×4=4
×8/×9=1
×8/×9=1
×8/×9=2
×16/×18=0
×16/×18=0
×16/×18=1
I/O Bank 7B I/O Bank 7A
24 User I/Os 40 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
EP2AGZ225 Devices
in the 1152-Pin FineLine BGA
I/O Bank 1C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
DLL1
DLL3
I/O Bank 6A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 6C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 3A
40 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 3B I/O Bank 3C
24 User I/Os 32 User I/Os
×4=3
×4=4
×8/×9=1
×8/×9=2
×16/×18=0
×16/×18=1
I/O Bank 4C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 4B I/O Bank 4A
24 User I/Os 40 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
DLL2
图 7-12 注释：
(1) EP2AGZ225 器件不支持 x32/x36 模式。要与一个 x36 QDR II+/QDR II SRAM 器件连接，请参考第 7–21 页 “ 在 x36 QDR II+/QDR
II SRAM 接口中结合 x16/x18 DQ/DQS 组 ” 。
(2) 您也可以在一些 x4 组中使用 DQS/DQSn 管脚作为 RUP 和 RDN 管脚，如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么
您不能将 x4 组用于存储器接口。如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么您可以使用包括 x4 组的
x16/x18 或 x32/x36 组；然而，在使用包括 x4 组的 x8/x9 组时，却有限制。
(3) 所有 I/O 管脚数包括用于数据输入的专用时钟输入。
(4) 您也可以使用 I/O Bank 1C 中的一些 DQ/DQS 管脚作为配置管脚。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所
选的 DQ/DQS 组也不用于配置目的，因为您可能失去多达四个的 x4 DQ/DQS 组，这取决于您的配置方案。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–16
图 7-13 显示了 1152-pin FineLine BGA 封装的 Arria II GZ EP2AGZ300 和 EP2AGZ350
器件每个 bank 的 DQ/DQS 组的数量。
图 7-13. 1152-Pin FineLine BGA 封装的 EP2AGZ300 和 EP2AGZ350 器件每个 Bank 的 DQ/DQS 组的数量 (1),
(2) , (3)
DLL0
I/O Bank 8A I/O Bank 8B
40 User I/Os 24 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
×32/×36=1 (5)
I/O Bank 1A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 7C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
×4=3
×8/×9=1
×16/×18=0
I/O Bank 7B
24 User I/Os
I/O Bank 7A
40 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
×32/×36=1 (5)
I/O Bank 3A I/O Bank 3B
40 User I/Os 24 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
×32/×36=1 (5)
I/O Bank 3C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 4C I/O Bank 4B
32 User I/Os 24 User I/Os
×4=4
×4=3
×8/×9=2
×8/×9=1
×16/×18=1
×16/×18=0
DLL3
I/O Bank 6A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
EP2AGZ300 and EP2AGZ350 Devices
in the 1152-Pin FineLine BGA
I/O Bank 1C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
DLL1
I/O Bank 8C
32 User I/Os
I/O Bank 6C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 4A
40 User I/Os
×4=6
×8/×9=3
×16/×18=1
×32/×36=1 (5)
DLL2
图 7-13 注释：
(1) 您也可以在一些 x4 组中使用 DQS/DQSn 管脚作为 RUP 和 RDN 管脚，如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么
您不能将 x4 组用于存储器接口。如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么您可以使用包括 x4 组的
x16/x18 或 x32/x36 组；然而，在使用包括 x4 组的 x8/x9 组时，却有限制。
(2) 所有 I/O 管脚数包括用于数据输入的专用时钟输入。
(3) 您也可以使用 I/O Bank 1C 中的一些 DQ/DQS 管脚作为配置管脚。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所
选的 DQ/DQS 组也不用于配置目的，因为您可能失去多达四个的 x4 DQ/DQS 组，这取决于您的配置方案。
(4) 这些 x32/x36 DQ/DQS 组每组含有 40 个管脚而不是 48 个管脚。
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Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–17
图 7-14 显示了 1517-pin FineLine BGA 封装的 Arria II GZ EP2AGZ225 器件每个
bank 的 DQ/DQS 组的数量。
图 7-14. 1517-Pin FineLine BGA 封装的 EP2AGZ225 器件每个 Bank 的 DQ/DQS 组的数量 (1), (2), (3),
(4)
DLL0
I/O Bank 8A I/O Bank 8B
40 User I/Os 24 User I/Os
×4=4
×4=6
×8/×9=2
×8/×9=3
×16/×18=1
×16/×18=1
I/O Bank 8C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 7C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
I/O Bank 7B I/O Bank 7A
24 User I/Os 40 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
DLL3
I/O Bank 1A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 6A
48 User I/Os
×4=7
×8/×9=3
×6/×18=1
I/O Bank 1C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 6C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
EP2AGZ225 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 5C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 2A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 5A
48 User I/Os
×4=7
×8/×9=3
×6/×18=1
DLL1
I/O Bank 3A I/O Bank 3B
40 User I/Os 24 User I/Os
×4=4
×4=6
×8/×9=2
×8/×9=3
×16/×18=1
×16/×18=1
I/O Bank 3C I/O Bank 4C I/O Bank 4B I/O Bank 4A
32 User I/Os 32 User I/Os 24 User I/Os 40 User I/Os
×4=4
×4=6
×4=3
×4=3
×8/×9=2
×8/×9=3
×8/×9=1
×8/×9=1
×16/×18=1
×16/×18=1
×16/×18=0
×16/×18=0
DLL2
图 7-14 注释：
(1) EP2AGZ225 器件不支持 x32/x36 模式。要与一个 x36 QDR II+/QDR II SRAM 器件连接，请参考第 7–21 页 “ 在 x36 QDR II+/QDR
II SRAM 接口中结合 x16/x18 DQ/DQS 组 ” 。
(2) 您也可以在一些 x4 组中使用 DQS/DQSn 管脚作为 RUP 和 RDN 管脚，如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么
您不能将 x4 组用于存储器接口。如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么您可以使用包括 x4 组的
x16/x18 或 x32/x36 组；然而，在使用包括 x4 组的 x8/x9 组时，却有限制。
(3) 所有 I/O 管脚数包括用于数据输入的专用时钟输入。
(4) 您也可以使用 I/O Bank 1C 中的一些 DQ/DQS 管脚作为配置管脚。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所
选的 DQ/DQS 组也不用于配置目的，因为您可能失去多达四个的 x4 DQ/DQS 组，这取决于您的配置方案。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–18
图 7-15. 1517-Pin FineLine BGA 封装的 EP2AGZ300 和 EP2AGZ350 器件每个 Bank 的 DQ/DQS 组的数量 (1),
(2) , (3)
I/O Bank 8A I/O Bank 8B
40 User I/Os
24 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×32/×36=1 (5) ×16/×18=1
DLL0
I/O Bank 8C
I/O Bank 7C
32 User I/Os
×4=3
×8/×9=1
×16/×18=0
32 User I/Os
×4=3
×8/×9=1
×16//×18=0
I/O Bank 7B
I/O Bank 7A
40 User I/Os
×4=6
24 User I/Os
×8/×9=3
×4=4
×16/×18=1
×8/×9=2
×16/×18=1 ×32/×36=1 (5)
DLL3
I/O Bank 1A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 6A
48 User I/Os
×4=7
×8/×9=3
×6/×18=1
I/O Bank 1C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 6C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
EP2AGZ300 and EP2AGZ350 Devices
in the 1517-Pin FineLine BGA
I/O Bank 2C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 5C
42 User I/Os
×4=6
×8/×9=3
×16/×18=1
I/O Bank 2A
48 User I/Os
×4=7
×8/×9=3
×16/×18=1
I/O Bank 5A
48 User I/Os
×4=7
×8/×9=3
×6/×18=1
DLL1
I/O Bank 3A I/O Bank 3B
40 User I/Os
24 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×32/×36=1 (5) ×16/×18=1
I/O Bank 3C
I/O Bank 4C
32 User I/Os 32 User I/Os
×4=3
×4=3
×8/×9=1
×8/×9=1
×16/×18=0
×16/×18=0
I/O Bank 4B
I/O Bank 4A
40 User I/Os
24 User I/Os
×4=6
×4=4
×8/×9=3
×8/×9=2
×16/×18=1
×16/×18=1
×32/×36=1 (5)
DLL2
图 7-15 注释：
(1) 您也可以在一些 x4 组中使用 DQS/DQSn 管脚作为 RUP 和 RDN 管脚，如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么
您不能将 x4 组用于存储器接口。如果 x4 组的两个管脚作为 RUP 和 RDN 管脚使用于 OCT 校准，那么您可以使用包括 x4 组的
x16/x18 或 x32/x36 组；然而，在使用包括 x4 组的 x8/x9 组时，却有限制。
(2) 所有 I/O 管脚数包括用于数据输入的专用时钟输入。
(3) 您也可以使用 I/O Bank 1C 中的一些 DQ/DQS 管脚作为配置管脚。任何用于配置目的的管脚成员不能使用 x4 DQ/DQS 组。确保您所
选的 DQ/DQS 组也不用于配置目的，因为您可能失去多达四个的 x4 DQ/DQS 组，这取决于您的配置方案。
(4) 这些 x32/x36 DQ/DQS 组每组含有 40 个管脚而不是 48 个管脚。
DQS 和 DQSn 管脚在 Arria II 管脚列表中被列出，分别作为 DQSXY 和 DQSnXY，其中 X
表示 DQ/DQS 所属组的编号，而 Y 表示该组位于器件的顶端 (T)、底部 (B)、左侧 (L)
或右侧 (R)。DQ/DQS 管脚的编号是基于 x4 模式。
相应的 DQ 管脚标识为 DQXY，其中 X 表示管脚所属的 DQS 组，而 Y 表示该组是否位于
器件的顶端 (T)、底部 (B)、左侧 (L) 或右侧 (R)。例如， DQS3B 表示位于器件底部的
DQS 管脚。属于该组的 DQ 管脚在管脚列表中被表示为 DQ3B。对于 Arria II GX I/O
bank 中的 DQS 管脚，请参考图 7-16。对于 Arria II GZ I/O bank 中的 DQS 管脚，请
参考图 7-17。
1
奇偶校验、DM、BWSn、NWSn、QVLD 和 ECC 管脚在管脚列表中表示为 DQ 管脚。
Arria II 器件手册卷 1：器件接口与集成
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–19
编号方案从器件的左上端顺时钟方向地在表面示意图中的一个芯片上往前移。图 7-16
显示了 DQ/DQS 组如何在最大 Arria II GX 器件表面示意图的一个芯片中编号。
图 7-16. Arria II GX I/O Bank 的 DQS 管脚
DQS24T
DQS1T
DLL0
PLL1
PLL2
8B
8A
7A
7B
DQS1R
6B
6A
PLL5
Arria II GX Device
PLL6
5A
5B
DQS24R
3B
3A
4A
4B
PLL3
PLL4
DLL1
DQS24B
DQS1B
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 器件的存储器接口管脚支持
7–20
编号方案从器件的左上角逆时钟方向地在表面示意图中的一个芯片上往前移。图 7-17
显示了 DQ/DQS 组如何在器件表面示意图的一个芯片中编号。
图 7-17. Arria II GZ I/O Bank 的 DQS 管脚
DQS38T
DQS20T
DQS19T
8A
8B
8C
DLL3
PLL_T2
PLL_L1
PLL_T1
DLL0
DQS1T
7C
7B
7A
PLL_R1
DQS34R
DQS1L
1A
6A
1B
6B
1C
6C
DQS17L
DQS18R
PLL_R2
PLL_L2
Arria II GZ Device
PLL_R3
PLL_L3
DQS18L
DQS17R
2C
5C
2B
5B
2A
5A
DQS34L
DQS1R
3B
DLL1
DQS1B
Arria II 器件手册卷 1：器件接口与集成
3C
DQS19B
PLL_B2
3A
PLL_B1
PLL_L4
4C
4B
PLL_R4
4A
DLL2
DQS20B
DQS38B
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
在 x36 QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组
7–21
使用 DQ/DQS 组 ( 用于 Arria II GZ 器件中的存储器接口 ) 中的 RUP 和
RDN 管脚
可以在一些 x4 组中使用 DQS/DQSn 管脚作为 RUP 和 RDN 管脚 ( 列在管脚列表中 )。如果
任何管脚成员作为 RUP 和 RDN 管脚用于 OCT 校准，那么不能使用 x4 DQ/DQS 组于存储器
接口。您也许可以使用包括 x4 DQ/DQS 组的 x8/x9 组，在下列其中之一得到应用的情
况下：
■
没有将 DM 管脚与差分 DQS 管脚一起使用
■
没用使用互补或差分的 DQS 管脚
您可以使用 x8/x9 组，因为一个 DQ/DQS x8/x9 组实际上包含了 12 个管脚，这是由于
该组是由两个 x4 模式，而且每个含有 6 个管脚的 DQ/DQS 组结合而构成的 ( 请参考第
7-5 页表 7-1)。一个典型的 x8 存储器接口由 1 个 DQS、1 个 DM 和 8 个 DQ 管脚，共有
10 个管脚组成。如果您仔细地选择管脚分配，那么可使用两个额外的管脚于 RUP 和
RDN。在一个 DDR3 SDRAM 接口中，必须使用差分 DQS，意味着您仅有一个额外的管脚。
在这种情况下，为 RUP 和 RDN 管脚选择不同的管脚位置 ( 例如，包含地址和命令管脚的
bank)。
当使用 x9 QDR II+/QDR II SRAM 器件时，不能使用 RUP 和 RDN 管脚共享 DQ/DQS 组管
脚，这是因为 RUP 和 RDN 管脚与 CQn 管脚是复用的。在这种情况下，为 RUP 和 RDN 管脚选
择不同的管脚位置，来避免与存储器接口管脚布局的冲突。您可以选择将 RUP 和 RDN 管
脚布局在数据写入组或者与地址及命令管脚相同的 bank 中。
使用 x16/x18 或者 x32/x36 DQ/DQS 组，包括管脚被用作为 R UP 和 RDN 管脚的 x4 组，没
有限制，因为具有足够的额外管脚可用作为 DQS 管脚。
1
对于成员被用于RUP 和 RDN 的 x8、x16/x18或者 x32/x36 DQ/DQS 组，您必须手动分配 DQS 和
DQ 管脚。如果没有手动布局管脚，Quartus® II 软件可能无法布局 DQS 和 DQ 管脚，这
将导致一个 “no-fit” 的结果。
在 x36 QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组
这将实现结合 x16/x18 DQ/DQS 组与 x36 QDR II+/QDR II SRAM 器件的连接。x36 读取
数据总线使用两个 x16/x18 组，而 x36 写入数据使用另外两个 x16/x18 或者四个 x8/x9
组。CQ/CQn 信号走线在板级上被分开，以连接到 FPGA 中的两对 CQ/CQn 管脚上。这是
板级上仅有的可以改变实现的连接。 Arria II 器件上的其它 QDR II+/QDR II SRAM 接
口原则也应用这一实现。
1
ALTMEMPHY 宏功能和 UniPHY IP 内核不使用 QVLD 信号，因此可以在 Arria II 器件的任何
QDR II+/QDR II SRAM 接口中悬空 QVLD 信号。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
在 x36 QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组
7–22
f 要了解关于 ALTMEMPHY 宏功能和 UniPHY IP 内核的详细信息，请参考 External Memory
Interface Handbook。
1
将器件的一侧尽可能地与 x36 模式模拟接口一起使用，即使 x36 组由顶端到底部 I/O
bank，或者顶端 / 底部 I/O bank 和左侧 / 右侧 I/O bank 支持的 DQ/DQS 组结合而成。
结合组的原则
在 572-、780-、1152- 和 1517-pin 封装的一些器件中，每个 I/O bank 最多有一组
x16/x18。您可以从器件的单侧为一个 x36 接口结合两个 x16/x18 组。358-pin 封装器
件在各个 bank 4A 和 7A 中仅有一组 x16/x18。利用这两个 bank，仅可以形成一个 x36
接口。
在器件的单侧不具备四个 x16/x18 组的器件，为读取和写入数据形成两个 x36 组，可
以在器件的其中一侧上形成一个 x36 组，而在另一侧上形成另一个 x36 组。Altera 建
议仅在列 I/O bank 中形成两个 x36 组 ( 顶端和底部 )，虽然为读取和写入数据总线支
持在列 I/O bank 中形成一个 x36 组，而在行 I/O bank 中形成另一个 x36 组。对于利
用 x36 模拟实现的纵向移植，必须检查通过 Quartus II 工程中的移植功能是否可行。
Quartus II 软件对于写入数据管脚也支持使用四个 x8/x9 DQ 组，并在器件密度中移植
这些组。358-pin 封装器件利用四个 x8/x9 组为写入数据管脚只可以形成一个 x36 组。
Arria II 器件手册卷 1：器件接口与集成
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
在 x36 QDR II+/QDR II SRAM 接口中结合 x16/x18 DQ/DQS 组
7–23
表 7-4 列出使用两个 x16/x18 DQ/DQS 组，在 Arria II 器件缺乏一个本机的 x32/x36
DQ/DQS 组的情况下，形成一个 x32/x36 组的可能的组合。
表 7-4. Arria II 器件可能的组组合
器件
封装
358-Pin Ultra FineLine BGA
572-Pin FineLine BGA
Arria II GX
780-Pin FineLine BGA (2)
器件密度
■
EP2AGX45
■
EP2AGX65
■
EP2AGX45
■
EP2AGX65
■
EP2AGX95
■
EP2AGX125
■
EP2AGX45
■
EP2AGX65
■
EP2AGX95
■
EP2AGX125
■
EP2AGX190
■
EP2AGX260
■
EP2AGX95
■
EP2AGX125
■
EP2AGX190
■
EP2AGX260
■
EP2AGZ300
■
EP2AGZ350
■
EP2AGZ225
■
EP2AGZ300 (4)
■
EP2AGZ350 (4)
■
EP2AGZ225
■
EP2AGZ300 (4)
■
EP2AGZ350 (4)
1152-Pin FineLine BGA (2)
780-Pin FineLine BGA
1152-Pin FineLine BGA
Arria II GZ
1517-Pin FineLine BGA
I/O Bank 组合
4A 和 7A ( 顶端和底部 I/O bank) (1)
7A 和 8A ( 顶端 I/O bank)
5A 和 6A ( 右侧 I/O bank)
3A 和 4A ( 底部 I/O bank)
7A 和 8A ( 顶端 I/O bank)
5A 和 6A ( 右侧 I/O bank)
3A 和 4A ( 底部 I/O bank)
7A 和 8A ( 顶端 I/O bank)
5A 和 6A ( 右侧 I/O bank)
3A 和 4A ( 底部 I/O bank)
组合 I/O 各侧上的任何两个 bank
3A 和 4A, 7A 和 8A ( 底部和顶端 I/O bank) (3)
1A 和 1C，6A 和 6C ( 左侧和右侧 I/O bank)
3A 和 3B，4A 和 4B ( 底部 I/O bank)
7A 和 7B，8A 和 8B ( 顶端 I/O bank)
1A 和 1C，2A 和 2C
3A 和 3B，4A 和 4B
5A 和 5C，6A 和 6C
7A 和 7B，8A 和 8B
( 左侧 I/O
( 底部 I/O
( 右侧 I/O
( 顶端 I/O
bank)
bank)
bank)
bank)
表 7-4 注释：
(1) 仅剩下一个 x8/x9 组留在剩余的各个 I/O bank 中。您可以利用封装中的四个 x8/x9 组，来形成唯一的一个 x36 组的写入数据。
(2) 这个器件在 I/O bank 的各侧上支持 x36 DQ/DQS 组。
(3) 在这些封装中的器件各个侧上具有四个剩余的 x8/x9 组。如果您想要在器件的一侧保留 x36 QDR II+/QDR II SRAM 接口，那么可
以为写入端 ( 唯一的 ) 结合它们。在这种情况下，必须将 Memory Interface Data Group 的默认分配从默认的 18 更改为 9。
(4) 这个器件本质上支持 I/O bank 的顶端和底部的 x36 DQ/DQS 组。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–24
Arria II 外部存储器接口功能
Arria II 器件具有很多能够实现可靠的高性能外部存储器接口的功能。Altera®
Memory IP 使您能够使用外部存储器接口功能，并建立最适合您系统的物理接口
(PHY)。这一部分介绍了用于 DQS 相移电路、动态 OCT 控制模块和 DQS 逻辑模块中的外
部存储器接口的每个 Arria II 器件功能。
1
如果使用 Altera 存储控制器 MegaCore® 功能，ALTMEMPHY 宏功能和 UniPHY IP 内核将被例
化。
f 要了解关于所支持的外部存储器 IP 的详细信息，请参考外部存储器手册第 1 卷中的
Section III: External Memory Interface System Specification 。
DQS 相移电路
当 DQS/CQ 和 CQn 管脚作为输入时钟或选通至 FPGA 时，Arria II 相移电路在读取传输
上提供相移到 DQS/CQ 和 CQn 管脚。DQS 相移电路由多个 DQS 管脚和相位偏移控制模块
之间共享的 DLL 组成，来进一步调试器件不同侧上的 DQS 相移。
Arria II 器件手册卷 1：器件接口与集成
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–25
图 7-18 和图 7-19 显示 DQS 相移电路如何连接到器件中的 DQS/CQ 和 CQn 管脚，此管
脚的存储器接口支持 Arria II GX 器件的顶端、底部和右侧，以及 Arria II GZ 器件
的所有侧。
图 7-18. Arria II GX 器件的 DQS/CQ 和 CQn 管脚以及 DQS 相移电路 (1)
DQS/CQ
Pin
DLL
Reference
Clock (2)
CQn
Pin
DQS/CQ
Pin
CQn
Pin
DQS Logic
Blocks
DQS
Phase-Shift
Circuitry
Δt
Δt
Δt
Δt
to IOE
to IOE
to IOE
to IOE
6
DQS Logic
Blocks
6
to
IOE
Δt
to
IOE
Δt
to
IOE
Δt
to
IOE
Δt
CQn
Pin
DQS/CQ
Pin
CQn
Pin
DQS/CQ
Pin
6
6
to IOE
Δt
CQn
Pin
to IOE
Δt
DQS/CQ
Pin
to IOE
to IOE
Δt
Δt
CQn
Pin
DQS/CQ
Pin
DQS
Phase-Shift
Circuitry
DLL
Reference
Clock (2)
图 7-18 注释：
(1) 对于每个 DLL 可能的参考输入时钟管脚，请参考第 7–27 页 “DLL” 。
(2) 基于两种 DLL 可能的输出设置其中的一种，您可以利用一个相移对每个 DQS/CQ 和 CQn 管脚进行配置。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–26
图 7-19. Arria II GZ 器件的 DQS/CQ 和 CQn 管脚以及 DQS 相移电路 (1)
DQS/CQ
Pin
DLL
Reference
Clock (2)
CQn
Pin
DQS/CQ
Pin
CQn
Pin
DQS Logic
Blocks
Δt
DQS
Phase-Shift
Circuitry
Δt
Δt
Δt
to IOE
to IOE
to IOE
DLL
Reference
Clock (2)
to IOE
DQS
Phase-Shift
Circuitry
DQS Logic
Blocks
DQS/CQ
Pin
Δt
CQn
Pin
Δt
DQS/CQ
Pin
CQn
Pin
Δt
Δt
to
IOE
to
IOE
Δt
CQn
Pin
to
IOE
Δt
DQS/CQ
Pin
to
IOE
Δt
CQn
Pin
to
IOE
Δt
DQS/CQ
Pin
to
IOE
to
IOE
to
IOE
DQS
Phase-Shift
Circuitry
to IOE
Δt
DLL
Reference
Clock (2)
CQn
Pin
to IOE
Δt
DQS/CQ
Pin
to IOE
to IOE
Δt
Δt
CQn
Pin
DQS/CQ
Pin
DQS
Phase-Shift
Circuitry
DLL
Reference
Clock (2)
图 7-19 注释：
(1) 对于每个 DLL 可能的参考输入时钟管脚，请参考 “DLL” 第 7–27 页 .
(2) 基于两种 DLL 可能的输出设置其中的一种，您可以利用一个相移对每个 DQS/CQ 和 CQn 管脚进行配置。
DQS 相移电路连接到控制每个 DQS/CQ 或 CQn 管脚的 DQS 逻辑模块。DQS 逻辑模块允许
DQS 延迟设置在每个 DQS/CQ 或 CQn 管脚同时被更新。
Arria II 器件手册卷 1：器件接口与集成
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–27
DLL
DQS 相移电路使用一个 DLL 来动态控制 DQS/CQ 和 CQn 管脚所需的时钟延迟。DLL，进而
又使用一个频率参考为每个 DQS/CQ 和 CQn 管脚中的延迟链动态地产生控制信号 , 允许
它对 PVT 变化进行补偿。当 DLL 更新设置时，DQS 延迟设置是格雷码 (Gray-coded) 以
降低抖动。当 DLL 在低抖动模式中时，相移电路需要最多 1,280 个时钟周期来锁定和
计算正确的输入时钟周期。否则，仅需要 256 个时钟周期。在这些时钟周期期间不可
发送数据，因为不能保证数据正确地被采集。由于 DLL 中的设置在这个锁定周期消失
之前可能不稳定，请注意，在此期间与这些设置相关的任何操作都可能不稳定。
1
您仍然可以对许多操作低于 100 MHz 的存储器接口使用 DQS 相移电路。然而，DQS 信号可
能不能切换到超过 2.5 ns。在低于 100 MHz 时，DQS 相移可能不能准确地集中到数据
有效窗口中，必须存有足够的裕量来进行可靠的操作。
在 Arria II GX 器件中有两个 DLL，而在 Arria II GZ 器件中有四个 DLL，位于
Arria II GX 器件的左上角和右下角，以及 Arria II GZ 器件的每个角上。这些 DLL 最
多可支持两个独特的频率 (Arria II GX 器件 ) 或者四个独特的频率 (Arria II GZ 器
件 )，每个 DLL 运行在一个频率上。每个 DLL 含有不同相位偏移的两个输出，它允许一
个 Arria II GX 器件具有四种不同的 DLL 相移设置，而 Arria II GZ 器件具有八种不
同的 DLL 相相移设置。
在 Arria II GX 器件中，每个 DLL 可以对器件的顶端、底部和右侧进行访问。这表示
每个 I/O bank 被两个 DLL 访问，提供更高的灵活性来创建多频率和多类型的接口。
DLL 对于器件的不同侧输出相同的 DQS 延迟设置。
在 Arria II GZ 器件中，每个 DLL 可以从器件之内所在的两个相邻的侧面进行访问。
例如，在器件左上方的 DLL0 可以对器件的顶端 (I/O bank 7A、7B、7C、8A、8B 和 8C)
和左侧 (I/O bank 1A、1B、1C、2A、2B 和 2C) 进行访问。这表示每个 I/O bank 可被
两个 DLL 访问 , 提供更高的灵活性来创建多频率和多类型的接口。在 DLL 相邻的两侧
上，可以有两个具有相同频率的不同接口，此 DLL 控制两个接口的 DQS 延迟设置。
1
跨越器件两侧的接口不推荐用于高性能存储器接口的应用。然而，Arria II GX 器件支
持分裂接口 ( 顶端和底部 I/O bank)，并与多个 DQ/DQS 组连接，从器件相邻的侧面掩
护列和行 I/O。接口支持跨越 “ 顶端和底部 I/O bank”、“ 右侧和底部 I/O bank”
或者 “ 顶端、底部和右侧 I/O bank”。
在 Arria II GX 器件中，每个 bank 可以使用一种或两种 DLL 的设置。例如， DQS1R 可
从 DLL0 中获取它的相移设置，而 DQS2R 可从 DLL1 中获取它的相移设置。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–28
在 Arria II GZ 器件中，每个 bank 可以使用一种或两种相邻 DLL 上的设置。例如，
DQS1L 可从 DLL0 中获取它的相移设置，而 DQS2L 可从 DLL1 中获取它的相移设置。
1
如果有一个专用的 PLL 仅可以生成 DLL 输入参考时钟，将 PLL 模式设置为 No
Compensation 或者 Quartus II 软件自动更改它。因为 PLL 不使用任何其它的输出，所
以不必对任何时钟路径进行补偿。
1
Arria II 器件支持 PLL 级联。如果级联 PLL，那么必须使用彼此靠近的 PLL( 例如，
Arria II GX 器件的 PLL5 和 PLL6)，以便使用两个 PLL 之间的专用路径，而不是使用
可能受到内核噪声的全局时钟 (GCLK) 或区域时钟 (RCLK) 网络。TimeQuest 时序分析器
将 PLL 级联考虑在时序分析之内。
表 7-5 列出了 Arria II GZ 器件的 DLL 位置和所支持的 I/O bank。
表 7-5. Arria II GZ 器件的 DLL 位置和所支持的 I/O Bank
位置
可存取的 I/O Bank(1)
DLL0
左上角
1A, 1B, 1C, 2A, 2B, 2C, 7A, 7B, 7C, 8A, 8B, 8C
DLL1
左下角
1A, 1B, 1C, 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B, 4C
DLL2
右下角
3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C
DLL3
右上角
5A, 5B, 5C, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C
DLL
表 7-5 注释：
(1) 如果 I/O bank 可用于存储器接口，那么 DLL 能够对它们进行存取。
表 7-6 列出了 Arria II GX 器件可能来自 PLL 输出时钟或专用时钟输入管脚的每个
DLL 的参考时钟。
表 7-6. Arria II GX 器件的 DLL 参考时钟输入 (1)
CLKIN
( 顶端 / 底部 )
CLKIN
( 右侧 )
PLL
DLL0
CLK12
CLK13
CLK14
CLK15
—
PLL1
DLL1
CLK4
CLK5
CLK6
CLK7
CLK8
CLK9
CLK10
CLK11
PLL3
DLL
表 7-6 注释：
(1) CLK4 至 CLK7 位于器件的底部， CLK8 至 CLK11 位于器件的右侧， CLK12 至 CLK15 位于器件的顶端。
Arria II 器件手册卷 1：器件接口与集成
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–29
在 Arria II GZ 器件中，每个 DLL 的参考时钟可能来自 PLL 输出时钟或任何两个位于
DLL 其中一侧的专用时钟输入管脚。表 7-7 到表 7-9 显示了 Arria II GZ 器件可用的
DLL 参考时钟输入资源。
表 7-7. 780-Pin FineLine BGA 封装的 EP2AGZ300 和 EP2AGZ350 器件的 DLL 参考时钟输入
DLL
CLKIN ( 顶端 / 底部 CLKIN ( 左侧 / 右侧
)
)
PLL ( 顶端 / 底
部)
PLL ( 左侧 / 右
侧)
PLL ( 角落上 )
—
PLL_T1
—
—
—
PLL_B1
—
—
—
PLL_B2
—
—
—
PLL_T2
—
—
CLK12P
DLL0
CLK13P
CLK14P
CLK15P
CLK4P
DLL1
CLK5P
CLK6P
CLK7P
CLK4P
DLL2
CLK5P
CLK6P
CLK7P
CLK12P
DLL3
CLK13P
CLK14P
CLK15P
表 7-8. 1152-Pin FineLine BGA 封装的 EP2AGZ225、EP2AGZ300 和 EP2AGZ350 器件的 DLL 参考时钟输入
DLL
CLKIN ( 顶端 / 底
部)
CLKIN ( 左侧 / 右
侧)
(1/2)
PLL ( 顶端 / 底部
)
PLL ( 左侧 / 右
侧)
PLL ( 角落上 )
PLL_T1
PLL_L2
—
PLL_B1
—
—
CLK12P
DLL0
CLK13P
CLK0P
CLK14P
CLK1P
CLK15P
CLK4P
DLL1
CLK5P
CLK0P
CLK6P
CLK1P
CLK7P
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–30
表 7-8. 1152-Pin FineLine BGA 封装的 EP2AGZ225、EP2AGZ300 和 EP2AGZ350 器件的 DLL 参考时钟输入
DLL
CLKIN ( 顶端 / 底
部)
CLKIN ( 左侧 / 右
侧)
(2/2)
PLL ( 顶端 / 底部
)
PLL ( 左侧 / 右
侧)
PLL ( 角落上 )
PLL_B2
—
—
PLL_T2
PLL_R2
—
CLK4P
DLL2
CLK5P
CLK10P
CLK6P
CLK11P
CLK7P
CLK12P
DLL3
CLK13P
CLK10P
CLK14P
CLK11P
CLK15P
表 7-9. 1517-Pin FineLine BGA 封装的 EP2AGZ225、EP2AGZ300 和 EP2AGZ350 器件的 DLL 参考时钟输入
DLL
CLKIN ( 顶端 / 底
部)
CLKIN ( 左侧 / 右
侧)
CLK12P
CLK0P
CLK13P
CLK1P
CLK14P
CLK2P
CLK15P
CLK3P
CLK4P
CLK0P
CLK5P
CLK1P
CLK6P
CLK2P
CLK7P
CLK3P
CLK4P
CLK8P
CLK5P
CLK9P
CLK6P
CLK10P
CLK7P
CLK11P
CLK12P
CLK8P
CLK13P
CLK9P
CLK14P
CLK10P
CLK15P
CLK11P
DLL0
DLL1
DLL2
DLL3
1
PLL ( 顶端 / 底部
)
PLL ( 左侧 / 右
侧)
PLL ( 角 )
PLL_T1
PLL_L2
—
PLL_B1
PLL_L3
—
PLL_B2
PLL_R3
—
PLL_T2
PLL_R2
—
如果使用ALTMEMPHY宏功能或者UniPHY IP内核，那么Altera建议对PLL参考时钟使用专
用的 PLL 输入管脚。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–31
图 7-20 显示 Arria II 器件的 DQS 相移电路。输入参考时钟进入 DLL 到多达 16 个延迟
单元的链中。相位比较器将来自延迟链模块端的信号和输入参考时钟作比较。然后发
出 upndn 信号到格雷码计数器。这个信号增加或者减少一个 6 位延迟设置 (DQS 延迟设
置 )，将通过延迟单元链增加或者减少的延迟，带进输入参考时钟和相位中来自延迟单
元链的信号。
图 7-20. Arria II 器件的 DQS 相移电路的简化结构图 (1)
addnsub
Phase offset settings
from the logic array
( offset [5:0] )
6
offsetdelayctrlout [5:0]
DLL
offsetdelayctrlin [5:0]
aload
Input Reference
Clock (2)
Phase
Comparator
6
(offsetctrlout [5:0])
DLL0 phase offset
settings to top and right
side, DLL1 phase offset
settings to bottom side of
the device (3)
(dll_offset_ctrl_a)
addnsub
Phase offset settings
from the logic array ( offset [5:0] )
upndnin
clk
Phase
Offset
Control
A
upndninclkena
Up/Down
Counter
6
Phase
Offset
Control
B
offsetdelayctrlout [5:0]
offsetdelayctrlin [5:0]
6
Delay Chains
delayctrlout [5:0]
6
6
6
(dll_offset_ctrl_b)
(offsetctrlout [5:0])
DLL0 phase offset
settings to bottom side,
DLL1 phase offset settings
to right and top side of the
device (3)
DQS Delay
Settings (4)
dqsupdate
图 7-20 注释：
(1) 所有 DQS 相移电路的特性是都可以访问 Quartus II 软件中的 UniPHY IP 内核和 ALTMEMPHY 宏功能。
(2) DQS 相移电路的输入参考时钟可以来自一个 PLL 输出时钟或一个输入时钟管脚。对于确切的 PLL 和输入时钟管脚，请参考表 7-6
和表 7-10。
(3) 相位偏移设置仅可以去到 DQS 逻辑模块。
(4) DQS 延迟设置可以去到逻辑阵列和 DQS 逻辑模块。
可以从逻辑阵列或者一个用户 I/O 管脚中复位 DLL。每次复位 DLL，在能够采集适当的
数据之前，必须为 DLL 的锁定等待 1,280 个时钟周期。
根据 DLL 的频率模式，DLL 可以移位输入的信号 0°、22.5°、30°、36°、45°、
60°、67.5°、72°、90°、108°、120°、135°、144°、180° 或者 240°。移位
的 DQS 信号之后作为 DQ IOE 输入寄存器的时钟使用。
所有的 DQS/CQ 和 CQn 管脚，参考相同的 DLL，可以有它们自身不同度数的输入信号相
移，但是全部必须参考一个特定的频率。例如，可以在 DQS1T 上有一个 90° 的相移，
在 DQS2T 上有一个 60° 的相移，参考一个 200-MHz 的时钟。并非支持所有的相移组
合。DQS 管脚上的相移参考相同的 DLL，此相移必须全部是 22.5°( 最高 90°)、30°(
最高 120°)、36°( 最高 144°)、45°( 最高 180°) 或者 60°( 最高 240°) 的倍数。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–32
Arria II GX DLL 有七种不同的频率模式，而 Arria II GZ DLL 有八种不同的频率模
式，如表 7-10 所示。每种频率模式提供不同的相移选择。在频率模式 0、1、2 和 3
中，6 位 DQS 延迟设置随着 PVT 变化而变化，来实现相移延迟。在频率模式 4、5、6 和
7 中，仅有 5 位 DQS 延迟设置随着 PVT 变化而变化，来实现相移延迟； DQS 延迟设置的
MSB 被设为 0。
表 7-10. Arria II 器件的 DLL 频率模式
频率模式
可用相移
延迟链的数量
0
22.5, 45, 67.5, 90
16
1
30, 60, 90, 120
12
2
36, 72, 108, 144
10
3
45, 90, 135, 180
8
4
30, 60, 90, 120
12
5
36, 72, 108, 144
10
6
45, 90, 135, 180
8
7 (1)
60, 120, 180, 240
6
表 7-10 注释：
(1) 频率模式 7 仅对 Arria II GZ 器件有效。
f 对于每种模式的频率范围，请参考 Device Datasheet for Arria II Devices。
在一个 0° 的相移中，DQS/CQ 信号旁路 DLL 和 DQS 逻辑模块。Quartus II 软件自动设
置 DQ 输入延迟链，这样，当实现 0° 相移时，可以忽略 DQ IOE 寄存器中 DQ 和 DQS/CQ
管脚之间的延时差。可以将 DQS 延迟设置连接到 DQS 逻辑模块和逻辑阵列。
移位的 DQS/CQ 信号进入 DQS 总线，为 DQ 管脚的 IOE 输入寄存器提供时钟。如果不使
用 IOE 重同步寄存器，那么此信号也可以通过逻辑阵列资源来实现重同步。移位的 CQn
信号能够进入 DQ IOE 中的负边沿 (negative-edge) 输入寄存器或者逻辑阵列中 ，并
且它仅用于 QDR II+/QDR II SRAM 接口。
相位偏移控制
每个 DLL 有两个相位偏移模块，可以提供两个单独的具有独立偏移的 DQS 延迟设置；
在 Arria II GX 器件中，一个偏移顺时钟方向地绕着芯片走一半，而另一个则逆时钟
方向地绕着芯片走另一半，而在 Arria II GZ 器件中，一个用于顶端和底部的 I/O
bank，而一个用于左侧和右侧的 I/O bank。即使您有独立的相位偏移控制，相同 DLL
的接口的频率必须相同。利用相位偏移控制模块，对输入信号进行较小的移位，利用
DQS 相移电路，对信号进行较大的移位。例如，如果 DLL 仅提供 30° 相移的倍数，但
您的接口在 DQS 信号上必须要有一个 67.5° 相移，那么可以使用 DQS 逻辑模块上的两
个延迟链来提供一个 60° 相移，并使用相位偏移控制功能来实现另外的 7.5° 相移。
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第 7 章：Arria II 器件中的外部存储器接口
Arria II 外部存储器接口功能
7–33
您可以使用一个静态相位偏移或者一个动态相位偏移来实现其它的相移。可用的其它
相移通过 2s 来实现：对于频率模式 0、1、2 和 3 的设置，在 –64 至 +63 之间的格雷
码进行补码和对于频率模式 4、5、6 和 7 的设置，在 –32 至 +31 之间的格雷码进行补
码。一个其它的位表明设置是否具有正向或负向值。此设置是线状的，并且每个相位
偏移设置添加一个延迟数。
f 要了解关于指定的相移设置的详细信息，请参考 Device Datasheet for Arria II
Devices。
DQS 相移是 DLL 延迟设置的总和，用户所选的相位偏移设置在频率模式 0、1、2 和 3 中
的顶端设置是 64，而在频率模式 4、5、6 和 7 中的顶端设置是 32。因此，实际的物理
偏移设置范围是 64 或者 32 减去 DLL 中的 DQS 延迟设置。
1
使用这一功能，可以监控 DQS 延迟设置，来计算系统中可以添加或减少的偏移数量。由
DLL 输出的 DQS 延迟设置也是格雷码。
例如，如果 DLL 确定 28 个 DQS 延迟设置需要在 DLL 频率模式 1 中完成一个 30° 相移，
那么您可以减去最多 28 个相位偏移设置，并添加最多 35 个相位偏移设置，以达到最
佳的延迟所需。然而，如果 28 个相同的 DQS 延迟设置需要在 DLL 频率模式 4 中完成一
个 30° 相移，那么减去最多 28 个相位偏移设置，但在 DQS 延迟设置到达最大化设置
之前，仅添加最多 3 个相位偏移，这是由于 DLL 频率模式 4 仅使用 5 位 DLL 延迟设置。
f 要了解关于每个步骤的值的详细信息，请参考 Device Datasheet for
Arria II Devices。
当使用静态相位偏移时，在 ALTMEMPHY 宏功能中指定相位偏移数量作为正数的加法或
者负数的减法。也可以有一个始终从 DLL 相移中添加，减去，或者既添加又减去的动
态相位偏移。当始终添加或减去时，可以动态地将相位偏移数量输入到
dll_offset[5..0] 端口。当同时动态地添加和减去时，可以控制除了
dll_offset[5..0] 信号之外的 ddnsub 信号。
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Arria II 外部存储器接口功能
7–34
DQS 逻辑模块
每个 DQS/CQ 和 CQn 管脚连接到一个单独的 DQS 逻辑模块，由 DQS 延迟链、更新使能电
路和 DQS 后同步电路组成 ( 参考图 7-21)。
图 7-21. Arria II 器件的 DQS 逻辑模块
dqsenable (2)
DQS Enable
DQS Delay Chain
PRE
Q
D
dqsin
dqsbusout
Bypass
DQS bus
DQS/CQ or
CQn Pin
dqsin
<phase_setting>
6
6
0
1
6
offsetctrlin [5:0]
6
Phase offset
0
settings from
DQS phase-shift
1
circuitry
DQS delay
settings from the
DQS phase-shift
circuitry
0
1
6
6
6
<dqs_ctrl_latches_enable>
DQS Enable Control
D
Q
D
Q
dqsupdateen
<dqs_offsetctrl_enable>
6
Update
Enable
Circuitry
Postamble
Enable
Resynchronization
Clock
dqsenablein
D
Q
clk
0
dqsenableout
1
delayctrlin [5:0]
Input Reference
Clock (1)
D
Q
<delay_dqs_enable_by_half_cycle>
图 7-21 注释：
(1) DQS 相移电路的输入参考时钟可以来自一个 PLL 输出时钟或一个输入时钟管脚。对于确切的 PLL 和输入时钟管脚，请参考第 7-28
页表 7-6 和第 7-32 页表 7-10。
(2) qsenable 信号也可以来自 Arria II GX FPGA 架构。
DQS 延迟链
DQS 延迟链由一组变化的延迟单元组成，以允许 DQS/CQ 和 CQn 的进出信号可以被移位
到 DQS 相移电路或逻辑阵列移位指定的数量。在 DQS 延迟链中有四个延迟单元；第一
条延迟链最靠近 DQS/CQ 或者 CQn 管脚，可以被 DQS 延迟设置，或 DQS 延迟设置和相位
偏移设置的总和移位。所需延迟设置的数量是透明的，因为当选择操作的频率时，
ALTMEMPHY 宏功能和 UniPHY IP 内核会自动设置。DQS 延迟设置可以来自 I/O bank 的
任何一端或者逻辑阵列上的 DQS 相移电路。
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Arria II 外部存储器接口功能
7–35
DQS 逻辑模块中的延迟单元与 DLL 中的延迟单元具有相同的特征。当 DLL 不用于控制
DQS 延迟链时，可以输入自定义 6 位或 5 位的格雷码设置到 dqs_delayctrlin[5..0]
信号，这个信号在 ALTMEMPHY 宏功能和 UniPHY IP 内核中。这些设置控制 1、2、3 或
DQS 延迟链中的 4 的所有延迟单元。ALTMEMPHY 宏功能和 UniPHY IP 内核也可以动态地
选择系统所需的 DQS 延迟链的数量。延迟的数量等于延迟单元固有的延迟和延迟步骤
的数量及延迟步骤的值的结果的总和。
您也可以旁路 DQS 延迟链 , 实现 0° 相移。
更新使能电路
DQS 延迟设置和相位偏移设置在进入 DQS 延迟链之前都经过一个寄存器。这个寄存器由
更新使能电路控制，以实现 DQS 延迟设置位中的任何更改有足够的时间到达所有延迟
单元。这使它们能够在同一时间进行调整。更新使能电路使能寄存器，来实现对于 DQS
延迟设置有足够的时间，在下一个更改出现之前，从 DQS 相位电路或内核逻辑到所有
DQS 逻辑模块。它使用输入参考时钟或内核中的一个用户时钟，来生成更新使能输出。
ALTMEMPHY 宏功能和 UniPHY IP 内核在默认情况下使用这个电路。图 7-22 显示了一个
更新使能电路输出的波形例子。
图 7-22. DQS 更新使能波形
DLL Counter Update
(Every 8 cycles)
DLL Counter Update
(Every 8 cycles)
System Clock
DQS Delay Settings
(Updated every 8 cycles)
6 bit
Update Enable
Circuitry Output
DQS 后同步电路
对于使用双向读取选通的外部存储器接口，例如在 DDR3、DDR2 和 DDR SDRAM 中，DQS
信号在进入或来自高阻抗状态之前处于低电平。低 DQS 中的状态，在高阻抗状态之后，
称为前同步 (preamble) ；低 DQS 中的状态，在它返回高阻抗状态之前，称为后同步
(postamble)。在 DDR3、DDR2 和 DDR SDRAM 中的读取和写入操作都有前同步和后同步
规格。如果在一个读取后同步时序的最后的 DQS 线上有噪声，那么 DQS 后同步电路确
保数据没有丢失。
Arria II 器件有可以控制的专用后同步寄存器，促使移位的 DQS 信号为读取操作最后
的 DQ 输入寄存器的提供时钟。这样确保了在读取后同步时序的最后，DQS 输入信号上
的任何故障，不会影响 DQ IOE 寄存器。
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Arria II 外部存储器接口功能
7–36
除了专用后同步寄存器，Arria II GZ 器件还有一个半数据速率 (HDR) 模块在后同步使
能电路的内部。假如控制器以 I/O 频率的一半运行，那么使用这些寄存器。
使用 HDR 模块作为后同步使能电路模块中的第一阶段的采集寄存器是可选的。HDR 模块
由半速率重同步时钟驱动，此时钟是 I/O 时钟分频器电路的输出 ( 显示在第 7-39 页
图 7-26 中 )。
在后同步寄存器输出之后有一个 AND 门，用于避免在非连续的读取突发上的以往读取
突发的后同步故障。这一方案允许对于 dqsenable 置位半个时钟周期的延迟和对于
dqsenable 撤销的零延迟，显示在图 7-23 中。
图 7-23. 避免在非连续的读取突发波形上的故障
Postamble glitch
Postamble
Preamble
DQS
Postamble Enable
dqsenable
Delayed by
1/2T logic
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Arria II 外部存储器接口功能
7–37
Arria II GZ 动态片上匹配控制
图 7-24 显示了动态 OCT 控制模块。这个模块包括在读取期间动态地打开片上并行匹配
(RT OCT) 所需的所有寄存器，并在写入期间关闭 RT OCT。
f 要了解关于动态 OCT 控制模块的详细信息，请参考 I/O Features in Arria II Devices
章节。
图 7-24. Arria II GZ 器件的动态 OCT 控制模块
OCT Enable
OCT Control
2
OCT
Half-Rate Clock
DFF
DFF
Resynchronization
HDR
Registers
Block
Write Clock (1)
OCT Control Path
图 7-24 注释：
(1) 写入时钟来自 PLL。
I/O 单元寄存器
IOE 寄存器扩展实现源同步系统具有快速的寄存器至寄存器的传输和重同步。在
Arria II GX 器件中，顶端和底部以及右侧的 IOE 具有相同的功能。右侧的 IOE 具有额
外的功能来支持 LVDS 的数据传输。在 Arria II GZ 器件中，顶端和底部以及左侧和右
侧的 IOE 具有相同的功能。左侧和右侧的 IOE 具有额外的功能来支持 LVDS 的数据传
输。
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Arria II 外部存储器接口功能
7–38
图 7-25 显示了在 Arria II GX 输入路径中的寄存器。这个输入路径由 DDR 输入寄存器
和重同步寄存器组成。可以旁路每个模块的输入路径。
图 7-25. Arria II GX 器件的 IOE 输入寄存器 (1)
Synchronization Registers
Double Data Rate Input Registers
DQ
datain
D
To Core (rdata0)
regouthi
Q
D
Q
DFF
DFF
Input Reg A I
To Core (rdata1)
D
Q
DFF
Input Reg B
Differential
Input
DQS (2), (4)
Buffer
neg_reg_out
D
regoutlo
Q
Input Reg C
Q
DFF
DFF
I
D
I
DQSn
1
CQn (3)
0
Resynchronization
Clock
(resync_clk_2x)
(3)
图 7-25 注释：
(1) 可以在这个路径中旁路每个寄存器模块。
(2) 输入时钟可以来自 DQS 逻辑模块 ( 不论后同步电路是否旁路 ) 或者全局时钟线。
(3) 这个输入时钟来自 CQn 逻辑模块。
(4) 除了 QDR II+/QDR II SRAM 接口以外，对于 DDR 接口，DQS 信号必须要反转。如果使用 Altera 外部存储器接口 IP，那么这个反转
会自动完成。
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Arria II 外部存储器接口功能
7–39
图 7-26 显示了在 Arria II GZ 输入路径中的寄存器。这个输入路径由 DDR 输入寄存
器、重同步寄存器和 HDR 模块组成。可以旁路每个模块的输入路径。
图 7-26. Arria II GZ 器件的 IOE 输入寄存器 (1)
Double Data Rate Input Registers
DQ
Q
D
DFF
Input Reg AI
D
DQS/CQ (3), (9)
Differential
Input
Buffer
Q
neg_reg_out
DFF
Input Reg B I
D
Q
DFF
Input Reg CI
Half Data Rate Registers
DQSn (9)
CQn (4)
0
D
0
1
directin
Alignment and Synchronization Registers
dataout
datain [0]
D
1
Q
To Core
dataout[2] (7)
DFF
Q
DFF
D
Q
D
Q
dataoutbypass
(8)
To Core
dataout [0] (7)
DFF
DFF
<bypass_output_register>(10)
0
D
1
Q
To Core
dataout [3] (7)
datain [1]
DFF
dataout
D
Resynchronization Clock
(resync_clk_2×) (5)
Q
(2)
D
DFF
Q
D
DFF
I/O Clock
Divider (6)
Q
To Core
dataout [1] (7)
DFF
to core (7)
Half-Rate Resynchronization Clock (resync_clk_1×)
图 7-26 注释：
(1) 可以在这个路径中旁路每个寄存器模块。
(2) 这个是 0 相位重同步时钟。
(3) 输入时钟可以来自 DQS 逻辑模块 ( 不论后同步电路是否旁路 ) 或者 GCLK 线。
(4) 这个输入时钟来自 CQn 逻辑模块。
(5) 这个重同步时钟来自一个 PLL 直到时钟网络 (resync_ck_2×)。
(6) I/O 时钟分频器位于相邻的 DQS 逻辑模块。除了 PLL 之外，I/O 时钟分频器也可以由 DQS 总线或 CQn 总线提供。
(7) 半速率数据和时钟信号连接 FPGA 内核中的双端口 RAM。
(8) 在配置之后，可以动态地到更改 dataoutbypass 信号，来选择 directin 输入或半数据速率寄存器的输出以驱动 dataout。
(9) 对于 DDR、DDR2 和 DDR3 接口，DQS 和 DQSn 信号必须要反转。当使用 Altera 的存储器接口 IP 时，DQS 和 DQSn 信号将自动反转。
(10)bypass_output_register 选项允许选择第二个多路复用器上的输出或者第四个对齐 / 同步寄存器上的输出以驱动 dataout。
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7–40
在 DDR 输入寄存器模块中有三个寄存器。两个寄存器在正边沿和负边沿的时钟中采集
数据，而第三个寄存器对齐所采集的数据。对于正边沿和负边沿，可选择使用相同时
钟，或者两个互补时钟 (DQS/CQ 用于正边沿寄存器，DQSn/CQn 用于负边沿寄存器 )。
对齐所采集的数据的第三个寄存器使用与正边沿寄存器相同的时钟。
在 Arria II GX 器件中，重同步寄存器重同步数据到重同步时钟域。这些寄存器由 PLL
生成的重同步时钟来驱动。重同步寄存器的输出直接到内核。
在 Arria II GZ 器件中，重同步寄存器重同步数据到系统时钟域。这些寄存器由 PLL
生成的重同步时钟来驱动。重同步寄存器输出可直接到内核或 HDR 模块，由分离的重
同步时钟来驱动。
图 7-27 显示了 Arria II GX 输入和输出使能路径中的寄存器。这个器件可以旁路每个
模块的输出和输出使能路径。
图 7-27. Arria II GX 器件的 IOE 输出和输出使能路径寄存器 (1)
Double Data Rate Output-Enable Registers
OE
From core
D
Q
DFF
OE Reg A OE
OR2
dataout
D
Q
DFF
OE Reg B OE
Double Data Rate Output Registers
datahi
From core
D
Q
TRI
DFF
Output Reg Ao
datainlo
From core
D
1
0
DQ or DQS
dataout
Q
DFF
Output Reg Bo
Write
Clock (2)
图 7-27 注释：
(1) 可以旁路输出和输出使能路径的每个寄存器模块。
(2) 写入时钟来自 PLL。DQ 写入时钟和 DQS 写入时钟之间有 90° 偏移。
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7–41
在 Arria II GX 器件中，输出路径是为了从 FPGA 内核布线组合或者寄存单数据速率
(SDR) 输出路径和 DDR 输出路径。
输出使能中路径具有一个和输出路径相似的结构。可在 SDR 应用中含有一个组合或者
寄存输出。
图 7-28 显示了在 Arria II GZ 输出和输出使能路径中的寄存器。这个路径分成 HDR 模
块、重同步寄存器，以及输出和输出使能寄存器。该器件可以旁路每个模块的输出和
输出使能路径。
图 7-28. Arria II GZ 器件的 IOE 输出和输出使能路径寄存器 (1)
Half Data Rate to Single Data Rate
Output-Enable Registers
From Core (2)
DFF
From Core (2)
Double Data Rate
Output-Enable Registers
D Q
D Q
DFF
0
1
D
D Q
DFF
OE Reg A OE
Q
DFF
OR2
1
0
D Q
Half Data Rate to Single Data Rate
Output Registers
From Core
(wdata2) (2)
D
Q
DFF
From Core
(wdata0) (2)
D
Q
DFF
From Core
(wdata3) (2)
D
D
Double Data Rate
Output Registers
0
1
D
D Q
DFF
Output Reg Ao
Q
DFF
Q
DFF
1
0
TRI
DQ or DQS
D Q
DFF
Output Reg Bo
Q
0
1
DFF
From Core
(wdata1) (2)
DFF
OE Reg B OE
D
Q
DFF
Half-Rate Clock (3)
Write
Clock (4)
图 7-28 注释：
(1) 可以旁路输出和输出使能路径的每个寄存器模块。
(2) 来自 FPGA 内核的数据是半速率模式中存储器接口时钟频率的一半频率。
(3) 半速率时钟来自 PLL。
(4) 写入时钟来自 PLL。DQ 写入时钟和 DQS 写入时钟之间有 90° 偏移。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
文档修订历史
7–42
在 Arria II GZ 器件中，输出路径是为了从 FPGA 内核布线组合或者寄存 SDR 输出路径
和全速率或者半速率 DDR 输出路径。半速率数据使用 HDR 模块转换到全速率，由 PLL
中的半速率时钟驱动。
输出使能路径具有一个和输出路径相似的结构。可在 SDR 应用中含有一个组合或者寄
存输出，并且在 DDR 运用中可使用半速率或者全速率操作。同样，输出使能路径的重
同步寄存器具有一个和输出使能寄存器相似的结构，确保输出使能路径通过与输出路
径相同的延迟和延时。
文档修订历史
表 7-11 显示了本文档的修订历史。
表 7-11. 文档修订历史
日期
2011 年 6 月
2010 年 12 月
(1/2)
版本
4.1
4.0
修订内容
■
更新了表 7-3。
■
更新了图 7-11、图 7-12、图 7-13、图 7-14 和图 7-15。
■
少许的文本编辑。
■
针对 Quartus II 软件版本 10.1 的发布进行的更新。
■
添加了 Arria II GZ 器件的封装信息。
■
添加了图 7–2、图 7–10、图 7–11、图 7–12、图 7–13、图 7–14、图 7–15、图
7–17、图 7–19、图 7–24、图 7–26 和图 7–26。
■
添加了表 7–1、表 7–3、表 7–4、表 7–5、表 7–3、表 7–4、表 7–6、表 7–7、
表 7–8 和表 7–9。
■
更新了表 7–10。
■
添加了“使用DQ/DQS组(用于Arria II GZ器件的存储器接口)中的RUP和RDN管脚
” 和 “Arria II GZ 动态片上匹配控制 ” 部分。
■
少许的文本编辑。
针对 Arria II GX v10.0 的发布进行的更新：
2010 年 7 月
■
通过添加参考到外部存储器接口手册卷 2 中的 Section I. Device and Pin
Planning，更新了 “ 支持 Arria II 存储接口管脚 ” 章节，并删除 “ 表 7–1：
存储器接口管脚利用率 ”。
■
更新 DLL 编号以便和 Quartus II 软件相匹配。
■
少许的文本编辑。
3.0
针对 Arria II GX v9.1 的发布进行的更新：
2009 年 11 月
■
更新了表 7–1、表 7–2 和表 7–5。
■
更新了图 7–1、图 7–2、图 7–3、图 7–11、图 7–12、图 7–13、图 7–15 和图
7–16。
■
更新了 “Arria II GX 外部存储器接口功能 ” 部分。
■
添加了新的“ 在x36 QDR II+/QDR II SRAM接口中结合x16/x18 DQ/DQS组 ”部
分。
■
少许的文本编辑。
2.0
Arria II 器件手册卷 1：器件接口与集成
Altera 公司 2011 年 6 月
第 7 章：Arria II 器件中的外部存储器接口
文档修订历史
表 7-11. 文档修订历史
日期
2009 年 6 月
(2/2)
版本
1.2
7–43
修订内容
■
添加了表 7–2。
■
更新了表 7–1、表 7–3 和表 7–5。
■
更新了图 7–1、图 7–3、图 7–4、图 7–5、图 7–6、图 7–7、图 7–8、图 7–9 和
图 7–11。
■
更新了 “ 引言 ” 和 “DLL” 部分。
2009 年 2 月
1.1
更新了表 7–1 和表 7–2。
2009 年 2 月
1.0
首次发布。
Altera 公司 2011 年 6 月 Arria II 器件手册卷 1：器件接口与集成
7–44
Arria II 器件手册卷 1：器件接口与集成
第 7 章：Arria II 器件中的外部存储器接口
文档修订历史
Altera 公司 2011 年 6 月

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