AKM AK4627VQ 仕様

[AK4627]
AK4627
High Performance Multi-channel Audio CODEC
概
要
AK4627は4ch ADCと6ch DACを内蔵する24bit CODECです。ADCにはエンハンスト・デュアルビット
方式を採用、DACにはアドバンスト・マルチビット方式を採用しています。AK4627のADCはシングル
エンド入力、差動入力の両方に対応しており、ホームシアターシステムやカーオーディオサラウンドシ
ステムなど幅広いアプリケーションに適用できます。48ピンLQFPパッケージに実装され、基板スペー
スを削減します。
特
長
† 4ch 24bit ADC
- 64倍オーバサンプリング
- サンプリング周波数: 最大96kHz
- 直線位相ディジタルフィルタ内蔵
- シングルエンド/ 差動入力対応
- S/(N+D): 92dB (シングルエンド入力、差動入力)
- ダイナミックレンジ, S/N: 102dB (シングルエンド入力)、103dB (差動入力)
- オフセットキャンセル用ディジタルHPF
- I/Fフォーマット: 前詰め, I2S, TDM
† 6ch 24bit DAC
- 128倍オーバサンプリング
- サンプリング周波数: 最大192kHz
- 24ビット8倍ディジタルフィルタ
- シングルエンド出力
- S/(N+D): 90dB
- ダイナミックレンジ, S/N: 106dB
- I/Fフォーマット: 前詰め, 後詰め(20bit,24bit), I2S, TDM
- チャネル独立ディジタルボリューム内蔵 (128レベル, 0.5dBステップ)
- ソフトミュート
- ディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz対応)
- ゼロ検出機能
† 強ジッタ耐力
† TTLレベルディジタルI/F
† シリアルµP I/F: 3線シリアル, I2Cバス
† マスタクロック: 256fs, 384fs, 512fs (fs=32kHz ∼ 48kHz)
128fs, 192fs, 256fs (fs=64kHz ∼ 96kHz)
128fs (fs=120kHz~ 192kHz)
† 電源電圧: 4.5 ∼ 5.5V
† 出力バッファ用電源: 2.7 ∼ 5.5V
† 小型パッケージ: 48ピンLQFP
MS1278-J-02
2012/03
-1-
[AK4627]
■ ブロック図
LIN1+/LIN1
LIN1-
ADC
HPF
RIN1+/RIN1
RIN1-
ADC
HPF
LIN2+/LIN2
LIN2-
ADC
HPF
RIN2+/RIN2
RIN2-
ADC
HPF
Audio
I/F
SDTO1
SDTO1
SDTO2
SDTO2
MCLK
MCLK
LRCK
BICK
LRCK
BICK
LOUT1
LPF
DAC
DATT
ROUT1
LPF
DAC
DATT
LOUT2
LPF
DAC
DATT
ROUT2
LPF
DAC
DATT
LOUT3
LPF
DAC
DATT
ROUT3
LPF
DAC
DATT
SDIN1
SDIN2
SDIN3
SDTI1
SDTI2
SDTI3
AK4627
ブロック図
MS1278-J-02
2012/03
-2-
[AK4627]
■ オーダリングガイド
-40 ∼ +105°C
評価ボード
AK4627VQ
AKD4627
48pin LQFP(0.5mm pitch)
LOUT2
ROUT3
LOUT3
27
26
25
LOUT1
ROUT2
28
VCOM
31
ROUT1
VREFH
32
29
AVDD
33
30
VSS2
34
DZF1
35
36
DZF2
■ ピン配置
RIN2-
37
24
TST5
RIN2+/RIN2
38
23
TST4
LIN 2-
39
22
TST2
LIN 2+/LIN2
40
21
I2C/TST6
RIN1-
41
20
D FS0
RIN 1+/RIN1
42
19
TS T3
LIN1-
43
18
SDTI3
17
SD TI2
AK4627
Top V iew
8
9
10
11
12
VSS1
TDM0/SDA/CDTI
DIF1/SCL/CCLK
DIF0/CSN
PDN
MC LK
7
13
DVDD
48
6
SMUTE
TVDD
B ICK
5
14
SDTO2
47
4
DZFE
SDTO1
LRCK
3
SD TI1
15
PS
16
46
2
45
SGL
CAD1
TST1
1
44
CAD0
LIN1+/LIN1
MS1278-J-02
2012/03
-3-
[AK4627]
ピン／機能
No.
1
2
3
4
5
6
7
8
9
Pin Name
CAD0
CAD1
PS
SDTO1
SDTO2
TVDD
DVDD
VSS1
TDM0
I/O
I
I
I
O
O
I
SDA/CDTI
I/O
10
DIF1
SCL/CCLK
I
I
11
DIF0
CSN
I
I
PDN
I
MCLK
BICK
LRCK
SDTI1
SDTI2
SDTI3
TST3
I
I
I
I
I
I
I
DFS0
I
I2C
I
TST6
I
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
TST2
TST4
TST5
LOUT3
ROUT3
LOUT2
ROUT2
LOUT1
ROUT1
O
O
O
O
O
O
Function
Chip Address 0 Pin
Chip Address 1 Pin
Parallel/Serial Select Pin
“L”: Serial control mode, “H”: Parallel control mode
ADC1 Audio Serial Data Output Pin
ADC2 Audio Serial Data Output Pin
Output Buffer Power Supply Pin, 2.7V∼5.5V
Digital Power Supply Pin, 4.5V∼5.5V
Digital Ground Pin, 0V
TDM I/F Format Mode Pin in parallel control mode
“L”: Normal mode, “H”: TDM mode
Control Data Input Pin in serial control mode
I2C pin= “L”: CDTI (3-wire Serial), I2C pin= “H”: SDA (I2C Bus)
Audio Data Interface Format 1 Pin in parallel control mode
Control Data Clock Pin in serial control mode
I2C pin= “L”: CCLK (3-wire Serial), I2C pin= “H”: SCL (I2C Bus)
Audio Data Interface Format 0 Pin in parallel control mode
Chip Select Pin in 3-wire serial control mode
This pin should be connected to DVDD at I2C bus control mode
Power-Down & Reset Pin
When “L”, the AK4627 is powered-down and the control registers are reset to default
state. If the state of the PS pin or CAD1-0 pins change, then the AK4627 must be reset
by the PDN pin.
Master Clock Input Pin
Audio Serial Data Clock Pin
Input Channel Clock Pin
DAC1 Audio Serial Data Input Pin
DAC2 Audio Serial Data Input Pin
DAC3 Audio Serial Data Input Pin
Test Pin
This pin should be connected to VSS1
Double Speed Sampling Mode Pin (Note 1)
“L”: Normal Speed, “H”: Double Speed
Control Mode Select Pin (PS pin = “L”)
“L”: 3-wire Serial, “H”: I2C Bus
Test Pin (PS pin = “H”)
This pin should be connected to VSS1
Test Pin
This pin should be connected to VSS1.
Test Pin
This pin should be open.
Test Pin
This pin should be open.
DAC3 Lch Analog Output Pin
DAC3 Rch Analog Output Pin
DAC2 Lch Analog Output Pin
DAC2 Rch Analog Output Pin
DAC1 Lch Analog Output Pin
DAC1 Rch Analog Output Pin
MS1278-J-02
2012/03
-4-
[AK4627]
No.
Pin Name
VCOM
I/O
O
Function
Common Voltage Output Pin, AVDD/2
31
Large external capacitor around 2.2μF is used to reduce power-supply noise.
32 VREFH
I
Positive Voltage Reference Input Pin, AVDD
33 AVDD
Analog Power Supply Pin, 4.5V∼5.5V
34 VSS2
Analog Ground Pin, 0V
35 DZF1
O
Zero Input Detect 1 Pin
(Note 2)
When the input data of the group 1 follow total 8192 LRCK cycles with “0” input data,
this pin goes to “H”. And when RSTN bit is “0”, PWDAN pin is “L”, this pin goes to
“H”. It always is in “L” when the PS pin is “H”.
36 DZF2
O
Zero Input Detect 2 Pin
(Note 2)
When the input data of the group 1 follow total 8192 LRCK cycles with “0” input data,
this pin goes to “H”. And when RSTN bit is “0”, PWDAN pin is “L”, this pin goes to
“H”. It always is in “L” when the PS pin is “H”.
37 RIN2I
ADC2 Rch Analog Negative Input Pin (SGL pin = “L”)
38 RIN2+
I
ADC2 Rch Analog Positive Input Pin (SGL pin = “L”)
RIN2
I
ADC2 Rch Analog Input Pin (SGL pin = “H”)
39 LIN2I
ADC2 Lch Analog Negative Input Pin (SGL pin = “L”)
40 LIN2+
ADC2 Lch Analog Positive Input Pin (SGL pin = “L”)
LIN2
I
ADC2 Lch Analog Input Pin (SGL pin = “H”)
41 RIN1I
ADC1 Rch Analog Negative Input Pin (SGL pin = “L”)
RIN1+
I
ADC1 Rch Analog Positive Input Pin (SGL pin = “L”)
42
RIN1
I
ADC1 Rch Analog Input Pin (SGL pin = “H”)
43 LIN1I
ADC1 Lch Analog Negative Input Pin (SGL pin = “L”)
44 LIN1+
I
ADC1 Lch Analog Positive Input Pin (SGL pin = “L”)
LIN1
I
ADC1 Lch Analog Input Pin (SGL pin = “H”)
45 TST1
I
Test Pin
This pin should be connected to VSS1.
46 SGL
I
Single-ended Input Mode Select Pin.
“L”: ADC Differential Input Mode
“H”: ADC Single-ended Input Mode
47 DZFE
I
Zero Input Detect Enable Pin
“L”: mode 7 (disable) at parallel mode,
zero detect mode is selectable by DZFM3-0 bits at serial mode
“H”: mode 0 (DZF1 is AND of all six channels)
48 SMUTE
I
Soft Mute Pin (Note 1)
When this pin goes to “H”, soft mute cycle is initialized.
When returning to “L”, the output mute releases.
Note 1. PS pin= “L”の時、SMUTE, DFS0 pinはレジスタとORが取られます。
Note 2. PS pin= “L”かつDZFE = “L”の時、各ラインアウトのゼロ検出結果を反映する出力ピン(DZF1/2 pin)は
DZFM3-0 bitで選択できます。(Table 11)
Note 3. プルダウンピン以外の全てのディジタル入力ピンはフローティングにしないで下さい。
MS1278-J-02
2012/03
-5-
[AK4627]
絶対最大定格
(VSS1=VSS2=0V; Note 4)
Parameter
Symbol
Power Supplies
Analog
AVDD
Digital
DVDD
Output buffer
TVDD
Input Current (any pins except for supplies)
IIN
Analog Input Voltage
VINA
Digital Input Voltage
VIND
Ambient Temperature (power applied) (Note 6)
Ta
Storage Temperature
Tstg
Note 4. 電圧はすべてグランドに対する値です。
Note 5. VSS1とVSS2はアナロググランドに接続して下さい。
Note 6. 実装されるプリント基板の配線密度100%以上の場合です。
注意:
min
-0.3
-0.3
-0.3
-0.3
-0.3
-40
-65
max
6.0
6.0
6.0
±10
AVDD+0.3
DVDD+0.3
105
150
Unit
V
V
V
mA
V
V
°C
°C
この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS1=VSS2=0V; Note 4)
Parameter
Symbol
min
typ
max
Unit
Analog
Power Supplies
AVDD
4.5
5.0
5.5
V
Digital
(Note 7)
DVDD
4.5
5.0
5.5
V
Output buffer
TVDD
2.7
5.0
5.5
V
Note 4. 電圧はすべてグランドに対する値です。
Note 7. AVDD, DVDD, TVDDの立ち上げシーケンスを考える必要はありません。I2Cバスと接続して使う場合、
周辺デバイスが電源ONの状態でAK4627のみをOFFにしないでください。
注意:
本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS1278-J-02
2012/03
-6-
[AK4627]
アナログ特性
(Ta=25°C; AVDD=DVDD=TVDD=5V; VSS2=VSS1=0V; VREFH=AVDD; fs=48kHz; BICK=64fs;
Signal Frequency=1kHz; 24bit Data; Measurement Frequency=20Hz∼20kHz at 48kHz, 20Hz~40kHz at fs=96kHz,
20Hz~40kHz at fs=192kHz; unless otherwise specified)
Parameter
min
typ
max
Unit
ADC Analog Input Characteristics (Single-ended Inputs)
Resolution
24
Bits
S/(N+D)
(-0.5dBFS)
fs=48kHz
84
96
dB
fs=96kHz
92
dB
DR
(-60dBFS)
fs=48kHz, A-weighted
94
102
dB
fs=96kHz
88
99
dB
fs=96kHz, A-weighted
93
105
dB
S/N
(Note 11)
fs=48kHz, A-weighted
94
102
dB
fs=96kHz
88
99
dB
fs=96kHz, A-weighted
93
105
dB
Interchannel Isolation
90
110
dB
DC Accuracy (Single-ended Inputs)
Interchannel Gain Mismatch
0.2
0.3
dB
Gain Drift
20
ppm/°C
Input Voltage
AIN=0.68xVREFH
3.2
3.4
3.6
Vpp
fs=48kHz
10
14
kΩ
Input Resistance
fs=96kHz
11
kΩ
Power Supply Rejection
(Note 9)
50
dB
ADC Analog Input Characteristics (Differential inputs)
S/(N+D)
(-0.5dBFS)
fs=48kHz
84
96
dB
fs=96kHz
94
dB
DR
(-60dBFS)
fs=48kHz, A-weighted
95
103
dB
fs=96kHz
89
100
dB
fs=96kHz, A-weighted
94
106
dB
S/N
(Note 11)
fs=48kHz, A-weighted
95
103
dB
fs=96kHz
89
100
dB
fs=96kHz, A-weighted
94
106
dB
Interchannel Isolation
90
110
dB
DC Accuracy (Differential inputs)
Interchannel Gain Mismatch
0.2
0.3
dB
Gain Drift
20
ppm/°C
Input Voltage
AIN=0.68xVREFH (Note 8)
±3.2
±3.4
±3.6
Vpp
fs=48kHz
22
32
kΩ
Input Resistance
fs=96kHz
19
kΩ
Power Supply Rejection
(Note 9)
50
dB
Common Mode Rejection Ratio (CMRR)
(Note 10)
60
dB
MS1278-J-02
2012/03
-7-
[AK4627]
DAC Analog Output Characteristics
Resolution
24
Bits
S/(N+D)
(0dBFS)
fs=48kHz
80
98
dB
fs=96kHz
78
98
dB
fs=192kHz
98
dB
DR
(-60dBFS)
fs=48kHz, A-weighted
95
106
dB
fs=96kHz
88
100
dB
fs=96kHz, A-weighted
94
106
dB
fs=192kHz
100
dB
fs=192kHz, A-weighted
106
dB
S/N
(Note 12)
fs=48kHz, A-weighted
95
106
dB
fs=96kHz
88
100
dB
fs=96kHz, A-weighted
94
106
dB
fs=192kHz
100
dB
fs=192kHz, A-weighted
106
dB
Interchannel Isolation
90
110
dB
DC Accuracy
Interchannel Gain Mismatch
0.2
0.5
dB
Gain Drift
20
ppm/°C
Output Voltage
AOUT=0.6xVREFH
2.75
3.0
3.25
Vpp
Load Resistance
5
kΩ
Load Capacitance
25
pF
Power Supply Rejection
(Note 10)
50
dB
Note 8. (LIN+) – (LIN-) 及び(RIN+) – (RIN-)の値です。VREFHの電圧に比例します。
Note 9. VREFHを+5Vに固定して、AVDD, DVDD, TVDDに1kHz, 50mVppの正弦波を重畳した場合。
Note 10. VREFHを+5Vに固定して、LIN+(RIN+)とLIN-(RIN-)に同相でAVDD1, 2 x 1/2中心1.52Vpp, 1kHzの正弦
波を入力した場合。CMRRの測定は1.52Vpp=-7dBFSを基準としたときの減衰レベルを測定します。
Note 11. CCIR-ARMで測定した場合は98dB(@fs=48kHz)です。
Note 12. CCIR-ARMで測定した場合は102dB(@fs=48kHz)です。
Parameter
min
typ
max
Power Supplies
Power Supply Current (AVDD+DVDD+TVDD)
Normal Operation (PDN = “H”)
57
AVDD
fs=48kHz, 96kHz
86
34
fs=192kHz
51
19
DVDD+TVDD fs=48kHz
(Note 13)
29
fs=96kHz
27
40
fs=192kHz
27
40
Power-down mode (PDN = “L”)
(Note 14)
80
200
Note 13. TVDD=0.1mA(typ).
Note 14. 静止時。クロックを含む全てのディジタル入力ピンをVSS1に固定した場合の値です。
MS1278-J-02
Unit
mA
mA
mA
mA
mA
μA
2012/03
-8-
[AK4627]
フィルタ特性
(Ta=25°C; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V; fs=48kHz)
Parameter
Symbol
min
ADC Digital Filter (Decimation LPF):
Passband
(Note 15)
PB
0
±0.1dB
-0.2dB
-3.0dB
Stopband
SB
28
Passband Ripple
PR
Stopband Attenuation
SA
68
Group Delay
(Note 16)
GD
Group Delay Distortion
ΔGD
ADC Digital Filter (HPF):
Frequency Response
(Note 15) -3dB
FR
-0.1dB
DAC Digital Filter:
Passband
(Note 15) -0.1dB
PB
0
-6.0dB
Stopband
SB
26.2
Passband Ripple
PR
Stopband Attenuation
SA
54
Group Delay
(Note 16)
GD
DAC Digital Filter + Analog Filter:
FR
Frequency Response: 0 ∼ 20.0kHz
FR
40.0kHz (Note 17)
FR
80.0kHz (Note 17)
typ
max
Unit
20.0
23.0
18.9
-
16
0
kHz
kHz
kHz
kHz
dB
dB
1/fs
μs
1.0
6.5
Hz
Hz
±0.04
21.8
-
24.0
±0.02
19.2
kHz
kHz
kHz
dB
dB
1/fs
dB
±0.2
dB
±0.3
dB
±1.0
Note 15. 通過域と阻止域はfsに比例します。例えば、-0.1dBでの21.8kHzは0.454 x fsです。
Note 16. ディジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルの24ビットデー
タがADCの出力レジスタにセットされるまでの時間です。DACについては、両チャネルの20/24ビッ
トデータがDACの入力レジスタにセットされてからアナログ信号が出力されるまでの時間です。
Note 17. 40.0kHz; fs=96kHz , 80.0kHz; fs=192kHz.
DC特性
(Ta=25°C; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V)
Parameter
Symbol
High-Level Input Voltage
VIH
Low-Level Input Voltage
VIL
High-Level Output Voltage
(SDTO1-2 pins:
Iout=-100μA)
VOH
(DZF1, DZF2 pins:
Iout=-100μA)
VOH
Low-Level Output Voltage
(SDTO1-2, DZF1, DZF2 pins: Iout= 100μA)
VOL
(SDA pin:
Iout= 3mA)
VOL
Input Leakage Current
Iin
MS1278-J-02
min
2.2
-
typ
-
max
0.8
Unit
V
V
TVDD-0.5
AVDD-0.5
-
-
V
V
-
-
0.5
0.4
±10
V
V
μA
2012/03
-9-
[AK4627]
スイッチング特性
(Ta=25℃; AVDD= DVDD=4.5∼5.5V; TVDD=2.7∼5.5V; CL=20pF)
Parameter
Symbol
min
typ
max
Unit
Master Clock Timing
256fsn, 128fsd:
fCLK
8.192
12.288
MHz
Pulse Width Low
tCLKL
27
ns
Pulse Width High
tCLKH
27
ns
384fsn, 192fsd:
fCLK
12.288
18.432
MHz
Pulse Width Low
tCLKL
20
ns
Pulse Width High
tCLKH
20
ns
512fsn, 256fsd, 128fsq:
fCLK
16.384
24.576
MHz
Pulse Width Low
tCLKL
15
ns
Pulse Width High
tCLKH
15
ns
LRCK Timing
Normal mode (TDM0= “0”, TDM1= “0”)
Normal Speed Mode
fsn
32
48
kHz
Double Speed Mode
fsd
64
96
kHz
Quad Speed Mode
fsq
128
192
kHz
Duty Cycle
Duty
45
55
%
TDM256 mode (TDM0= “1”, TDM1= “0”)
LRCK frequency
fsn
32
48
kHz
“H” time
tLRH
1/256fs
ns
“L” time
tLRL
1/256fs
ns
TDM128 mode (TDM0= “1”, TDM1= “1”)
LRCK frequency
fsd
64
96
kHz
“H” time
tLRH
1/128fs
ns
“L” time
tLRL
1/128fs
ns
Audio Interface Timing
Normal mode (TDM0= “0”, TDM1= “0”)
ns
BICK Period
tBCK
81
ns
BICK Pulse Width Low
tBCKL
32
ns
Pulse Width High
tBCKH
32
ns
LRCK Edge to BICK “↑”
(Note 18)
tLRB
20
ns
BICK “↑” to LRCK Edge
(Note 18)
tBLR
20
ns
LRCK to SDTO1-2 (MSB)
tLRS
40
ns
BICK “↓” to SDTO1-2
tBSD
40
ns
SDTI1-3 Hold Time
tSDH
20
ns
SDTI1-3 Setup Time
tSDS
20
ns
TDM256 mode (TDM0= “1”, TDM1= “0”)
ns
BICK Period
tBCK
81
ns
BICK Pulse Width Low
tBCKL
32
ns
Pulse Width High
tBCKH
32
ns
LRCK Edge to BICK “↑”
(Note 18)
tLRB
20
ns
BICK “↑” to LRCK Edge
(Note 18)
tBLR
20
ns
BICK “↓” to SDTO1
tBSD
20
ns
SDTI1 Hold Time
tSDH
10
ns
SDTI1 Setup Time
tSDS
10
ns
TDM128 mode (TDM0= “1”, TDM1= “1”)
ns
BICK Period
tBCK
81
ns
BICK Pulse Width Low
tBCKL
32
ns
Pulse Width High
tBCKH
32
ns
LRCK Edge to BICK “↑”
(Note 18)
tLRB
20
ns
BICK “↑” to LRCK Edge
(Note 18)
tBLR
20
ns
BICK “↓” to SDTO1
tBSD
20
ns
SDTI1-2 Hold Time
tSDH
10
ns
SDTI1-2 Setup Time
tSDS
10
ns
Note 18. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
MS1278-J-02
2012/03
- 10 -
[AK4627]
Parameter
Symbol
min
typ
Control Interface Timing (3-wire Serial mode):
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
40
CDTI Hold Time
tCDH
40
CSN “H” Time
tCSW
150
CSN “↓” to CCLK “↑”
tCSS
50
CCLK “↑” to CSN “↑”
tCSH
50
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
fSCL
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
Clock Low Time
tLOW
1.3
Clock High Time
tHIGH
0.6
Setup Time for Repeated Start Condition
tSU:STA
0.6
SDA Hold Time from SCL Falling
(Note 19)
tHD:DAT
0
SDA Setup Time from SCL Rising
tSU:DAT
0.1
Rise Time of Both SDA and SCL Lines
tR
Fall Time of Both SDA and SCL Lines
tF
Setup Time for Stop Condition
tSU:STO
0.6
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
Capacitive load on bus
Cb
Power-down & Reset Timing
PDN Pulse Width
(Note 20)
tPD
150
PDN “↑” to SDTO1-2 valid
(Note 21)
tPDV
522
Note 19. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 20. 電源投入時はPDN pinを “L” から “H” にすることでリセットがかかります。
Note 21. PDN pinを立ち下げてからのLRCKの立ち上がりの回数です。
Note 22. I2C-busはNXP B.V.の商標です。
MS1278-J-02
max
Unit
ns
ns
ns
ns
ns
ns
ns
ns
400
1.0
0.3
50
400
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
pF
ns
1/fs
2012/03
- 11 -
[AK4627]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fsn, 1/fsd
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
クロックタイミング (TDM0 bit= “0”)
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRH
tLRL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
クロックタイミング (TDM0 bit= “1”)
MS1278-J-02
2012/03
- 12 -
[AK4627]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
50%TVDD
SDTO
tSDS
tSDH
VIH
SDTI
VIL
オーディオインタフェースタイミング (TDM0 bit= “0”)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSD
SDTO
50%TVDD
tSDS
tSDH
VIH
SDTI
VIL
オーディオインタフェースタイミング (TDM0 bit= “1”)
MS1278-J-02
2012/03
- 13 -
[AK4627]
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
WRITEコマンド入力タイミング(3線シリアルモード)
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
D3
CDTI
D2
D1
VIH
D0
VIL
WRITEデータ入力タイミング(3線シリアルモード)
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
Start
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
I2Cバスモードタイミング
tPD
VIH
PDN
VIL
tPDV
50%TVDD
SDTO
パワーダウン＆リセットタイミング
MS1278-J-02
2012/03
- 14 -
[AK4627]
動作説明
■ システムクロック
必要なクロックは、MCLK, LRCK, BICK です。MCLKとLRCKは同期する必要はありますが位相を合わせる
必要はありません。MCLK周波数を設定する方法は、DFS0 pinまたはDFS0, DFS1 bitで設定する方法 (Manual
Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の2つがあります。Manual Setting Mode
(ACKS bit= “0”: Default)では、DFS0, DFS1 bitでサンプリングスピードが設定され(Table 1)、各スピードでの
MCLK周波数は自動検出され、内部クロックは適切な周波数に自動設定されます(Table 2, Table 3, Table 4)。
Auto Setting Mode (ACKS bit = “1”) では、MCLK周波数は自動検出され(Table 5)、内部クロックは適切な周波
数に自動設定される(Table 6)ため、DFS bitの設定は不要です。
動作中にMCLKまたはLRCKが止まった場合は、AK4627は自動的にリセット状態になり、アナログ出力は
VCOM電圧(typ)を出力します。MCLKとLRCKを再入力後、リセット状態が解除され動作を再開します。電源
ON 時 は MCLKとLRCKが入力されるまでパワーダウン状態です。
DFS1
0
0
1
DFS0
0
1
0
Sampling Speed (fs)
Normal Speed Mode
32kHz~48kHz
Double Speed Mode
64kHz~96kHz
Quad Speed Mode
120kHz~192kHz
(default)
Table 1.サンプリングスピード (Manual Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920
11.2896
12.2880
MCLK (MHz)
384fs
12.2880
16.9344
18.4320
512fs
16.3840
22.5792
24.5760
BICK (MHz)
64fs
2.0480
2.8224
3.0720
Table 2. システムクロック例 (Normal Speed Mode @Manual Setting Mode)
LRCK
fs
88.2kHz
96.0kHz
128fs
11.2896
12.2880
MCLK (MHz)
192fs
16.9344
18.4320
256fs
22.5792
24.5760
BICK (MHz)
64fs
5.6448
6.1440
Table 3. システムクロック例 (Double Speed Mode @Manual Setting Mode)
(注:Double Speed Mode時 (DFS1 bit= “0”, DFS0 bit= “1”)の128fsと192fsでは、ADCは自動パワーダウンします。)
LRCK
fs
176.4kHz
192.0kHz
128fs
22.5792
24.5760
MCLK (MHz)
192fs
-
256fs
-
BICK (MHz)
64fs
11.2896
12.2880
Table 4. システムクロック例 (Quad Speed Mode @Manual Setting Mode)
(注:Quad Speed Mode時 (DFS1 bit= “1”, DFS0 bit= “0”)では、ADCは自動パワーダウンします。)
MS1278-J-02
2012/03
- 15 -
[AK4627]
MCLK
512fs
256fs
128fs
Sampling Speed
Normal
Double
Quad
Table 5. サンプリングスピード (Auto Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
22.5792
24.5760
MCLK (MHz)
256fs
22.5792
24.5760
-
512fs
16.3840
22.5792
24.5760
-
Sampling
Speed
Normal
Double
Quad
Table 6. システムクロック例 (Auto Setting Mode)
■ シングルエンド / 差動入力切り替え
AK4627はSGL pin = “L”にすると差動入力(Figure 1)、“H”にするとシングルエンド入力(Figure 2)を選択できま
す。シングルエンド入力選択時は、L/RIN1-2 pin にはL/RIN1-2 pin に入力された信号の反転が出力されるため
シングルエンド入力選択時はL/RIN1-2 pin をOpenにしてください。また、AK4627は差動入力選択時、シング
ルエンド入力選択時共にアンチエリアジングフィルタを内蔵しています。
AK4627
L/RIN+
AK4627
L/RIN
LPF
SCF
L/RIN-
LPF
SCF
LPF
L/RIN(Open)
Figure 1. 差動入力 (SGL pin = “L”)
Figure 2. シングルエンド入力 (SGL pin = “H”)
MS1278-J-02
2012/03
- 16 -
[AK4627]
■ ディエンファシスフィルタ
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15µs特性)を内蔵しています。
Double Speed Mode、Quad Speed Mode 時ディエンファシスフィルタは常にOFFです。設定はレジスタから行い、
DAC1(SDTI1), DAC2(SDTI2), DAC3(SDTI3)に対して独立に設定できます。
Mode
0
1
2
3
Sampling Speed
Normal Speed
Normal Speed
Normal Speed
Normal Speed
DEM1
0
0
1
1
DEM0
0
1
0
1
DEM
44.1kHz
OFF
48kHz
32kHz
(default)
Table 7. ディエンファシスコントロール
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ
ており、周波数応答はfsに比例します。
MS1278-J-02
2012/03
- 17 -
[AK4627]
■ オーディオインタフェースフォーマット
TDM1 bit = “0” でTDM0 pin = “L” またはTDM1-0 bits = “00” のとき、4種類のデータフォーマット(Table 8)が
DIF1-0 bitで選択できます。全モードともMSBファースト、2’sコンプリメントのデータフォーマットで、
SDTO1-2はBICKの立ち下がりで出力され、SDTI1-3はBICKの立ち上がりでラッチされます。
SDTIの入力フォーマットのうち、mode2, 3, 6, 7,10,11を16 ∼ 20ビットで使った場合はデータのないLSBには “0”
を入力して下さい。
Mode
TDM 1
TDM0
DIF1
DIF0
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
SDTO1-2
SDTI1-3
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
H/L
I
≥ 48fs
I
H/L
I
≥ 48fs
I
H/L
I
≥ 48fs
I
L/H
I
≥ 48fs
I
(default)
Table 8. オーディオデータフォーマット (通常モード)
TDM0 pinを “H”に設定すると、TDM I/Fフォーマットとなります。SDTO1 pin には全ADC(4ch)のデータが出
力されます。SDTO2 pin = “L”です。TDM256 Modeでは SDTI1 pinに全DAC(6ch)のデータを入力します。SDTI23への入力データは無視されます。BICKは256fs固定、LRCKの “H”幅、 “L”幅は1/256fs(min)です。4種類のデ
ータフォーマット(Table 9)が DIF1-0 bitで選択できます。全モードともMSBファースト、2’sコンプリメントの
データフォーマットで、SDTO1はBICKの立ち下がりで出力され、SDTI1はBICKの立ち上がりでラッチされま
す。TDMモードのとき、LOOP1-0 bitは “0”に設定して下さい。TDM128 Mode (96kHz)は TDM1で選択できま
す(Table 10)。SDTI1 pinにDAC(4ch; L1, R1, L2, R2)、SDTI2 pinにDAC(2ch; L3, R3)の全6chのデータを入力しま
す。TDM256モードを使用する場合はTDM0 pinまたはTDM0レジスタを “H”にして下さい。2倍速で使用する
場合はTDM0レジスタとTDM1レジスタを“1”にして下さい。
Mode
TDM 1
TDM0
DIF1
DIF0
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
SDTO1
SDTI1
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
↑
I
256fs
I
↑
I
256fs
I
↑
I
256fs
I
↓
I
256fs
I
Table 9. オーディオデータフォーマット (TDM256モード)
Mode
TDM 1
TDM0
DIF1
DIF0
8
1
1
0
0
9
1
1
0
1
10
1
1
1
0
11
1
1
1
1
SDTO1
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
SDTI1,
SDTI2
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
↑
I
128fs
I
↑
I
128fs
I
↑
I
128fs
I
↓
I
128fs
I
Table 10. オーディオデータフォーマット (TDM128モード)
MS1278-J-02
2012/03
- 18 -
[AK4627]
LRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
12 11 10
0
19 18
8
Don’t Care
23 22
7
1
12
11 10
Don’t Care
0
0
19 18
SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 3. Mode 0 タイミング
LRCK
0
1
2
8
9
10
24
25
31
0
1
2
8
9
10
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
16 15 14
Don’t Care
0
23 22
23:MSB, 0:LSB
23 22
8
7
1
16 15 14
Don’t Care
0
0
23 22
Lch Data
23
8
7
1
0
Rch Data
Figure 4. Mode 1 タイミング
LRCK
0
1
2
21
22
23
24
28
29
30
31
0
1
2
22
23
24
28
29
30
31
0
1
BICK(64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
23
Don’t Care
23
Rch Data
Figure 5. Mode 2 タイミング
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK(64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
Don’t Care
Rch Data
Figure 6. Mode 3 タイミング
MS1278-J-02
2012/03
- 19 -
[AK4627]
256 BICK
LRCK
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
19 18
0
19 18
0
19 18
0
19 18
23 22
0
19 18
0
19 18
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
19
Figure 7. Mode 4 タイミング
256 BICK
LRCK
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
23 22
0
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 8. Mode 5 タイミング
256 BICK
LRCK
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
23 22
0
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
23 22
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
Figure 9. Mode 6 タイミング
256 BICK
LRCK
BICK(256fs)
SDTO1(o)
SDTI1(i)
23
0
23
0
23
0
23
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23
23
23
0
23
0
L1
R1
32 BICK
32 BICK
0
0
23
23
0
23
0
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 10. Mode 7 タイミング
MS1278-J-02
2012/03
- 20 -
[AK4627]
128 BICK
LRCK
BICK(128fs)
SDTO1(o)
SDTI1(i)
SDTI2(i)
23 22
0
0
23 22
23 22
0
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
19 18
0
19 18
0
19 18
0
19 18
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
19 18
0
19 18
23 22
0
L3
R3
32 BICK
32 BICK
19
19
Figure 11. Mode 8 タイミング
128 BICK
LRCK
BICK(128fs)
SDTO1(o)
SDTI1(i)
SDTI2(i)
23 22
0
0
23 22
23 22
0
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
L3
R3
32 BICK
32 BICK
23 22
19
19
Figure 12. Mode 9 タイミング
128 BICK
LRCK
BICK(128fs)
SDTO1(o)
SDTI1(i)
SDTI2(i)
23 22
0
0
23 22
23 22
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
L3
R3
32 BICK
32 BICK
0
23 22
0
23 22
23 22
Figure 13. Mode 10 タイミング
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2012/03
- 21 -
[AK4627]
128 BICK
LRCK
BICK(128fs)
SDTO1(o)
SDTI1(i)
SDTI2(i)
23 22
0
23 22
0
L1
R1
32 BICK
32 BICK
23 22
0
23 22
0
23 22
L2
23 22
0
23 22
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
0
23 22
0
L3
R3
32 BICK
32 BICK
23
0
23
R2
32 BICK
23 22
0
23
Figure 14. Mode 11 タイミング
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- 22 -
[AK4627]
■ ゼロ検出機能
AK4627は2系統のゼロ検出機能を持ちます。PS pin= “L”かつDZFE pin= “L”の場合、各ラインアウトのゼロ検
出結果を反映する出力ピン(DZF1/2 pin)はDZFM3-0 bitで選択できます(Table 11)。PS pinの設定にかかわらず、
DZFE pinを “H”にするとmode 0に設定されます。mode 0では、DZF1は全8chのANDを取り、DZF2は無効(“L”)
です。
DZF1 pin (DZF2 pin)に割り当てられた全ラインアウトチャネルが8192回連続して “0” の場合、DZF1(DZF2) pin
は “H” になります。その後DZF1 pin (DZF2 pin)のいずれかのチャネルの入力データが “0” でなくなると “L” に
なります。
Mode
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
DZFM
2 1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
L1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF1
DZF1
AOUT
R1
L2
R2
L3
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF1
DZF1
DZF2
DZF2
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
disable (DZF1=DZF2 = “L”)
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
R3
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
(default)
DZF1
DZF1
disable (DZF1=DZF2 = “L”)
Table 11. ゼロ検出コントロール
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- 23 -
[AK4627]
■ ディジタルボリューム機能
AK4627はチャネル独立ディジタルボリューム(128レベル, 0.5dBステップ)を内蔵しています。減衰量はレジス
タのATT7-0 bitでそれぞれ設定します(Table 12)。
ATT7-0
00H
01H
02H
:
7DH
7EH
7FH
FEH
FFH
Attenuation Level
0dB
-0.5dB
-1.0dB
:
-62.5dB
-63dB
MUTE (-∞)
:
MUTE (-∞)
MUTE (-∞)
(default)
Table 12. ディジタルボリュームの減衰量
ATT7-0設定値間の遷移時間はATS1-0 bitで設定します(Table 13)。Mode0とMode1では設定値間の遷移はソフト
遷移です。したがって、遷移中にスイッチングノイズは発生しません。
Mode
0
1
2
3
ATS1
0
0
1
1
ATS0
0
1
0
1
ATT speed
1792/fs
896/fs
256/fs
256/fs
(default)
Table 13. ディジタルボリュームのATT7-0設定値間の遷移時間
Mode0の場合、ATT設定間の遷移は1742レベルでソフト遷移します。00H(0dB)から7FH(MUTE)までには1792/fs
(37.3ms@fs=48kHz)かかります。PDN pinを “L” にすると、ATT7-0は00Hに初期化されます。ATT7-0はRSTN bit
を “0” にすると一旦00Hになり、RSTN bitを “1” に戻すと設定値に戻っていきます。
Note: ATT Level は11bit 精度で計算されます。
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[AK4627]
■ ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTE pinを “H” にするとその時点のATT設定値からATT
設定値×ATT遷移時間 (Table 13)で入力データが-∞ (“0”)までアテネーションされます。SMUTE pinを “L” にす
ると、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネ
ーションされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。
ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(1)
(3)
Attenuation
-∞
GD
(2)
GD
AOUT
DZF1,2
(4)
8192/fs
注:
(1) ATT設定値×ATT遷移時間 (Table 13) 。例えば、Mode 0時、ATT設定値が “00H”の場合は1792/fsサイクル
です。ソフトミュートで遷移するATT値は00H∼7FHです。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同
じサイクルでATT設定値まで復帰します。
(4) グループの全チャネルの入力データが8192回連続して “0” の場合、DZF1-2 pinは “H” になります。
その後グループのいずれかのチャネルの入力データが “0” でなくなると、DZF1-2 pinは “L” になります。
Figure 15. ソフトミュート機能とゼロ検出機能
■ システムリセット
電源 ON 時には、PDN pinに一度 “L” を入力してリセットして下さい。リセット及びパワーダウンは MCLK で
解除され、その後 LRCK の “↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK
が入力されるまでパワーダウン状態です。
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[AK4627]
■ パワーダウン機能
AK4627のADCとDACはパワーダウンピン (PDN)を “L” にすることでパワーダウンでき、このとき同時に各デ
ィジタルフィルタがリセットされます。PDN pin= “L”で内部レジスタ値は初期化されます。パワーダウンモ
ード時、アナログ出力はVCOM電圧、SDTO1-2, DZF1-2 pinは “L” になります。このリセットは電源投入時に
必ず一度行って下さい。ADCの場合、パワーダウンモードが解除されると初期化サイクルが開始されます。
そのため、出力データ, SDTO1-2は516 x LRCKサイクル後確定します。DACの場合、パワーダウンモードが
解除されると初期化サイクルが開始されます。初期化中はアナログ出力はVCOM電圧です。Figure 16にパワ
ーダウン及びパワーアップ時のシーケンス例を示します。
全ADCと全DACはPWADN bitとPWDAN bitでそれぞれ独立にパワーダウンできます。また、DAC1-3は
PDDA1-3 bit 、ADC1-2はPDAD1-2 bitでそれぞれ独立にパワーダウンができます。このときレジスタ値は初期
化されません。PWADN bit= “0” 及び PDAD1-2 bit= “0”のときSDTO1-2は “L” になります。PWDAN bit= “0” 及
び PDDA1-3 bit= “0”のとき、アナログ出力はVCOM電圧、DZF1-2 pinは “H” になります。このとき異音が生じ
るので、問題になる場合は外部でミュートして下さい。
PDN
516/fs
ADC Internal
State
Normal Operation
Power-down
(1)
Init Cycle
Normal Operation
512/fs (2)
DAC Internal
State
Normal Operation
Power-down
Init Cycle
Normal Operation
GD (3)
GD
ADC In
(Analog)
(4)
ADC Out
(Digital)
“0”data
DAC In
(Digital)
“0”data
GD
(5)
(3)
GD
(6)
DAC Out
(Analog)
(6)
(7)
Clock In
Don’t care
MCLK,LRCK,SCLK
10∼11/fs (10)
(8)
DZF1/DZF2
External
Mute
(9)
Mute ON
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) DACはパワーダウン解除後、アナログ部が初期化されます。
(3) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま
す。
(4) パワーダウン時ADC出力は “0” データです。
(5) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を
ミュートして下さい。
(6) PDNの立ち下がりエッジ、及びPDNの立ち上がりエッジの512/fs後で異音が出力されます。
(7) パワーダウン状態(PDN = “L”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。
(8) パワーダウン状態(PDN pin = “L”)では、DZF1-2 pinは “L” になります。
(9) 異音(6)が問題になる場合はアナログ出力を外部でミュートして下さい。
(10) PDNの “↑”から10∼11/fsの間はDZF1-2 pin = “L”です。
Figure 16. パワーダウン／アップシーケンス例
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[AK4627]
■ リセット機能
(1) RSTN bit によるリセット
RSTN bit = “0”のときADCとDACはパワーダウンしますがレジスタ値は初期化されません。このときアナログ
出力はVCOM電圧、DZF1-2 pinは “H” 、SDTO1-2 pinは “L” になります。この時異音が生じるので、問題にな
る場合は外部でミュートして下さい。Figure 17にRSTN bitによるリセットシーケンスを示します。
RSTN bit
4~5/fs (9)
1~2/fs (9)
Internal
RSTN bit
516/fs (1)
ADC Internal
State
Normal Operation
Digital Block Power-down
DAC Internal
State
Normal Operation
Digital Block Power-down
Normal Operation
Init Cycle
Normal Operation
GD (2)
GD
ADC In
(Analog)
(3)
ADC Out
(Digital)
DAC In
(Digital)
(4)
“0”data
“0”data
(2)
GD
DAC Out
(Analog)
GD
(6)
(6)
(5)
(7)
Clock In
MCLK,LRCK,SCLK
Don’t care
4∼5/fs (8)
DZF1/DZF2
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま
す。
(3) パワーダウン時ADC出力は “0” データです。
(4) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を
ミュートして下さい。
(5) RSTN bit= “0”の時、アナログ出力はVCOM電圧です。
(6) RSTN bitが “0” になってから4∼5/fs後、及びRSTN bitが “1” になってから1∼2/fs後に異音が出力されます。
(7) リセット状態(RSTN = “0”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。リセッ
ト解除する場合は、各クロック(MCLK, BICK, LRCK)が入力された後でRSTN= “1”を書き込んで下さい。
(8) DZF1-2 pinはRSTN bitが “0” になると “H” になり、RSTN bitが “1” になってから6~7/fs後 “L” になります。
(9) RSTN bitに “0”を書き込んでからLSI内部のRSTN bitが変化するまで4~5/fs かかります。
Figure 17. リセットシーケンス例
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[AK4627]
(2) MCLK 停止またはLRCK/BICKによるリセット
動作中 (RSTN pin = “H”) にMCLK またはLRCK、BICKが止まった場合は、AK4627は自動的にリセット状態に
なり、アナログ出力はVCOM電圧、SDTO1-2、DZF1-2 pinは “L” になります。このときレジスタ値は初期化
されません。MCLKまたはLRCK、BICKを再入力後、リセット状態が解除され動作を再開します。ADCの場
合、リセットモードが解除されると初期化サイクルが開始されます。そのため、出力データ SDTO1-2は516 x
LRCKサイクル後確定します。DACの場合、リセットモードが解除されると初期化サイクルが開始されます。
初期化中はアナログ出力はVCOM電圧です。Figure 18にクロック停止によるリセットシーケンス例を示しま
す。
RSTN bit
Clock In
CLK Stop
MCLK, BICK, LRCK
516/fs
ADC Internal
State
Normal Operation
Power-down
(1)
Init Cycle
Normal Operation
512/fs (2)
DAC Internal
State
Normal Operation
Power-down
Init Cycle
Normal Operation
GD (3)
GD
ADC In
(Analog)
(4)
ADC Out
(Digital)
“0”data
DAC In
(Digital)
“0”data
GD
(5)
(3)
GD
DAC Out
(Analog)
(6)
DZF1/DZF2
(7)
(6)
10∼11/fs (10)
External
Mute
(8)
Mute ON
注：
(1) ADCはリセット解除後、アナログ部が初期化されます。
(2) DACはリセット解除後、アナログ部が初期化されます。
(3) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
(4) リセット時ADC出力は “0” データです。
(5) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力をミ
ュートして下さい。
(6)MCLKまたはLRCK、BICKの停止時及び、MCLKまたはLRCK、BICKの動作再開から20usec以内にクリッ
クノイズが出力されます。
(7) リセット状態では、DZF1-2 pinは “L” になります。
(8) 異音(6)が問題になる場合はアナログ出力を外部でミュートして下さい。
Figure 18. リセット2シーケンス例
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[AK4627]
■ ADC個別パワーダウン機能
AK4627ではADCパワーマネジメントビットPDAD2-1 bitにより個別にパワーダウンをすることができます。
パワーマネジメントビットPDAD2-1 bitが “1”のとき、該当するADCのアナログ部、ディジタル部は共にパワ
ーダウンされます。各ADCはパワーダウン解除後、アナログ部が初期化されます。アナログ入力に対するデ
ィジタル出力は群遅延(GD)をもちます。パワーダウン時ADC出力は “0” データです。アナログ部の初期化終
了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力をミュートして下さい。
PDAD2-1 bit
Power Down Channel
ADCDigital
Internal State
Normal Operation
Power-down
Normal Operation
Power-down
516/fs (1)
ADC Analog
Internal State
Normal Operation
Power-down
Init Cycle
Normal Operation
516/fs (1)
Normal Operation Power-down
Init Cycle
Normal Operation
(2)
GD
GD (2)
ADC In
(Analog)
(3)
“0”data
ADC Out
(Digital)
Normal Operation Channel
(4)
GD (2)
(4)
GD (2)
ADC In
(Analog)
ADC Out
(Digital)
(3)
“0”data
Clock In
MCLK,LRCK,SCLK
注：
(1)
(2)
(3)
(4)
ADCはパワーダウン解除後、アナログ部が初期化されます。
アナログ入力に対するディジタル出力は群遅延(GD)をもちます。
パワーダウン時ADC出力は “0” データです。
アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出
力をミュートして下さい。
Figure 19. ADC個別パワーダウン例
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- 29 -
[AK4627]
■ DAC個別パワーダウン機能
AK4627ではDACパワーダウンビットPDDA1-3 bitにより個別にパワーダウンをすることができます。パワー
ダウンビットが “1”のとき、該当するDACのアナログ部はパワーダウンしますが、ディジタル部はパワーダ
ウンされません。個別パワーダウンビットにより全パワーダウンを設定しても、ディジタル部は動作しつづ
けます。PDDA1-3 bitによりパワーダウンされたDACのアナログ出力はVCOM電圧になり、DZF検出は行って
いますが、DZF検出結果はDZF1-2 pinに反映されなくなります。パワーダウンの設定・解除の両方で異音が生
じるため、問題になる場合は外部でミュート、もしくはPWDAN bit = “0”またはRSTN bit = “0”の時にPDDA1-3
bitの設定を行ってください。Figure 20にPDDA1-3bitによるパワーダウン及びパワーアップ時のシーケンスを
示します。
PDDA1-3 bit
Power Down Channel
DAC Digital
Internal State
DAC Analog
Internal State
Normal Operation
Normal Operation
Normal Operation
Power-down
DAC In
(Digital)
Power-down
Normal
Normal
Operation
Operation
“0”data
(1)
GD
GD
(3)
DAC Out
(Analog)
(2)
(3)
(3)
(2)
(3)
8192/fs
DZF Detect
Internal State
(4)
(4)
Normal Operation Channel
DAC In
(Digital)
“0”data
GD
GD
DAC Out
(Analog)
8192/fs
DZF Detect
Internal State
Clock In
MCLK,LRCK,SCLK
(5)
(6)
DZF1/DZF2
注：
(1)
(2)
(3)
(4)
ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
PDDA1-3 bitでパワーダウンされたDACのアナログ出力はVCOM電圧です。
PDDA1-3 bitを変化させた直後、PDDA bitを変化させたDACの出力には異音が出力されます。
パワーダウンされたDACのではDZF検出は行っていますが、検出結果はDZF1-2 pinには反映されませ
ん。
(5) パワーダウン設定により、パワーダウンされたDACのDZF検出結果が無視され、DZF1-2 pinが”H”に
なります。
(6) パワーダウンを行わないDACに入力がある場合に、個別パワーダウンを行ってもDZF1-2 pinは”H”に
はなりません。異音が問題になる場合にはアナログ出力を外部でミュートしてください。
Figure 20. DAC個別パワーダウン例
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[AK4627]
■ シリアルコントロールインタフェース
AK4627の各機能はピンまたはレジスタで設定できます。シリアルコントロールインタフェースはPS pinを
“L” にすることで有効になります。レジスタへの書き込み方式は2種類(3線シリアル、I2Cバス)あります。チ
ップアドレスはCAD0, CAD1 pinの設定で決定されます。PDN pinを “L” にすると内部レジスタ値は初期化さ
れます。RSTN bitに “0” を書き込むと内部タイミング回路がリセットされます。但し、この時レジスタの内
容は初期化されません。PS pinを切り替えた場合はPDN pinでリセットして下さい。
* PDN = “L”時はコントロールレジスタへの書き込みはできません。
(1) 3線シリアルコントロールモード (I2C = “L”)
レジスタ設定は3線式シリアルI/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip
address(2bits, CAD0/1), Read/Write(1bit, Fixed to “1”, Write only), Register address(MSB first, 5bits), Control
data(MSB first, 8bits)で構成されます。データはCCLKの立ち上がりエッジで取り込みます。データの書き
込みはCSNの立ち上がりエッジで有効になります。CCLKのクロックスピードは5MHz(max)です。
* AK4627の3線シリアルコントロールモードはデータ読み込みをサポートしません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1=CAD1, C0=CAD0)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 21. 3線シリアルコントロールI/Fタイミング
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[AK4627]
(2) I2Cバスコントロールモード(I2C= “H”)
AK4627のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。
1. WRITE命令
I2Cバスモードにおけるデータ転送シーケンスはFigure 22に示されます。バス上のICへのアクセスには、
最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にする
と、開始条件が作られます(Figure 28)。開始条件の後、スレーブアドレスが送信されます。このアドレ
スは7ビットから構成され、8ビット目にはデータ方向ビット(R/W)が続きます(Figure 23)。上位5ビット
は “00100”固定、次の2ビットはアクセスするICを選ぶためのアドレスビットで、CAD1-0 pinにより設定
されます。アドレスが一致した場合、AK4627は確認応答(Acknowledge)を生成し、その後命令が実行さ
れます。R/W bitが “0”の場合はデータ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上
位3ビットは “0”固定です(Figure 24)。第3バイト以降はコントロールデータです。コントロールデータは
8ビット、MSB firstで構成されます(Figure 25)。AK4627は、各バイトの受信を完了するたびに確認応答
を生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCL
ラインが “H”の時にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 28)。
AK4627は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条
件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ
アドレスに格納されます。アドレス “0DH”を越えるデータを送ると、内部レジスタに対応するアドレス
カウンタはロールオーバし、アドレス “00H”から順に格納されます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の
間で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 30)。SCLライン
が “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W
Slave
Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+x)
Data(n+1)
A
C
K
A
C
K
A
C
K
A
C
K
P
A
C
K
Figure 22. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD1, CAD0は pinにより設定)
Figure 23. 第1バイトの構成
0
0
0
A4
A3
A2
Figure 24. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 25. 第3バイト以降の構成
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- 32 -
[AK4627]
2. READ命令
R/W bitが “1”の場合、AK4627はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス
のデータを読み出すことができます。アドレス “0DH”のデータを読み出した後、さらに次のアドレスを読み
出す場合にはアドレス”00H”のデータが読み出されます。
AK4627はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
2-1. カレントアドレスリード
AK4627は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたア
ドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値
を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カレ
ントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリードで
は、AK4627はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロック
から内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントします｡
データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
A
C
K
Data(n+1)
Data(n+2)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 26. カレントアドレスリード
2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK4627がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4627はこのスレーブアドレスの入
力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインクリ
メントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了
します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Slave
S Address
Sub
Address(n)
A
C
K
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 27. ランダムアドレスリード
MS1278-J-02
2012/03
- 33 -
[AK4627]
SDA
SCL
S
P
start condition
stop condition
Figure 28. 開始条件と停止条件
DATA
OUTPUT BY
MASTER
not acknowledge
DATA
OUTPUT BY
SLAVE(AK4529)
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 29. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 30. I2Cバスでのビット転送
MS1278-J-02
2012/03
- 34 -
[AK4627]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0DH
Register Name
Control 1
Control 2
LOUT1 Volume Control
ROUT1 Volume Control
LOUT2 Volume Control
ROUT2 Volume Control
LOUT3 Volume Control
ROUT3 Volume Control
De-emphasis
ATT speed
& Power Down Control
Zero detect
Power Down Control
D7
0
0
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
0
D6
0
DFS1
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
1
D5
TDM1
LOOP1
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
DEMA1
D4
TDM0
LOOP0
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
DEMA0
D3
DIF1
0
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
DEMB1
D2
DIF0
DFS0
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
DEMB0
D1
0
ACKS
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
DEMC1
D0
SMUTE
0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
DEMC0
0
0
ATS1
ATS0
PDDA3
PDDA2
PDDA1
RSTN
0
0
DZFM3
0
DZFM2
0
DZFM1
0
DZFM0
0
PWVRN
0
PWADN
PDAD2
PWDAN
PDAD1
注: アドレス0BH, 0CH, 0EH, 0FHは書き込み不可です。
PDN pinを “L” にすると、レジスタ値は初期化されます。
RSTN bitを “0” にすると、内部のタイミングがリセットされ、DZF1-2 pinが “H” になります。但し、レ
ジスタ値は初期化されません。
SMUTE, DFS0の各ビットについては、ピン設定と内部でORが取られます。
MS1278-J-02
2012/03
- 35 -
[AK4627]
■ 詳細説明
Addr
00H
Register Name
Control 1
Default
D7
0
0
D6
0
0
D5
TDM1
0
D4
TDM0
0
D3
DIF1
1
D2
DIF0
0
D1
0
0
D0
SMUTE
0
SMUTE: ソフトミュート機能有効
0: 通常動作
1: 全DAC出力がソフトミュートされます。
PS pin= “L”のとき、SMUTE bitの設定は、ピン設定と内部でORが取られます。
DIF1-0: オーディオデータインタフェースモード選択(Table 8, Table 9, Table 10)
初期値: “10”, mode 2
TDM1-0: TDMフォーマット選択(Table 8, Table 9, Table 10)
Mode
TDM1
TDM0
0
1
2
3
0
0
1
1
0
1
0
1
Data Output
Pins
SDTO1-2
SDTO1
SDTO1
Data Input
Pins
SDTI1-3
SDTI1
SDTI1-2
MS1278-J-02
Sampling Speed
Normal, Double, Quad Speed
Normal Speed
N/A
Normal, Double Speed
(N/A: Not Available)
2012/03
- 36 -
[AK4627]
Addr
01H
Register Name
Control 2
Default
D7
0
0
D6
DFS1
0
D5
LOOP1
0
D4
LOOP0
0
D3
0
0
D2
DFS0
0
D1
ACKS
0
D0
0
0
ACKS: クロック自動認識モード有効
0: 無効, Manual Setting Mode
1: 有効, Auto Setting Mode
ACKS= “1”のとき、MCLK周波数は自動検出されます。この場合DFSの設定は無視されます。
ACKS= “0”のとき、サンプリングスピードモードはDFS0/1で設定し、各モードでのMCLK周波
数は自動検出されます。
DFS1-0: サンプリングスピードコントロール(Table 1)
PS pin= “L”のとき、DFS0 bitの設定は、ピン設定と内部でORが取られます。
ACKS bit= “1”のとき、DFSの設定は無視されます。
LOOP1-0: ループバックモード有効
00: 通常動作 (ループバックなし)
01: LIN1 → LOUT1, LOUT2, LOUT3
RIN1 → ROUT1, ROUT2, ROUT3
ADCのディジタル出力をDACのディジタル入力に接続します。このモードではDAC入力の
SDTI1-3は無視されます。ループバックモード時SDTO1-2のフォーマットは、オーディオフ
ォーマットの設定がmode0/1/2の場合は強制的にmode2、mode3の場合はmode3になります。
(Table 8)
10: SDTI1(L) → SDTI2(L), SDTI3(L)
SDTI1(R) → SDTI2(R), SDTI3(R)
このモードではDAC入力のSDTI2-3は無視されます。
11: LIN2 → LOUT1, LOUT2, LOUT3
RIN2 → ROUT1, ROUT2, ROUT3
ADCのディジタル出力をDACのディジタル入力に接続します。このモードではDAC入力の
SDTI1-3は無視されます。ループバックモード時SDTO1-2のフォーマットは、オーディオフ
ォーマットの設定がmode0/1/2の場合は強制的にmode2、mode3の場合はmode3になります。
(Table 8)
MS1278-J-02
2012/03
- 37 -
[AK4627]
Addr
02H
03H
04H
05H
06H
07H
Register Name
LOUT1 Volume Control
ROUT1 Volume Control
LOUT2 Volume Control
ROUT2 Volume Control
LOUT3 Volume Control
ROUT3 Volume Control
Default
D7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
0
D6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
0
D5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
0
D4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
0
D3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
0
D2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
0
D1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
0
D0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
0
ATT7-0: アテネーションレベル(Table 12)
Addr
08H
Register Name
De-emphasis
Default
D7
0
0
D6
1
1
D5
DEMA1
0
D4
DEMA0
1
D3
DEMB1
0
D2
DEMB0
1
D1
DEMC1
0
D0
DEMC0
1
DEMA1-0: DAC1のディエンファシス応答コントロール(Table 7)
初期値: “01”, OFF
DEMB1-0: DAC2のディエンファシス応答コントロール(Table 7)
初期値: “01”, OFF
DEMC1-0: DAC3のディエンファシス応答コントロール(Table 7)
初期値: “01”, OFF
MS1278-J-02
2012/03
- 38 -
[AK4627]
Addr
09H
Register Name
ATT speed &
Power Down Control
Default
D7
D6
D5
D4
D3
D2
D1
D0
0
0
ATS1
ATS0
PDDA3
PDDA2
PDDA1
RSTN
0
0
0
0
0
0
0
1
RSTN: 内部タイミングリセット
0: リセット。DZF1-2 pinは “H” になりますが、レジスタ値は初期化されません。
1: 通常動作。
ATS1-0: ディジタルアテネータ遷移時間設定(Table 13)
初期値: “00”, mode 0
PDDA3-1: Power-down control (0: Power-up, 1: Power-down)
PDDA1: Power down control of DAC1
PDDA2: Power down control of DAC2
PDDA3: Power down control of DAC3
Addr
0AH
Register Name
Zero detect
Default
D7
0
0
D6
DZFM3
0
D5
DZFM2
1
D4
DZFM1
1
D3
DZFM0
1
D2
PWVRN
1
D1
PWADN
1
D0
PWDAN
1
PWDAN: DAC1-3のパワーダウンコントロール
0: パワーダウン
1: 通常動作
PWADN: ADCのパワーダウンコントロール
0: パワーダウン
1: 通常動作
PWVRN: 基準電圧のパワーダウンコントロール
0: パワーダウン
1: 通常動作
DZFM3-0: ゼロ検出モード選択 (Table 11)
初期値: “0111”, 無効
Addr
0DH
Register Name
Power Down Control
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
PDAD2
0
D0
PDAD1
0
PDAD2-1: Power-down control (0: Power-up, 1: Power-down)
PDAD1: Power down control of ADC1
PDAD2: Power down control of ADC2
MS1278-J-02
2012/03
- 39 -
[AK4627]
システム設計
Figure 31はシステム接続例です。具体的な回路と測定例については評価用ボード(AKD4627)を参照して下さ
い。
条件: TVDD=5V, 3線式シリアルコントロールモード, CAD1-0 = “00”
Analog 5V
+
10u
MUTE
2.2u
+
MUTE
MUTE
0.1u
0.1u
MUTE
LOUT3
LOUT2
ROUT3
LOUT1
ROUT2
VCOM
ROUT1
AVDD
VREFH
DZF1
2.2u
MUTE
34 33 32 31 30 29 28 27 26 25
VSS2
DZF2
36 35
MUTE
37 RIN2-
TST5 24
38 RIN2+/RIN2
TST4 23
TST2 22
39 LIN2-
I2C/TST6 21
40 LIN2+/LIN2
DFS0 20
41 RIN1-
AK4627
42 RIN1+/RIN1
TST3 19
TVDD
DVDD
VSS1
TDM0/SDA/CDTI
1
2
3
4
5
6
7
8
9 10 11 12
48 SMUTE
Audio
DSP
LRCK 15
BICK 14
MCLK 13
PDN
47 DZFE
DIF0/CSN
46 SGL
DIF1/SCL/CCLK
SDTO2
SDTI1 16
SDTO1
SDTI2 17
45 TST1
PS
44 LIN1+/LIN1
CAD1
SDTI3 18
CAD0
43 LIN1-
Digital
Audio
Source
0.1u
10u
(DIR)
+
Power-down
control
5
Analog Ground
uP
Digital Ground
Figure 31. システム接続例
MS1278-J-02
2012/03
- 40 -
[AK4627]
LIN2- 37
RIN2- 39
LIN2+/LIN2 38
RIN1- 41
RIN2+/RIN2 40
LIN1- 43
RIN1+/RIN1 42
1 CAD0
LIN1+/LIN1 44
SGL 46
TST1 45
DZFE 47
Analog Ground
SMUTE 48
Digital Ground
DZF2 36
DZF1 35
2 CAD1
System
VSS2 34
3 P/S
AVDD 33
4 SDTO1
Controller
VREFH 32
5 SDTO2
AK4627
VCOM 31
6 TVDD
ROUT1 30
7 DVDD
LOUT1 29
8 VSS1
ROUT2 28
9 TDM0/SDA/CDTI
LOUT2 27
10 DIF1/SCL/CCLK
24 TST5
22 TST2
23 TST4
20 DFS0
19 TST3
18 SDTI3
17 SDTI2
16 SDTI1
15 LRCK
14 BICK
13 MCLK
12 PDN
21 I2C/TST6
ROUT3 26
11 DIF0/CSN
LOUT3 25
Figure 32. グランドレイアウト
注: VSS2と VSS1はアナロググランドに接続して下さい。
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常AVDDとDVDDにはシステムのアナログ電源を供給
します。AVDDとDVDDが別電源で供給される場合は、電源立ち上げシーケンスを考える必要はありません。
VSS1とVSS2はアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線し、
PCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源ピンの近くに接
続して下さい。
2. 基準電圧入力
VREFH pinに入力される電圧がアナログ入出力レンジを設定します。通常VREFH pin はAVDD pinに接続し、
VSS2 pinとの間に0.1μFのセラミックコンデンサを接続します。VCOM pinはAVDD/2電圧を出力しており、ア
ナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2μF程度の電解コ
ンデンサと並列に0.1μFのセラミックコンデンサをVSS2 pinとの間に接続して下さい。特にセラミックコンデ
ンサはピンに出来るだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。また、ディジ
タル信号、特にクロック信号は変調器へのカップリングを避けるためVREFH,VCOM pinからできるだけ離し
て下さい。
3. アナログ入力
ADC入力はシングルエンド入力、差動入力の両方に対応しており、SGL pinで選択できます。シングルエンド
入力時は内部で14kΩ(typ)でVCOM(AVDD1x1/2)電圧にバイアスされています。入力レンジは0.68 x VREFH
Vpp (typ)@fs=48kHzです。差動入力時は内部で32kΩ(typ)でVCOMにバイアスされています。LIN(RIN)+と
LIN(RIN)−間の入力信号範囲は、±0.68 x VREFH Vpp (typ)@fs=48kHzです。AK4627はVSS1からAVDD1まで
の電圧を入力することができます。出力コードのフォーマットは2’sコンプリメント(2の補数)です。DCオフ
セットは内蔵のHPFでキャンセルされます。
AK4627は64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除
く阻止域以上のノイズを全て除去します。AK4627は64fs付近のノイズを減衰させるためにアンチエイリアシ
ングフィルタ(RCフィルタ)を内蔵しています。
MS1278-J-02
2012/03
- 41 -
[AK4627]
4. アナログ出力
DAC出力はシングルエンド出力になっており、出力レンジはVCOM電圧を中心に0.6xVREFH Vpp(typ)です。
入力コードのフォーマットは2’sコンプリメント(2の補数)で、7FFFFFH(@24bit)に対しては正のフルスケール、
800000H(@24bit)に対しては負のフルスケール、000000H(@24bit)での理想値はVCOM電圧が出力されます。
ΔΣ変調器が発生する帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシタフィルタ(SCF)と連
続フィルタ(CTF)で除去されます。
本LSIのアナログ出力はVCOM電圧に対して数mV程度のオフセットを持つため通常の使用ではコンデンサで
DC成分をカットします。
5. 外部アナログ入力回路
この回路の入力レベルは±3.4Vppです。
Analog In
3.4Vpp
AIN+
2.2uF+- 50%
AK4627
Analog In
3.4Vpp
AIN2.2uF +- 50%
Figure 33. Input buffer circuit example 1 (AC coupled 差動入力)
この回路の入力レベルは3.4Vppです。
Analog In
3.4Vpp
AIN+
2.2uF +- 50%
Open
AK4627
AIN-
Figure 34. Input buffer circuit example 2 (AC coupled シングルエンド入力)
MS1278-J-02
2012/03
- 42 -
[AK4627]
6. 周辺I/F例
AK4627はTTL入力のため周辺の電源電圧3.3V(typ)デバイスの信号も受けることが出来ます。また、周辺デバ
イスが電源電圧3.3V(typ)の場合は出力バッファ用電源(TVDD)を3.3Vにして下さい。3.3Vと5Vが混在するシス
テムではFigure 35のようなI/Fになります。
3.3V Analog
5V for input
3.3V Digital
Audio signal
PLL
I/F
DSP
AK4113
5V Analog
3.3V for output
5V Digital
uP &
Others
Analog Digital
Control signal
AK4627
Figure 35. 電源供給接続例
MS1278-J-02
2012/03
- 43 -
[AK4627]
パッケージ
48pin LQFP(Unit: mm)
1.70Max
9.0
0.13 ± 0.13
7.0
36
1.40 ± 0.05
24
48
13
7.0
37
1
9.0
25
12
0.09 ∼ 0.20
0.5
0.22 ± 0.08
0.10 M
0° ∼ 10°
S
0.10 S
0.30 ~ 0.75
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田(無鉛)メッキ
MS1278-J-02
2012/03
- 44 -
[AK4627]
マーキング
AK4627VQ
XXXXXXX
1
1) Pin #1 indication
2) Date Code: XXXXXXX(7 digits)
3) Marking Code:
4) Asahi Kasei Logo
改訂履歴
Date (Y/M/D)
11/01/26
11/08/29
Revision
00
01
Reason
初版
仕様変更
Page
Contents
7
アナログ特性
ADC Analog Input Characteristics (Single-ended Inputs)
S/(N+D), fs=48kHz: 92 → 96dB (typ)
fs=96kHz: 86 → 92dB (typ)
DR, fs=96kHz: 96 → 99dB (typ)
fs=96kHz, A-weighted: 102 → 105dB (typ)
S/N: fs=96kHz: 96 → 99dB (typ)
fs=96kHz, A-wieghted: 102 → 105dB (typ)
ADC Analog Input Characteristics (Differential Inputs)
S/(N+D), fs=48kHz: 92 → 96dB (typ)
fs=96kHz: 86 → 94dB (typ)
DR, fs=96kHz: 97 → 100dB (typ)
fs=96kHz, A-weighted: 103 → 106dB (typ)
S/N: fs=96kHz: 97 → 100dB (typ)
fs=96kHz, A-wieghted: 103 → 106dB (typ)
DAC Analog Output Characteristics
S/(N+D), fs=48kHz: 90 → 98dB (typ)
fs=96kHz: 88 → 98dB (typ)
fs=192kHz: 88 → 98dB (typ)
8
MS1278-J-02
2012/03
- 45 -
[AK4627]
Date (Y/M/D)
12/03/07
Revision
02
Reason
誤記訂正
Page
3
9
Contents
■ オーダリングガイド
AK4627 → AK4627VQ
DC特性
High-level Output Voltage の条件:
SDTO1-2, LRCK, BICK pins → SDTO1-2 pins
Low-level Output Voltage の条件:
SDTO1-2, LRCK, BICK, DZF1, DZF2 pins
→ SDTO1-2, DZF1, DZF2 pins
重要な注意事項
z
z
z
z
z
z
本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること
があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社
営業担当、あるいは弊社特約店営業担当にご確認ください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動
作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、
ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお
客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に
起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、
輸出する際に同法に基づく輸出許可が必要です。
医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、
直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極め
て高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面によ
る同意をお取りください。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の
責任を一切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損
害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS1278-J-02
2012/03
- 46 -