Stratix IV

Stratix IV
10. Stratix IV デバイスのコンフィギュレーション、デザインの
セキュリティ、およびリモート・システム・アップグレード
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際
には、最新の英語版で内容をご確認ください。
SIV51010-3.0
この章では、Stratix®IV デバイスのコンフィギュレーション、デザインのセキュリ
ティ、およびリモート・システム・アップグレードについて説明します。Stratix IV
デバイスは、コンフィギュレーション・メモリ・スペースおよび時間を節減するコ
ンフィギュレーション・データの圧縮復元を提供します。IP の盗用やコンフィギュ
レーション・ファイルの改ざんからデザインを保護するようにビルトイン・デザイ
ン・セキュリティ機能を提供します。
Stratix IV デバイスは、ネットワークを経由してリアルタイムでシステムのアップグ
レードが可能なリモート・システム・アップグレード機能も提供しています。これ
は機能強化やバグ修正を行うことができ、エラー検出、回復、およびステータス情
報を提供し、信頼性の高い再コンフィギュレーションを実現します。
概要
この章では、Stratix IV でサポートされているコンフィギュレーション手法、またそ
の実行方法、およびピン設定について説明します。
Stratix IV デバイスは、SRAM セルを使用してコンフィギュレーション・データを格納
します。SRAM は揮発性のため、電源が投入されるたびに Stratix IV デバイスにコン
フィギュレーション・データをダウンロードする必要があります。Stratix IV デバイ
スは、4 種類のコンフィギュレーション手法のいずれか 1 つを使用してコンフィギュ
レーションできます。
■
ファスト・パッシブ・パラレル(FPP)
■
ファスト・アクティブ・シリアル(AS)
■
パッシブ・シリアル(PS)
■
JTAG(Joint Test Action Group)
すべてのコンフィギュレーション手法では、外部コントローラ(MAX®II デバイスま
たはマイクロプロセッサなど)、コンフィギュレーション・デバイス、またはダウン
ロード・ケーブルを使用します。詳細は、10 – 4 ページの「コンフィギュレーション
機能」を参照してください。
この章は、以下の項で構成されています。
Altera Corporation
2009 年 11 月
■
10 – 2 ページの「コンフィギュレーション手法」
■
10 – 4 ページの「コンフィギュレーション機能」
■
10 – 6 ページの「ファスト・パッシブ・パラレル・コンフィギュレーション」
■
10 – 17 ページの「ファスト・アクティブ・シリアル・コンフィギュレーション ( シ
リアル・コンフィギュレーション・デバイス )」
■
10 – 26 ページの「パッシブ・シリアル・コンフィギュレーション」
■
10 – 37 ページの「JTAG コンフィギュレーション」
■
10 – 42 ページの「デバイス・コンフィギュレーション・ピン」
■
10 – 51 ページの「コンフィギュレーション・データ圧縮復元」
Stratix IV デバイス・ハンドブック Volume 1
10–2
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション手法
■
10 – 53 ページの「リモート・システム・アップグレード」
■
10 – 57 ページの「リモート・システム・アップグレード・モード」
■
10 – 60 ページの「専用リモート・システム・アップグレード回路」
■
10 – 65 ページの「Quartus II ソフトウェア・サポート」
■
10 – 66 ページの「デザイン・セキュリティ」
コンフィギュレーション・デバイス
アルテラのシリアル・コンフィギュレーション・デバイスは、Stratix IV デバイスの
シングル・デバイスおよびマルチ・デバイス・ソリューションをサポートしており、
ファスト AS コンフィギュレーション手法に使用されます。シリアル・コンフィギュ
レーション・デバイスは、低コストでピン数の少ないコンフィギュレーション・ソ
リューションを提供します。
f
1
シリアル・コンフィギュレーション・デバイスについて詳しくは、「コンフィギュ
レーション・ハンドブック Volume 2」の「Serial Configuration Devices (EPCS1,
EPCS4, EPCS16, EPCS64, and EPCS128) Data Sheet」を参照してください。
この章の最小タイミング情報は、Stratix IV ファミリ全体を対象としています。プロセ
ス変動により、いくつかのデバイスはこのハンドブックで示される最小タイミング
値よりも低く動作する場合があります。
コンフィギュレーション手法
表 10 – 1 に示すように、コンフィギュレーション手法を選択するには、Stratix IV デバ
イスの MSEL ピンを High または Low にドライブします。MSEL 入力バッファは、VCC
電源から供給されます。アルテラでは、MSEL[] ピンを VCCPGM および GND を接続す
ることを推奨しています。MSEL[2..0] ピンには、常にアクティブな 5-k 内部プル
ダウン抵抗があります。パワー・オン・リセット(POR)およびリコンフィギュレー
ション中、MSEL ピンがロジック Low およびロジック High と判定されるには、VCCPGM
電圧の VIL および VIH レベルであることが必要です。
1
表 10 ‒ 1.
不正なコンフィギュレーション手法の検出の問題を回避するために、MSEL[] ピンを
VCCPGM および GND にプルアップ抵抗またはプルダウン抵抗なしで接続してください。
MSEL[] ピンをマイクロプロセッサや他のデバイスでドライブしてはいけません。
Stratix IV のコンフィギュレーション手法
( その1 )
コンフィギュレーション・モード
MSEL2
MSEL1
MSEL0
ファストパッシブ・パラレル
0
0
0
パッシブ・シリアル
0
1
0
ファスト AS(40 MHz)(1)
0
1
1
0
1
1
0
0
1
リモート・システム・アップグレード・ファスト AS
(40 MHz)(1)
デザイン・セキュリティおよび / または圧縮復元機能がイ
ネーブルされた FPP (2)
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション手法
表 10 ‒ 1.
Stratix IV のコンフィギュレーション手法
コンフィギュレーション・モード
JTAG ベースのコンフィギュレーション (4)
10–3
( その2 )
MSEL2
MSEL1
MSEL0
(3)
(3)
(3)
表 10 – 1 の注:
(1) Stratix IV は、ファスト AS コンフィギュレーションのみサポートしています。 ファスト AS モードで Stratix IV デバイスをコン
フィギュレーションするには、EPCS64 または EPCS128 デバイスのいずれかを使用する必要があります。
(2) これらのモードは、コンフィギュレーションに MAX II デバイスまたはマイクロプロセッサとフラッシュ・メモリを使用する
場合にのみサポートされます。 これらのモードでは、ホスト・システムはデータ・レートの 4 倍の DCLK を出力する必要が
あります。
(3) MSEL ピンはフローティング状態にしないで、VCCPGM または GND に直接接続してください。これらのピンは、生産時に使用
される JTAG 以外のコンフィギュレーション手法をサポートします。 JTAG コンフィギュレーションしか使用しない場合は、
MSEL ピンを GND に接続します。
(4) JTAG ベースのコンフィギュレーションは、他のコンフィギュレーション手法よりも優先されます。つまり MSEL ピンの設定
は無視されます。JTAG ベースのコンフィギュレーションは、デザイン・セキュリティまたは圧縮復元機能をサポートしませ
ん。
表 10 – 2 に、Stratix IV デバイスの圧縮されていないロウ・バイナリ・ファイル(.rbf)
のサイズを示します。
表 10 ‒ 2.
Stratix IV の非圧縮ロウ・バイナリ・ファイル(.rbf)のサイズ
デバイス
( 注 1)
データ・サイズ ( ビット )
EP4SE230
94, 600, 000
EP4SE360
128, 400, 000
EP4SE530
171, 800, 000
EP4SE820
241, 700, 000
EP4SGX70
47, 900, 000
EP4SGX110
47, 900, 000
EP4SGX180
94, 600, 000
EP4SGX230
94, 600, 000
EP4SGX290
128, 400, 000
EP4SGX360
128, 400, 000
EP4SGX530
171, 800, 000
EP4S40G2
94, 600, 000
EP4S40G5
171, 800, 000
EP4S100G2
94, 600, 000
EP4S100G3
171, 800, 000
EP4S100G4
171, 800, 000
EP4S100G5
171, 800, 000
表 10 – 2 の注 :
(1) これらの値は暫定仕様です。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–4
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション機能
表 10 – 2 のデータを使用して、デザインをコンパイルする前のファイル・サイズを見
積もります。16 進(.hex)フォーマットや表形式テキスト・ファイル(.ttf)フォー
マットなど、コンフィギュレーション・ファイルフォーマットごとにファイル・サ
イズが異なります。コンフィギュレーション・ファイルのタイプおよびファイル・サ
イズについては、Quartus®II ソフトウェアを参照してください。ただし、Quartus II ソ
フトウェアの特定のバージョンでは、同じデバイスを対象としたデザインの非圧縮
コンフィギュレーション・ファイルのサイズは同じになります。圧縮を使用した場
合、圧縮率はデザインに依存するため、ファイル・サイズはコンパイルするたびに
変わる可能性があります。
f
デバイスのコンフィギュレーション・オプションの設定またはコンフィギュレー
ション・ファイルの生成について詳しくは、「コンフィギュレーション・ハンドブッ
ク Volume 2」の「Device Configuration Options」および「Configuration File
Formats」の章を参照してください。
コンフィギュレーション機能
Stratix IV デバイスは、デザイン・セキュリティ、圧縮復元、およびリモート・システ
ム・アップグレード機能を提供しています。 コンフィギュレーション・ビットスト
リーム暗号化を使用した Stratix IV のデザイン・セキュリティは、ユーザーのデザイ
ンを保護します。Stratix IV デバイスは、圧縮されたコンフィギュレーション・ビッ
トストリームを受信して、このデータをリアルタイムで復元することができるため、
必要なメモリおよびコンフィギュレーション時間を低減します。リモート・システ
ム・アップグレード機能を使用して、Stratix IV デザインに対して遠隔地からのリア
ルタイム・システム・アップグレードを行うことができます。
表 10 – 3 に、各コンフィギュレーション手法で使用可能なコンフィギュレーション機
能を示します。
表 10 ‒ 3.
Stratix IV デバイスのコンフィギュレーション機能
コンフィギュ
レーション・
モード
コンフィギュレーション方法
圧縮復元
デザイン・
セキュリティ
リモート・
システム・
アップグ
レード
FPP
MAX II デバイスまたはマイクロプロセッサとフ
ラッシュ・メモリ
v (1)
v (1)
̶
ファスト AS
シリアル・コンフィギュレーション・デバイス
v
v
v
MAX II デバイスまたはマイクロプロセッサとフ
ラッシュ・メモリ
v
v
̶
ダウンロード・ケーブル
v
v
̶
MAX II デバイスまたはマイクロプロセッサとフ
ラッシュ・メモリ
̶
̶
̶
ダウンロード・ケーブル
̶
̶
̶
PS
JTAG
表 10 – 3 の注:
(1) これらのモードでは、ホスト・システムは 4 倍のデータ・レートの DCLK を送信する必要があります。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション機能
10–5
また、以下の項も参照できます。
■
■
■
コンフィギュレーション・データの圧縮復元機能について詳しくは、10 – 51 ペー
ジの「コンフィギュレーション・データ圧縮復元」を参照してください。
リモート・システム・アップグレード機能について詳しくは、10 – 53 ページの
「リモート・システム・アップグレード」を参照してください。
デザイン・セキュリティ機能について詳しくは、10 – 66 ページの「デザイン・セ
キュリティ」を参照してください。
システムに既にコモン・フラッシュ・インタフェース(CFI)対応フラッシュ・メモ
リが内蔵されている場合は、それを Stratix IV デバイスのコンフィギュレーション・
ストレージにも利用できます。MAX II デバイスの MAX II パラレル・フラッシュ・
ローダ(PFL)機能は、JTAG インタフェースを介して CFI フラッシュ・メモリ・デバ
イスをプログラムする効率的な方法、および Stratix IV デバイスに対するフラッ
シュ・メモリ・デバイスからのコンフィギュレーションを制御するロジックを提供
します。この PFL 機能を使用して、PS および FPP 両方のコンフィギュレーション・
モードがサポートされます。
f
PFL について詳しくは、「AN 386: Using the MAX II Parallel Flash Loader with
the Quartus II Software」を参照してください。
アルテラのシリアル・コンフィギュレーション・デバイスのプログラミングについ
て詳しくは、10 – 24 ページの「シリアル・コンフィギュレーション・デバイスのプロ
グラミング」を参照してください。
パワー・オン・リセット回路
POR 回路は、電源投入時に電源電圧レベルが安定するまでシステム全体をリセット状
態に維持します。電源投入後に VCCPT、VCC、VCCPD、および VCCPGM がデバイスの POR ト
リップ・ポイントを上回るまで、nSTATUS を解放しません。電源投入時に、VCC ま
たは VCCPT が POR トリップ・ポイントより下に下降する場合、VCC、VCCPD、または
VCCPGM がホット・ソケット回路のスレッショルドレベルよりも下回る場合にブラウ
ン・アウトが発生します。
Stratix IV デバイスでは、
スタンダード POR 時間またはファスト POR 時間から選択する
ことのできるピン選択オプション(PORSEL)が提供されています。PORSEL が Low
にドライブされているときには、スタンダード POR 時間は 100 ms < TPOR < 300 ms
であり、低いパワー・ ランプ・レートです。PORSEL が High にドライブされている
ときには、ファスト POR 時間は 4 ms < TPOR < 12 ms です。
VCCPGM ピン
Stratix IV デバイスは、すべての専用コンフィギュレーション・ピンおよび兼用ピンの
ための電源 VCCPGM を提供しています。サポートされているコンフィギュレーション電
圧は、1.8、2.5、および 3.0 V です。Stratix IV デバイスは、1.5 V コンフィギュレー
ションはサポートしていません。
すべての専用コンフィギュレーション入力ピン、専用コンフィギュレーション出力
ピン、専用コンフィギュレーション双方向ピン、およびコンフィギュレーションに
使用する兼用ピンに電力を供給するために、VCCPGM ピンを使用します。VCCPGM により、
コンフィギュレーション入力バッファは、Stratix IV デバイスで電源ラインを通常の
I/O バッファと共有する必要がなくなります。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–6
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
コンフィギュレーション中、コンフィギュレーション入力ピンの動作電圧は、I/O バ
ンク電源 VCCIO から独立しています。したがって、VCCIO のコンフィギュレーション電
圧の制約は Stratix IV デバイスでは必要ありません。
VCCPD ピン
Stratix IV デバイスには、専用のプログラミング電源 VCCPD がありますが、
これは I/O プリ
ドライバーおよび JTAG I/O ピン(TCK、TMS、TDI、TDO、および TRST)に電源を
供給するために 3.0 V/2.5 V に接続する必要があります。
1
VCCPGM およびVCCPD は、PORSELがLowときには100 msまたはPORSELがHighときには4 ms
以内に、0 V から希望の電圧レベルまで上昇しなければなりません。これらの電源が
この規定時間内に上昇しない場合、Stratix IV デバイスは正しくコンフィギュレー
ションされません。システムが 100 ms または 4 ms 以内に電源を上昇できない場合、
すべての電源が安定するまで nCONFIG を Low に保持する必要があります。
1
VCCPD は、同じバンクの VCCIO と等しいかそれ以上でなければなりません。バンクの VCCIO
は 3.0 V に設定される場合、VCCPD は 3.0 V にパワーアップする必要があります。バン
クの VCCIO は 2.5 V または以下に駆動される場合、VCCPD は 2.5 V にパワーアップする必
要があります。
コンフィギュレーション・ピン電源電圧について詳しくは、10 – 42 ページの「デバイ
ス・コンフィギュレーション・ピン」を参照してください。
ファスト・パッシブ・パラレル・コンフィギュレーション
Stratix IV デバイスのファスト・パッシブ・パラレルコンフィギュレーションは、ます
ます強まる高速コンフィギュレーション時間の要求に応えるように設計されていま
す。Stratix IV デバイスは、クロック・サイクルごとにバイト幅のコンフィギュレー
ション・データを受信できるように設計されています。
Stratix IV デバイスの FPP コンフィギュレーションは、MAX II デバイス、またはマイク
ロプロセッサなどのインテリジェント・ホストを使用して実行できます。
MAX II デバイスを外部ホストとして使用した FPP コンフィギュレーション
圧縮と外部ホストを使用した FPP コンフィギュレーションは、Stratix IV デバイスを
コンフィギュレーションする最速の方法です。このコンフィギュレーション手法で
は、MAX II デバイスは、フラッシュ・メモリなどのストレージ・デバイスからター
ゲットの Stratix IV デバイスへのコンフィギュレーション・データの転送を制御する
インテリジェント・ホストとして使用できます。コンフィギュレーション・データ
は、.rbf、.hex、または .ttf フォーマットで保存できます。MAX II デバイスをインテリ
ジェント・ホストとして使用する場合、データをフラッシュ・メモリから読み込ん
でデバイスに送信するといったコンフィギュレーション・プロセスを制御するデザ
インを MAX II デバイスに格納する必要があります。
1
Stratix IV の圧縮復元機能やデザイン・セキュリティ機能を使用する場合、外部ホスト
はデータ・レートの 4 倍の DCLK 周波数を送信できることが必要があります。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
10–7
4 DCLK 信号は、追加ピンの必要がなく、DCLK ピン上で送信されます。最大 DCLK 周
波数は 125 MHz で、これは 250 Mbps の最大データ・レートになります。Stratix IV の
圧縮復元機能やデザイン・セキュリティ機能を使用しない場合、データ・レートは
DCLK 周波数の 8 倍になります。
図 10-1 に、シングル・デバイス・コンフィギュレーションでの Stratix IV デバイスと
MAX II デバイス間のコンフィギュレーション・インタフェース接続を示します。
図 10-1. 外部ホストを使用したシングル・デバイス FPP コンフィギュレーション
Memory
ADDR DATA[7..0]
VCCPGM (1) VCCPGM (1)
10 kW
10 kW
Stratix IV Device
MSEL[2..0]
CONF_DONE
GND
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
GND
nCEO
N.C.
DATA[7..0]
nCONFIG
DCLK
図 10-1 の注:
(1) Stratix IV デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスお
よび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、
VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。
電源投入後には、Stratix IV デバイスで POR が実行されます。POR 遅延は、PORSEL
ピンの設定によって異なります。PORSEL ピンが Low にドライブされているとき、
スタンダード POR 時間は 100 ms < TPOR < 300 ms です。PORSEL ピンが High にドラ
イブされているとき、ファスト POR 時間は 4 ms < TPOR < 12 ms です。POR の間、
デバイスはリセットされ、nSTATUS が Low に保持され、すべてのユーザー I/O ピン
がトライ・ステートになります。デバイスが正常に POR を終了すると、すべての
ユーザー I/O ピンはトライ・ステートを維持します。電源投入時およびコンフィギュ
レーション中に nIO_pullup が Low にドライブされた場合、ユーザー I/O ピンおよ
び兼用 I/O ピンはウィーク・プルアップ抵抗を持ち、(POR 後の)コンフィギュレー
ションの実行前および実行中にオンになります。nIO_pullup が High にドライブさ
れた場合、ウィーク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーション、およ
び初期化の 3 つのステージで構成されています。nCONFIG または nSTATUS が Low
の間、デバイスはリセット・ステージになっています。コンフィギュレーションを
開始するには、MAX II デバイスは nCONFIG ピンを Low から High にドライブする必
要があります。
1
Altera Corporation
2009 年 11 月
コンフィギュレーション・プロセスを開始するには、コンフィギュレーション・ピ
ンが存在するバンクの VCCPT、VCC、VCCPD、および VCCPGM が適切な電圧レベルで完全に駆
動されている必要があります。
Stratix IV デバイス・ハンドブック Volume 1
10–8
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
nCONFIG が High になると、デバイスはリセット状態を終了し、オープン・ドレイン
の nSTATUS ピンを解放します。このピンは 10-k の外部プルアップ抵抗で High に
プルアップされます。nSTATUS が解放されると、デバイスはコンフィギュレーショ
ン・データを受信可能な状態になり、コンフィギュレーション・ステージが開始さ
れます。nSTATUS が High にプルアップされると、MAX II デバイスはコンフィギュ
レーション・データを 1 バイトずつ DATA[7..0] ピンに送信します。
1
Stratix IV デバイスは、DATA[7..0] ピンでコンフィギュレーション・データを受信
し、DCLK ピンでクロックを受信します。データは、DCLK の立ち上がりエッジでデ
バイスにラッチされます。Stratix IV の圧縮復元機能やデザイン・セキュリティ機能
を使用している場合、コンフィギュレーション・データは 4 DCLK サイクルごとの
立ち上がりエッジでラッチされます。コンフィギュレーション・データは、ラッチ
された後の 3 DCLK サイクル中に処理されます。したがって、最終データが Stratix IV
デバイスにラッチされた 3 クロック・サイクル後でのみ DCLK が停止できます。
CONF_DONE が High になるまで、データは継続してターゲット・デバイスに送られま
す。FPP モードでは、CONF_DONE ピンは 1 バイト早く High になります。最後のバイ
トは AS および PS モードで必要になります。デバイスは、コンフィギュレーショ
ン・データの最後から 2 番目のバイトを正常に受信すると、10-k の外部プルアップ
抵抗で High にプルアップされたオープン・ドレインの CONF_DONE ピンを解放しま
す。CONF_DONE の Low から High への遷移は、コンフィギュレーションが完了し、
デバイスの初期化を開始できることを示します。デバイスを初期化するには、
CONF_DONE ピンに 10-k の外部プルアップ抵抗が必要です。
Stratix IV デバイスでは、初期化クロック・ソースは内部オシレータまたはオプション
の CLKUSR ピンになります。デフォルトでは、内部オシレータが初期化用のクロッ
ク・ソースです。内部オシレータを使用する場合、Stratix IV は、自身で初期化を正
しく実行するのに必要なクロック・サイクルを供給します。したがって、内部オシ
レータが初期化クロック・ソースの場合、コンフィギュレーション・ファイル全体
をデバイスに送信するだけで十分にデバイスをコンフィギュレーションし初期化で
きます。コンフィギュレーションの完了後にデバイスに DCLK をドライブしても、
デバイス動作には影響しません。
CLKUSR オプションを使用して、複数のデバイスの初期化を同期させたり、初期化を
遅らせることもできます。Enable user-supplied start-up clock (CLKUSR) オプション
は、Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボックスの General
タブでオンにすることができます。CLKUSR にクロックを供給しても、コンフィギュ
レーション・プロセスには影響しません。FPP モードでは、CONF_DONE ピンは 1 バ
イト早く High になります。最後のバイトは AS および PS モードで必要になります。
CONF_DONE が High に遷移した後、tCD2CU の規定時間後に CLKUSR がイネーブルされま
す。この期間の経過後、Stratix IV デバイスは正しく初期化を実行してユーザー・
モードに入るために 8,532 クロック・サイクルを必要とします。Stratix IV デバイス
は、125 MHz の CLKUSR fMAX をサポートしています。
オプションの INIT_DONE ピンは、初期化の終了とユーザー・モードの開始を Low
から High への遷移で知らせます。Quartus II ソフトウェアでは、Device and Pin
Options ダイアログ・ボックスの General タブから Enable INIT_DONE Output オプションを
設定できます。INIT_DONE ピンを使用する場合、このピンは nCONFIG が Low のと
き、およびコンフィギュレーションの開始時に 10-k の外部プルアップ抵抗によっ
て High になります。INIT_DONE を有効にするオプション・ビットが、(コンフィ
ギュレーション・データの最初のフレーム時に)デバイスにプログラムされると、
INIT_DONE ピンは Low になります。初期化が完了すると、INIT_DONE ピンは解放さ
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
10–9
れて High にプルアップされます。MAX II デバイスは、デバイスがユーザー・モード
に入ったことを示すこの Low から High への遷移を検出できることは必要です。初期
化が完了すると、デバイスはユーザー・モードに入ります。ユーザー・モードでは、
ユーザー I/O ピンにウィーク・プルアップ抵抗がなくなり、デザインで割り当てられ
たとおりに機能します。
1
FPP に非圧縮および圧縮ビットストリームの両方のデバイスの初期化を開始するよう
に、CONF_DONE が High になった後 2 つの DCLK 立ち下がりエッジが必要です。
コンフィギュレーションの最後に DCLK と DATA[7..0] をフローティング状態のま
まにしないために、MAX II デバイスはこれらを High か Low のいずれかボードで都合
がよい方にドライブする必要があります。コンフィギュレーション後、
DATA[7..0] ピンはユーザー I/O ピンとして使用できます。Quartus II ソフトウェアで
FPP 手法を選択した場合、これらの I/O ピンはユーザー・モードではデフォルトでトラ
イ・ステートになります。Quartus II ソフトウェアでこのデフォルト・オプションを
変更するには、Device and Pin Options ダイアログ・ボックスの Dual-Purpose Pins タブ
を選択します。
コンフィギュレーションを正しく行うには、コンフィギュレーション・クロック
(DCLK)速度が規定周波数以下でなければなりません。DCLK には最大周期はありま
せん。これは DCLK を無制限に停止することによってコンフィギュレーションを休
止できることを意味します。
1
DCLK を停止する必要がある場合:
■
圧縮復元機能および / またはデザイン・セキュリティ機能を使用しているとき、
最終データ・バイトが Stratix IV デバイスにラッチされた次に、3 クロック・サイ
クル後で停止できます。
■
そして、Stratix IV の圧縮復元機能および / またはデザイン・セキュリティ機能を使
用していないとき、最終データ・バイトが Stratix IV デバイスにラッチされた次
に、2 クロック・サイクル後で停止できます。
DCLK を停止させると、コンフィギュレーション回路はラッチされたコンフィギュ
レーション・データの最終バイトを処理するのに十分なクロック・サイクルを経過
させます。クロックがリスタートしたら、MAX II デバイスは最初の DCLK の立ち上
がりエッジを送信する前に、DATA[7..0] ピンにデータを供給しなければなりませ
ん。
コンフィギュレーション実行中にエラーが発生した場合、デバイスは nSTATUS ピン
を Low にドライブし、内部で自身をリセットします。nSTATUS ピンの Low 信号はま
た、MAX II デバイスにエラーがあることを警告します。Auto-restart configuration after
error オプション (Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボック
スの General タブで選択可能 ) がオンの場合、デバイスはリセット・タイムアウト期
間(最大 500 s)後に nSTATUS を解放します。nSTATUS が解放され、プルアップ
抵抗により High にプルアップされると、MAX II デバイスは nCONFIG の Low パルス
を与えることなく、ターゲット・デバイスのリコンフィギュレーションを試みるこ
とができます。このオプションがオフの場合、MAX II デバイスは、nCONFIG で Low
から High への遷移(2 s 以上の Low パルス)を生成して、コンフィギュレーショ
ン・プロセスを再開する必要があります。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–10
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
MAX II デバイスは CONF_DONE ピンと INIT_DONE ピンをモニタすることによっても、
コンフィギュレーションの成功を確認できます。MAX II デバイスは、CONF_DONE ピ
ンをモニタして、エラーを検出し、プログラミングの完了を判断する必要がありま
す。すべてのコンフィギュレーション・データが送信されたが、CONF_DONE または
INIT_DONE 信号が High になっていない場合、MAX II デバイスはターゲット・デバイ
スを再コンフィギュレーションします。
1
オプションの CLKUSR ピンが使用されているとき、nCONFIG を Low にプルダウンして
デバイスの初期化中にコンフィギュレーションを再開する場合は、nSTATUS が Low
の間(最大 500 s)、CLKUSR がトグルし続けているのを確認してください。
デバイスがユーザー・モードのとき、nCONFIG ピンを Low から High に遷移させる
ことによって、再コンフィギュレーションを開始できます。nCONFIG ピンは、最低
2 s の間 Low でなければなりません。nCONFIG が Low にプルダウンされると、デバイ
スは nSTATUS と CONF_DONE も Low にプルダウンし、すべての I/O ピンがトライ・
ステートになります。nCONFIG がロジック High レベルに復帰し、nSTATUS がデバ
イスによって解放されると、再コンフィギュレーションが開始されます。
図 10-2 に、MAX II デバイスを使用して複数の Stratix IV デバイスをコンフィギュレー
ションする方法を示します。この回路はシングル・デバイスの FPP コンフィギュ
レーション回路に類似していますが、マルチ・デバイスのコンフィギュレーション
のためにデバイスがカスケード接続されています。
図 10-2. 外部ホストを使用したマルチ・デバイス FPP コンフィギュレーション
Memory
ADDR DATA[7..0]
VCCPGM (1) VCCPGM (1)
10 kW
10 kW
Stratix IV Device 2
Stratix IV Device 1
MSEL[2..0]
MSEL[2..0]
CONF_DONE
CONF_DONE
GND
nSTATUS
nCE
External Host
(MAX II Device or
Microprocessor)
nCEO
GND
nSTATUS
nCE
nCEO
N.C.
GND
DATA[7..0]
DATA[7..0]
nCONFIG
nCONFIG
DCLK
DCLK
図 10-2 の注:
(1) チェイン内のすべての Stratix IV デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続します。VCCPGM は、デバイス
および外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。 アルテラでは、VCCPGM ですべてのコン
フィギュレーション・システム I/O を電源投入することを推奨しています。
マルチ・デバイス FPP コンフィギュレーションでは、最初のデバイスの nCE ピンは
GNDに接続され、
nCEOピンはチェイン内の次のデバイスのnCEピンに接続されます。
最後のデバイスの nCE 入力は、1 つ前のデバイスから供給され、その nCEO ピンは
フロート状態のままです。複数デバイスのコンフィギュレーション・チェイン内の
最初のデバイスがコンフィギュレーションを完了した後、その nCEO ピンは Low に
ドライブされ、2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイスが
コンフィギュレーションを開始します。チェイン内の 2 番目のデバイスは、1 クロッ
ク・サイクル以内にコンフィギュレーションを開始するため、データの転送先は
MAX II デバイスには分かりません。他のすべてのコンフィギュレーション・ピン
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
10–11
(nCONFIG、nSTATUS、DCLK、DATA[7..0]、CONF_DONE)は、チェイン内のすべ
てのデバイスに接続されます。コンフィギュレーション信号は、シグナル・インテ
グリティを確実にし、クロック・スキュー問題を回避するためにバッファリングが
必要になる場合があります。4 個目のデバイスごとに、DCLK 及び DATA ラインを
バッファされるように確認することが必要です。すべてのデバイスの CONF_DONE ピ
ンは連結されているため、すべてのデバイスは初期化とユーザー・モードに入るの
は同期しています。
すべての nSTATUS および CONF_DONE ピンは連結されており、いずれかのデバイス
がエラーを検出した場合、チェイン全体のコンフィギュレーションを停止して、
チェイン全体を再コンフィギュレーションする必要があります。例えば、最初のデ
バイスが nSTATUS でエラーを示すと、nSTATUS ピンを Low にプルダウンしてチェ
インをリセットします。この動作はシングル・デバイスでエラーを検出するのに似
ています。
Auto-restart configuration after error のオプションをオンにすると、デバイスはリセッ
ト・タイムアウト期間(最大 500 s)後に nSTATUS ピンを解放します。すべての
nSTATUS ピンが解放され、High にプルアップされると、MAX II デバイスは nCONFIG
の Low パルスを要せずにチェインの再コンフィギュレーションを試みることができ
ます。このオプションがオフの場合、MAX II デバイスは、nCONFIG で Low から High
への遷移(2 s 以上の Low パルス)を生成して、コンフィギュレーション・プロセ
スを再開する必要があります。
マルチ・デバイス FPP コンフィギュレーション・チェインでは、チェイン内にある
すべての Stratix IV デバイスは圧縮復元機能やデザイン・セキュリティ機能をイネー
ブルまたはディセーブルのいずれかにしておく必要があります。DATA と DCLK の関
係のため、チェイン内の特定のデバイスだけを圧縮復元やデザイン・セキュリティ
機能をイネーブルすることは出来ません。チェイン内にデザイン・セキュリティを
対応しないデバイスが存在する場合は、シリアル・コンフィギュレーション手法を
使用します。
システムに同じコンフィギュレーション・データを持つ複数のデバイスが搭載され
ている場合、すべてのデバイスの nCE 入力を GND に接続し、nCEO ピンをフロー
ティング状態のままにします。他のすべてのコンフィギュレーション・ピン
(nCONFIG、nSTATUS、DCLK、DATA[7..0]、CONF_DONE)は、チェイン内のすべ
てのデバイスに接続されます。コンフィギュレーション信号は、シグナル・インテ
グリティを確実にし、クロック・スキュー問題を回避するためにバッファリングが
必要になる場合があります。DCLK ラインと DATA ラインが 4 個目のデバイスごとに
バッファリングされるようにします。デバイスの集積度とパッケージは同じでなけ
ればなりません。すべてのデバイスは、コンフィギュレーションを同時に開始し、
同時に終了します。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–12
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
図 10-3 に、両方の Stratix IV デバイスが同じコンフィギュレーション・データを受信
しているときのマルチ・デバイス FPP コンフィギュレーションを示します。
図 10-3. 両方のデバイスが同じデータを受信する場合の外部ホストを使用したマルチ・デバイス FPP コン
フィギュレーション
Memory
ADDR DATA[7..0]
VCCPGM (1) VCCPGM (1)
10 kW
Stratix IV Device
10 kW
Stratix IV Device
MSEL[2..0]
MSEL[2..0]
GND
CONF_DONE
nSTATUS
nCE
External Host
(MAX II Device or
Microprocessor)
GND
nCEO
GND
CONF_DONE
nSTATUS
nCE
N.C. (2)
nCEO
N.C. (2)
GND
DATA[7..0]
DATA[7..0]
nCONFIG
nCONFIG
DCLK
DCLK
図 10-3 の注:
(1) チェイン内のすべての Stratix IV デバイスの許容入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスおよび外部
ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、VCCPGM ですべてのコンフィギュレー
ション・システム I/O を電源投入することを推奨しています。
(2) 同じコンフィギュレーション・データを複数の Stratix IV デバイスにコンフィギュレーションするときには、それぞれのデバイ
スの nCEO ピンは未接続のままにします。
1 つのコンフィギュレーション・チェインを使用して、Stratix IV デバイスと FPP コン
フィギュレーションに対応する Stratix タイプ以外のようの他のアルテラデバイスを
コンフィギュレーションすることが出来ます。チェイン内にすべてのデバイスが同
時にコンフィギュレーションを完了させることと、任意のデバイスがエラーが発生
したため、すべてのデバイスが再コンフィギュレーションを開始させるには、すべ
てのデバイスの CONF_DONE ピンおよび nSTATUS ピンを連結します。
f
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスのコンフィ
ギュレーションについて詳しくは、
「コンフィギュレーション・ハンドブック Volume
2」の「Configuring Mixed Altera FPGA Device Chains」を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
10–13
FPP コンフィギュレーション・タイミング
図 10-4 に、MAX II デバイスを外部ホストとして使用されるときの、FPP コンフィ
ギュレーションのタイミング波形を示します。この波形は、圧縮復元機能およびデ
ザイン・セキュリティ機能がイネーブルされていないときのタイミングを示します。
図 10-4.
FPP コンフィギュレーション・タイミング波形 ( 注 1), (2)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (3)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (4)
tCF2CD
tST2CK
tCH tCL
(5)
DCLK
tDH
DATA[7..0]
Byte 0 Byte 1 Byte 2 Byte 3
(6)
Byte n-2 Byte n-1
User Mode
Byte n
tDSU
High-Z
User I/O
User Mode
INIT_DONE
tCD2UM
図 10-4 の注:
(1) このタイミング波形は、圧縮復元機能およびデザイン・セキュリティ機能がイネーブルされていないときに利用してください。
(2) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、nCONFIG、nSTATUS、および
CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプルダウンされると、リコンフィギュレーション・サイクル
が開始します。
(3) 電源投入後、Stratix IV デバイスは POR 遅延時間の間、nSTATUS を Low に保持します。
(4) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(5) コンフィギュレーション後、DCLK をフローティング状態のままにしないでください。High または Low のいずれかの都合の良
いレベルにドライブできます。
(6) Stratix IV GT のいくつかの例外を除いて、コンフィギュレーション後には、DATA[7..0] はユーザー I/O ピンとして使用できま
す。これらのピンの状態は兼用ピンの設定によって異なります。
表 10 – 4 は、圧縮復元機能およびデザイン・セキュリティ機能がイネーブルされてい
ないときに、FPP コンフィギュレーションを行うための Stratix IV デバイスのタイミ
ング・パラメータをリストしています。
表 10 ‒ 4.
Stratix IV デバイスの FPP タイミング・パラメータ
シンボル
( その1 ) ( 注 1), (2)
パラメータ
Min
Max
単位
tCF2CD
nCONFIG Low から CONF_DONE Low
—
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
—
800
ns
nCONFIG Low パルス幅
2
—
s
500 (3)
s
tCFG
nSTATUS Low パルス幅
10
tCF2ST1
nCONFIG High から nSTATUS High
—
500 (3)
s
tCF2CK
nCONFIG High から DCLK の最初の立ち上がりエッジ
500
—
s
tST2CK
nSTATUS High から DCLK の最初の立ち上がりエッジ
2
—
s
tDSU
DCLK の立ち上がりエッジ前のデータ・セットアップ
時間
4
—
ns
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド時間
0
—
ns
tSTATUS
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–14
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
表 10 ‒ 4.
Stratix IV デバイスの FPP タイミング・パラメータ
シンボル
( その2 ) ( 注 1), (2)
パラメータ
Min
Max
単位
tCH
DCLK High 時間 (5)
3.2
—
ns
tCL
DCLK Low 時間 (5)
3.2
—
ns
tCLK
DCLK 週期 (5)
8
—
ns
125
MHz
fMAX
DCLK 周波数
—
tR
入力立ち上がり時間
—
40
ns
t
入力立ち下がり時間
—
40
ns
tCD2UM
CONF_DONE High からユーザー・モード (4)
55
150
s
tCD2CU
CONF_DONE High から CLKUSR イネーブル
4 × max DCLK 周期
̶
̶
CONF_DONE High から CLKUSR オプションがオンの
ユーザー・モード
tCD2CU + (8,532
× CLKUSR 周期 )
̶
̶
tCD2UMC
表 10 – 4 の注:
(1) この情報は暫定仕様です。
(2) これらのタイミング・パラメータは、圧縮復元機能およびデザイン・セキュリティ機能がイネーブルされていないときに利
用してください。
(3) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合
に得ることができます。
(4) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(5) tCH と tCL を合計すると、tCLK になります。tCH は 3.2 ns(最小値)のとき、tCL は 4.8 ns およびその逆でなければなりません。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
10–15
図 10-5 に、MAX II デバイスを外部ホストとして使用するときの、FPP コンフィギュ
レーションのタイミング波形を示します。この波形は、圧縮復元機能やデザイン・
セキュリティ機能がイネーブルされているときのタイミングを示します。
図 10-5. 圧縮復元機能またはデザイン・セキュリティ機能がイネーブルされた FPP コンフィギュレーション・
タイミング波形 ( 注 1), (2)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (3)
CONF_DONE (4)
DCLK
tSTATUS
tCF2ST0
tCF2CD
tCL
tST2CK
tCH
1
2
3
4
1
2
3
4
(7)
1
3
(5)
4
tCLK
DATA[7..0]
tDSU
User I/O
Byte 0
Byte 1
tDH
tDH
Byte (n-1)
Byte 2
Byte n
(6)
User Mode
User Mode
High-Z
INIT_DONE
tCD2UM
図 10-5 の注:
(1) このタイミング波形は、圧縮復元機能および / またはデザイン・セキュリティ機能がイネーブルされているときに利用してく
ださい。
(2) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、nCONFIG、nSTATUS、および
CONF_DONE はロジック High レベルにあります。 nCONFIG が Low にプルダウンされると、リコンフィギュレーション・サイクル
が開始します。
(3) 電源投入後、Stratix IV デバイスは POR 遅延時間の間、nSTATUS を Low に保持します。.
(4) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(5) コンフィギュレーション後、DCLK をフローティング状態のままにしないでください。 High または Low のいずれかの都合の良
いレベルにドライブできます。
(6) Stratix IV GT のいくつかの例外を除いて、コンフィギュレーション後には、DATA[7..0] はユーザー I/O ピンとして使用できま
す。これらのピンの状態は兼用ピンの設定によって異なります。
(7) 必要な場合、DCLK は Low に保持して休止することができます。DCLK がリスタートしたら、外部ホストは最初の DCLK の立ち
上がりエッジを送信する前に、DATA[7..0] ピンにデータを供給しなければなりません。
表 10 – 5 は、圧縮復元機能やデザイン・セキュリティ機能がイネーブルされていると
きに、FPP コンフィギュレーションを行うための Stratix IV デバイスのタイミング・
パラメータを示しています。
表 10 ‒ 5. 圧縮復元機能および / またはデザイン・セキュリティ機能がイネーブルされた Stratix IV デバイスに
対する FPP タイミング・パラメータ ( 注 1), (2) ( その1 )
シンボル
パラメータ
Min
Max
単位
tCF2CD
nCONFIG Low から CONF_DONE Low
—
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
—
800
ns
tCFG
nCONFIG Low パルス幅
2
—
s
tSTATUS
nSTATUS Low パルス幅
10
500 (3)
s
tCF2ST1
nCONFIG High から nSTATUS High
—
500 (3)
s
tCF2CK
nCONFIG High から DCLK の最初の立ち上がりエッジ
500
—
s
tST2CK
nSTATUS High から DCLK の最初の立ち上がりエッジ
2
—
s
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–16
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・パッシブ・パラレル・コンフィギュレーション
表 10 ‒ 5. 圧縮復元機能および / またはデザイン・セキュリティ機能がイネーブルされた Stratix IV デバイスに
対する FPP タイミング・パラメータ ( 注 1), (2) ( その2 )
シンボル
Min
Max
単位
tDSU
DCLK の立ち上がりエッジ前のデータ・セットアッ
プ時間
4
—
ns
tDH
DCLK の立ち上がりエッジ前のデータ・ホールド
アップ時間
24
—
ns
tCH
DCLK High 時間 (5)
3.2
—
ns
tCL
DCLK Low 時間 (5)
3.2
—
ns
tCLK
DCLK 周期 (5)
8
—
ns
fMAX
DCLK 周波数
—
125
MHz
データ・レート
—
250
Mbps
40
ns
tDATA
パラメータ
入力立ち上がり時間
—
t
入力立ち下がり時間
—
40
ns
tCD2UM
CONF_DONE High からユーザー・モード (4)
55
150
s
tCD2CU
CONF_DONE High から CLKUSR イネーブル
4 × max
DCLK 周期
̶
̶
CONF_DONE High から CLKUSR オプションがオンの
ユーザー・モード (4)
tCD2CU + (8,532
× CLKUSR
期間 )
̶
̶
tCD2UMC
tR
表 10 – 5 の注:
(1) この情報は暫定仕様です。
(2) このタイミング波形は、圧縮復元機能および / またはデザイン・セキュリティ機能がイネーブルされているときに利用して
ください。
(3) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合
に得ることができます。
(4) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(5) tCH と tCL を合計すると、tCLK になります。tCH は 3.2 ns(最小値)のとき、tCL は 4.8 ns およびその逆でなければなりません。
f
デバイス・コンフィギュレーション・オプションおよびコンフィギュレーション・
ファイルの作成方法について詳しくは、「コンフィギュレーション・ハンドブック
Volume 2」の「Device Configuration Options」および「Configuration File
Formats」の章を参照してください。
マイクロプロセッサを使用した FPP コンフィギュレーション
このコンフィギュレーション手法では、マイクロプロセッサがフラッシュ・メモリ
などのストレージ・デバイスからターゲットの Stratix IV デバイスへのコンフィギュ
レーション・データの転送を制御できます。
マイクロプロセッサを外部ホストとして使用する場合、10 – 6 ページの「MAX II デバ
イスを外部ホストとして使用した FPP コンフィギュレーション」のすべての情報も
適用できます。すべてのコンフィギュレーションおよびタイミング情報については、
この項を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
10–17
ファスト・アクティブ・シリアル・コンフィギュレーション ( シ
リアル・コンフィギュレーション・デバイス )
ファスト AS コンフィギュレーション手法では、Stratix IV デバイスはシリアル・コン
フィギュレーション・デバイスを使用してコンフィギュレーションされます。これ
らのコンフィギュレーション・デバイスは、単純な 4 ピン・インタフェースとス
モール・フォーム・ファクタを特長とする不揮発性メモリを備えた低コスト・デバ
イスです。
最大規模のシリアル・コンフィギュレーション・デバイスは、現在、128 M ビット
のコンフィギュレーション・ビットストリームをサポートしています。EP4SE360、
EP4SGX290、EP4S40G5、EP4S100G3、および大容量のデバイスに対して、Stratix IV の
圧縮復元機能を使用し、または FPP それとも PS コンフィギュレーション手法を選択
します。
f
シリアル・コンフィギュレーション・デバイスについて詳しくは、「コンフィギュ
レーション・ハンドブック Volume 2」の「Serial Configuration Devices (EPCS1,
EPCS4, EPCS16, EPCS64, and EPCS128) Data Sheet」の章を参照してください。
シリアル・コンフィギュレーション・デバイスは、コンフィギュレーション・デー
タにアクセスするためのシリアル・インタフェースを提供します。デバイス・コン
フィギュレーションの間、Stratix IV デバイスはシリアル・インタフェースを通して
コンフィギュレーション・データを読み出し、必要に応じてデータを圧縮復元し、
SRAM セルをコンフィギュレーションします。この手法は、Stratix IV デバイスがコン
フィギュレーション・インタフェースを制御するため、AS コンフィギュレーション
と呼ばれます。この手法は、コンフィギュレーション・デバイスがインタフェース
を制御する PS コンフィギュレーション手法とは対照的です。
1
Altera Corporation
2009 年 11 月
Stratix IV の圧縮復元およびデザイン・セキュリティ機能は、ファスト AS モードを使用
して Stratix IV デバイスをコンフィギュレーションするときに完全に利用できます。
Stratix IV デバイス・ハンドブック Volume 1
10–18
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
シリアル・コンフィギュレーション・デバイスは、シリアル・クロック入力
(DCLK)
、シリアル・データ出力(DATA)、AS データ入力(ASDI)
、およびアクティ
ブ Low のチップ・セレクト(nCS)の 4 ピン・インタフェースを備えています。図
10-6 に示すように、この 4 ピン・インタフェースは Stratix IV デバイス・ピンに接続
されます。
図 10-6. シングル・デバイスのファスト AS コンフィギュレーション
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Serial Configuration
Device
Stratix IV Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
GND
VCCPGM
DATA
DATA0
DCLK
DCLK
MSEL2
nCS
nCSO
MSEL1
ASDO
MSEL0
ASDI
(2)
N.C.
GND
図 10-6 の注:
(1) プルアップ抵抗を 3.3-V の電源 VCCPGM に接続します。
(2) Stratix IV デバイスは、ASDO から ASDI までのパスを使用して、コンフィギュレーション・デバイス
を制御します。
アクティブ・シリアル(AS)コンフィギュレーション・モードで Stratix IV FPGA をコ
ンフィギュレーションする場合、EPCS シリアル・コンフィギュレーション・デバイ
スを 3.0 V に駆動することができます。EPCS デバイスへの電源は 2.7 V ~ 3.6 V の範
囲があるので、これは実現可能です。EPCS デバイスを駆動するのに、専用 3.0 V の
電源が必要がありません。Stratix IV デバイスの EPCS デバイスおよび VCCPGM ピンは
同じ 3.0 V の電源を共用することがあります。
電源投入時に、Stratix IV デバイスは POR を実行します。POR 遅延は、PORSEL ピン
の設定によって異なります。PORSEL ピンが Low にドライブされているとき、スタ
ンダード POR 時間は 100 ms < TPOR < 300 ms です。PORSEL ピンが High にドライブ
されているとき、ファスト POR 時間は 4 ms < TPOR < 12 ms です。POR の間、デバイ
スはリセットされ、nSTATUS および CONF_DONE が Low に保持され、すべてのユー
ザー I/O ピンがトライ・ステートになります。デバイスが正常に POR を終了すると、
すべてのユーザー I/O ピンはトライ・ステートを維持します。電源投入時およびコン
フィギュレーション中に nIO_pullup が Low にドライブされた場合、ユーザー I/O
ピンおよび兼用 I/O ピンはウィーク・プルアップ抵抗を持ち、(POR 後の)コンフィ
ギュレーションの実行前および実行中にオンになります。nIO_pullup が High にド
ライブされた場合、ウィーク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーション、およ
び初期化の 3 つのステージで構成されています。nCONFIG または nSTATUS が Low
のとき、デバイスはリセット状態です。POR の後、Stratix IV デバイスは nSTATUS を
解放すると、このピンは外部 10-k プルアップ抵抗により High にプルアップされ、
デバイスはコンフィギュレーション・モードに入ります。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
1
10–19
コンフィギュレーションを開始するには、(コンフィギュレーション・ピンが存在す
るバンクの)VCC、VCCIO、VCCPGM、および VCCPD 電圧を適切な電圧レベルに駆動します。
Stratix IV デバイスで生成されるシリアル・クロック (DCLK) は、コンフィギュレー
ション・サイクル全体を制御し、シリアル・インタフェースに対するタイミングを
提供します。Stratix IV デバイスは、内部オシレータを使用して DCLK を生成します。
MSEL[] ピンを使用して、40 MHz オシレータを使用するように選択できます。
ファスト AS コンフィギュレーション手法では、Stratix IV デバイスは DCLK の立ち下
がりエッジでコントロール信号をドライブ・アウトします。シリアル・コンフィ
ギュレーション・デバイスは、DCLK の立ち下がりエッジでコンフィギュレーショ
ン・データを出力して、これらのインストラクションに応答します。そしてこの
データは、DCLK の次の立ち下がりエッジで Stratix IV デバイスにラッチされます。
コンフィギュレーション・モードでは、Stratix IV デバイスが nCSO 出力ピンを Low
にドライブすることによって、シリアル・コンフィギュレーション・デバイスをイ
ネーブルし、それによってコンフィギュレーション・デバイスのチップ・セレクト
(nCS)ピンが接続されます。Stratix IV デバイスは、シリアル・クロック (DCLK) お
よびシリアル・データ出力 (ASDO) ピンを使用して、オペレーション・コマンドや
リード・アドレス信号をシリアル・コンフィギュレーション・デバイスに送信しま
す。コンフィギュレーション・デバイスは、データをシリアル・データ出力
(DATA)ピンに供給し、このピンは Stratix IV デバイスの DATA0 入力に接続されま
す。
すべてのコンフィギュレーション・ビットが Stratix IV デバイスで受信されると、
オープン・ドレインの CONF_DONE ピンが解放され、10-k の外部抵抗で High にさ
れます。初期化は、CONF_DONE 信号が High レベルに達してから開始されます。す
べての AS コンフィギュレーション・ピン (DATA0、DCLK、nCSO、および ASDO) に
は、常時アクティブな内部ウィーク・プルアップ抵抗があります。コンフィギュ
レーション後に、これらのピンは入力トライ・ステートとして設定され、内部
ウィーク・プルアップ抵抗で High にドライブされます。デバイスを初期化するには、
CONF_DONE ピンに 10-k の外部プルアップ抵抗が必要です。
Stratix IV デバイスでは、初期化クロック・ソースは内部オシレータまたはオプション
の CLKUSR ピンになります。デフォルトでは、内部オシレータが初期化用のクロッ
ク・ソースです。内部オシレータを使用する場合、Stratix IV は、自身で初期化を正
しく実行するのに必要なクロック・サイクルを供給します。CLKUSR オプションを
使用して複数のデバイスの初期化を同期させたり、初期化を遅らせるといった柔軟
性を得ることもできます。Enable user-supplied start-up clock (CLKUSR) オプション
は、Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボックスの General
タブでオンにすることができます。Enable user supplied start-up clock オプションを選
択すると、CLKUSR ピンが初期化クロック・ソースになります。CLKUSR にクロック
を供給しても、コンフィギュレーション・プロセスには影響しません。すべてのコ
ンフィギュレーション・データが受け入れられ、CONF_DONE が High になると、
DCLK の 4 クロック・サイクル後に CLKUSR がイネーブルされます。この期間の経過
後、Stratix IV デバイスは正しく初期化を実行してユーザー・モードに入るために
8,532 クロック・サイクルを必要とします。Stratix IV デバイスは、125 MHz の CLKUSR
fMAX をサポートしています。
オプションの INIT_DONE ピンは、初期化の終了とユーザー・モードの開始を Low
から High への遷移で知らせます。Quartus II ソフトウェアでは、Device and Pin
Options ダイアログ・ボックスの General タブから Enable INIT_DONE Output オプションを
設定できます。INIT_DONE ピンを使用する場合、このピンは nCONFIG が Low のと
き、およびコンフィギュレーションの開始時に 10-k の外部プルアップ抵抗によっ
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–20
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
て High になります。INIT_DONE を有効にしたオプション・ビットが、(コンフィ
ギュレーション・データの最初のフレーム時に)デバイスにプログラムされると、
INIT_DONE ピンは Low になります。初期化が完了すると、INIT_DONE ピンは解放さ
れて High にプルアップされます。この Low から High への遷移は、デバイスがユー
ザー・モードに入ったことを示します。初期化が完了すると、デバイスはユーザー・
モードに入ります。ユーザー・モードでは、ユーザー I/O ピンにウィーク・プルアッ
プ抵抗がなくなり、デザインで割り当てられたとおりに機能します。
コンフィギュレーション中にエラーが発生した場合は、Stratix IV デバイスは
nSTATUS 信号を Low にアサートしてデータ・フレーム・エラーがあったことを示し、
CONF_DONE 信号は Low レベルを維持した状態になります。Auto-restart configuration
after error オプション (Quartus II ソフトウェアの Device and Pin Options ダイアログ・
ボックスの General タブで選択可能 ) がオンの場合、Stratix IV デバイスは nCSO にパ
ルスを生成してコンフィギュレーションをリセットし、リセット・タイムアウト期
間 ( 最大 500 s) 後に nSTATUS を解放し、コンフィギュレーションを再試行しま
す。このオプションがオフになっている場合は、システムが nSTATUS でエラーを監
視し、nCONFIG に最低 2 s の Low パルスを出力してコンフィギュレーションを再
開する必要があります。
Stratix IV デバイスがユーザー・モードのとき、nCONFIG ピンを Low にすることによっ
て、再コンフィギュレーションを開始できます。nCONFIG ピンは、最低 2 s の間
Low でなければなりません。nCONFIG が Low にプルダウンされると、デバイスは
nSTATUS と CONF_DONE も Low にプルダウンし、すべての I/O ピンがトライ・ステート
になります。nCONFIG がロジック High レベルに復帰し、nSTATUS が Stratix IV デバ
イスによって解放されると、再コンフィギュレーションが開始されます。
1 個のシリアル・コンフィギュレーション・デバイスを使用して、複数の Stratix IV デ
バイスをコンフィギュレーションすることができます。チップ・イネーブル (nCE)
およびチップ・イネーブル出力 (nCEO) ピンを使用して、複数の Stratix IV デバイス
をカスケード接続することが可能です。チェイン内の最初のデバイスでは、nCE ピ
ンを GND に接続しなければなりません。そして、nCEO ピンをチェイン内の次のデ
バイスの nCE ピンに接続します。最初のデバイスがビットストリームからすべての
コンフィギュレーション・データを完全に読み込むと、nCEO ピンを Low にドライ
ブし、チェイン内の次のデバイスをイネーブルします。最後のデバイスの nCEO ピ
ンは接続しないでおきます。チェイン内の各デバイスの nCONFIG、nSTATUS、
CONF_DONE、DCLK、および DATA0 ピンは接続されます(図 10-7 を参照)。
チェイン内の最初の Stratix IV デバイスは、コンフィギュレーション・マスタであり、
チェイン全体のコンフィギュレーションを制御します。MSEL ピンを接続して、AS
コンフィギュレーション手法を選択する必要があります。残りの Stratix IV デバイス
はコンフィギュレーション・スレーブです。MSEL ピンを接続して、PS コンフィ
ギュレーション手法を選択する必要があります。PS コンフィギュレーションを対応
するその他のどのアルテラ・デバイスでも、コンフィギュレーション・スレーブと
してチェインの一部に含めることができます。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
10–21
図 10-7 にマルチ・デバイス・ファスト AS コンフィギュレーションのピン接続を示
します。
図 10-7. マルチ・デバイス・ファスト AS コンフィギュレーション
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Serial Configuration
Device
Stratix IV Device Master
Stratix IV Device Slave
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
GND
DATA
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
VCCPGM
DATA0
VCCPGM
DATA0
DCLK
DCLK
MSEL2
nCS
nCSO
MSEL1
ASDI
ASDO
MSEL0
DCLK
GND
N.C.
MSEL2
MSEL1
MSEL0
GND
Buffers (2)
図 10-7 の注:
(1) プルアップ抵抗を 3.0 V の VCCPGM 電源に接続します。
(2) DATA[0] と DCLK に対して、Stratix IV のマスタ・デバイスとスレーブ・デバイスの間にリピータ・バッファを接続します。こ
れはシグナル・インテグリティおよびクロック・スキュー問題を回避するためです。
図 10-7 に示すように、すべてターゲット・デバイスの nSTATUS ピンおよび
CONF_DONE ピンは、まとめて外部プルアップ抵抗に接続されています。デバイスで
は、これらのピンはオープン・ドレインの双方向ピンです。最初のデバイスが、(コ
ンフィギュレーション・データをすべて受信した後)nCEO をアサートすると、
CONF_DONE ピンをリリースします。しかし、チェイン内の後続のデバイスはそれぞ
れのコンフィギュレーション・データを受信するまで、この共有 CONF_DONE ライン
を Low に保持します。チェイン内のすべてのターゲット・デバイスがそれぞれのコ
ンフィギュレーション・データを受信して CONF_DONE を開放すると、プルアップ抵
抗がこのライン上で High レベルをドライブし、すべてのデバイスが同時に初期化
モードに入ります。
コンフィギュレーション実行中のどの時点でもエラーが発生した場合、nSTATUS ラ
インは障害のあるデバイスによって Low にドライブされます。Auto-restart
configuration after error オプションをイネーブルにすると、リセット・タイムアウト期
間(最大 500 s)後にチェイン全体の再コンフィギュレーションが開始されます。
Auto-restart configuration after error オプションがイネーブルされていない場合、外部シ
ステムは nSTATUS でエラーを監視し、nCONFIG に Low パルスを生成してコンフィ
ギュレーションを再開します。外部システムでの制御を可能にするために、
nCONFIG を VCCGPM に接続するのではなく、システムからの制御信号を接続する必要が
あります。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–22
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
1
Stratix IV デバイスはカスケード接続できますが、シリアル・コンフィギュレーショ
ン・デバイスはカスケード接続やチェインで連結することはできません。
コンフィギュレーション・ビット・ストリームのサイズがシリアル・コンフィギュ
レーション・デバイスの容量を超えた場合は、さらに大容量のコンフィギュレー
ション・デバイスを選択して、あるいは圧縮機能をイネーブルにする必要がありま
す。複数のデバイスをコンフィギュレーションするとき、ビットストリームのサイ
ズは個々のデバイスのコンフィギュレーション・ビットストリームの合計になりま
す。
1 つのシステムで同じコンフィギュレーション・データを含む複数のデバイスを持つ
ことができます。アクティブ・シリアル・チェインでは、シリアル・コンフィギュ
レーション・デバイスに .sof のコピーを 1 つ格納することによってこれを実現しま
す。.sof の同じコピーは、マスタの Stratix IV デバイスおよび残りすべてのスレーブ・
デバイスを同時にコンフィギュレーションします。すべて Stratix IV のデバイスは、
同じ集積度とパッケージでなければなりません。
4個の同じ Stratix IV デバイスを同じ.sof でコンフィギュレーションするには、
図10-8に
示すようなチェインをセットアップすることができます。最初のデバイスはマスタ・
デバイスであり、その MSEL ピンは AS コンフィギュレーションを選択するように設
定しなくてはなりません。他の 3 つのスレーブ・デバイスは、同時コンフィギュ
レーション用にセットアップし、MSEL ピンは PS コンフィギュレーションを選択す
るように設定します。マスタおよびスレーブからの nCE 入力ピンは GND に接続さ
れ、DATA ピンおよび DCLK ピンは、4 つすべてのデバイスにパラレルに接続されま
す。コンフィギュレーション・サイクルの間、マスタ・デバイスは、シリアル・コ
ンフィギュレーション・デバイスからコンフィギュレーション・データを読み出し、
3 個すべてのスレーブ・デバイスに送信して、スレーブ・デバイスを同時にコンフィ
ギュレーションします。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
10–23
図 10-8 にデバイスが単一の .sof を使用して同じデータを受信するときのマルチ・デ
バイス・ファスト AS コンフィギュレーションを示します。
図 10-8. デバイスが単一の .sof を使用して同じデータを受信するときのマルチ・デバイス・ファースト AS コ
ンフィギュレーション
Stratix IV
Device Slave
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
N.C.
VCCPGM (1) VCCPGM (1) VCCPGM (1)
DATA0
10 kΩ
10 kΩ
MSEL2
DCLK
10 kΩ
VCCPGM
MSEL1
MSEL0
GND
Stratix IV
Device Master
Serial Configuration
Device
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
DATA0
DCLK
DCLK
nCS
nCSO
ASDI
ASDO
N.C.
GND
VCCPGM
GND
DATA
Stratix IV
Device Slave
MSEL2
nSTATUS
CONF_DONE
nCONFIG
nCE
DATA0
MSEL2
DCLK
MSEL1
nCEO
N.C.
VCCPGM
MSEL1
MSEL0
MSEL0
GND
GND
Stratix IV
Device Slave
Buffers (2)
nSTATUS
CONF_DONE
nCONFIG
nCE
nCEO
DATA0
DCLK
MSEL2
N.C.
VCCPGM
MSEL1
MSEL0
GND
図 10-8 の注:
(1) プルアップ抵抗を 3.0 V の VCCPGM 電源に接続します。
(2) DATA[0] と DCLK に対して、Stratix IV のマスタとスレーブ・デバイスの間にリピータ・バッファを接続します。これはシグナ
ル・インテグリティおよびクロック・スキュー問題を回避するためです。
アクティブ・シリアル・コンフィギュレーション時間の見積り
アクティブ・シリアル・コンフィギュレーション時間は、シリアル・コンフィギュ
レーション・デバイスから Stratix IV デバイスへのデータ転送に要する時間によって
左右されます。このシリアル・インタフェースは、Stratix IV の DCLK 出力(内部オシ
レータから生成される)でクロックが供給され、40 MHz (25 ns) にセット必要があ
ります。したがって、EP4SE230 デバイスの最小コンフィギュレーション時間の見積
り(94, 600, 000 ビットの非圧縮データ)は、以下のとおりです。
.rbfサイズ (最小DCLK周期/DCLKサイクルあたり1ビット) = 推定最小コンフィギュ
レーション時間
94,600,000 ビット × (25 ns / 1 ビット ) = 2,365 ms
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–24
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
1
上記の計算は暫定的な圧縮されていない .rbf のサイズに基づいています。Quartus II ソ
フトウェアが .rbf を生成できた後に、最終の .rbf のサイズが提供されます。
圧縮をイネーブルにすると、Stratix IV デバイスに送信されるコンフィギュレーショ
ン・データ量が削減され、これによってもコンフィギュレーション時間が短縮され
ます。一般的には、デザイン次第で圧縮によってコンフィギュレーション時間を短
縮できます。
シリアル・コンフィギュレーション・デバイスのプログラミング
シリアル・コンフィギュレーション・デバイスは、不揮発性のフラッシュ・メモリ
をベースにしたデバイスです。これらのデバイスは、USB-Blaster™、EthernetBlaster™、
または ByteBlaster™ II ダウンロード・ケーブルを使用して、イン・システムでプログ
ラムすることができます。あるいは、APU (Altera Programming Unit) がサポートされ
ているサードパーティのプログラマまたは SRunner ソフトウェア・ドライバを搭載
したマイクロプロセッサを使用してプログラムできます。
AS プログラミング・インタフェースまたは JTAG インタフェース・ソリューションを
介して、シリアル・コンフィギュレーション・デバイスのイン・システム・プログ
ラミングを実行することができます。
シリアル・コンフィギュレーション・デバイスは JTAG インタフェースをサポートし
ないので、これらのデバイスをプログラムする通常の方法は、AS プログラミング・
インタフェースを経由して行うことです。シリアル・コンフィギュレーション・デ
バイスのプログラムに使用されるコンフィギュレーション・データは、プログラミ
ング・ハードウェアを介してダウンロードされます。
イン・システム・プログラミング中に、ダウンロード・ケーブルは nCE ピンを High
にして、AS インタフェースへのデバイス・アクセスをディセーブルします。また、
Startix IV デバイスは、nCONFIG が Low レベルでもリセット状態に保持されます。プロ
グラミングの完了後、ダウンロード・ケーブルが nCE と nCONFIG を解放するため、
プルダウン抵抗とプルアップ抵抗でそれぞれ GND と VCCPGM をドライブできます。図
10-9 に、シリアル・コンフィギュレーション・デバイスへのダウンロード・ケーブ
ルの接続を示します。
アルテラは、JTAG インタフェースを使用するシリアル・コンフィギュレーション・
デバイス用のイン・システム・プログラミング・ソリューションであるシリアル・
フラッシュ・ローダ(SFL)を開発しました。このソリューションでは、Stratix IV デ
バイスが JTAG インタフェースとシリアル・コンフィギュレーション・デバイスのブ
リッジになる必要があります。
f
SFL について詳しくは、「AN 370: Using the Serial FlashLoader with Quartus II
Software」を参照してください。
f
USB-Blaster ダウンロード・ケーブルについて詳しくは、「USB-Blaster Download
Cable User Guide」を参照してください。ByteBlaster II ケーブルについて詳しくは、
「ByteBlaster II Download Cable User Guide」を参照してください。EthernetBlaster
ダウンロード・ケーブルについて詳しくは、「EthernetBlaster Communications
Cable User Guide」を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
ファスト・アクティブ・シリアル・コンフィギュレーション ( シリアル・コンフィギュレーション・デバイス )
10–25
図 10-9. シリアル・コンフィギュレーション・デバイスのイン・システム・プログラミ
ング
VCCPGM (1) VCCPGM (1) VCCPGM (1)
10 kΩ
10 kΩ
10 kΩ
Stratix IV Device
CONF_DONE
nSTATUS
Serial
Configuration
Device
nCEO
N.C.
nCONFIG
nCE
10 kΩ
VCCPGM
DATA
DATA0
DCLK
DCLK
nCS
nCSO
MSEL1
ASDI
ASDO
MSEL0
MSEL2
GND
Pin 1
VCCPGM (2)
USB Blaster or ByteBlaser II
(AS Mode)
10-Pin Male Header
図 10-9 の注:
(1) プルアップ抵抗を 3.0 V の VCCPGM 電源に接続します。
(2) USB-ByteBlaster、ByteBlaster II、または EthernetBlaster ケーブルの VCC(TRGT) を VCCPGM でパワーアップし
ます。
Quartus II ソフトウェアをアルテラのプログラミング・ハードウェアおよび適切なコ
ンフィギュレーション・デバイス・プログラミング・アダプタと共に使用して、シ
リアルコンフィギュレーション・デバイスをプログラムすることができます。
生産環境では、シリアル・コンフィギュレーション・デバイスは複数の方法でプロ
グラムできます。アルテラのプログラミング・ハードウェアまたはサードパーティ
のプログラミング・ハードウェアを使用して、ブランクのシリアル・コンフィギュ
レーション・デバイスを PCB に実装する前にプログラムすることができます。ある
いは、オンボード・マイクロプロセッサを使用し、アルテラが提供する C ベースの
ソフトウェア・ドライバを利用して、シリアル・コンフィギュレーション・デバイ
スをイン・システムでプログラムすることができます。
シリアル・コンフィギュレーション・デバイスは、SRunner を使用した外部マイクロ
プロセッサにより、イン・システムでプログラムすることができます。SRunner は、
異なるエンベデッド・システムにフィットするよう簡単にカスタマイズ可能なエン
ベデッド・シリアル・コンフィギュレーション・デバイス・プログラミングを構築
するソフトウェア・ドライバです。SRunner は、ロウ・プログラミング・データ
(.rpd) を読み込むことができ、シリアル・コンフィギュレーション・デバイスに書
き込むことができます。SRunner を使用したシリアル・コンフィギュレーション・デ
バイスのプログラミング時間は、Quartus II ソフトウェアでのプログラミング時間に
相当します。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–26
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
f
SRunner について詳しくは、「AN 418: SRunner: An Embedded Solution for EPCS
Programming」およびアルテラ・ウェブサイト www.altera.com のソース・コードを
参照してください。
f
シリアル・コンフィギュレーション・デバイスについて詳しくは、「コンフィギュ
レーション・ハンドブック Volume 2」の「Serial Configuration Devices (EPCS1,
EPCS4, EPCS16, EPCS64, and EPCS128) Data Sheet」の章を参照してください。
パッシブ・シリアル・コンフィギュレーション
Stratix IV デバイスの PS コンフィギュレーションは、フラッシュ・メモリと MAX II デバ
イスまたはマイクロプロセッサ、またはダウンロード・ケーブルなどのインテリ
ジェント・ホストを使用して実行できます。PS 手法では、外部ホスト(MAX II デバ
イス、エンベデッド・プロセッサ、またはホスト PC)がコンフィギュレーションを
制御します。コンフィギュレーション・データは、DCLK の各立ち上がりエッジで
DATA0 ピンを介して、ターゲットの Stratix IV デバイスに送られます。
1
Stratix IV の圧縮復元およびデザイン・セキュリティ機能は、PS モードを使用して
Stratix IV デバイスをコンフィギュレーションするときに完全に利用できます。
MAX II デバイスを外部ホストとして使用した PS コンフィギュレーション
このコンフィギュレーション手法では、MAX II デバイスは、フラッシュ・メモリな
どのストレージ・デバイスからターゲットの Stratix IV デバイスへのコンフィギュ
レーション・データの転送を制御するインテリジェント・ホストとして使用できま
す。コンフィギュレーション・データは、.rbf、.hex、または .ttf フォーマットで保
存できます。
図 10-10 に、シングル・デバイス・コンフィギュレーションでの Stratix IV デバイス
と MAX II デバイス間のコンフィギュレーション・インタフェース接続を示します。
図 10-10. 外部ホストを使用した単一デバイスの PS コンフィギュレーション
Memory
ADDR
VCCPGM (1)
VCCPGM (1)
DATA0
10 k W
10 k W
Stratix IV Device
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nCEO
GND
DATA0
MSEL2
nCONFIG
MSEL1
DCLK
N.C.
VCCPGM
MSEL0
GND
図 10-10 の注:
(1) Stratix IV デバイスに許容される入力信号を供給する電源に抵抗を接続します。VCCPGM は、デバイスお
よび外部ホスト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。アルテラでは、
VCCPGM ですべてのコンフィギュレーション・システム I/O を電源投入することを推奨しています。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
10–27
電源投入後に、Stratix IV デバイスは POR を実行します。POR 遅延は、PORSEL ピン
の設定によって異なります。PORSEL ピンが Low にドライブされているとき、スタ
ンダード POR 時間は 100 ms < TPOR < 300 ms です。PORSEL ピンが High にドライブ
されているとき、ファスト POR 時間は 4 ms < TPOR < 12 ms です。POR の間、デバイ
スはリセットされ、nSTATUS が Low に保持され、すべてのユーザー I/O ピンがトラ
イ・ステートになります。デバイスが正常に POR を終了すると、すべてのユーザー
I/O ピンはトライ・ステートを維持します。電源投入時およびコンフィギュレーショ
ン中に nIO_pullup が Low にドライブされた場合、ユーザー I/O ピンおよび兼用 I/O
ピンはウィーク・プルアップ抵抗を持ち、(POR 後の)コンフィギュレーションの実
行前および実行中にオンになります。nIO_pullup が High にドライブされた場合、
ウィーク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーション、およ
び初期化の 3 つのステージで構成されています。nCONFIG または nSTATUS が Low
のとき、デバイスはリセット状態です。コンフィギュレーションを開始するには、
MAX II デバイスは nCONFIG ピンに Low から High の遷移を生成する必要があります。
1
コンフィギュレーション・プロセスを開始するには、コンフィギュレーション・ピ
ンが存在するバンクの VCC、VCCIO、VCCPGM、および VCCPD が適切な電圧レベルで完全に駆
動されている必要があります。
nCONFIG が High になると、デバイスはリセット状態を終了し、オープン・ドレイン
の nSTATUS ピンを解放します。このピンは 10-k の外部プルアップ抵抗で High に
プルアップされます。nSTATUS が解放されると、デバイスはコンフィギュレーショ
ン・データを受信可能な状態になり、コンフィギュレーション・ステージが開始さ
れます。nSTATUS が High にプルアップされると、MAX II デバイスはコンフィギュ
レーション・データを 1 ビットずつ DATA0 ピンに送信します。コンフィギュレー
ション・データを .rbf、.hex、または .ttf フォーマットで使用する場合は、各デー
タ・バイトの LSB を最初に送信しなければなりません。例えば、.rbf にバイト・
シーケンス 02 1B EE 01 FA が含まれている場合、デバイスに送信する必要がある
シリアル・ビットストリームは 0100-0000 1101-1000 0111-0111 1000-0000
0101-1111 です。
Stratix IV デバイスは、DATA0 ピンでコンフィギュレーション・データを受信し、
DCLK ピンでクロックを受信します。データは、DCLK の立ち上がりエッジでデバイス
にラッチされます。CONF_DONE が High になるまで、データは継続してターゲット・
デバイスに送られます。デバイスは、すべてのコンフィギュレーション・データを
正常に受信すると、10-k の外部プルアップ抵抗で High にプルアップされたオープ
ン・ドレインの CONF_DONE ピンを解放します。CONF_DONE の Low から High への
遷移は、コンフィギュレーションが完了し、デバイスの初期化を開始できることを
示します。デバイスを初期化するには、CONF_DONE ピンに 10-k の外部プルアップ
抵抗が必要です。
Stratix IV デバイスでは、初期化クロック・ソースは内部オシレータまたはオプション
の CLKUSR ピンになります。デフォルトでは、内部オシレータが初期化用のクロッ
ク・ソースです。内部オシレータを使用する場合、Stratix IV は、自身で初期化を正
しく実行するのに必要なクロック・サイクルを供給します。したがって、内部オシ
レータが初期化クロック・ソースの場合、コンフィギュレーション・ファイル全体
をデバイスに送信するだけで十分にデバイスをコンフィギュレーションし初期化で
きます。コンフィギュレーションの完了後にデバイスに DCLK をドライブしても、
デバイス動作には影響しません。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–28
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
CLKUSR オプションを使用して複数のデバイスの初期化を同期させたり、初期化を遅
らせるといった柔軟性を得ることもできます。Enable user-supplied start-up clock
(CLKUSR) オプションは、Quartus II ソフトウェアの Device and Pin Options ダイアロ
グ・ボックスの General タブでオンにすることができます。CLKUSR にクロックを供
給しても、コンフィギュレーション・プロセスに影響することはありません。すべ
てのコンフィギュレーション・データが受け入れられ、CONF_DONE が High になる
と、tCD2CU の規定時間後に CLKUSR がイネーブルされます。この期間の経過後、
Stratix IV デバイスは正しく初期化を実行してユーザー・モードに入るために 8、532 ク
ロック・サイクルを必要とします。Stratix IV デバイスは、125 MHz の CLKUSR fMAX を
サポートしています。
オプションの INIT_DONE ピンは、初期化の終了とユーザー・モードの開始を Low
から High への遷移で知らせます。Quartus II ソフトウェアでは、Device and Pin
Options ダイアログ・ボックスの General タブから Enable INIT_DONE Output オプションを
設定できます。INIT_DONE ピンを使用する場合、このピンは nCONFIG が Low のと
き、およびコンフィギュレーションの開始時に 10-k の外部プルアップ抵抗によっ
て High になります。INIT_DONE を有効にするオプション・ビットが、(コンフィ
ギュレーション・データの最初のフレーム時に)デバイスにプログラムされると、
INIT_DONE ピンは Low になります。初期化が完了すると、INIT_DONE ピンは解放さ
れて High にプルアップされます。MAX II デバイスは、デバイスがユーザー・モード
に入ったことを示すこの Low から High への遷移を検出できなければなりません。初
期化が完了すると、デバイスはユーザー・モードに入ります。ユーザー・モードで
は、ユーザー I/O ピンにウィーク・プルアップ抵抗がなくなり、デザインで割り当て
られたとおりに機能します。
1
PS に非圧縮および圧縮ビットストリームの両方のデバイスの初期化を開始するよう
に、CONF_DONE が High になった後、2 つの DCLK 立ち下がりエッジが必要です。
コンフィギュレーションの終了時に DCLK および DATA0 をフローティング状態にし
ないために、MAX II デバイスはこれらを High か Low のいずれかボードで都合が良い
方にドライブする必要があります。コンフィギュレーション後、DATA[0] ピンは
ユーザー I/O ピンとして使用できます。Quartus II ソフトウェアで PS 手法が選択され
ると、デフォルトでこの I/O ピンはユーザー・モードではトライ・ステートになるた
め、MAX II デバイスでドライブしなければなりません。Quartus II ソフトウェアでこ
のデフォルト・オプションを変更するには、Device and Pin Options ダイアログ・ボッ
クスの Dual-Purpose Pins タブを選択します。
コンフィギュレーションを正しく行うには、コンフィギュレーション・クロック
(DCLK)速度が規定周波数以下でなければなりません。DCLK には最大周期はありま
せん。これは DCLK を無制限に停止することによってコンフィギュレーションを休
止できることを意味します。
コンフィギュレーション実行中にエラーが発生した場合、デバイスは nSTATUS ピン
を Low にドライブし、内部で自身をリセットします。nSTATUS ピンの Low 信号はま
た、MAX II デバイスにエラーがあることを警告します。Auto-restart configuration after
error オプション (Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボック
スの General タブで選択可能 ) がオンの場合、Stratix IV デバイスはリセット・タイム
アウト期間(最大 500 s)後に nSTATUS を解放します。nSTATUS が解放され、プ
ルアップ抵抗により High にプルアップされると、MAX II デバイスは nCONFIG の
Low パルスを与えることなく、ターゲット・デバイスの再コンフィギュレーションを
試みることができます。このオプションがオフの場合、MAX II デバイスは、
nCONFIG で Low から High への遷移(2 s 以上の Low パルス)を生成して、コンフィ
ギュレーション・プロセスを再開する必要があります。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
10–29
MAX II デバイスは CONF_DONE ピンと INIT_DONE ピンをモニタすることによっても、
コンフィギュレーションの成功を確認できます。MAX II デバイスは、CONF_DONE ピ
ンをモニタして、エラーを検出し、プログラミングの完了を判断する必要がありま
す。すべてのコンフィギュレーション・データが送信されたが、CONF_DONE または
INIT_DONE が High になっていない場合、MAX II デバイスはターゲット・デバイスを
再コンフィギュレーションしなければなりません。
1
オプションの CLKUSR ピンが使用されているときに、nCONFIG を Low にプルダウンし
てデバイスの初期化中にコンフィギュレーションを再開する場合は、nSTATUS が
Low の間(最大 500 s)、CLKUSR がトグルし続けるようにする必要があります。
デバイスがユーザー・モードのとき、nCONFIG ピンを Low から High に遷移させる
と、再コンフィギュレーションを開始できます。nCONFIG ピンは、最低 2 s の間
Low でなければなりません。nCONFIG が Low にプルダウンされると、デバイスは
nSTATUS と CONF_DONE も Low にプルダウンし、すべての I/O ピンがトライ・ステート
になります。nCONFIG がロジック High レベルに復帰し、nSTATUS がデバイスに
よって解放されると、再コンフィギュレーションが開始されます。
図 10-11 に、MAX II デバイスを使用して複数のデバイスをコンフィギュレーション
する方法を示します。この回路はシングル・デバイスの PS コンフィギュレーション
回路に類似していますが、マルチ・デバイスのコンフィギュレーションのために
Stratix IV デバイスがカスケード接続されています。
図 10-11. 外部ホストを使用したマルチ・デバイス PS コンフィギュレーション
Memory
ADDR
VCCPGM (1) VCCPGM (1)
DATA0
10 k W
10 k W
Stratix IV Device 1
Stratix IV Device 2
CONF_DONE
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
GND
DATA0
nCONFIG
DCLK
nSTATUS
nCE
nCEO
MSEL2
VCCPGM
DATA0
nCEO
MSEL2
MSEL1
nCONFIG
MSEL1
MSEL0
DCLK
MSEL0
GND
N.C.
VCCPGM
GND
図 10-11 の注:
(1) チェイン内のすべてのデバイスの許容入力信号を供給する電源に抵抗を接続してください。VCCPGM は、デバイスおよび外部ホ
スト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。 アルテラでは、VCCPGM ですべてのコンフィギュレー
ション・システム I/O を電源投入することを推奨しています。
マルチ・デバイス PS コンフィギュレーションでは、最初のデバイスの nCE ピンは
GNDに接続され、
nCEOピンはチェイン内の次のデバイスのnCEピンに接続されます。
最後のデバイスの nCE 入力は、1 つ前のデバイスから供給され、その nCEO ピンは
フロート状態のままです。複数デバイスのコンフィギュレーション・チェイン内の
最初のデバイスがコンフィギュレーションを完了した後、その nCEO ピンは Low に
ドライブされ、2 番目のデバイスの nCE ピンをアクティブにし、2 番目のデバイスが
コンフィギュレーションを開始します。チェイン内の 2 番目のデバイスは、1 クロッ
ク・サイクル以内にコンフィギュレーションを開始します。したがって、MAX II デ
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–30
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
バイスにはデータの転送先は分かりません。他のすべてのコンフィギュレーション・
ピン(nCONFIG、nSTATUS、DCLK、DATA0、CONF_DONE)は、チェイン内のすべ
てのデバイスに接続されます。コンフィギュレーション信号の生成には、シグナル・
インテグリティを保証し、クロック・スキュー問題を防止するバッファリングが必
要になる場合があります。DCLK ラインと DATA ラインがデバイス 4 個ごとにバッ
ファリングされるようにします。すべてのデバイスの CONF_DONE ピンは連結されて
いるため、すべてのデバイスは同時に初期化され、ユーザー・モードに入ります。
すべての nSTATUS および CONF_DONE ピンは連結されており、いずれかのデバイス
がエラーを検出した場合、チェイン全体のコンフィギュレーションを停止して、
チェイン全体を再コンフィギュレーションする必要があります。例えば、最初のデ
バイスが nSTATUS でエラーを示すと、nSTATUS ピンを Low にプルダウンしてチェ
インをリセットします。この動作はシングル・デバイスでエラーを検出するのに似
ています。
Auto-restart configuration after error オプションをオンにすると、デバイスはリセット・
タイムアウト期間(最大 500 s)後に nSTATUS ピンを解放します。すべての
nSTATUS ピンが解放され、High にプルアップされた後、MAX II デバイスは nCONFIG
の Low パルスを要せず、チェインの再コンフィギュレーションを試みることができ
ます。このオプションがオフの場合、MAX II デバイスは、nCONFIG で Low から High
への遷移(2 s 以上の Low パルス)を生成して、コンフィギュレーション・プロセ
スを再開する必要があります。
ユーザー・システムでは、同じコンフィギュレーション・データを含む複数のデバ
イスを持つことができます。このコンフィギュレーション手法をサポートするには、
すべてのデバイスの nCE 入力を GND に接続し、nCEO ピンはフローティング状態の
ままにします。他のすべてのコンフィギュレーション・ピン(nCONFIG、
nSTATUS、DCLK、DATA0、CONF_DONE)は、チェイン内のすべてのデバイスに接
続されます。
コンフィギュレーション信号の生成には、シグナル・インテグリティを保証し、ク
ロック・スキュー問題を防止するバッファリングが必要になる場合があります。
DCLK ラインと DATA ラインが 4 個の目デバイスごとにバッファリングされるようにし
ます。デバイスの集積度とパッケージは同じでなければなりません。すべてのデバ
イスは、同時にコンフィギュレーションを開始し、終了します。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
10–31
図 10-12 に、両方の Stratix IV デバイスが同じコンフィギュレーション・データを受
信しているときのマルチ・デバイス PS コンフィギュレーションを示します。
図 10-12. 両方のデバイスが同じデータを受信するときのマルチ・デバイス PS コンフィギュレーション
Memory
ADDR
VCCPGM (1) VCCPGM (1)
DATA0
10 k W
10 k W
Stratix IV Device
Stratix IV Device
CONF_DONE
CONF_DONE
nSTATUS
External Host
(MAX II Device or
Microprocessor)
nCE
nCEO
GND
DATA0
MSEL2
nSTATUS
nCE
N.C. (2)
VCCPGM GND
DATA0
nCEO
MSEL2
nCONFIG
MSEL1
nCONFIG
MSEL1
DCLK
MSEL0
DCLK
MSEL0
GND
N.C. (2)
VCCPGM
GND
図 10-12 の注:
(1) チェイン内のすべてのデバイスの許容入力信号を供給する電源に抵抗を接続してください。VCCPGM は、デバイスおよび外部ホ
スト上の I/O の VIH 仕様に適合するよう十分に高くなければなりません。 アルテラでは、VCCPGM ですべてのコンフィギュレー
ション・システム I/O を電源投入することを推奨しています。
(2) 同じコンフィギュレーション・データを複数のデバイスにコンフィギュレーションするときには、それぞれのデバイスの
nCEO ピンは未接続のままにします。
1 つのコンフィギュレーション・チェインを使用して、Stratix IV デバイスを他のアル
テラ・デバイスでコンフィギュレーションすることができます。チェイン内のすべ
てのデバイスが同時にコンフィギュレーションを完了させることと、任意のデバイ
スがエラーが発生したため、すべてのデバイスが再コンフィギュレーションを開始
させるには、すべてのデバイスの CONF_DONE ピンおよび nSTATUS ピンを連結しな
ければなりません。
f
Altera Corporation
2009 年 11 月
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスのコンフィ
ギュレーションについて詳しくは、
「コンフィギュレーション・ハンドブック Volume
2」の「Configuring Mixed Altera Device Chains」の章を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
10–32
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
PS コンフィギュレーション・タイミング
図 10-13 に、MAX II デバイスを外部ホストとして使用するときの、PS コンフィギュ
レーションのタイミング波形を示します。
図 10-13.
PS コンフィギュレーションのタイミング波形 ( 注 1)
tCF2ST1
tCFG
tCF2CK
nCONFIG
nSTATUS (2)
tSTATUS
tCF2ST0
t
CLK
CONF_DONE (3)
tCF2CD
tST2CK
tCH tCL
(4)
DCLK
tDH
Bit 0 Bit 1 Bit 2 Bit 3
DATA
(5)
Bit n
tDSU
High-Z
User I/O
User Mode
INIT_DONE
tCD2UM
図 10-13 の注:
(1) この波形の開始はデバイスがユーザー・モードにあることを示します。ユーザー・モードでは、nCONFIG、nSTATUS、および
CONF_DONE はロジック High レベルにあります。nCONFIG が Low にプルダウンされると、リコンフィギュレーション・サイクル
が開始します。
(2) 電源投入後、Stratix IV デバイスは POR 遅延時間の間、nSTATUS を Low に保持します。
(3) 電源投入後、コンフィギュレーションの実行前と実行中、CONF_DONE は Low になります。
(4) コンフィギュレーション後、DCLK をフローティング状態のままにしないでください。 High または Low のいずれかの都合の良
いレベルにドライブができます。
(5) コンフィギュレーション後、DATA[0] ピンはユーザ I/O ピンとして使用できます。このピンの状態は兼用ピンの設定によって
異なります。
表 10 – 6 に、Stratix IV デバイスの PS コンフィギュレーションのためのタイミング・
パラメータをリストします。
表 10 ‒ 6.
Stratix IV デバイスの PS タイミング・パラメータ
シンボル
( その1 ) ( 注 1)
パラメータ
Min
Max
単位
tCF2CD
nCONFIG Low から CONF_DONE Low
̶
800
ns
tCF2ST0
nCONFIG Low から nSTATUS Low
̶
800
ns
tCFG
nCONFIG Low パルス幅
2
̶
s
tSTATUS
nSTATUS Low パルス幅
10
500 (2)
s
tCF2ST1
nCONFIG High から nSTATUS High
̶
500 (2)
s
tCF2CK
nCONFIG High から DCLK の最初の立ち上がりエッジ
500
̶
s
tST2CK
nSTATUS High から DCLK の最初の立ち上がりエッジ
2
̶
s
tDSU
DCLK の立ち上がりエッジ前のデータ・セットアップ
時間
4
̶
ns
tDH
DCLK の立ち上がりエッジ後のデータ・ホールド時間
0
̶
ns
tCH
DCLK High 時間 (4)
3.2
̶
ns
tCL
DCLK Low 時間 (4)
3.2
̶
ns
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
表 10 ‒ 6.
Stratix IV デバイスの PS タイミング・パラメータ
シンボル
10–33
( その2 ) ( 注 1)
パラメータ
Min
Max
単位
tCLK
DCLK 周期 (4)
8
̶
ns
fMAX
DCLK 周波数
̶
125
MHz
tR
入力立ち上がり時間
̶
40
ns
tF
入力立ち下がり時間
̶
40
ns
tCD2UM
CONF_DONE High からユーザー・モード (3)
tCD2CU
CONF_DONE High から CLKUSR イネーブル
tCD2UMC
CONF_DONE High から CLKUSR オプションがオンの
ユーザー・モード
55
150
µs
4 × 最大
DCLK 周期
̶
̶
tCD2CU + (8532
CLKUSR 周期 )
̶
̶
表 10 – 6 の注:
(1) この情報は暫定仕様です。
(2) この値は、ユーザーが nCONFIG または nSTATUS の Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合
に適用されます。.
(3) 最小値および最大値は、デバイスを起動させるためのクロック・リソースとして内部オシレータが選択された場合にのみ適
用されます。
(4) tCH と tCL を合計すると、tCLK になります。tCH は 3.2 ns(最小値)のとき、tCL は 4.8 ns およびその逆でなければなりません。
f
デバイス・コンフィギュレーション・オプションおよびコンフィギュレーション・
ファイルの作成方法については、「コンフィギュレーション・ハンドブック
Volume 2」の「Device Configuration Options」および「Configuration File
Formats」の章を参照してください。
マイクロプロセッサを使用した PS コンフィギュレーション
PS コンフィギュレーション手法では、マイクロプロセッサがフラッシュ・メモリな
どのストレージ・デバイスからターゲットの Stratix IV デバイスへのコンフィギュ
レーション・データの転送を制御できます。
コンフィギュレーションおよびタイミング情報について詳しくは、10 – 26 ページの
「MAX II デバイスを外部ホストとして使用した PS コンフィギュレーション」を参照
してください。マイクロプロセッサを外部ホストとして使用する場合も、この項を
適用できます。
ダウンロード・ケーブルを使用した PS コンフィギュレーション
1
この項で使用する「ダウンロード・ケーブル」という用語には、アルテラの USBBlaster ユニバーサル・シリアル・バス(USB)ポート・ダウンロード・ケーブル、
MasterBlaster シリアル /USB 通信ケーブル、ByteBlaster II パラレル・ポート・ダウン
ロード・ケーブル、ByteBlasterMV パラレル・ポート・ダウンロード・ケーブル、
EthernetBlaster ダウンロード・ケーブルが含まれます。
ダウンロード・ケーブルを使用した PS コンフィギュレーションでは、インテリジェ
ント・ホスト(PC など)のストレージ・デバイスから USB Blaster、MasterBlaster、
ByteBlaster II、EthernetBlaster、または ByteBlasterMV ケーブルを介して、データをデバ
イスに転送します。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–34
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
電源投入後に、Stratix IV デバイスは POR を実行します。POR 遅延は、PORSEL ピン
の設定によって異なります。PORSEL ピンが Low にドライブされているとき、スタ
ンダード POR 時間は 100 ms < TPOR < 300 ms です。PORSEL ピンが High にドライブ
されているとき、ファスト POR 時間は 4 ms < TPOR < 12 ms です。POR の間、デバ
イスはリセットされ、nSTATUS が Low に保持され、すべてのユーザー I/O ピンがト
ライ・ステートになります。デバイスが正常に POR を終了すると、すべてのユー
ザー I/O ピンはトライ・ステートを維持します。電源投入時およびコンフィギュレー
ション中に nIO_pullup が Low にドライブされた場合、ユーザー I/O ピンおよび兼
用 I/O ピンはウィーク・プルアップ抵抗を持ち、(POR 後の)コンフィギュレーショ
ンの実行前および実行中にオンになります。nIO_pullup が High にドライブされた
場合、ウィーク・プルアップ抵抗はディセーブルされます。
コンフィギュレーション・サイクルは、リセット、コンフィギュレーション、およ
び初期化の 3 つのステージで構成されています。nCONFIG または nSTATUS が Low
のとき、デバイスはリセット状態です。この手法でコンフィギュレーションを開始
するために、ダウンロード・ケーブルは nCONFIG ピンに Low から High への遷移を
生成します。
1
コンフィギュレーションを開始するには、(コンフィギュレーション・ピンおよび
JTAG ピンが存在するバンクの)VCC、VCCIO、VCCPGM、および VCCPD 電圧を適切な電圧レベ
ルに駆動します。
nCONFIG が High になると、デバイスはリセット状態を終了し、オープン・ドレイン
の nSTATUS ピンを解放します。このピンは 10-k の外部プルアップ抵抗で High に
プルアップされます。nSTATUS が解放されると、デバイスはコンフィギュレーショ
ン・データを受信可能な状態になり、コンフィギュレーション・ステージが開始さ
れます。次に、プログラミング・ハードウェアまたはダウンロード・ケーブルが、
コンフィギュレーション・データを 1 ビットずつデバイスの DATA0 ピンに送信しま
す。コンフィギュレーション・データは、CONF_DONE が High になるまでターゲッ
ト・デバイスに送られます。デバイスを初期化するには、CONF_DONE ピンに 10-k
の外部プルアップ抵抗が必要です。
エラーが発生したときには Quartus II ソフトウェアで手動によってコンフィギュレー
ションを再開しなければならないので、ダウンロード・ケーブルを使用するときに
は、Auto-restart configuration after error オプションを設定してもコンフィギュレー
ション・サイクルには影響を与えません。また、Quartus II プログラマおよびダウン
ロード・ケーブルを使用してデバイスをプログラムするとき、Enable user-supplied
start-up clock (CLKUSR) オプションは .sof でディセーブルされるため、このオプショ
ンがデバイスの初期化に影響を与えることはありません。したがって、CLKUSR オプ
ションをオンにした場合、Quartus II プログラマとダウンロード・ケーブルを使用し
てデバイスをコンフィギュレーションする際に、CLKUSR にクロックを供給する必
要はありません。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
10–35
図 10-14 に、USB Blaster、EthernetBlaster、MasterBlaster、ByteBlaster II、または
ByteBlasterMVケーブルを使用したStratix IVデバイスのPSコンフィギュレーションを示
します。
図 10-14. USB-Blaster、EthernetBlaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケーブルを使用し
た PS コンフィギュレーション
VCCPGM (1)
VCCPGM (1)
10 kW
(2)
VCCPGM (1)
VCCPGM (1) VCCPGM (1)
10 kW
10 kW
Stratix IV Device
VCCPGM
10 kW
(2)
MSEL2
10 kW
CONF_DONE
nSTATUS
MSEL1
MSEL0
GND
nCE
GND
DCLK
DATA0
nCONFIG
nCEO
Download Cable
10-Pin Male Header
(PS Mode)
N.C.
Pin 1
VCCPGM (1)
GND
VIO (3)
Shield
GND
図 10-14 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II、ByteBlasterMV、または EthernetBlaster ケーブルと同
じ電源電圧 (VCCPGM) に接続してください。
(2) DATA0 および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルだけの
場合に限り必要です。 これにより、DATA0 および DCLK がコンフィギュレーション後にフローティング状態のままにならない
ようにしています。例えば、コンフィギュレーション・デバイスも使用する場合、DATA0 および DCLK のプルアップ抵抗は不
要です。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。 VIO は、デバイスの VCCPGM に一致する必要があり
ます。この値につて詳しくは、「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。USBBlaster、ByteBlaster II、および ByteBlasterMV ケーブルでは、このピンは接続されていません。
ダウンロード・ケーブルを使用して、各デバイスの nCEO ピンを後続のデバイスの
nCEO ピンに接続することによって、複数の Stratix IV デバイスをコンフィギュレー
ションすることができます。最初のデバイスの nCE ピンは GND に接続され、nCEO
ピンはチェイン内の次のデバイスの nCE ピンに接続されます。最後のデバイスの
nCE 入力は、1 つ前のデバイスから供給され、その nCEO ピンはフロート状態のままで
す。他のすべてのコンフィギュレーション・ピン(nCONFIG、nSTATUS、DCLK、
DATA0、および CONF_DONE)は、チェイン内のすべてのデバイスに接続されます。
すべてのデバイスの CONF_DONE ピンは連結されているため、チェイン内のすべての
デバイスは同時に初期化され、同時にユーザー・モードに入ります。
また、nSTATUS ピンも連結されているため、いずれかのデバイスがエラーを検出す
ると、チェイン全体でコンフィギュレーションを停止します。エラーが発生したと
きには Quartus II ソフトウェアでコンフィギュレーションを手動で再開しなければな
らないので、Auto-restart configuration after error オプションを設定してもコンフィ
ギュレーション・サイクルには影響を与えません。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–36
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
パッシブ・シリアル・コンフィギュレーション
図 10-15 に、1 本のダウンロード・ケーブルで複数の Stratix IV デバイスをコンフィ
ギュレーションする方法を示します。
図 10-15. USB Blaster、EthernetBlaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケーブルを使用し
たマルチ・デバイス PS コンフィギュレーション
VCCPGM (1)
10 kW
VCCPGM (1) VCCPGM (1)
10 kW
VCCPGM (1)
(2)
GND
VCCPGM (1)
(2)
Pin 1
VCCPGM (1)
GND
VIO (3)
nCEO
nCE
10 kW
10 kW
CONF_DONE
nSTATUS
DCLK
GND
VCCPGM (1)
10 kW
Stratix IV Device 1
MSEL2
MSEL1
MSEL0
Download Cable
10-Pin Male Header
(PS Mode)
VCCPGM (1)
DATA0
nCONFIG
GND
Stratix IV Device 2
MSEL2
MSEL1
MSEL0
CONF_DONE
nSTATUS
DCLK
GND
nCEO
N.C.
nCE
DATA0
nCONFIG
図 10-15 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II、ByteBlasterMV、または EthernetBlaster ケーブルと
同じ電源電圧 (VCCPGM ) に接続してください。
(2) DATA0 および DCLK のプルアップ抵抗は、ボードで使用されるコンフィギュレーション手法がダウンロード・ケーブルだけの
場合に限り必要です。 これにより、DATA0 および DCLK がコンフィギュレーション後にフローティング状態のままにならない
ようにしています。例えば、コンフィギュレーション・デバイスも使用する場合、DATA0 および DCLK のプルアップ抵抗は不
要です。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。 VIO は、デバイスの VCCPGM に一致する必要があり
ます。この値につて詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。USBBlaster、ByteBlaster II、および ByteBlasterMV ケーブルでは、このピンは接続されていません。
f
USB-Blaster、MasterBlaster、ByteBlaster II、または ByteBlasterMV ケーブルについて詳し
くは、以下のユーザーガイドを参照してください。
■
USB-Blaster Download Cable User Guide
■
MasterBlaster Serial/USB Communications Cable User Guide
■
ByteBlaster II Download Cable User Guide
■
ByteBlasterMV Download Cable User Guide
■
EthernetBlaster Communications Cable User Guide
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
10–37
JTAG コンフィギュレーション
JTAG はバウンダリ・スキャン・テストの仕様として開発されました。このバウンダ
リ・スキャン・テスト(BST)アーキテクチャは、PCB 上に狭いリード間隔で実装さ
れているコンポーネントを効率的にテストする機能を提供します。BST アーキテク
チャでは、物理的なテスト・プローブを使用せずにピンの接続をテストすることが
でき、またデバイスの通常動作中に機能データをキャプチャできます。また、JTAG
回路を使用してコンフィギュレーション・データをデバイスにシフトすることがで
きます。Quartus II ソフトウェアは、Quartus II プログラマでダウンロード・ケーブル
による JTAG コンフィギュレーションに使用可能な .sof を自動的に生成します。
f
Stratix IV デバイスで提供されている JTAG バウンダリ・スキャン・テストおよびコマン
ドについて詳しくは、以下のドキュメントを参照してください。
■
「JTAG Boundary Scan Testing」の章
■
「Programming Support for Jam STAPL Language」
Stratix IV デバイスは、JTAG インストラクションがどのデバイス・コンフィギュレー
ション・モードよりも優先されるように設計されています。したがって、JTAG コン
フィギュレーションを他のコンフィギュレーション・モードの完了を待たずに実行
することができます。例えば、PS コンフィギュレーション実行中に Stratix IV デバイ
スの JTAG コンフィギュレーションを試みた場合、PS コンフィギュレーションは終
了し、JTAG コンフィギュレーションが開始されます。
1
JTAG ベースのコンフィギュレーションを使用中に、Stratix IV デバイスをコンフィギュ
レーションする場合、Stratix IV の圧縮復元またはデザイン・セキュリティ機能は使
用できません。
1
JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の 4 本の専用ピン、
および TRST の 1 本のオプション・ピンを使用します。TCK ピンは内部ウィーク・
プルダウン抵抗を備えていますが、TDI ピン、TMS ピン、および TRST ピンは内部
ウィーク・プルアップ抵抗(標準 25 k)を備えています。JTAG 出力ピン TDO およ
びすべての JTAG 入力ピンは、2.5-V/3.0-V の VCCPD 電源で駆動します。すべての JTAG
ピンは、LVTTL I/O 規格のみをサポートします。
JTAG コンフィギュレーション実行中、すべてのユーザー I/O ピンはトライ・ステート
になります。
f
TDO 出力は、I/O バンク 1A の VCCPD 電源で駆動されます。チェイン内のデバイスに対し
て複数の電圧の JTAG チェインを接続するための方法については、「JTAG Boundary
Scan Testing」の章を参照してください。
JTAG コンフィギュレーション実行中に、USB-Blaster、MasterBlaster、ByteBlaster II、
EthernetBlaster、または ByteBlasterMV ダウンロード・ケーブルを介して PCB 上のデバ
イスにデータをダウンロードすることができます。ケーブルを使用したデバイスの
コンフィギュレーションは、TRST ピンを VCCPD に接続しなければならないことを除
いて、システム内でのデバイスのプログラミングと同様です。これは、TAP コント
ローラがリセットされないようにするためです。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–38
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
図 10-16 にダウンロード・ケーブルを使用したシングル・Stratix IV デバイスの JTAG
コンフィギュレーションを示します。
図 10-16. ダウンロード・ケーブルを使用したシングル・デバイスの JTAG コンフィギュレーション
VCCPD (1)
10 kW
VCCPGM
VCCPD (1)
VCCPGM
10 kW
Stratix IV Device
10 kW
nCE (4)
GND N.C.
(2)
(2)
(2)
nCE0
nSTATUS
CONF_DONE
nCONFIG
MSEL[2..0]
DCLK
10 kW
TCK
TDO
TMS
TDI
Download Cable
10-Pin Male Header
(JTAG Mode)
(Top View)
VCCPD (1)
TRST
Pin 1
VCCPD (1)
GND
VIO (3)
1 kW
GND
GND
図 10-16 の注:
(1) プルアップ抵抗は、USB-Blaster、MasterBlaster(VIO ピン)、ByteBlaster II、ByteBlasterMV、または EthernetBlaster ケーブルと
同じ電源電圧に接続してください。 電源はデバイスの VCCPD に接続することができます。
(2) JTAG 以外のコンフィギュレーション手法をサポートするためは、nCONFIG ピンと MSEL[2..0] ピンを接続してください。
JTAG コンフィギュレーションのみを使用する場合は、
nCONFIG を VCCPGM に、MSEL[2..0] を GND に接続してください。DCLK を
High または Low のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。 VIO は、デバイスの VCCPD に一致する必要があり
ます。この値について詳しくは、
「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。USBBlaster、ByteBlaster II、ByteBlasterMV ケーブルでは、このピンは接続されていません。
(4) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか、Low にドライブしなければなりません。
JTAG チェイン内の 1 つのデバイスをコンフィギュレーションするために、
プログラミ
ング・ソフトウェアは他のすべてのデバイスをバイパス・モードにします。バイパ
ス・モードでは、デバイスは 1 個のレジスタを通して、内部的に影響を受けること
なく、TDI ピンからのプログラミング・データを TDO ピンに渡します。この手法に
より、プログラミング・ソフトウェアはターゲット・デバイスをプログラムまたは
検証することができます。デバイスにドライブされたコンフィギュレーション・
データは、1 サイクル・クロック後に TDO ピンに出力されます。
Quartus II ソフトウェアは、完了時に JTAG コンフィギュレーションの成功を検証しま
す。コンフィギュレーション終了時に、ソフトウェアは JTAG ポートを介して
CONF_DONE の状態をチェックします。Quartus II がマルチ・デバイス・チェイン用の
JAM ファイル (.jam) を生成すると、それにはチェイン内のすべてのデバイスを同時
に初期化するための命令が格納されています。CONF_DONE が High でない場合、
Quartus II ソフトウェアはコンフィギュレーションが失敗したことを示します。
CONF_DONE が High の場合、ソフトウェアはコンフィギュレーションが成功したこと
を示します。コンフィギュレーション・ビット・ストリームが JTAG TDI ポートを介
してシリアルに送信された後、TCK ポートに追加の 1,094 サイクルがクロックされ、
デバイスの初期化が実行されます。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
10–39
Stratix IV デバイスには、常時 JTAG として機能する専用の JTAG ピンがあります。
Stratix IV デバイスでは、コンフィギュレーションの実行前と実行後だけでなく、コン
フィギュレーションの実行中にも JTAG テストを実行できます。他のデバイス・ファ
ミリは、コンフィギュレーション中の JTAG テストをサポートしていませんが、
Stratix IV デバイスはコンフィギュレーションを中断することなく、コンフィギュレー
ション中にバイパス、IDCODE、およびサンプル命令を実行できます。他の JTAG 命令
はすべて、最初にコンフィギュレーションを中断し、CONFIG_IO 命令を使用して
I/O ピンを再プログラミングしなければ発行できません。
CONFIG_IO 命令を使用すると、JTAG ポートを介して I/O バッファをコンフィギュレー
ションすることができ、この命令が発行されるとコンフィギュレーションを中断し
ます。この命令により、Stratix IV デバイスのコンフィギュレーションの実行前、ま
たはコンフィギュレーション・デバイスがコンフィギュレーションを完了するのを
待っている間にボード・レベルのテストを実行できます。一度コンフィギュレー
ションが中断されると、JTAG テストが完了した場合は、JTAG (PULSE_CONFIG 命令
) を使用するか、nCONFIG に Low パルスを与えてデバイスをリコンフィギュレー
ションする必要があります。
Stratix IV デバイスのチップ・ワイドのリセット (DEV_CLRn) ピンとチップ・ワイドの
出力イネーブル (DEV_OE) ピンは、JTAG バウンダリ・スキャンまたはコンフィギュ
レーション動作に影響を与えません。これらのピンを切り替えても、JRAG 動作(通
常のバウンダリ・スキャン動作以外)に影響を与えません。
Stratix IV デバイスの JTAG コンフィギュレーション用ボードの設計時には、専用コン
フィギュレーション・ピンを検討します。表 10 – 7 に、JTAG コンフィギュレーション
時におけるこれらのピンの接続された方法をリストます。
表 10 ‒ 7. JTAG コンフィギュレーション中の専用コンフィギュレーション・ピンの接続
( その1 )
信号
Altera Corporation
2009 年 11 月
説明
nCE
チェイン内のすべての Stratix IV デバイスでは、nCE をグランドに接続す
るか、抵抗を通して Low にプルダウンするか、あるいは何らかのコント
ロール回路でドライブすることによって、Low にドライブする必要があ
ります。さらに、マルチ・デバイス FPP、AS、または PS コンフィギュ
レーション・チェイン内にあるデバイスの場合、JTAG コンフィギュ
レーション実行中またはコンフィギュレーション・チェインと同じ順序
でコンフィギュレーションされた JTAG 実行中は、nCE ピンは GND に接
続しなければなりません。
nCEO
チェイン内のすべての Stratix IV デバイスでは、nCEO はフローティング
状態にしておくか、または次のデバイスの nCE に接続することができ
ます。
MSEL
これらのピンをフローティング状態のままにしないでください。これら
のピンは、生産時に使用される JTAG 以外のコンフィギュレーション手
法をサポートします。JTAG コンフィギュレーションしか使用しない場
合は、これらのピンを GND に接続してください。
nCONFIG
VCCPGM に接続して High にドライブするか、抵抗を通してプルアップする
か、またはコントロール回路をドライブすることで High にドライブし
ます。
nSTATUS
10-k 抵抗を通してVCCPGM にプルアップします。同じJTAGチェイン内の複
数のデバイスをコンフィギュレーションするときには、各 nSTATUS ピ
ンを個別に VCCPGM にプルアップしなければなりません。
Stratix IV デバイス・ハンドブック Volume 1
10–40
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
表 10 ‒ 7. JTAG コンフィギュレーション中の専用コンフィギュレーション・ピンの接続
( その2 )
信号
説明
CONF_DONE
10-k抵抗を通して VCCPGM にプルアップします。同じ JTAG チェイン内の複
数のデバイスをコンフィギュレーションするときには、各 CONF_DONE
ピンを個別に VCCPGM にプルアップしなければなりません。CONF_DONE
が JTAG コンフィギュレーションの終了時に High になると、コンフィ
ギュレーションが成功したことを示します。
DCLK
DCLK はフローティング状態のままにしないでください。Low または High
のいずれかボード上で都合の良いレベルにドライブします。
JTAG デバイス・チェインのプログラミング時には、1 つの JTAG 互換ヘッダが複数のデ
バイスに接続されます。JTAG チェイン内のデバイス数は、ダウンロード・ケーブル
のドライブ能力によってのみ制限されます。JTAG チェインに 4 つ以上のデバイスが
接続されている場合、アルテラは TCK、TDI、および TMS ピンをオンボード・バッ
ファでバッファすることを推奨しています。
JTAG チェイン・デバイスのプログラミングは、システムに複数のデバイスが含まれ
ている場合や JTAG BST 回路を使用してシステムをテストする場合に理想的です。
図 10-17 に、ダウンロード・ケーブルを使用するときにマルチ・デバイス JTAG コン
フィギュレーションを示します。
図 10-17. ダウンロード・ケーブルを使用した複数のデバイスの JTAG コンフィギュレーション
Stratix IV Device
Download Cable
10-Pin Male Header
(JTAG Mode)
VCCPGM
(2)
Pin 1
VCCPGM
10 kW
(2)
10 kW
(2)
VCCPD (1)
VIO
(2)
DCLK
MSEL[2..0]
nCE (4)
TRST
TDI
TMS
10 kW
TDO
10 kW
(2)
nSTATUS
nCONFIG
CONF_DONE
CONF_DONE
(2)
DCLK
(2)
DCLK
(2)
MSEL[2..0]
(2)
MSEL[2..0]
VCCPD (1)
TCK
VCCPGM
VCCPGM
10 kW
nSTATUS
nCONFIG
CONF_DONE
(1) VCCPD
(3)
VCCPGM
10 kW
nSTATUS
nCONFIG
VCCPD (1)
VCCPGM
10 kW
10 kW
VCCPD (1)
Stratix II or Stratix II GX
Stratix
IV Device
Device
Stratix IV Device
nCE (4)
TRST
TDI
TMS
VCCPD (1)
TDO
TCK
nCE (4)
TRST
TDI
TMS
TDO
TCK
1 kW
図 10-17 の注:
(1) プルアップ抵抗は、USB Blaster、MasterBlaster(VIO ピン)
、ByteBlaster II、ByteBlasterMV、または EthernetBlaster ケーブルと同
じ電源電圧に接続してください。電源はデバイスの VCCPD に接続します。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[2..0] ピンを接続します。JTAG コン
フィギュレーションのみを使用する場合は、nCONFIG を VCCPGM に、MSEL[2..0] をグランドに接続します。DCLK を High ま
たは Low のいずれかボード上で都合の良いレベルにプルアップまたはプルダウンします。
(3) ヘッダのピン 6 は、MasterBlaster 出力ドライバの VIO リファレンス電圧です。 VIO は、デバイスの VCCPD に一致する必要があり
ます。この値について詳しくは、「MasterBlaster Serial/USB Communications Cable User Guide」を参照してください。 USB
Blaster、ByteBlaster II、および ByteBlasterMV ケーブルでは、このピンは接続されていません。
(4) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか、Low にドライブしなければなりません。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
JTAG コンフィギュレーション
10–41
JTAG コンフィギュレーション実行中は、nCE を GND に接続するか、Low にドライブし
なければなりません。マルチ・デバイス FPP、AS、および PS コンフィギュレーショ
ン・チェインでは、最初のデバイスの nCE ピンは GND に接続され、nCEO ピンは
チェイン内の次のデバイスの nCE ピンに接続されます。最後のデバイスの nCE 入力
は、1 つ前のデバイスから供給され、その nCEO ピンはフロート状態のままです。さ
らに、CONF_DONE および nSTATUS 信号はすべて、マルチ・デバイス FPP、AS、ま
たは PS コンフィギュレーション・チェインで共有されるため、コンフィギュレー
ションが完了するとデバイスは同時にユーザー・モードに入ることができます。
CONF_DONE および nSTATUS 信号がすべてのデバイスで共有される場合、JTAG コン
フィギュレーション実行時にはすべてのデバイスをコンフィギュレーションする必
要があります。
JTAG コンフィギュレーションのみ使用する場合には、アルテラは図 10-17 に示すとお
り回路を接続することを推奨しています。ここで、CONF_DONE 信号と nSTATUS 信
号はそれぞれ分離されているので、各デバイスは個別にユーザー・モードに入るこ
とができます。
複数デバイスのコンフィギュレーション・チェイン内の最初のデバイスがコンフィ
ギュレーションを完了した後、その nCEO ピンは Low にドライブされ、2 番目のデ
バイスの nCE ピンをアクティブにし、2 番目のデバイスがコンフィギュレーション
を開始します。したがって、これらのデバイスが JTAG チェインにも含まれる場合
は、JTAG コンフィギュレーション実行中に nCE ピンが GND に接続されるか、デバ
イスがコンフィギュレーション・チェインと同じ順序で JTAG コンフィギュレーショ
ンされるかを確認してください。デバイスがマルチ・デバイス・コンフィギュレー
ション・チェインと同じ順序で JTAG コンフィギュレーションされていれば、前のデ
バイスの nCEO はそのデバイスが正しく JTAG コンフィギュレーションされると、次
のデバイスの nCE を Low にドライブします。
JTAG をサポートするアルテラの他のデバイスを同じ JTAG チェイン内に配置して、デ
バイスのプログラミングとコンフィギュレーションを実行することができます。
1
JTAG コンフィギュレーションのサポートが強化され、1 つの JTAG チェイン内で 17 個以
上の Stratix IV デバイスをカスケード接続できます。
f
同じコンフィギュレーション・チェイン内の複数のアルテラ・デバイスのコンフィ
ギュレーションについて詳しくは、
「コンフィギュレーション・ハンドブック Volume
2」の「Configuring Mixed Altera device Chains」の章を参照してください。
Stratix IV デバイスは同じボード上で複数のコンフィギュレーション手法を使用するこ
とでコンフィギュレーションできます。FPGA に複数の方法でコンフィギュレーショ
ンできるように、プロトタイプ環境でボード上での AS コンフィギュレーションに
JTAG コンフィギュレーションを組み合わせるのは有用です。
f
Altera Corporation
2009 年 11 月
JTAG コンフィギュレーションに他のコンフィギュレーション手法の組み合わせるこ
とについて詳しくは、「コンフィギュレーション・ハンドブック Volume 2」の
「Combining Different Configuration Schemes」の章を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
10–42
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
図 10-18 マイクロプロセッサを使用した Stratix IV デバイスの JTAG コンフィギュレー
ションを示します。
図 10-18. マイクロプロセッサを使用したシングル・デバイスの JTAG コンフィギュレー
ション
VCCPGM (1)
VCCPGM (1)
Memory
ADDR
Stratix IV Device
10 kW
DATA
nSTATUS
VCCPD
Microprocessor
10 kW
TRST
TDI (4)
TCK (4)
TMS (4)
TDO (4)
CONF_DONE
DCLK
nCONFIG
MSEL[2..0]
nCEO
(2)
(2)
(2)
N.C.
(3) nCE
GND
図 10-18 の注:
(1) チェイン内のすべての Stratix IV デバイスの許容入力信号を供給する電源にプルアップ抵抗を接続しま
す。VCCPGM は、デバイスの I/O の VIH 仕様に適合するよう十分に高くなければなりません。
(2) JTAG 以外のコンフィギュレーション手法をサポートする場合は、nCONFIG ピンと MSEL[2..0] ピン
を接続します。JTAG コンフィギュレーションのみを使用する場合は、nCONFIG を VCCGPM に、
MSEL[2..0] を GND に接続します。DCLK を High または Low のいずれかボード上で都合の良いレベルに
プルアップまたはプルダウンします。
(3) JTAG コンフィギュレーションを成功させるには、nCE を GND に接続するか、Low にドライブします。
(4) JTAG ピンをドライブするために、マイクロプロセッサは VCCPD のように同じ I/O 規格を使用しなけれ
ばなりません。
Jam STAPL
Jam™STAPL、JEDEC 規格 JESD-71 は、イン・システム・プログラマビリティ(ISP)の
ための標準ファイル・フォーマットです。Jam STAPL は、IEEE 1149.1 JTAG インタ
フェースを使用したプログラマブル・デバイスのプログラミングまたはコンフィ
ギュレーション、および電子システムのテストをサポートします。Jam STAPL は、ラ
イセンス・フリーのオープン・スタンダードです。
Jam Player は、IEEE Std. 1149.1 JTAG TAP ステート・マシンを操作するためのインタ
フェースを提供します。
f
「AN 122: Using Jam
エンベデッド環境での JTAG およびJam STAPL について詳しくは、
STAPL for ISP and ICR via an Embedded Processor」を参照してください。Jam
Player をダウンロードするには、アルテラ・ウェブサイト www.altera.co.jp にアクセ
スしてください。
デバイス・コンフィギュレーション・ピン
以下の表では、Stratix IV デバイスのすべてのコンフィギュレーション関連ピンの接
続と機能をリストしています。表 10 – 8 に、Stratix IV のコンフィギュレーション・ピ
ンとそれらの電源をリストします。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 ‒ 8.
10–43
Stratix IV コンフィギュレーション・ピンの概要 ( 注 1)
説明
コンフィギュレーション・
モード
入力 / 出力
専用
電源供給元
TDI
入力
使用可
VCCPD
JTAG
TMS
入力
使用可
VCCPD
JTAG
TCK
入力
使用可
VCCPD
JTAG
TRST
入力
使用可
VCCPD
JTAG
TDO
出力
使用可
VCCPD
JTAG
CRC_ERROR
出力
̶
プルアップ
DATA0
入力
̶
VCCPGM/VCCIO (3)
JTAG 以外のすべてのモード
DATA[7..1]
入力
̶
VCCPGM/VCCIO (3)
FPP
INIT_DONE
出力
̶
プルアップ
CLKUSR
入力
̶
VCCPGM/VCCIO (3)
nSTATUS
nCE
CONF_DONE
双方向
入力
双方向
使用可
VCCPGM/
プルアップ
使用可
VCCPGM
使用可
VCCPGM/
プルアップ
オプション、すべてのモード
オプション、すべてのモード
オプション
すべてのモード
すべてのモード
すべてのモード
nCONFIG
入力
使用可
VCCPGM
すべてのモード
PORSEL
入力
使用可
VCC (2)
すべてのモード
ASDO
出力
使用可
VCCPGM
AS
nCSO
出力
使用可
VCCPGM
AS
入力
使用可
VCCPGM
PS、FPP
出力
使用可
VCCPGM
AS
nIO_PULLUP
入力
使用可
VCC (2)
すべてのモード
nCEO
出力
使用可
VCCPGM
すべてのモード
MSEL[2..0]
入力
使用可
VCC (2)
すべてのモード
DCLK
表 10 – 8 の注:
(1) ピンの総数は 29 本です。専用ピンの総数は 19 本です。
(2) MSEL[2..0]、PORSEL、および nIO_PULLUP が VCC によってパワーアップされても、アルテラでは、これらのピンはプル
アップまたはプルダウン抵抗を使用せず、VCCPGM または GND に直接接続することを推奨しています。
(3) これらのピンはコンフィギュレーション中に VCCPGM でパワーアップされます。ユーザー・モードでは、通常の I/O として使
用されている場合に、これらのピンはに VCCIO でパワーアップされます。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–44
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 – 9 に専用コンフィギュレーション・ピンをリストします。コンフィギュレー
ションを成功させるために、これらのピンをボード上で正しく接続する必要があり
ます。コンフィギュレーション手法によっては、必要でないピンもあります。
表 10 ‒ 9.
ピン名
Stratix IV デバイスの専用コンフィギュレーション・ピン
コンフィギュ
ユーザー・
レーション・
モード
モード
ピン・
タイプ
( その1 )
説明
専用電源ピン。すべての専用コンフィギュレーション
入力ピン、専用コンフィギュレーション出力ピン、専
用コンフィギュレーション双方向ピン、およびコン
フィギュレーションに使用する兼用ピンに電力を供給
するためにこのピンを使用します。
VCCPGM
N/A
すべて
電源
このピンは、1.8 V、2.5 V、または 3.0 V に接続する必
要があります。PORSEL が Low のときには 100 ms ま
たは PORSEL が High のときには 4 ms 以内に、VCCPGM
は 0 V から VCCPGM に上昇しなければなりません。
VCCPGM がこの規定時間内に上昇しない場合、Stratix IV デ
バイスは正しくコンフィギュレーションされません。
VCCPGM が 100 msまたは 4 ms以内に上昇することをシス
テムが許容していない場合は、すべての電源が安定す
るまで nCONFIG を Low に保持する必要があります。
専用電源ピン。このピンは、I/O プリドライバ、JTAG
入力および出力ピン、およびデザイン・セキュリティ
回路を駆動するために使用します。
このピンは、選択した I/O 規格に応じて、2.5 V または
3.0 V に接続する必要があります。3.0-V I/O 規格の場
合、VCCPD = 3.0 V です。2.5-V または以下の I/O 規格の
場合、VCCPD = 2.5 V です。
VCCPD
PORSEL
N/A
N/A
すべて
すべて
電源
入力
PORSELがLowのときには100 msまたはPORSELがHigh
のときには 4 ms 以内に、VCCPD は 0 V から 2.5 V/3.0 V
に上昇しなければなりません。VCCPD がこの規定時間
内に上昇しない場合、Stratix IV デバイスは正しくコン
フィギュレーションされません。VCCPD が 100 ms また
は 4 ms 以内に上昇することをシステムが許容してい
ない場合は、すべての電源が安定するまで nCONFIG
を Low に保持する必要があります。
スタンダード POR 時間またはファスト POR 時間を選
択する専用入力。ロジック Low は
100 ms < TPOR < 300 ms のスタンダード POR 時間設定
を選択し、ロジック High は 4 ms < TPOR < 12 ms の
ファスト POR 時間を選択します。
PORSEL 入力バッファは VCC で動作し、常時アクティブ
な 5-k の内部プルダウン抵抗を備えています。
PORSEL ピンは、VCCPGM または GND に直接接続します。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 ‒ 9.
Stratix IV デバイスの専用コンフィギュレーション・ピン
ピン名
nIO_PULLUP
コンフィギュ
ユーザー・
レーション・
モード
モード
N/A
すべて
ピン・
タイプ
入力
10–45
( その2 )
説明
コンフィギュレーション実行前および実行中に、ユー
ザー I/O および兼用 I/O ピン (nCSO、nASDO、
DATA[7..0]、CLKUSR、および INIT_DONE) の内部
プルアップ抵抗をオンまたはオフにするか選択する専
用入力。ロジック High は内部ウィーク・プルアップ
抵抗をオフにし、ロジック Low はオンにします。
nIO-PULLUP 入力バッファは VCC で動作し、常時アク
ティブな 5-k の内部プルダウン抵抗を備えていま
す。nIO-PULLUP は、VCCPGM または GND に直接接続し
ます
Stratix IV デバイスのコンフィギュレーション手法を設
定する 3 ビットのコンフィギュレーション入力。正し
い接続は、10 – 2 のページ表 10 – 1 を参照してくださ
い。
MSEL[2..0]
N/A
すべて
入力
これらのピンは、VCCPGM または GND に配線されていな
ければなりません。
MSEL[2..0] ピンは、常時アクティブな 5-k 内部プル
ダウン抵抗を備えています。
nCONFIG
N/A
すべて
入力
コンフィギュレーション・コントロール入力。ユー
ザー・モード中にこのピンを Low にすると、デバイ
スはコンフィギュレーション・データを失い、リセッ
ト状態に入り、すべての I/O ピンをトライ・ステート
にします。このピンをロジック High レベルに戻すと、
再コンフィギュレーションが開始されます。
コンフィギュレーションは、nCONFIG が無視される
ときの JTAG プログラミング・モードを除いて、この
ピンが High の場合にのみ可能です。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–46
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 ‒ 9.
ピン名
Stratix IV デバイスの専用コンフィギュレーション・ピン
コンフィギュ
ユーザー・
レーション・
モード
モード
ピン・
タイプ
( その3 )
説明
デバイスは電源投入直後に nSTATUS を Low にドライ
ブし、POR 時間経過後に解放します。
ユーザー・モード時および通常のコンフィギュレー
ション時には、このピンは外部 10-k 抵抗で High に
プルアップされます。
このピンは、Stratix IV デバイスで Low にドライブされ
ると、コンフィギュレーション中にエラーが発生した
ことを示します。
nSTATUS
N/A
すべて
双方向
オープ
ン・ド
レイン
■
ステータス出力では、コンフィギュレーション実
行中にエラーが発生した場合、nSTATUS がター
ゲット・デバイスによって Low にプルダウンされ
ます。
■
ステータス入力では、外部ソースがコンフィギュ
レーション実行中または初期化中に nSTATUS を
Low にドライブした場合、ターゲット・デバイスは
エラー状態に入ります。
コンフィギュレーションおよび初期化の実行後に、
nSTATUS を Low にドライブしても、
コンフィギュレー
ションされたデバイスには影響ありません。コンフィ
ギュレーション・デバイスを使用する場合、
nSTATUS を Low にドライブすると、
コンフィギュレー
ション・デバイスはデバイスのコンフィギュレーショ
ンを試みますが、ユーザー・モードではデバイスは
nSTATUS での遷移を無視するので、再コンフィギュ
レーションを行いません。再コンフィギュレーション
を開始するには、nCONFIG を Low にプルダウンする
必要があります。
VCCPGM が完全にパワーアップされていない場合、以下
のことが起こる可能性があります。
nSTATUS
( 続き )
̶
̶
Stratix IV デバイス・ハンドブック Volume 1
̶
■
nSTATUS バッファが正しく動作するには、VCCPGM が
十分高い電圧レベルに駆動され、nSTATUS が Low
にドライブされます。VCCPGM が上昇すると、POR が
トリップし、POR が満了した後、nSTATUS が解放
されます。
■
nSTATUS バッファが正しく動作するには、VCCPGM が
十分高い電圧レベルに駆動されません。この状況
では、nSTATUS がロジック High になって、コン
フィギュレーション試行が開始される可能性があ
りますが、POR がトリップしていないため失敗し
ます。VCCPD がパワーアップされても、POR がまだ
トリップしていないため、nSTATUS は Low にプル
ダウンされます。VCCPGM がパワーアップされた後で
POR がトリップすると、nSTATUS が解放されて High
にプルアップされます。この時点で、再コンフィ
ギュレーションが開始され、デバイスがコンフィ
ギュレーションされます。
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 ‒ 9.
Stratix IV デバイスの専用コンフィギュレーション・ピン
ピン名
CONF_DONE
コンフィギュ
ユーザー・
レーション・
モード
モード
N/A
すべて
ピン・
タイプ
双方向
オープ
ン・ド
レイン
10–47
( その4 )
説明
ステータス出力。コンフィギュレーションの実行前お
よび実行中に、ターゲット・デバイスは CONF_DONE
ピンを Low にドライブします。すべてのコンフィ
ギュレーション・データをエラーなしで受信し、初期
化サイクルが開始されると、ターゲット・デバイスは
CONF_DONE を解放します。
ステータス入力。すべてのデータの受信後、
CONF_DONE が High になると、ターゲット・デバイス
は初期化を行いユーザー・モードに入ります。デバイ
スを初期化するには、CONF_DONE ピンに 10-k の外
部プルアップ抵抗が必要です。
コンフィギュレーションおよび初期化の実行後に、
CONF_DONE を Low にドライブしても、コンフィギュ
レーションされたデバイスには影響ありません。
nCE
N/A
すべて
入力
アクティブ Low のチップ・イネーブル。nCE ピンは、
Low 信号でデバイスをアクティブにして、コンフィ
ギュレーションを可能にします。nCE ピンは、コン
フィギュレーション実行中、初期化中、およびユー
ザー・モードでは Low に保持する必要があります。
シングル・デバイス・コンフィギュレーションでは、
Low に接続しなければなりません。マルチ・デバイ
ス・コンフィギュレーションでは、最初のデバイスの
nCE は Low に接続され、nCEO ピンはチェイン内の次の
デバイスの nCE に接続されます。
デバイスの JTAG プログラミングを成功させるには、
nCE ピンも Low に保持する必要があります。
nCEO
N/A
すべて
出力
デバイスのコンフィギュレーション完了時に Low を
ドライブする出力。シングル・デバイス・コンフィ
ギュレーションでは、このピンはフローティング状態
のままです。マルチ・デバイス・コンフィギュレー
ションでは、このピンは次のデバイスの nCE ピンに
供給します。チェイン内の最後のデバイスの nCEO
は、フローティング状態のままです。
nCEO ピンは、VCCPGM で駆動されます。
ASDO
N/A
AS
出力
コンフィギュレーション・データを読み出すのに使用
される、Stratix IV デバイスから AS モードのシリア
ル・コンフィギュレーション・デバイスへのコント
ロール信号。
AS モードでは、ASDO は常時アクティブな内部プル
アップ抵抗を備えています。
nCSO
N/A
AS
出力
コンフィギュレーション・デバイスをイネーブルす
る、Stratix IV デバイスから AS モードのシリアル・コ
ンフィギュレーション・デバイスへの出力コントロー
ル信号。
AS モードでは、nCSO は常時アクティブな内部プル
アップ抵抗を備えています。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–48
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 ‒ 9.
Stratix IV デバイスの専用コンフィギュレーション・ピン
ピン名
コンフィギュ
ユーザー・
レーション・
モード
モード
ピン・
タイプ
( その5 )
説明
PS および FPP コンフィギュレーションでは、DCLK は
外部ソースからターゲット・デバイスにデータを送る
のに使用されるクロック入力です。データは、DCLK
の立ち上がりエッジでデバイスにラッチされます。
DCLK
DATA0
N/A
AS モード
では N/A。
PS または
FPP モー
ドでは
I/O。
同期コンフィ
ギュレーショ
ン手法(PS、
FPP、AS)
入力
(PS、
FPP)
出力
(AS)
AS モードでは、DCLK はコンフィギュレーション・イ
ンタフェースにタイミングを供給する Stratix IV デバ
イスからの出力です。AS モードでは、DCLK は常時ア
クティブな内部プルアップ抵抗 ( 標準 25 k ) を備え
ています。
コンフィギュレーション後、このピンはトライ・ス
テートになります。コンフィギュレーション・デバイ
スを使用する方法では、コンフィギュレーションが完
了した後に DCLK は Low にドライブされます。コント
ロール・ホストを使用する手法では、DCLK は High ま
たは Low のうち都合の良いレベルにドライブしなけ
ればなりません。コンフィギュレーション後にこのピ
ンを切り替えても、コンフィギュレーションされたデ
バイスには影響ありません。
データ入力。シリアル・コンフィギュレーション・
モードでは、ビット・ワイドのコンフィギュレーショ
ン・データがターゲット・デバイスの DATA0 ピンに
送られます。
PS, FPP, AS
入力
AS モードでは、DATA0 は常時アクティブな内部プル
アップ抵抗を備えています。
PS または FPP コンフィギュレーション後は、DATA0 は
ユーザー I/O ピンとして使用可能です。このピンの状
態は Dual-Purpose Pin の設定によって異なります。
データ入力。バイト幅のコンフィギュレーション・
データが DATA[7..0] のターゲット・デバイスに送
られます。
パラレル・
DATA[7..1]
I/O
コンフィギュ
レーション手
法(FPP)
Stratix IV デバイス・ハンドブック Volume 1
入力
シリアル・コンフィギュレーション手法では、これら
のピンはコンフィギュレーション中にはユーザ I/O ピ
ンとして機能し、トライ・ステートになります。
FPP コンフィギュレーション後、DATA[7..1] はユー
ザー I/O ピンとして使用可能できます。これらのピン
の状態は Dual-Purpose Pin の設定によって異なりま
す。
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
10–49
表 10 – 10 にオプションのコンフィギュレーション・ピンをリストします。これらの
オプションのコンフィギュレーション・ピンは、Quartus II ソフトウェアでイネーブ
ルされていない場合には、汎用ユーザ I/O ピンとして使用可能です。したがって、コ
ンフィギュレーション中は、これらのピンはユーザー I/O ピンとして機能し、ウィー
ク・プルアップ抵抗でトライ・ステートになります。
表 10 ‒ 10. オプションのコンフィギュレーション・ピン
ピン名
CLKUSR
INIT_DONE
DEV_OE
DEV_CLRn
ユーザー・モー
ド
オプションがオ
ンの場合はN/A。
オプションがオ
フの場合は I/O。
ピン・タイプ
説明
入力
オプションのユーザー供給クロック入力は、1 つまたは複数
のデバイスの初期化を同期させます。このピンは、Quartus II
ソフトウェアで、Enable user-supplied start-up clock
(CLKUSR) オプションをオンにするとイネーブルされます。
オプションがオ
ンの場合はN/A。 オープン・ド
オプションがオ
レイン出力
フの場合は I/O。
デバイスが初期化されユーザー・モードになったことを示す
ステータス・ピンとして使用できます。nCONFIG ピンが
Low のとき、コンフィギュレーションの開始時に INIT_DONE
ピンはトライ・ステートになり、10-k の外部プルアップ抵
抗によって High にプルアップされます。INIT_DONE を有効
にするオプション・ビットが、(コンフィギュレーション・
データの最初のフレーム時に)デバイスにプログラムされる
と、INIT_DONE ピンは Low になります。初期化が完了する
と、INIT_DONE ピンは解放されて High にプルアップされ、
デバイスはユーザー・モードに入ります。したがって、監視
回路は Low から High への遷移を検出できなければなりませ
ん。このピンは、Quartus II ソフトウェアで、Enable
INIT_DONE output オプションをオンにするとイネーブルされ
ます。
オプションがオ
ンの場合はN/A。
オプションがオ
フの場合は I/O。
入力
ユーザーがデバイスのすべてのトライ・ステートを無効にで
きるオプション・ピンです。このピンが Low にドライブさ
れるとすべての I/O ピンはトライ・ステートになります。こ
のピンが High にドライブされると、すべての I/O ピンはプロ
グラムされたとおりに動作します。このピンは、Quartus II
ソフトウェアで、Enable device-wide output enable(DEV_OE)
オプションをオンにするとイネーブルされます。
入力
ユーザーがデバイス・レジスタのすべてのクリアを無効にで
きるオプション・ピンです。このピンが Low にドライブさ
れると、すべてのレジスタがクリアされます。このピンが
High にドライブされると、すべてのレジスタはプログラムさ
れたとおりに動作します。このピンは、Quartus II ソフト
ウェアで、Enable device-wide reset(DEV_CLRn)オプション
をオンにするとイネーブルされます。
オプションがオ
ンの場合はN/A。
オプションがオ
フの場合は I/O。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–50
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デバイス・コンフィギュレーション・ピン
表 10 – 11 に専用 JTAG ピンをリストします。JTAG ピンは、コンフィギュレーション
実行前または実行中は、JTAG 命令が誤ってロードされないように安定状態に維持し
なければなりません。TDI、TMS、および TRST ピンは内部ウィーク・プルアップ抵
抗(標準 25 k)を備えていますが、TCK は内部ウィーク・プルダウン抵抗を備えて
います。SignalTap® エンベデッド・ロジック・アレイ・アナライザを使用する計画が
ある場合は、Stratix IV デバイスの JTAG ピンをボードの JTAG ヘッダに接続する必要
があります。
表 10 ‒ 11. 専用 JTAG ピン
ピン名
TDI
TDO
ユーザー・
ピン・タイプ
モード
N/A
N/A
テスト・
データ入力
テスト・
データ出力
説明
命令、テストおよびプログラミング・データ用のシリアル入力ピン。
データは TCK の立ち上がりエッジでシフト・インされます。TDI ピ
ンは 2.5-V/3.0-V の VCCPD 電源で駆動されます。
ボードに JTAG インタフェースが必要ない場合は、このピンを 1-k 抵
抗でロジック High に接続して JTAG 回路をディセーブルできます。
命令、テストおよびプログラミング・データ用のシリアル出力ピン。
データは TCK の立ち下がりエッジでシフト・アウトされます。このピ
ンは、データがデバイスからシフト・アウトされない場合はトライ・
ステートになります。このピンは、VCCPD で駆動されます。チェイン内
のデバイスに複数の電圧を印加する JTAG チェインでの接続に関する
推奨事項は、「JTAG Boundary Scan Testing」の章を参照してくださ
い。
ボードに JTAG インタフェースが必要ない場合は、このピンを接続し
ないでおくと JTAG 回路をディセーブルできます。
TMS
N/A
TAP コントローラ・ステート・マシンの遷移を決定するコントロール
信号を提供する入力ピン。TMS は、TCK の立ち上がりエッジで評価さ
れます。このため、ユーザーは TCK の立ち上がりエッジの前に TMS
テスト・
を設定する必要があります。ステート・マシン内での遷移は、信号は
モードの選択 TMS に印加された後、TCK の立ち下がりエッジで発生します。TMS ピ
ンは 2.5-V/3.0-V VCCPD 電源で駆動されます。
ボードに JTAG インタフェースが必要ない場合は、このピンを 1-k 抵
抗でロジック High に接続して JTAG 回路をディセーブルできます。
TCK
N/A
テスト・
BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立
ち下がりエッジで発生する動作があります。TCK ピンは 2.5-V/3.0-V
VCCPD 電源で駆動されます。
クロック入力波形は、標準 50% のデューティ・サイクルが期待され
クロック入力 ます。
ボードに JTAG インタフェースが必要ない場合は、TCK を GND に接続
して JTAG 回路をディセーブルできます。
テスト・
TRST
N/A
f
バウンダリ・スキャン回路を非同期でリセットするアクティブ Low 入
力。TRST ピンは IEEE Std. 1149.1 に準じたオプションです。TRST ピ
ンは 2.5-V/3.0-V VCCPD 電源で駆動されます。
TCK を固
リセット入力 TRST が 0 から 1 に変化している間は、TMS を 1 に保持するか、
(オプション) 定します。
ボードに JTAG インタフェースが必要ない場合は、TRST を GND に接
続して JTAG 回路をディセーブルできます。
ピン接続の推奨事項について詳しくは、「Stratix IV GX Device Family Pin
Connection Guidelines」を参照してください。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション・データ圧縮復元
10–51
コンフィギュレーション・データ圧縮復元
Stratix IV デバイスは、コンフィギュレーション・メモリ・スペースおよび時間を節減
するコンフィギュレーション・データの圧縮復元をサポートします。この機能によ
り、圧縮されたコンフィギュレーション・データをコンフィギュレーション・デバ
イスまたはその他のメモリに格納し、この圧縮されたビットストリームを Stratix IV
デバイスに送信することができます。コンフィギュレーションの間、Stratix IV デバ
イスはリアルタイムでビットストリームを復元し、SRAM セルをプログラムします。
1
暫定データでは、圧縮によってコンフィギュレーション・ビット・ストリームのサ
イズが使用されたデザインをベースに通常 35 ~ 55% に縮小しています。
Stratix IV デバイスは、FPP
(MAX II デバイス / マイクロプロセッサ + フラッシュを用い
た)、ファスト AS および PS コンフィギュレーション手法で圧縮復元をサポートして
います。Stratix IV の復元機能は、JTAG コンフィギュレーション手法では提供されて
いません。
PS モードでは、圧縮されたコンフィギュレーション・データを送信するとコンフィ
ギュレーション時間が短縮されるため、Stratix IV の復元機能を使用します。
圧縮機能をイネーブルにすると、Quartus II ソフトウェアは圧縮されたコンフィギュ
レーション・データでコンフィギュレーション・ファイルを生成します。この圧縮
ファイルは、コンフィギュレーション・デバイスまたはフラッシュ・メモリで必要
な容量を低減し、Stratix IV デバイスにビットストリームを送信するのに必要な時間
を短縮します。Stratix IV デバイスがコンフィギュレーション・ファイルを復元する
のに必要な時間は、コンフィギュレーション・データをデバイスに送信するのに必
要な時間よりも短くなっています。
Stratix IV のビットストリームの圧縮をイネーブルするには、デザイン・コンパイル前
(Compiler Settings メニュー)とデザイン・コンパイル後(Convert Programming Files
ウィンドウ)の 2 つの方法があります。
プロジェクトのコンパイラ設定で圧縮をイネーブルするには、以下のステップを実
行します。
1. Assignments メニューで、Device をクリックして、Settings ダイアログ・ボックス
を表示します。
2. Stratix IV デバイスを選択した後、Device and Pin Options ウィンドウを開きます。
3. Configuration 設定タブで、Generate compressed bitstreams をオンにします(図 109 を参照)
。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–52
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
コンフィギュレーション・データ圧縮復元
図 10-19. コンパイラ設定で Stratix IV のビットストリームの圧縮をイネーブル
プログラミング・ファイルを Convert Programming Files ウィンドウから作成するとき
に、圧縮をイネーブルにすることもできます。これを行うには、以下のステップを
実行します。
1. File メニューの Convert Programming Files をクリックします。
2. プログラミング・ファイル・タイプ(.pof、.sram、.hex、.rbf、または .ttf)を選
択します。
3. .pof 出力ファイルの場合は、コンフィギュレーション・デバイスを選択します。
4. Input files to convert ボックスで、SOF Data を選択します。
5. Add File を選択し、Stratix IV デバイスの .sof ファイルを追加します。
6. SOF Data 領域に追加したファイル名を選択し、Properties をクリックします。
7. Compression チェック・ボックスをオンにします。
複数の Stratix IV デバイスがカスケード接続されているときに、シリアル・コンフィ
ギュレーション手法を使用している場合は、チェイン内の各デバイスに対して圧縮
機能を選択的に有効にすることができます。図 10-20 に、2 個の Stratix IV デバイス
のチェインを示します。最初の Stratix IV デバイスは圧縮がイネーブルされているた
め、コンフィギュレーション・デバイスから圧縮されたビットストリームを受信し
ます。2 番目の Stratix IV デバイスは、圧縮機能がディセーブルされているので非圧
縮データを受信します。
(MAX II デバイスまたはマイクロプロセッサ + フラッシュを用いた)マルチ・デバ
イス FPP コンフィギュレーション・チェインでは、チェイン内のすべての Stratix IV
デバイスは、復元機能をイネーブルまたはディセーブルしておく必要があります。
DATA と DCLK の関係のために、チェイン内の各デバイスに対して圧縮機能を選択的に
イネーブルすることはできません。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
10–53
図 10-20. 同じコンフィギュレーション・ファイル内の圧縮および非圧縮コンフィギュ
レーション・データ
Serial Configuration Data
Serial Configuration
Device
Uncompressed
Configuration
Data
Compressed
Configuration
Data
Decompression
Controller
Stratix IV
Device
Stratix IV
Device
nCE
nCEO
nCE
nCEO
N.C.
GND
Quartus II ソフトウェアで File メニューの Convert Programming Files をクリックして、こ
のセットアップのプログラミング・ファイルを生成できます。
リモート・システム・アップグレード
この章では専用リモート・システム・アップグレード回路の機能と実装について説
明します。また、ファクトリ・コンフィギュレーション、アプリケーション・コン
フィギュレーション、リモート・アップデート・モード、およびユーザー・ウォッ
チドッグ・タイマを含むリモート・システム・アップグレードのコンセプトについ
ても定義します。さらに、このセクションはサポートされるコンフィギュレーショ
ン手法を使用してリモート・システム・アップグレードを実装するためのデザイン・
ガイドラインについて説明します。
システム設計者は、短いデザイン・サイクル、進化する規格、遠隔地でのシステム
配置など、時として困難な課題に直面することがあります。Stratix IV デバイスは、
独自のリプログラマビリティとリモート・システム・アップグレードを実行する専
用回路により、これらの課題を克服します。リモート・システム・アップグレード
は、経費のかかる製品回収を行わずに機能強化やバグ修正を行うことができ、製品
の市場投入の短縮や製品寿命の延長に役立ちます。
Stratix IV デバイスは専用のリモート・システム・アップグレード回路を備えていま
す。Stratix IV デバイスに実装されたソフト・ロジック(Nios® II エンベデッド・プロ
セッサまたはユーザー・ロジック)は、遠隔地から新しいコンフィギュレーション・
イメージをダウンロードし、それをコンフィギュレーション・メモリに格納し、さ
らに専用リモート・システム・アップグレード回路に再コンフィギュレーション・
サイクルの開始を指示することもできます。この専用回路は、コンフィギュレー
ション・プロセス中およびプロセス後にエラー検出を実行し、安全なコンフィギュ
レーション・イメージに戻ることによってエラー状態から回復し、エラー・ステー
タス情報を提供します。
リモート・システム・アップグレードは、ファスト AS Stratix IV コンフィギュレー
ション手法でサポートされています。リモート・システム・アップグレードは、コ
ンフィギュレーション・データのリアルタイム復元や安全で効率的なフィールド・
アップグレードのための AES(Advanced Encryption Standard)を使用したデザイン・
セキュリティなど、Stratix IV の先進機能と併せて実装することも可能です。最大規
模のシリアル・コンフィギュレーション・デバイスは、現在、128 M ビットのコン
フィギュレーション・ビットストリームをサポートしています。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–54
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
1
Stratix IV デバイスでは、リモート・システム・アップデートは単一デバイスのファス
ト AS コンフィギュレーション手法でのみサポートされます。最大規模のシリアル・
コンフィギュレーション・デバイスは、現在、128 M ビットのコンフィギュレーショ
ン・ビットストリームをサポートしているため、EP4SGX290、EP4SE360、および大
容量のデバイスには、リモート・システム・アップグレード機能がサポートされて
いません。
1
マルチ・デバイスチェイン内では、リモート・システム・アップグレード機能でサ
ポートされていません。
機能の説明
Stratix IV デバイスの専用リモート・システム・アップグレード回路は、リモート・コ
ンフィギュレーションを管理し、エラー検出、回復、およびステータス情報を提供
します。Stratix IV デバイスのロジック・アレイに実装されるユーザー・ロジックま
たは Nios II プロセッサから、リモート・コンフィギュレーション・データ・ソース
およびシステムのコンフィギュレーション・メモリへのインタフェースにアクセス
することができます。
Stratix IV デバイスのリモート・システム・アップグレード・プロセスでは、以下のス
テップを実行します。
1. Stratix IV デバイスのロジック・アレイに実装される Nios II プロセッサ(または
ユーザー・ロジック)は、遠隔地から新しいコンフィギュレーション・データを
受信します。リモート・ソースへの接続には、TCP/IP (Transmission Control
Protocol/Internet Protocol) などの通信プロトコル、PCI (Peripheral Component
Interconnect)、UDP (User Datagram Protocol)、UART (Universal Asynchronous
Receiver/Transmitter)、または独自のインタフェースを使用します。
2. Nios II プロセッサ(またはユーザー・ロジック)は、この新しいコンフィギュ
レーション・データを不揮発性コンフィギュレーション・メモリに格納します。
3. Nios II プロセッサ(またはユーザー・ロジック)は、新しいコンフィギュレー
ション・データまたはアップデートされたコンフィギュレーション・データで再
コンフィギューション・サイクルを開始します。
4. 専用リモート・システム・アップグレード回路は、リコンフィギュレーション・
サイクル中またはサイクルの後に発生する可能性のあるエラーの検出およびエ
ラー状態からの回復を実行し、ユーザー・デザインにエラー・ステータス情報を
提供します。
図 10-21 に、リモート・コンフィギュレーション・アップデートを実行するのに必
要なステップを示します。(図 10-21 中の番号は上記のステップと一致します)。
図 10-21.
Stratix IV リモート・システム・アップグレードの機能図
1
2
Development
Location
Data
Data
Stratix IV
Device
Control Module
Configuration
Memory
Data
Stratix IV Configuration
3
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
10–55
図 10-22 に、Stratix IV ファスト AS コンフィギュレーション手法によるリモート・シ
ステム・アップグレードを実装するためのブロック図を示します。
図 10-22. Stratix IV AS コンフィギュレーション手法のためのリモート・システム・アッ
プグレードのブロック図
Stratix IV
Device
Nios II Processor
or User Logic
Serial
Configuration
Device
システムでリモート・システム・アップグレードを使用するには、モード選択ピン
(MSEL[2..0])をファスト AS モードに設定する必要があります。表 10 – 12 に、標
準コンフィギュレーション・モードおよびリモート・システム・アップグレード・
モードの Stratix IV デバイスの MSEL ピン設定を示します。以下では、リモート・シ
ステム・アップグレード・モードのリモート・アップデートを説明します。
Stratix IV デバイスでサポートされている標準コンフィギュレーション手法について詳
しくは、10 – 2 ページの「コンフィギュレーション手法」を参照してください。
表 10 ‒ 12.
Stratix IV リモート・システム・アップグレード・モード
コンフィギュレーション・モード
ファスト AS(40 MHz)
MSEL[2..0]
リモート・システム・アップ
グレード・モード
011
規格
011
リモート・アップデート (1)
表 10 – 12 の注:
(1) EPCS64 および EPCS128 の各シリアル・コンフィギュレーション・デバイスは、最大 40 MHz の
DCLK をサポートします。詳細は、
「コンフィギュレーション・ハンドブック Volume 2」の「Serial
Configuration Devices (EPCS1, EPCS4, EPCS16, EPCS64, and EPCS128) Data Sheet」の章を参照
してください。
1
ファスト AS モードを使用するときは、Quartus II ソフトウェアでリモート・アップ
デート・モードを選択し、ALTREMOTE_UPDATE メガファンクションを挿入して回路
にアクセスする必要があります。詳細は、10 – 65 ページの「ALTREMOTE_UPDATE メ
ガファンクション」を参照してください。
リモート・アップデートのイネーブル
Stratix IV デバイスのリモート・アップデートは、デザインをコンパイルする前に
Quartus II ソフトウェア(Compiler Settings メニュー)でイネーブルできます。リモー
ト・アップデート・モードでは、auto-restart configuration after error オプションが常
にイネーブルされます。プロジェクトのコンパイラ設定でリモート・アップデート
をイネーブルするには、Quartus II ソフトウェアで以下のステップを実行します。
1. Assignments メニューの Device をクリックします。Settings ダイアログ・ボックス
が表示されます。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–56
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード
2. Device and Pin Options をクリックします。Device and Pin Options ダイアログ・ボッ
クスが表示されます。
3. Configuration タブをクリックします。
4. Configuration scheme リストから Active Serial(Configuration Device も使用可能)
を選択します(図 10-23)。
5. Configuration Mode リストから Remote を選択します(図 10-23)。
6. OK をクリックします。
7. Settings ダイアログ・ボックスで、OK をクリックします。
図 10-23. コンパイラ設定メニューで Stratix IV デバイスのリモート・アップデートをイ
ネーブル
コンフィギュレーション・イメージのタイプ
リモート・システム・アップグレードを使用する場合、Stratix IV デバイスのコン
フィギュレーション・ビットストリームはファクトリ・コンフィギュレーション・
イメージまたはアプリケーション・コンフィギュレーション・イメージに分類され
ます。イメージ(コンフィギュレーションとも呼ばれる)とは、特定のユーザー定
義機能を実行する Stratix IV デバイスにロードされるデザインのことです。
システムの各 Stratix IV デバイスでは、1 つのファクトリ・イメージまたは 1 つ以上
のアプリケーション・イメージの追加が必要になります。ファクトリ・イメージは
ユーザー定義のフォールバックまたは安全なコンフィギュレーションで、専用回路
と共にリモート・アップデートを管理します。アプリケーション・イメージは、
ターゲットの Stratix IV デバイスにユーザー定義機能を実装します。ファクトリ・イ
メージにデフォルトのアプリケーション・イメージ機能を含めることができます。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード・モード
10–57
リモート・システム・アップグレードでは、リモート通信インタフェースを介して
新しいアプリケーション・コンフィギュレーション・イメージの保存または既存の
アプリケーション・コンフィギュレーション・イメージのアップデートが行われま
す。アプリケーション・コンフィギュレーション・イメージがリモートで保存また
はアップデートされると、Stratix IV デバイスのユーザー・デザインは、新しいイ
メージで再コンフィギュレーション・サイクルを開始します。このサイクルの実行
中または実行後に発生するエラーは、専用のリモート・システム・アップグレード
回路で検出され、デバイスは自動的にファクトリ・イメージに戻ります。続いて
ファクトリ・イメージはエラー処理および回復を実行します。ファクトリ・コン
フィギュレーションは、システム・メーカによって一度だけシリアル・コンフィ
ギュレーション・デバイスに書き込まれるもので、リモート・アップデートを行っ
てはなりません。他方、アプリケーション・コンフィギュレーションはシステムで
リモート・アップデートすることができます。両方のイメージ共システム・再コン
フィギュレーションを開始することができます。
リモート・システム・アップグレード・モード
リモート・システム・アップグレードには、1 つの動作モード、すなわちリモート・
アップデート・モードがあります。リモート・アップデート・モードでは、パワー
アップ時にシステムの機能を決定することができ、いくつかの機能を提供します。
リモート・アップデート・モード
リモート・アップデート・モードでは、Stratix IV デバイスはパワーアップ後にファ
クトリ・コンフィギュレーション・イメージをロードします。ユーザー定義ファク
トリ・コンフィギュレーションは、ロードするアプリケーション・コンフィギュ
レーションを決定し、リコンフィギュレーション・サイクルを開始します。ファク
トリ・コンフィギュレーションには、アプリケーション・ロジックを含めることも
できます。
シリアル・コンフィギュレーション・デバイスと共に使用した場合、リモート・
アップデート・モードでは任意のフラッシュ・セクタ境界でアプリケーション・コ
ンフィギュレーションを開始することができます。例えば、EPCS64 デバイスでは最
大 128 セクタ、EPCS16 デバイスでは最大 32 セクタになり、各ページの最小サイズ
は 512 K ビットです。アルテラでは、2 つのイメージがある場合、シリアル・コン
フィギュレーション・デバイスで同じページを使用しないことを推奨しています。
さらに、リモート・アップデート・モードは、アプリケーション・コンフィギュ
レーションの有効性を判断するユーザー・ウォッチドッグ・タイマを備えています。
Stratix IV デバイスは最初のパワーアップ時にはリモート・アップデート・モードにな
り、ページ・ゼロ(ページ・レジスタ PGM[23:0] = 24'b0)の位置にあるファク
トリ・コンフィギュレーションをロードします。システムのファクトリ・コンフィ
ギュレーション・イメージは、必ずページ・アドレス・ゼロに格納します。これは
シリアル・コンフィギュレーション・デバイスの開始アドレス位置 0 × 000000 に
対応します。
ファクトリ・イメージはユーザーがデザインしたもので、以下の動作を行うための
ソフト・ロジックを備えています。
■
Altera Corporation
2009 年 11 月
専用のリモート・システム・アップグレード回路からのステータス情報に基づく
エラーの処理
Stratix IV デバイス・ハンドブック Volume 1
10–58
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード・モード
■
リモート・ホストとの通信、新しいアプリケーション・コンフィギュレーション
の受信、およびこの新しいコンフィギュレーション・データのローカル不揮発性
メモリ・デバイスへの保存
■
Stratix IV デバイスにロードするアプリケーション・コンフィギュレーションの決
定
■
ユーザー・ウォッチドッグ・タイマのイネーブルまたはディセーブル、およびそ
のタイムアウト値のロード(オプション)
■
専用リモート・システム・アップグレード回路に対するリコンフィギュレーショ
ン・サイクル開始の指示
図 10-24 に、リモート・アップデート・モードでのファクトリ・コンフィギュレー
ションとアプリケーション・コンフィギュレーション間の遷移を示します。
図 10-24. リモート・アップデート・モードでのコンフィギュレーション間の遷移
Configuration Error
Set Control Register
and Reconfigure
Power Up
Configuration
Error
Factory
Configuration
(page 0)
Application 1
Configuration
Reload a
Different Application
Reload a
Different Application
Set Control Register
and Reconfigure
Application n
Configuration
Configuration Error
パワーアップまたはコンフィギュレーション・エラーの後、ファクトリ・コンフィ
ギュレーション・ロジックが自動的にロードされます。ファクトリ・コンフィギュ
レーションは、アプリケーション・コンフィギュレーションに対してユーザー・
ウォッチドッグ・タイマをイネーブルするかどうか指定し、イネーブルする場合は
タイマ設定情報も含めます。
ユーザー・ウォッチドッグ・タイマは、アプリケーション・コンフィギュレーショ
ンが有効で正常に機能するかどうか確認します。ユーザー・ウォッチドッグ・タイ
マは、アプリケーション・コンフィギュレーションのユーザー・モード動作中は、
一定時間内に絶えずリセットしなければなりません。有効なアプリケーション・コ
ンフィギュレーションにのみ、ユーザー・モード時にタイマをリセットするロジッ
クが含まれています。このタイマ・リセット・ロジックは、エラーのないシステム
動作を示すユーザー設計のハードウェアおよび / またはソフトウェア動作モニタ信
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
リモート・システム・アップグレード・モード
10–59
号でなければなりません。例えば、タイマが一定時間内にリセットされない場合、
ユーザー・アプリケーション・コンフィギュレーションで動作上の問題が検出され
るか、またはシステムがハング・アップした場合、専用回路がリモート・システム・
アップグレード・ステータス・レジスタをアップデートして、ファクトリ・コン
フィギュレーションのロードを開始させます。
1
ユーザー・ウォッチドッグ・タイマは、ファクトリ・コンフィギュレーションでは
自動的にディセーブルにされます。ユーザー・ウォッチドッグ・タイマについて詳
しくは、10 – 64 ページの「ユーザー・ウォッチドッグ・タイマ」を参照してくださ
い。
アプリケーション・コンフィギュレーションのロード中にエラーが発生した場合、
専用回路が再コンフィギュレーションの原因をリモート・システム・アップグレー
ド・ステータス・レジスタに書き込みます。以下の動作により、リモート・システ
ム・アップグレード・ステータス・レジスタへの書き込みが行われます。
■
nSTATUS が外部で Low にドライブされる
■
内部 CRC エラー
■
ユーザー・ウォッチドッグ・タイマのタイム・アウト
■
コンフィギュレーション・リセット(ロジック・アレイ nCONFIG 信号または外部
nCONFIG ピンの Low アサーション)
Stratix IV は、ページ・アドレス・ゼロにあるファクトリ・コンフィギュレーションを
自動的にロードします。このユーザー設計のファクトリ・コンフィギュレーション
は、リモート・システム・アップグレード・ステータス・レジスタを読み出して、
再コンフィギュレーションの理由を判断します。次にファクトリ・コンフィギュ
レーションは適切なエラー回復処理を行い、リモート・システム・アップグレード・
コントロール・レジスタに書き込んで、次にロードするアプリケーション・コン
フィギュレーションを決定します。
Stratix IV デバイスは、正常にアプリケーション・コンフィギュレーションをロードす
るとユーザー・モードに入ります。ユーザー・モードでは、ソフト・ロジック
(Nios II プロセッサまたはステート・マシンおよびリモート通信インタフェース)が
リモート・システム・アップデートの要求を判断できるように Stratix IV デバイスを
支援します。リモート・システム・アップデートが要求されると、ソフト・ロジッ
クはデータを受信してそれをコンフィギュレーション・メモリ・デバイスに書き込
みます。次に、デバイスはファクトリ・コンフィギュレーションのロードを開始し
ます。ファクトリ・コンフィギュレーションは、リモート・システム・アップグ
レード・ステータス・レジスタおよびコントロール・レジスタを読み出し、ロード
する有効なアプリケーション・コンフィギュレーションを決定し、それに応じてリ
モート・システム・アップグレード・コントロール・レジスタに書き込んで、シス
テムの再コンフィギュレーションを開始します。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–60
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
専用リモート・システム・アップグレード回路
専用リモート・システム・アップグレード回路
この項では、Stratix IV リモート・システム・アップグレード専用回路の実装につい
て説明します。リモート・システム・アップグレード回路は、ハード・ロジックで
実装されます。この専用回路は、Stratix IV デバイス・ロジック・アレイに実装され
るユーザー定義ファクトリおよびアプリケーション・コンフィギュレーションにイ
ンタフェースし、完全なリモート・コンフィギュレーション・ソリューションを提
供します。リモート・システム・アップグレード回路は、リモート・システム・
アップグレード・レジスタ、ウォッチドッグ・タイマ、およびこれらのコンポーネ
ントを制御するステート・マシンを内蔵しています。
図 10-25 に、リモート・システム・アップグレード・ブロックのデータ・パスを示
します。
図 10-25. リモート・システム・アップグレード回路のデータ・パス ( 注 1)
Internal Oscillator
Status Register (SR)
[4..0]
Control Register
[37..0]
Logic Array
Update Register
[37..0]
update
Shift Register
dout
Bit [4..0]
din
dout
capture
RSU
State
Machine
din
Bit [37..0]
capture
time-out
User
Watchdog
Timer
clkout capture update
Logic Array
clkin
RU_DOUT
RU_SHIFTnLD
RU_CAPTnUPDT
RU_CLK
RU_DIN
RU_nCONFIG
RU_nRSTIMER
Logic Array
図 10-25 の注:
(1) RU_DOUT、RU_SHIFTnLD、RU_CAPTnUPDT、RU_CLK、RU_DIN、RU_nCONFIG、および RU_nRSTIMER 信号は、
ALTREMOTE_UPDATE メガファンクションによって内部で制御されます。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
専用リモート・システム・アップグレード回路
10–61
リモート・システム・アップグレード・レジスタ
リモート・システム・アップグレード・ブロックは、ページ・アドレス、ウォッチ
ドッグ・タイマ設定、およびステータス情報を格納するレジスタを備えています。
表 10 – 13 に、これらのレジスタをリストします。
表 10 ‒ 13. リモート・システム・アップグレード・レジスタ
レジスタ
シフト・
レジスタ
説明
このレジスタはロジック・アレイからアクセスでき、ユーザー・ロジックによるアップデー
ト・レジスタ、ステータス・レジスタ、およびコントロール・レジスタへの書き込みとサン
プリングを可能にします。
このレジスタには、現在のページ・アドレス、ユーザー・ウォッチドッグ・タイマ設定、お
よび現在のコンフィギュレーションがファクトリ・コンフィギュレーションまたはアプリ
コントロール・ ケーション・コンフィギュレーションかを指定する 1 ビットが含まれています。アプリケー
レジスタ
ション・コンフィギュレーションでのリード動作時に、このレジスタはシフト・レジスタに
読み出されます。リコンフィギュレーション・サイクルが開始されると、アップデート・レ
ジスタの内容がコントロール・レジスタに書き込まれます。
このレジスタはコントロール・レジスタと同様のデータを保持します。ただし、アップデー
ト・レジスタはデータをシフト・レジスタにシフトし、アップデート動作を発行することに
よって、ファクトリ・コンフィギュレーションでのみ更新することができます。リコンフィ
アップデート・
ギュレーション・サイクルがファクトリ・コンフィギュレーションによってトリガされる
レジスタ
と、コントロール・レジスタはアップデート・レジスタの内容で更新されます。ファクト
リ・コンフィギュレーションでのキャプチャ動作時に、このレジスタはシフト・レジスタに
読み出されます。
ステータス・
レジスタ
このレジスタは、再コンフィギュレーションの原因を記録するために、リモート・システ
ム・アップグレード回路によってすべての再コンフィギュレーションで書き込まれます。こ
の情報は再コンフィギュレーション後の適切な処理を決定するために、ファクトリ・コン
フィギュレーションで使用されます。このレジスタはキャプチャ・サイクル時にシフト・レ
ジスタに読み出されます。
リモート・システム・アップグレードのコントロール・レジスタとステータス・レ
ジスタは、10-MHz の内蔵オシレータ(ユーザー・ウォッチドッグ・タイマを制御す
るオシレータと同じ)でクロックされます。ただし、リモート・システム・アップ
グレード・シフトおよびアップグレード・レジスタは、ユーザー・クロック入力
(RU_CLK)でクロックされます。
リモート・システム・アップグレード・コントロール・レジスタ
リモート・システム・アップグレード・コントロール・レジスタは、アプリケー
ション・コンフィギュレーションのページ・アドレスとユーザー・ウォッチドッグ・
タイマ設定を格納します。コントロール・レジスタの機能は、リモート・システム・
アップグレード・モードの選択によって異なります。リモート・アップデート・
モードでは、コントロール・レジスタのページ・アドレス・ビットは、ファクトリ・
コンフィギュレーションをロードするために、電源投入時にはすべてゼロに設定さ
れます(24'b0 = 0×000000)。リモート・アップデート・モードのファクトリ・コ
ンフィギュレーションにはこのレジスタへのライト・アクセスがあります。
図 10-26 および表 10 – 14 に、コントロール・レジスタのビット位置を指定します。
図中の数字は、レジスタ内の設定のビット位置を示します。例えば、ビット番号 25
はウォッチドッグ・タイマのイネーブル・ビットです。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–62
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
専用リモート・システム・アップグレード回路
図 10-26. リモート・システム・アップグレード・コントロール・レジスタ
37 36 35 34 33 32 31 30 29 28 27 26
Wd_timer[11..0]
25
Wd_en
24 23 22 .. 3
2
1
0
AnF
PGM[23..0]
Application-not-factory(AnF)ビットは、Stratix IV デバイスにロードされた現在のコン
フィギュレーションがファクトリ・コンフィギュレーションまたはアプリケーショ
ン・コンフィギュレーションのいずれであるかを示します。このビットは、エラー
状態によってファクトリ・コンフィギュレーションへのフォールバックが発生する
と、リモート・システム・アップグレード回路によって Low に設定されます。AnF
ビットが High のとき、コントロール・レジスタへのアクセスはリード動作に制限さ
れます。AnF ビットが Low のとき、レジスタはライト動作を許可し、ウォッチドッ
グ・タイマをディセーブルにします。
リモート・アップデート・モードでは、アップデート・レジスタの内容をアプリ
ケーション・ページのアドレス設定およびウォッチドッグ・タイマ設定で更新する
ときに、ファクトリ・コンフィギュレーションのデザインがこのビットを High
(1'b1)に設定します。
表 10 – 14 に、リモート・システム・アップグレード・コントロール・レジスタの内
容をリストします。
表 10 ‒ 14. リモート・システム・アップグレード・コントロール・レジスタの内容
コントロール・レジスタ・ リモート・システム・
ビット
アップグレード・モード
AnF (1)
値 (2)
リモート・アップデート
1'b0
リモート・アップデート
24'b0 × 000000
AS コンフィギュレーション開
始アドレス
(StAdd[23..0])
リモート・アップデート
1'b0
ユーザー・ウォッチドッグ・
タイマ・イネーブル・ビット
リモート・アップデート
12'b000000000000
ユーザー・ウォッチドッグ・
タイムアウト値
PGM[23..0]
Wd_en
定義
Application-not-factory
(29 ビット・カウンタ値の最
上位 12 ビット :
{Wd_timer[11..0],
17'b0})
Wd_timer[11..0]
表 10 – 14 の注:
(1) リモート・アップデート・モードでは、リモート・コンフィギュレーション・ブロックは AnF ビットを自動的に更新しませ
ん(マニュアルで更新可能です)
。
(2) これはコントロール・レジスタ・ビットのデフォルト値です。
リモート・システム・アップグレード・ステータス・レジスタ
リモート・システム・アップグレード・ステータス・レジスタは、再コンフィギュ
レーション・トリガ条件を指定します。トリガ条件およびエラー状態には以下があ
ります。
■
アプリケーション・コンフィギュレーション時に発生する CRC(Cyclic Redundancy
Check)エラー
■
エラー発生時の外部デバイスによる nSTATUS アサーション
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
専用リモート・システム・アップグレード回路
10–63
■
Stratix IV デバイスのロジック・アレイがリコンフィギュレーション・サイクルを
トリガしたとき(新しいアプリケーション・コンフィギュレーション・イメージ
をダウンロードした後)
■
外部コンフィギュレーション・リセット(nCONFIG)アサーション
■
ユーザー・ウォッチドッグ・タイマのタイム・アウト
図 10-27 および表 10 – 15 に、ステータス・レジスタの内容を指定しています。図中
の数字は、5 ビット・レジスタ内のビット位置を示します。
図 10-27. リモート・システム・アップグレード・ステータス・レジスタ
4
Wd
3
2
1
nCONFIG Core_nCONFIG nSTATUS
0
CRC
表 10 ‒ 15. リモート・システム・アップグレード・ステータス・レジスタの内容
ステータス・レジスタ・ビット
定義
POR リセット値
CRC(コンフィギュレーション
からの)
CRC エラーによる再コンフィギュレーション
1 bit '0'
nSTATUS
nSTATUS による再コンフィギュレーション
1 bit '0'
CORE_nCONFIG (1)
デバイス・ロジック・アレイによる再コン
フィギュレーション
1 bit '0'
nCONFIG
nCONFIG による再コンフィギュレーション
1 bit '0'
Wd
ウォッチドッグ・タイマによる再コンフィ
ギュレーション
1 bit '0'
表 10 – 15 の注:
(1) ロジック・アレイの再コンフィギュレーションにより、システムはアプリケーション・コンフィギュレーション・データを
強制的に Stratix IV デバイスにロードします。これは、ファクトリ・コンフィギュレーションがアップデート・レジスタを
更新して、適切なアプリケーション・コンフィギュレーション・ページ・アドレスを指定した後で行われます。
リモート・システム・アップグレード・ステート・マシン
リモート・システム・アップグレード・コントロール・レジスタとアップデート・
レジスタのビット定義は同じですが、役割は異なります(10 – 61 のページ表 10 – 13 参
照)。両方のレジスタともデバイスにファクトリ・コンフィギュレーション・イメー
ジがロードされたときにのみ更新できますが、アップデート・レジスタ・ライトは
ユーザー・ロジックで制御され、コントロール・レジスタ・ライトはリモート・シ
ステム・アップグレード・ステート・マシンで制御されます。
ファクトリ・コンフィギュレーションでは、ユーザー・ロジックから次のアプリ
ケーション・コンフィギュレーション・ビット用に AnF ビット(High に設定)、
ページ・アドレス、およびウォッチドッグ・タイマ設定をアップデート・レジスタ
に送信します。ロジック・アレイのコンフィギュレーション・リセット
(RU_nCONFIG)が Low になると、リモート・システム・アップグレード・ステー
ト・マシンは、コントロール・レジスタをアップデート・レジスタの内容で更新し、
新しいアプリケーション・ページからシステム・コンフィギュレーションを開始し
ます。
1
Altera Corporation
2009 年 11 月
ページの間にコンフィギュレーションを成功させるには、最小 250 ns の RU_nCONFIG
信号をアサートします。これは再コンフィギュレーション入力の最小 250 ns の
ALTREMOTE_UPDATE メガファンクションを高くストローブすることに相当します。
Stratix IV デバイス・ハンドブック Volume 1
10–64
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
専用リモート・システム・アップグレード回路
エラーまたはリコンフィギュレーション・トリガ条件が発生した場合、リモート・
システム・アップグレード・ステート・マシンは状況に従ってコントロール・レジ
スタを設定し、システムにファクトリ・コンフィギュレーションまたはアプリケー
ション・コンフィギュレーション(モードおよびエラー状態に基づき、ページ 0 ま
たはページ 1)をロードするよう指示します。表 10 – 16 に、可能なすべてのエラー状
態またはトリガ条件でこのようなイベントが発生した後のコントロール・レジスタ
の内容をリストします。
エラー状態が発生すると、リモート・システム・アップグレード・ステータス・レ
ジスタはファクトリ・コンフィギュレーションがロードされる前に、専用のエラー
監視回路によって更新されます。
表 10 ‒ 16. エラーまたはリコンフィギュレーション・トリガ条件発生後のコントロール・
レジスタの内容
リコンフィギュレーション・エラー / トリガ
コントロール・レジスタの設定
リモート・アップデート
nCONFIG リセット
すべてのビットが 0
nSTATUS エラー
すべてのビットが 0
CORE トリガ・リコンフィギュレーション
アップデート・レジスタ
CRC エラー
すべてのビットが 0
Wd タイム・アウト
すべてのビットが 0
ファクトリ・コンフィギュレーション中のキャプチャ動作では、アップデート・レ
ジスタの内容にアクセスします。この機能は、ユーザー・ロジックがページ・アド
レスおよびウォッチドッグ・タイマ設定が正しく書き込まれていることを検証する
ために使用します。アプリケーション・コンフィギュレーションのリード動作では、
コントロール・レジスタの内容にアクセスします。この情報はアプリケーション・
コンフィギューションでユーザー・ロジックにより使用されます。
ユーザー・ウォッチドッグ・タイマ
ユーザー・ウォッチドッグ・タイマは、誤ったアプリケーション・コンフィギュ
レーションによってデバイスが停止したままになるのを防止します。アプリケー
ション・コンフィギュレーションが Stratix IV デバイスに正常にロードされると、シ
ステムはタイマを使用して動作エラーを検出します。
ユーザー・ウォッチドッグ・タイマは、ファクトリ・コンフィギュレーションに
よってリモート・システム・アップグレード・コントロール・レジスタにロードさ
れた初期値からカウント・ダウンするカウンタです。このカウンタは 29 ビット幅
で、最大カウント値は 229 です。ユーザー・ウォッチドッグ・タイマの値を指定する
ときには、最上位 12 ビットのみ指定します。タイマ設定の精度は 215 サイクルです。
サイクル時間は 10-MHz の内部オシレータ周波数に基づきます。表 10 – 17 に、10-MHz
内部オシレータの動作範囲をリストします。
表 10 ‒ 17.
10-MHz 内部オシレータの仕様 ( 注 1)
Min
Typ
Max
単位
4.3
5.3
10
MHz
表 10 – 17 の注:
(1) これらの値は暫定仕様です。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
Quartus II ソフトウェア・サポート
10–65
ユーザー・ウォッチドッグ・タイマは、アプリケーション・コンフィギュレーショ
ンがデバイス・ユーザー・モードに入るとカウントを開始します。このタイマは、
満了になる前に RU_nRSTIMER をアサートして、アプリケーション・コンフィギュ
レーションで定期的にリロードまたはリセットする必要があります。アプリケー
ション・コンフィギュレーションがカウントの満了前にユーザー・ウォッチドッグ・
タイマをリロードしない場合、リモート・システム・アップグレード専用回路でタ
イムアウト信号が生成されます。タイムアウト信号は、リモート・システム・アッ
プグレード回路に対して、リモート・システム・アップグレード・ステータス・レ
ジスタ内のユーザー・ウォッチドッグ・タイマのステータス・ビット(Wd)を設定
するよう指示し、ファクトリ・コンフィギュレーションをロードして、デバイスを
リコンフィギュレーションします。
1
リモート・システム・アップグレードの専用回路はウォッチドッグ・タイマをリ
セットできるために、最小 250 ns の RU_nRSTIMER アクティブ信号をアサートしな
ければなりません。これは reset_timer 入力の最小 250 ns の ALTREMOTE_UPDATE
メガファンクションを高くストローブすることに相当します。
ユーザー・ウォッチドッグ・タイマは、デバイスのコンフィギュレーション・サイ
クル中はイネーブルされません。コンフィギュレーション時に発生したエラーは
CRC エンジンによって検出されます。また、このタイマはファクトリ・コンフィギュ
レーションではディセーブルされます。ファクトリ・コンフィギュレーションは、
生産時に格納および検証され、リモートで更新されることはないので、機能エラー
が存在しないようにしてください。
1
ユーザー・ウォッチドッグ・タイマはファクトリ・コンフィギュレーション、およ
びアプリケーション・コンフィギュレーションのコンフィギュレーション・サイク
ル中にはディセーブルされます。アプリケーション・コンフィギュレーションが
ユーザー・モードに入るとイネーブルされます。
Quartus II ソフトウェア・サポート
Quartus II ソフトウェアは、Stratix IV デバイスのロジック・アレイと専用回路間へのリ
モート・システム・アップグレード・インタフェースの配置、製造用コンフィギュ
レーション・ファイルの生成、システム・コンフィギュレーション・メモリのリ
モート・プログラミングを実行する柔軟性を提供します。
ALTREMOTE_UPDATEメガファンクションはQuartus IIソフトウェアの実装オプションで
あり、リモート・システム・アップグレード回路とデバイス・ロジック・アレイ・イ
ンタフェース間のインタフェース用です。独自のロジックを作成する代わりにメガ
ファンクション・ブロックを使用すると、デザイン時間が短縮され、より効率的な
ロジック合成とデバイスの実装が可能になります。
ALTREMOTE_UPDATE メガファンクション
ALTREMOTE_UPDATE メガファンクションは、メモリに類似したリモート・システム・
アップグレード回路へのインタフェースを提供し、Stratix IV デバイス・ロジックで
のシフト・レジスタのリード / ライト・プロトコルを処理します。この実装は、デ
バイスで Nios II プロセッサまたはユーザー・ロジックを使用して、ファクトリ・コ
ンフィギュレーション機能を実装するデザインに最適です。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–66
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
図 10-28 に、ALTREMOTE_UPDATE メガファンクションと Nios II プロセッサ / ユー
ザー・ロジック間のインタフェース信号を示します。
図 10-28.
ALTREMOTE_UPDATE メガファンクションと Nios II プロセッサ間のインタフェース信号
ALTREMOTE_UPDATE
read_param
write_param
param[2..0]
data_in[23..0]
Nios II Processor or
User Logic
reconfig
reset_timer
clock
reset
busy
data_out[23..0]
f
ALTREMOTE_UPDATE メガファンクションおよび図 10-28 にリストされるポートの説明
について詳しくは、「ALTREMOTE_UPDATE Megafunction User Guide」を参照してくだ
さい。
デザイン・セキュリティ
この項では、高度暗号化規格(Advanced Encryption Standard、略称:AES)使用して、
デザイン・セキュリティ機能と Stratix IV デバイスへの実装の概要を示します。
Stratix IV デバイスで使用できる新しいセキュリティ・モードについても説明します。
Stratix IV デバイスは、競争の激しい一般用および軍用環境におけるより大規模かつ条
件の厳しいデザインで、その役割を果たし続いており、複製、リバース・エンジニ
アリング、および改ざんからデザインを保護することがますます重要になっていま
す。
Stratix IV デバイスはこれらの問題に対処しており、揮発性および不揮発性の両方のセ
キュリティ機能をサポートします。Stratix IV デバイスは、FIPS-197 認定済みの業界標
準の暗号化アルゴリズムである AES アルゴリズムを使用して、コンフィギュレー
ション・ビットストリームを復号化する機能を備えています。Stratix IV デバイスは、
256 ビットのセキュリティ・キーを利用したデザイン・セキュリティ機能を備えてい
ます。
Stratix IV デバイスは、デバイスの動作中に SRAM コンフィギュレーション・セルに、
コンフィギュレーション・データを格納します。SRAM は揮発性のため、デバイスに
電源を投入するたびにコンフィギュレーション・データを SRAM セルにロードする
必要があります。コンフィギュレーション・データがメモリ・ソース(Flash メモリ
またはコンフィギュレーション・デバイス)からデバイスに転送されているときに、
それを傍受することができます。傍受されたコンフィギュレーション・データは、
別のデバイスをコンフィギュレーションするのに使用できます。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
10–67
Stratix IV のデザイン・セキュリティ機能を使用しているとき、セキュリティ・キーは
Stratix IV デバイスに格納されます。Stratix IV デバイスは、セキュリティ・モードに応
じて、同じキーで暗号化されたコンフィギュレーション・ファイル、またはボード・
テストの場合は通常のコンフィギュレーション・ファイルでを使用してコンフィ
ギュレーションすることができます。
デザイン・セキュリティ機能を使用できるのは、FPP コンフィギュレーション・
モードと外部ホスト(MAX II デバイスまたはマイクロプロセッサ)を使用して
Stratix IV をコンフィギュレーションする場合、または AS または PS コンフィギュレー
ション手法を使用する場合です。デザイン・セキュリティ機能は、ファスト AS コン
フィギュレーション・モードでのリモート・アップデートのときにも使用できます。
JTAG ベースのコンフィギュレーションと一緒に使用して、Stratix IV デバイスをコン
フィギュレーションする場合、デザイン・セキュリティ機能は使用できません。詳
細は、10 – 72 ページの「サポートされているコンフィギュレーション手法」を参照し
てください。
1
PS またはファスト AS などのシリアル・コンフィギュレーション手法を使用する場合、
コンフィギュレーション時間はデザイン・セキュリティがイネーブルされていても
されていなくても同じです。デザイン・セキュリティまたは復元機能で FPP 手法を
使用する場合、a × 4 DCLK が必要になります。これにより、デザイン・セキュリ
ティと圧縮復元機能のどちらもイネーブルされていない場合と比べて、Stratix IV の
コンフィギュレーション時間は長くなります。
Stratix IV のセキュリティ保護
Stratix IV デバイスのデザインは、コンフィギュレーション・ビットストリーム暗号化
機能により、複製、リバース・エンジニアリング、および改ざんから保護されてい
ます。
複製に対するセキュリティ
セキュリティ・キーは Stratix IV デバイスに安全に格納され、いかなるインタフェー
スを介してもこれを読み出すことはできません。さらに、Stratix IV デバイスではコ
ンフィギュレーション・ファイルのリード・バックはサポートされていないので、
デザイン情報を複製することはできません。
リバース・エンジニアリングに対するセキュリティ
Stratix IV のコンフィギュレーション・ファイル・フォーマットは独自のものであり、
ファイルには特定の復号化を必要とする数百万ビットが収められているので、暗号
化されたコンフィギュレーション・ファイルからのリバース・エンジニアリングは
非常に困難で長時間を要します。Stratix IV デバイスのリバース・エンジニアリング
も同様に困難です。これは、このデバイスが最先端の 40-nm プロセス・テクノロジ
に基づいて製造されているためです。
改ざんに対するセキュリティ
不揮発性キーはワンタイム・プログラマブルです。Quartus II ソフトウェアで生成さ
れるキー・プログラミング・ファイルに改ざん保護ビットが一度セットされると、
同じキーで暗号化されたコンフィギュレーション・ファイルを使用しない限り、
Stratix IV デバイスをコンフィギュレーションすることはできません。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–68
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
AES 復号化ブロック
AES 復号化ブロックの主な目的は、圧縮データの復元またはコンフィギュレーション
が開始される前に、コンフィギュレーション・ビットストリームを復号化すること
です。
暗号化されたデータを受信する前に、256 ビットのセキュリティ・キーをデバイス内
に入力および格納しなければなりません。不揮発性セキュリティ・キーと、バッテ
リ・バックアップ付き揮発性セキュリティ・キーのいずれかを選択することができ
ます。
セキュリティ・キーはスクランブルしてからキー・ストレージに格納されるので、
格納されたキーをデバイスの開封を行って読み出すことが一層困難になります。
柔軟性の高いセキュリティ・キー・ストレージ
Stratix IV デバイスは、揮発性キーと不揮発性キーの 2 種類のセキュリティ・キーのプ
ログラミングをサポートしています。表 10 – 18 に、揮発性キーと不揮発性キーの相
違点をリストします。
表 10 ‒ 18. セキュリティ・キーのオプション
オプション
揮発性キー
不揮発性キー
キーのプログラマビリティ
再プログラム可能かつ消
去可能
ワンタイム・プログラマ
ブル
外部バッテリ
必須
不要
オンボード
オンボードおよびオフ
ボード
複製およびリバース・エ
ンジニアリングに対する
セキュリティ保護
複製およびリバース・エ
ンジニアリングに対する
セキュリティ保護。改ざ
ん保護ビットがセットさ
れる場合、改ざん防止
キーのプログラミングの方法
(1)
デザインの保護
表 10 – 18 の注:
(1) キーのプログラミングは JTAG インタフェースを介して実行されます。
不揮発性キーは、外部バッテリなしで Stratix IV デバイスにプログラムすることがで
きます。また、Stratix IV の電源に追加の要件はありません。
VCCBAT は揮発性キー・ストレージ専用の電源で、VCCIO や VCC など、その他のオンチップ
電源とは共有されません。VCCBAT は、オンチップ電源の状態に関係なく、揮発性レジ
スタに電源を供給し続けます。
1
電源投入後、VCCBAT が確実にその最大レール電圧で安定するように、300 m
(PORSEL = 0)または 12 ms(PORSEL = 1)待機してからキーのプログラミングを
開始する必要があります。
1
揮発性キーの格納には使用されたバッテリのキー・リテンション・タイムの計算方
法について詳しくは、「Stratix IV PowerPlay Early Power Estimator」を参照して
ください。
f
バッテリの仕様について詳しくは、「DC and Switching Characteristics」の章を参
照してください。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
f
10–69
VCCBAT ピン接続の推奨事項について詳しくは、「Stratix IV GX Device Family Pin
Connection Guidelines」を参照してください。
Stratix IV デザイン・セキュリティ・ソリューション
Stratix IV デバイスは SRAM ベースのデバイスです。Stratix IV デバイスは、デザイン・セ
キュリティを提供するために、コンフィギュレーション・ビットストリーム暗号化
に 256 ビットのセキュリティ・キーを必要とします。
図 10-29 に示す以下のステップに従って、安全なコンフィギュレーションを行うこ
とができます。
1. セキュリティ・キーを Stratix IV デバイスにプログラムします。
2. JTAG インタフェースを介して、ユーザー定義の 256 ビット AES キーを Stratix IV
デバイスにプログラムします。
3. コンフィギュレーション・ファイルを暗号化して外部メモリ内に格納します。
4. Stratix IV デバイスをプログラムするのに使用するのと同じ 256 ビットのキーで、
コンフィギュレーション・ファイルを暗号化します。Quartus II ソフトウェアを使
用して、コンフィギュレーション・ファイルの暗号化が行われます。暗号化され
たコンフィギュレーション・ファイルは、コンフィギュレーション・デバイスや
フラッシュ・デバイスなどの外部メモリ内にロードされます。
5. Stratix IV デバイスをコンフィギュレーションします。
システムのパワーアップ時に、外部メモリ・デバイスから暗号化されたコンフィ
ギュレーション・ファイルが Stratix IV デバイスに送られます。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–70
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
図 10-29. デザイン・セキュリティ ( 注 1)
Stratix IV Device
User-Defined
Step 1
Key Storage
AES Key
AES
Decryption
Step 3
Encrypted
Step 2
Memory or
Configuration
Configuration
File
Device
図 10-29 の注:
(1) ステップ 1、ステップ 2、およびステップ 3 は、10 – 66 ページの「デザイン・セキュリティ」に詳述し
た手順に対応します。
使用可能なセキュリティ・モード
以下のセキュリティ・モードは Stratix IV デバイスで使用可能です。
揮発性キー
プログラムされた揮発性キーと必要な外部バッテリによるセキュリティ保護動作:
このモードでは、暗号化されたコンフィギュレーション・ビットストリームと暗号
化されていないコンフィギュレーション・ビットストリームの両方を受け入れます。
暗号化されていないコンフィギュレーション・ビットストリームは、ボードレベル
のテストにのみ使用します。
不揮発性キー
プログラムされたワンタイム・プログラマブル (OTP) セキュリティ・キーによるセ
キュリティ保護動作:このモードでは、暗号化されたコンフィギュレーション・
ビットストリームと暗号化されていないコンフィギュレーション・ビットストリー
ムの両方を受け入れます。暗号化されていないコンフィギュレーション・ビットス
トリームは、ボードレベルのテストにのみ使用します。
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
10–71
改ざん保護ビットがセットされた不揮発性キー
プログラムされた OTP セキュリティ・キーによる改ざん防止モードでのセキュリ
ティ保護動作:デバイスのコンフィギュレーションには、暗号化されたコンフィ
ギュレーション・ビットストリームのみ許可されます。改ざん保護は暗号化されて
いないコンフィギュレーション・ビットストリームで JTAG コンフィギュレーション
をディセーブルします。
1
改ざん保護ビットをイネーブルすると、Stratix IV デバイスのテスト・モードはディ
セーブルになります。このプロセスは不可逆ですので、アルテラはテスト・モード
をディセーブル場合に、実行された故障解析のキャリー・アウトを防止します。改
ざん保護ビットをイネーブルするために、アルテラ・テクニカル・サポートにお問
い合わせください。
キーなしでの動作
デバイスのコンフィギュレーションには、暗号化されていないコンフィギュレー
ション・ビットストリームのみ許可されます。
表 10 – 19 に、各種のセキュリティ・モードと、各モードにサポートされているコン
フィギュレーション・ビットストリームをリストします。
表 10 ‒ 19. サポートされるセキュリティ・モード
モード (1)
揮発性キー
不揮発性キー
改ざん保護ビットがセット
された不揮発性キー
機能
コンフィギュレー
ション・ファイル
セキュリティ保護
暗号化
ボードレベル・テスト
暗号化なし
セキュリティ保護
暗号化
ボードレベル・テスト
暗号化なし
セキュリティ保護(改ざん防止)
(2)
暗号化
表 10 – 19 の注:
(1) キーなしでの動作では、暗号化されていないコンフィギュレーション・ファイルのみサポートされ
ます。
(2) 改ざん保護ビットをセットしても、デバイスが再コンフィギュレーションされなくなることはあり
ません。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
10–72
サポートされているコンフィギュレーション手法
Stratix IV デバイスは、暗号化する際に選択したセキュリティ・モードによっては、選
択されたコンフィギュレーション手法しかサポートしない場合があります。
図 10-30 に、Stratix IV デバイスを暗号化する際の各セキュリティ・モードの制約を
示します。
図 10-30.
Stratix IV のセキュリティ・モード - シーケンスと制約
No Key
Volatile Key
Unencrypted
Configuration File
Unencrypted or
Encrypted
Non-Volatile Key
Unencrypted or
Encrypted
Configuration File
Configuration File
Non-Volatile Key
with
Tamper-Protection
Bit Set
Encrypted
Configuration File
表 10 – 20 に、各セキュリティ・モードで許可されるコンフィギュレーション・モー
ドをリストします。
表 10 ‒ 20. 様々なセキュリティ・モードに対して許可されるコンフィギュレーション・モード ( その1 ) ( 注
1)
セキュリティ・
モード
キーなし
コンフィギュ
レーション・
ファイル
暗号化なし
暗号化
揮発性キーによる
セキュリティ保護
揮発性キーを用い
たボードレベル・
テスト
暗号化なし
許可されるコンフィギュレーション・モード
デザイン・セキュリティ機能に関係しないすべてのコンフィギュレー
ション・モード
■
AES を使用したパッシブ・シリアル(復元あり / なし)
■
AES を使用したファスト・パッシブ・パラレル(復元あり / なし)
■
AES を使用したリモート・アップデート・ファスト AS(復元あり / な
し)
■
ファスト AS(復元あり / なし)
デザイン・セキュリティ機能に関係しないすべてのコンフィギュレー
ション・モード
Stratix IV デバイス・ハンドブック Volume 1
Altera Corporation
2009 年 11 月
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
デザイン・セキュリティ
10–73
表 10 ‒ 20. 様々なセキュリティ・モードに対して許可されるコンフィギュレーション・モード ( その2 ) ( 注
1)
セキュリティ・
モード
コンフィギュ
レーション・
ファイル
暗号化
不揮発性キーによ
るセキュリティ保
護
不揮発性キーを用
いたボードレベ
ル・テスト
暗号化なし
改ざん保護ビット
がセットされた不
揮発性キーを使用
した改ざん防止
モードでのセキュ
リティ保護
暗号化
許可されるコンフィギュレーション・モード
■
AES を使用したパッシブ・シリアル(復元あり / なし)
■
AES を使用したファスト・パッシブ・パラレル(復元あり / なし)
■
AES を使用したリモート・アップデート・ファスト AS(復元あり / な
し)
■
ファスト AS(復元あり / なし)
デザイン・セキュリティ機能に関係しないすべてのコンフィギュレー
ション・モード
■
AES を使用したパッシブ・シリアル(復元あり / なし)
■
AES を使用したファスト・パッシブ・パラレル(復元あり / なし)
■
AES を使用したリモート・アップデート・ファスト AS(復元あり / な
し)
■
ファスト AS(復元あり / なし)
表 10 – 20 の注:
(1) 暗号化されていないコンフィギュレーション・モードと比較すると、4 倍のデータ・レートの DCLK を必要とする、AES を
使用した FPP(復元あり / なし)を除き、所要コンフィギュレーション時間に対する影響はありません。
デザイン・セキュリティ機能を、圧縮およびリモート・システム・アップグレード
機能などのその他のコンフィギュレーション機能と一緒に使用することができます。
デザイン・セキュリティ機能と一緒に圧縮を使用する場合、コンフィギュレーショ
ン・ファイルが最初に圧縮され、次に Quartus II ソフトウェアを使用して暗号化され
ます。コンフィギュレーションの間、Stratix IV デバイスは、最初にコンフィギュ
レーション・ファイルを復号化し、次にそれを復元します。
Altera Corporation
2009 年 11 月
Stratix IV デバイス・ハンドブック Volume 1
10–74
Stratix IV デバイスのコンフィギュレーション、デザインの セキュリティ、およびリモート・システム・アップグレード
改訂履歴
改訂履歴
表 10 – 21 に、本資料の改訂履歴を示します。
表 10 ‒ 21. 改訂履歴
日付およびドキュメ
ント・バージョン
変更内容
■
概要
表 10 – 1 および表 10 – 2 を更新。
■ 「MAX
II デバイスを外部ホストとして使用した FPP コン
フィギュレーション」、
「ファスト・アクティブ・シリア
ル・コンフィギュレーション ( シリアル・コンフィギュ
レーション・デバイス )」、「デバイス・コンフィギュ
レーション・ピン」、「リモート・システム・アップグ
レード」、「リモート・システム・アップグレード・モー
ド」、「アクティブ・シリアル・コンフィギュレーション
時間の見積り」、「リモート・システム・アップグレー
ド・ステート・マシン」、および「ユーザー・ウォッチ
ドッグ・タイマ」の項を更新。
2009 年 11 月
v3.0
■
表 10-4、表 10-7、表 10-8、および表 10-25 を削除。
■
テキストのマイナーな編集。
ピン」、「MAX II デバイスを外部ホストとして使用
した FPP コンフィギュレーション」、「アクティブ・シリ
アル・コンフィギュレーション時間の見積り」、「ファス
ト・アクティブ・シリアル・コンフィギュレーション (
シリアル・コンフィギュレーション・デバイス )」、「リ
モート・システム・アップグレード」、
「MAX II デバイスを
外部ホストとして使用した PS コンフィギュレーション」
、
および「ダウンロード・ケーブルを使用した PS コンフィ
ギュレーション」の項を更新。
̶
■ 「VCCPD
2009 年 6 月
v2.3
■
表 10-3、表 10-13、および表 10-2 を更新。
■
検索機能を改善するために、紹介文章を追加。
■
結論の項を削除。
■
テキストのマイナーな編集。
2009 年 4 月
v2.2
■
表 10-2 を更新。
2009 年 3 月
v2.1
■
表 10-1、表 10-2、および表 10-9 を更新。
■ 「参考資料」の項を削除。
̶
̶
̶
■ 「ファスト・アクティブ・シリアル・コンフィギュレー
2008 年 11 月
v2.0
2008 年 5 月 8
v1.0
■
ション ( シリアル・コンフィギュレーション・デバイス
)」および「JTAG コンフィギュレーション」の項を更新。 中規模なアップデート。
図 10-4、図 10-5、図 10-6、および図 10-13 を更新。
■
表 10-2 と表 10-13 を更新。
初版。
Stratix IV デバイス・ハンドブック Volume 1
̶
Altera Corporation
2009 年 11 月
Was this manual useful for you? yes no
Thank you for your participation!

* Your assessment is very important for improving the work of artificial intelligence, which forms the content of this project

Related manuals

Download PDF

advertisement