Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

4. Stratix II および Stratix II GX

デバイスで選択可能な標準 I/O 規格

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用

ください。設計の際には、最新の英語版で内容をご確認ください。

SII52004-4.1

はじめに

この章では、

Stratix

®

II および Stratix II GX デバイスに以下の業界標準

I/O 規格を使用するためのガイドラインを提供します。

I/O 機能

標準

I/O 規格

外部メモリ・インタフェース

I/O バンク

デザインの検討事項

Stratix II および

Stratix II GX

デバイスの

I/O 機能

Stratix II および Stratix II GX デバイスは、豊富なアダプティブ・ロジッ

ク・モジュール( ALM)、エンベデッド・メモリ、広帯域幅デジタル信

号処理( DSP)ブロック、および拡張配線リソースを内蔵しており、そ

れらがすべて極めて高速のコア速度で動作可能です。

Stratix II および Stratix II GX デバイスの I/O 構造は、これらの内部機能

が十分に利用できるように設計されています。以下を含むデバイスとの

高速データ転送を支援する多数の I/O 機能が用意されています。

非電圧リファレンス形式および電圧リファレンス形式のシングル・エ

ンド標準

I/O 規格

シリアライザ/デシリアライザ(

SERDES)、ダイナミック・フェー

ズ・アラインメント(

DPA)、低電圧差動シグナリング(LVDS)の

ために

1 Gbps の性能を達成する能力、HyperTransport テクノロジ、

HSTL、SSTL、および LVPECL を備えた高速差動標準 I/O 規格

HSTL、SSTL、および LVPECL の標準 I/O 規格は、差動モードでの

PLL クロック入力および出力のみに使用されます。

DDR (Double Data Rate) I/O ピン

電圧リファレンス形式および非電圧リファレンス形式のシングル・エ

ンド標準 I/O 規格に対応するプログラマブル出力ドライブ強度

プログラマブル・バス・ホールド

プログラマブル・プルアップ抵抗

オープン・ドレイン出力

チップ内直列終端

チップ内差動終端

PCI(Peripheral Component Interconnect)クランプ・ダイオード

ホット・ソケット

Altera Corporation

2005 年 12 月

4–1

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

I/O 機能について詳しくは、「Stratix II デバイス・ハンドブック

Volume 1」の「Stratix II アーキテクチャ」の章、または「Stratix II GX

デバイス・ハンドブック Volume 1」の「Stratix II GX アーキテクチャ」

の章を参照してください。

Stratix II および

Stratix II GX

デバイスの

標準 I/O 規格の

サポート

Stratix II および Stratix II GX デバイスは、幅広い業界標準 I/O 規格をサ

ポートしています。 表 4–1

に、 Stratix II デバイスがサポートする標準 I/O

規格と代表的なアプリケーションを示します。

表 4–1. Stratix II および Stratix II GX デバイスの標準 I/O 規格の

アプリケーション ( 1 / 2 )

標準 I/O 規格

LVTTL

LVCMOS

2.5 V

1.8 V

1.5 V

3.3 V PCI

3.3 V PCI-X

SSTL-2 Class I

SSTL-2 Class II

SSTL-18 Class I

SSTL-18 Class II

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL

差動 SSTL-2 Class I

差動 SSTL-2 Class II

差動 SSTL-18 Class I

差動 SSTL-18 Class II

1.8 V 差動 HSTL Class I

1.8 V 差動 HSTL Class II

1.5 V 差動 HSTL Class I

1.5 V 差動 HSTL Class II

LVDS

アプリケーション

汎用

汎用

汎用

汎用

汎用

PC およびエンベデッド・システム

PC およびエンベデッド・システム

DDR SDRAM

DDR SDRAM

DDR2 SDRAM

DDR2 SDRAM

QDRII SRAM/RLDRAM II/SRAM

QDRII SRAM/RLDRAM II/SRAM

QDRII SRAM/SRAM

QDRII SRAM/SRAM

汎用

DDR SDRAM

DDR SDRAM

DDR2 SDRAM

DDR2 SDRAM

クロック・インタフェース

クロック・インタフェース

クロック・インタフェース

クロック・インタフェース

高速通信

4–2

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

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2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

表 4–1. Stratix II および Stratix II GX デバイスの標準 I/O 規格の

アプリケーション ( 2 / 2 )

標準 I/O 規格

HyperTransport™ テクノロジ

差動 LVPECL

アプリケーション

PCB インタフェース

ビデオ・グラフィックおよびクロック分配

シングル・エンド標準 I/O 規格

リファレンス電圧を使用しないシングル・エンド標準 I/O 規格では、入

力の電圧が設定電圧よりも高いときには「オン」 High、すなわちロジッ

ク値 1)と見なし、別の電圧よりも低いときには「オフ」 Low、すなわ

ちロジック値 0)と見なします。これらの限界電圧レベルの間の電圧は

ロジック的には不定であり、ロジック値 0 または 1 のいずれかに区別さ

れる場合があります。

Stratix II および Stratix II GX デバイスでサポート

される非電圧リファレンス形式のシングル・エンド標準 I/O 規格は、以

下のとおりです。

LVTTL(Low-Voltage Transistor-Transistor Logic)

LVCMOS(Low-Voltage Complementary Metal-Oxide Semiconductor)

1.5 V

1.8 V

2.5 V

3.3 V PCI

3.3 V PCI-X

電圧リファレンス形式のシングル・エンド標準 I/O 規格は、より高速な

データ・レートを提供します。これらの規格では、入力レベルで定リファ

レンス電圧を使用します。着信信号はこの定電圧と比較され、これら 2

つの間の差によって「オン」と「オフ」の状態が決まります。

Stratix II お よ び Stratix II GX デ バ イ ス は、SSTL(Stub Series

Terminated Logic)および HSTL(High-Speed Transceiver Logic)

の電圧リファレンス形式の標準 I/O 規格をサポートしています。

LVTTL

LVTTL 規格は、EIA/JEDEC 標準規格 JESD8-B(Revision JESD8-A):

Interface Standard for Nominal 3 V/3.3 V Supply Digital Integrated

Circuits(公称 3 V/3.3 V 電源デジタル集積回路に対するインタフェース

規格)に基づいて策定されています。

4–3

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

LVTTL 規格は、3.0 V または 3.3 V 電源で動作し、LVTTL 準拠デバイス

をドライブするか、または LVTTL 準拠デバイスからドライブされるデ

ジタル回路の DC インタフェース・パラメータを定義しています。3.3 V

LVTTL 規格は、3.3 V アプリケーションに使用される汎用のシングル・

エンド規格です。この標準 I/O 規格では、入力リファレンス電圧(V

REF

やターミネーション電圧( V

TT

)は不要です。

Stratix II および Stratix II GX デバイスは、3.3 V LVTTL 動作の入

力および出力レベルの両方をサポートします。

Stratix II および Stratix II GX デバイスは、EIA/JEDEC 規格によって電

圧供給のナロウ・レンジとして規定される 3.3 V

±

5% の V

CCIO

電圧レベ

ルをサポートしています。

LVCMOS

LVCMOS 規格は、EIA/JEDEC 標準規格 JESD8-B(Revision JESD8-A):

Interface Standard for Nominal 3 V/3.3 V Supply Digital Integrated

Circuits(公称 3 V/3.3 V 電源デジタル集積回路に対するインタフェース

規格)に基づいて策定されています。

LVCMOS 規格は、3.0 V または 3.3 V 電源で動作し、LVCMOS 準拠デバ

イスをドライブするか、または

LVCMOS 準拠デバイスからドライブさ

れるデジタル回路の DC インタフェース・パラメータを定義しています。

3.3 V LVCMOS 標準 I/O 規格は、3.3 V アプリケーションに使用される

汎用のシングル・エンド規格です。 LVCMOS には独自の出力仕様があ

りますが、仕様では LVTTL と同じ入力電圧要件が規定されています。こ

れらの標準 I/O 規格では、V

REF

や V

TT

は不要です。

Stratix II および Stratix II GX デバイスは、 3.3 V LVCMOS 動作の

入力および出力レベルの両方をサポートします。

Stratix II および Stratix II GX デバイスは、EIA/JEDEC 規格によって電

圧供給のナロウ・レンジとして規定される 3.3 V

±

5% の V

CCIO

電圧レベ

ルをサポートしています。

2.5 V

2.5 V 標準 I/O 規格は、EIA/JEDEC 規格の EIA/JESD8-5: 2.5 V± 0.2 V

(Normal Range), and 1.8 V – 2.7 V (Wide Range) Power Supply Voltage and Interface Standard for Non-Terminated Digital Integrated Circuit(非

終端デジタル集積回路に対する電源電圧およびインタフェース規格)に

基づいて策定されています。

4–4

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

この規格は、他の

2.5 V デバイスをドライブする、または他の 1.5 V デバ

イスからドライブされる、高速・低電圧、非終端デジタル回路に対する

DC インタフェース・パラメータを定義しています。2.5 V 標準 I/O 規格

は、

1.5 V アプリケーションに使用される汎用のシングル・エンド規格で

す。 V

REF

や V

TT

を使用する必要はありません。

Stratix II および Stratix II GX デバイスは、EIA/JEDEC 規格の

Normal Range での定義よりも狭い 2.5 V ± 5% の V

CCIO

電圧レベ

ル・サポートにより、 2.5 V 動作の入力レベルと出力レベルの両

方をサポートします。

1.8 V

1.8 V 標準 I/O 規格は、EIA/JEDEC 規格の EIA/JESD8-7: 1.8 V± 0.15 V

(Normal Range), and 1.2 V – 1.95 V (Wide Range) Power Supply Voltage and Interface Standard for Non-Terminated Digital Integrated Circuit(非

終端デジタル集積回路に対する電源電圧およびインタフェース規格)に

基づいて策定されています。

この規格は、他の 1.8 V デバイスをドライブする、または他の 1.5 V デバ

イスからドライブされる、高速・低電圧、非終端デジタル回路に対する

DC インタフェース・パラメータを定義しています。1.8 V 標準 I/O 規格

は、 1.5 V アプリケーションに使用される汎用のシングル・エンド規格で

す。 V

REF

や V

TT

を使用する必要はありません。

1.5 V

Range での定義よりも狭い 1.8 V ± 5% の V

CCIO

電圧レベル・サポー

トにより、 1.8 V 動作の入力レベルと出力レベルの両方をサポート

します。 and 0.9 V – 1.6 V (Wide Range) Power Supply Voltage and Interface Standard for Non-Terminated Digital Integrated Circuit(非終端デジタル集積回路に

対する電源電圧およびインタフェース規格)に基づいて策定されていま

す。

この規格は、他の 1.5 V デバイスをドライブする、または他の 1.5 V デバ

イスからドライブされる、高速・低電圧、非終端デジタル回路に対する

DC インタフェース・パラメータを定義しています。1.5 V 標準 I/O 規格

は、 1.5 V アプリケーションに使用される汎用のシングル・エンド規格で

す。

V

REF

V

TT

を使用する必要はありません。

4–5

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

Range での定義よりも狭い 1.8 V ± 5% の V

CCIO

電圧レベル・サポー

トにより、 1.5 V 動作の入力レベルと出力レベルの両方をサポート

します。

3.3 V PCI

3.3 V PCI 標準 I/O 規格は、PCI SIG(Special Interest Group)が策定し

PCI ローカル・バス仕様 Revision 2.2 に基づいて策定されています。

PCI ローカル・バス規格は、高集積ペリフェラル・コントローラ・コン

ポーネント、ペリフェラル・アドイン・ボード、およびプロセッサ / メ

モリ・システムの間のプロセッサから独立したデータ・パスを提供する

PCI ローカル・バスにインタフェースするアプリケーションに使用しま

す。従来の PCI Specification Revision 2.2 は、PCI デバイスおよび拡張

ボードのプロトコル、電気、機械、コンフィギュレーション仕様を含む

PCI ハードウェア環境を定義しています。この規格は、3.3 V V

CCIO

を必

要とします。 Stratix II および Stratix II GX デバイスは、3.3 V PCI ローカ

ル・バス仕様 Revision 2.2 に完全準拠しており、64 bit/66 MHz の動作

周波数およびタイミング条件を満たします。

3.3 V PCI 規格は、入力リファレンス電圧やボード終端を必要と

しません。

Stratix II および Stratix II GX デバイスは、入力レベル

と出力レベルの両方をサポートします。

3.3 V PCI-X

3.3 V PCI-X 標準 I/O 規格は、PCI SIG が開発した PCI-X ローカル・バ

ス仕様 Revision 1.0a に基づいて策定されています。

PCI-X 1.0 規格は、PCI ローカル・バスにインタフェースするアプリケー

ションで使用します。この規格では、最大 133 MHz のクロック速度、また

は 64 ビット・バスでは 1 Gbps で動作するシステムやデバイスのデザイン

が可能です。 PCI-X 1.0 プロトコルの拡張機能を使用すると、デバイスはさ

らに効率的に動作するため、どのクロック周波数でもより多くの有効帯域

幅を提供できるようになります。 PCI-X 1.0 規格を使用することにより、

PCI-X 1.0 条件を満たし、システムに組み込んだときに従来の 33 MHz およ

び 66 MHz PCI デバイスとして動作するデバイスを設計できます。この規

格は、 3.3 V の V

CCIO

を必要とします。 Stratix II および Stratix II GX デバイ

スは、 3.3 V PCI-X 仕様 Revision 1.0a に完全準拠しており、133 MHz の動作

周波数およびタイミング条件を満たします。 3.3 V PCI-X 規格は、入力リ

ファレンス電圧またはボード終端を必要としません。

4–6

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

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2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

SSTL-2 Class I および SSTL-2 Class II

2.5 V SSTL-2 規格は、JEDEC 標準規格の JESD8-9A: Stub Series Terminated

Logic for 2.5 V (SSTL_2)(スタブ直列終端ロジック)に基づいて策定されて

います。

SSTL-2 標準 I/O 規格は、高速 DDR SDRAM インタフェースなどのアプリ

ケーションに使用される 2.5 V メモリ・バス規格です。この規格は、0.0 ∼

2.5 V の SSTL-2 ロジック・スイッチング範囲で動作するデバイスの入力お

よび出力仕様を定義しています。この規格は、バスを大きなスタブから絶

縁する必要がある条件下での動作を改善します。 SSTL-2 では、1.25 V の

V

REF

および終端抵抗に接続された 1.25 V の V

TT

が必要です(

図 4-1

および

4-2

参照)

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

図 4-1. 2.5 V SSTL Class I 終端

Output Buffer

25

Ω Z = 50

V

TT

= 1.25 V

50

V

REF

= 1.25 V

Input Buffer

図 4-2. 2.5 V SSTL Class II 終端

V

TT

= 1.25 V

Output Buffer

25

50

Z = 50

V

TT

= 1.25 V

50

V

REF

= 1.25 V

Input Buffer

4–7

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

SSTL-18 Class I および SSTL-18 Class II

1.8 V SSTL-18 規格は、JEDEC 標準規格の JESD8-15: Stub Series Terminated

Logic for 1.8 V (SSTL_18)(スタブ直列終端ロジック)に基づいて策定され

ています。

SSTL-18 標準 I/O 規格は、高速 DDR2 SDRAM インタフェースなどのアプ

リケーションに使用される 1.8 V メモリ・バス規格です。この規格は SSTL-

2 に類似しており、0.0 ∼ 1.8 V の SSTL-18 ロジック・スイッチング範囲で

動作するように設計されたデバイスの入力および出力仕様を定義してい

ます。 SSTL-18 では、0.9 V の V

REF

および 0.9 V の V

TT

が必要です。

JEDEC 仕様の SSTL-18 規格にはクラス定義はありません。この標準 I/O

規格の仕様は、直列および並列の両終端抵抗で構成される環境に基づき

ます。アルテラは、 JEDEC 仕様の 2 つの派生アプリケーションに対する

ソリューションを提供しており、他の SSTL 規格に合わせてこれらのソ

リューションを

Class I および Class II 終端としています。 図 4-3

4-4

に、それぞれ SSTL-18 Class I および Class II 終端を示します。

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

図 4-3. 1.8 V SSTL Class I 終端

Output Buffer

25

Ω Z = 50

V

TT

= 0.9 V

50

V

REF

= 0.9 V

Input Buffer

図 4-4. 1.8 V SSTL Class II 終端

V

TT

= 0.9 V

Output Buffer

25

50

Z = 50

V

TT

= 0.9 V

50

V

REF

= 0.9 V

Input Buffer

4–8

Stratix II デバイス・ハンドブック Volume 2

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2005 年 12 月

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2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

1.8 V HSTL Class I および 1.8 V HSTL Class II

HSTL 規格は、電圧の拡張性を提供するために JEDEC によって開発され

たテクノロジに依存しない標準 I/O 規格です。QDR(Quad Data Rate)

メモリ・クロック・インタフェースなど、 0.0 ∼ 1.8 V HSTL ロジック・

スイッチング範囲で動作するように設計されたアプリケーションに使用

されます。

JEDEC は 1.6 V の最大 V

CCIO

プ・ベンダが 1.8 V の V

CCIO

を必要とする HSTL 規格を使用しています。

Stratix II および Stratix II GX デバイスは、V

CCIO

が 1.8 V の HSTL 対応

のインタフェースをサポートします。 図 4-5

および

4-6

に、高い V

CCIO

値の追従に必要な公称 V

REF

および V

TT

を示します。 V

REF

の値は、シス

テムで最適なノイズ・マージンが得られるように選択されています。

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

図 4-5. 1.8 V HSTL Class I 終端

Output Buffer

Z = 50

V

TT

= 0.9 V

50

V

REF

= 0.9 V

Input Buffer

図 4-6. 1.8 V HSTL Class II 終端

V

TT

= 0.9 V

Output Buffer

50

Z = 50

V

TT

= 0.9 V

50

V

REF

= 0.9 V

Input Buffer

4–9

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

1.5 V HSTL Class I および 1.5 V HSTL Class II

1.5 V HSTL 規格は、EIA/JEDEC 規格の EIA/JESD8-6: A 1.5 V Output

Buffer Supply Voltage Based Interface Standard for Digital Integrated

Circuits(デジタル集積回路に対する 1.5 V 出力バッファ電源電圧ベー

ス・インタフェース規格)に基づいて策定されています。

1.5 V HSTL 標準 I/O 規格は、0.0 ∼ 1.5 V HSTL ロジック・スイッチング

範囲で動作するように設計されたアプリケーションで使用されます。この

規格は、すべての HSTL 準拠デジタル集積回路に対して、シングル・エン

ドの入力と出力の仕様を定義しています。

Stratix II および Stratix II GX デ

バイスの 1.5 V HSTL 標準 I/O 規格は、入力および出力電圧のスレッショ

ルドに互換性があるため、 APEX™ 20KE、APEX 20KC、そして Stratix II

および

Stratix II GX デバイス自体の 1.8 V HSTL 標準 I/O 規格と互換性が

あります(

図 4-7

および

4-8

Stratix II および Stratix II GX デバイスは、V

REF

および

り入力レベルと出力レベルの両方をサポートします。

V

TT

によ

図 4-7. 1.5 V HSTL Class I 終端

Output Buffer

Z = 50

V

TT

= 0.75 V

50

V

REF

= 0.75 V

Input Buffer

図 4-8. 1.5 V HSTL Class II 終端

Output Buffer

V

TT

= 0.75 V

50

Z = 50

V

TT

= 0.75 V

50

V

REF

= 0.75 V

Input Buffer

4–10

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

1.2 V HSTL

1.2 V HSTL 規格に対応する EIA/JEDEC 規格はありませんが、アルテラ

は 0.0 ∼ 1.2 V HSTL ロジックの公称スイッチング範囲で動作するアプリ

ケーションに対してはこの規格をサポートしています。 1.2 V HSTL は、

直列チップ内終端(

OCT)を介してのみ終端できます。 図 4-9

に終端方

法を示します。

図 4-9. 1.2 V HSTL 終端

Output Buffer

Input Buffer

OCT

Z = 50

V

REF

= 0.6 V

差動標準 I/O 規格

差動標準 I/O 規格は、より高いノイズ・イミュニティを維持しながらさ

らに高速なデータ・レートを達成するために使用されます。 LVDS、

LVPECL、および HyperTransport テクノロジとは別に、Stratix II およ

Stratix II GX デバイスは、SSTL および HSTL 規格の差動バージョン

もサポートしています。

差動標準 I/O 規格について詳しくは、「Stratix II デバイス・ハンドブッ

ク Volume 2」の「Stratix II デバイスの DPA を使用した高速差動 I/O イ

の章または Stratix II GX デバイス・ハンドブック Volume

2」の「Stratix II GX デバイスの DPA を使用した高速差動 I/O インタ

フェース」の章を参照してください。

差動 SSTL-2 Class I および差動 SSTL-2 Class II

2.5 V 差動 SSTL-2 規格は、JEDEC 標準規格の JESD8-9A: Stub Series

Terminated Logic for 2.5 V (SSTL_2) に基づいて策定されています。

この標準 I/O 規格は、高速 DDR SDRAM クロック・インタフェースな

どのアプリケーションに使用される 2.5 V 規格です。この規格は、SSTL-

2 規格を使用するシステムの差動信号をサポートし、差動クロックに対す

る SSTL-2 規格を補完します。Stratix II および Stratix II GX デバイスは、

入力レベルと出力レベルの両方をサポートします。 4-10

および

4-11

に、

差動 SSTL-2 終端を示します。

4–11

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

Stratix II および Stratix II GX デバイスは擬似差動モードで差動

SSTL-2 標準 I/O 規格をサポートし、このモードは 2 つの SSTL-2

シングル・エンド・バッファを使用して実装されます。

Quartus

®

II ソフトウェアは、

INCLK FBIN

および

EXTCLK

ポート上でのみ、また DQS メガファンクション(ALTDQS、Bidirectional

Data Strobe)が使用されているときには DQS ピン上でのみ擬似差動規格

をサポートします。 2 つのシングル・エンド出力バッファは、擬似差動出

力を実装するために、逆の極性を持つように自動的にプログラムされま

す。この 2 つのシングル・エンド入力バッファが擬似差動入力を実装する

には、適切な V

REF

電圧が必要です。この場合、スピード・パスには正極性

入力のみ使用され、負入力は内部で接続されません。言い換えれば、非反

ザのために反転ピンを自動的に生成します。

Quartus IIソフトウェアは、左および右I/Oバンク上では擬似差動SSTL-2

標準 I/O 規格をサポートしていませんが、これらの規格はユーザがこれ

らのバンクに実装できます。デザインで 2 本のピンを作成し、それらの

ピンをシングル・エンド SSTL-2 規格でコンフィギュレーションする必

要があります。ただし、これは差動ピン・ペアの I/O 機能をサポートす

るピンに限定され、これらのバンクでのシングル・エンド

SSTL-2 規格

のサポートによって決まります。

図 4-10. 差動 SSTL-2 Class I 終端

Differential

Transmitter

25

Z0 = 50

50

V

TT

= 1.25 V V

TT

= 1.25 V

50

Differential

Receiver

25

Z0 = 50

4–12

Stratix II デバイス・ハンドブック Volume 2

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2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

図 4-11. 差動 SSTL-2 Class II 終端

V

TT

= 1.25 V V

TT

= 1.25 V

Differential

Transmitter

25

50

50

Z0 = 50

V

TT

= 1.25 V V

TT

= 1.25 V

50

50

Differential

Receiver

25

Z0 = 50

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2005 年 12 月

差動 SSTL-18 Class I および差動 SSTL-18 Class II

1.8 V 差動 SSTL-18 規格は、JEDEC 標準規格の JESD8-15: Stub Series

Terminated Logic for 1.8 V (SSTL_18)(スタブ直列終端ロジック)に

基づいて策定されています。

差動 SSTL-18 標準 I/O 規格は、高速 DDR2 SDRAM インタフェースなど

のアプリケーションに使用される 1.8 V 規格です。この規格は、SSTL-18

規格を使用するシステムの差動信号をサポートし、差動クロックに対す

る SSTL-18 規格を補強します。

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

図 4-12

および

4-13

に、差動 SSTL-18 終端を示します。Stratix II および

Stratix II GX デバイスは擬似差動モードで差動 SSTL-18 標準 I/O 規格を

サポートし、このモードは 2 つの SSTL-18 シングル・エンド・バッファ

を使用して実装されます。

Quartus II ソフトウェアは、

INCLK FBIN

および

EXTCLK

ポート上でのみ、また DQS メガファンクション(ALTDQS、Bidirectional

Data Strobe)が使用されているときには DQS ピン上でのみ擬似差動規格

をサポートします。 2 つのシングル・エンド出力バッファは、擬似差動出

力を実装するために、逆の極性を持つように自動的にプログラムされま

す。この 2 つのシングル・エンド入力バッファが擬似差動入力を実装する

には、適切な V

REF

電圧が必要です。この場合、スピード・パスには正極性

入力のみ使用され、負入力は内部で接続されません。言い換えれば、非反

ザのために反転ピンを自動的に生成します。

4–13

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

Quartus II ソフトウェアは、 I/O バンク上では擬似差動 SSTL-18

標準 I/O 規格をサポートしていませんが、これらの規格はユーザがこれら

のバンクに実装できます。デザインで 2 本のピンを作成し、それらのピン

をシングル・エンド SSTL-18 規格でコンフィギュレーションする必要があ

ります。ただし、これは差動ピン・ペアの I/O 機能をサポートするピンに

限定され、これらのバンクでのシングル・エンド 1.8 V HSTL 規格のサポー

トに依存します。

図 4-12. 差動 SSTL-18 Class I 終端

V

TT

= 0.9 V V

TT

= 0.9 V

Differential

Transmitter

50

50

25

Z0 = 50

Differential

Receiver

25

Z0 = 50

図 4-13. 差動 SSTL-18 Class II 終端

V

TT

= 0.9 V V

TT

= 0.9 V

Differential

Transmitter

25

50

50

Z0 = 50

V

TT

= 0.9 V V

TT

= 0.9 V

50

50

Differential

Receiver

25

Z0 = 50

4–14

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

1.8 V 差動 HSTL Class I および 1.8 V 差動 HSTL Class II

1.8 V 差動 HSTL 仕様は、1.8 V シングル・エンド HSTL 仕様と同じです。

QDR メモリ・クロック・インタフェースなど、0.0 ∼ 1.8 V HSTL ロジッ

ク・スイッチング範囲で動作するように設計されたアプリケーションに

使用されます。

Stratix II および Stratix II GX デバイスは、入力レベルと

出力レベルの両方の動作をサポートします。 4-14

および

4-15

1.8 V

差動 HSTL 終端を示します。

Stratix II および Stratix II GX デバイスは擬似差動モードで 1.8 V の差動

HSTL 標準 I/O 規格をサポートし、このモードは 2 つの 1.8 V HSTL シ

ングル・エンド・バッファを使用して実装されます。

Quartus II ソフトウェアは、

INCLK FBIN

および

EXTCLK

ポート上でのみ、また DQS メガファンクション(ALTDQS、Bidirectional

Data Strobe)が使用されているときには DQS ピン上でのみ擬似差動規格

をサポートします。 2 つのシングル・エンド出力バッファは、擬似差動出

力を実装するために、逆の極性を持つように自動的にプログラムされま

す。この 2 つのシングル・エンド入力バッファが擬似差動入力を実装する

には、適切な

V

REF

電圧が必要です。この場合、スピード・パスには正極性

入力のみ使用され、負入力は内部で接続されません。言い換えれば、非反

ザのために反転ピンを自動的に生成します。

Quartus II ソフトウェアは、左および右の I/O バンク上では 1.8 V 擬似

差動 HSTL 標準 I/O 規格をサポートしていませんが、これらの規格は

ユーザが当該バンクに実装できます。デザインで

2 本のピンを作成し、

それらのピンをシングル・エンド 1.8 V HSTL 規格でコンフィギュレー

ションする必要があります。ただし、これは差動ピン・ペアの I/O 機能

をサポートするピンに限定され、これらのバンクでのシングル・エンド

1.8 V HSTL 規格のサポートに依存します。

Altera Corporation

2005 年 12 月

4–15

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

図 4-14. 1.8 V 差動 HSTL Class I 終端

V

TT

= 0.9 V V

TT

= 0.9 V V

TT

= 0.9 V V

TT

= 0.9 V

50

50

50

Z0 = 50

50

Differential

Receiver

Z0 = 50

図 4-15. 1.8 V 差動 HSTL Class II 終端

V

TT

= 0.9 V V

TT

= 0.9 V

Differential

Transmitter

50

50

V

TT

= 0.9 V V

TT

= 0.9 V

Z0 = 50

50

50

Differential

Receiver

Z0 = 50

1.5 V 差動 HSTL Class I および 1.5 V 差動 HSTL Class II

1.5 V 差動 HSTL規格は、EIA/JEDEC 規格のEIA/JESD8-6: A 1.5 V Output

Buffer Supply Voltage Based Interface Standard for Digital Integrated

Circuits(デジタル集積回路に対する 1.5 V 出力バッファ電源電圧ベー

ス・インタフェース規格)に基づいて策定されています。

1.5 V 差動 HSTL 仕様は、1.5 V シングル・エンド HSTL 仕様と同じです。

QDR メモリ・クロック・インタフェースなど、0.0 ∼ 1.5 V HSTL ロジッ

ク・スイッチング範囲で動作するように設計されたアプリケーションに

使用されます。

Stratix II および Stratix II GX デバイスは、入力レベルと

出力レベルの両方の動作をサポートします。 4-16

および

4-17

1.5 V

差動 HSTL 終端を示します。

4–16

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

Stratix II および Stratix II GX デバイスは擬似差動モードで 1.5 V の差動

HSTL 標準 I/O 規格をサポートし、このモードは 2 つの 1.5 V HSTL シ

ングル・エンド・バッファを使用して実装されます。

Quartus II ソフトウェアは、

INCLK FBIN

および

EXTCLK

ポート上でのみ、また DQS メガファンクション(ALTDQS、Bidirectional

Data Strobe)が使用されているときには DQS ピン上でのみ擬似差動規格

をサポートします。 2 つのシングル・エンド出力バッファは、擬似差動出

力を実装するために、逆の極性を持つように自動的にプログラムされま

す。この 2 つのシングル・エンド入力バッファが擬似差動入力を実装する

には、適切な V

REF

電圧が必要です。この場合、スピード・パスには正極性

入力のみ使用され、負入力は内部で接続されません。言い換えれば、非反

ザのために反転ピンを自動的に生成します。

Quartus II ソフトウェアは、左および右の I/O バンク上では 1.5 V 擬似

差動 HSTL 標準 I/O 規格をサポートしていませんが、これらの規格は

ユーザが当該バンクに実装できます。デザインで 2 本のピンを作成し、

それらのピンをシングル・エンド 1.5 V HSTL 規格でコンフィギュレー

ションする必要があります。ただし、これは差動ピン・ペアの I/O 機能

をサポートするピンに限定され、これらのバンクでのシングル・エンド

1.8 V HSTL 規格のサポートに依存します。

図 4-16. 1.5 V 差動 HSTL Class I 終端

V

TT

= 0.75 V V

TT

= 0.75 V

Differential

Transmitter

50

50

Differential

Receiver

Z0 = 50

Z0 = 50

Altera Corporation

2005 年 12 月

4–17

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX デバイスの標準 I/O 規格のサポート

図 4-17. 1.5 V 差動 HSTL Class II 終端

V

TT

= 0.75 V V

TT

= 0.75 V

Differential

Transmitter

50

50

V

TT

= 0.75 V V

TT

= 0.75 V

Z0 = 50

50

50

Differential

Receiver

Z0 = 50

LVDS

LVDS 規 格 は、ANSI/TIA/EIA 規 格 の ANSI/TIA/EIA-644: Electrical

Characteristics of Low Voltage Differential Signaling Interface Circuits

ています。

LVDS 標準 I/O 規格は、差動高速、低電圧振幅、低電力の汎用 I/O イン

V

CCIO

レベルを必要とします。ただし、トップおよびボトムの I/O バンク

の LVDS クロック出力ピンは、3.3 V V

CCIO

レベルを必要とします。この

規格は、広帯域データ転送、バックプレーン・ドライバ、およびクロック

分配を必要とするアプリケーションで使用されます。 ANSI/TIA/EIA-644

規格は、推奨最大データ信号レートの

655 Mbps で動作可能な LVDS トラ

ンスミッタおよびレシーバを規定しています。ただし、デバイスは必要に

応じてこれよりも低速で動作でき、理論的な最大レートは

1.923 Gbps で

す。 Stratix II および Stratix II GX デバイスは、1 Gbps の最大データ・レー

トで動作可能ですが、 ANSI/TIA/EIA-644 規格に適合します。

LVDS 標準 I/O 規格は低電圧振幅なので、電磁妨害(EMI)作用は、

CMOS(Complementary Metal-Oxide Semiconductor)、TTL(Transistorto-Transistor Logic)、および PECL(Positive または Psuedo Emitter

Coupled Logic)よりも大幅に低減されます。このように EMI が低減さ

れるため、 LVDS は低い EMI が要求されるアプリケーションや高いノイ

ズ・イミュニティが要求されるアプリケーションに最適です。 LVDS 規

格は、入力リファレンス電圧を必要としません。ただし、入力バッファ

の 2 つの信号間に、100

の終端抵抗が必要です。 Stratix II および

Stratix II GX デバイスは、チップ内差動終端を使用するデバイスにオプ

ションの 100

の差動 LVDS 終端抵抗を提供します。Stratix II および

Stratix II GXデバイスは、入力レベルと出力レベルの両方の動作をサポー

トします。

4–18

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

差動 LVPECL

LVPECL(Low-Voltage Positive(Pseudo)Emitter Coupled Logic)規格

は、

CCIO

を必要とする差動インタフェース規格です。この規格は、

ビデオ・グラフィック、テレコミュニケーション、データ通信、および

クロック分配に関連するアプリケーションで使用されます。高速、低電

圧振幅の LVPECL 標準 I/O 規格は、正電源を使用し、LVDS に類似した

規格です。ただし、 LVPECL は LVDS よりも差動出力電圧振幅が大きく

なっています。 LVPECL 規格では入力リファレンス電圧は必要ありませ

んが、 2 つの信号間に 100

図 4-

18

および

4-19

に、

LVPECL の 2 つの代替終端方法を示します。

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

図 4-18. LVPECL DC 結合終端

Output Buffer

Z = 50

100

Input Buffer

Z = 50

図 4-19. LVPECL AC 結合終端

Output Buffer

10 to 100 nF Z = 50

100

V

CCIO

V

CCIO

R1 R1

10 to 100 nF

Z = 50

R2 R2

Input Buffer

Altera Corporation

2005 年 12 月

4–19

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX の外部メモリ・インタフェース

HyperTransport テクノロジ

HyperTransport 規格は、HyperTransport コンソーシアムに基づいて策

定されています。

HyperTransport 標準 I/O 規格は、2.5 V または 3.3 V の V

CCIO

を必要と

する、差動高速・高性能 I/O インタフェース規格です。この規格は、高

性能ネットワーキング、テレコミュニケーション、エンベデッド・シス

テム、コンシューマ・エレクトロニクス、インターネット接続デバイス

などのアプリケーションで使用されます。 HyperTransport 標準 I/O 規

格は、各 HyperTransport バスが 2 つのポイント・ツー・ポイントの単

方向リンクで構成されるポイント・ツーポイント規格です。各リンクは

2 ∼ 32 ビットです。

HyperTransport 規格は、入力リファレンス電圧を必要としません。ただ

し、入力バッファの 2 つの信号間に、100

の終端抵抗が必要です。 4-

20

に HyperTransport 終端を示します。Stratix II および Stratix II GX デ

バイスは、チップ内差動終端を使用するデバイス内にオプションの

100

の差動 HyperTransport 終端抵抗を内蔵しています。

Stratix II および Stratix II GX デバイスは、入力レベルと出力レベ

ルの両方の動作をサポートします。

図 4-20. HyperTransport 終端

Output Buffer

Z = 50

100

Input Buffer

Z = 50

Stratix II および

Stratix II GX

外部メモリ・

インタフェース

より高性能なデータ処理システムに対する需要の増大により、メモリ消

および Stratix II GX デバイスは、さまざまなタイプの外部メモリにイン

タフェースできます。

Stratix II または Stratix II GX デバイスの外部メモリ・インタフェースに

ついて詳しくは、 Stratix II デバイス・ハンドブック Volume 2」の「外

部メモリ・インタフェース」の章または「 Stratix II GX デバイス・ハン

ドブック Volume 2」の「外部メモリ・インタフェース」の章を参照し

てください。

4–20

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

Stratix II および

Stratix II GX の

I/O バンク

Stratix II デバイスには、8 つの汎用 I/O バンクと 4 つの enhanced PLL

( Phase-Locked Loop)外部クロック出力バンクが搭載されています

図 4-21 )

I/O バンク 1、2、5、および 6 はデバイスの左または右側に、

I/O バンク 3、4、および 7 ∼ 12 はデバイスのトップまたはボトムにあ

ります。

図 4-21. Stratix II の I/O バンク

注 (1) 、

(2)

(3)

(4)

(5)

(6)

(7)

DQS8T

VREF0B3

DQS7T

VREF1B3 VREF2B3

DQS6T

VREF3B3

DQS5T

VREF4B3

PLL11 PLL5

DQS4T

VREF0B4

DQS3T

VREF1B4

DQS2T

VREF2B4

DQS1T

VREF3B4

DQS0T

VREF4B4

PLL7

Bank 3 Bank 11 Bank 9 Bank 4

PLL10

This I/O bank supports LVDS and LVPECL standards for input clock operations. Differential

HSTL and differential SSTL standards are supported for both input and output operations.

I/O banks 3, 4, 9 & 11 support all single-ended I/O standards and differential I/O standards except for

HyperTransport technology for both input and output operations.

This I/O bank supports LVDS and LVPECL standards for input clock operations. Differential

HSTL and differential SSTL standards are supported for both input and output operations.

PLL1

PLL2

I/O banks 1, 2, 5 & 6 support LVTTL, LVCMOS,

2.5-V, 1.8-V, 1.5-V, SSTL-2, SSTL-18 Class I,

HSTL-18 Class I, HSTL-15 Class I, LVDS, and

HyperTransport standards for input and output operations. HSTL-18 Class II, HSTL-15-Class II,

SSTL-18 Class II standards are only supported for input operations.

PLL4

PLL3

I/O banks 7, 8, 10 & 12 support all single-ended I/O standards and differential I/O standards except for

HyperTransport technology for both input and output operations.

This I/O bank supports LVDS and LVPECL standards for input clock operations. Differential

HSTL and differential SSTL standards are supported for both input and output operations.

This I/O bank supports LVDS and LVPECL standards for input clock operations. Differential

HSTL and differential SSTL standards are supported for both input and output operations.

PLL8

Bank 8

VREF4B8

DQS8B

VREF3B8

DQS7B

VREF2B8 VREF1B8

DQS6B

VREF0B8

DQS5B

Bank 12 Bank 10

PLL12 PLL6

Bank 7

VREF4B7

DQS4B

VREF3B7

DQS3B

VREF2B7

DQS2B

VREF1B7

DQS1B

VREF0B7

DQS0B

PLL9

図 4-21

の注:

(1)

図 4-21

はシリコン・ダイの上面図で、フリップ・チップ・パッケージの裏面図に相当します。これは参考

正確なピン配置については、 Quartus II ソフトウェアを参照してください。

(2) 個々のデバイスの V

REF

グループの数は、デバイスのサイズによって異なります。

(3) バンク 9 ∼ 12 は、enhanced PLL 外部クロック出力バンクです。電圧リファレンス形式の標準規格が実装された

とき、これらの PLL バンクは隣接する V

REF

グループを使用します。例えば、 SSTL 入力が PLL バンク 10 に実装

された場合、 VREFB7 の電圧レベルは SSTL 入力のリファレンス電圧レベルです。

(4) 差動 HSTL および差動 SSTL 規格は、DQS ピン上での双方向動作および PLL クロック入力ピン上での入力

専用動作に使用でき、 LVDS、LVPECL、および HyperTransport 規格は PLL クロック入力ピン上での入力

専用動作に使用できます。詳しくは、 4–11 ページの「差動標準 I/O 規格」

を参照してください。

(5) Quartus II ソフトウェアは、左および右の I/O バンクでは差動 SSTL および差動 HSTL 規格をサポートして

いません。これらの

I/O バンクでこのような規格を実装する必要がある場合は、 4–11 ページの「差動標準

I/O 規格」

を参照してください。

(6) バンク 11 および 12 は、EP2S60、EP2S90、EQ2S130、および EP2S180 デバイスでのみ使用できます。

(7) PLL 7、8、9、10、11、および 12 は、EP2S60、EP2S90、EQ2S130、および EP2S180 デバイスでのみ使用できます。

Altera Corporation

2005 年 12 月

4–21

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX の I/O バンク

Stratix II GX デバイスには、6 つの汎用 I/O バンクと 4 つの enhanced

PLL(Phase-Locked Loop)外部クロック出力バンクが搭載されていま

す(

4-22

I/O バンク 9 ∼ 12 は、デバイスのトップおよびボトムに

位置する enhanced PLL 外部クロック出力バンクです。

図 4-22. Stratix II GX の I/O バンク

注 (1) 、

(2)

(3)

(4)

PLL7

DQSx8

DQSx8

DQSx8 DQSx8

VREF0B3 VREF1B3 VREF2B3 VREF3B3 VREF4B3

Bank 3

PLL11

Bank 11

PLL5

Bank 9

DQSx8 DQSx8 DQSx8 DQSx8 DQSx8

VREF0B4 VREF1B4 VREF2B4 VREF3B4 VREF4B4

Bank 4

This I/O bank supports LVDS and LVPECL standards for input clock operation.

Differential HSTL and differential SSTL standards are supported for both input and output operations. (3)

This I/O bank supports LVDS and LVPECL standards for input clock operations.

Differential HSTL and differential SSTL standards are supported for both input and output operations. (3)

I/O Banks 3, 4, 9 & 11 support all single-ended I/O standards for both input and output operation. All differential I/O standards are supported for both input and output operation at

I/O banks 9 & 10.

PLL1

PLL2

I/O Banks 1, & 2, support LVTTL, LVCMOS, 2.5 -V, 1.9 -]V, 1.5 -V, SSTL -2, SSTL-18 class I,

LVDS, pseudo-differential SSTL -2, and pseudo-differential SSTL-18 class I standards for both input and output operations. HSTL, SSTL-18 class II, pseudo-differential HSTL, and pseudo-differential SSTL-18 class II standards are only supported for input operations. (4)

This I/O bank supports LVDS and LVPECL standards for input clock operations.

Differential HSTL and differential SSTL standards are supported for both input and output operations. (3)

I/O Banks 7, 8, 10 and 12 support all single-ended I/O standards for both input and output operation. All differential I/O standards are supported for both input and output operations at I/O bank 10 and 12.

This I/O bank supports LVDS and LVPECL standards for input clock operations.

Differential HSTL and differential SSTL standards are supported for both input and output operations. (3)

PLL8

Bank 8

VREF4B8 VREF3B8 VREF2B8 VREF1B8 VREF0B8

DQSx8 DQSx8 DQSx8 DQSx8

Bank 12

PLL12

Bank 10

PLL6

Bank 7

VREF4B7 VREF3B7 VREF2B7 VREF1B7 VREF0B7

DQSx8 DQSx8 DQSx8 DQSx8 DQSx8

図 4-22

の注:

(1)

図 4-22

はシリコン・ダイの上面図で、フリップ・チップ・パッケージの裏面図に相当します。これは参考

図にすぎません。

(2) 個々のデバイスの V

REF

グループの数は、デバイスのサイズによって異なります。正確なピン配置について

は、ピン・リストおよび Quartus II ソフトウェアを参照してください。

(3) バンク 9 ∼ 12 は、enhanced PLL 外部クロック出力バンクです。

(4) 水平方向の I/O バンクは、高速差動標準 I/O 規格のためのトランシーバおよび DPA 回路を搭載しています。

差動標準 I/O 規格について詳しくは、「Stratix II GX デバイス・ハンドブック Volume2」の「Stratix II GX

Devices」の章の「High Speed Differential I/O Interfaces」、または「Stratix II GX Transceiver User Guide」

を参照してください。

(5) Quartus II ソフトウェアは、左および右の I/O バンクでは差動 SSTL および差動 HSTL 規格をサポートして

いません。これらの

I/O バンクでこのような規格を実装する必要がある場合は、 4–11 ページの「差動標準

I/O 規格」

を参照してください。

(6) バンク 11 および 12 は、EP2SGX60C/D/E、EP2SGX90E/F、および EP2SGX130G でのみ使用できます。

(7) PLL 7、8、11、および 12 は、EP2SGX60C/D/E、EP2SGXE/F、および EP2SGX130G でのみ使用できます。

4–22

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

プログラマブル標準 I/O 規格

Stratix II およびStratix II GX デバイスのプログラマブル標準I/O規格は、

多くの複雑なデザイン・システムにおいて高速・高性能ソリューション

を実現します。このセクションでは、 Stratix II および Stratix II GX デバ

イスの I/O バンクにおける標準 I/O 規格サポートについて説明します。

通常の I/O ピン

Stratix II および Stratix II GX デバイス・ピンのほとんどが多機能ピンで

す。これらのピンは、主要機能として通常の入力および出力をサポート

し、 DQS、差動ピン・ペア、PLL 外部クロック出力などのオプション機

能を提供します。例えば、多機能ピンは、通常の

I/O ピンとして使用し

ない場合は、 enhanced PLL 外部クロック出力バンクで PLL 外部クロッ

ク出力としてコンフィギュレーションできます。

PLL バンク 9 ∼ 12 に存在する I/O ピンは、それぞれ

VCC_PLL

<5,

6, 11, or 12>

_OUT

ピンによって電源が供給されます。

EP2S60F780、EP2S90H484、EP2S90F780、および EP2S130F780

デバイスは、

PLL 11 および 12 をサポートしません。したがっ

て、バンク

11 に存在する I/O ピンはいずれも V

CCIO3

ピンに

よって電源が供給され、バンク

12 に存在する I/O ピンはいずれ

V

CCIO8

ピンによって電源が供給されます。

表 4–2

に、 Stratix II および Startix II GX デバイスの I/O バンクで

通常の I/O ピンとして使用されるときにサポートされる標準 I/O 規格を

示します。

表 4–2. Stratix II および Stratix II GX の通常の I/O 規格のサポート ( 1 / 2 )

標準 I/O 規格

LVTTL

LVCMOS

2.5 V

1.8 V

1.5 V

3.3 V PCI

3.3 V PCI-X

1

2

3

汎用 I/O バンク

4

5 (1)

6 (1)

7

enhanced PLL 外部

クロック出力バンク

(2)

8

9 (1) 10 (1)

11 12

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2005 年 12 月

4–23

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX の I/O バンク

表 4–2. Stratix II および Stratix II GX の通常の I/O 規格のサポート ( 2 / 2 )

汎用 I/O バンク enhanced PLL 外部

クロック出力バンク

(2)

標準 I/O 規格

SSTL-2 Class I

SSTL-2 Class II

SSTL-18 Class I

SSTL-18 Class II

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL

1

(3)

(3)

(3)

2

(3)

(3)

(3)

3

(5)

4

5 (1) 6 (1)

7

(5)

(3)

(3)

(3)

(4)

(3)

(3)

(3)

(4)

(5)

8

9 (1)

10

(1)

11 12

(5)

差動 SSTL-2 Class I

(4) (4)

差動 SSTL-2 Class II

差動 SSTL-18 Class I

(4)

(4)

(4)

(4)

(5)

(5)

(5)

(5)

(4)

(4)

(4)

(4)

(5)

(5)

(5)

(5)

差動 SSTL-18 Class II

1.8 V 差動 HSTL Class I

1.8 V 差動 HSTL Class II

(4)

(4)

(4)

(4)

(4)

(4)

(5)

(5)

(5)

(5)

(5)

(5)

(4)

(4)

(4)

(4)

(4)

(4)

(5)

(5)

(5)

(5)

(5)

(5)

1.5 V 差動 HSTL Class I

1.5 V 差動 HSTL Class II

LVDS

(4)

(4)

(4)

(4)

(5)

(5)

(5)

(5)

(4)

(4)

(4)

(4)

(5)

(5)

(5)

(5)

HyperTransport テクノロジ

(6) (6)

(6) (6)

√ √ √ √

差動 LVPECL

(6) (6) (6) (6)

√ √ √ √

表 4–2

の注:

(1) このバンクは、Stratix II GX デバイスでは使用できません。

(2) enhanced PLL 外部クロック出力バンクでは、シングル・エンド標準 I/O 規格と差動標準 I/O 規格を混在させ

ることはできません。

(3) この標準 I/O 規格は、この I/O バンクでの入力動作に対してのみサポートされます。

(4) Quartus II ソフトウェアは、左および右の I/O バンクでは擬似差動 SSTL-2 標準 I/O 規格をサポートしていま

せんが、これらの規格はユーザが当該バンクで実装できます。詳しくは、 4–11 ページの「差動標準 I/O 規格」

を参照してください。

(5) この標準 I/O 規格は、DQS 機能をサポートするピンの入力動作と出力動作の両方に対してサポートされます。

詳しくは、

4–11 ページの「差動標準 I/O 規格」

を参照してください。

(6) この標準 I/O 規格は、この I/O バンクで PLL

INCLK

機能をサポートするピンの入力動作に対してのみサポー

トされます。

4–24

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

クロック I/O ピン

PLL クロック I/O ピンは、クロック入力(

INCLK

ク入力(

FBIN

EXTCLK

)で構成されていま

す。クロック入力は、 fast PLL をサポートするために左および右の I/O

バンク(バンク 1、2、5、および 6)、および enhanced PLL をサポート

するためにトップおよびボトムの I/O バンク(バンク 3、4、7、および

8)に配置されています。外部クロック出力と外部フィードバック入力

出力バンク(バンク

9、10、11、および 12)に配置されています。

4–3

ロック I/O サポートを示します。

LVTTL

LVCMOS

2.5 V

1.8 V

1.5 V

3.3 V PCI

3.3 V PCI-X

SSTL-2 Class I

SSTL-2 Class II

SSTL-18 Class I

SSTL-18 Class II

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

差動 SSTL-2 Class I

差動 SSTL-2 Class II

表 4–3. Stratix II および Stratix II GX PLL ピンに対してサポートされる標準 I/O 規格

( 1 / 2 ) enhanced PLL

(1)

fast PLL

標準 I/O 規格

入力

INCLK

FBIN

出力

EXTCLK

入力

INCLK

Altera Corporation

2005 年 12 月

4–25

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX の I/O バンク

表 4–3. Stratix II および Stratix II GX PLL ピンに対してサポートされる標準 I/O 規格

( 2 / 2 ) enhanced PLL

(1)

fast PLL

標準 I/O 規格

入力 出力 入力

INCLK FBIN EXTCLK INCLK

差動 SSTL-18 Class I

差動 SSTL-18 Class II

1.8 V 差動 HSTL Class I

1.8 V 差動 HSTL Class II

1.5 V 差動 HSTL Class I

1.5 V 差動 HSTL Class II

LVDS

HyperTransport テクノロジ

差動 LVPECL

√ √ √

表 4–3

の注:

(1) enhanced PLL 外部クロック出力バンクでは、シングル・エンド標準 I/O 規格と差動 I/O 規格を混在させる

ことはできません。

詳しくは、 Statix II デバイス・ハンドブック」または「Stratix II GX デ

バイス・ハンドブック

Volume 2」の「PLL」の章を参照してください。

4–26

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

電圧レベル

Stratix II デバイスは、サポートされる標準 I/O 規格の許容電圧レベルの

範囲を規定しています。 表 4–4

には、入力および出力 V

CCIO

、 V

REF

、ボー

ドの V

TT

の標準値のみ示しています。

表 4–4. Stratix II および Stratix II GX の標準 I/O 規格および電圧レベル ( 1 / 2 )

注 (1)

標準 I/O 規格

LVTTL

LVCMOS

2.5 V

1.8 V

1.5 V

3.3 V PCI

3.3 V PCI-X

SSTL-2 Class I

SSTL-2 Class II

SSTL-18 Class I

SSTL-18 Class II

1.8 V HSTL

Class I

1.8 V HSTL

Class II

1.5 V HSTL

Class I

1.5 V HSTL

Class II

1.2 V HSTL

差動 SSTL-2

Class I

差動 SSTL-2

Class II

Stratix II および Stratix II GX

V

CCIO

(V)

V

REF

(V)

V

TT

(V)

入力動作 出力動作

TOP および

ボトムの

I/O バンク

左および

右の I/O

バンク

(3)

トップおよび

ボトムの

I/O バンク

3.3/2.5

3.3/2.5

3.3/2.5 3.3/2.5 3.3

3.3/2.5

1.8/1.5

3.3/2.5

1.8/1.5

2.5

1.8

1.8/1.5

3.3

3.3

2.5

1.8/1.5

NA

NA

2.5

1.5

3.3

3.3

2.5

2.5

1.8

1.8

1.8

2.5

1.8

1.8

1.8

2.5

1.8

1.8

1.8

左および

右の I/O

バンク

(3)

入力

NA

NA

2.5

2.5

3.3 NA

2.5 NA

1.8

1.5

NA

NA

NA

NA

1.25

1.25

1.8

NA

1.8

0.90

0.90

0.90

ターミネー

ション

NA

NA

NA

1.25

NA

NA

NA

NA

1.25

0.90

0.90

0.90

1.8

1.5

1.5

1.2

2.5

2.5

1.8

1.5

1.5

NA

2.5

2.5

1.8

1.5

1.5

1.2

2.5

2.5

NA

1.5

NA

NA

2.5

2.5

0.90

0.75

0.75

0.90

0.75

0.75

0.6

NA

1.25 1.25

1.25 1.25

Altera Corporation

2005 年 12 月

4–27

Stratix II デバイス・ハンドブック Volume 2

Stratix II および Stratix II GX の I/O バンク

表 4–4. Stratix II および Stratix II GX の標準 I/O 規格および電圧レベル ( 2 / 2 )

注 (1)

Stratix II および Stratix II GX

V

CCIO

(V)

V

REF

(V)

V

TT

(V)

標準 I/O 規格

入力動作 出力動作

TOP および

ボトムの

I/O バンク

左および

右の I/O

バンク

(3)

差動 SSTL-18

Class I

1.8

1.8

差動 SSTL-18

Class II

1.8

1.8

1.8 V 差動 HSTL

Class I

1.8

1.8

1.8 V 差動 HSTL

Class II

1.8

1.8

1.5 V 差動 HSTL

Class I

1.5

1.5

1.5 V 差動 HSTL

Class II

LVDS

(2)

1.5

1.5

3.3/2.5/1.8/1.5

2.5

HyperTransport

テクノロジ

NA 2.5

差動 LVPECL

(2)

3.3/2.5/1.8/1.5 NA

トップおよび

ボトムの

I/O バンク

1.8

1.8

1.8

1.8

1.5

1.5

3.3

NA

3.3

左および

右の I/O

バンク

(3)

1.8

NA

NA

NA

NA

NA

2.5

2.5

NA

入力

0.90 0.90

0.90 0.90

0.90 0.90

0.90 0.90

0.75 0.75

0.75 0.75

NA

NA

NA

ターミネー

ション

NA

NA

NA

表 4–4

の注:

(1) PCI クランピング・ダイオードがイネーブルされた入力ピンは、V

CCIO

を強制的に 3.3 V にします。

(2) トップおよびボトムのバンクでの LVDS および LVPECL 出力動作は、PLL バンク 9 ∼ 12 でのみサポート

されます。 PLL バンクでの差動出力動作に対する V

CCIO

レベルは 3.3 V です。左および右の I/O バンクで

の出力動作に対する V

CCIO

レベルは 2.5 V です。

(3) 右 I/O バンクは Stratix II GX には適用されません。Stratix II GX デバイスの右 I/O バンクは、トランシー

バで構成されています。

各標準 I/O 規格の電気的特性について詳しくは、「Stratix II デバイス・

ハンドブック Volume 1」の「DC & スイッチング特性」の章または

「 Stratix II GX デバイス・ハンドブック Volume 1」の「DC & スイッチ

ング特性」の章を参照してください。

4–28

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

On-Chip

Termination

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

Stratix II および Stratix II GX デバイスは、I/O インピーダンス・マッチ

ングおよび終端機能を可能にする On-Chip Termination(チップ内終端)

を特徴としています。シグナル・インテグリティの維持に加えて、この

機能はさらに外部抵抗ネットワークの必要性を最小限に抑え、それに

よってボード・スペースを節約し、コストを削減します。

Stratix II および Stratix II GX デバイスは、シングル・エンド標準 I/O 規

格ではチップ内直列終端( R

S

) I/O 規格ではチップ内差動終

端( R

D

)をサポートします。このセクションでは、チップ内直列終端の

サポートについて説明します。

差動チップ内終端について詳しくは、 Stratix II デバイス・ハンドブッ

ク Volume 2」の「DPA を使用した高速差動 I/O インタフェース」の章

または「 Stratix II GX デバイス・ハンドブック Volume 2」の「DPA を

使用した高速差動 I/O インタフェース」の章を参照してください。

Stratix II および Stratix II GX デバイスは、シングル・エンド I/O のドラ

イブ強度コントロールにより I/O ドライバのチップ内終端(R

S

)をサポー

トします。

Stratix II および Stratix II GX デバイスで R

S

を実装するには、

以下の 2 つの方法があります。

ロウ I/O およびカラム I/O のどちらにもキャリブレーションのない R

S

カラム I/O にのみキャリブレーションのある R

S

キャリブレーションなし直列 On-Chip Termination

Stratix II および Stratix II GX デバイスは、I/O ドライバに伝送線路のイン

ピーダンスに厳密にマッチングする制御出力インピーダンスを供給する

ために、ドライバ・インピーダンス・マッチングをサポートしています。

その結果、反射を大幅に低減できます。 Stratix II および Stratix II GX デバ

イスは、シングル・エンド標準 I/O 規格に対するチップ内直列終端をサ

ポートします( 図 4-23

参照)

のインピーダンスです。 R

S

図 4-23

に示す R

S

は、トランジスタに固有

の標準値は、 25

および 50

です。マッチン

グ・インピーダンスが選択されると、電流ドライブ強度は選択不能になり

ます。

表 4–5

に、キャリブレーションなしのチップ内直列終端をサポートする

出力規格のリストを示します。

Altera Corporation

2005 年 12 月

4–29

Stratix II デバイス・ハンドブック Volume 2

On-Chip Termination

図 4-23. Stratix II および Stratix II GX のキャリブレーションなし直列

On-Chip Termination

Stratix II Driver

Series Impedance

V

CCIO

Receiving

Device

R

S

Z

O

GND

R

S

表 4–5. キャリブレーションなしのチップ内直列終端を使用した選択

可能な I/O ドライバ ( 1 / 2 )

標準 I/O 規格

3.3 V LVTTL

チップ内直列終端の設定

ロウ I/O

50

カラム I/O

50

単位

3.3 V LVCMOS 50 50

2.5 V LVTTL

2.5 V LVCMOS

1.8 V LVTTL

1.8 V LVCMOS

1.5 V LVTTL

1.5 V LVCMOS

2.5 V SSTL Class I

2.5 V SSTL Class II

50

50

50

50

50

50

50

25

50

50

50

50

50

25

50

25

50

25

4–30

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

表 4–5. キャリブレーションなしのチップ内直列終端を使用した選択

可能な I/O ドライバ ( 2 / 2 )

標準 I/O 規格

1.8 V SSTL Class I

1.8 V SSTL Class II

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.2 V HSTL

50

50

チップ内直列終端の設定

ロウ I/O

50

カラム I/O

50

25

50

25

50

50

単位

SSTL Class 1 規格に対応するチップ内終端を使用するには、外部 25

R

S

を置き換える 50

チップ内直列終端設定( 50

伝送線路にマッチング)

を選択する必要があります。

SSTL Class 2 規格の場合は、25

のチップ

内直列終端設定を選択する必要があります( 50

の伝送線路にマッチン

グし、ニア・エンドの 50

を V

TT

キャリブレーションなし On-Chip Termination(チップ内終端)の精度

の仕様について詳しくは、 Stratix II デバイス・ハンドブック Volume 1」

の「 DC & スイッチング特性」の章、または「Stratix II GX デバイス・ハ

ンドブック Volume 1」の「DC & スイッチング特性」の章を参照してく

ださい。

キャリブレーション付きチップ内直列終端

Stratix II および Stratix II GX デバイスは、トップおよびボトムのバンク

におけるカラム I/O でキャリブレーション付きチップ内直列終端をサ

ポートします。各カラム

I/O バッファは、並列に配置されるトランジス

タのグループで構成されています。各トランジスタは個別にイネーブル

またはディセーブルできます。チップ内直列終端のキャリブレーション

回路は、トランジスタ・グループの合計インピーダンスと、

RUP

および

RDN

ピンに接続された外部 25

または 50

抵抗とを比較し、それらが

マッチングするまでダイナミックにトランジスタをイネーブルまたは

ディセーブルします(

図 4-24

に示す)

図 4-24

に示す R

S

は、トランジ

スタに固有のインピーダンスです。キャリブレーションは、デバイス・

コンフィギュレーションの最後に実行されます。キャリブレーション回

路は、正しいインピーダンスを見つけるとパワーダウンし、ドライバ特

性の変更を停止します。

4–31

Stratix II デバイス・ハンドブック Volume 2

On-Chip Termination

図 4-24. Stratix II および Stratix II GX のキャリブレーション付きチップ

内直列終端

Stratix II Driver

Series Impedance

V

CCIO

Receiving

Device

R

S

Z

O

GND

R

S

表 4–6

に、キャリブレーション付きのチップ内直列終端をサポートする

出力規格のリストを示します。

表 4–6. キャリブレーション付きのチップ内直列終端を使用した選択可能な I/O ドライバ

( 1 / 2 )

3.3 V LVTTL

標準 I/O 規格

3.3 V LVCMOS

2.5 V LVTTL

2.5 V LVCMOS

1.8 V LVTTL

1.8 V LVCMOS

1.5 LVTTL

1.5 LVCMOS

2.5 V SSTL Class I

チップ内直列終端の設定(カラム I/O)

50

25

50

25

50

50

50

50

25

50

25

50

25

50

25

単位

4–32

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

表 4–6. キャリブレーション付きのチップ内直列終端を使用した選択可能な I/O ドライバ

( 2 / 2 )

標準 I/O 規格

2.5 V SSTL Class II

1.8 V SSTL Class I

1.8 V SSTL Class II

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.2 V HSTL

チップ内直列終端の設定(カラム I/O)

25

50

25

50

25

50

50

単位

Stratix II および Stratix II GX デバイスには、2 組の個別キャリブレーショ

ン回路があります。

トップのバンク 3 および 4 に対するキャリブレーション回路

ボトムのバンク 7 および 8 に対するキャリブレーション回路

キャリブレーション回路は、外部プルアップ・リファレンス抵抗( R

UP

およびプルダウン・リファレンス抵抗( R

DN

)を利用して、正確なチッ

プ内直列終端を実現します。バンク 4 には、トップの I/O バンク 3 およ

び 4 のキャリブレーション回路用に、 ピンと

RDN

ピンのペアが 1 つ

あります。同様にバンク

7 には、ボトムの I/O バンク 7 および 8 のキャ

リブレーション回路用に、

RUP

ピンと

RDN

ピンのペアが 1 つあります。

2 つのバンクは同じキャリブレーション回路を共有するため、両方のバ

ンクがキャリブレーション付きのチップ内直列終端をイネーブルする場

合は、同じ V

CCIO

電圧を持つことが必要です。

RUP

ピンと

RDN

ピンはバ

ンク

4 に位置するため、バンク 3 と 4 で V

CCIO

電圧が異なる場合は、バ

ンク 4 のみがキャリブレーション付きのチップ内直列終端をイネーブル

できます。 3 はチップ内直列終端を使用できますが、

キャリブレーションは利用できません。バンク 7 および 8 にも同じ規則

が当てはまります。

RUP

ピンと

RDN

ピンは兼用 I/O ピンです。つまりキャリブレーション

が使用されていない場合は、通常の I/O として使用できます。

RUP

ピン

は、キャリブレーション用に使用する場合、チップ内直列終端値の 25

または 50

に対し、それぞれ外部 25

または 50

抵抗を介して V

CCIO

に接続されます。

RDN

ピンは、チップ内直列終端値の 25

または 50

に対し、それぞれ外部 25

または 50

抵抗を介して GND に接続され

ます。

Altera Corporation

2005 年 12 月

4–33

Stratix II デバイス・ハンドブック Volume 2

デザインの検討事項

デザインの

検討事項

キャリブレーション付き

On-Chip Termination の精度の仕様について詳

しくは、 Stratix II デバイス・ハンドブック Volume 1」の「DC & スイッ

の章または Stratix II GXデバイス・ハンドブック Volume 1」

の「 DC & スイッチング特性」の章を参照してください。

Stratix II および Stratix II GX デバイスは、高性能・高速システム・デザ

インに対応するさまざまな I/O 機能を搭載していますが、これらのデザ

インを確実に成功させるには、その他にも注意を要する検討事項がいく

つかあります。

I/O 終端

このセクションでは、シングル・エンド標準

I/O 規格および差動標準

I/O 規格に対する I/O 終端要件について説明します。

シングル・エンド標準 I/O 規格

シングル・エンド非電圧リファレンス形式の標準 I/O 規格は終端を必要

としませんが、反射を低減し、シグナル・インテグリティを改善するに

はインピーダンス・マッチングが必要です。

電圧リファレンス形式の標準 I/O 規格では、入力リファレンス電圧 V

REF

とターミネーション電圧

V

TT

の両方が必要です。受信デバイスのリファ

レンス電圧は、送信デバイスの終端電圧に追従します。各電圧リファレ

ンス形式の標準 I/O 規格は、固有の終端設定を必要とします。例えば、

SSTL 規格では、十分なノイズ・マージンで信頼性の高い DDR メモリ・

システムを作成するには、適切な抵抗による信号終端方法が重要です。

Stratix II および Stratix II GX のチップ内直列終端には、外部コンポーネン

トを利用しないという利点があります。外部プルアップ抵抗は、

SSTL-2

や HSTL などの電圧リファレンス形式の標準 I/O 規格を終端するために

使用できます。

さまざまなシングル・エンド標準 I/O 規格の終端方法について詳しくは、

4–2 ページの「Stratix II および Stratix II GX デバイスの標準 I/O 規格の

サポート」

を参照してください。

差動標準 I/O 規格

差動標準 I/O 規格では、一般にレシーバ側で 2 つの信号間に終端抵抗が

必要です。終端抵抗は、バスの差動負荷インピーダンスにマッチングす

る必要があります。 Stratix II および Stratix II GX デバイスでは、LVDS

および HyperTransport 規格を使用するときには、オプションで差動チッ

プ内抵抗を利用できます。

4–34

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

I/O バンクの制限事項

各 I/O バンクは複数の標準 I/O 規格を同時にサポートできます。以下の

セクションでは、 Stratix II および Stratix II GX デバイスで非電圧リファ

レンス形式および電圧リファレンス形式の標準

I/O 規格を混在させるた

めのガイドラインを示します。

非電圧リファレンス形式の規格

各 Stratix II および Stratix II GX デバイスの I/O バンクは、専用の V

CCIO

ピンを備え、 1.5 V、1.8 V、2.5 V、または 3.3 V のいずれか 1 つの V

CCIO

のみサポートします。 表

4–7

に示すように、

I/O バンクは、異なる標準

I/O 規格アサインメントで任意の数の入力信号を同時にサポートできま

す。

出力信号については、単一 I/O バンクで V

CCIO

と同じ電圧でドライブす

る非電圧リファレンス形式の出力信号をサポートします。 1 つの I/O バ

ンクで V

CCIO

の値を 1 つしか持つことができないため、非電圧リファレ

ンス形式の信号に対してその 1 つの値のみドライブ・アウトできます。

例えば、 2.5 V の V

CCIO

設定を持つ I/O バンクは、2.5 V 規格の入力およ

び出力、 3.3 V LVCMOS 入力(出力ピンや双方向ピンではない)をサ

ポートできます。

表 4–7. LVTTL および LVCMOS の許容入力レベル

バンクの

V

CCIO

(V)

3.3

許容入力レベル(V)

2.5

1.8

1.5

3.3

2.5

1.8

1.5

(2)

(2)

(1)

(2)

(2)

(1)

表 4–7

の注:

(1) 入力信号はレールまでドライブしないため、入力バッファは完全には遮断さ

れず、 I/O 電流はデフォルト値よりもわずかに高くなります。

(2) これらの入力値は入力バッファをオーバドライブするため、ピンのリーク電

流はデフォルト値よりもわずかに高くなります。入力を V

CCIO

よりも高く、

かつ 4.0 V 未満にドライブするには、PCI クランピング・ダイオードをディ

levels to overdrive input buffer オプションを選択します。

4–35

Stratix II デバイス・ハンドブック Volume 2

デザインの検討事項

電圧リファレンス形式の規格

電圧リファレンス形式の標準

I/O 規格に対応するために、各 Stratix II ま

たは Stratix II GX デバイスの I/O バンクは、共通 V

REF

バスに供給され

る複数の V

REF

ピンをサポートします。使用可能な V

REF

ピンの本数は、

デバイスの集積度が大きくなるにつれて増加します。これらのピンは、

V

REF

ピンとして使用されていない場合でも、汎用

I/O ピンとして使用す

ることはできません。ただし、各バンクで同時に持つことができるのは、

1 つの V

CCIO

電圧レベルと 1 つの V

REF

電圧レベルのみです。

シングル・エンドまたは差動規格に対応する I/O バンクは、すべての電

圧リファレンス形式の規格が同じ V

REF

レンス規格をサポートできます。

性能上の理由により、電圧リファレンス形式の入力規格は電源として専

用の V

CCIO

レベルを使用します。例えば、 1.5 V V

CCIO

の I/O バンクに

は、 1.5 V HSTL 入力ピンのみ配置できます。

電圧リファレンス形式の規格に対応する入力 V

CCIO

について詳しくは、

ページの を参照してください。

I/O バンクの V

CCIO

電圧と同じである必要があります。例えば、 2.5 V V

CCIO

の I/O バンクには

SSTL-2 出力ピンのみ配置できます。

電圧リファレンス形式の

I/O 規格の配置について詳しくは、

の「

I/O 配置のガイドライン」

を参照してください。

電圧リファレンス形式規格と非電圧リファレンス形式規格の混在

I/O バンクは、各ルール・セットを個別に適用することによって、非電

圧リファレンス形式および電圧リファレンス形式の両方のピンをサポー

トできます。例えば、

I/O バンクは、1.8 V V

CCIO

0.9 V V

REF

により

SSTL-18 入力と 1.8 V 入力および出力をサポートできます。同様に、I/O

バンクは、

1.5 V V

CCIO

0.75 V V

REF

により

1.5 V 規格、2.5 V(入力の

み、出力は不可)規格、および HSTL I/O 規格をサポートできます。

4–36

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

Altera Corporation

2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

I/O 配置のガイドライン

I/O 配置ガイドラインは、Stratix II および Stratix II GX FPGA が V

CCIO

源で許容可能なノイズ・レベルを維持できるように、デザインに伴うノイ

ズの問題を軽減するのに役立ちます。 Stratix II および Stratix II GX デバイ

V

CCIO

のために各バンクに個別に電源を供給する必要があるため、

これらのノイズ問題がバンク境界をまたがるときに影響はなく、これらの

ルールを適用する必要はありません。

このセクションでは、

Stratix II および Stratix II GX デバイスでサポート

されるプログラマブル標準 I/O 規格のための I/O 配置ガイドラインを示

し、これらのデバイスの選択可能な I/O 機能を使用したシステム設計に

不可欠な情報を記載しています。

V

REF

ピン配置の制限事項

V

REF

バスをドライブするために、 I/O バンクごとに専用の V

REF

ピンが少

なくとも

2 本あります。Stratix II および Stratix II GX デバイスが大規模に

なるにつれて、 I/O バンクごとの V

REF

I/O バンク内の V

REF

ピンの本数も多くなります。 1 つ

ピンはすべて、デバイスのダイ・レベルでまとめ

て短絡されます。

V

REF

ピンがサポートできるピン数には制限があります。例えば、各出力

ピンによって V

REF

レベルにノイズが付加され、また出力数が多すぎる

とレベルが不安定になり、着信信号に使用できなくなります。

V

REF

ピンに対するシングル・エンド電圧リファレンス形式の I/O パッド

配置の制限は、 V

CCIO

電源での許容ノイズ・レベルの維持に役立ち、出

力スイッチング・ノイズによる V

REF

レールのシフトを防止します。

各 V

REF

ピンは、最大 40 の入力パッドをサポートします。

電圧リファレンス形式の入力または双方向パッドがバンク内に存在しな

い場合、そのバンク内で使用可能な出力パッド数は、同一バンク内で使

用可能なパッドの総数によって異なります。ただし、電圧リファレンス

形式の入力が存在する場合、デザインでは 1 つのバンク内で 1 V

REF

ピン

あたり最大 20 の出力パッドを使用できます。

4–37

Stratix II デバイス・ハンドブック Volume 2

デザインの検討事項

双方向パッドは入力と出力の両方のガイドラインを同時に満たす必要が

あります。

表 4–8

に示します。

表 4–8. 双方向ピンの制限式

ルール

入力

出力

< 双方向ピンの総数 > + < 存在する V

REF

入力ピンの総数 >

40(V

REF

ピンあたり)

< 双方向ピンの総数 > + < 存在する出力ピンの総数 > – <OE グループ

が複数の場合、最小 OE グループからのピンの総数 >

20(V

REF

ンあたり)

■ 同じ出力イネーブル( OE)がすべての双方向パッドを制御(同じ OE

グループの双方向パッドは同時にドライブ・インおよびドライブ・ア

ウトしている)し、バンク内にその他の出力または電圧リファレン

ス形式の入力が存在しない場合、電圧リファレンス形式の入力が出

力と同時にアクティブとなることはありません。したがって、出力

の制限ルールは適用されません。ただし、双方向パッドは同じ OE に

リンクされているため、双方向パッドはすべて同時に入力として機

能します。したがって、以下のとおり 40 入力パッドに制限されます。

< 双方向ピンの総数 > + <V

REF

入力ピンの総数 >

40(V

REF

ピンあ

たり)

■ 双方向パッドのいずれかが別の OE で制御され、バンク内に他の出力

や電圧リファレンス形式の入力がない場合、双方向パッドの 1 つの

グループを入力として使用でき、別のグループは出力として使用さ

れます。このような場合、出力ルールの公式は以下のとおり簡略化

されます。

< 双方向ピンの総数 > – < 最小 OE グループからのピンの総数 >

20

( V

REF

ピンあたり)

■ 8 つの双方向パッドが OE1、8 つの双方向パッドが OE2、6 つの双方向

パッドが OE3でそれぞれ制御され、バンク内に他の出力や電圧リファ

レンス形式の入力がない場合を考えてみます。この場合の双方向

パッドは合計で 22 になりますが、OE1 と OE2 がアクティブで、OE3

が非アクティブとなるワースト・ケースを想定すると、 V

REF

ピンあ

たりの出力は最大で 16 になるため、安全に許容できます。これは

DDR SDRAM アプリケーションに便利です。

4–38

Stratix II デバイス・ハンドブック Volume 2

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2005 年 12 月

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2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

同じ

V

REF

グループに、

1 つの追加電圧リファレンス形式の

入力が存在し、他の出力が存在しない場合、双方向パッド制限は同

時に入力および出力制限に従う必要があります。入力ルールは以下

のようになります。

< 双方向ピンの総数 > + <V

REF

入力ピンの総数 >

40(V

REF

ピンあ

たり)

ここで、出力ルールは以下のように簡略化されます。

< 双方向ピンの総数 >

20(V

REF

ピンあたり)

■ 少なくとも 1 つの追加出力は存在するが、電圧リファレンス形式の入

力は存在しない場合、出力ルールは以下のようになります。

< 双方向ピンの総数 > + < 出力ピンの総数 > – < 最小 OE グループか

らのピンの総数 >

20(V

REF

ピンあたり)

■ 同じ V

REF

グループに、追加の電圧リファレンス形式の入力と他の出

力が存在する場合、双方向パッド制限は同時に入力および出力制限

に従う必要があります。入力ルールは以下のとおりです。

< 双方向ピンの総数 > + <V

REF

入力ピンの総数 >

40(V

REF

ピンあ

たり)

ここで、出力ルールは以下のとおり与えられます。

< 双方向ピンの総数 > + < 出力ピンの総数 > – < 最小 OE グループか

らのピンの総数 >

20(V

REF

ピンあたり)

高速差動 I/O ピンに対する I/O ピンの配置

SERDES 回路の使用の有無に関わらず、高速差動 I/O ピンに対するシン

グル・エンド出力ピンの配置には制限があります。 図 4-25

に示すよう

に、すべてのシングル・エンド出力は、差動

I/O ピンから少なくとも 1

LAB ロウ離して配置する必要があります。差動 I/O ピンに対するシング

ル・エンド入力ピンの配置には制限はありません。シングル・エンド入

力ピンは、差動 I/O ピンと同じ LAB ロウ内に配置することもできます。

ただし、シングル・エンド入力の IOE レジスタは使用できません。入力

はコア・ロジック内に実装する必要があります。

4–39

Stratix II デバイス・ハンドブック Volume 2

デザインの検討事項

このシングル・エンド出力ピン配置の制限は、左および右の

I/O バンク

で LVDS または HyperTransport I/O 規格を使用する場合にのみ適用さ

れます。トップおよびボトムの I/O バンクでの差動クロック・ピンに対

するシングル・エンド出力ピンの配置には、制限はありません。

図 4-25. 差動 I/O ピンに対するシングル・エンド出力ピンの配置

Single-Ended Output Pin

Differential I/O Pin

Single_Ended Input

Single-Ended Outputs

Not Allowed

Row Boundary

DC ガイドライン

システム・アプリケーションの信頼性と機能性を維持する上で、消費電

力が極めて重要です。スタティック・コンポーネントとダイナミック・

コンポーネントで構成されるシステムでの全電力損失を算出するには、

システム内のデバイスごとに電力損失の解析を実行する必要が多々あり

ます。

デバイスのスタティック消費電力は、 V

CCIO

DC 電流です。

からグランドに流れる合計

図 4-26

に示すように、 Stratix II および Stratix II GX デバイスの I/O バ

ンク内にある連続 10 個のパッドに対しては、アルテラは 250 mA の最大

電流を推奨しています。これは、 V

CCIO

/グランド(GND)バンプの配

置が、電源ピンのペアごとに 10 本の I/O ピンという通常の配置である

ためです。 表 4–9

に示すように、この制限は標準 I/O 規格で消費される

スタティック電力に対するものです。スタティック電力を制限すること

は、 1 つの方法です。

4–40

Stratix II デバイス・ハンドブック Volume 2

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2005 年 12 月

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

図 4-26. DC 電流密度の制限

I/O Pin Sequence of an I/O Bank

注 (1) 、

(2)

VCC

Any 10 Consecutive Output Pins pin+9

pin

I pin

250mA

GND

VCC

図 4-26

の注:

(1) 連続するパッドが I/O バンクをまたがることはありません。

(2) V

REF

V

REF

ピンが DC 電流の計算に影響を与えるこ

とはありません。

表 4–9

に、標準 I/O 規格の DC 電流仕様を示します。

表 4–9. Stratix II および Stratix II GX の標準 I/O 規格の DC 電流仕様 ( 1 / 2 )

注 (1)

LVTTL

LVCMOS

2.5 V

標準 I/O 規格

I

PIN

ボトム I/O バンク

(3)

(3)

(3)

I

PIN

(mA)

右の I/O バンク

(2)

(3)

(3)

(3)

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2005 年 12 月

4–41

Stratix II デバイス・ハンドブック Volume 2

デザインの検討事項

表 4–9. Stratix II および Stratix II GX の標準 I/O 規格の DC 電流仕様 ( 2 / 2 )

注 (1)

標準 I/O 規格

I

PIN

ボトム I/O バンク

I

PIN

(mA)

右の I/O バンク

(2)

1.8 V

1.5 V

3.3 V PCI

3.3 V PCI-X

SSTL-2 Class I

SSTL-2 Class II

SSTL-18 Class I

SSTL-18 Class II

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

(3)

(3)

1.5

1.5

12

(4)

24

(4)

12

(4)

20

(4)

12

(4)

20

(4)

12

(4)

20

(4)

12

(3)

(3)

NA

NA

12

(4)

16

(4)

10

(4)

NA

12

NA

8

NA

12

差動 SSTL-2 Class I

差動 SSTL-2 Class II

24

12

16

10

差動 SSTL-18 Class I

差動 SSTL-18 Class II

1.8 V 差動 HSTL Class I

1.8 V 差動 HSTL Class II

1.5 V 差動 HSTL Class I

1.5 V 差動 HSTL Class II

LVDS

HyperTransport テクノロジ

20

12

20

12

20

NA

12

NA

8

NA

12

NA

10

12

16

10

差動 LVPECL

表 4–9

の注:

(1) 差動 HSTL および差動 SSTL 規格に対して得られた電流値は、LVDS および HyperTransport 規格のペアあた

りの電流値とは異なり、差動ペアあたりの値ではなくピンあたりの値です。

(2) これは Stratix II GX デバイスの右 I/O バンクには当てはまりません。Stratix II GX デバイスは、右 I/O バ

ンクにトランシーバを搭載しています。

(3) 各標準 I/O 規格の DC 電源仕様は、その規格でプログラムされた I/O バッファの電流ソースおよびシンク能

力と駆動中の負荷によって異なります。 LVTTL、LVCMOS、2.5-V、1.8-V、および 1.5-V 出力は、実際のアプ

リケーションでは通常、抵抗負荷がないため、スタティック電力の計算には含まれません。電圧振幅はレー

ル・レール間として、負荷は容量性負荷のみです。システムには DC 電流はありません。

(4) この I

PIN

値は、標準 I/O 規格のデフォルト電流強度に対する DC 電流仕様を表します。I

PIN

は、プログラ

ムマブル・ドライブ強度に従って変化し、 Quartus II ソフトウェアに設定されたドライブ強度と同じです。

電圧リファレンス形式の標準 I/O 規格のプログラム可能なドライブ能力について詳しくは、「Stratix II デ

バイス・ハンドブック Volume 1」の「Stratix II アーキテクチャ」の章または「Stratix II GX デバイス・ハ

ンドブック Volume 1」の「Stratix II GX アーキテクチャ」の章を参照してください。

4–42

Stratix II デバイス・ハンドブック Volume 2

Altera Corporation

2005 年 12 月

まとめ

詳細情報に

ついて

参考文献

Stratix II および Stratix II GX デバイスで選択可能な標準 I/O 規格

4–9

に、標準

I/O 規格によって消費されるスタティック電力の制限の

みを示します。ある時点での消費電力量は、これより大幅に増加する可

能性があり、この値はスイッチング動作に基づきます。

Stratix II および Stratix II GX デバイスは、現行および将来の標準 I/O 規

格とそれらの要求条件に適合可能な

I/O 機能を提供します。プログラマ

ブル・ドライバ強度などの Stratix II または Stratix II GX デバイスの機能

により、ボード・デザイン・インタフェースのコストを削減し、開発の

柔軟性を向上させることができます。

詳細については、以下の資料を参照してください。

Stratix II デバイス・ハンドブック Volume 1」の「Stratix II デバイ

ス・ファミリ・データシート」

Stratix II GX デバイス・ハンドブック Volume 1」の「Stratix II GX

デバイス・ファミリ・データシート」

Stratix II デバイス・ハンドブック Volume 2」の「Stratix II デバイス

PLL」

Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II GX

デバイスの

PLL」

Stratix II デバイス・ハンドブック Volume 2」の「高速ボード・レイ

アウト・ガイドライン」

Stratix II GX デバイス・ハンドブック Volume 2」の「高速ボード・

レイアウト・ガイドライン」

詳細については、以下の参考文献を参照してください。

Interface Standard for Nominal 3 V/ 3.3 V Supply Digital Integrated

Circuits, JESD8-B, Electronic Industries Association, September 1999.

2.5 V +/- 0.2 V (Normal Range) and 1.8 V to 2.7 V (Wide Range) Power

Supply Voltage and Interface Standard for Non-terminated Digital

Integrated Circuits, JESD8-5, Electronic Industries Association, October

1995.

1.8 V +/- 0.15 V (Normal Range) and 1.2 V - 1.95 V (Wide Range) Power

Supply Voltage and Interface Standard for Non-terminated Digital

Integrated Circuits, JESD8-7, Electronic Industries Association, February

1997.

1.5 V +/- 0.1 V (Normal Range) and 0.9 V - 1.6 V (Wide Range) Power

Supply Voltage and Interface Standard for Non-terminated Digital

Integrated Circuits, JESD8-11, Electronic Industries Association, October

2000.

PCI Local Bus Specification, Revision 2.2, PCI Special Interest Group,

December 1998.

Altera Corporation

2005 年 12 月

4–43

Stratix II デバイス・ハンドブック Volume 2

参考文献

PCI-X Local Bus Specification, Revision 1.0a, PCI Special Interest

Group.

Stub Series Terminated Logic for 2.5 V (SSTL-2), JESD8-9A, Electronic

Industries Association, December 2000.

Stub Series Terminated Logic for 1.8 V (SSTL-18), Preliminary JC42.3,

Electronic Industries Association.

High-Speed Transceiver Logic (HSTL)—A 1.5 V Output Buffer Supply

Voltage Based Interface Standard for Digital Integrated Circuits,

EIA/JESD8-6, Electronic Industries Association, August 1995.

Electrical Characteristics of Low Voltage Differential Signaling (LVDS)

Interface Circuits, ANSI/TIA/EIA-644, American National Standards

Institute/Telecommunications Industry/Electronic Industries

Association, October 1995.

4–44

Stratix II デバイス・ハンドブック Volume 2

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2005 年 12 月

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