Cyclone V 器件中的时钟网络和 PLL

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Cyclone V器件手册:已知问题
列出了对Cyclone V器件手册章节的计划更新。
Cyclone V器件中的时钟资源
该时钟网络提供高达128个单一时钟域。CycloneV器件支持每个器件象限高达50个单一GCLK,RCLK
和PCLK时钟源(16 GCLKs + 22 RCLKs + 12 PCLKs [象限1和象限4])。
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ISO
9001:2008
Registered
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Cyclone V器件中的时钟资源
表4-1: Cyclone V器件中的时钟资源—初步
时钟资源
器件
• Cyclone V E A5,A7
和A9
• Cyclone V GX C4,
24个单端或12个差分对 CLK[0..11][p,n]管脚
C5,C7和C9
• Cyclone V GT D5,
D7和D9
时钟输入管脚
CLK[0..3][p,n],
• Cyclone V E A2和A4
18个单端或9个差分对 CLK[6][p,n],
• Cyclone V GX C3
CLK[8..11][p,n]管脚
• Cyclone V SE A5和
A6
• Cyclone V SX C5和
16个单端或8个差分对 CLK[0..7][p,n]管脚
C6
• Cyclone V ST D5和
D6
• Cyclone V E A5,A7
和A9
• Cyclone V GX C4,
C5,C7和C9
• Cyclone V GT D5, • GCLK网络:16
D7和D9
• RCLK网络:88
• Cyclone V E A2和A4
GCLK和RCLK网络
• Cyclone V GX C3
• Cyclone V SE A5和
A6
• Cyclone V SX C5和 • GCLK网络:16
C6
• RCLK网络:66
• Cyclone V ST D5和
D6
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CLK[0..11][p,n]管脚,PLL
时钟输出和逻辑阵列
CLK[0..3][p,n],
CLK[6][p,n],
CLK[8..11][p,n]管脚,PLL
时钟输出和逻辑阵列
CLK[0..7][p,n]管脚,PLL
时钟输出和逻辑阵列
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时钟资源
器件
—
Cyclone V E A2和A4
PCLK网络
4-3
Cyclone V GX C3
6
• Cyclone V E A5
• Cyclone V GX C4和
C5
• Cyclone V GT D5
12
•
•
•
•
Cyclone V E A7
Cyclone V GX C7
Cyclone V GT D7
Cyclone V SE A5和
A6
• Cyclone V SX C5和
C6
• Cyclone V ST D5和
D6
18
• Cyclone V E A9
• Cyclone V GX C9
• Cyclone V GT D9
24
全部
38
16 GCLKs + 22 RCLKs
全部
104
16 GCLKs + 88 RCLKs
Cyclone V器件系列管脚连接指南
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图4-1: Cyclone V器件中的GCLK网络
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
GCLK[0..3]
Q1
Q4
CLK[4..7][p,n]
GCLK[12..15]
GCLK[8..11]
Q2
Q3
在Cyclone V E A2和A4
器件中,只有
CLK[6][p,n]管脚可用。
在Cyclone V GX C6,Cyclone V
SE A5 and A6和Cyclone V ST D5
and D6器件的象限2中GCLK网
络不可用
GCLK[4..7]
CLK[0..3][p,n]
RCLK[10..19]
RCLK[46..51]
RCLK[64..69]
RCLK[70..75]
CLK[4..7][p,n]
RCLK[40..45]
Q1 Q2
Q4 Q3
RCLK[82..87]
RCLK[76..81]
RCLK[58..63]
RCLK[52..57]
RCLK[30..39]
在Cyclone V GX C6,
Cyclone V SE A5 and A6
devices和Cyclone V ST
D5 and D6器件的象限2中
GCLK 网络不可用
在Cyclone V E A2
and A4器件中,只有
CLK[6][p,n]管脚可用
RCLK[20..29]
CLK[0..3][p,n]
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4-5
外设时钟网络
Cyclone V器件只为左侧的外设提供了水平PCLK。
PLD收发器接口时钟、水平I/O管脚以及内部逻辑的时钟输出能够驱动PCLK网络。
相比GCLK和RCLK网络,PCLK具有更高的偏斜。您可以将PCLK用作信号输入和输出Cyclone V器
件的通用布线资源。
图4-3: Cyclone V器件中的PCLK网络
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
Horizontal
PCLK
Horizontal
PCLK
Q1
Q2
Q4
Q3
CLK[4..7][p,n]
Horizontal
PCLK
在Cyclone V E A2和A4
器件中,只有CLK[6][p,n]
管脚可用。
Horizontal
PCLK
CLK[0..3][p,n]
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图4-4: 每个象限的每个脊柱时钟中的层次时钟网络
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Clock output from the PLL
that drives into the SCLKs.
GCLK
PLL Feedback Clock
PCLK
RCLK
16
5
12
SCLK
30
2
22
There are up to 12 PCLKs that can drive
the SCLKs in each spine clock per
quadrant in the largest device.
There are up to 22 RCLKs that can drive
the SCLKs in each spine clock per
quadrant in the largest device.
Column I/O clock: clock that drives
the I/O column core registers
and I/O interfaces.
Core reference clock: clock that feeds
into the PLL as the PLL reference clock.
6
Row clock: clock source to the LAB,
memory blocks, and row I/O interfaces
in the core row.
For Cyclone V E A5 device, Cyclone V GX C3, C4, and C5 devices, and
Cyclone V GT D5 device, only 18 SCLKs are available in quadrant 3 and quadrant
4, which are SCLK[0,1], SCLK[5..10], SCLK[12..15], and SCLK[20..25].
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时钟网络源
4-7
图4-5: Cyclone V器件的双局域时钟域
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
Clock pins or PLL outputs can
drive half of the device to create
dual-regional clocking regions
for improved interface timing.
时钟网络源
在Cyclone V器件中,时钟输入管脚,PLL输出,高速串行接口(HSSI)输出和内部逻辑都能够驱动
GCLK,RCLK和PCLK网络。
内部逻辑
您可以使用LAB布线和行时钟驱动每个GCLK,RCLK和水平PCLK 网络,以使内部逻辑能够作为高
扇出、低偏斜信号。
注意: 内部生成的GCLK,RCLK或者PCLK不能驱动Cyclone V PLL。PLL的输入时钟必须来自专用
时钟输入管脚,PLL-fed GCLK或者PLL-fed RCLK。
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PLL时钟输出
Related Information
Cyclone V器件中的I/O特性
提供了关于HSSI输出的详细信息。
PLL时钟输出
Cyclone V PLL时钟输出能够驱动GCLK以及RCLK网络。
GCLK和RCLK网络的时钟输入管脚连接
表4-2: Cyclone V E,GX和GT器件的GCLK网络的专用时钟输入管脚连接—初步
时钟资源
CLK (p/n管脚)
GCLK[0,1,2,3,4,5,6,7]
CLK[0,1,2,3]
GCLK[8,9,10,11]
CLK[4,5,6,7] (1)
GCLK[0,1,2,3,12,13,14,15]
CLK[8,9,10,11]
表4-3: Cyclone V SE,SX和ST器件的GCLK网络的专用时钟输入管脚连接—初步
时钟资源
CLK (p/n管脚)
GCLK[0,1,2,3,4,5,6,7]
CLK[0,1,2,3]
GCLK[8,9,10,11]
CLK[4,5]
GCLK[0,1,2,3,12,13,14,15]
CLK[6,7]
(1)
(2)
CLK (p/n管脚)
RCLK[20,24,28,30,34,38,58,59,60,61,62,63,64,68,82,86]
CLK[0]
RCLK[21,25,29,31,35,39,58,59,60,61,62,63,65,69,83,87]
CLK[1]
RCLK[22,26,32,36,52,53,54,55,56,57,58,59,60,61,62,63,66,84]
CLK[2]
RCLK[23,27,33,37,52,53,54,55,56,57,58,59,60,61,62,63,67,85]
CLK[3]
(2)
RCLK[46,47,48,49,50,51,70,74,76,80]
CLK[4]
RCLK[46,47,48,49,50,51,71,75,77,81]
CLK[5] (2)
RCLK[52,53,54,55,56,57,72,78]
CLK[6]
RCLK[52,53,54,55,56,57,73,79]
CLK[7] (2)
RCLK[0,4,8,10,14,18,40,41,42,43,44,45,64,68,82,86]
CLK[8]
对于 Cyclone V E A2和A4器件以及Cyclone V GX C3器件,只有CLK[6]可用。
这应用于所有的 Cyclone V E,GX和GT器件,除了 Cyclone V E A2和A4器件以及 Cyclone V GX C3器
件。
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时钟资源
4-9
CLK (p/n管脚)
RCLK[1,5,9,11,15,19,40,41,42,43,44,45,65,69,83,87]
CLK[9]
RCLK[2,6,12,16,40,41,42,43,44,45,46,47,48,49,50,51,66,84]
CLK[10]
RCLK[3,7,13,17,40,41,42,43,44,45,46,47,48,49,50,51,67,85]
CLK[11]
CLK (p/n管脚)
RCLK[20,24,28,30,34,38,58,59,60,61,62,63,64,68,82,86]
CLK[0]
RCLK[21,25,29,31,35,39,58,59,60,61,62,63,65,69,83,87]
CLK[1]
RCLK[22,26,32,36,52,53,54,55,56,57,58,59,60,61,62,63,66,84]
CLK[2]
RCLK[23,27,33,37,52,53,54,55,56,57,58,59,60,61,62,63,67,85]
CLK[3]
RCLK[52,53,54,55,56,57,78]
CLK[4]
RCLK[52,53,54,55,56,57,79]
CLK[5]
RCLK[0,4,8,40,41,42,43,44,45,64,68,82,86]
CLK[6]
RCLK[1,5,9,40,41,42,43,44,45,65,69,83,87]
CLK[7]
时钟输出连接
关于到GCLK和RCLK网络的Cyclone V PLL连接,请参考到GCLK和RCLK网络的PLL连接电子表格。
相关链接
PLL Connectivity to GCLK and RCLK Networks for Cyclone V Devices
由...驱动
inclk[0]和
inclk[1]
inclk[2]
• 时钟控制模块同一侧上的PLL的PLL计数器C0和C2(Cyclone V器件的顶端,
底部和右侧)。
• 时钟控制模块同一侧上的PLL的PLL计数器C4(Cyclone V器件的左侧)。
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GCLK控制模块
时钟
inclk[3]
由...驱动
GCLK控制模块
通过静态或动态地使用内部逻辑来驱动多路复用器选择输入,可以对GCLK选择模块选择时钟源。
当动态地选择时钟源时,您最多可以选择两个PLL计数器输出和两个时钟管脚输入。
图4-6: Cyclone V器件的GCLK控制模块
CLKp
Pins
PLL Counter
Outputs
When the device is in user mode,
you can dynamically control the
clock select signals through
internal logic.
2 CLKn
Pin
2
2
CLKSELECT[1..0]
PLL Counter
Outputs
Internal
Logic
Static Clock
Select
This multiplexer
supports user-controllable
dynamic switching
Enable/
Disable
GCLK
The CLKn pin is not a dedicated
clock input when used as a
single-ended PLL clock input. The
CLKn pin can drive the PLL using
the GCLK.
When the device is in user mode, you can
only set the clock select signals through a
configuration file (SRAM object file [.sof] or
programmer object file [.pof]) because the
signals cannot be controlled dynamically.
Internal
Logic
RCLK控制模块
您只能通过使用由Quartus II生成的配置文件(.sof或.pof)中的配置位设置来对RCLK选择模块的时钟
源选择进行控制。
图4-7: Cyclone V器件的RCLK控制模块
CLKp
Pin
PLL Counter
Outputs
The CLKn pin is not a dedicated
clock input when used as a
single-ended PLL clock input. The
CLKn pin can drive the PLL using
the RCLK.
CLKn
Pin
2
Internal Logic
Static Clock Select
Enable/
Disable
When the device is in user mode,
you can only set the clock select
signals through a configuration file
(.sof or .pof); they cannot be
controlled dynamically.
Internal
Logic
RCLK
通过Quartus II中的ALTCLKCTRL宏功能,您能够对GCLK和RCLK时钟网络多路复用器设置输入时
钟源和clkena信号。
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PCLK控制模块
4-11
注意: 当使用ALTCLKCTRL宏功能动态选择时钟源时,使用CLKSELECT[0..1]信号选择输入。
时钟管脚的输入驱动多路复用器的inclk[0..1] 端口,而PLL输出驱动inclk[2..3]端
口。
相关链接
Clock Control Block (ALTCLKCTRL) Megafunction User Guide
提供了关于ALTCLKCTRL megafunction的详细信息。
PCLK控制模块
要驱动HSSI水平PCLK控制模块,需要选择HSSI输出或者内部逻辑。
图4-8: Cyclone V器件的水平PCLK控制模块
HSSI Output
Internal Logic
Static Clock Select
Horizontal PCLK
外部PLL时钟输出控制模块
通过使用ALTCLKCTRL宏功能可以使能或者禁用专用外部时钟输出管脚。
图4-9: Cyclone V器件的外部PLL输出时钟控制模块
PLL Counter
Outputs
9
Static Clock Select
Enable/
Disable
Internal
Logic
The clock control block feeds to a
multiplexer within the
FPLL_<#>_CLKOUT pin’s IOE. The
FPLL_<#>_CLKOUT pin is a
dual-purpose pin. Therefore, this
multiplexer selects either an internal
signal or the output of the clock
control block.
When the device is in user mode,
you can only set the clock select
signals through a configuration file
(.sof or .pof); they cannot be
controlled dynamically.
IOE
Internal
Logic
Static Clock
Select
FPLL_<#>_CLKOUT pin
相关链接
Clock Control Block (ALTCLKCTRL) Megafunction User Guide
提供了关于ALTCLKCTRL megafunction的详细信息。
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时钟断电
时钟使能信号
如果GCLK或RCLK输出驱动PLL的输入,那么不能使用时钟控制模块的时钟使能和禁用电路。
图4-10: 使用时钟使能和禁用电路的clkena实现
此图显示了时钟控制模块的时钟使能和禁用电路的实现。
The R1 and R2 bypass paths
are not available for the PLL
external clock outputs.
clkena
Clock Select
Multiplexer Output
D
Q
R1
D
Q
R2
GCLK/
RCLK/
FPLL_<#>_CLKOUT
The select line is statically
controlled by a bit setting in
the .sof or .pof.
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Cyclone V PLL
4-13
图4-11: clkena信号的实例
此图显示了一个时钟输出使能的波形实例。clkena信号同步到时钟输出的下降沿。
Clock Select
Multiplexer Output
Use the clkena signals to
enable or disable the GCLK
and RCLK networks or the
FPLL_<#>_CLKOUT pins.
clkena
AND Gate Output
with R2 Bypassed
(ena Port Registered as
Falling Edge of Input Clock)
AND Gate Output
with R2 Not Bypassed
(ena Port Registered as Double
Register with Input Clock)
Cyclone V PLL
PLL对器件时钟管理、外部系统时钟管理以及高速I/O接口提供了可靠的时钟管理与综合。
Cyclone V器件系列包含小数分频PLL,它能用作小数分频PLL或者整数PLL。Cyclone V器件中的输
出计数器专用于支持整数或小数频率综合的每个小数分频PLL。
Cyclone V器件提供高达 8个较大密度的小数分频PLL。
表4-7: Cyclone V器件中的PLL特性—初步
特性
支持
整数PLL
Yes
小数分频PLL
Yes
9
M, N, C计数器大小
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Cyclone V器件中的PLL物理计数器
特性
支持
Yes (3)
源同步补偿
Yes
直接补偿
Yes
正常补偿
Yes
Yes
Yes
LVDS补偿
Yes
相移分辨率
78.125 ps (4)
Yes
断电模式
Yes
Cyclone V器件中的PLL物理计数器
小数分频PLL的物理计数器按下面顺序排列:
• 从上到下(up-to-down)
• 从下到上(down-to-up)
图4-12: Cyclone V器件的PLL物理计数器定向
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
Physical Counter C0
Physical Counter C1
PLL
Physical Counter C8
Physical Counter C8
Physical Counter
C0 to C8
(Up-to-Down
Sequence)
Physical Counter C7
PLL
Physical Counter
C8 to C0
(Down-to-Up
Sequence)
Physical Counter C0
Cyclone V器件中的PLL位置
Cyclone V器件对三个收发器通道的每组提供一个PLL。这些PLL位于FPGA中的一条带状区域。
(3)
(4)
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Cyclone V器件中的PLL位置
4-15
对于带状区域中的PLL,只有带状小数分频PLL的PLL counter C[4..8]用于时钟网络。PLL counter
C[0..3]用于支持HSSI应用的高速要求。
Cyclone V器件中的PLL总数包括PLL带状区域中的PLL。然而,收发器只能使用位于带状区域中的
PLL。
下图显示了小数分频PLL(FPLL)的物理位置。每个索引代表器件中的一个小数分频PLLL(FPLL)。小
数分频PLL的物理位置对应于Quartus II Chip Planner中的坐标。
图4-13: Cyclone V E A2和A4器件的PLL位置
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
Pins
CLK[10,11]
4 Logical Clocks
FRACTIONALPLL_X0_Y38
FRACTIONALPLL_X0_Y1
4
2 Logical Clocks
FRACTIONALPLL_X54_Y38
4
FRACTIONALPLL_X54_Y1
3
4 Logical Clocks
Logical
Clocks
1
Pins
CLK[6][p,n]
2 Logical Clocks
CLK[2,3]
Pins
CLK[0..3][p,n]
图4-14: Cyclone V GX C3器件的PLL位置
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
Pins
CLK[10,11]
2 Logical Clocks
4 Logical Clocks
FRACTIONALPLL_X0_Y28
4
FRACTIONALPLL_X48_Y28
PLL Strip
FRACTIONALPLL_X0_Y13
4
FRACTIONALPLL_X48_Y1
4 Logical Clocks
Pins
CLK[0..3][p,n]
Cyclone V器件中的时钟网络和PLL
反馈
3
Logical
Clock
1
Pins
CLK[6][p,n]
2 Logical Clocks
CLK[2,3]
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Cyclone V器件中的PLL位置
图4-15: Cyclone V E A5器件 Cyclone V GX C4和C5器件和 Cyclone V GT D5器件的PLL位置
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
Pins
CLK[10,11]
2 Logical Clocks
4 Logical Clocks
FRACTIONALPLL_X0_Y54
4
FRACTIONALPLL_X68_Y54
4
2
Pins
Logical CLK[4..5][p,n]
Clocks
4
2
Logical
Clocks
PLL Strip
FRACTIONALPLL_X0_Y30
FRACTIONALPLL_X0_Y14
FRACTIONALPLL_X0_Y1
4
4
4
FRACTIONALPLL_X68_Y1
4 Logical Clocks
CLK[2,3]
Pins
CLK[0..3][p,n]
Pins
CLK[6..7][p,n]
2 Logical
Clocks
图4-16: Cyclone V E A7器件, Cyclone V GX C7 器件, Cyclone V GT D7 器件, Cyclone V SE A5和A6器
件, Cyclone V SX C5和C6器件和 Cyclone V ST D5和D6器件的PLL位置
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
Pins
CLK[10,11]
4 Logical Clocks
FRACTIONALPLL_X0_Y74
4
2 Logical Clocks
FRACTIONALPLL_X89_Y74 (1) 4
2
Logical
Clocks
Pins
CLK[4..5][p,n]
PLL Strip
FRACTIONALPLL_X0_Y56
FRACTIONALPLL_X89_Y74 is not
available for Cyclone V SE A5 and A6
devices, Cyclone V SX C5 and C6
devices, and Cyclone V ST D5
and D6 devices.
4
2
FRACTIONALPLL_X0_Y32
2
FRACTIONALPLL_X0_Y15
FRACTIONALPLL_X0_Y1
4
4
FRACTIONALPLL_X89_Y1 4
4 Logical Clocks
CLK[2,3]
2
Logical
Clocks
2 Logical
Clocks
Pins
CLK[6..7][p,n]
Pins
CLK[0..3][p,n]
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Cyclone V器件中的时钟网络和PLL
反馈
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4-17
图4-17: Cyclone V E A9器件, Cyclone V GX C9器件和 Cyclone V GT D9器件的PLL位置
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
CLK[8..11][p,n]
Pins
CLK[10,11]
4 Logical Clocks
2 Logical Clocks
4
FRACTIONALPLL_X0_Y108
FRACTIONALPLL_X121_Y108
2
4
Logical
Clocks
Pins
CLK[4..5][p,n]
PLL Strip
4
FRACTIONALPLL_X0_Y81
4
FRACTIONALPLL_X0_Y64
4
FRACTIONALPLL_X0_Y39
4
FRACTIONALPLL_X0_Y22
4
FRACTIONALPLL_X0_Y1
FRACTIONALPLL_X121_Y1
2
4
Logical
Clocks
4 Logical Clocks
Pins
CLK[6..7][p,n]
2 Logical
Clocks
CLK[2,3]
Pins
CLK[0..3][p,n]
小数分频PLL体系结构
图4-18: Cyclone V器件的小数分频PLL高级结构图
For single-ended clock inputs, only the CLK<#>p pin
has a dedicated connection to the PLL. If you use the
CLK<#>n pin, a global or regional clock is used.
Dedicated
Clock Inputs
GCLK/RCLK
locked
4
inclk0
Clock
inclk1 Switchover
Block
÷N
PFD
CP
LF
VCO
8
÷2
8
VCO Post-Scale
Counter K
÷C3
Cascade Input
from Adjacent PLL
Delta Sigma
Modulator
÷M
Direct Compensation Mode
ZDB, External Feedback Modes
LVDS Compensation Mode
Source Synchronous, Normal Modes
反馈
RCLKs
External Clock Outputs
TX Serial Clock
TX Load Enable
FBOUT
÷C8
Dedicated refclk
Cyclone V器件中的时钟网络和PLL
GCLKs
÷C1
÷C2
clkswitch
clkbad0
clkbad1
activeclock
Casade Output
to Adjacent PLL
÷C0
PLL Output Multiplexer
Lock
Circuit
pfdena
Only C0 and C2 drive the TX
serial clock and C1 and C3
can drive the TX load enable.
This FBOUT port is fed by
the M counter in the PLLs.
External Memory
Interface DLL
PMA Clocks
FBIN
DIFFIOCLK Network
GCLK/RCLK Network
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4-18
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注意: Cyclone V E A7器件, Cyclone V GX C7 器件和 Cyclone V GT D7器件左侧上的中间小数分频
PLL不支持外部时钟输出。
下图显示PLL上的任意输出counter ( C[0..8])或 M计数器都能够驱动专用外部时钟输出。因此,一
个计数器或频率能够驱动指定PLL上的全部输出管脚。
图4-19: Cyclone V器件中与PLL关联的复用时钟I/O管脚
I/O / FPLL_<#>_CLKOUT0/ FPLL_<#>_CLKOUTp /
FPLL_<#>_FB
EXTCLKOUT[0]
C0
fbin
C1
C2
You can feed these clock output pins using
any one of the C[8..0] or M counters. When
not used as external clock outputs, you can
use these clock output pins as regular user
I/Os.
C3
Fractional PLL
VCO
EXTCLKOUT[1]
C4
C5
C6
10
I/O / FPLL_<#>_CLKOUT1 /FPLL_<#>_ CLKOUTn
The FPLL_<#>_CLKOUT0 and
FPLL_<#>_CLKOUT1 pins are single-ended
clock output pins.
2
EXTCLKOUT[1..0]
I/O /FPLL_<#>_FBp
C7
C8
The FPLL_<#>_CLKOUTp and
FPLL_<#>_CLKOUTn pins are differential
output pins while the FPLL_<#>_FBp and
FPLL_<#>_FBn pins are differential
feedback input pins to support differential
EFB.
M
I/O / FPLL_<#>_FBn
The FPLL_<#>_FB pin is a
single-ended feedback input pin for
single-ended EFB mode.
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Cyclone V器件中的时钟网络和PLL
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4-19
PLL控制信号
一个单端输出对的每个管脚可以是同相位(in-phase)或者是180°反相位(out-of-shape)。要在一个管脚
对中实现180°反相位管脚,Quartus II要将设计中的一个NOT gate(非门)布置在IOE中。
时钟输出管脚对支持下面的I/O标准:
•
•
•
•
PLL控制信号
使用areset信号可以控制PLL操作和重新同步,使用locked信号可以观测PLL的状态。
areset
areset信号是每个PLL 的复位或者重同步输入。器件输入管脚或者内部逻辑能够驱动这些输入信
号。
当areset被驱动为高电平时,PLL计数器复位,对PLL输出清零,使PLL处于失锁状态。VCO恢复
为默认设置。当areset再次被驱动为低电平时,PLL在重新锁定的同时将重新同步到它的输入。
每次PLL失锁后必须置位areset信号以保证PLL输入与输出时钟之间的正确相位关系。可以
在Quartus II MegaWizard™ Plug-In Manager中设置PLL失锁(loss-of-lock)后自动复位。
在下面情况下,必须使用areset信号:
• 设计中使能了PLL重配置或者时钟切换功能
• 失锁(loss-of-lock)情况过后,必须维持PLL输入与输出时钟之间的相位关系
注意: 如果上电后PLL的输入时钟没有翻转或者不稳定,那么要在输入时钟变得稳定并在规格范围
内后置位areset信号。
locked
PLL的locked信号输出可以表明下面情况:
• PLL已经锁定到参考时钟。
• PLL时钟输出运行在(在MegaWizard Plug-In Manager中设置的)所需相位和频率上。
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4-20
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Data Pin
PLL Reference Clock
at the Input Pin
Data at the Register
Clock at the Register
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4-21
• 数据管脚到IOE寄存器输入
• 时钟输入管脚到PLL相位频率检测器(PFD)的输入
Cyclone V PLL能够补偿多个pad-to-input-register路径,例如:数据总线(当设为使用源同步补偿模式
时)。
Data Pin
PLL Reference Clock
at the Input Pin
Data at the Register
Clock at the Register
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4-22
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标准模式
图4-22: 直接补偿模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the
Input Pin
The PLL clock outputs
lag the PLL input clocks
depending on routing
delays.
PLL Clock at the
Register Clock Port
External PLL
Clock Outputs
PLL Reference
Clock at the Input Pin
PLL Clock at the
Register Clock Port
Dedicated PLL
Clock Outputs
The external clock output
can lead or lag the PLL
internal clock signals.
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4-23
C0
EXTCLKOUT[0]
fbout
fbin
C1
FPLL_<#>_FB
C2
EXTCLKOUT[1]
C3
inclk
Multiplexer
C4
÷N
PFD
CP/LF
10
VCO
2
C5
C6
C7
C8
M
图4-25: ZDB模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the Input Pin
The internal PLL clock
output can lead or lag
the external PLL clock
outputs.
PLL Clock at the
Register Clock Port
Dedicated PLL
Clock Outputs
相关链接
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4-24
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C0
EXTCLKOUT[0]
fbout[p]
I/O / FPLL_<#>_CLKOUT0
/ FPLL_<#>_CLKOUTp /
FPLL_<#>_FB
External board connection for one
differential clock output and one
differential feedback input for
differential EFB support.
fbin
C1
C2
inclk
÷N
PFD
CP/LF
VCO 0
C3
C4
EXTCLKOUT[1]
10
Multiplexer
2
fbout[n]
I/O / FPLL_<#>_CLKOUT1 /
FPLL_<#>_ CLKOUTn
fbout
External
Board Trace
For differential EFB mode,
FPLL_<#>_CLKOUT[p,n] are the
fbout[p,n] output pin; while
FPLL_<#>_FB[p,n] are the fbin[p,n]
input pins.
C5
C6
fbin[p]
I/O /FPLL_<#>_FBp
C7
C8
M
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fbin[n]
I/O / FPLL_<#>_FBn
External board connection for one
single-ended clock output and one
single-ended feedback input for
single-ended EFB support.
For single-ended EFB mode,
FPLL_<#>_CLKOUT1 is the fbout
output pin; while the FPLL_<#>_FB is
the fbin input pin.
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4-25
图4-27: EFB模式的PLL时钟之间的相位关系实例
Phase Aligned
PLL Reference
Clock at the
Input Pin
The PLL clock outputs
can lead or lag the fbin
clock input.
PLL Clock at
the Register
Clock Port
Dedicated PLL
Clock Outputs
fbin Clock Input Pin
相关链接
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4-26
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高和低电平计数值的范围都是1到256。对设计所选择的高和低电平计数值的和用于选择指定计数器
的分频值。
Delta-Sigma Modulator(Delta-Sigma 调制器)
delta-sigma modulator (DSM)与M乘法计数器一起用于使能PLL运行在小数分频模式。DSM从周期到
周期动态地修改M计数器分频值。不同的M计数器值允许"average"M计数器值是一个非整数值。
小数分频模式(Fractional Mode)
在小数分频模式中,M计数器分频值等于"clock high" ,"clock low"和小数分频值的和。小数分频值等
于 K/2^X , 其中 K是一个0到 (2^X – 1)之间的整数, X = 8, 16, 24或者32。
整数模式(Integer Mode)
当PLL运行在整数模式时,M是一个整数值,DSM是禁用的。
相关链接
Altera Phase-Locked Loop (ALTERA_PLL) Megafunction User Guide
提供了关于Quartus II的PLL软件支持的详细信息。
时钟切换
时钟切换功能使PLL能够在两个参考输入时钟之间进行切换。此功能用于时钟备份或双时钟域的应
用,在此应用中如果前一个时钟停止运行,那么系统就开启备用时钟。 当时钟不再翻转或者不再
基于用户控制信号(clkswitch)时,设计能够自动执行时钟切换。
Cyclone V PLL支持下面时钟切换模式:
• 自动切换(automatic switchover)—时钟检测电路监控当前的参考时钟。如果当前参考时钟停止翻
转,那么该参考时钟会自动在inclk0和inclk1时钟之间切换。
• 手动时钟切换(manual clock switchover)—使用clkswitch信号控制时钟切换。当clkswitch信
号从逻辑低电平变成逻辑高电平,并保持在高电平至少三个时钟周期时,PLL的参考时钟会从
inclk0切换到 inclk1, 反之亦然。
• 通过手动覆盖的自动切换(automatic switchover with manual override)—此模式是自动切换和手动
时钟切换的综合。当clkswitch信号变高时,它将覆盖自动时钟切换功能。只要clkswitch
信号为高, 进一步的切换操作就会被阻止。
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4-27
自动时钟切换
Cyclone V PLL支持一个完全可配置的时钟切换功能。
图4-28: 自动时钟切换电路结构图
此图显示了内置在PLL中的自动切换电路的结构图。
clkbad[0]
clkbad[1]
activeclock
Clock
Sense
Switchover
State Machine
clksw
Clock Switch
Control Logic
clkswitch
inclk0
N Counter
inclk1
Multiplexer
Out
PFD
refclk
fbclk
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4-28
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手动覆盖的自动切换(Automatic Switchover with Manual Override)
inclk1
muxout
clkbad0
clkbad1
activeclock
Switchover is enabled on the falling
edge of inclk0 or inclk1, depending
on which clock is available. In this
figure, switchover is enabled on the
falling edge of inclk1.
手动覆盖的自动切换(Automatic Switchover with Manual Override)
在手动覆盖的自动切换模式中, clkswitch信号可用于用户或系统控制的切换情况。此模式可用
于相同频率切换或者不同频率的输入之间的切换。
例如,如果 inclk0是 66 MHz, inclk1是 200 MHz,那么必须使用 clkswitch信号控制切换。自
动时钟检测电路不能监控频差大于100% (2×)的时钟输入 (inclk0和 inclk1)频率。
当时钟源来自背板上的多个板卡,并且需要一个在操作频率之间系统控制的切换时,该功能是非常
有用的。
你必须选择备用时钟频率和设置 M, N, C和 K计数器,以便VCO运行在建议的操作频率范围内。如果
指定组合的inclk0和 inclk1频率不能满足这一要求,那么ALTERA_PLL MegaWizard Plug-in
Manager接口将会给予提示。
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4-29
图4-30: 使用clkswitch (手动)控制的时钟切换
此图显示一个由clkswitch信号控制的时钟切换波形。在此情况中,两个时钟源都是可用的,并
且 inclk0被选作参考时钟; clkswitch信号变高,开始切换流程。在 inclk0的下降沿,接收器的
参考时钟 muxout关断(gated off)以防止产生时钟毛刺。在 inclk1的下降沿, 作为PLL参考,参考时
钟多路复用器从 inclk0切换到 inclk1。 activeclock信号的变化表明当前驱动PLL的时钟。
inclk0
inclk1
muxout
clkswitch
activeclock
clkbad0
clkbad1
To initiate a manual clock switchover event,
both inclk0 and inclk1 must be running when
the clkswitch signal goes high.
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提供了关于Quartus II的PLL软件支持的详细信息。
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4-30
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指南
图4-31: Cyclone VPLL中的手动时钟切换电路
clkswitch
Clock Switch
Control Logic
inclk0
N Counter
inclk1
muxout
PFD
refclk
fbclk
通过在ALTERA_PLL megafunction中指定切换延迟,您可以延迟时钟切换操作。指定切换延迟时,
clkswitch信号必须保持高电平至少三个 inclk周期加上已经指定的延迟周期数以启动时钟切
换。
相关链接
Altera Phase-Locked Loop (ALTERA_PLL) Megafunction User Guide
提供了关于Quartus II的PLL软件支持的详细信息。
Switchover Occurs
∆Fvco
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VCO Tracks Secondary Clock
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4-31
AN661: Implementing Fractional PLL Reconfiguration with ALTERA_PLL and
ALTERA_PLL_RECONFIG Megafunctions
版本
2013年5月
2013.05.06
Cyclone V器件中的时钟网络和PLL
反馈
修订内容
Altera公司
4-32
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2013.05.06
日期
版本
2012年12月
2012.12.28
修订内容
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
2012年6月
2.0
2012年2月
1.1
2011年10月
1.0
首次发布。
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