advertisement
▼
Scroll to page 2
of
10
DRAM Design Guide For 5+ Years Compliance December 1999 1 Micron Confidential DRAM Trends RDRAM Intel-based high-end PC 64Mb EDO December 1999 5V 16Mb PC100/ PC133 SDRAM DDR SDRAM (2.5V) New FPM/EDO Design-ins 2 Micron Confidential DRAM Design Guidelines Options Package I/O 16Mb 1 54 TSOP x4 SDR 3.3V LVTTL na 16 Meg x 4 32 Meg x 4 64 Meg x 4 128 Meg x 4 PC100/133 2 54 TSOP x8 SDR 3.3V LVTTL na 8 Meg x 8 64 Meg x 8 PC100/133 3 54 TSOP x16 SDR 3.3V LVTTL na 4 Meg x 16 8 Meg x 16 16 Meg x 16 32 Meg x 16 PC100/133 4 50 TSOP x16 SDR 3.3V LVTTL 1 Meg x 16 5 86 TSOP x32 SDR 3.3V LVTTL na 2 Meg x 32 4 Meg x 32 8 Meg x 32 6 66 TSOP x4 DDR 2.5V SSTL_2 na 16 Meg x 4 32 Meg x 4 64 Meg x 4 128 Meg x 4 PC200/266 7 66 TSOP x8 DDR 2.5V SSTL_2 na 8 Meg x 8 64 Meg x 8 PC200/266 8 66 TSOP x16 DDR 2.5V SSTL_2 na 4 Meg x 16 8 Meg x 16 16 Meg x 16 32 Meg x 16 PC200/266 9 100 TQFP x32 DDR-SG 2.5V SSTL_2 512K x 32 100 TQFP x32 DDR 2.5V SSTL_2 December 1999 Width Data Rate Voltage 64Mb na na na 128Mb 256Mb 16 Meg x 8 32 Meg x 8 na na 16 Meg x 8 32 Meg x 8 na na 2 Meg x 32 4 Meg x 32 8 Meg x 32 3 512Mb Clock (MHz) na 143/166/200 TBD 143/166/200 na 150/166 TBD 166/183 Micron Confidential Minimum Granularity (MB) vs. Bus Width 16-Bit Bus Width 32-Bit Bus Width 64-Bit Bus Width Package Width 16Mb 64Mb 128Mb 256Mb 16Mb 64Mb 128Mb 256Mb 16Mb 64Mb 128Mb 256Mb 54 TSOP x4 -- 32 64 128 -- 64 128 256 -- 128 256 512 54 TSOP x8 -- 16 32 64 -- 32 64 128 -- 64 128 256 54 TSOP x16 -- 8 16 32 -- 16 62 64 -- 32 64 128 50 TSOP x16 2 -- -- -- 4 -- -- -- 8 -- -- -- 86 TSOP x32 -- 8 16 32 -- 8 16 32 -- 16 32 64 66 TSOP x4 -- 32 64 128 -- 64 128 256 -- 128 256 512 66 TSOP x8 -- 16 32 64 -- 32 64 128 -- 64 128 256 66 TSOP x16 -- 8 16 32 -- 16 32 64 -- 32 64 128 100 PQFP x32 2 -- -- -- 2 -- -- -- 4 -- -- -- 100 PQFP x32 -- 8 16 32 -- 8 16 32 -- 16 32 64 December 1999 4 Micron Confidential DRAM Design Guidelines Options Package Width Data Rate Voltage I/O 16Mb 1 54 TSOP x4 SDR 3.3V LVTTL na 2 54 TSOP x8 SDR 3.3V LVTTL 3 54 TSOP x16 SDR 3.3V LVTTL 64Mb 128Mb 256Mb 512Mb Clock (MHz) 16 Meg x 4 32 Meg x 4 64 Meg x 4 128 Meg x 4 PC100/133 na 8 Meg x 8 32 Meg x 8 64 Meg x 8 PC100/133 na 4 Meg x 16 8 Meg x 16 16 Meg x 16 32 Meg x 16 PC100/133 16 Meg x 8 x4 x8 x16 q 54-pin TSOP NC NC DQ0 • SDR (Single Data Rate) - • Medium to large memory arrays tWR NC = 2 clocks NC • 512Mb uses same package/ pinout, per se • 512Mb refresh - 64ms period - tRFC = 1.6 x tRC December 1999 NC DQ1 • PC main memory chief user • NC NC 5 - - VDD DQ0 DQ0 - VDDQ NC DQ1 DQ1 DQ2 - VssQ NC DQ3 DQ2 DQ4 - VDDQ NC DQ5 DQ3 DQ6 - VssQ NC DQ7 VDD NC DQML - WE# - CAS# - RAS# - CS# - BA0 - BA1 A10 A0 A1 A2 A3 VDD - x16 x8 x4 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 54-pin TSOP NC on 64Mb & 128Mb 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 Vss DQ15 DQ7 VssQ DQ14 NC DQ13 DQ6 VccQ DQ12 NC DQ11 DQ5 VssQ DQ10 NC DQ9 DQ4 VccQ DQ8 NC Vss NC DQMH DQM CLK CKE A12 A11 A9 A8 A7 A6 A5 A4 Vss - Micron Confidential NC NC DQ3 NC NC NC DQ2 NC DQM - DRAM Design Guidelines Options Package Width Data Rate Voltage 4 50 TSOP x16 SDR 5 86 TSOP x32 SDR I/O 16Mb 64Mb 128Mb 256Mb 512Mb Clock (MHz) 3.3V LVTTL 1 Meg x 16 na na na na 143/166/200 3.3V LVTTL na 8 Meg x 32 TBD 143/166/200 q 50 and/or 86 TSOP • SDR (Single Data Rate) • Minimum memory arrays • PC graphics chief user • tWR December 1999 = 2 clocks Vcc DQ0 DQ1 VssQ DQ2 DQ3 VccQ DQ4 DQ5 VssQ DQ6 DQ7 VccQ DQML WE# CA# RAS# CS# BA A10 A0 A1 A2 A3 Vcc 2 Meg x 32 4 Meg x 32 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 6 50-pin TSOP 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 Vss DQ15 DQ14 VssQ DQ13 DQ12 VccQ DQ11 DQ10 VssQ DQ9 DQ8 VccQ NC DQMH CLK CKE NC A9 A8 A7 A6 A5 A4 Vss VDD DQ0 VDDQ DQ1 DQ2 VssQ DQ3 DQ4 VDDQ DQ5 DQ6 VssQ DQ7 NC VDD DQM0 WE# CAS# RAS# CS# A11 BA0 BA1 A10 A0 A1 A2 DQM2 VDD NC DQ16 VssQ DQ17 DQ18 VDDQ DQ19 DQ20 VssQ DQ21 DQ22 VDDQ DQ23 VDD 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 NC on 64Mb/128Mb 19 20 21 NC on 64Mb 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 86-pin TSOP (x32) 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 Vss DQ15 VssQ DQ14 DQ13 VDDQ DQ12 DQ11 VssQ DQ10 DQ9 VDDQ DQ8 NC Vss DQM1 NC A12 CLK CKE A9 A8 A7 A6 A5 A4 A3 DQM3 Vss NC DQ31 VDDQ DQ30 DQ29 VssQ DQ28 DQ27 VDDQ DQ26 DQ25 VssQ DQ24 Vss Micron Confidential SDRAM Addressing SDRAM Addressing a x8 x16 x32 Row Column A0-A11 A0-A9 A0-A11 A0-A8 A0-A11 A0-A7 A0-A10 A0-A7 a Row Column A0-A11 A0-A9, A11 A0-A11 A0-A9 A0-A11 A0-A8 A0 -A11 A0-A7 a Row Column A0-A12 A0-A9, A11 a Row A0-A12 Column A0-A9, A11, A12 64Mb (4 banks) 128Mb (4 banks) 256Mb (4 banks) 512Mb (4 banks) a. b. c. d. e. x4 b,c A0-A12 A0-A9 b,c A0-A12 b,c b,c A0-A12 A0-A8 b,c b,c A0-A12 b,c A0-A9, A11 A0-A9 d e A0-A12 A0-A7 TBD TBD 54-pin TSOP (x4, x8, x16) and 86-pin TSOP (x32) Refresh goes from 15.625µs per row to 7.8µs per row Pin 36 goes from NC to A12 Pin 21 goes from NC to A11 Pin 69 goes from NC to A12 December 1999 7 Micron Confidential DRAM Design Guidelines Options Package Width Data Rate Voltage I/O 16Mb 6 66 TSOP x4 DDR 2.5V SSTL_2 na 7 66 TSOP x8 DDR 2.5V SSTL_2 8 66 TSOP x16 DDR 2.5V SSTL_2 64Mb 256Mb 512Mb Clock (MHz) 16 Meg x 4 32 Meg x 4 64 Meg x 4 128 Meg x 4 PC200/266 na 8 Meg x 8 32 Meg x 8 64 Meg x 8 PC200/266 na 4 Meg x 16 8 Meg x 16 16 Meg x 16 32 Meg x 16 PC200/266 x4 q 66 TSOP • DDR (Double Data Rate) provides data at 2x the clock rate • Medium to large memory arrays • Mainframe, servers, workstations and routers will be chief users • tWR = 2.5 clocks • 512Mb refresh – 64ms period – tRFC = 2 x tRC December 1999 128Mb 16 Meg x 8 x8 x16 VDD VDD VDD NC DQ0 DQ0 VDDQ VDDQ VDDQ NC NC DQ1 DQ0 DQ1 DQ2 VssQ VssQ VssQ NC NC DQ3 NC DQ2 DQ4 VDDQ VDDQ VDDQ NC NC DQ5 DQ1 DQ3 DQ6 VssQ VssQ VssQ NC NC DQ7 NC NC NC VDDQ VDDQ VDDQ NC NC LQS NC NC NC VDD VDD VDD NC NC NC NC NC LDM WE# WE# WE# CAS# CAS# CAS# RAS# RAS# RAS# CS# CS# CS# DU DU DU BA0 BA0 BA0 BA1 BA1 BA1 A10/AP A10/AP A10/AP A0 A0 A0 A1 A1 A1 A2 A2 A2 A3 A3 A3 VDD VDD VDD 8 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 -QFC# 20 21 22 23 24 NC on 64Mb 25 & 128Mb 26 27 28 29 30 31 32 33 66-pin TSOP 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 x16 x8 x4 VSS DQ15 VSSQ DQ14 DQ13 VDDQ DQ12 DQ11 VSSQ DQ10 DQ9 VDDQ DQ8 NC VSSQ UQS NC VREF VSS UDM CLK# CLK CKE DU A12 A11 A9 A8 A7 A6 A5 A4 VSS VSS DQ7 VSSQ NC DQ6 VDDQ NC DQ5 VSSQ NC DQ4 VDDQ NC NC VSSQ DQS NC VREF VSS DM CLK# CLK CKE DU A12 A11 A9 A8 A7 A6 A5 A4 VSS VSS NC VSSQ NC DQ3 VDDQ NC NC VSSQ NC DQ2 VDDQ NC NC VSSQ DQS NC VREF VSS DM CLK# CLK CKE DU A12 A11 A9 A8 A7 A6 A5 A4 VSS Micron Confidential DRAM Design Guidelines Package Width Data Rate Voltage 9 100 TQFP x32 DDR-SG 100 TQFP x32 DDR I/O 16Mb 64Mb 128Mb 256Mb 512Mb Clock (MHz) 2.5V SSTL_2 512K x 32 na na na na 150/166 2.5V SSTL_2 na 8 Meg x 32 TBD 166/183 2 Meg x 32 4 Meg x 32 DQ2 VSSQ DQ1 DQ0 VDD VDDQ DQS RFU (DQS#) VSSQ DNU NC NC NC NC VDDQ VSS DQ31 DQ30 VSSQ DQ29 Options q 100-pin TQFP DQ3 VDDQ DQ4 DQ5 VSSQ DQ6 DQ7 VDDQ DQ16 DQ17 VSSQ DQ18 DQ19 VDDQ VDD VSS DQ20 DQ21 VSSQ DQ22 DQ23 VDDQ DM0 DM2 WE# CAS# RAS# CS# BA0 BA1 • DDR (Double Data Rate) provides data at two times the clock rate • Minimum memory arrays • High-end graphics and routers will be chief users tWR = 2.5 clocks 100-pin TQFP DQ28 VDDQ DQ27 DQ26 VSSQ DQ25 DQ24 VDDQ DQ15 DQ14 VSSQ DQ13 DQ12 VDDQ VSS VDD DQ11 DQ10 VSSQ DQ9 DQ8 VDDQ VREF DM3 DM1 CLK CLK# CKE DSF A8/AP A0 A1 A2 A3 VDD A10 A11 NC NC NC NC NC NC NC A9 VSS A4 A5 A6 A7 • 10099 98 97 96 95 94 93 92 9190 89 88 87 86 8584 83 82 81 1 80 2 79 3 78 4 77 5 76 6 75 7 74 8 73 9 72 10 71 11 70 12 69 13 68 14 67 15 66 16 65 17 64 18 63 19 62 20 61 21 60 22 59 NC on 16Mb SGRAM, 23 58 64Mb and 128Mb SDRAM 24 57 25 56 LOW for non-SGRAM 26 55 27 54 NC on NC on A12 28 53 16Mb SGRAM 16Mb SGRAM 29 52 30 51 31 32 33 34 35 36 37 38 3940 41 42 43 44 45 4647 48 49 50 December 1999 9 Micron Confidential DDR SDRAM Addressing SDRAM Addressing x8 x16 — — — — — — x32 a Row Column b Row Column A0-A11 A0-A9 A0-A11 A0-A8 A0-A11 A0-A7 A0-A10 A0-A7 b Row Column A0-A11 A0-A9, A11 A0-A11 A0-A9 A0-A11 A0-A8 A0-A11 A0-A7 b Row Column A0-A12 A0-A9, A11 b Row Column A0-A12 A0-A12 A0-A12 A0-A9, A11, A12 A0-A9, A11 A0-A9 16Mb (2 banks) 64Mb (4 banks) 128Mb (4 banks) 256Mb (4 banks) 512Mb (4 banks) a. b. c. d. e. f. g. x4 c,e c,e c,e A0-A12 A0-A9 c,e A0-A8 A0-A7 d f c,e A0-A12 A0-A7 c,e A0-A12 A0-A7, A9 A0-A12 A0-A8 g 100-pin TQFP (x32), SGRAM only 66-pin TSOP (x4, x8, x16) and 100-pin TQFP (x32; SDRAM only with pin 52 = low) Pin 42 goes from NC to A12 Pin 45 goes from NC to A9; pin 36 goes from NC to A10 Refresh goes from 15.625µs per row to 7.8µs per row Addressing not finalized, pin 37 goes from NC to A11 Addressing not finalized, pin 44 goes from NC to A12 December 1999 10 Micron Confidential g
advertisement